DE60219930T2

DE60219930T2 - Digitaler breitband-phasenregelkreis (pll) mit halbfrequenzausgang

Info

Publication number: DE60219930T2
Application number: DE60219930T
Authority: DE
Inventors: Stanley A. San Clemente WHITE
Original assignee: Honeywell International Inc
Current assignee: Honeywell International Inc
Priority date: 2001-08-22
Filing date: 2002-08-22
Publication date: 2008-01-17
Anticipated expiration: 2022-08-23
Also published as: AU2002331675A1; EP1622270A1; US6564636B2; EP1622270B1; ATE361586T1; ATE397807T1; US20030041667A1; WO2003019782A3; WO2003019782A2; EP1425855A2; DE60227011D1; EP1425855B1; EP1425855B9; DE60219930D1

Description

Die vorliegende Erfindung betrifft einen Phasenregelkreis, der ein Ausgangssignal erzeugt, dessen Frequenz die Hälfte der Frequenz des Eingangssignals zu dem Phasenregelkreis beträgt.
Ein Phasenregelkreis wird in der Regel als eine Elektronikschaltung implementiert, die einen Oszillator so steuert, daß der Oszillator relativ zu einem Referenzsignal einen konstanten Phasenwinkel beibehält. Ein derartiger Phasenregelkreis kann verwendet werden zur Verfolgung und Schwellwerterweiterung kohärenter Träger, Bitsynchronisation, Zeichensynchronisation, Bandsynchronisation, Modems, FSK-Demodulation, FM-Demodulation, Frequenzsynthetisierer, Tondecodierung, Frequenzmultiplikation und -division, SCA-Demodulatoren, Telemetrieempfänger, Signalregenerierung und kohärente Demodulatoren. Ein derartiger Phasenregelkreis kann auch in Verbindung mit Winkelratensensoren verwendet werden.
Winkelratensensoren werden als Komponenten von Navigations- und Trägheitsführungssystemen für Flugzeuge, Raumfahrzeuge, Schiffe, Raketen usw. verwendet. Wenngleich mechanische Kreisel in der Vergangenheit zur Winkelratenerfassung verwendet wurden, sind mechanische Kreisel durch Ringlaserkreisel und Schwingquarzkreisel ersetzt worden, weil Ringlaserkreisel und Schwingquarzkreisel Charakteristiken aufweisen, die denen von mechanischen Kreiseln überlegen sind.
Ein besonders wirtschaftlicher Schwingquarzkreisel verwendet Paare paralleler Zinken. Ein derartiger Quarzkreisel wird beispielsweise in Fersht et al., US-Patent Nr. 5,056,366 und in Staudte, US-Patent Nr. Re 32,931 beschrieben. Ein Paar von Zinken (die Antriebszinken) wird von einem Oszillator derart angesteuert, daß sich die Zinken aufeinander zu und voneinander weg bewegen. Eine Rotationsbewegung der Zinken um eine zentrale. Längsachse bewirkt, daß die Schwingung der Antriebszinken über Corioliskraft auf das andere Paar von Zinken (die Abgriffszinken) gekoppelt wird. Die Corioliskraft bewirkt, daß die Abgriffszinken derart schwingen, daß, wenn sich eine Abgriffszinke in einer Richtung bewegt, sich die andere Abgriffszinke in der entgegengesetzten Richtung bewegt. Die Kraft, die die Abgriffszinken antreibt, ist proportional zu dem Kreuzprodukt der Rotationswinkelrate und der linearen Geschwindigkeit der Antriebszinken.
Das Ausgangssignal von dem Quarzkreisel erscheint als eine DSSC-(Double-Sideband Suppressed-Carrier – Zweiseitenband mit unterdrücktem Träger)-Modulation der eingegebenen Winkelrate, wobei die Trägerfrequenz die Schwingungsfrequenz der Antriebszinken ist. Deshalb kann ein Winkelratensignal durch einen synchronen Demodulator aus dem Ausgangssignal wieder hergestellt werden.
Analoge Schaltungen sind für das Antreiben des Quarzkreisels und für die synchrone Demodulation des Ausgangssignals verwendet worden. Analoge Schaltungen sind jedoch aufgrund von Temperaturvariationen und Alterung Spannungsoffsets und einem Komponentenwertdrift unterworfen. Diese Probleme sind besonders störend aufgrund der Eigenheiten des Quarzkreisels, die aus den vereinfachten Arbeitscharakteristiken oder Arbeitscharakteristiken „erster Ordnung" der analogen Schaltung nicht offensichtlich sind.
Ein derartiges Problem betrifft die Resonanzfrequenzen der Antriebszinken und der Abgriffszinken. Wenn die Abgriffszinken die gleiche Resonanzfrequenz wie die Antriebszinken aufweisen, wird eine maximale Amplitudenantwort von den Abgriffszinken erhalten.
Somit ist das Signal-Rauschverhältnis optimal. Andererseits ist es nicht wünschenswert, daß die Abgriffszinken die gleiche Resonanzfrequenz wie die Antriebszinken aufweisen, und zwar wegen der resultierenden Nichtlinearität zwischen dem ausgegebenen Winkelratensignal und der eingegebenen Winkelrate, zu der es aufgrund der Auswirkung der Abgriffszinkendynamik auf das Ausgangssignal kommt.
Dementsprechend wird üblicherweise zwischen der Notwendigkeit für eine linearere Funktion und der Notwendigkeit, eine Begrenzung des Dynamikbereichs aufgrund von Rauschen zu vermeiden, ein Kompromiß erzielt. Dieser Kompromiß wird erzielt durch Bereitstellen eines Resonanzfrequenzoffsets, der zu einem gewissen Grad von der Bandbreite des Winkelratensignals abhängt. Insbesondere weisen die Abgriffszinken eine Zweipol-Resonanzcharakteristik auf, wodurch man weit weg von der Resonanzfrequenz eine Antwort zweiter Ordnung erhält.
In der Praxis diktieren diese Überlegungen, daß die Differenz zwischen der Resonanzfrequenz der Antriebszinken und der Resonanzfrequenz der Abgriffszinken etwa das Doppelte der Bandbreite der vom Quarzkreisel zu erfassenden Winkelrate betragen sollte. Ein typischer Quarzkreisel für Trägheitsnavigationsanwendungen beispielsweise weist zwischen der Antriebsresonanzfrequenz und der Abgriffsresonanzfrequenz eine Differenz von etwa 100 Hz auf. Diese Differenz bei den Resonanzfrequenzen bewirkt, daß die Amplitude des Winkelratensignals von der Frequenz sowie von der Schwingungsamplitude der Antriebszinken abhängt. Zudem ist die Temperaturabhängigkeit der Differenz zwischen den Antriebs- und Abgriffsresonanzfrequenzen der kritischste temperaturabhängige Parameter des Quarzkreisels.
Um eine ausreichende Leistung für die Trägheitsnavigation zu erhalten, sind die mit dem Quarzkreisel assoziierten analogen Schaltungen relativ komplex und aufwendig gewesen. Zudem wird geschätzt, daß die Begrenzungen der analogen Schaltungsanordnung nach dem Stand der Technik bewirken, daß die Leistung des Quarzkreisels etwa eine Größenordnung unter der liegt, die theoretisch möglich und durch eine ausreichend komplexe digitale Signalverarbeitung erreicht werden kann.
Die vorliegende Erfindung betrifft einen Phasenregelkreis, der ein oder mehrere der Probleme des Stands der Technik überwindet.
Aus US-A-5,379,223 ist ein Inertialmeß- und -navigationssystem unter Verwendung digitaler Signalverarbeitungstechniken bekannt.
Dementsprechend betrifft die Erfindung ein Verfahren, das eine Phasenregelkreisfunktion durchführt, umfassend:
Anwenden einer Verstärkung auf ein Eingangssignal zum Erzeugen eines phasengleichen verstärkungsgeregelten Signals;
Verschieben des phasengleichen verstärkungsgeregelten Signals um 90° zum Erzeugen eines quadraturverstärkungsgeregelten Signals und Detektieren einer Phasendifferenz in Abhängigkeit von dem phasengleichen verstärkungsgeregelten Signal, dem quadraturverstärkungsgeregelten Signal und einem ersten und zweiten Ausgangssignal,
wobei:
das Eingangssignal eine Frequenz 2f₀ aufweist und
das erste und zweite Ausgangssignal erzeugt werden durch Verdoppeln der Frequenz eines dritten Ausgangssignals, das als Reaktion auf die Phasendifferenz erzeugt wird, wobei das dritte Ausgangssignal eine Frequenz f₀ aufweist, wobei jedes des ersten und zweiten Ausgangssignals eine Frequenz 2f₀ aufweist.
Diese und weitere Merkmale und Vorteile ergeben sich aus einer eingehenden Betrachtung der Erfindung in Verbindung mit den Zeichnungen. Es zeigen:
1 ein Ratenerfassungssystem gemäß der vorliegenden Erfindung;
2 ein zusätzliches Detail bei einem numerisch gesteuerten digitalen Dualfrequenzoszillator der in 1 gezeigten Ratenerfassungsschaltung;
3 ein zusätzliches Detail eines Treibers für den in 2 gezeigten numerisch gesteuerten digitalen Dualfrequenzoszillator und
4 eine alternative Ausführungsform für den in 2 gezeigten numerisch gesteuerten digitalen Dualfrequenzoszillator.
Wie in 1 gezeigt, reagiert ein Kreisel 10 auf eine Winkelrateneingabe 12 zum Bereitstellen von Ausgangssignal 14 und 16. Das Ausgangssignal 14 ist ein abgetastetes sinusförmiges Trägersignal mit einer Frequenz gleich 2f₀, wobei f₀ die Frequenz eines an den Kreisel 10 angelegten analogen Motoransteuersignals 18 ist. Das Ausgangssignal 16 ist eine abgetastete DSSC-Modulation der Winkelrateneingabe 12, die die Winkeleingaberateninformationen enthält. Das Ausgangssignal 16 wird von einem Demodulator 20 demoduliert, um die Winkeleingaberateninformationen wiederzugewinnen, und wird weiter von einem Signalprozessor 22 zur Lieferung an eine nachgeschaltete Last wie etwa einen Flugsteuerrechner verarbeitet.
Das Ausgangssignal 14 wird von einem Phasenregelkreis 24 detektiert, der aus einem Treiber 26 und einem numerisch gesteuerten digitalen Dualfrequenzoszillator 28 besteht. Der Treiber 26 empfängt das Ausgangssignal 14 vom Kreisel 10 und liefert ein frequenzsteuerndes Signal β₀ an den numerisch gesteuerten digitalen Dualfrequenzoszillator 28. Der numerisch gesteuerte digitale Dualfrequenzoszillator 28 reagiert auf das frequenzsteuernde Signal β₀ durch Liefern von Demodulationsreferenzsignalen (erstes und zweites Ausgangssignal) 30 und 32 jeweils mit der Frequenz 2f₀ an den Demodulator 20 und mit dem Liefern eines Motorsteuersignals (ein drittes Ausgangssignal) 34 mit der Frequenz f₀ an einen Motorsteuersignalkonditionierer 36, der wiederum das analoge Motoransteuersignal 18 an den Kreisel 10 liefert.
Der numerisch gesteuerte digitale Dualfrequenzoszillator 28 ist in 2 ausführlicher gezeigt. Die Grundschwingungsfrequenz des numerisch gesteuerten digitalen Dualfrequenzoszillators 28 ist gegeben durch die folgende Gleichung:
wobei T die Abtastperiode ist. Wenn beispielsweise die zum Erzeugen der von dem Phasenregelkreis 24 verarbeiteten Abtastwerte verwendete Abtastfrequenz 39 600 Hz beträgt, beträgt die Abtastperiode T 1/39 600.
Das frequenzsteuernde Signal β₀ ist an einen ersten Eingang eines ersten Multiplizierers 40 und an ein erstes quadrierendes Element 42 des numerisch gesteuerten digitalen Dualfrequenzoszillators 28 gekoppelt. Der erste Multiplizierer weist einen Ausgang auf, der an einen ersten positiven Eingang eines ersten Summierers 44 und an einen positiven Eingang eines zweiten Summierers 46 gekoppelt ist, dessen Ausgang an einen ersten Eingang eines zweiten Multiplizierers 48 gekoppelt ist. Der Ausgang des zweiten Multiplizierers 48 ist an einen zweiten positiven Eingang des ersten Summierers 44 gekoppelt. Der erste Summierer 44 weist einen Ausgang auf, der an den Eingang eines ersten Verdopplers 50 gekoppelt ist, dessen Ausgang an einen positiven Eingang eines dritten Summierers 52 gekoppelt ist. Der Ausgang des dritten Summierers 52 ist an den Eingang eines ersten Ein-Abtastperiode-Verzögerungselements 54 und einen positiven Eingang eines vierten Summierers 56 gekoppelt. Das erste Ein-Abtastperiode-Verzögerungselement 54 weist eine Anfangszustandseingabe von 1,0 und einen Ausgang auf, der durch einen Knoten 58 an einen zweiten Eingang des ersten Multiplizierers 40, an einen ersten Eingang eines dritten Multiplizierers 60, an den Eingang eines zweiten quadrierenden Elements 62 und an den Eingang eines zweiten Ein-Abtastperiode-Verzögerungselements 64 gekoppelt ist. Das erste Ein-Abtastperiode-Verzögerungselement 54 liefert auch das Motorsteuersignal 34. Das zweite Ein-Abtastperiode-Verzögerungselement 64 weist eine Anfangszustandseingabe von 0 auf und weist einen Ausgang auf, der an einen negativen Eingang des vierten Summierers 56, an einen negativen Eingang des zweiten Summierers 46 und an einen negativen Eingang des dritten Summierers 52 gekoppelt ist.
Wer mit der Technik vertraut ist, erkennt, daß der erste Multiplizierer 40, der erste Verdoppler 50, der dritte Summierer 52, das erste Ein-Abtastperiode-Verzögerungselement 54 und das zweite Ein-Abtastperiode-Verzögerungselement 64 einen Grundoszillator 66 bilden. Der Primärausgang des Grundoszillators 66 ist das Signal am Knoten 58. Der erste Summierer 44, der zweite Summierer 46 und der zweite Multiplizierer 48 liefern eine Amplitudenregelung für den Oszillator 66 als Reaktion auf ein Signal δr wie unten erörtert.
Der vierte Summierer 56 weist einen Ausgang auf, der an einen ersten Eingang eines vierten Multiplizierers 68 gekoppelt ist und ein Signal (Quadratursignal) liefert, das 90° außer Phase zu dem Signal am Knoten 58 ist. Der vierte Multiplizierer 68 wendet eine Amplitudenkorrektur K₀ an den Ausgang des vierten Summierers 56 an, wo die Amplitudenkorrektur K₀ durch die folgende Gleichung gegeben ist:
so daß die Spitzenamplitude des sinusförmigen Signals an einem Knoten 70 am Ausgang des vierten Multiplizierers 68 die spitzengleiche Amplitude wie das Signal am Knoten 58 aufweist. Dementsprechend bilden die Signale an den Knoten 58 und 70 ein Sinus-/Kosinus-Paar. Der Ausgang des vierten Multiplizierers 68 ist an einen zweiten Eingang des dritten Multiplizierers 60 angelegt.
Aus Gleichungen (1) und (2) ist zu sehen, daß das Quadrat von K₀ durch die folgende Gleichung gegeben ist:
Eine Fehlerfunktion für die Amplitudenkorrektur K₀ kann gemäß der folgenden Gleichung definiert werden: f(K0) = K–20 + 4(β20 – 1) (4)die in einer iterativen Newton-Raphson-Prozedur zum Lösen nach K₀ verwendet werden kann.
Insbesondere wird die Amplitudenkorrektur K₀ aus dem frequenzsteuernden Signal β₀ erhalten, das durch die folgende Gleichung gegeben ist: β0 = cos(2πf0T) (5)wobei f_max ≥ f₀ ≥ f_min die Schwingungsfrequenz ist, durch erstes Quadrieren β₀ durch die Verwendung des ersten quadrierenden Elements 42. Das Ausgangssignal des ersten quadrierenden Elements 42 ist an einem positiven Eingang eines fünften Summierers 72 angelegt, dessen negativer Eingang den Wert 1 empfängt. Der Ausgang des fünften Summierers 72 wird in einem zweiten Verdoppler 74 mit 2 skaliert, und der skalierte Ausgang des fünften Summierers 72 wird an einen ersten Eingang eines fünften Multiplizierers 76 angelegt. Der Ausgang des fünften Multiplizierers 76 ist an einen ersten positiven Eingang eines sechsten Summierers 78 angelegt, und ein Wert von 3/2 wird an einen zweiten positiven Eingang des sechsten Summierers 78 angelegt. Der Ausgang des sechsten Summierers 78 ist an einen ersten Eingang eines sechsten Multiplizierers 80 gekoppelt. Der Ausgang des sechsten Multiplizierers 80 ist an den Eingang eines Begrenzers 82 gekoppelt, der die Amplitude des Signals von dem sechsten Multiplizierer 80 zwischen einem Maximalwert K_max gemäß der folgenden Gleichung:
und einem Mindestwert K_min gemäß der folgenden Gleichung:
begrenzt, wobei f_max und f_min die bekannten Endfrequenzen des Betriebs sind und wobei f_max < 1/(4T).
Der Ausgang des Begrenzers 82 ist an den Eingang eines dritten Ein-Abtastperiode-Verzögerungselements 84 gekoppelt, das eine Anfangszustandseingabe aufweist, die ungefähr der Mittelwert von K_max und K_min ist. Der Ausgang des dritten Ein-Abtastperiode-Verzögerungselements 84 ist an einen zweiten Eingang des vierten Multiplizierers 68 gekoppelt, an einen zweiten Eingang des sechsten Multiplizierers 80 und an den Eingang eines dritten quadrierenden Elements 86, dessen Ausgang an einen zweiten Eingang des fünften Multiplizierers 76 gekoppelt ist. Dementsprechend mechanisieren das erste quadrierende Element 42, der fünfte Summierer 72, der zweite Verdoppler 74, der fünfte Multiplizierer 76, der sechste Summierer 78, der sechste Multiplizierer 80, der Begrenzer 82, das dritte Ein-Abtastperiode-Verzögerungselement 84 und das dritte quadrierende Element 86 eine iterative Newton-Raphson-Prozedur zum Lösen nach K₀.
Die charakteristische Gleichung eines digitalen Systems zweiter Ordnung kann als die folgende Gleichung geschrieben werden: 1 – 2rβz–1 + r2z–2 = 0 (8)
Bei r = 1 weist dieses digitale System zweiter Ordnung eine durch den Frequenzparameter β definierte stabile Schwingung auf. Jedoch wächst bei r > 1 die Schwingungsamplitude, und sie klingt bei r < 1 ab.
Die Variable r kann gemäß der folgenden Gleichung definiert werden: r = 1 + δr (9)
Für kleine Werte von δr kann das Quadrat von r durch die ersten beiden Terme einer Potenzreihenentwicklung wie durch die folgende Gleichung gegeben approximiert werden: (1 + δr)2 ≅ 1 + 2δr (10)
Substituieren der Gleichungen (9) und (10) in Gleichung (8) führt zu der folgenden Gleichung: 1 – 2(1 + δr)βz–1 + (1 + 2δr)z–2 = 0 (10)
Gleichung (11) ist eine charakteristische Gleichung, die die Antwort des Grundoszillators 66 beschreibt. Diese Antwort weist Pole auf, die innerhalb oder außerhalb des Einheitskreises durch Justieren des Werts δr bewegt werden können. Das Bewegen der Pole setzt die Amplitude des Ausgangssignals 34 von dem numerisch gesteuerten digitalen Dualfrequenzoszillator 28 zum Setzen auf einen gegebenen Pegel.
Die Justierung von δr kann gemäß der folgenden Beschreibung mechanisiert werden, um die Schwingungsamplitude des Oszillatorabschnitts des numerisch gesteuerten digitalen Dualfrequenzoszillators 28 zu steuern. Das Signal am Knoten 70 wird in einem vierten quadrierenden Element 90 quadriert und an einen ersten positiven Eingang eines siebten Summierers 92 angelegt. Der Ausgang des zweiten quadrierenden Elements 62 ist an einen zweiten positiven Eingang des siebten Summierers 92 angelegt. Der Ausgang des siebten Summierers 92 liefert das Quadrat der Amplitude des Oszillatorsignals. Die Ausgabe des siebten Summierers 92 wird um ein viertes Ein-Abtastperiode-Verzögerungselement 94 verzögert, dessen Anfangszustandseingabe 0 ist.
Der Ausgang des vierten Ein-Abtastperiode-Verzögerungselements 94 ist an einen negativen Eingang eines achten Summierers 96 angelegt, der einen positiven Eingang aufweist, der das Quadrat der gewünschten Amplitude des Oszillatorsignals an einen Referenzeingang 98 empfängt. Das Quadrat der gewünschten Amplitude des Oszillatorsignals beträgt nominal 1,0. Dementsprechend subtrahiert der achte Summierer 96 das Ausgangssignal von dem vierten Ein-Abtastperiode-Verzögerungselement 94 von dem Signal an dem Referenzeingang 98 und erzeugt ein deutliches Maß für den Amplitudenfehler. Das Ausgangssignal des achten Summierers 96 wird in einem Skalierungselement 100 um 1/8 skaliert, um ein stabiles Amplitudensteuersignal δr zu erzeugen. Das Amplitudensteuersignal δr wird an einen zweiten Eingang des zweiten Multiplizierers 48 angelegt, um die Mechanisierung des Amplitudenregelkreises zu vervollständigen.
Das Ausgangssignal des dritten Multiplizierers 60 wird in einem dritten Verdoppler 102 um zwei skaliert, um ein Sinussignal doppelter Frequenz am Ausgang 30 zu liefern. Das heißt, wie erörtert bilden die Signale an den Knoten 58 und 70 ein Sinus-Kosinus-Paar. Der Multiplizierer 60 multipliziert dieses Paar zum Bilden eines sin(θ)cos(θ)-Signals, das von dem dritten Verdoppler 102 verdoppelt wird, um ein Sinussignal sin(2θ) doppelter Frequenz zu erzeugen, wodurch die folgende trigonometrische Identität verwendet wird: sin(2θ) = 2sin(θ)cos(θ) (12)
Außerdem ist der Ausgang des zweiten quadrierenden Elements 62 an einen positiven Eingang eines neunten Summierers 106 angelegt, und der Ausgangs des vierten quadrierenden Elements 90 ist an den negativen Eingang des neunten Summierers 106 angelegt. Der Ausgang des neunten Summierers 106 liefert ein Kosinus-Ausgangssignal doppelter Frequenz am Ausgang 32. Das heißt, das Sinus-Kosinus-Paar an dem Knoten 58 und 70 werden von dem entsprechenden zweiten und vierten quadrierenden Element 62 und 90 quadriert, um sin²(θ) und cos²(θ) zu bilden. Diese Signale werden von dem neunten Summierer 106 subtrahiert, um cos²(θ) – sin²(θ) zu bilden, um ein Kosinussignal cos(2θ) zu produzieren, wodurch die folgende trigonometrische Identität verwendet wird: cos(2θ) = cos2(θ) – sin2(θ) (13)
Das frequenzsteuernde Eingangssignal β₀ wird von dem in 3 ausführlicher gezeigten Treiber 26 erhalten. Der Treiber 26 weist drei Stufen auf. Die Funktionen der ersten Stufe des Treibers 26 sind: (i) eine automatische Verstärkungsregelung (AGC – Automatic Gain Control) für das sinusförmige Eingangssignal bereitzustellen, dessen Eingangsamplitude beispielsweise von 10 bis 0,001 (ein Dynamikbereich von 80 dB) variieren kann, so daß die Amplitude der Sinuskurve am Ausgang der ersten Stufe 1,0 ist, und (ii) ein Quadratursignal bereitzustellen (eine präzise 90° phasenverschobene Version des sinusförmigen Eingangssignals). Der AGC-geregelte Ausgang der ersten Stufe wird als ein Eingang zu der phasendetektierenden zweiten Stufe des Treibers 26 vorgelegt.
Die Funktion der phasendetektierenden zweiten Stufe des Treibers 26 besteht in dem Mechanisieren der Phasendetektion des Fehlers zwischen dem Eingangssignal und dem frequenzverdoppelten Ausgangssignal von dem numerisch gesteuerten digitalen Dualfrequenzoszillator 28, wodurch die Grundschwingungsfrequenz des numerisch gesteuerten digitalen Dualfrequenzoszillators 28 die Hälfte der Frequenz des Eingangssignals zum Treiber 26 betragen kann.
Die Funktion der dritten Stufe des Treibers besteht in der Bereitstellung eines Servo-Ausgleichens für den Phasenregelkreis 24.
Wie in 3 gezeigt, wird das Ausgangssignal 14 von dem Kreisel 10 an einem ersten Eingang eines ersten Multiplizierers 200 empfangen. Wie oben erörtert weist das Ausgangssignal 14 eine Frequenz von 2f₀ auf. Der Ausgang des ersten Multiplizierers 200 (der AGC-Verstärker) ist an einen Eingang eines ersten Ein-Abtastperiode-Verzögerungselements 202 und an einen positiven Eingang eines ersten Summierers 204 gekoppelt. Der Ausgang des ersten Ein-Abtastperiode-Verzögerungselements 202 ist an den Eingang eines zweiten Ein-Abtastperiode-Verzögerungselements 206 gekoppelt, an den Eingang eines ersten quadrierenden Elements 208 und an einen ersten Eingang eines zweiten Multiplizierers 210. Die Anfangszustandseingänge sowohl des ersten als auch zweiten Ein-Abtastperiode-Verzögerungselements 202 und 206 sind 0.
Der Ausgang des zweiten Ein-Abtastperiode-Verzögerungselements 206 ist an einen negativen Eingang des ersten Summierers 204 und an einen ersten positiven Eingang eines zweiten Summierers 212 gekoppelt. Der Ausgang des ersten Summierers 204 ist an einen ersten Eingang eines dritten Multiplizierers 214 gekoppelt. Der Ausgang des dritten Multiplizierers 214 ist an den Eingang eines zweiten quadrierenden Elements 218 gekoppelt, an einen ersten Eingang eines vierten Multiplizierers 220, an einen ersten positiven Eingang eines dritten Summierers 222, an einen positiven Eingang eines vierten Summierers 224 und an den Eingang eines Zwei-Abtastperiode-Verzögerungselements 226, dessen Anfangszustandseingänge beide 0 sind und dessen Ausgang an einen negativen Eingang des vierten Summierers 224 gekoppelt ist.
Ein zweiter Eingang 228 des zweiten Multiplizierers 210 ist an den Ausgang 30 des in 2 gezeigten numerisch gesteuerten digitalen Dualfrequenzoszillators 28 gekoppelt. Analog ist ein zweiter Eingang 230 des vierten Multiplizierers 220 an den Ausgang 32 des in 2 gezeigten numerisch gesteuerten digitalen Dualfrequenzoszillators 28 gekoppelt. Der Ausgang des zweiten Multiplizierers 210 ist an einen negativen Eingang eines fünften Summierers 232 angelegt. Der Ausgang des vierten Multiplizierers 220 ist an einen positiven Eingang des fünften Summierers 232 angelegt. Ein extern gelieferter Phasenoffset 234 wird an einen positiven Eingang des fünften Summierers 232 geliefert. Dementsprechend erzeugt der fünfte Summierer 232 das Phasenregelkreis-Phasenfehlersignal. Somit umfassen der zweite Multiplizierer 210, der vierte Multiplizierer 220 und der fünfte Summierer 232 die phasenfehlerdetektierende zweite Stufe des Treibers 26.
Die Ausgänge des ersten und zweiten quadrierenden Elements 208 und 218 sind an entsprechende negative Eingänge eines sechsten Summierers 236 angelegt, der einen positiven Eingang aufweist, der eine Konstante empfängt, die einen Wert von beispielsweise 1,0 aufweisen kann. Dementsprechend subtrahiert der sechste Summierer 236 die Ausgangssignale des ersten und zweiten quadrierenden Elements 208 und 218 von 1,0, um ein Signal 238 zu erzeugen, das ein Maß für den AGC-Verstärkungsfehler ist. Ein erster Schalter 240, der das Signal 238 mit einem ersten Skalierungselement 242 mit einer Verstärkung von 3 verbindet, wird für sechzehn aufeinanderfolgende Abtastwerte geschlossen, dann für sechzehn aufeinanderfolgende Abtastwerte geöffnet, danach für sechzehn aufeinanderfolgende Abtastwerte geschlossen, und so weiter. Der Ausgang des ersten Skalierungselements 242 ist an einen ersten positiven Eingang eines siebten Summierers 244 gekoppelt, dessen Ausgangssignal einen ersten Begrenzer 246 ansteuert. Die Grenzwerte des ersten Begrenzers 246 sind die Kehrwerte der erwarteten größten und kleinsten Amplitude des sinusförmigen Ausgangssignals 14. Der Ausgang des ersten Begrenzers 246 ist an den Eingang eines dritten Ein-Abtastperiode-Verzögerungselements 248 gekoppelt, deren Anfangszustandseingabe 1,0 ist. Der siebte Summierer 244, der erste Begrenzer 246 und das dritte Ein-Abtastperiode-Verzögerungselement 248 bilden eine Akkumulatorschleife. Der Ausgang des dritten Ein-Abtastperiode-Verzögerungselements 248 ist an einen zweiten Eingang des ersten Multiplizierers 200 und an einen zweiten positiven Eingang des siebten Summierers 244 gekoppelt. Der erste Multiplizierer 200, das erste und zweite quadrierende Element 208 und 218, der sechste Summierer 236, der erste Schalter 240, das erste Skalierungselement 242, der siebte Summierer 244, der erste Begrenzer 246 und das dritte Ein-Abtastperiode-Verzögerungselement 248 umfassen die automatische Verstärkungsregelungs-(AGC)-Funktion der ersten Stufe des Treibers 26.
Der Ausgang des vierten Summierers 224 ist an einen zweiten positiven Eingang des dritten Summierers 222 und an einen ersten Eingang eines fünften Multiplizierers 250 gekoppelt, dessen Ausgang an einen zweiten positiven Eingang des zweiten Summierers 212 gekoppelt ist. Der Ausgang des zweiten Summierers 212 ist an einen ersten Eingang eines sechsten Multiplizierers 252 gekoppelt, und der Ausgang des dritten Summierers 222 ist an einen zweiten Eingang des sechsten Multiplizierers 252 gekoppelt. Der Ausgang des sechsten Multiplizierers 252 ist an ein zweites Skalierungselement 254 angelegt, das das Ausgangssignal des sechsten Multiplizierers 252 um 1/16 skaliert. Der Ausgang des zweiten Skalierungselements 254 ist über einen zweiten Schalter 256 an einen negativen Eingang eines achten Summierers 258 gekoppelt. Der zweite Schalter 256 ist offen, wenn der erste Schalter 240 geschlossen ist, plus fünf Taktperioden, nachdem der erste Schalter 240 öffnet. Ansonsten ist der zweite Schalter 256 geschlossen. Die Betätigung des ersten und zweiten Schalters 240 und 256 wird zeitlich so gesteuert, daß eine Wechselwirkung zwischen der AGC-Funktion und der phasenverschiebenden Funktion der ersten Stufe des Treibers 26 im wesentlichen eliminiert wird.
Der Ausgang des achten Summierers 258 ist an den Eingang eines zweiten Begrenzers 260 gekoppelt, dessen unterer Grenzwert ist, wenn die folgende Ungleichung vorliegt:
Ansonsten weist die von dem zweiten Begrenzer 260 angewendete Untergrenze den folgenden Wert auf:
Die von dem zweiten Begrenzer 260 angewendete Obergrenze weist den folgenden Wert auf:
Der Ausgang des zweiten Begrenzers 260 ist an den Eingang eines vierten Ein-Abtastperiode-Verzögerungselements 262 gekoppelt, dessen Anfangszustandseingabe 0,5 beträgt und dessen Ausgang an einen positiven Eingang des achten Summierers 258 und an die zweiten Eingänge des dritten und fünften Multiplizierers 214 und 250 gekoppelt ist. Der erste Summierer 204, das erste Ein-Abtastperiode-Verzögerungselement 202 und das zweite Ein-Abtastperiode-Verzögerungselement 206 bilden eine Ein-Abtastzeit-Verzögerung-Hilbert-Transformation, deren Verstärkung von dem dritten Multiplizierer 214 als Reaktion auf das Ausgangssignal des vierten Ein-Abtastperiode-Verzögerungselements 262 adaptiv justiert wird.
Das erste Ein-Abtastperiode-Verzögerungselement 202, der erste Summierer 204, das zweite Ein-Abtastperiode-Verzögerungselement 206 und der dritte Multiplizierer 214 umfassen die Phasenverschiebungsfunktion mit Verstärkungsfaktor Eins der ersten Stufe des Treibers 26. Der zweite Summierer 212, der dritte Summierer 222, der vierte Summierer 224, das Zwei-Abtastperiode-Verzögerungselement 226, der fünfte Multiplizierer 250, der sechste Multiplizierer 252, das zweite Skalierungselement 254, der zweite Schalter 256, der achte Summierer 258, der zweite Begrenzer 260 und das vierte Ein-Abtast-Abtastperiode-Verzögerungselement 262 umfassen die Verstärkungsberechnungsfunktion für den Phasenschieber.
Das Phasenfehlerausgangssignal des fünften Summierers 232 wird in einem dritten Skalierungselement 264 um 1/9 skaliert, und dieser skalierte Phasenfehler wird in einem fünften Ein-Abtastperiode-Verzögerungselement 266 um eine Abtastperiode verzögert. Die Anfangszustandseingabe des fünften Ein-Abtastperiode-Verzögerungselements 266 beträgt 0. Der Ausgang des fünften Ein-Abtastperiode-Verzögerungselements 266 ist an einen negativen Eingang eines neunten Summierers 268 angelegt. Das Phasenfehlerausgangssignal des fünften Summierers 232 wird ebenfalls in einem vierten Skalierungselement 270 um 1/8 skaliert, und dieser skalierte Phasenfehler wird an einen ersten positiven Eingang des neunten Summierers 268 angelegt. Das frequenzsteuernde Signal β₀ wird an einem zweiten positiven Eingang des neunten Summierers 268 angelegt. Der Ausgang des neunten Summierers 268 ist an den Eingang eines dritten Begrenzers 272 gekoppelt. Die Ober- und Untergrenze des dritten Begrenzers 272 werden durch die folgenden Gleichungen definiert: βmax = cos(2πfminT) (17) beziehungsweise βmin = cos(2πfmaxT) (18)
Der Ausgang des dritten Begrenzers 272 ist an den Eingang eines sechsten Ein-Einheit-Abtastperiode-Verzögerungselements 274 gekoppelt. Die Anfangszustandseingabe zu dem sechsten Ein-Einheit-Abtastperiode-Verzögerungselement 274 ist der ungefähre Mittelwert von β_max und β_min.
Der Ausgang von dem sechsten Ein-Einheit-Abtastperiode-Verzögerungselement 274 liefert das frequenzsteuernde Signal β₀. Der Ausgang von dem sechsten Ein-Einheit-Abtastperiode-Verzögerungselement 274 ist auch der Ausgang des Treibers 26 und ist an den Eingang des numerisch gesteuerten digitalen Dualfrequenzoszillators 28 angelegt, wie in 1 und 2 gezeigt. Das dritte Skalierungselement 264, das fünfte Ein-Abtastperiode-Verzögerungselement 266, der neunte Summierer 268, das vierte Skalierungselement 270, der dritte Begrenzer 272 und das sechste Ein-Einheit-Abtastperiode-Verzögerungselement 274 bilden einen Schleifenfilter und umfassen die dritte Stufe des Treibers 26. Diese dritte Stufe des Treibers 26 integriert das Ausgangssignal der phasendetektierenden zweiten Stufe und liefert einen Servo-Ausgleich für den Phasenregelkreis 24. Der Schleifenfilter ist ein Integrierer, das dritte Skalierungselement 264, das fünfte Ein-Abtastperiode-Verzögerungselement 266 und das vierte Skalierungselement 270 bilden ein phasenanhebendes Filter (Lead Filter) des Schleifenfilters, und der dritte Begrenzer 272 ist in einer Rückkopplungsschleife des Schleifenfilters.
Dementsprechend empfängt der Kreisel 10 das Motorantriebssignal 18, das auf einem Ausgangssignal von dem Phasenregelkreis 24 basiert, das eine Frequenz f₀ beispielsweise zwischen 4 kHz und 6 kHz aufweist und das mit einer Abtastrate von beispielsweise 39 600 Abtastwerten/s abgetastet wird. Der Kreisel 10 liefert das Ausgangssignal 14, das eine Ausgangssinuskurve mit einer Frequenz 2f₀ ist, die das Doppelte der Frequenz f₀ des analogen Motorantriebssignals 18 ist, und der Kreisel 10 liefert auch das Ausgangssignal 16, das ein Ratenausgangssignal ist, das Informationen über eine Winkelkörperrate um die Eingangsachse des Kreisels 10 liefert und das auf einen Träger mit einer Frequenz 2f₀, die das Doppelte der Frequenz f₀ des analogen Motorantriebssignals 18 ist, DSSC-moduliert wird. Die Amplitude des Ausgangssignals 14 kann insbesondere während der Erfassung um bis zu 80 dB variieren, so daß eine starke AGC-Funktion erforderlich ist. Die AGC-Funktion der vorliegenden Erfindung erfüllt diese Anforderung. Zudem synchronisiert sich der Phasenregelkreis 24 innerhalb einiger weniger Millisekunden auf die Phase des Ausgangssignals 14, liefert ein spektralreines Motorsteuersignal 34 mit der halben Frequenz des Eingangssignals und liefert spektralreine Sinus- und Kosinus-Signale für die DSSC-Demodulation der Körperrateninformationen.
4 zeigt einen numerisch gesteuerten digitalen Dualfrequenzoszillator 300 gemäß einer alternativen Ausführungsform des in 2 gezeigten numerisch gesteuerten digitalen Dualfrequenzoszillators 28. Ein Vergleich der numerisch gesteuerten digitalen Dualfrequenzoszillatoren 28 und 300 zeigt, daß viele der Elemente gemeinsam sind, und deshalb werden die gleichen Bezugszahlen für diese gemeinsamen Elemente verwendet, und die Beschreibung dieser gemeinsamen Elemente wird hier nicht wiederholt. Wie zu sehen ist, sind die bei der Berechnung des Verstärkungsfaktors K₀ beteiligten Elemente des numerisch gesteuerten digitalen Dualfrequenzoszillators 28 durch neue Elemente zum Berechnen des Verstärkungsfaktors K₀ in dem numerisch gesteuerten digitalen Dualfrequenzoszillator 300 von 4 ersetzt worden. Die Elemente zum Berechnen des Verstärkungsfaktors K₀ in dem numerisch gesteuerten digitalen Dualfrequenzoszillator 300 sind in der am 9. Februar 1999 eingereichten, gleichzeitig anliegenden US-Patentanmeldung mit der laufenden Nummer 09/253,205 offenbart.
Wie in 4 gezeigt, wird das Signal am Knoten 70 an einen Eingang eines Zwei-Abtastperiode-Verzögerungselements 302, an einen positiven Eingang eines Summierers 304 und an einen ersten positiven Eingang eines Summierers 306 angelegt. Das Zwei-Abtastperiode-Verzögerungselement 302 weist Anfangszustände von 0.0 und einen an einen negativen Eingang des Summierers 304 gekoppelten Ausgang auf. Der Ausgang des Summierers 304 ist an einen zweiten positiven Eingang des Summierers 306 und an einen ersten Eingang eines Multiplizierers 308 gekoppelt, der einen an einen ersten positiven Eingang eines Summierers 310 gekoppelten Ausgang aufweist. Der Ausgang des zweiten Ein-Abtastperiode-Verzögerungselements 64 ist an einen zweiten Eingang des Summierers 310 gekoppelt. Der Ausgang des Summierers 310 ist an einen ersten Eingang eines Multiplizierers 312 gekoppelt, und der Ausgang des Summierers 306 ist an einen zweiten Eingang des Multiplizierers 312 gekoppelt. Der Ausgang des Multiplizierers 312 wird in einem Skalierungselement 314 um 1/5 skaliert, und der Ausgang des Skalierungselements 314 ist an einen negativen Eingang eines Summierers 316 gekoppelt. Das Ausgangssignal des Summierers 316 wird von einem Begrenzer 318 auf einen Wert zwischen K_max und K_min begrenzt, die durch Gleichungen (6) beziehungsweise (7) gegeben sind. Der Ausgang des Begrenzers 318 ist an ein Ein-Abtastperiode-Verzögerungselement 320 gekoppelt, dessen Ausgang an einen zweiten Eingang des Multiplizierers 308, an den zweiten Eingang des vierten Multiplizierers 68 und an einen positiven Eingang des Summierers 316 gekoppelt ist.
Gewisse Modifikationen der vorliegenden Erfindung sind oben erörtert worden. Weitere Modifikationen ergeben sich dem Ausübenden in der Technik der vorliegenden Erfindung. Beispielsweise können der Treiber 26 und die numerisch gesteuerten digitalen Dualfrequenzoszillato ren 28 und 300 über Hardware, Software, Firmware, digitale Signalprozessoren, Logikarrays und andere geeignete Mechanismen implementiert werden.

Claims

Verfahren, das eine Phasenregelkreisfunktion durchführt, umfassend: Anwenden einer Verstärkung auf ein Eingangssignal (14) zum Erzeugen eines phasengleichen verstärkungsgeregelten Signals; Verschieben des phasengleichen verstärkungsgeregelten Signals um 90° zum Erzeugen eines quadraturverstärkungsgeregelten Signals und Detektieren einer Phasendifferenz in Abhängigkeit von dem phasengleichen verstärkungsgeregelten Signal, dem quadraturverstärkungsgeregelten Signal und einem ersten (30) und zweiten (32) Ausgangssignal, wobei: das Eingangssignal (14) eine Frequenz 2f₀ aufweist und das erste und zweite Ausgangssignal erzeugt werden durch Verdoppeln der Frequenz eines dritten Ausgangssignals (34), das als Reaktion auf die Phasendifferenz erzeugt wird, wobei das dritte Ausgangssignal eine Frequenz f₀ aufweist, wobei jedes des ersten und zweiten Ausgangssignals eine Frequenz 2f₀ aufweist.
Verfahren nach Anspruch 1, wobei das Herstellen des ersten (30) und zweiten (32) Ausgangssignals und eines dritten Ausgangssignals (34) folgendes umfaßt: Integrieren und Servo-Ausgleichen der Phasendifferenz; und Erzeugen des ersten und zweiten Ausgangssignals und des dritten Ausgangssignals als Reaktion auf die integrierte und servoausgeglichene Phasendifferenz.
Verfahren nach Anspruch 1, wobei das Anwenden einer Verstärkung auf das Eingangssignal (14) folgendes umfaßt: Erzeugen eines AGC-Fehlers auf der Basis des phasengleichen verstärkungsgeregelten Signals und des quadraturverstärkungsgeregelten Signals; und Anwenden der Verstärkung auf das Eingangssignal (14) auf der Basis des AGC-Fehlers.
Verfahren nach Anspruch 3, wobei das Erzeugen eines AGC-Fehlers folgendes umfaßt: Quadrieren des phasengleichen verstärkungsgeregelten Signals und des quadraturverstärkungsgeregelten Signals; und Erzeugen des AGC-Fehlers durch Subtrahieren der Quadrate des phasengleichen verstärkungsgeregelten Signals und des quadraturverstärkungsgeregelten Signals von einer Konstanten, und wobei das Anwenden der Verstärkung folgendes umfaßt: Skalieren des AGC-Fehlers; Ansteuern einer Akkumulatorschleife, die einen Begrenzer enthält, als Reaktion auf den skalierten AGC-Fehler; und Anwenden der Verstärkung auf das Eingangssignal (12) auf der Basis eines Ausgangssignals der Akkumulatorschleife.
Verfahren nach Anspruch 1, wobei das Verschieben des phasengleichen verstärkungsgeregelten Signals um 90° das Anwenden einer adaptiv verstärkungsjustierten Ein-Abtastzeit-Verzögerung-Hilbert-Transformation auf das phasengleiche verstärkungsgeregelte Signal umfaßt.
Verfahren nach Anspruch 5, wobei das Anwenden einer Verstärkung auf ein Eingangssignal (14) folgendes umfaßt: [Erzeugen eines AGC-Fehlers; und Anwenden der Verstärkung auf das Eingangssignal auf der Basis des AGC-Fehlers, wobei das Verfahren weiterhin das Durchführen einer Umschaltung umfaßt, um eine Wechselwirkung zwischen dem Anwenden der Verstärkung auf das Eingangssignal auf der Basis des AGC-Fehlers und dem Anwenden der adaptiv verstärkungsjustierten Ein-Abtastzeit-Verzögerung-Hilbert-Transformation im wesentlichen zu eliminieren.
Verfahren nach Anspruch 3, wobei das Herstellen des ersten (30) und zweiten (32) Ausgangssignals folgendes umfaßt: Liefern der Phasendifferenz an einen Grundoszillator (66) zum Herstellen einer gleichphasigen Komponente und einer Quadraturkomponente mit jeweils einer Frequenz f₀; Quadrieren der gleichphasigen Komponente; Quadrieren der Quadraturkomponente; Summieren der Quadrate der gleichphasigen und Quadraturkomponente, um ein summiertes Ausgangssignal zu erzeugen; Vergleichen der Summe mit einer Referenz zum Erzeugen eines Amplitudensteuersignals; und Steuern einer Amplitude von Oszillationen des Grundoszillators.
Verfahren nach Anspruch 2, wobei das Herstellen des ersten (30) und des zweiten (32) Ausgangssignals folgendes umfaßt: Erzeugen einer gleichphasigen Komponente und einer Quadraturkomponente jeweils mit einer Frequenz f₀; Multiplizieren der gleichphasigen und Quadraturkomponente zum Herstellen eines Produkts und Verdoppeln des Produkts, um das erste Ausgangssignal herzustellen; Quadrieren der gleichphasigen Komponente; Quadrieren der Quadraturkomponente; und Subtrahieren der quadrierten gleichphasigen und Quadraturkomponente voneinander, um das zweite Ausgangssignal zu erzeugen.
Verfahren nach Anspruch 2, wobei das Herstellen des ersten (30) und des zweiten (32) Ausgangssignals folgendes umfaßt: Liefern der Phasendifferenz an einen Grundoszillator zum Herstellen einer gleichphasigen Komponente und einer Quadraturkomponente mit jeweils einer Frequenz f₀; Multiplizieren der gleichphasigen und Quadraturkomponente zum Herstellen eines Produkts und Verdoppeln des Produkts, um das erste Ausgangssignal herzustellen; Quadrieren der gleichphasigen Komponente; Quadrieren der Quadraturkomponente; und Subtrahieren der quadrierten gleichphasigen und Quadraturkomponente voneinander, um das zweite Ausgangssignal zu erzeugen.
Verfahren nach Anspruch 9, wobei das Herstellen des ersten (30) und des zweiten (32) Ausgangssignals folgendes umfaßt: Quadrieren der gleichphasigen Komponente; Quadrieren der Quadraturkomponente; Summieren der Quadrate der gleichphasigen und Quadraturkomponente, um ein summiertes Ausgangssignal zu erzeugen; Vergleichen der Summe mit einer Referenz zum Erzeugen eines Amplitudensteuersignals; und Steuern einer Amplitude von Oszillationen des Grundoszillators (66).
Verfahren nach Anspruch 1, wobei das Herstellen des ersten (30) und des zweiten (32) Ausgangssignals folgendes umfaßt: Erzeugen einer phasengleichen Komponente und einer Quadraturkomponente als Reaktion auf die Phasendifferenz, wobei jede der phasengleichen Komponente und der Quadraturkomponente eine Frequenz f₀ aufweist; und Verarbeiten der gleichphasigen Komponente und der Quadraturkomponente, um das erste und zweite Ausgangssignal jeweils mit der Frequenz 2f₀ zu erzeugen.
Verfahren nach Anspruch 1, wobei das Detektieren einer Phasendifferenz folgendes umfaßt: Multiplizieren des gleichphasigen verstärkungsgesteuerten Signals mit dem ersten Ausgangssignal (30), um ein erstes Produkt zu erzeugen; Multiplizieren des verstärkungsgeregelten Signals mit dem zweiten Ausgangssignal, um ein zweites Produkt (32) zu erzeugen; und Ausbilden einer Differenz zwischen dem ersten und zweiten Produkt.
Verfahren nach Anspruch 1, wobei das Eingangssignal (14) von einem ersten Ausgangssignal (14) eines Kreisels (10) abgeleitet wird, wobei das Verfahren weiterhin folgendes umfaßt: Erzeugen eines eine Winkelrate anzeigenden Signals auf der Basis eines zweiten Ausgangssignals (16) des Kreisels und des ersten (30) und zweiten (32) Ausgangssignals; und Ansteuern des Kreisels als Reaktion auf das dritte Ausgangssignal (34).
Verfahren nach Anspruch 13, wobei das Herstellen des ersten (30) und zweiten (32) Ausgangssignals und eines dritten Ausgangssignals folgendes umfaßt: Integrieren und Servo-Ausgleichen der Phasendifferenz; und Erzeugen des ersten und zweiten Ausgangssignals und des dritten Ausgangssignals als Reaktion auf die integrierte und servo-ausgeglichene Phasendifferenz.
Verfahren nach Anspruch 13, wobei das Anwenden einer Verstärkung auf das Eingangssignal (14) folgendes umfaßt: Erzeugen eines AGC-Fehlers auf der Basis des phasengleichen verstärkungsgeregelten Signals und des quadraturverstärkungsgeregelten Signals; und Anwenden der Verstärkung auf das Eingangssignal auf der Basis des AGC-Fehlers.
Verfahren nach Anspruch 15, wobei das Erzeugen eines AGC-Fehlers folgendes umfaßt: Quadrieren des phasengleichen verstärkungsgeregelten Signals und des quadraturverstärkungsgeregelten Signals; und Erzeugen des AGC-Fehlers durch Subtrahieren der Quadrate des phasengleichen verstärkungsgeregelten Signals und des quadraturverstärkungsgeregelten Signals von einer Konstanten; Skalieren des AGC-Fehlers; Ansteuern einer Akkumulatorschleife (244, 246, 248), die einen Begrenzer (246) enthält, als Reaktion auf den skalierten AGC-Fehler; und Anwenden der Verstärkung auf das Eingangssignal auf der Basis eines Ausgangssignals der Akkumulatorschleife.
Verfahren nach Anspruch 13, wobei das Verschieben des phasengleichen verstärkungsgeregelten Signals um 90° das Anwenden einer adaptiv verstärkungsjustierten Ein-Abtastzeit-Verzögerung-Hilbert-Transformation auf das phasengleiche verstärkungsgeregelte Signal umfaßt.
Verfahren nach Anspruch 17, wobei das Anwenden einer Verstärkung auf ein Eingangssignal (14) folgendes umfaßt: Erzeugen eines AGC-Fehlers Anwenden der Verstärkung auf das Eingangssignal auf der Basis des AGC-Fehlers; und Durchführen einer Umschaltung, um eine Wechselwirkung zwischen dem Anwenden der Verstärkung auf das Eingangssignal auf der Basis des AGC-Fehlers und dem Anwenden der adaptiv verstärkungsjustierten Ein-Abtastzeit-Verzögerung-Hilbert-Transformation im wesentlichen zu eliminieren.
Verfahren nach Anspruch 13, wobei das Herstellen des ersten (30) und zweiten (32) Ausgangssignals folgendes umfaßt: Liefern der Phasendifferenz an einen Grundoszillator (66) zum Herstellen einer gleichphasigen Komponente und einer Quadraturkomponente mit jeweils einer Frequenz f₀; Quadrieren der gleichphasigen Komponente; Quadrieren der Quadraturkomponente; Summieren der Quadrate der gleichphasigen und Quadraturkomponente, um ein summiertes Ausgangssignal zu erzeugen; Vergleichen der Summe mit einer Referenz zum Erzeugen eines Amplitudensteuersignals; und Steuern einer Amplitude von Oszillationen des Grundoszillators.
Verfahren nach Anspruch 13, wobei das Herstellen des ersten (30) und des zweiten (32) Ausgangssignals folgendes umfaßt: Erzeugen einer gleichphasigen Komponente und einer Quadraturkomponente jeweils mit einer Frequenz f₀; Multiplizieren der gleichphasigen und Quadraturkomponente zum Herstellen eines Produkts und Verdoppeln des Produkts, um das erste Ausgangssignal herzustellen; Quadrieren der gleichphasigen Komponente; Quadrieren der Quadraturkomponente; und Subtrahieren der quadrierten gleichphasigen und Quadraturkomponente voneinander, um das zweite Ausgangssignal zu erzeugen.
Verfahren nach Anspruch 13, wobei das Herstellen des ersten (30) und des zweiten (32) Ausgangssignals folgendes umfaßt: Liefern der Phasendifferenz an einen Grundoszillator (66) zum Herstellen einer gleichphasigen Komponente und einer Quadraturkomponente mit jeweils einer Frequenz f₀, und wobei das Erzeugen des ersten und zweiten Ausgangssignals folgendes umfaßt: Multiplizieren der gleichphasigen und Quadraturkomponente zum Herstellen eines Produkts und Verdoppeln des Produkts, um das erste Ausgangssignal herzustellen; Quadrieren der gleichphasigen Komponente; Quadrieren der Quadraturkomponente; und Subtrahieren der quadrierten gleichphasigen und Quadraturkomponente voneinander, um das zweite Ausgangssignal zu erzeugen.
Verfahren nach Anspruch 21, wobei das Herstellen des ersten (30) und des zweiten (32) Ausgangssignals folgendes umfaßt: Quadrieren der gleichphasigen Komponente; Quadrieren der Quadraturkomponente; Summieren der Quadrate der gleichphasigen und Quadraturkomponente, um ein summiertes Ausgangssignal zu erzeugen; Vergleichen der Summe mit einer Referenz zum Erzeugen eines Amplitudensteuersignals; und Steuern einer Amplitude von Oszillationen des Grundoszillators.
Verfahren nach Anspruch 13, wobei das Herstellen des ersten (30) und des zweiten (32) Ausgangssignals folgendes umfaßt: Erzeugen einer phasengleichen Komponente und einer Quadraturkomponente als Reaktion auf die Phasendifferenz, wobei jede der phasengleichen Komponente und der Quadraturkomponente eine Frequenz f₀ aufweist; und Verarbeiten der gleichphasigen Komponente und der Quadraturkomponente, um das erste und zweite Ausgangssignal jeweils mit der Frequenz 2f₀ zu erzeugen.
Verfahren nach Anspruch 13, wobei das Detektieren einer Phasendifferenz folgendes umfaßt: Multiplizieren des gleichphasigen verstärkungsgesteuerten Signals mit dem ersten Ausgangssignal (30), um ein erstes Produkt zu erzeugen; Multiplizieren des quadraturverstärkungsgeregelten Signals mit dem zweiten Ausgangssignal (32), um ein zweites Produkt zu erzeugen; und Ausbilden einer Differenz zwischen dem ersten und zweiten Produkt.