DE60226222T2 - Akkumulator mit erweiterter präzision - Google Patents

Akkumulator mit erweiterter präzision Download PDF

Info

Publication number
DE60226222T2
DE60226222T2 DE60226222T DE60226222T DE60226222T2 DE 60226222 T2 DE60226222 T2 DE 60226222T2 DE 60226222 T DE60226222 T DE 60226222T DE 60226222 T DE60226222 T DE 60226222T DE 60226222 T2 DE60226222 T2 DE 60226222T2
Authority
DE
Germany
Prior art keywords
register
extended
accumulator
bits
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE60226222T
Other languages
English (en)
Other versions
DE60226222D1 (de
Inventor
Morten Stribaek
Pascal Paillier
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MIPS Tech LLC
Original Assignee
MIPS Technologies Inc
MIPS Tech LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MIPS Technologies Inc, MIPS Tech LLC filed Critical MIPS Technologies Inc
Publication of DE60226222D1 publication Critical patent/DE60226222D1/de
Application granted granted Critical
Publication of DE60226222T2 publication Critical patent/DE60226222T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003Arrangements for executing specific machine instructions
    • G06F9/30007Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30032Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/5443Sum of products
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/72Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
    • G06F7/724Finite field arithmetic
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003Arrangements for executing specific machine instructions
    • G06F9/30007Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30036Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098Register arrangements
    • G06F9/30101Special purpose registers
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145Instruction analysis, e.g. decoding, instruction word fields
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52Multiplying; Dividing
    • G06F7/523Multiplying only
    • G06F7/533Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
    • G06F7/5334Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
    • G06F7/5336Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
    • G06F7/5338Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/72Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
    • G06F7/724Finite field arithmetic
    • G06F7/725Finite field arithmetic over elliptic curves

Description

  • TECHNISCHES GEBIET
  • Diese Erfindung betrifft einen Mikroprozessor-Multiplizierer und insbesondere einen Mikroprozessor-Multiplizierer mit einem Akkumulator mit erweiterter Genauigkeit.
  • TECHNISCHER HINTERGRUND
  • Computerarchitekturen mit reduziertem Befehlssatz (RISC-Architekturen) wurden entwickelt als Industrietrends zu größeren, komplexeren Befehlssätzen tendierten. Durch Vereinfachen der Befehlssatzkonstruktionen erleichtern die RISC-Architekturen den Gebrauch von Techniken wie Pipelining und Caching, wodurch die Systemperformance gesteigert wird.
  • RISC-Architekturen haben meistens Befehle fester Länge (z. B. 16-Bit, 32-Bit oder 64-Bit) mit wenigen Variationen im Befehlsformat. Jeder Befehl in einer Befehlssatzarchitektur (ISA) kann die Quellregister immer an derselben Stelle haben. Beispielsweise kann eine 32-Bit-ISA immer durch Bits 16–20 und 21–25 spezifizierte Quellregister haben. Dies ermöglicht, dass die spezifizierten Register für jeden Befehl abgerufen werden können, ohne ein komplexes Befehlsdecodieren zu erfordern.
  • ZUSAMMENFASSUNG
  • Kryptografische Systeme („Kryptosysteme") werden zunehmend dazu verwendet, um Transaktionen zu sichern, Kommunikationen zu verschlüsseln, Benutzer zu authentifizieren und Information zu schützen. Viele Kryptosysteme mit privatem Schlüssel, wie beispielsweise der digitale Verschlüsselungsstandard (DES), sind rechnerisch relativ einfach und oft auf Hardwarelösungen reduzierbar, die eine Reihe von XOR-, Rotation- und Permutationsoperationen auf Datenblöcken ausführen. Andererseits können Kryptosysteme mit öffentlichem Schlüssel mathematisch subtiler und rechnerisch diffiziler sein als Systeme mit privatem Schlüssel.
  • Obwohl verschiedene Kryptosysteme mit öffentlichem Schlüssel unterschiedliche mathematische Grundlagen haben, neigen sie alle dazu, ganzzahlige Berechnungen über sehr weite Wertebereiche mit einer Größenordnung von 1024 Bits zu erfordern. Diese Arithmetik mit erweiterter Genauigkeit ist oft modular (d. h. Operationen werden modul eines Wertebereichs ausgeführt) und in einigen Fallen mit Polynom anstelle von Zweierkomplement. Beispielsweise benutzen RSA-Kryptosysteme mit öffentlichem Schlüssel modulare Exponentiation mit erweiterter Genauigkeit, um Information zu verschlüsseln und zu entschlüsseln, und Kryptosysteme mit elliptischen Kurven verwenden modulare Polynommultiplikation mit erweiterter Genauigkeit.
  • Kryptosysteme mit öffentlichem Schlüssel sind häufig für Benutzerauthentifizierung und sicheren Schlüsselaustausch verwendet worden, während Kryptografie mit privatem Schlüssel häufig zum Verschlüsseln von Kommunikationskanälen verwendet worden ist. Da der Gebrauch von Kryptosystemen mit öffentlichem Schlüssel zunimmt, wird es wünschenswert, die Performance der Berechnungen modularer Arithmetik mit erweiterter Genauigkeit zu steigern.
  • In einem allgemeinen Aspekt wird eine Multipliziereinheit bereitgestellt zur Verwendung in einem Mikroprozessor mit mindestens einem Vielzweckregister zum Speichern einer vorbestimmten Anzahl von Bits. Die Multipliziereinheit enthält einen Multiplizierer und einen Akkumulator mit erweiterter Genauigkeit, der mehr Bits enthält als jedes der Vielzweckregister.
  • Implementierungen umfassen den Gebrauch des Multiplizierers, um eine Multiplikations-/Additionsoperation bereitzustellen, wodurch Operanden an die Multipliziereinheit multipliziert werden und zum Inhalt des Akkumulators mit erweiterter Genauigkeit addiert werden. Der Multiplizierer kann einen arithmetischen Multiplizierer und einen Polynommultiplizierer enthalten.
  • In einer Polynommultipliziererimplementierung multipliziert eine Multiplikations-/Additionsoperation zwei Operanden und addiert das Ergebnis unter Verwendung einer Exklusiv-Oder-Operation zum Inhalt des Akkumulators mit erweiterter Genauigkeit. In einigen Implementierungen enthält der Multiplizierer Ergebnislogik, um auszuwählen, welche Werte in den Akkumulator mit erweiterter Genauigkeit geladen werden. Beispielsweise kann die Ergebnislogik als ein Multiplexer implementiert sein.
  • In einigen Implementierungen enthält der Akkumulator mit erweiterter Genauigkeit ein erweitertes Register, ein höhenwertiges Register und ein niederwertiges Register. Beispielsweise kann das erweiterte Register 8-Bit-Werte speichern, und die anderen zwei Register können 32-Bit-Werte speichern. Zum Manipulieren des Inhalts des Akkumulators mit erweiterter Genauigkeit werden Befehle bereitgestellt. Ein Befehl überträgt einen Wert vom Akkumulator mit erweiterter Genauigkeit in ein Vielzweckregister und ein inverser Befehl überträgt einen Wert von einem Vielzweckregister in den Akkumulator mit erweiterter Genauigkeit. Die Befehle können außerdem den Inhalt des Registers mit erweiterter Genauigkeit shiften.
  • Die Veröffentlichung INTERSIL: „HS-RTX2010RH Radiation Hardened Real Time Express Microcontroller", Datenblatt [online] Nr. 3961.3, März 2000 (2000-03), XP002368168, abrufbar von der Internet-URL http://www.intersil.com/datafn3961, offenbart einen Mikroprozessor, der einen Akkumulator mit erweiterter Genauigkeit umfasst, worin der Akkumulator ein erweitertes Register, ein höhenwertiges Register, ein niederwertiges Register und ein Vielzweckregister umfasst.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung wird ein Mikroprozessor bereitgestellt, umfassend:
    einen Akkumulator mit erweiterter Genauigkeit, worin der Akkumulator ein erweitertes Register, ein höherwertiges Register, und ein niederwertiges Register enthält;
    ein Vielzweckregister; gekennzeichnet durch:
    eine Befehlsausführungseinheit, angepasst zum Ausführen einer ersten Datenübertragung als Antwort auf einen ersten Übertragungsbefehl, wobei die erste Datenübertragung folgende Inhaltsübertragungen umfasst: (i) vom niederwertigen Register zum Vielzweckregister, (ii) vom höherwertigen Register zum niederwertigen Register und (iii) Nullerweiterung von Daten vom erweiterten Register und Übertragung der nullerweiterten Daten zum höherwertigen Register.
  • Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird ein Verfahren zur Datenübertragung bereitgestellt, umfassend:
    Bereitstellen eines Akkumulators mit erweiterter Genauigkeit, wobei der Akkumulator ein erweitertes Register, ein höherwertiges Register und ein niederwertiges Register enthält; und
    Bereitstellen eines Vielzweckregisters, gekennzeichnet durch:
    • (i) Datenübertragung vom niederwertigen Register zum Vielzweckregister,
    • (ii) Datenübertragung vom höherwertigen Register zum niederwertigen Register und
    • (iii) Nullerweiterung von Daten vom erweiterten Register und Übertragung der nullerweiterten Daten vom erweiterten Register zum höherwertigen Register als Antwort auf einen ersten Befehl; und/oder:
    Datenübertragung vom (a) höherwertigen Register zum erweiterten Register, (b) niederwertigen Register zum höherwertigen Register und (c) Vielzweckregister zum niederwertigen Register als Antwort auf einen zweiten Befehl.
  • Gemäß einem dritten Aspekt der vorliegenden Erfindung wird ein Computerprogrammprodukt bereitgestellt, ein Datensignal umfassend, das bei der Ausführung auf einem Prozessor einem Mikroprozessor ermöglicht, folgende Schritte auszuführen:
    Bereitstellen eines Akkumulators mit erweiterter Genauigkeit, wobei der Akkumulator ein erweitertes Register, ein höherwertiges Register und ein niederwertiges Register umfasst; und
    Bereitstellen eines Vielzweckregisters, gekennzeichnet durch:
    • (i) Datenübertragung vom niederwertigen Register zum Vielzweckregister,
    • (ii) Datenübertragung vom höherwertigen Register zum niederwertigen Register und
    • (iii) Nullerweiterung von Daten vom erweiterten Register und Übertragung der nullerweiterten Daten vom erweiterten Register zum höherwertigen Register als Antwort auf einen ersten Befehl.
  • Die Details einer oder mehrerer Implementierungen werden in den beigefügten Zeichnungen und der nachfolgenden Beschreibung dargelegt. Andere Merkmale und Vorteile werden aus der Beschreibung und den Zeichnungen sowie den Patentsansprüchen deutlich sein.
  • BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Blockdiagramm einer exemplarischen Fünf-Stufen-Pipeline, die in einer RISC-Architektur verwendet werden kann.
  • 2 ist ein Blockdiagramm eines Prozessorkerns, der eine Ausführungseinheit und eine Multipliziereinheit enthält.
  • 3 ist ein Diagramm von Datenpfaden in einer Implementierung einer Multipliziereinheit, die binäre Polynomarithmetik unterstützt.
  • 4 ist ein Blockdiagramm von Multipliziererarrays, die Arithmetik und binäre Polynommultiplikation in einer Implementierung unterstützen.
  • 5 ist ein Blockdiagramm eines Arithmetik-Multipliziererarrays, das in der in 4 gezeigten Implementierung verwendet werden kann.
  • 6 ist ein Blockdiagramm eines binären Polynommultiplizierers, der in der in 4 gezeigten Implementierung verwendet werden kann.
  • 7A ist ein Timing-Diagramm, das die Operation von 32-Bit mal 16-Bit Multiplikationen in einer Implementierung zeigt.
  • 7B ist ein Timing-Diagramm, das die Operation von 32-Bit mal 32-Bit Multiplikationen in einer Implementierung zeigt.
  • 7C ist ein Timing-Diagramm, das die Operation von Divisionen in einer Implementierung zeigt.
  • 8 ist eine Maschine endlicher Zustände, die Schritte zum Ausführen von Multiplizierbefehlen implementiert.
  • 9 ist eine Maschine endlicher Zustände, die Schritte zum Ausführen von Dividierbefehlen implementiert.
  • 10A und 10B sind Befehlscodierungen für exemplarische Befehle, die einen Multiplizierer mit erweiterter Genauigkeit manipulieren.
  • DETAILLIERTE BESCHREIBUNG
  • Viele Kryptosysteme mit öffentlichem Schlüssel verwenden modulare Arithmetik mit erweiterter Genauigkeit, um Daten zu verschlüsseln und zu entschlüsseln. Beispielsweise verwenden viele Kryptosysteme mit elliptischen Kurven (EC) häufig Polynommultiplikation und -addition, um Daten zu verschlüsseln und zu entschlüsseln. Die Performance von Kryptosystemen mit elliptischen Kurven kann dadurch gesteigert werden, dass ein programmierbarer CPU-Multiplizierer modifiziert wird, um ihn auf neu definierte Befehle ansprechempfindlich zu machen, die für Polynomoperationen zweckbestimmt sind.
  • Bei Verwendung von über GF(2163) definierten elliptischer Kurven (wie vom IEEE-Standard 1363-2000 empfohlen wird) ist Multiplikation über dem Feld GF(2163) die erforderliche Hauptoperation. Jedes der 2163 Elemente kann durch ein Polynom des Grades 163 oder kleiner mit Koeffizienten 0 oder 1 dargestellt werden. In dieser Darstellung können zwei Elemente unter Verwendung einer einfachen bitweisen XOR-Operation addiert werden, und zwei Polgnome a(X) und b(X) können durch Berechnen von a(X)b(X) mod P(X) multipliziert werden, wo das Produkt a(X)b(X) ein Polynom des Grades 326 ist und P(X) ein irrreduzibles Polynom ist, wie durch den IEEE-Standard 1363-2000 spezifiziert ist.
  • Polynommultiplikation hat dieselbe Form wie modulare Multiplikation ab mod p über den ganzen Zahlen, ausgenommen dass: (1) normale Addition durch ein XOR ersetzt wird; und (2) normale 32-Bit-Multiplikation durch eine carry-freie 32-Bit-Multiplikation ersetzt wird. Deshalb kann modulare Polynommultiplikation unter Verwendung von Shifts und XORs anstelle von Shifts und Additionen ausgeführt werden.
  • Es ist wünschenswert, eine Multipliziereinheit bereitzustellen, die schnelle Polynommultiplikationen und verschiedene andere Operationen unterstützt, um die Performance von kryptografischen und anderen Systemen zu steigern.
  • Das Bereitstellen von Unterstützung für modulare Arithmetik und Polynomoperationen mit erweiterter Genauigkeit kann die Performance von Kryptosystemen steigern. Einige kryptografische Systeme, wie beispielsweise solche, die RSA-kryptografische Signaturauthentifizierung ausführen, Rühren aufeinanderfolgende modulare Multiplikationen mit erweiterter Genauigkeit aus, wobei die Summe der Ergebnisse akkumuliert wird. Die Performance dieser Systeme kann gesteigert werden durch Bereitstellen in einer Multipliziereinheit von Unterstützung für einen Befehl, zwei Operanden zu multiplizieren und das Ergebnis in einen Akkumulator zu addieren. Wenn aufeinanderfolgende Multiplizier-/Addieroperationen ausgeführt werden, kann der Akkumulator überlaufen. Es ist wünschenswert, einen Akkumulator mit erweiterter Genauigkeit bereitzustellen, um gesteigerte Performance in Kryptosystemen und anderen Systemen bereitzustellen.
  • Auf 1 Bezug nehmend: Eine exemplarische Mikroprozessorarchitektur, die dazu verwendet werden kann, um Polynommultiplikation zu implementieren, enthält eine Fünf-Stufen-Pipeline, in der ein Befehl in jedem Taktzyklus ausgegeben werden kann und in einer festen Zeitspanne, beispielsweise in vier Taktzyklen, ausgeführt werden kann. Die Ausführung eines jeden Befehls ist in fünf Stufen unterteilt: Befehlsabruf(IF)-Stufe 1001, Registerablese(RD)-Stufe 1002, Arithmetik-/Logikeinheit(ALU)-Stufe 1003, Speicher(MEM)-Stufe 1004, Zurückschreib(WB)-Stufe 1005. In der IF-Stufe 1001, wird ein spezifizierter Befehl aus einem Befehlscache abgerufen. Ein Teil des abgerufenen Befehls wird dazu verwendet, Quellregister zu spezifizieren, die beim Ausführen des Befehls verwendet werden können. In der Registerablese(RD)-Stufe 1002 ruft das System den Inhalt der spezifizierten Quellregister ab. Diese abgerufenen Werte können dazu verwendet werden, arithmetische oder logische Operationen in der ALU-Stufe 1003 auszuführen. In der MEM-Stufe 1004 kann ein Ausführungsbefehl einen Datencache als Schreib-/Lesespeicher benutzen. Schließlich können in der WB-Stufe 1005 durch Ausführung des Befehls ermittelte Werte in ein Register zurückgeschrieben werden.
  • Da einige Operationen, wie beispielsweise Gleitkommarechnungen und Ganzzahlmultiplikation/division, nicht immer in einem einzelnen Taktzyklus ausgeführt werden können, beginnen einige Befehle nur mit der Ausführung eines Befehls. Nach Ablauf von genügend Taktzyklen kann ein anderer Befehl verwendet werden, um das Ergebnis abzurufen. Erfordert beispielsweise ein Ganzzahlmultiplikations-Befehl fünf Taktzyklen, dann kann ein Befehl die Multiplikationsrechnung initiieren und ein anderer Befehl nach Vollendung der Multiplikation die Ergebnisse der Multiplikation in ein Register laden. Falls eine Multiplikation noch nicht vollendet ist, wenn das Ergebnis angefordert wird, kann die Pipeline anhalten, bis das Ergebnis verfügbar ist.
  • Auf 2 Bezug nehmend: Es wird eine exemplarische RISC-Architektur durch ein Beispiel bereitgestellt. Der Prozessorkern 2000 (auch „Mikroprozessorkern" genannt) enthält Folgendes: eine Ausführungseinheit 2010, eine Multiplizier-/Dividiereinheit (MDU) 2020, einen Systemsteuerungscoprozessor (CPO) 2030, eine Speicherverwaltungseinheit 2040, einen Cachecontroller 2050 und eine Bus-Schnittstelleneinheit (BIU) 2060.
  • Die Ausführungseinheit 2010 ist der Hauptmechanismus zum Ausführen von Befehlen innerhalb des Prozessorkerns 2000. Die Ausführungseinheit 2010 enthält eine Registerdatei 2011 und eine Arithmetik-Logik-Einheit (ALU) 2012. In einer Implementierung enthält die Registerdatei 2011 32 32-Bit Vielzweckregister, die beispielsweise in ganzzahligen Skalaroperationen und Adressberechnungen benutzt werden können. Die Registerdatei 2011, die zwei Leseports und einen Schreibport enthält, kann völlig umgangen werden, um Operationslatenz in der Pipeline zu minimieren. Die ALU 2012 unterstützt sowohl logische als auch arithmetische Operationen wie beispielsweise Addition, Subtraktion und Shifting.
  • Die MDU 2020 kann dazu verwendet werden, um verschiedene Operationen auszuführen einschließlich einiger oder aller der folgenden unten beschriebenen Befehle: DIV, DIVU, MADD, MADDU, MFHI, MFLO, MSUB, MSUBU, MTHI, MTLO, MUL, MULT, MULTU, MFLHXU, MTLHX, MADDP, MULTP und PPERM.
  • In einer Implementierung sind das LO-Register 2023 und das HI-Register 2022 jeweils 32 Bits breit und funktionieren als dedizierte Ausgaberegister der MDU 2020. In einer Implementierung stellt das ACX-Register 2021 8 Bits zusätzliche ganzzahlige Genauigkeit bereit, die über die durch das HI/LO-Registerpaar bereitgestellten Bits hinausgeht. Die genaue Bitanzahl ist implementierungsabhängig, wobei die bevorzugte Minimalgröße 8 Bits ist. Für Prozessoren mit 32-Bit-Datenpfaden ist die bevorzugte Maximalgröße des ACX-Registers 32 Bits. Dagegen ist die bevorzugte Maximalgröße des ACX-Registers für Prozessoren mit 64-Bit-Datenpfaden 64 Bits. Deshalb kann in einem Prozessor mit 32 Bit breiten HI- und LO-Registern die Kombination der Register ACX/HI/LO einen verketteten Wert mit mehr als 64 Bits enthalten.
  • In der in 2 und 3 beschriebenen Implementierung enthält die MDU 2020 eine Dividiereinheit. Andere Implementierungen stellen jedoch separate Multiplizier- und Dividiereinheiten bereit, die einen erweiterten Akkumulator entweder in der Multipliziereinheit, der Dividiereinheit oder sowohl in der Multipliziereinheit als auch in der Dividiereinheit implementieren.
  • Die Befehle MUL, MULI und MULTU können dazu verwendet werden, um zwei 32-Bit-Zahlen zu multiplizieren. Das Ergebnis wird in einem spezifizierten Register für MUL und in den HI/LO-Registern für MULI und MULTU gespeichert. Beispielsweise multipliziert „MUL $7, $6, $5" den Inhalt der Register $6 und $5 miteinander und speichert das Ergebnis im Register $7. Der Befehl „MUL $6, $5" multipliziert den Inhalt der Register $6 und $5 miteinander und speichert das Ergebnis in den HI/LO-Registern. Der MULTU-Befehl führt dieselbe Operation aus wie MULI, wobei MULTU auf vorzeichenlose Operanden angewendet wird und MULI auf vorzeichenbehaftete Operanden angewendet wird. Zusätzlich bewirkt der MULTU-Befehl die Löschung und Nullstellung des ACX-Registers.
  • Die Befehle DIV und DIVU führen Divisionsoperationen aus und speichern die Ergebnisse in den ACX/HI/LO-Registern. Beispielsweise dividiert „DIV $6, $5" den Inhalt von Register $6 durch den Inhalt von Register $5 und speichert das Ergebnis in den ACX/HI/LO-Registern. Der DIVU-Befehl führt dieselben Operationen auf vorzeichenlosen Operanden aus.
  • Die Befehle MSUB, MSUBU, MADD und MADDU können dazu verwendet werden, um den Inhalt von zwei Register miteinander zu multiplizieren und dann den Inhalt der ACX/HI/LO-Register zu addieren oder subtrahieren. Beispielsweise multipliziert „MSUB $6, $5" den Inhalt der Register $6 und $5 miteinander, subtrahiert den Inhalt der ACX/HI/LO-Register vom Ergebnis und speichert dann den Wert in den ACX/HI/LO-Registem. Der MADD-Befehl multipliziert ebenso den Inhalt von zwei Register, addiert das Ergebnis zu den ACX/HI/LO-Registern und speichert das Ergebnis in den ACX/HI/LO-Registern. MSUBU und MADDU führen dieselben Operationen auf vorzeichenlosen Operanden aus. In einigen Implementierungen wird das ACX-Register in einigen Operationen nicht verwendet, und nach solchen Operationen kann der Inhalt des ACX-Registers undefiniert sein.
  • Die MFHI-, MFLO-, MTHI-, MTLO-, MFLHXU- und MTLHX-Befehle werden dazu benutzt, um Daten zwischen den ACX/HI/LO-Registern und den Vielzweckregistern zu übertragen. Der erste Befehl, MFHI, lädt den Inhalt des HI-Registers in ein Vielzweckregister. Beispielsweise lädt „MFHI $5" den Inhalt des HI-Registers in das Register $5. Ebenso lädt MFLO den Inhalt des LO-Registers in ein Vielzweckregister. Umgekehrt werden die Befehle MTHI und MTLO dazu benutzt, um den Inhalt eines Vielzweckregisters in die HI- oder LO-Register zu laden. Beispielsweise lädt „MTHI $5" den Inhalt von Register $5 in das HI-Register.
  • Allgemeiner wird in 10A ein Befehlsformat für MFLHXU („Übertragung von Carryerweiterung, HI und LO (vorzeichenlos)") gezeigt. Bei der Ausführung wird der Wert im LO-Register 2023 in das Vielzweckregister „rd" geschrieben, das durch den Befehl spezifiziert wird, wie in 10A gezeigt ist. Der Wert im HI-Register 2022 wird dann in das LO-Register 2023 geschrieben, die Bits im ACX-Register 2021 werden nullerweitert und ins HI-Register 2022 kopiert, und die ACX-Register-Bits werden gelöscht. Die Anzahl von ACX-Register-Bits ist implementierungsabhängig und kann beispielsweise einen Bereich von 0 bis 64 Bits haben. Falls in einer bestimmten Implementierung keine ACX-Register-Bits implementiert sind, wird null als der Wert des ACX-Registers angenommen.
  • Ebenso wird in 10B das Befehlsformat für MTLHX („Übertragung zu LO, HI und Carryerweiterung") gezeigt. Bei der Ausführung wird eine geeignete Anzahl von Bits (z. B. acht) des Werts im HI-Register 2022 in das ACX-Register 2021 geschrieben. Der Wert im LO-Register 2023 wird dann in das HI-Register geschrieben, und der Wert im Vielzweckregister „rs" (durch den Befehl spezifiziert, wie in 10B gezeigt ist) wird in das LO-Register geschrieben. Dies ist die Umkehrung der Operation des MFLHXU-Befehls. Wiederum ist die Anzahl der ACX-Register-Bits implementierungsabhängig und kann beispielsweise einen Bereich von 0 bis 64 Bits haben. Falls das HI-Register 2022 mehr signifikante Bits enthält als die im ACX-Register 2021 implementierte Zahl, wird diese Information verworfen, ohne eine Ausnahme anzuzeigen. Falls keine ACX-Register-Bits implementiert sind, wird die Übertragung vom HI-Register zum ACX-Register als ein NOP-Befehl angenommen.
  • In einer Implementierung ist der Inhalt des ACX-Registers nicht direkt zugreifbar. Zu Erörterungszwecken ist das ACX-Register in dieser Implementierung 8 Bits breit, und die HI- und LO-Register sind jeweils 32 Bits breit. Um indirekt auf das ACX-Register zuzugreifen, können die in den ACX/HI/LO-Registern gespeicherten Werte nach links oder rechts geshiftet werden. Beispielsweise shiftet „MFLHXU $5” den Inhalt der ACX-, HI- und LO-Register um eine Registerposition nach rechts, wobei der Inhalt des LO-Registers in das Register $5 geladen wird. So ist nach Ausführung der Operation das ACX-Register auf Null gestellt, das HI-Register enthält den vorherigen Inhalt des ACX-Registers, das LO-Register enthält den vorherigen Inhalt des HI-Registers, und das $5-Register enthält den vorherigen Inhalt des LO-Registers. Da der Inhalt des 8-Bit-ACX-Registers in ein 32-Bit-Register geladen wird, kann der 8-Bit-Wert auf 32 Bits nullerweitert werden, bevor er in das HI-Register geladen wird.
  • MTLHX führt die inverse Operation aus. Beispielsweise lädt „MTLHX $5” das ACX-Register mit dem vorherigen Inhalt des HI-Registers, lädt das HI-Register mit dem vorherigen Inhalt des LO-Registers und lädt das LO-Register mit dem Inhalt des $5-Registers.
  • Die PPERM-Operation führt Permutationen aus, wie sie in einem Register spezifiziert sind, und speichert das Ergebnis in den ACX/HI/LO-Registern. Beispielsweise bewirkt „PPERM $5, $6", dass die ACX/HI/LO-Register um 6 Bits nach links geshiftet werden. Dann werden die niederwertigen sechs Bits aus dem Register $5 ausgewählt, wie durch Register $6 spezifiziert ist. Der 32-Bit-Inhalt des Registers $6 wird dazu benutzt, um auszuwählen, welche Bits des Register $5 verwendet werden, um die niederwertigen Bits der ACX/HI/LO-Register zu füllen. Da es im Register $5 32 Bits gibt, werden 5 Bits dazu gebraucht, um ein bestimmtes der 32 Bits zu spezifizieren. Beispielsweise ist binär „01101" gleich der Dezimalzahl 13. So können diese fünf Bits das Bit 13 spezifizieren. Ebenso ist binär „00000" gleich dezimal 0 und binär „11111" gleich dezimal 31. So können alle 32 Bits unter Verwendung eines 5-Bit-Spezifikators spezifiziert werden.
  • Das Register $6 kann die Bits von $5 spezifizieren, die dazu benutzt werden, um die niederwertigen Bits von ACX/HI/LO wie folgt zu füllen: Bits 0–4 werden dazu benutzt, um die Quelle von Bit 0 zu spezifizieren, Bits 5–9 werden dazu benutzt, um Bit 1 zu spezifizieren, Bits 10–14 werden dazu benutzt, um Bit 2 zu spezifizieren, Bits 15–19 werden dazu benutzt, um Bit 3 zu spezifizieren, Bits 20–24 werden dazu benutzt, um Bit 4 zu spezifizieren, Bits 25–29 werden dazu benutzt, um Bit 5 zu spezifizieren. Die restlichen Bits 30–31 können ungenutzt bleiben. So wird der Befehl ausgeführt, indem der Spezifikator wie beschrieben verwendet wird, um die niederwertigsten 6 Bits des LO-Registers mit den spezifizierten Bits vom $5-Register zu füllen.
  • Schließlich kann MULTP dazu benutzt werden, um binäre Polynommultiplikation auszuführen und MADDP kann dazu benutzt werden, um binäre Polynommultiplikation auszuführen, wobei das Ergebnis zu den ACX/HI/LO-Registern addiert wird. Diese Operationen sind analog zu MULI und MADD, operieren aber auf binären Polynomoperanden.
  • Die Polynomoperanden von MULTP und MADDP sind in 32-Bit-Registern codiert, wobei jedes Bit einen Polynomkoeffizienten darstellt. Beispielsweise würde das Polynom „x4 + x + 1" als „10011" codiert werden, da die Koeffizienten von x3 und x2 „0" sind und die restlichen Koeffizienten „1" sind. Der MULTP-Befehl führt binäre Polynommultiplikation auf zwei Operanden aus. Beispielsweise (x4 + x + 1)(x + 1) = x5 + x4 + x2 + 2x + 1.
  • Die Reduktion modulo 2 des Polynoms ergibt x5 + x4 + x2 + 1. Falls die Polynome in der obigen binären Darstellung codiert sind, kann dieselbe Multiplikation durch (10011)(11) = 110101 dargestellt werden.
  • Der MADDP-Befehl führt Multiplikation ganz wie MULTP aus und addiert das Ergebnis zu den ACX/HI/LO-Registem. Polynomaddition kann unter Verwendung eines bitweisen XOR ausgeführt werden. Beispielsweise ergibt die binäre Polynomaddition (x4 + x + 1) + (x + 1) das Polynom x4 + 2x + 2. Reduktion modulo 2 der Koeffizienten ergibt x4, das durch „10000" dargestellt werden kann.
  • Auf 2 und 3 Bezug nehmend: MDU 2020 empfängt zwei 32-Bit-Operanden, RS und RT. Bei Verwendung dieser Operanden führt MDU 2020 eine angeforderte Operation aus und speichert das Ergebnis in den Registern ACX 2021, HI 2022 und LO 2023. Die Hauptdatenpfade, die zum Ausführen dieser Operationen verwendet werden können, sind in 3 gezeigt. Das RShold-Register 3010 und das RThold-Register 3012 werden dazu verwendet, um die RS- und RT-Operanden aufzunehmen. Multiplexer 3020, 3022 und 3024 werden dazu verwendet, um auszuwählen, ob die RS- und RT-Operanden direkt verwendet werden oder ob die im RShold-Register 3010 und dem RShold-Register 3012 gespeicherten Werte verwendet werden. Außerdem kann der Multiplexer 3022 dazu verwendet werden, um zwischen den niederwertigen und höherwertigen Bits von RT oder dem im RShold-Register 3012 gespeicherten Wert auszuwählen.
  • Das RThold-Register 3012 ist an den Multiplexer 3022 angeschlossen. Der Multiplexer 3022 erzeugt ein 16-Bit-Ergebnis durch Auswählen der höherwertigen Bits von RThold 3012, der niederwertigen Bits von RThold 3012, der höherwertigen Bits des RT-Operanden oder der niederwertigen Bits des RT-Operanden. Die Ausgabe vom Multiplexer 3022 wird durch den Booth-Recoder 3040 verarbeitet und im Register RTB 3042 gespeichert. Booth-Recoding ist eine Technik, die dem Multipliziererarray ermöglicht, vorzeichenlose und vorzeichenbehaftete Operanden gleich zu behandeln. Die Ausgabe vom Register RTB 3042 wird zur Eingabe SEL 3034 in die Arrayeinheit 3030.
  • Die Arrayeinheit 3030 wird benutzt, um arithmetische und binäre Polynommultiplikation auszuführem, wie unten mit Bezug auf 4 beschrieben wird. Die Arrayeinheit 3030 nimmt ACC1 3031, ACC2 3032, M 3033, SEL 3034 und RThold 3012 als Eingaben. Die Eingaben ACC1 3031 und ACC2 3032 sind akkumulierte Ergebnisse, die für Operationen verwendet werden, die eine Multiplikation ausführen und den sich ergebenden Wert zu einem akkumulierten Wert addieren oder von ihm subtrahieren. Die Eingaben SEL 3034 (durch das Register RTB 3042 bestimmt) und M 3033 (durch das Register RShold 3010 bestimmt) bilden die Operanden für arithmetische Operationen. Die Eingaben RThold 3012 (oder die höherwertigen oder niederwertigen Bits von RThold 3012) und M 3033 (durch RShold 3010 bestimmt) bilden Operanden für Polynomoperationen und Permutationen. Kombinationen dieser Eingaben werden dazu verwendet, um verschiedene Berechnungen auszuführen wie unten detailliert beschrieben wird.
  • Die Arrayeinheit 3030 enthält auch zwei Ausgaben, ResultC 3035 und ResultS 3036. Beim Ausführen von arithmetischen Operationen können carry-erhaltende Addierer (CSAs) benutzt werden, um ein Multiplikationsarray aufzubauen. Carry-erhaltende Addierer berechnen Summen und Carries getrennt, um zwei Ausgaben zu erzeugen. So stellen ResultC 3035 und ResultS 3036 die Carry- bzw. Summenausgaben eines CSA-Multipliziererarrays dar. In einer Implementierung sind ACC1 3031, ACC2 3032, ResultC 3035 und ResultS 3036 jeweils 72 Bits lang, und die restlichen Eingaben sind höchstens 32 Bits lang. Die Eingaben ACC1 3031 und ACC2 3032 können unter Verwendung der Multiplexer 3037 und 3038 ausgewählt werden.
  • Die Multiplexer 3050 und 3052 werden dazu benutzt, um Werte als Eingaben in die Register CPAA 3054 und CPAB 3056 auszuwählen. Beispielsweise kann der Multiplexer 3050 dazu benutzt werden, um zwischen ResultC 3035, der Ausgabe von CPA 3058, oder der Ausgabe des Multiplexers 3020 (d. h. Operand RS oder RShold 3010) auszuwählen. Ebenso kann der Multiplexer 3052 dazu verwendet werden, um zwischen ResultS 3036, dem Wert 0, und der Ausgabe des Multiplexers 3024 (d. h. Operand RT oder Ausgabe von CPAA 3054 und CPAB 3056) auszuwählen. Diese Register speichern die Eingaben zum Carry-Propagate-Addierer (CPA) 3058. Der CPA 3058 kann dazu benutzt werden, um Multiplikationsoperationen (Multiplikationen) zu vollenden und um iterative Divisionsoperationen (Divisionen) auszuführen, wie unten erörtert wird.
  • Das Register RDM 3060 speichert das Ergebnis von CPA 3058. Schließlich wählen die Multiplexer 3070 und 3072 aus, welche Werte das Ergebnis bilden, das in die Register ACX, HI und LO zu laden ist. Der Multiplexer 3070 kann dazu benutzt werden, um die ACX/HI/LO-Register, RDM 3060 oder das Ergebnis von CPA 3058 auszuwählen. Der Multiplexer 3072 kann dazu benutzt werden, um stattdessen verschiedene Permutationen des vom Multiplexer 3070 ausgewählten Ergebnisses zu laden. Der Multiplexer 3072 wird dazu benutzt, verschiedene Rotationen und Ladungen der ACX/HI/LO-Register auszuführen, indem die folgenden Werte (die bei Verkettung 72-Bit-Werte bilden) ausgewählt werden dürfen: (1) ahl, die 72-Bit-Ausgabe des Multiplexen 3070; (2) arl, die 8 höherwertigen Bits des Multiplexers 3070, der Inhalt von RShold 3010 und die 32 niederwertigen Bits des Multiplexers 3070; (3) ahr, die 40 höherwertigen Bits des Multiplexen 3070 und der Inhalt von RShold 3010; (4) hlr, die 40 niederwertigen Bits des Multiplexen 3070 und der Inhalt von RShold 3010; und (5) 0ah, die 40 höherwertigen Bits des Multiplexers 3070 (mit 32 führenden Nullen).
  • Die HI/LO-Register werden dazu benutzt, um die Multiplikationsergebnisse zu speichern und Unterstützung für Akkumulatoroperationen bereitzustellen. In einer Implementierung wird die Genauigkeit der HI/LO-Register erhöht, indem das Register ACX als ein erweiterter Akkumulator hinzugefügt wird. So können die ACX/HI/LO-Register einen 72-Bit-Wert speichern. Die in 3 gezeigten entsprechenden Datenpfade und die Akkumulatorfähigkeiten der Arrays 3030 können auch erhöht werden, um 72-Bit-Werte zu unterstützen. Einige Operationen führen dazu, dass die in den Ergebnisregistern ACX, HI und LO gespeicherten Werte überschrieben werden. Aus diesem Grund kann ein separates Ergebnisregister 3080 bereitgestellt werden, um das höherwertige und niederwertige Ergebnis ohne den Akkumulator ACX zu speichern.
  • Da der Akkumulator mit erweiterter Genauigkeit ACX/HI/LO höhere Genauigkeit haben kann als die Vielzweckregister, ist es nicht möglich, alle 72 Bits in ein Vielzweckregister zu laden. So ist es wünschenswert, Befehle bereitzustellen, um Laden und Manipulieren des Inhalts der ACX/HI/LO-Register (z. B. MFLHXU und MTLHX) zu unterstützen.
  • Der unten beschriebene Datenpfad enthält sechs Hauptteile: (1) Eingaberegistrierung und -auswahl; (2) Booth-Recoding; (3) Multipliziererarrays und Permutationslogik; (4) einen Carry-Propagate-Addierer; (5) Ergebnisregistrierung und -auswahl; und (6) ein separates 32-Bit-Ausgaberegister zum Darstellen der Ergebnisse.
  • Eingaberegistrierung und -auswahl werden unter Verwendung der RShold- und RThold-Register ausgeführt, um die RS- und RT-Operanden aufzunehmen. Multiplexer wählen aus, ob diese Operanden direkt benutzt werden oder ob die registrierten Versionen benutzt werden. Booth-Recoding wird jeweils auf der Hälfte des RT-Operanden ausgeführt, um Eingaben für die Multipliziererarrays und die Permutationslogik bereitzustellen.
  • Booth-Recoding ist eine Technik, die dem Muzltipliziererarray ermöglicht, vorzeichenbehaftete und vorzeichenlose Operanden gleich zu behandeln. Diese Technik „recodiert" Operanden als eine Subtraktion von der nächsthöchsten Potenz von zwei. Beispielsweise kann 7 wie folgt Booth-recodiert werden: 8 – 1 = 10002 – 00012 = 1001, wo 1 die Zahl –1 darstellt. Hennessy und Patterson beschreiben Booth-Recoding in Anhang A von „Computer Architecture: A Quantitative Approach", Morgan Kaufmann Publishers, Inc. (1996), das hiermit in seiner Gesamtheit für alle Zwecke durch Bezugnahme zum Inhalt des Patents gemacht wird.
  • Ein Array der Arrayeinheit 3030 führt arithmetische Multiplikation aus, und ein Array der Arrayeinheit 3030 führt binäre Polynommultiplikation aus. In einer Implementierung haben beide Arrays das Format 32 Bits mal 16 Bits (32 × 16) und werden einmal oder zweimal benutzt je nach Größe des RT-Operanden (d. h. ein geeignetes Array wird einmal benutzt, wenn RT 16 Bits lang ist, und zweimal, wenn es 32 Bits lang ist). Der CPA kann dazu benutzt werden, um Multiplikationen zu vollenden und iterative Divisionen auszuführen. Andere Implementierungen können schnellere Mechanismen zum Ausführen der Divisionen enthalten.
  • Das arithmetische Multiplikationsarray kann unter Verwendung einer der Techniken implementiert werden, die von Hennessy und Patterson in dem hierin aufgenommenen „Computer Architecture: A Quantitative Approach", Morgan Kaufmann Publishers, Inc. (1996) beschrieben werden. Beispielsweise beschreibt Anhang A von Hennessy und Patterson verschiedene Wege, um die arithmetischen Multiplizierer zu beschleunigen. Jede der beschriebenen Techniken kann als Basis für die Polynommultiplikationserweiterungen benutzt werden, die unten beschrieben werden.
  • Auf 4 Bezug nehmend: Die Arrayeinheit 3030 enthält zwei Parallelmultiplizierer (Marray 4100 und MParray 4200) und Permutationslogik 4300. Das erste Array, Marray 4100, führt arithmetische Multiplikation aus, wie unten mit Bezug auf 5 beschrieben wird. Marray 4100 benutzt die folgenden Eingaben, wie oben beschrieben wird: ACC1 3031, ACC2 3032, M 3033 und SEL 3034. Die Ausgaben enthalten ResultC 3035 und ResultS 3036. Das zweite Array, MParray 4200, führt binäre Polynommultiplikation aus, wie unten mit Bezug auf 6 beschrieben wird. MParray 4200 benutzt die folgenden Eingaben wie oben beschrieben wird: die niederwertigen Bits von RThold 3012 oder die höherwertigen Bits von RShold 3012; RShold 3010; und ACC1 3031. Die Ausgabe von MParray 4200 ist ResultC 3036. Schließlich wird Permutationslogik 4300 benutzt, um auf den niederwertigen Bits von RShold 3010 auf der Basis des in RShold 3012 gespeicherten Werts verschiedene Permutationen auszuführen.
  • Auf 5 Bezug nehmend: Marray 4100 ist ein 32-Bit mal 16-Bit Wallace-Baum-Multipliziererarray, das modifiziert wurde, um die Addition von zwei 72-Bit-breiten Operanden ACC1 und ACC2 zu unterstützen. Die ACC1- und ACC2-Operanden enthalten eine carry-erhaltende Darstellung eines 72-Bit-Werts. Da Additionen schon ausgeführt werden, um Multiplikationen auszuführen (d. h. durch die Carry-Auswahl-Addierer (CSAs)), kann ein zusätzlicher Addierer zu allen ACC1 und ACC2 hinzugefügt werden, um zu Zwischenergebnissen von Multiplikationen addiert zu werden. Marray 4100 erzeugt ein 72-Bit-breites Ergebnis in einer carry-erhaltenden Darstellung. Da pro Zyklus 32 × 16 Bits verarbeitet werden, sind für 32 × 32-Bit-Multiplikationen zwei Durchlaufe durch das Array erforderlich.
  • Marray 4100 wird als ein Wallace-Baum implementiert, der aus Arrays von carry-erhaltenden Addierern aufgebaut ist. Die Breite dieser Arrays kann variieren. Diese Konstruktion kann unter Verwendung von einem automatisierten Place-and-Route anstelle von Datenpfad-Style implementiert werden. Da der akkumulierte Wert aus dem vorherigen Arraydurchlauf spät in das Array eingegeben wird, muss der akkumulierte Wert nicht direkt von einem Register kommen. Booth-Recoding wird unter Verwendung des Verfahrens der überlappenden Tripletts ausgeführt, um Multiplikationen effizienter zu verarbeiten. Die Ausgabe vom Booth-Recoding sagt aus, ob Operand M mit –2, –1, 0, 1 oder 2 multipliziert für jede Potenz von 4 zu addieren ist. Die Multiplexer auf den Höchststufen-CSA-Eingaben werden dazu benutzt, um das entsprechende Vielfache von M auszuwählen.
  • Marray 4100 akkumuliert acht Produkte aus dem Booth-Recoding plus einem speziellen Teilprodukt. Letzteres kann für vorzeichenlose 32-Bit-Berechnungen unter Verwendung der „0"- und „1x"- Auswahlen von den Multiplexern benutzt werden. Innerhalb des Wallace-Baums können die Operanden vorzeichenerweitert werden, um Zweierkomplementergebnisse richtig zu akkumulieren.
  • Auf 6 Bezug nehmend: Binäre polynombasierte Multiplikationsoperationen werden ähnlich verarbeitet wie die entsprechenden vorzeichenlosen arithmetischen Operationen. In einer Implementierung ist das MParray 4200 ein 32 × 16-Bit-Array, das auch unter Verwendung von Exklusiv-Oder (XOR) auf einen Operanden, beispielsweise ACC1, eine Addition ausführt. Wie beim Marray 4100 werden pro Zyklus 32 × 16 Bits verarbeitet, und für 32 × 32 Multiplikationen können zwei Durchlaufe durch das Array benutzt werden. Im ersten Zyklus ist ACC1 gleich null (für eine MULTP-Operation) oder gleich dem vorherigen Ergebnis (für eine MADDP-Operation). In einem zweiten Zyklus ist ACC1 gleich den höherwertigen Bits der Ausgabe vom ersten Zyklus.
  • MParray 4200 multipliziert zwei Operanden (z. B. OpA und OpB) unter Verwendung eines Arrays, in dem jede Zeile dadurch gebildet wird, dass das UND von OpA und ein Bit von OpB genommen werden. Beispielsweise ist die erste Zeile das logische UND von OpA und Bit 0 von OpB. Zeile zwei ist das logische UND von OpA und Bit 1 von OpB. Das Ergebnis von jeder aufeinanderfolgenden Reihe wird um 1 Bit nach links geshiftet. Das Endergebnis wird gebildet, indem das Exklusiv-Oder (XOR) von jeder Spalte genommen wird. Da ein bitweises XOR benutzt werden kann, um Addition in binärer Polynomarithmetik auszuführen, kann dem Array MParray 4200 eine Akkumulatorzeile angefügt werden, um Befehle wie MADDP zu unterstützen.
  • Drei in 4 gezeigte Multiplexer werden benutzt, um entweder null oder die Summenausgabe von Marray 4100 auszuwählen, um ResultS 3036 zu bilden; und die Ausgabe von Marray 4100, MParray 4200 oder Permutationslogik 4300, um ResultC 3035 zu bilden.
  • Wieder auf 1 Bezug nehmend: MDU 2020 beginnt im ersten Zyklus eine Berechnung der Ausführungsstufe der Pipeline 1003. Falls die Berechnungen abgeschlossen sind, bevor der Befehl in der Pipeline über die Speicherstufe 1004 hinausgegangen ist, dann wird das Ergebnis an diesem Punkt gehalten. Falls die Operation abgeschlossen ist, wenn der Befehl in der Pipeline über die Speicherstufe 1004 hinaus übertragen wurde, dann ist der Befehl festgelegt, und die Ergebnisse werden direkt in die ACX/HI/LO-Register geschrieben.
  • Die MDU 2020 ist von der Umgebungspipeline abgekoppelt; sie hält nicht mit der Umgebung an. D. h., die MDU 2020 wird während Pipelinehalten mit ihrer Berechnung fortfahren. Auf diese Weise können Mehrfachzyklus-MDU-Operationen durch Systemhalte und/oder andere nicht-MDU-Befehle teilweise maskiert werden.
  • 7A zeigt den Pipelinefluss durch MDU 2020 für 32 × 16-Bit-Multiplikationen. RS und RT kommen spät an, weshalb der erste Zyklus für Booth-Recoding verwendet werden kann. Der zweite Zyklus ist, wo das Array durchlaufen wird, und der dritte Zyklus ist, wo der CPA 3058 die Berechnung abschließt. Da die Ergebnisse zum Auslesen durch MFxx-Befehle immer zugreifbar sind, können die 32 × 16-Multiplikationen ohne Halte ablaufen. Ein 32 × 16-MUL-Befehl, der das Ergebnis direkt an eine Vielzweckregister (GPR) zurückgibt, kann für einen Zyklus anhalten.
  • Auf 7B Berg nehmend: Für 32 × 32-Multiplikationen wird das Array zweimal benutzt, wodurch den 32 × 16-Multiplikationen ein zusätzlicher Taktzyklus angefügt wird. Wenn der erste Arraydurchlauf für den ersten Teil des Operanden RT abschließt, wird auf dem zweiten Teil des Operanden Booth-Recoding ausgeführt. So ist der Booth-recodierte Teil von RT verfügbar, um den zweiten Durchlauf durch das Array unmittelbar nach Abschluss des ersten Durchlaufs zu starten. Das Multiplikationsergebnis wird dann unter Verwendung von CPA 3058 berechnet.
  • Auf 7C Bezug nehmend: Ein einfacher Algorithmus für nichtwiederherstellende Division kann für positive Operanden benutzt werden. Der erste Zyklus wird benutzt, um RS zu negieren, falls erforderlich. Aus Timing-Gründen wird dieser Zyklus sogar dann genommen, wenn RS positiv ist. Nachfolgend werden 32, 25, 18 oder 10 Zyklen von iterativen Additions-/Subtraktionsoperationen ausgeführt. Die tatsächliche Anzahl basiert auf der Anzahl von führenden Nullen auf dem positiven RS-Operanden. Eine letzte Anpassung des Rests kann erforderlich sein, falls der Rest negativ war. Aus Timing-Gründen wird dieser Zyklus sogar dann genommen, wenn die Restanpassung nicht erforderlich ist. Schließlich wird, falls erforderlich, am Quotienten und/oder Rest eine Vorzeichenanpassung ausgeführt. Falls beide Operanden positiv sind, kann dieser Zyklus übersprungen werden.
  • In einer Implementierung verlangen Zielanwendungen eine schnelle Division. Viele Techniken können benutzt werden, um die Performance der Division zu steigern. Beispielsweise kann der Algorithmus von Sweeney, Robertson und Tocher (SRT) oder eine Variante davon verwendet werden.
  • Auf 8 Bezug nehmend: Multiplikationsoperationen werden unter Verwendung einer Maschine endlicher Zustände implementiert. Multiplikation beginnt im IDLE-State (Ruhezustand) 8010. Der Multiplizierer verbleibt im Ruhezustand, bis das Startsignal gegeben wird. Der Multiplizierer geht dann entweder in den ARR1-Zustand 8020 oder den ARR2A-Zustand 8030 über, je nachdem, ob der Operand RT einen 32-Bit- oder 16-Bit-Wert enthält. Falls in RT ein 16-Bit-Wert gespeichert ist, dann geht das System in den ARR2A-Zustand 8030 über, wo der erste Arraydurchlauf ausgeführt wird. Dann geht der Multiplizierer in den ARR2B-Zustand 8040 über, wo der zweite Arraydurchlauf ausgeführt wird. Falls im Operanden RT ein 16-Bit-Wert gespeichert ist, wird die Multiplikation durch die Arrayeinheit im ARR1-Zustand 8020 ausgeführt.
  • In dieser Implementierung ist der Multiplizierer gepipelined. Eine Multiplikation kann durch die Arrayeinheit ausgeführt werden und eine andere durch den CPA. So geht der Multiplizierer entweder von ARR1 8020 oder von ARR2B 8040 in den CPA-Zustand 8050 über, falls keine zusätzliche Multiplikation auszuführen ist, oder beginnt eine zweite Multiplikation. Falls keine zusätzliche Multiplikation erforderlich ist, wird der Multiplizierer durch CPA 8050 ausgeführt und geht dann entweder zu IDLE 8010 zurück oder beginnt eine neue Multiplikation, wie oben erörtert ist.
  • Falls eine zweite Multiplikation ausführbereit ist, wenn die erste Multiplikation bereit ist, durch den CPA ausgeführt zu werden, dann geht der Multiplizierer entweder zu CPA1 8060 über (für eine 32 × 16-Multiplikation) oder zu CPA2A 8070 (für eine 32 × 32-Multiplikation). Im Zustand CPA1 8060 wird die erste Multiplikation durch den CPA ausgeführt, und die zweite Multiplikation wird durch die Arrayeinheit ausgeführt. Der Multiplizierer geht dann zum Zustand CPA 8050 über, um die zweite Multiplikation zu finalisieren.
  • Falls die zweite Multiplikation eine 32-Bit-Multiplikation ist, dann wird im Zustand CPA2A 8070 die erste Multiplikation durch den CPA ausgeführt, und die zweite Multiplikation wird durch die Arrayeinheit ausgeführt. Der Multiplizierer geht dann in den Zustand ARR2B 8040 über, um die 32 × 32-Multiplikation abzuschließen. Diese Pipeline-Verfahrensweise ermöglicht es, je Taktzyklus 32 × 16-Multiplikationen auszugeben, mit einer Latenz von zwei Zyklen. 32 × 32-Multiplikationen können auch jeden zweiten Taktzyklus ausgegeben werden, mit einer Latenz von drei Zyklen.
  • Auf 9 Bezug nehmend: Iterative Divisionsoperationen können unter Verwendung einer Maschine endlicher Zustände implementiert werden. In einer Implementierung beginnt die MDU im IDLE-State 9010. Wird ein Signal für den Start einer Divisionsoperation empfangen, geht die MDU entweder in den Zustand DIV1 9020 über, falls die Operation vorzeichenbehaftet ist, oder in DIV1U 9030, falls die Operation vorzeichenlos ist. Die Zustände DIV1 9020 und ERLY 9040 werden benutzt, um vorzeichenbehaftete Operanden für die Division vorzubereiten, wobei die Vorzeichen nach Bedarf angepasst werden. Die Zustände DIV1U 9030 und ERLYU 9050 werden benutzt, um eine vorzeichenlose Divisionsoperation vorzubereiten. In den Zuständen ERLY 9040 und ERLYU 9050 werden führende Nullen im Operanden RS detektiert, um die Anzahl der erforderlichen Divisionsiterationen anzupassen.
  • Iterative Division wird in den Zuständen DIV 9060 und DIVU 9070 ausgeführt. Division kann durch Verwendung einer Reihe von iterativen Additionen/Subtraktionen und Shifts ausgeführt werden. Schließlich werden die Reste in den Zuständen REM 9080 und REMU 9090 finalisiert. Falls einer der Operanden negativ ist, wird im Zustand SGN 9100 eine Vorzeichenanpassung ausgeführt.
  • Wieder auf 4 Bezug nehmend: In einer Implementierung wird Permutationslogik 4300 benutzt, um den oben beschriebenen PPERM-Befehl zu unterstützen. Permutationslogik 4300 besteht aus 6 Einzelbit-32:1-Selektoren, die benutzt werden können, um auf der Basis des Werts von RThold 3012 irgendwelche der 32 Bits von RShold 3010 auszuwählen. Diese Logik kann direkt im Datenpfadmodul implementiert werden.
  • Beispielsweise kann Permutationslogik 4300 dazu benutzt werden, um den Befehl „PPERM $5, $6" auszuführen. Die Permutationslogik 4300 benutzt 6 durch RThold 3012 bestimmte 5-Bit-Selektoren, um zu identifizieren, welche Bits als Ausgabe von RShold 3010 einzubeziehen sind. Falls beispielsweise das Register $5 die niederwertigen Bits „010101" enthält, dann würde der Selektor „00010" Bit 2 auswählen (d. h. das dritte Bit von rechts), das „1" enthält. Falls RShold 3012 die niederwertigen Bits „0001000011" enthält, dann werden Bit 2 (eine „1" enthaltend) und Bit 3 (eine „0" enthaltend) ausgewählt, wodurch sich „10" ergibt. Bei Verwendung dieses Verfahrens kann die Permutationslogik 4300 Bits aus RShold 3010 auswählen, um 6 Bits auf der Basis von RThold 3012 auszuwählen. Die sich ergebenden 6 Bits werden an die 66 niederwertigen Bits von ACC1 verkettet, um das Ergebnis zu bilden. Dadurch werden die 66 niederwertigen Bits von ACC1 effektiv um 6 Bits nach links geshiftet und die 6 niederwertigen Bits durch die Ausgabe der Permutationslogik 4300 ersetzt.
  • Außer den Multipliziererimplementierungen, die Hardware benutzen (z. B. innerhalb eines Mikroprozessors oder Mikrocontrollers), können die Implementierungen auch in Software ausgeführt sein, die beispielsweise in einem computerbenutzbaren (z. B. -lesbaren) Medium angeordnet sind, das zum Abspeichern der Software konfiguriert ist (d. h. ein computerlesbarer Programmcode). Der Programmcode führt zur Aktivierung der Funktionen oder der Herstellung, oder beidem, der hierin offenbarten Systeme und Techniken. Beispielsweise kann dies erzielt werden durch den Gebrauch von allgemeinen Programmiersprachen (z. B. C, C++), Hardwarebeschreibungssprachen (HDL), einschließlich Verilog HDL, VHDL, AHDL (Alters HDL) usw., oder von anderen Programmier- und/oder geschalteten (d. h. schematischen) Erfassungswerkzeugen. Der Programmcode kann in einem bekannten computerbenutzbaren Medium angeordnet sein, einschließlich Halbleiter, Magnetplatte, optischer Platte (z. B. CD-ROM, DVD-ROM) und als ein Computerdatensignal, das in einem computerbenutzbaren (z. B. -lesbaren) Übertragungsmedium (z. B. Trägerwelle oder einem anderen Medium einschließlich digitalem, optischem oder analogbasiertem Medium) ausgeführt ist. So kann der Code über Kommunikationsnetze, einschließlich Internet und Intranetze, übermittelt werden.
  • Es ist deutlich, dass die erarbeiteten Funktionen und/oder Struktur, die durch die oben beschriebenen Systeme und Techniken bereitgestellt sind, in einem Kern (z. B. einem Mikroprozessorkern) dargestellt werden können, der in Programmcode ausgeführt ist und als Teil der Herstellung von integrierten Schaltungen in Hardware umgeformt werden kann. Die Systeme und Techniken können auch als eine Kombination von Hardware und Software ausgeführt werden. Dementsprechend befinden sich andere Implementierungen innerhalb des Schutzbereichs der nachfolgenden Patentansprüche.

Claims (12)

  1. Mikroprozessor, umfassend: einen Akkumulator mit erweiterter Genauigkeit, worin der Akkumulator ein erweitertes Register, ein höherwertiges Register, und ein niederwertiges Register enthält; ein Vielzweckregister; gekennzeichnet durch: eine Befehlsausführungseinheit, angepasst zum Ausführen einer ersten Datenübertragung als Antwort auf einen ersten Übertragungsbefehl, wobei die erste Datenübertragung folgende Inhaltsübertragungen umfasst: (i) vom niederwertigen Register zum Vielzweckregister, (ii) vom höherwertigen Register zum niederwertigen Register und (iii) Nullerweiterung der Daten vom erweiterten Register und Übertragung der nullerweiterten Daten zum höherwertigen Register.
  2. Mikroprozessor nach Anspruch 1, worin die Befehlsausführungseinheit eine zweite Datenübertragung als Antwort auf einen zweiten Übertragungsbefehl ermöglichen kann, wobei die zweite Datenübertragung folgende Inhaltsübertragungen umfasst: (i) vom höherwertigen Register zum erweiterten Register, (ii) vom niederwertigen Register zum höherwertigen Register und (iii) vom Vielzweckregister zum niederwertigen Register.
  3. Mikroprozessor nach Anspruch 1, worin das erweiterte Register, das höherwertige Register und das niederwertige Register je ein Vielzweckregister umfassen.
  4. Mikroprozessor nach Anspruch 1, außerdem eine Multipliziereinheit umfassend, wobei die Multipliziereinheit umfasst: mindestens einen Eingangsdatenpfad zum Empfangen von einem oder mehreren Eingangsoperanden durch die Multipliziereinheit; einen Multiplizierer, angeschlossen zum Empfangen des einen oder der mehreren Eingangsoperanden und zum Ausführen von Multiplikation unter Verwendung des einen oder der mehreren Operanden; und einen Pfad für akkumulierte Ausgangsdaten mit erweiterter Genauigkeit, angeschlossen zum Empfang einer Multipliziererausgabe und mehr Bits enthaltend als die Summe der Längen des einen oder der mehreren Eingangsoperanden.
  5. Multipliziereinheit nach Anspruch 4, worin das erweiterte Register 8-Bit-Werte speichert, das höherwertige Register 32-Bit-Werte speichert und das niederwertige Register 32-Bit-Werte speichert.
  6. Multipliziereinheit nach Anspruch 1, worin die Inhalte des Akkumulators mit erweiterter Genauigkeit durch die Größe des vom Akkumulator mit erweiterter Genauigkeit zum Vielzweckregister übertragenen Werts nach rechts geshiftet werden.
  7. Multipliziereinheit nach Anspruch 1, worin die Inhalte des Akkumulators mit erweiterter Genauigkeit durch die Größe des vom Vielzweckregister zum Akkumulator mit erweiterter Genauigkeit übertragenen Werts nach links geshiftet werden.
  8. Verfahren zur Datenübertragung, umfassend: Bereitstellen eines Akkumulators mit erweiterter Genauigkeit, wobei der Akkumulator ein erweitertes Register, ein höherwertiges Register und ein niederwertiges Register enthält; und Bereitstellen eines Vielzweckregisters, gekennzeichnet durch: (i) Datenübertragung vom niederwertigen Register zum Vielzweckregister, (ii) Datenübertragung vom höherwertigen Register zum niederwertigen Register und (iii) Nullerweiterung der Daten vom erweiterten Register und Übertragung der nullerweiterten Daten vom erweiterten Register zum höherwertigen Register als Antwort auf einen ersten Befehl; und/oder: Datenübertragung vom (a) höherwertigen Register zum erweiterten Register, (b) niederwertigen Register zum höherwertigen Register und (c) Vielzweckregister zum niederwertigen Register als Antwort auf einen zweiten Befehl.
  9. Verfahren nach Anspruch 8, worin der zweite Befehl ein Einzelbefehl ist.
  10. Verfahren nach Anspruch 8, worin das erweiterte Register, das höherwertige Register und das niederwertige Register je ein Vielzweckregister umfassen.
  11. Verfahren nach Anspruch 8, worin das erweiterte Register X Bits breit ist und das höherwertige Register Y Bits breit ist, wobei X kleiner als Y ist.
  12. Verfahren nach Anspruch 8, worin das erweiterte Register nach der Datenübertragung gelöscht wird.
DE60226222T 2001-02-21 2002-02-15 Akkumulator mit erweiterter präzision Expired - Lifetime DE60226222T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US788685 2001-02-21
US09/788,685 US7181484B2 (en) 2001-02-21 2001-02-21 Extended-precision accumulation of multiplier output
PCT/US2002/004414 WO2002069081A2 (en) 2001-02-21 2002-02-15 Extended precision accumulator

Publications (2)

Publication Number Publication Date
DE60226222D1 DE60226222D1 (de) 2008-06-05
DE60226222T2 true DE60226222T2 (de) 2009-05-20

Family

ID=25145251

Family Applications (1)

Application Number Title Priority Date Filing Date
DE60226222T Expired - Lifetime DE60226222T2 (de) 2001-02-21 2002-02-15 Akkumulator mit erweiterter präzision

Country Status (6)

Country Link
US (3) US7181484B2 (de)
EP (1) EP1374034B1 (de)
JP (3) JP2005505023A (de)
CN (1) CN1503937B (de)
DE (1) DE60226222T2 (de)
WO (1) WO2002069081A2 (de)

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7072929B2 (en) * 2000-11-01 2006-07-04 Pts Corporation Methods and apparatus for efficient complex long multiplication and covariance matrix implementation
US7162621B2 (en) * 2001-02-21 2007-01-09 Mips Technologies, Inc. Virtual instruction expansion based on template and parameter selector information specifying sign-extension or concentration
US7711763B2 (en) * 2001-02-21 2010-05-04 Mips Technologies, Inc. Microprocessor instructions for performing polynomial arithmetic operations
US7181484B2 (en) * 2001-02-21 2007-02-20 Mips Technologies, Inc. Extended-precision accumulation of multiplier output
US7461115B2 (en) * 2002-05-01 2008-12-02 Sun Microsystems, Inc. Modular multiplier
FR2853424B1 (fr) * 2003-04-04 2005-10-21 Atmel Corp Architecture de multiplicateurs polynomial et naturel combines
US8194855B2 (en) * 2003-06-30 2012-06-05 Oracle America, Inc. Method and apparatus for implementing processor instructions for accelerating public-key cryptography
US7302460B1 (en) * 2003-09-11 2007-11-27 Altera Corporation Arrangement of 3-input LUT's to implement 4:2 compressors for multiple operand arithmetic
US7650374B1 (en) 2004-03-02 2010-01-19 Sun Microsystems, Inc. Hybrid multi-precision multiplication
US20060059221A1 (en) * 2004-09-10 2006-03-16 Cavium Networks Multiply instructions for modular exponentiation
US8856201B1 (en) 2004-11-10 2014-10-07 Altera Corporation Mixed-mode multiplier using hard and soft logic circuitry
US8620980B1 (en) 2005-09-27 2013-12-31 Altera Corporation Programmable device with specialized multiplier blocks
US8041759B1 (en) 2006-02-09 2011-10-18 Altera Corporation Specialized processing block for programmable logic device
US8266199B2 (en) * 2006-02-09 2012-09-11 Altera Corporation Specialized processing block for programmable logic device
US8266198B2 (en) * 2006-02-09 2012-09-11 Altera Corporation Specialized processing block for programmable logic device
US8301681B1 (en) 2006-02-09 2012-10-30 Altera Corporation Specialized processing block for programmable logic device
US7836117B1 (en) 2006-04-07 2010-11-16 Altera Corporation Specialized processing block for programmable logic device
US7822799B1 (en) 2006-06-26 2010-10-26 Altera Corporation Adder-rounder circuitry for specialized processing block in programmable logic device
US8386550B1 (en) 2006-09-20 2013-02-26 Altera Corporation Method for configuring a finite impulse response filter in a programmable logic device
US8386553B1 (en) 2006-12-05 2013-02-26 Altera Corporation Large multiplier for programmable logic device
US7930336B2 (en) * 2006-12-05 2011-04-19 Altera Corporation Large multiplier for programmable logic device
US7814137B1 (en) 2007-01-09 2010-10-12 Altera Corporation Combined interpolation and decimation filter for programmable logic device
US8650231B1 (en) 2007-01-22 2014-02-11 Altera Corporation Configuring floating point operations in a programmable device
US7865541B1 (en) 2007-01-22 2011-01-04 Altera Corporation Configuring floating point operations in a programmable logic device
US8645450B1 (en) 2007-03-02 2014-02-04 Altera Corporation Multiplier-accumulator circuitry and methods
JP5109438B2 (ja) * 2007-03-28 2012-12-26 日本電気株式会社 応答確率計算方法及び応答確率計算装置並びにそれを用いた通信システム
US7949699B1 (en) 2007-08-30 2011-05-24 Altera Corporation Implementation of decimation filter in integrated circuit device using ram-based data storage
US8923510B2 (en) * 2007-12-28 2014-12-30 Intel Corporation Method and apparatus for efficiently implementing the advanced encryption standard
US8144864B2 (en) * 2007-12-28 2012-03-27 Intel Corporation Method for speeding up the computations for characteristic 2 elliptic curve cryptographic systems
US8959137B1 (en) 2008-02-20 2015-02-17 Altera Corporation Implementing large multipliers in a programmable integrated circuit device
US20090234866A1 (en) * 2008-03-17 2009-09-17 Paul Caprioli Floating Point Unit and Cryptographic Unit Having a Shared Multiplier Tree
US8307023B1 (en) 2008-10-10 2012-11-06 Altera Corporation DSP block for implementing large multiplier on a programmable integrated circuit device
US8706790B1 (en) 2009-03-03 2014-04-22 Altera Corporation Implementing mixed-precision floating-point operations in a programmable integrated circuit device
US8468192B1 (en) 2009-03-03 2013-06-18 Altera Corporation Implementing multipliers in a programmable integrated circuit device
US8645449B1 (en) 2009-03-03 2014-02-04 Altera Corporation Combined floating point adder and subtractor
US8650236B1 (en) 2009-08-04 2014-02-11 Altera Corporation High-rate interpolation or decimation filter in integrated circuit device
US8412756B1 (en) 2009-09-11 2013-04-02 Altera Corporation Multi-operand floating point operations in a programmable integrated circuit device
US8396914B1 (en) 2009-09-11 2013-03-12 Altera Corporation Matrix decomposition in an integrated circuit device
US8356185B2 (en) * 2009-10-08 2013-01-15 Oracle America, Inc. Apparatus and method for local operand bypassing for cryptographic instructions
US8274301B2 (en) * 2009-11-02 2012-09-25 International Business Machines Corporation On-chip accelerated failure indicator
CN102576302B (zh) * 2009-11-30 2014-10-29 拉科尔斯有限公司 微处理器及用于微处理器上增强精确度乘积和计算的方法
US8539016B1 (en) 2010-02-09 2013-09-17 Altera Corporation QR decomposition in an integrated circuit device
US7948267B1 (en) 2010-02-09 2011-05-24 Altera Corporation Efficient rounding circuits and methods in configurable integrated circuit devices
US8601044B2 (en) * 2010-03-02 2013-12-03 Altera Corporation Discrete Fourier Transform in an integrated circuit device
US8484265B1 (en) 2010-03-04 2013-07-09 Altera Corporation Angular range reduction in an integrated circuit device
US8510354B1 (en) 2010-03-12 2013-08-13 Altera Corporation Calculation of trigonometric functions in an integrated circuit device
US8539014B2 (en) * 2010-03-25 2013-09-17 Altera Corporation Solving linear matrices in an integrated circuit device
US8560814B2 (en) 2010-05-04 2013-10-15 Oracle International Corporation Thread fairness on a multi-threaded processor with multi-cycle cryptographic operations
US8589463B2 (en) 2010-06-25 2013-11-19 Altera Corporation Calculation of trigonometric functions in an integrated circuit device
US8862650B2 (en) 2010-06-25 2014-10-14 Altera Corporation Calculation of trigonometric functions in an integrated circuit device
US8577951B1 (en) 2010-08-19 2013-11-05 Altera Corporation Matrix operations in an integrated circuit device
US8645451B2 (en) 2011-03-10 2014-02-04 Altera Corporation Double-clocked specialized processing block in an integrated circuit device
US9600278B1 (en) 2011-05-09 2017-03-21 Altera Corporation Programmable device using fixed and configurable logic to implement recursive trees
US8812576B1 (en) 2011-09-12 2014-08-19 Altera Corporation QR decomposition in an integrated circuit device
US9053045B1 (en) 2011-09-16 2015-06-09 Altera Corporation Computing floating-point polynomials in an integrated circuit device
US8949298B1 (en) 2011-09-16 2015-02-03 Altera Corporation Computing floating-point polynomials in an integrated circuit device
US8762443B1 (en) 2011-11-15 2014-06-24 Altera Corporation Matrix operations in an integrated circuit device
US8543634B1 (en) 2012-03-30 2013-09-24 Altera Corporation Specialized processing block for programmable integrated circuit device
US9098332B1 (en) 2012-06-01 2015-08-04 Altera Corporation Specialized processing block with fixed- and floating-point structures
US8996600B1 (en) 2012-08-03 2015-03-31 Altera Corporation Specialized processing block for implementing floating-point multiplier with subnormal operation support
US9207909B1 (en) 2012-11-26 2015-12-08 Altera Corporation Polynomial calculations optimized for programmable integrated circuit device structures
US9189200B1 (en) 2013-03-14 2015-11-17 Altera Corporation Multiple-precision processing block in a programmable integrated circuit device
US9348795B1 (en) 2013-07-03 2016-05-24 Altera Corporation Programmable device using fixed and configurable logic to implement floating-point rounding
US9459832B2 (en) * 2014-06-12 2016-10-04 Bank Of America Corporation Pipelined multiply-scan circuit
DE102015006670A1 (de) * 2014-06-26 2015-12-31 Intel Corporation Befehle und logik zum bereitstellen von kryptographischer allzweck-gf(256)-simd- arithmetikfunktionalität
US10146506B2 (en) * 2014-11-11 2018-12-04 Texas Instruments Incorporated Efficient implementation of a multiplier/accumulator with load
US9684488B2 (en) 2015-03-26 2017-06-20 Altera Corporation Combined adder and pre-adder for high-radix multiplier circuit
US10209957B2 (en) * 2015-05-04 2019-02-19 Samsung Electronics Co., Ltd. Partial remainder/divisor table split implementation
US10120649B2 (en) * 2016-07-29 2018-11-06 Microunity Systems Engineering, Inc. Processor and method for outer product accumulate operations
CN108664272B (zh) * 2017-03-27 2024-01-30 上海芯旺微电子技术股份有限公司 一种处理器内核结构
US10942706B2 (en) 2017-05-05 2021-03-09 Intel Corporation Implementation of floating-point trigonometric functions in an integrated circuit device
WO2019005115A1 (en) 2017-06-30 2019-01-03 Intel Corporation APPARATUS AND METHOD FOR MULTIPLICATION AND CUMULATION OF COMPLEX VALUES
WO2019005132A1 (en) * 2017-06-30 2019-01-03 Intel Corporation APPARATUS AND METHOD FOR MULTIPLICATION AND CUMULATION OF COMPLEX VALUES
WO2019005130A1 (en) * 2017-06-30 2019-01-03 Intel Corporation APPARATUS AND METHOD FOR MULTIPLICATION AND ACCUMULATION OF COMPLEX VALUES
US11114138B2 (en) 2017-09-15 2021-09-07 Groq, Inc. Data structures with multiple read ports
US11360934B1 (en) 2017-09-15 2022-06-14 Groq, Inc. Tensor streaming processor architecture
US11243880B1 (en) 2017-09-15 2022-02-08 Groq, Inc. Processor architecture
US11868804B1 (en) 2019-11-18 2024-01-09 Groq, Inc. Processor instruction dispatch configuration
US11170307B1 (en) 2017-09-21 2021-11-09 Groq, Inc. Predictive model compiler for generating a statically scheduled binary with known resource constraints
US11301546B2 (en) 2018-11-19 2022-04-12 Groq, Inc. Spatial locality transform of matrices
US11132198B2 (en) 2019-08-29 2021-09-28 International Business Machines Corporation Instruction handling for accumulation of register results in a microprocessor
US11206136B1 (en) * 2020-05-27 2021-12-21 Nxp B.V. Method for multiplying polynomials for a cryptographic operation

Family Cites Families (229)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3614406A (en) 1964-09-30 1971-10-19 Bell Telephone Labor Inc Machine processing of algebraic information
BE758815A (fr) * 1969-11-28 1971-04-16 Burroughs Corp Systeme de traitement d'information presentant des moyens pour la preparation dynamique d'adresses de memoire
US3642744A (en) 1970-06-01 1972-02-15 Phillips Petroleum Co Vinyl monomer polymerization process
US4109310A (en) * 1973-08-06 1978-08-22 Xerox Corporation Variable field length addressing system having data byte interchange
FR2253415A5 (de) * 1973-12-04 1975-06-27 Cii
US3916388A (en) * 1974-05-30 1975-10-28 Ibm Shifting apparatus for automatic data alignment
GB1524850A (en) * 1975-12-23 1978-09-13 Ferranti Ltd Data processing apparatus
JPS52119832A (en) 1976-04-01 1977-10-07 Toshiba Corp Electroinc calculator of microprogram control system
US4173041A (en) 1976-05-24 1979-10-30 International Business Machines Corporation Auxiliary microcontrol mechanism for increasing the number of different control actions in a microprogrammed digital data processor having microwords of fixed length
US4128880A (en) * 1976-06-30 1978-12-05 Cray Research, Inc. Computer vector register processing
US4085447A (en) 1976-09-07 1978-04-18 Sperry Rand Corporation Right justified mask transfer apparatus
US4219874A (en) * 1978-03-17 1980-08-26 Gusev Valery Data processing device for variable length multibyte data fields
US4307445A (en) 1978-11-17 1981-12-22 Motorola, Inc. Microprogrammed control apparatus having a two-level control store for data processor
JPS6041768B2 (ja) * 1979-01-19 1985-09-18 株式会社日立製作所 デ−タ処理装置
US4302820A (en) 1979-08-20 1981-11-24 Allen-Bradley Company Dual language programmable controller
JPS5847053B2 (ja) * 1979-11-19 1983-10-20 株式会社日立製作所 デ−タ処理装置
US4394736A (en) 1980-02-11 1983-07-19 Data General Corporation Data processing system utilizing a unique two-level microcoding technique for forming microinstructions
US4320820A (en) * 1980-07-28 1982-03-23 Harvey Hubbell Incorporated Section insulator with improved arc control
JPS5776634A (en) * 1980-10-31 1982-05-13 Hitachi Ltd Digital signal processor
US4434462A (en) 1980-11-24 1984-02-28 Texas Instruments Incorporated Off-chip access for psuedo-microprogramming in microprocessor
US4520439A (en) * 1981-01-05 1985-05-28 Sperry Corporation Variable field partial write data merge
US4538239A (en) * 1982-02-11 1985-08-27 Texas Instruments Incorporated High-speed multiplier for microcomputer used in digital signal processing system
US4491910A (en) * 1982-02-22 1985-01-01 Texas Instruments Incorporated Microcomputer having data shift within memory
US4583199A (en) * 1982-07-02 1986-04-15 Honeywell Information Systems Inc. Apparatus for aligning and packing a first operand into a second operand of a different character size
US4495598A (en) * 1982-09-29 1985-01-22 Mcdonnell Douglas Corporation Computer rotate function
US4928223A (en) * 1982-10-06 1990-05-22 Fairchild Semiconductor Corporation Floating point microprocessor with directable two level microinstructions
US4507731A (en) * 1982-11-01 1985-03-26 Raytheon Company Bidirectional data byte aligner
US4569016A (en) 1983-06-30 1986-02-04 International Business Machines Corporation Mechanism for implementing one machine cycle executable mask and rotate instructions in a primitive instruction set computing system
US4586130A (en) 1983-10-03 1986-04-29 Digital Equipment Corporation Central processing unit for a digital computer
JPS60254373A (ja) * 1984-05-31 1985-12-16 Nippon Precision Saakitsutsu Kk 積和演算装置
GB8421066D0 (en) 1984-08-18 1984-09-19 Int Computers Ltd Microprogram control
US4825363A (en) 1984-12-05 1989-04-25 Honeywell Inc. Apparatus for modifying microinstructions of a microprogrammed processor
JPS61160176A (ja) * 1984-12-29 1986-07-19 Hitachi Ltd ベクトル処理装置
US4860192A (en) 1985-02-22 1989-08-22 Intergraph Corporation Quadword boundary cache system
US4884197A (en) 1985-02-22 1989-11-28 Intergraph Corporation Method and apparatus for addressing a cache memory
US4899275A (en) 1985-02-22 1990-02-06 Intergraph Corporation Cache-MMU system
US4809212A (en) * 1985-06-19 1989-02-28 Advanced Micro Devices, Inc. High throughput extended-precision multiplier
CA1266330A (en) 1985-08-13 1990-02-27 Erik Lee Brunvand Circulating context addressable memory
JPS6347874A (ja) * 1986-08-16 1988-02-29 Nec Corp 算術演算装置
US4868777A (en) * 1986-09-12 1989-09-19 Matsushita Electric Industrial Co., Ltd. High speed multiplier utilizing signed-digit and carry-save operands
US4771463A (en) 1986-12-05 1988-09-13 Siemens Transmission Systems, Inc. Digital scrambling without error multiplication
US4811215A (en) 1986-12-12 1989-03-07 Intergraph Corporation Instruction execution accelerator for a pipelined digital machine with virtual memory
US4992934A (en) 1986-12-15 1991-02-12 United Technologies Corporation Reduced instruction set computing apparatus and methods
US4814976C1 (en) * 1986-12-23 2002-06-04 Mips Tech Inc Risc computer with unaligned reference handling and method for the same
US5073864A (en) 1987-02-10 1991-12-17 Davin Computer Corporation Parallel string processor and method for a minicomputer
US5235686A (en) 1987-02-24 1993-08-10 Texas Instruments Incorporated Computer system having mixed macrocode and microcode
US4891781A (en) * 1987-03-04 1990-01-02 Cylink Corporation Modulo arithmetic processor chip
US5005118A (en) 1987-04-10 1991-04-02 Tandem Computers Incorporated Method and apparatus for modifying micro-instructions using a macro-instruction pipeline
US4847801A (en) 1987-10-26 1989-07-11 Cyclotomics, Inc. Compact galois field multiplier
US4878174A (en) 1987-11-03 1989-10-31 Lsi Logic Corporation Flexible ASIC microcomputer permitting the modular modification of dedicated functions and macroinstructions
US5047975A (en) * 1987-11-16 1991-09-10 Intel Corporation Dual mode adder circuitry with overflow detection and substitution enabled for a particular mode
US4829380A (en) 1987-12-09 1989-05-09 General Motors Corporation Video processor
US4879676A (en) * 1988-02-29 1989-11-07 Mips Computer Systems, Inc. Method and apparatus for precise floating point exceptions
US4949250A (en) * 1988-03-18 1990-08-14 Digital Equipment Corporation Method and apparatus for executing instructions for a vector processing system
US5136696A (en) 1988-06-27 1992-08-04 Prime Computer, Inc. High-performance pipelined central processor for predicting the occurrence of executing single-cycle instructions and multicycle instructions
GB8820237D0 (en) * 1988-08-25 1988-09-28 Amt Holdings Processor array systems
JPH0810428B2 (ja) 1988-12-26 1996-01-31 三菱電機株式会社 データ処理装置
JP2538053B2 (ja) 1989-05-08 1996-09-25 松下電器産業株式会社 制御装置
JP2646778B2 (ja) 1990-01-17 1997-08-27 日本電気株式会社 ディジタル信号処理装置
US5193202A (en) 1990-05-29 1993-03-09 Wavetracer, Inc. Processor array with relocated operand physical address generator capable of data transfer to distant physical processor for each virtual processor while simulating dimensionally larger array processor
US5418915A (en) * 1990-08-08 1995-05-23 Sumitomo Metal Industries, Ltd. Arithmetic unit for SIMD type parallel computer
JPH04127364A (ja) * 1990-09-19 1992-04-28 Nec Corp 積和算器
JPH04172533A (ja) 1990-11-07 1992-06-19 Toshiba Corp 電子計算機
US5765011A (en) * 1990-11-13 1998-06-09 International Business Machines Corporation Parallel processing system having a synchronous SIMD processing with processing elements emulating SIMD operation using individual instruction streams
US5815723A (en) * 1990-11-13 1998-09-29 International Business Machines Corporation Picket autonomy on a SIMD machine
US5590345A (en) 1990-11-13 1996-12-31 International Business Machines Corporation Advanced parallel array processor(APAP)
US5222244A (en) 1990-12-20 1993-06-22 Intel Corporation Method of modifying a microinstruction with operands specified by an instruction held in an alias register
CA2060555A1 (en) 1991-04-24 1992-10-25 Robert J. Bullions, Iii System and method for draining an instruction pipeline
US5245564A (en) * 1991-05-10 1993-09-14 Weitek Corporation Apparatus for multiplying operands
JP3105197B2 (ja) * 1991-06-24 2000-10-30 株式会社日立製作所 除算回路及び除算方法
US5493687A (en) 1991-07-08 1996-02-20 Seiko Epson Corporation RISC microprocessor architecture implementing multiple typed register sets
US5961629A (en) 1991-07-08 1999-10-05 Seiko Epson Corporation High performance, superscalar-based computer system with out-of-order instruction execution
JP2875909B2 (ja) * 1991-07-12 1999-03-31 三菱電機株式会社 並列演算処理装置
JPH05324589A (ja) * 1992-03-25 1993-12-07 Nippon Sheet Glass Co Ltd 並列コンピュータ装置および光結合装置
US5581773A (en) 1992-05-12 1996-12-03 Glover; Michael A. Massively parallel SIMD processor which selectively transfers individual contiguously disposed serial memory elements
US5669010A (en) * 1992-05-18 1997-09-16 Silicon Engines Cascaded two-stage computational SIMD engine having multi-port memory and multiple arithmetic units
US5471628A (en) 1992-06-30 1995-11-28 International Business Machines Corporation Multi-function permutation switch for rotating and manipulating an order of bits of an input data byte in either cyclic or non-cyclic mode
US5396502A (en) * 1992-07-09 1995-03-07 Advanced Hardware Architectures, Inc. Single-stack implementation of a Reed-Solomon encoder/decoder
US5457779A (en) * 1993-01-15 1995-10-10 Silicon Graphics, Inc. System for accessing graphic data in a SIMD processing environment
US5299147A (en) 1993-02-22 1994-03-29 Intergraph Corporation Decoder scheme for fully associative translation-lookaside buffer
US5717947A (en) 1993-03-31 1998-02-10 Motorola, Inc. Data processing system and method thereof
EP0622727A1 (de) 1993-04-29 1994-11-02 International Business Machines Corporation System für die Optimierung der Argumentreduzierung
JPH0720778A (ja) * 1993-07-02 1995-01-24 Fujitsu Ltd 剰余計算装置、テーブル作成装置および乗算剰余計算装置
US5598514A (en) * 1993-08-09 1997-01-28 C-Cube Microsystems Structure and method for a multistandard video encoder/decoder
US5392408A (en) 1993-09-20 1995-02-21 Apple Computer, Inc. Address selective emulation routine pointer address mapping system
EP0645699A1 (de) * 1993-09-29 1995-03-29 International Business Machines Corporation Instruktionsfolge zur Hochgeschwindigkeits-Multiplizierung-Addierung in einem Pipeline-Gleitkommaprozessor
US5815695A (en) * 1993-10-28 1998-09-29 Apple Computer, Inc. Method and apparatus for using condition codes to nullify instructions based on results of previously-executed instructions on a computer processor
EP0651321B1 (de) 1993-10-29 2001-11-14 Advanced Micro Devices, Inc. Superskalarmikroprozessoren
EP0651320B1 (de) 1993-10-29 2001-05-23 Advanced Micro Devices, Inc. Superskalarbefehlsdekoder
US5502829A (en) 1993-11-03 1996-03-26 Intergraph Corporation Apparatus for obtaining data from a translation memory based on carry signal from adder
DE69424370T2 (de) 1993-11-05 2001-02-15 Intergraph Corp Befehlscachespeicher mit Kreuzschienenschalter
EP0652510B1 (de) 1993-11-05 2000-01-26 Intergraph Corporation Superskalare Rechnerarchitektur mit Softwarescheduling
US6425124B1 (en) 1993-11-08 2002-07-23 Matsushita Electric Industrial Co. Ltd. Resource allocation device for reducing the size and run time of a machine language program
US5996062A (en) 1993-11-24 1999-11-30 Intergraph Corporation Method and apparatus for controlling an instruction pipeline in a data processing system
US6067615A (en) * 1993-11-30 2000-05-23 Trw Inc. Reconfigurable processor for executing successive function sequences in a processor operation
US5392228A (en) * 1993-12-06 1995-02-21 Motorola, Inc. Result normalizer and method of operation
JPH07182142A (ja) * 1993-12-22 1995-07-21 Canon Inc 多項式乗算回路
US5559974A (en) 1994-03-01 1996-09-24 Intel Corporation Decoder having independently loaded micro-alias and macro-alias registers accessible simultaneously by one micro-operation
US5537629A (en) 1994-03-01 1996-07-16 Intel Corporation Decoder for single cycle decoding of single prefixes in variable length instructions
US5809271A (en) 1994-03-01 1998-09-15 Intel Corporation Method and apparatus for changing flow of control in a processor
US5781457A (en) * 1994-03-08 1998-07-14 Exponential Technology, Inc. Merge/mask, rotate/shift, and boolean operations from two instruction sets executed in a vectored mux on a dual-ALU
US5673407A (en) * 1994-03-08 1997-09-30 Texas Instruments Incorporated Data processor having capability to perform both floating point operations and memory access in response to a single instruction
DE69432674T2 (de) * 1994-03-24 2004-03-11 Kanagawa Academy Of Science And Technology Optische faser und ihre herstellung
US5734600A (en) * 1994-03-29 1998-03-31 International Business Machines Corporation Polynomial multiplier apparatus and method
JP3413940B2 (ja) * 1994-03-29 2003-06-09 ソニー株式会社 演算回路
FR2718866B1 (fr) * 1994-04-19 1996-05-15 Sgs Thomson Microelectronics Dispositif de calcul arithmétique et logique et procédé de commande.
US5734874A (en) * 1994-04-29 1998-03-31 Sun Microsystems, Inc. Central processing unit with integrated graphics functions
EP0681236B1 (de) * 1994-05-05 2000-11-22 Conexant Systems, Inc. Raumzeigersdatenpfad
US5442576A (en) * 1994-05-26 1995-08-15 Motorola, Inc. Multibit shifting apparatus, data processor using same, and method therefor
JP3599409B2 (ja) 1994-06-14 2004-12-08 株式会社ルネサステクノロジ 分岐予測装置
FR2723223B1 (fr) 1994-07-29 1996-08-30 Sgs Thomson Microelectronics Procede de brouillage numerique et application a un circuit programmable
US5513366A (en) * 1994-09-28 1996-04-30 International Business Machines Corporation Method and system for dynamically reconfiguring a register file in a vector processor
US5758176A (en) * 1994-09-28 1998-05-26 International Business Machines Corporation Method and system for providing a single-instruction, multiple-data execution unit for performing single-instruction, multiple-data operations within a superscalar data processing system
ZA9510127B (en) * 1994-12-01 1996-06-06 Intel Corp Novel processor having shift operations
US5887183A (en) * 1995-01-04 1999-03-23 International Business Machines Corporation Method and system in a data processing system for loading and storing vectors in a plurality of modes
US5550768A (en) * 1995-01-31 1996-08-27 International Business Machines Corporation Rounding normalizer for floating point arithmetic operations
US5713035A (en) 1995-03-31 1998-01-27 International Business Machines Corporation Linking program access register number with millicode operand access
US5748979A (en) * 1995-04-05 1998-05-05 Xilinx Inc Reprogrammable instruction set accelerator using a plurality of programmable execution units and an instruction page table
US5696937A (en) 1995-04-28 1997-12-09 Unisys Corporation Cache controller utilizing a state machine for controlling invalidations in a network with dual system busses
GB9509987D0 (en) 1995-05-17 1995-07-12 Sgs Thomson Microelectronics Manipulation of data
GB9509988D0 (en) 1995-05-17 1995-07-12 Sgs Thomson Microelectronics Matrix transposition
US5752071A (en) * 1995-07-17 1998-05-12 Intel Corporation Function coprocessor
US6381690B1 (en) 1995-08-01 2002-04-30 Hewlett-Packard Company Processor for performing subword permutations and combinations
US5953241A (en) * 1995-08-16 1999-09-14 Microunity Engeering Systems, Inc. Multiplier array processing system with enhanced utilization at lower precision for group multiply and sum instruction
US6295599B1 (en) * 1995-08-16 2001-09-25 Microunity Systems Engineering System and method for providing a wide operand architecture
US5721892A (en) * 1995-08-31 1998-02-24 Intel Corporation Method and apparatus for performing multiply-subtract operations on packed data
US6385634B1 (en) * 1995-08-31 2002-05-07 Intel Corporation Method for performing multiply-add operations on packed data
US5936872A (en) * 1995-09-05 1999-08-10 Intel Corporation Method and apparatus for storing complex numbers to allow for efficient complex multiplication operations and performing such complex multiplication operations
US5726927A (en) * 1995-09-11 1998-03-10 Digital Equipment Corporation Multiply pipe round adder
US5768172A (en) 1995-10-04 1998-06-16 Apple Computer, Inc. Graphic software functions without branch instructions
US5926642A (en) 1995-10-06 1999-07-20 Advanced Micro Devices, Inc. RISC86 instruction set
US5819117A (en) 1995-10-10 1998-10-06 Microunity Systems Engineering, Inc. Method and system for facilitating byte ordering interfacing of a computer system
US5798923A (en) 1995-10-18 1998-08-25 Intergraph Corporation Optimal projection design and analysis
US5774709A (en) * 1995-12-06 1998-06-30 Lsi Logic Corporation Enhanced branch delay slot handling with single exception program counter
US5852726A (en) 1995-12-19 1998-12-22 Intel Corporation Method and apparatus for executing two types of instructions that specify registers of a shared logical register file in a stack and a non-stack referenced manner
US5729724A (en) * 1995-12-20 1998-03-17 Intel Corporation Adaptive 128-bit floating point load and store operations for quadruple precision compatibility
US6185668B1 (en) 1995-12-21 2001-02-06 Intergraph Corporation Method and apparatus for speculative execution of instructions
US5793661A (en) * 1995-12-26 1998-08-11 Intel Corporation Method and apparatus for performing multiply and accumulate operations on packed data
US5822606A (en) * 1996-01-11 1998-10-13 Morton; Steven G. DSP having a plurality of like processors controlled in parallel by an instruction word, and a control processor also controlled by the instruction word
US6088783A (en) * 1996-02-16 2000-07-11 Morton; Steven G DPS having a plurality of like processors controlled in parallel by an instruction word, and a control processor also controlled by the instruction word
CN1160622C (zh) 1996-03-28 2004-08-04 皇家菲利浦电子有限公司 在顺序处理器上处理数据元素集合的方法和计算机系统
US5717910A (en) 1996-03-29 1998-02-10 Integrated Device Technology, Inc. Operand compare/release apparatus and method for microinstrution sequences in a pipeline processor
US6066178A (en) 1996-04-10 2000-05-23 Lsi Logic Corporation Automated design method and system for synthesizing digital multipliers
US6128726A (en) * 1996-06-04 2000-10-03 Sigma Designs, Inc. Accurate high speed digital signal processor
JPH1011289A (ja) 1996-06-19 1998-01-16 Mitsubishi Electric Corp 並列処理プロセッサにおける命令数拡張方法および並列処理プロセッサ
US5860017A (en) * 1996-06-28 1999-01-12 Intel Corporation Processor and method for speculatively executing instructions from multiple instruction streams indicated by a branch instruction
JPH1049345A (ja) * 1996-07-31 1998-02-20 Matsushita Electric Ind Co Ltd 演算装置
US6058465A (en) * 1996-08-19 2000-05-02 Nguyen; Le Trong Single-instruction-multiple-data processing in a multimedia signal processor
US5838984A (en) * 1996-08-19 1998-11-17 Samsung Electronics Co., Ltd. Single-instruction-multiple-data processing using multiple banks of vector registers
US5812147A (en) * 1996-09-20 1998-09-22 Silicon Graphics, Inc. Instruction methods for performing data formatting while moving data between memory and a vector register file
US5944776A (en) * 1996-09-27 1999-08-31 Sun Microsystems, Inc. Fast carry-sum form booth encoder
US6041403A (en) 1996-09-27 2000-03-21 Intel Corporation Method and apparatus for generating a microinstruction responsive to the specification of an operand, in addition to a microinstruction based on the opcode, of a macroinstruction
US5729554A (en) 1996-10-01 1998-03-17 Hewlett-Packard Co. Speculative execution of test patterns in a random test generator
US5784602A (en) * 1996-10-08 1998-07-21 Advanced Risc Machines Limited Method and apparatus for digital signal processing for integrated circuit architecture
US5996066A (en) 1996-10-10 1999-11-30 Sun Microsystems, Inc. Partitioned multiply and add/subtract instruction for CPU with integrated graphics functions
JP3790307B2 (ja) 1996-10-16 2006-06-28 株式会社ルネサステクノロジ データプロセッサ及びデータ処理システム
US5720774A (en) 1996-10-28 1998-02-24 Appliance Development Corp. Heating pad
DE19644688B4 (de) * 1996-10-28 2005-06-16 Systemonic Ag Schaltungsanordnung einer digitalen Multiplizierer-Baugruppe, zur Verarbeitung von Binärzahlen sowie Elementen aus GF(2m)
KR100291383B1 (ko) * 1996-11-18 2001-09-17 윤종용 디지털신호처리를위한명령을지원하는모듈계산장치및방법
JP3315042B2 (ja) * 1996-11-20 2002-08-19 株式会社リコー 乗算装置
US5909572A (en) * 1996-12-02 1999-06-01 Compaq Computer Corp. System and method for conditionally moving an operand from a source register to a destination register
JPH10171350A (ja) * 1996-12-10 1998-06-26 Hitachi Ltd ハッシュ値生成方法および装置
US5918031A (en) 1996-12-18 1999-06-29 Intel Corporation Computer utilizing special micro-operations for encoding of multiple variant code flows
US6006316A (en) 1996-12-20 1999-12-21 International Business Machines, Corporation Performing SIMD shift and arithmetic operation in non-SIMD architecture by operation on packed data of sub-operands and carry over-correction
FR2758195B1 (fr) * 1997-01-09 1999-02-26 Sgs Thomson Microelectronics Coprocesseur d'arithmetique modulaire comprenant deux circuits de multiplication operant en parallele
US5880984A (en) * 1997-01-13 1999-03-09 International Business Machines Corporation Method and apparatus for performing high-precision multiply-add calculations using independent multiply and add instruments
US5922066A (en) * 1997-02-24 1999-07-13 Samsung Electronics Co., Ltd. Multifunction data aligner in wide data width processor
US5881307A (en) 1997-02-24 1999-03-09 Samsung Electronics Co., Ltd. Deferred store data read with simple anti-dependency pipeline inter-lock control in superscalar processor
US5875336A (en) 1997-03-31 1999-02-23 International Business Machines Corporation Method and system for translating a non-native bytecode to a set of codes native to a processor within a computer system
GB9707861D0 (en) * 1997-04-18 1997-06-04 Certicom Corp Arithmetic processor
US6154834A (en) * 1997-05-27 2000-11-28 Intel Corporation Detachable processor module containing external microcode expansion memory
US6035120A (en) 1997-05-28 2000-03-07 Sun Microsystems, Inc. Method and apparatus for converting executable computer programs in a heterogeneous computing environment
US6421817B1 (en) 1997-05-29 2002-07-16 Xilinx, Inc. System and method of computation in a programmable logic device using virtual instructions
US5790827A (en) * 1997-06-20 1998-08-04 Sun Microsystems, Inc. Method for dependency checking using a scoreboard for a pair of register sets having different precisions
US5960012A (en) * 1997-06-23 1999-09-28 Sun Microsystems, Inc. Checksum determination using parallel computations on multiple packed data elements
US5887181A (en) * 1997-06-23 1999-03-23 Sun Microsystems, Inc. Method and apparatus for reducing a computational result to the range boundaries of an unsigned 8-bit integer in case of overflow
US6233597B1 (en) * 1997-07-09 2001-05-15 Matsushita Electric Industrial Co., Ltd. Computing apparatus for double-precision multiplication
WO1999018485A2 (en) 1997-10-02 1999-04-15 Koninklijke Philips Electronics N.V. Variable instruction set computer
WO1999018484A2 (en) 1997-10-02 1999-04-15 Koninklijke Philips Electronics N.V. A processing device for executing virtual machine instructions
US5933650A (en) * 1997-10-09 1999-08-03 Mips Technologies, Inc. Alignment and ordering of vector elements for single instruction multiple data processing
US5864703A (en) * 1997-10-09 1999-01-26 Mips Technologies, Inc. Method for providing extended precision in SIMD vector arithmetic operations
US6009261A (en) 1997-12-16 1999-12-28 International Business Machines Corporation Preprocessing of stored target routines for emulating incompatible instructions on a target processor
EP0924895B1 (de) 1997-12-17 2009-07-08 Nippon Telegraph and Telephone Corporation Verschlüsselungs- und Entschlüsselungsvorrichtungen für Kryptosysteme mit öffentlichem Schlüssel und Aufzeichnungsmedium mit darauf gespeicherten zugehörigen Verarbeitungsprogrammen.
US6181729B1 (en) 1997-12-19 2001-01-30 Supergold Communication Limited Spread spectrum communication
US6009450A (en) 1997-12-24 1999-12-28 Motorola, Inc. Finite field inverse circuit
US6044389A (en) * 1997-12-29 2000-03-28 Quantum Corporation System for computing the multiplicative inverse of a field element for galois fields without using tables
US6026420A (en) * 1998-01-20 2000-02-15 3Com Corporation High-speed evaluation of polynomials
US6058500A (en) 1998-01-20 2000-05-02 3Com Corporation High-speed syndrome calculation
US6122738A (en) 1998-01-22 2000-09-19 Symantec Corporation Computer file integrity verification
US6075937A (en) 1998-03-18 2000-06-13 International Business Machines Corporation Preprocessing of stored target routines for controlling emulation of incompatible instructions on a target processor and utilizing target processor feedback for controlling non-sequential incompatible instruction emulation
US6138229A (en) * 1998-05-29 2000-10-24 Motorola, Inc. Customizable instruction set processor with non-configurable/configurable decoding units and non-configurable/configurable execution units
US6141786A (en) 1998-06-04 2000-10-31 Intenational Business Machines Corporation Method and apparatus for performing arithmetic operations on Galois fields and their extensions
US6438678B1 (en) 1998-06-15 2002-08-20 Cisco Technology, Inc. Apparatus and method for operating on data in a data communications system
US6199087B1 (en) * 1998-06-25 2001-03-06 Hewlett-Packard Company Apparatus and method for efficient arithmetic in finite fields through alternative representation
US6073154A (en) * 1998-06-26 2000-06-06 Xilinx, Inc. Computing multidimensional DFTs in FPGA
US6199088B1 (en) * 1998-06-30 2001-03-06 Quantum Corp. Circuit for determining multiplicative inverses in certain galois fields
US6314445B1 (en) 1998-08-03 2001-11-06 International Business Machines Coproration Native function calling
US6263429B1 (en) 1998-09-30 2001-07-17 Conexant Systems, Inc. Dynamic microcode for embedded processors
JP2000172520A (ja) * 1998-12-04 2000-06-23 Fujitsu Ltd ガロア体演算プロセッサ
US6397241B1 (en) 1998-12-18 2002-05-28 Motorola, Inc. Multiplier cell and method of computing
JP3585800B2 (ja) 1999-01-13 2004-11-04 株式会社東芝 情報処理装置
US6480872B1 (en) 1999-01-21 2002-11-12 Sandcraft, Inc. Floating-point and integer multiply-add and multiply-accumulate
US6453407B1 (en) 1999-02-10 2002-09-17 Infineon Technologies Ag Configurable long instruction word architecture and instruction set
DE19907575A1 (de) 1999-02-23 2000-08-24 Philips Corp Intellectual Pty Schaltungsanordnung zum Liefern eines Speisestromes
JP3833412B2 (ja) 1999-04-09 2006-10-11 富士通株式会社 有限体演算における表現データ生成装置および方法
JP2000321979A (ja) 1999-05-14 2000-11-24 Matsushita Electric Ind Co Ltd 多項式演算装置、楕円曲線位数計算装置、楕円曲線生成装置及び楕円曲線暗号システム
TW482980B (en) 1999-05-31 2002-04-11 Ibm Hardware device for executing base programmable instructions based upon micro-instructions
JP2001034472A (ja) * 1999-07-16 2001-02-09 Mitsubishi Electric Corp データ処理装置および除算、剰余算アルゴリズム
JP2001147799A (ja) * 1999-10-01 2001-05-29 Hitachi Ltd データ移動方法および条件付転送論理ならびにデータの配列換え方法およびデータのコピー方法
US6430684B1 (en) 1999-10-29 2002-08-06 Texas Instruments Incorporated Processor circuits, systems, and methods with efficient granularity shift and/or merge instruction(s)
US6615366B1 (en) 1999-12-21 2003-09-02 Intel Corporation Microprocessor with dual execution core operable in high reliability mode
US6760742B1 (en) * 2000-02-18 2004-07-06 Texas Instruments Incorporated Multi-dimensional galois field multiplier
US6711602B1 (en) * 2000-02-18 2004-03-23 Texas Instruments Incorporated Data processor with flexible multiply unit
US6513054B1 (en) * 2000-02-22 2003-01-28 The United States Of America As Represented By The Secretary Of The Army Asynchronous parallel arithmetic processor utilizing coefficient polynomial arithmetic (CPA)
US7051189B2 (en) 2000-03-15 2006-05-23 Arc International Method and apparatus for processor code optimization using code compression
JP2003528390A (ja) 2000-03-20 2003-09-24 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ インタプリタによりコンピュータプログラムを実行する方法、コンピュータシステムならびにコンピュータプログラムプロダクト
US6715066B1 (en) 2000-04-07 2004-03-30 Sun Microsystems, Inc. System and method for arranging bits of a data word in accordance with a mask
US6618804B1 (en) 2000-04-07 2003-09-09 Sun Microsystems, Inc. System and method for rearranging bits of a data word in accordance with a mask using sorting
EP1230589A4 (de) 2000-05-05 2008-03-19 Ruby B Lee Verfahren und system zur ausführung von permutationen unter verwendung auf geänderte omega und tauschstufen basierte permutationsbefehle
US6625726B1 (en) 2000-06-02 2003-09-23 Advanced Micro Devices, Inc. Method and apparatus for fault handling in computer systems
US6651160B1 (en) * 2000-09-01 2003-11-18 Mips Technologies, Inc. Register set extension for compressed instruction set
US6625737B1 (en) 2000-09-20 2003-09-23 Mips Technologies Inc. System for prediction and control of power consumption in digital system
US20020069402A1 (en) 2000-10-05 2002-06-06 Nevill Edward Colles Scheduling control within a system having mixed hardware and software based instruction execution
US7162621B2 (en) 2001-02-21 2007-01-09 Mips Technologies, Inc. Virtual instruction expansion based on template and parameter selector information specifying sign-extension or concentration
US7181484B2 (en) 2001-02-21 2007-02-20 Mips Technologies, Inc. Extended-precision accumulation of multiplier output
US7237097B2 (en) 2001-02-21 2007-06-26 Mips Technologies, Inc. Partial bitwise permutations
US7711763B2 (en) 2001-02-21 2010-05-04 Mips Technologies, Inc. Microprocessor instructions for performing polynomial arithmetic operations
US7599981B2 (en) 2001-02-21 2009-10-06 Mips Technologies, Inc. Binary polynomial multiplier
US7003715B1 (en) 2001-03-30 2006-02-21 Cisco Technology, Inc. Galois field multiply accumulator

Also Published As

Publication number Publication date
JP5231336B2 (ja) 2013-07-10
JP2013080487A (ja) 2013-05-02
CN1503937B (zh) 2013-05-08
EP1374034A4 (de) 2006-05-17
DE60226222D1 (de) 2008-06-05
JP2009266239A (ja) 2009-11-12
JP2005505023A (ja) 2005-02-17
WO2002069081A2 (en) 2002-09-06
US7860911B2 (en) 2010-12-28
US7181484B2 (en) 2007-02-20
EP1374034A2 (de) 2004-01-02
US20020116432A1 (en) 2002-08-22
CN1503937A (zh) 2004-06-09
EP1374034B1 (de) 2008-04-23
US20020178203A1 (en) 2002-11-28
US7225212B2 (en) 2007-05-29
WO2002069081A3 (en) 2002-11-07
US20060190519A1 (en) 2006-08-24

Similar Documents

Publication Publication Date Title
DE60226222T2 (de) Akkumulator mit erweiterter präzision
DE69838390T2 (de) Verbessertes gerät und verfahren für modulare multiplikation und exponentation basierend auf montgomerymultiplikation
US7599981B2 (en) Binary polynomial multiplier
JP3837113B2 (ja) 部分的ビット入替
DE60318494T2 (de) Verfahren, einrichtung und system zur durchführung von kalkulationsoperationen
EP0890899A2 (de) Multiplikationsverfahren und -vorrichtung
JPS6125188B2 (de)
DE102005038518B4 (de) Modularer Multiplizierschaltkreis und Kryptographiesystem
US6189021B1 (en) Method for forming two-dimensional discrete cosine transform and its inverse involving a reduced number of multiplication operations
JPH0477932B2 (de)
DE102006025677B4 (de) Vorrichtung und Verfahren zum Berechnen eines Ergebnisses einer Summe mit einem Rechenwerk mit begrenzter Wortlänge
DE60316342T2 (de) Multiplizierer mit nachschlagetabellen
US5912904A (en) Method for the production of an error correction parameter associated with the implementation of modular operations according to the Montgomery method
KR100481586B1 (ko) 모듈러 곱셈 장치
US6157939A (en) Methods and apparatus for generating multiplicative inverse product
JPH05197525A (ja) オペランドを否定するための否定方法及び否定回路
Jinesh et al. Implementation of 64Bit high speed multiplier for DSP application-based on vedic mathematics
KR0175373B1 (ko) 칩 면적을 줄인 시변 교차 필터
DE602004006126T2 (de) Verbesserte inversionsberechnungen
DE69910245T2 (de) Datenverarbeitungssystem und -verfahren zur arithmetischen behandlung mehrerer zahlen mit vorzeichen
Ren et al. Design of a 16-bit CMOS divider/square-root circuit
PRASAD VLSI Implementation of Truncated Multiplier and Modified Wallace Multiplier for Area And Power Critical Applications
DE102022201693A1 (de) Effizienter montgomery-multiplikator
JP3457082B2 (ja) 演算装置
Landers Special purpose processor speeds up DSP functions

Legal Events

Date Code Title Description
8364 No opposition during term of opposition