DE69333206T2

DE69333206T2 - Paketvermittlungssystem unter Verwendung des Belegstatus der Ausgangspuffer

Info

Publication number: DE69333206T2
Application number: DE69333206T
Authority: DE
Inventors: Ruixue Minato-ku Fan
Original assignee: NEC Corp
Current assignee: Juniper Networks Inc
Priority date: 1992-12-25
Filing date: 1993-12-27
Publication date: 2004-07-01
Anticipated expiration: 2013-12-28
Also published as: EP0603916B1; JPH06197128A; EP0603916A2; EP0603916A3; CA2112528A1; DE69333206D1; CA2112528C; US5412648A; JP2655464B2

Description

Die vorliegende Erfindung betrifft allgemein Paketvermittlungssysteme und insbesond ere ein Paketvermittlungssystem mit Eingangs-/Ausgangspufferung zum Vermitteln von Paketen, z. B. von ATM-(Asynchronous Transfer Mode) Zellen.
In Paketvermittlungssystemen mit Eingangs-/Ausgangspufferung werden, wie in einem Artikel "A very high-speed ATM switch with input and output buffers", Yukihiko Doi et al., ISS'92, Seiten 231–235 beschrieben, ankommende Pakete in einem Eingangspuffer gespeichert und auf ein Self-Routing-Netzwerk ausgegeben, wo sie gemäß der Routing-Information der Pakete zu einem Ziel-Ausgangspuffer weitergeleitet werden. Um einen hohen Durchsatz zu erreichen, müssen für Verkehrsspitzen (Bursty Traffic) so viele Ausgangspuffer mit hoher Speicherkapazität bereitgestellt werden wie möglich, und muß ein Hochgeschwindigkeits-Scheduling-Algorithmus für Multicast-Verkehr bereitgestellt werden. Es ist wünschenswert, die Anzahl erforderlicher Ausgangspuffer zu reduzieren und den Scheduling-Algorithmus sowohl für Punkt-zu-Punkt-(Point-to-Point) als auch für Multicast-Verkehr zu vereinfachen.
Daher ist es eine Aufgabe der vorliegenden Erfindung, ein Paketvermittlungssystem mit hohem Durchsatz bereitzustellen, in dem keine Ausgangspuffer mit hoher Speicherkapazität erforderlich sind.
Es ist eine andere Aufgabe der vorliegenden Erfindung, ein Paketvermittlungssystem mit hohem Durchsatz bereitzustellen, das mit einem vereinfachten Scheduling-Algorithmus sowohl für Punkt-zu-Punkt- als auch für Multicast-Verkehr implementierbar ist.
Gemäß einem breiteren Aspekt der vorliegenden Erfindung wird ein Paketvermittlungssystem bereitgestellt, das mehrere Eingangspuffer aufweist, die mit mehreren jeweils zugeordneten Ankunftsleitungen (Incoming Links) verbunden sind, und mehrere Ausgangspuffer, die mit mehreren jeweils zugeordneten Ausgangsleitungen (Outgoing Links) verbunden sind. Ein Self-Routing-Netzwerk ist zwischen den Ein- und Ausgangspuffern verbunden, um Pakete gemäß der in ihrem Header enthaltenen Routing-Information von den Eingangspuffern zu den Ausgangspuffern zu übertragen. Mehrere Ausgangscontroller sind jeweils Ausgangspuffern zugeordnet. Jeder Ausgangscontroller bestimmt die zum Speichern weiterer Pakete verfügbare freie Speicherkapazität des zugeordneten Ausgangspuffers, und bestimmt, ob die freie Speicherkapazität größer ist als ein vorgegebener Wert. Wenn festgestellt wird, daß die freie Speicherkapazität größer ist als der vorgegebene Wert, wird ein Idle-Status-Bit erzeugt, und wenn festgestellt wird, daß die freie Speicherkapazität kleiner ist als der vorgegebene Wert, wird ein Busy-Status-Bit erzeugt. Mehrere Eingangscontroller sind jeweils Eingangspuffern zugeordnet, um die Idle- und Busy-Status-Bits von den Ausgangscontrollern in einem Idle/Busy-Speicher zu speichern und ein ankommendes Paket in den zugeordneten Eingangspuffer zu schreiben. Jeder Eingangscontroller liest ein Paket vom zugeordneten Eingangspuffer auf das Self-Routing-Netzwerk aus, wenn ein Idle-Status-Bit im dem Ziel des gespeicherten Pakets entsprechenden Idle/Busy-Speicher gespeichert ist.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird ein Paketvermittlungssystem mit Eingangspuffern, die mit jeweils zugeordneten Ankunftsleitungen (Incoming Links) verbunden sind, Ausgangspuffern, die mit jeweils zugeordneten Ausgangsleitungen (Outgoing Links) verbunden sind, und einem Self-Routing-Netzwerk zum Überträgen von Paketen von den Eingangspuffern zu den Ausgangspuffern gemäß der in den Paketen enthaltenen Routing-Information bereitgestellt. Mehrere Ausgangscontroller sind jeweils Ausgangspuffern zugeordnet, um die zum Speichern weiterer Punkt-zu-Punkt-Pakete und weiterer Multicast-Pakete verfügbare freie Speicherkapazität der zugeordneten Ausgangspuffer zu bestimmen. Jeder Ausgangscontroller bestimmt, ob die freie Speicherkapazität der Punkt-zu-Punkt-Pakete größer ist als ein erster vorgegebener Wert, und bestimmt, ob die freie Speicherkapazität größer ist als ein zweiter vorgegebener Wert, der kleiner ist als der erste vorgegebene Wert, und erzeugt ein erstes Idle-Status-Bit oder ein erstes Busy-Status-Bit in einem Idle/Busy-Status-Speicher, wenn festgestellt wird, daß die freie Speicherkapazität größer bzw. kleiner ist als der erste vorgegebene Wert, und erzeugt ein zweites Idle-Status-Bit oder ein zweites Busy-Status-Bit, wenn festgestellt wird, daß die freie Speicherkapazität größer bzw. kleiner ist als der zweite vorgegebene Wert. Mehrere Eingangscontroller sind mit jeweils zugeordneten Eingangspuffern verbunden, um die ersten Idle- und Busy-Status Bits und die zweiten Idle- und Busy-Status-Bits in einem Idle/Busy-Speicher zu speichern und ein ankommendes Punkt-zu-Punkt-Paket in den zugeordneten Eingangspuffer zu speichern und es zu lesen, wenn ein erstes Idle-Status-Bit im dem Ziel des Punkt-zu-Punkt-Pakets entsprechenden Idle/Busy-Speicher gespeichert ist, und ein ankommendes Multicast-Pakets in den zugeordneten Eingangspuffer zu schreiben und es zu lesen, wenn ein zweites Idle-Status-Bit im dem ankommenden Multicast-Paket entsprechenden Idle/Busy-Speicher gespeichert ist.
Kurzbeschreibung der Zeichnungen
Die vorliegende Erfindung wird nachstehend unter Bezug auf die beigefügten Zeichnungen ausführlich beschrieben; es zeigen:
1 ein Blockdiagramm eines erfindungsgemäßen Self-Routing-ATM-Vermittlungssystems;
2 eine Tabelle zum Darstellen von Idle/Busy-Status-Bits, die durch einen Ausgangscontroller gemäß verschiedenen Zellentypen erzeugt und in einem Idle/Busy-Status-Speicher jedes Eingangscontrollers gespeichert sind;
3 ein Ablaufdiagramm einer Befehlsfolge, die durch einen Selektor eines Eingangscontrollers ausgeführt wird, wenn eine Zelle aus einem zugeordneten RIRO-Speicher ausgelesen wird; und
4 eine modifizierte Version des Ablaufdiagramms von 3.
Ausführliche Beschreibung
1 zeigt ein erfindungsgemäßes ATM- (Asynchronous Transfer Mode) Vermittlungssystem. Das Vermittlungssystem weist mehrere Leitungsschaltungen 11₁ –11_N auf, die jeweils als Schnittstellen zwischen Ankunftsleitungen 10₁ –10_N und Eingangspuffern oder Random-in-Random-out-Speichern (RIRO) 12₁ –12_N dienen. Mit den Leitungsschaltungen 11₁ –11_N und den RIRO-Speichern 12₁ –12_N sind jeweils zugeordnete Eingangscontroller 13₁ –13_N verbunden, die jeweils eine Adressensteuerung für ankommende ATM-Zellen bereitstellen, um ihre Schreib- und Leseadressen des zugeordneten RIRO-Speichers auf eine später ausführlich beschriebene Weise zu bestimmen. Eine Header-Übersetzungstabelle 14 ist mit den Leitungsschaltungen 11₁ –11_N verbunden, um das im Header jedes ankommenden Pakets enthaltene VCI-/VPI-(virtual call identi fier/virtual path identifier) Feld, das als "ATM-Zelle" bezeichnet wird, auf bekannte Weise in eine Ausgangsleitungsadresse (OLA) zu übersetzen, die eine geeignete Ausgangsleitung des Vermittlungssystems spezifiziert. Jede ankommende Zelle enthält in ihrem Header ein Zellentypfeld, um den Zellentyp als Zelle für Daten mit konstanter Bitrate (CBR), variabler Bitrate (VBR), Punkt-zu-Punkt- oder Multicast-Daten oder eine Kombination dieser Typen zu spezifizieren. Nach der Header-Übersetzung für eine ankommende ATM-Zelle führt jede Leitungsschaltung 11_i (i = 1, 2,... N) die Zellentyp(CT)-Daten und die Ausgangsleitungsadresse (OLA) dem zugeordneten Eingangscontroller 13_i zu, und führt die gesamten Inhalte der Zelle dem zugeordneten RIRO-Speicher 12_i zu, wo die Zelle an einer Stelle gespeichert wird, die durch eine vom Eingangscontroller 13_i zugeführte Schreibadresse WA spezifiziert ist, und schließlich wird der RIRO-Speicher 12_i in Antwort auf eine Leseadresse RA vom Eingangscontroller 13_i ausgelesen.
Die Ausgänge der RIRO-Speicher 12₁ –12_N sind mit einem Self-Routing-Netzwerk 15 verbunden, das einen Zeitmultiplexbus 16 aufweist, auf dem die Ausgangssignale der RIRO-Speicher 12 zeitlich gemultiplext werden, und mit mehreren mit dem Bus 16 verbundenen Adressenfiltern 17₁ –17_N . Die Adressenfilter 17_i sind den entsprechenden Ausgangsleitungen 20_i zugeordnet, und ihnen sind die Ausgangsleitungsadresse (OLA) der entsprechenden Ausgangsleitung plus zwei Zellentypenidentifizierungen zugewiesen, die CBR- bzw. VBR-Zellen identifizieren. Jedes Adressenfilter 17 weist zwei Ausgangsanschlüsse zum Zuführen von CBR- bzw. VBR-Zellen zu den Ausgangspuffern eines entsprechenden Paars auf. Jedes Adressenfilter läßt diejenigen ATM-Zellen zu einem der Ausgangspuffer des entsprechenden Paars durch, die die Ausgangslei tungsadresse des Adressenfilters und eine der Zellentypidentifizierungen des Adressenfilters enthalten. Die Ausgangspuffer werden durch FIFO-(First-in-First-out) Speicher CBR₁ –CBR_N zum ausschließlichen Speichern von CBR-Zellen und FI-FO-Speicher VBR₁–VBR_N zum ausschließlichen Speichern von VBR-Zellen implementiert. Die Ausgänge der FIFO-Speicher jedes Paars sind zusammen mit einer entsprechenden der Ausgangsleitungen 20₁ –20_N verbunden.
Mehrere Ausgangscontroller 19₁ –19_N sind mit Ausgangs-FIFO-Speichern CBR₁–CBR_N bzw. VBR₁–VBR_N verbunden. Jeder Ausgangscontroller weist "freie Speicherkapazität" (Zellen)-Zähler 30 und 32 auf, die jeweils mit den zugeordneten FIFO-Speichern verbunden sind, um die im zugeordneten FIFO-Speicher gespeicherten Zellentypen unter Verwendung ihres Zellentypenfeldes zu identifizieren und die Anzahl von Zellen eines spezifischen Typs zu erfassen, die in jedem der zugeordneten FIFO-Speicher gespeichert werden können. Vergleicher 31 und 33 sind mit dem Ausgang der "freie Speicherkapazität"-Zähler 30 bzw. 32 verbunden, um den von den jeweiligen "freie Speicherkapazität"-Zählern erhaltenen Zählwert der freien Speicherkapazität mit Bezugswerten N und 2N zu vergleichen, um eine logische 0 (Idle) zu erzeugen, die anzeigt, daß ein Ziel-FIFO-Speicher eine ausreichende freie Speicherkapazität zum Annehmen von Zellen aufweist, oder eine logische 1 (Busy), die anzeigt, daß er keine ausreichende freie Speicherkapazität aufweist.
Insbesondere erzeugt der Vergleicher 31 eine "0", wenn der Zählwert der freien Speicherkapazität in den FIFO-Speichern CBR_i (i = 1, 2,..., N) größer oder gleich N ist, oder eine "1", wenn der Zählwert der freien Speicherkapazität kleiner ist als N. Der Vergleicher 31 erzeugt außerdem eine "0", wenn der Zählwert der freien Speicherkapazität in den FIFO-Speichern CBR_i größer oder gleich 2N ist, oder eine "1", wenn der Zählwert der freien Speicherkapazität kleiner als 2N ist. Ähnlich erzeugt der Vergleicher 33 eine "0", wenn der Zählwert der freien Speicherkapazität in den FIFO-Speichern VBR_i größer oder gleich N ist, oder eine "1", wenn der Zählwert der freien Speicherkapazität kleiner als N ist. Der Vergleicher 33 erzeugt außerdem eine "0", wenn der Zählwert der freien Speicherkapazität in den FIFO-Speichern VBR_i größer oder gleich 2N ist, oder eine "1", wenn der Zählwert der freien Speicherkapazität kleiner ist als 2N.
Ferner ist ein Prioritätsselektor 34 in jedem der Ausgangscontroller 19 vorgesehen. Der Prioritätsselektor 34 ist mit den FIFO-Speichern des zugeordneten Paars verbunden, um zuerst eine CBR-Zelle vom CBR-Speicher des Paars zu lesen, wenn gleichzeitig eine VBR-Zelle in den VBR-Speicher des Paars gespeichert wird.
Die Vergleicher 31 und 33 jedes Ausgangscontrollers führen ihre Idle/Busy-Status-Bits einer Schreibschaltung 21 zu. Die Schreibschaltung 21 wählt die Ausgangscontroller sequentiell aus, um ihre Ausgangssignale zu empfangen, und erzeugt ein Schreibadressensignal und überträgt es zusammen mit den Idle/Busy-Status-Bits an alle Eingangscontroller 13.
Jeder Eingangscontroller 13 weist einen Eingangsselektor 40 und einen Ausgangsselektor 44 auf. Zwischen den Eingangs- und Ausgangsselektoren 40 und 44 sind mehrere FI-FO-Speicher 41, 42, 43₁ –43_N zum jeweiligen Speichern verschiedenartiger (bezüglich der Priorität und dem Ziel) Zellen verbunden. Eine Warteschlange 45 für freie Adressen ist zwischen einem Ausgangsanschluß des Selektors 44 und einem Eingang des Selektors 40 verbunden, um freie Adressen zu speichern, die als Schreibadressen für jede ankommende Zelle verwendet werden können. Außerdem ist in jedem Eingangscontroller ein Idle/Busy-Speicher 46 zum Speichern der Id le/Busy-Status-Bits vorgesehen, die von der Schreibschaltung 21 übertragen werden, wie in 2 dargestellt.
Der Selektor 40 jedes Eingangscontrollers empfängt die CT- und OLA-Felder einer ankommenden Zelle von der zugeordneten Leitungsschaltung 11. Beim Empfang der CT-/OLA-Daten liest der Selektor 40 eine freie Adresse von der Warteschlange 45 und führt sie dem Schreibadresseneingang des zugeordneten RIRO-Speichers 12 zu, um die ankommende Zelle in den Speicher 12 zu schreiben. Gleichzeitig hängt sie die CT/OLA-Daten an die Schreibadresse an, um ein Leseadressensignal zu erzeugen, und führt es einem der Speicher 41, 42, 43₁ –43_N gemäß dem nun im RIRO-Speicher 12 gespeicherten Zellentyp zu.
In der Warteschlange 41 sind CBR-Zellen entweder des Punkt-zu-Punkt- oder des Multicast-Typs gespeichert. VBR-Multicast-Zellen werden in der Warteschlange 42 gespeichert, und VBR-Punkt-zu-Punkt-Zellen werden gemäß ihren durch ihre OLA-Daten angezeigten Zielen in einem der Speicher 43₁ –43_N gespeichert. CBR-Zellen wird die höchste Priorität zugeordnet, VBR-Multicast-Zellen wird die zweithöchste Priorität zugeordnet, und VBR-Punkt-zu-Punkt-Zellen wird die niedrigste Priorität zugeordnet.
Nachstehend wird die Funktionsweise des Ausgangsselektors 44 unter Bezug auf 3 beschrieben. Der Selektor 44 empfängt den Systemtakt, um den Zeitschlitz zum Lesen eines Adressensignals zu bestimmen (Schritt 50), eine Variable Q auf null zu setzen (Schritt 51), und auf das Ausgangsende von Warteschlangen 41, 42 und 43, beginnend mit der Warteschlange 41, zuzugreifen, um zu bestimmen, ob ein Adressensignal in dieser Warteschlange gespeichert ist (Schritt 52). Wenn eines vorhanden ist, verzweigt sich die Steuerung bei Schritt 52 zu Schritt 53, um das gespeicherte Adressensignal zu lesen und die CT- und OLA-Daten des Adressensignals dem Idle/Busy-Speicher 46 zuzuführen. Dadurch wird ein Idle/Busy-Status-Bit aus einer Speicherstelle des Idle/Busy-Speichers 46 ausgelesen, die der aus dem zugeordneten RIRO-Speicher 12 auszulesenden Zelle entspricht. In Schritt 54 wird die Variable Q um "1" erhöht, und in Schritt 55 bestimmt die Steuerung, ob das Idle/Busy-Status-Bit vom Idle/Busy-Speicher 46 den Wert "1" oder "0" hat. Wenn das Idle/Busy-Status-Bit den Wert "1" hat, springt die Steuerung zu Schritt 52 zurück, um die Verarbeitung bezüglich des Ausgangsendes der nächsten Warteschlange zu wiederholen, und wenn es den Wert "0" hat, verzweigt die Steuerung zu Schritt 56, um die in Schritt 53 abgerufenen Adressendaten dem zugeordneten RIRO-Speicher 12 als eine Leseadresse und der Warteschlange 45 für freie Adressen als freie Adresse zuzuführen. Die Steuerung schreitet zu Schritt 57 fort, um zu bestimmen, ob die Variable Q einem Wert K gleicht, der die Anzahl der Speicher 41, 42 und 43 anzeigt. Wenn Q < K ist, springt die Steuerung zu Schritt 52 zurück, um die vorstehende Verarbeitung bezüglich der nächsten Warteschlange zu wiederholen, und wenn Q = K ist, springt die Steuerung zu Schritt 50 zurück. Wenn die Entscheidung in Schritt 52 negativ ist (NEIN), wird Schritt 58 ausgeführt, wobei die Variable Q um "1" erhöht wird, und daraufhin wird in Schritt 56 der Wert von Q bestimmt.
Auf diese Weise werden diejenigen Zellen, bezüglich denen entschieden wurde, daß die Speicherkapazität ihrer Ziel-Ausgangspuffer nicht ausreicht, um sie anzunehmen, in ihren Speichern belassen, bis die Ziel-Ausgangspuffer verfügbar sind.
Es ist ein Vorteil der vorliegenden Erfindung, daß die Speicherkapazität jedes Ausgangspuffers reduziert werden kann und das Scheduling der von jedem Eingangspuffer auf das Self-Routing-Netzwerk 15 auszugebenden Zellen mit einer relativ langsamen Geschwindigkeit ausgeführt werden kann.
4 zeigt eine modifizierte Ausführungsform, wobei den Speichern 43 Prioritäten zugeordnet sind, indem sowohl die Anzahl von in jedem dieser Speicher 43 gespeicherten Adressensignalen als auch der Zellentyp der gespeicherten Adressensignale berücksichtigt werden. Wie dargestellt ist, ist zwischen den Schritten 51 und 52 des Ablaufdiagramms von 3 ein Schritt 60 zum Zählen der in jedem der Speicher 41, 42, 43₁ –43_N gespeicherten Adressensignale vorgesehen, und diesen Speichern werden gemäß ihren gespeicherten Adressenzählwerten und ihren Zellentypen jeweils Prioritäten zugewiesen, so daß Adressensignale gemäß den in Schritt 52 zugeordneten Prioritäten aus diesen Speichern ausgelesen werden.

Claims

Paketvermittlungssystem mit: mehreren Eingangspuffern (12₁ –12_N ), die mit mehreren jeweils zugeordneten Ankunftsleitungen (10₁ –10_N ) verbunden sind, mehreren Ausgangspuffern (CBR₁–CBR_N, VBR₁–VBR_N), die mit mehreren jeweils zugeordneten Ausgangsleitungen (20₁ –20_N ) verbunden sind, und einem Self-Routing-Netzwerk (15), das zwischen den Eingangspuffern und den Ausgangspuffern verbunden ist, um Pakete gemäß einer in den Paketen enthaltenen Routing-Information von den Eingangspuffern zu den Ausgangspuffern zu übertragen; gekennzeichnet durch mehrere Ausgangscontroller (19₁ –19_N ), die jeweils den Ausgangspuffern zugeordnet sind, wobei jeder der Ausgangscontroller dazu geeignet ist, eine zum Speichern weiterer Pakete verfügbare freie Speicherkapazität des zugeordneten Ausgangspuffers zu bestimmen, und zu bestimmen, ob die freie Speicherkapazität größer ist als ein vorgegebener Wert, und ein Idle-Status-Bit zu erzeugen, wenn festgestellt wird, daß die freie Speicherkapazität größer ist als der vorgegebene Wert, oder ein Busy-Status-Bit, wenn festgestellt wird, daß die freie Speicherkapazität kleiner ist als der vorgegebene Wert; und mehrere Eingangscontroller (13₁ –13_N ), die jeweils den Eingangspuffern zugeordnet sind, wobei jeder der Eingangscontroller aufweist: eine Speichereinrichtung (46) zum Speichern des Idle-Status-Bits und des Busy-Status-Bits von den Ausgangscontrollern und Lese/Schreibsteuerungseinrichtungen (40–45) zum Schreiben eines ankommenden Pakets in den zugeordneten Eingangspuffer und zum Auslesen des ankommenden Pakets aus dem zugeordneten Eingangspuffer auf das Routing-Netzwerk, wenn ein Idle-Status-Bit in der der Routing-Information des ankommenden Pakets entsprechenden Speichereinrichtung gespeichert ist.
Paketvermittlungssystem nach Anspruch 1, dadurch gekennzeichnet, daß jeder der Ausgangscontroller (19₁ – 19_N ) dazu geeignet ist, Punkt-zu-Punkt-Pakete und Mul- ticast-Pakete zu speichern und zu bestimmen, ob die freie Speicherkapazität für die Punkt-zu-Punkt-Pakete größer ist als ein erster vorgegebener Wert, und ob die freie Speicherkapazität für die Multicast-Pakete größer ist als ein zweiter vorgegebener Wert, der kleiner ist als der erste vorgegebene Wert, ein erstes Idle-Status-Bit oder ein erstes Busy-Status-Bit zu erzeugen, wenn die freie Speicherkapazität entsprechend größer oder kleiner ist als der erste vorgegebene Wert, und ein zweites Idle-Status-Bit oder ein zweites Busy-Status-Bit zu erzeugen, wenn die freie Speicherkapazität entsprechend größer oder kleiner ist als der zweite vorgegebene Wert; und dadurch, daß die Speichereinrichtung (46) in jedem der Eingangscontroller dazu geeignet ist, das erste Idle-Status-Bit und das erste Busy-Status-Bit und das zweite Idle-Status-Bit und das zweite Busy-Status-Bit von den Ausgangscontrollern zu speichern, und die Lese/Schreibsteuerungseinrichtung (40–45) dazu geeignet ist, ein ankommendes Punkt-zu-Punkt-Paket in- den zugeordneten Eingangspuffer zu schreiben und das ankommende Punkt-zu-Punkt-Paket daraus auszulesen und auf das Self-Routing-Netzwerk (15) auszugeben, wenn ein erstes Idle-Bit in der der Routing-Information des ankommenden Punkt-zu-Punkt-Pakets entsprechenden Speichereinrichtung gespeichert ist, ein ankommendes Multicast-Paket in den zugeordneten Eingangspuffer zu speichern und das ankommende Multicast-Paket daraus auszulesen und auf das Self-Routing-Netzwerk auszugeben, wenn ein zweites Idle-Status-Bit in der dem ankommenden Multicast-Paket entsprechenden Speichereinrichtung gespeichert ist.
Paketvermittlungssystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jeder der Eingangscontroller aufweist: eine Warteschlange (45) für freie Adressen; eine High-Priority-Warteschlange (41) und eine Low-Priority-Warteschlange (42, 43₁ –43_N ); eine erste Selektoreinrichtung (40), die dazu geeignet ist, ein Adressensignal von der Warteschlange (45) für freie Adressen abzurufen, ein ankommendes Paket in eine durch das abgerufene Adressensignal spezifizierte Speicherstelle des zugeordneten Eingangspuffers zu schreiben und das abgerufene Adressensignal gemäß der Priorität des ankommenden Pakets in eine der High- und Low-Priority-Warteschlangen (41, 42, 43₁ – 43_N ) zu schreiben; eine zweite Selektoreinrichtung (44), die dazu geeignet ist, ein Adressensignal von jeder der High- und Low-Priority-Warteschlangen abzurufen, ein Idle/Busy-Status-Bit von der dem abgerufenen Adressensignal entsprechenden Speichereinrichtung (46) abzurufen, zu bestimmen, ob das Idle/Busy-Status-Bit den Wert "0" oder "1" hat und das abgerufene Adressensignal der Warteschlange (45) für freie Adressen und dem zugeordneten Eingangspuffer zuzuführen, wenn das abgerufene Idle/Busy-Status-Bit den Wert "0" hat, oder das abgerufene Adressensignal in den High- und Low-Priority-Warteschlangen zu belassen, wenn das Idle/Busy-Status-Bit den Wert "1" hat; und dadurch, daß jeder der Ausgangspuffer einen High-Priority-Speicher (CBR) zum Speichern von Paketen mit hoher Priorität und einen Low-Priority-Speicher (VBR) zum Speichern von Paketen mit niedriger Priorität aufweist und ferner eine Einrichtung (19) aufweist, die ein Paket vom High-Priority-Speicher (CBR) des zugeordneten Ausgangspuffers zur zugeordneten Ausgangsleitung früher weiterleitet als ein Paket vom Low-Priority-Speicher (VBR) des zugeordneten Ausgangspuffers, wenn mehr als ein Paket gleichzeitig in den High- und Low-Priority-Speichern des zugeordneten Ausgangspuffers vorhanden ist.
Paketvermittlungssystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jeder der Eingangscontroller aufweist: eine Warteschlange (45) für freie Adressen; mehrere Warteschlangen (41, 42, 43₁ –43_N ) für besetzte Adressen; eine erste Selektoreinrichtung (40), die dazu geeignet ist, ein Adressensignal von der Warteschlange (45) für freie Adressen abzurufen, ein ankommendes Paket in den dem abgerufenen Adressensignal entsprechenden Eingangspuffer zu schreiben und das abgerufene Adressensignal gemäß der Routing-Information des ankom menden Pakets in eine der Warteschlangen für besetzte Adressen zu schreiben; und eine zweite Selektoreinrichtung (44), die dazu geeignet ist, ein Adressensignal von jeder der Warteschlangen (41, 42, 43₁ –43_N ) für besetzte Adressen abzurufen, ein Idle/Busy-Status-Bit von der Speichereinrichtung (46) abzurufen, die dem von den Warteschlangen für besetzte Adressen abgerufenen Adressensignal entspricht, zu bestimmen, ob das abgerufene Idle/Busy-Bit den Wert "0" oder "1" hat, und das abgerufene Adressensignal der Warteschlange für freie Adressen und dem zugeordneten Eingangspuffer zuzuführen, wenn das abgerufene Idle/Busy-Status-Bit den Wert "0" hat, oder das abgerufene Adressensignal in den Warteschlangen für besetzte Adressen zu belassen, wenn das abgerufene Idle/Busy-Status-Bit den Wert "1" hat.
Paketvermittlungssystem nach Anspruch 4, dadurch gekennzeichnet, daß die zweite Selektoreinrichtung (44) dazu geeignet ist, das Adressensignal von jeder der Warteschlangen für besetzte Adressen gemäß der Priorität der darin gespeicherten Pakete abzurufen.
Paketvermittlungssystem nach einem der vorangehenden Ansprüche, ferner gekennzeichnet durch eine Einrichtung (21) zum sequentiellen Empfangen eines Idle/Busy-Status-Bits von jedem der Ausgangscontroller und zum Erzeugen eines Schreibadressensignals und zum Übertragen des Schreibadressensignals zusammen mit dem Idle/Busy-Status an alle Eingangscontroller, um das Idle/Busy-Status-Bit in die Speichereinrichtung (46) der Eingangscontroller zu schreiben.