DE69531244T2 - Vereinfachter doppel-damaszenen prozess für die herstellung einer mehrlagen-metallisierung und einer verbindungsstruktur - Google Patents
Vereinfachter doppel-damaszenen prozess für die herstellung einer mehrlagen-metallisierung und einer verbindungsstruktur Download PDFInfo
- Publication number
- DE69531244T2 DE69531244T2 DE69531244T DE69531244T DE69531244T2 DE 69531244 T2 DE69531244 T2 DE 69531244T2 DE 69531244 T DE69531244 T DE 69531244T DE 69531244 T DE69531244 T DE 69531244T DE 69531244 T2 DE69531244 T2 DE 69531244T2
- Authority
- DE
- Germany
- Prior art keywords
- insulating layer
- layer
- opening
- conductive
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
Description
- Technisches Gebiet
- Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einer Verbindungsstruktur mit einer leitenden Verdrahtung und leitenden Durchgängen auf einem Substrat, und einen Doppel-Damaszen-Prozess zum Herstellen einer Verbindungsstruktur. Die Erfindung findet insbesondere bei der Fertigung von Submikrometerschaltungen Anwendung.
- Technischer Hintergrund
- Die steigenden Anforderungen hinsichtlich Dichte und Effizienz im Zusammenhang mit der Halbleiterverdrahtung mit Ultrahöchstintegration macht Ansprechveränderungen bei der Verbindungstechnologie erforderlich, die als eine der anspruchvollsten Aspekte der Ultrahöchstintegrationstechnologie angesehen wird. Forderungen nach hoher Dichte bei der Halbleiterverdrahtung mit Ultrahöchstintegration machen planarisierte Schichten mit minimaler Beabstandung zwischen leitenden Verdrahtungsleitungen erforderlich.
- Ein herkömmliches Verfahren zum Herstellen von Verbindungsstrukturen umfasst die Anwendung eines subtraktiven Ätz- oder eines Hinterätz-Schritts als primäre Metallstrukturier-Technik. Eine solche herkömmliche Technik ist teilweise in
1(a) –1(b) gezeigt, in denen eine Isolierschicht12 , wie z. B. eine Oxidschicht, auf einem Halbleitersubstrat11 , wie z. B. einem monokristallinem Silizium, ausgebildet ist, wobei leitende Kontakte/Durchgänge13 in der Isolierschicht12 ausgebildet sind. Eine Metallschicht14 , wie z. B. Aluminium oder Wolfram, ist auf der Isolierschicht12 aufgebracht, und eine Fotoresiststruktur15 ist entsprechend der Verdrahtungsstruktur auf der Metall schicht14 ausgebildet. Nach dem Ätzen wird eine dielektrische Schicht16 auf die entstandene Verdrahtungsstruktur14 aufgebracht. Die Verbindungsstruktur weist die leitenden Kontakte/Durchgänge13 und die leitende Verdrahtung14 auf. - Bei Anwendung eines solchen herkömmlichen Verfahrens ist es extrem schwierig, eine planarisierte Schicht nach dem Füllen der Zwischenräume zwischen der leitenden Verdrahtung
14 , wie z. B. durch chemisch-mechanische Polier- (CMP-) Planarisierungstechniken, herzustellen. Ferner führt eine solche herkömmliche Technik häufig zur Bildung von in1(b) gezeigten Hohlräumen17 in dem Zwischenraum zwischen den Schaltungsverdrahtungen14 . Zusätzliche Schwierigkeiten sind das Einfangen von Verunreinigungen oder flüchtigen Materialien in den Abständen zwischen den Leitungen, die die Vorrichtung beschädigen können. Ferner führt das herkömmliche Hinterätz-Verfahren zu Fehlern, die, selbst wenn sie nur kosmetischer Natur sind, einen Wettbewerbsnachteil auf dem Markt zur Folge haben. - Weitere Nachteile herkömmlicher Hinterätz-Verfahren sind eine unzureichende Abdeckung der Metallstufe, wobei durch Metallrückstände verursachte Kurzschlüsse zu Ungleichmäßigkeiten bei der Fertigung führen, niedrige Ausbeute, Unsicherheiten bei der Zuverlässigkeit und mangelhafte Erweiterbarkeit der Ultrahöchstintegration. Es ist von Bedeutung, dass herkömmliche Hinterätz-Verfahren nicht in der Lage waren, zu in ausreichendem Maße planarisierten Schichten mit Abständen zwischen den Leitungen von weniger als 3,5 Mikrometern zu führen.
- Ein früherer Versuch zur Eliminierung der Nachteile bei herkömmlichen Hinterätz-Verfahren zum Bereitstellen von Verbindungsstrukturen umfasst eine Einzel-Damaszen-Technik. Das Damaszen-Verfahren, ein Verfahren, das jahrhundertelang bei der Fertigung von Schmuck angewandt worden ist, ist in jüngster Zeit für die Anwendung in der Halbleiterindustrie adaptiert worden. Das Damaszen-Verfahren umfasst grundsätzlich das Herstellen eines Grabens, der mit einem Metall gefüllt wird. Somit unterscheidet sich das Damaszen-Verfahren von den herkömmlichen Hinterätz-Verfahren zum Herstellen einer Verbindungsstruktur durch das Ausbilden eines Grabens, der mit Metall gefüllt wird, wobei dem Ausbilden ein Planarisierungsvorgang folgt; wohingegen das herkömmliche Hinterätz-Verfahren das Aufbauen einer Metall-Verdrahtungsschicht und das Füllen der Abstände zwischen den Leitungen mit einem dielektrischen Material umfasst.
- Eine dem Stand der Technik entsprechende Einzel-Damaszen-Technik ist in
2(a) –2(e) gezeigt, in denen die Isolierschicht22 auf ein Halbleitersubstrat21 aufgebracht ist. Eine Fotoresiststruktur23 wird auf der Isolierschicht22 hergestellt, und Öffnungen werden durch reaktives Ionenätzen (RIE) in der Isolierschicht22 ausgebildet. Anschließend wird ein Metall24 , wie z. B. Wolfram, in den Öffnungen und auf die Isolierschicht22 aufgebracht, z. B. durch chemische Aufdampfung, wie in2(d) gezeigt. Alternativ kann heißes Aluminium25 in den Öffnungen und auf die Isolierschicht22 aufgebracht werden, wie in2(e) gezeigt. Somit führt die dem Stand der Technik entsprechende Einzel-Damaszen-Technik zu einer einzelnen leitenden Öffnung, z. B. einem leitenden Durchgang. Beim Planarisieren und Wiederholen der vorgenannten Schritte, z. B. durch Aufbringen einer zweiten Isolierschicht33 , von Metall35 und Planarisieren, wird eine Verbindungsstruktur erhalten, wie in3 gezeigt. Die erste Schicht weist leitende Durchgänge34 mit einer leitenden Verdrahtung35 in der zweiten Isolierschicht33 auf. - Die Einzel-Damaszen-Technik bietet den Vorteil der verbesserten Planarisierung; sie ist jedoch zeitaufwendig, da sie zahlreiche Bearbeitungsschritte erforderlich macht. Unerwünschterweise existiert ein Interface zwischen dem leitenden Durchgang und der leitenden Verdrahtung. Ferner können adäquate planarisierte Schichten mit einem Abstand zwischen den Leitungen von weniger als 0,35 μ nicht realisiert werden.
- Eine Verbesserung bei dem Einzel-Damaszen-Prozess, der als Doppel-Damaszen-Prozess bezeichnet wird, ist kürzlich von IBM entwickelt worden. Siehe z. B. Joshi "A New Damascene Structure for Submicrometer Interconnect Wiring", IEEE Electron Letters, Vol. 14, Nr. 3, März 1999, Seite 129–132; und Kaanta et al. "Dual Damascene: A ULSI Wiring Technology", 11.–12. Juni 1991 VMIC-Konferenz, IEEE, Seite 144–152. Die Anwendung einer Damaszen-Technik, bei der das Dielektrikum durch chemisch-mechanisches Polieren planarisiert worden ist, ist bei Kenny et al. "A Buried-Plate Trench Cell for a 64-Mb DRAM"; 1992 Symposium on VLSI Technology Digest of Technical Papers, IEEE, Seite 14 und 15, beschrieben.
- Im US-Patent Nr. 5,262,354 ist ein dreistufiges Verfahren zum Herstellen elektrisch leitender Durchgänge und Leitungen unter Anwendung einer Damaszen-Technik zum Herstellen von Leitungen auf einem Substrat beschrieben. Ferner beschreibt das Patent die Vorteile des chemisch-mechanischen Polierens mit einem Aluminiumschlamm in verdünnter Salpetersäure zum Planarisieren einer dielektrischen Fläche. In dem US-Patent Nr. 5,093,279 ist ein Laser-Ablations-Damaszen-Prozess zum Planarisieren von Metall-/Polymerstrukturen bei der Fertigung sowohl von Metallisierungsschichten eines von Ebene zu Ebene verlaufendenden Durchgangs als auch von Strukturierungsschichten in integrierten Schaltungsverbindungen beschrieben.
- In EP-A-0 435 187 ist ein Verfahren zum Fertigen einer Halbleitervorrichtung beschrieben. Das Verfahren umfasst das Herstellen mehrerer Isolierfilme, das Ätzen eines dritten Isolierfilms zum Herstellen eines Grabens und das separate Ätzen einer Ätzstoppschicht und eines ersten Isolierfilms zum Herstellen eines Durchgangs. In EP-A-0-463 972 ist ein Prozess zum Fertigen eines elektrischen Kontakts auf einem aktiven Teil einer in einem MIS integrierten Schaltung beschrieben. Das Verfahren umfasst das Aufbringen mehrerer Isolierschichten, einschließlich einer Ätzstoppschicht, das Herstellen eines Grabens und das anschließende Herstellens eines Durchgangs. In US4,472,240 ist ein Verfahren zum Herstellen einer Vertiefung in einem Halbleitersubstrat be schrieben. Auch hier wird die Vertiefung in zwei Schritten hergestellt, bei dem ersten Schritt handelt es sich um das Herstellen einer flachen Vertiefung und bei dem zweiten Schritt um das Herstellen einer zweiten Vertiefung in der Unterfläche der ersten Vertiefung.
- Die Doppel-Damaszen-Technik umfasst das gleichzeitige Herstellen eines leitenden Durchgangs und einer leitenden Verdrahtung, wodurch weniger Handhabungsschritte erforderlich sind als bei der Einzel-Damaszen-Technik und das Interface zwischen dem leitenden Durchgang und der leitenden Verdrahtung eliminiert wird, das bei der Einzel-Damaszen-Technik zwangsläufig gebildet wird. Die Doppel-Damaszen-Technik ist in
4(a) –4(c) gezeigt, in denen eine Isolierschicht42 auf einem Halbleitersubstrat41 aufgebracht ist und anschließend durch Anwendung herkömmlicher fotolithografischer Techniken strukturiert wird, um eine erste Öffnung43 auszubilden, die ungefähr die Größe des endgültigen Durchgangs aufweist. Anschließend wird, wie in4(b) gezeigt, eine Fotoresistschicht44 aufgebracht und strukturiert, um eine zweite Öffnung herzustellen, die ungefähr die Größe des endgültigen Grabens aufweist. Es wird dann ein anisotropes reaktives Ionenätzen (RIE) durchgeführt, das die erste und die zweite Öffnung in der Isolierschicht42 dupliziert, wodurch ein Durchgang und ein Graben hergestellt werden. Anschließend wird ein leitendes Material, wie z. B. Aluminium, Wolfram, Kupfer oder Legierungen daraus mit oder ohne Haft-/Sperrschicht, z. B. Titannitrid oder eine Titanwolframlegierung, unter dem leitenden Material, aufgebracht, um einen leitenden Durchgang46 und eine leitende Verdrahtung47 herzustellen, wie in4(c) gezeigt. Dieser Prozess wird wiederholt, um mehrere Schichten herzustellen, wie z. B. einen zweiten leitenden Durchgang48 und eine zweite leitende Schaltungsverdrahtung49 , wie ebenfalls in4(c) gezeigt. Die daraus resultierende Struktur ist durch ein Interface zwischen den separat ausgebildeten leitenden Strukturen, d. h. zwischen der ersten leitenden Verdrahtung und dem zweiten leitenden Durchgang, gekennzeichnet; es ist jedoch kein Interface zwischen dem leitenden Durchgang und der leitenden Verdrahtung jeder separat ausgebildeten Struktur ausgebildet. - Obwohl die Doppel-Damaszen-Technik Vorteile gegenüber der herkömmlichen Hinterätz-Technik und der Einzel-Damaszen-Technik bietet, hat sich herausgestellt, dass sie auch mehrere Nachteile hat. Es hat sich herausgestellt, dass es bei Anwendung der Doppel-Damaszen-Technik extrem schwierig ist, das Profil der Durchgänge und Gräben zu steuern und es somit schwierig ist, die Tiefe und den spezifischen Widerstand der leitenden Verdrahtung zu steuern. Ferner sind keine zufriedenstellenden planarisierten Flächen mit einem Abstand zwischen den Leitungen von weniger als 0,35 Mikrometer mittels der oben beschriebenen Doppel-Damaszen-Technik realisierbar.
- Offenlegung der Erfindung
- Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein verbessertes Doppel-Damaszen-Verfahren zum Herstellen einer Verbindungsstruktur mit verbesserter Steuerung des Profils von leitenden Durchgänge und einer leitenden Verdrahtung bereitzustellen.
- Die Erfindung ist in den beiliegenden Patentansprüchen definiert.
- Weitere Aufgaben, Vorteile und andere Merkmale der Erfindung sind teilweise in der nachfolgenden Beschreibung aufgeführt und werden für Fachleute auf dem Sachgebiet teilweise bei Prüfung des Nachstehenden oder bei Durchführung der Erfindung offensichtlich. Die Aufgaben und Vorteile der Erfindung sind wie insbesondere in den beiliegenden Patentansprüchen aufgeführt realisierbar.
- Kurze Beschreibung der Zeichnungen
-
1(a) und1(b) zeigen sequentielle Querschnitte eines dem Stand der Technik entsprechenden Halbleitersubstrats mit Darstellung der Herstellung eines leitenden Durchgangs und einer leitenden Verdrahtung; -
2(a) bis2(e) zeigen sequentielle Querschnitte einer durch Anwendung der Einzel-Damaszen-Technik hergestellten, dem Stand der Technik entsprechenden Struktur; -
3 zeigt ein durch Wiederholen einer Einzel-Damaszen-Technik gefertigtes, dem Stand der Technik entsprechendes Halbleitersubstrat; -
4(a) bis4(c) zeigen sequentielle Querschnitte einer durch Anwendung der Doppel-Damaszen-Technik hergestellten, dem Stand der Technik entsprechenden Struktur; -
5(a) bis5(c) zeigen sequentielle Querschnitte einer Halbleitervorrichtung mit einem leitenden Durchgang und einer leitenden Verdrahtung, die gemäß einer Ausführungsform der vorliegenden Erfindung hergestellt worden sind. -
6 zeigt einen Querschnitt der Halbleitervorrichtung, die gemäß der vorliegenden Erfindung hergestellt worden ist. - Beschreibung der Erfindung
- Die vorliegende Erfindung betrifft die Fertigung einer Halbleitervorrichtung mit einem Substrat und mehreren vertikal darauf ausgebildeten planarisierten Schichten, und eine Verbindungsstruktur mit leitenden Durchgängen und einer leitenden Verdrahtung, wobei die Profile der leitenden Durchgänge und der leitenden Verdrahtung akkurat gesteuert werden, um einen minimalen Abstand zwischen den Leitungen zu erreichen, wie er in der Vorschrift für Konfigurationen mit hoher Dichte gefordert ist. Vorzugsweise ist der Abstand zwischen den Leitungen kleiner als ungefähr 0,35 μ. Es wird besonders bevorzugt, dass ein Abstand zwischen den Leitungen von ungefähr 0,05 μ bis ungefähr 0,18 μ, bei der bevorzugtesten Variante von ungefähr 0,05 μ bis ungefähr 0,10 μ vorhanden ist. Eine Halbleitervorrichtung mit solchen verbesserten Durchgangs- und Verdrahtungsprofilen und minimalem Abstand zwischen den Leitungen wird durch den erfindungsgemäßen Prozess realisiert, der eine Sequenz aus Handhabungsschritten, einschließlich einer Doppel-Damaszen-Technik, umfasst, bei der Durchgänge und Gräben gleichzeitig mit einem leitenden Material gefüllt werden.
- Es wird eine Doppel-Damaszen-Technik beschrieben, bei der die Durchgänge und Gräben gleichzeitig mit einem leitenden Material gefüllt werden, das herkömmlicherweise bei der Fertigung von Verbindungsstrukturen verwendet wird, wie z. B. Aluminium, Wolframkupfer und Legierungen mit oder ohne Haft-/Sperrschicht. Das leitende Material wird durch Anwendung von auf dem Sachgebiet bekannten Techniken gleichzeitig in den Durchgängen und Gräben aufgebracht. Beispielsweise können Metallisierungstechniken, wie z. B. verschiedene Arten von chemischen Aufdampf- (CVD-) Prozessen, einschließlich Tiefdruck-CVD (LPCVD) und plasmaunterstützter chemischer Aufdampfung (PECVD), angewandt werden. Normalerweise werden, wenn Metalle mit hohem Schmelzpunkt, wie z. B. Wolfram, aufgebracht werden, CVD-Techniken angewandt. Metalle mit niedrigem Schmelzpunkt, wie z. B. Aluminium und Legierungen auf Aluminiumbasis, einschließlich Aluminiumkupferlegierungen, können durch Aufschmelzen oder Aufsputtern aufgebracht werden. Polysilizium kann ebenfalls als leitendes Material in der Verbindungsstruktur verwendet werden.
- Die verschiedenen Ausführungsformen der vorliegenden Erfindung umfassen die Verwendung bekannter Planarisierungstechniken, wie z. B. herkömmliche chemisch-mechanische Planarisierungstechniken. Siehe z. B. US-Patente Nr. 5,262,354 und 4,944,836, die hierin in ihrer Gesamtheit zum Gegenstand der vorliegenden Erfindung gemacht werden.
- Es wird die Herstellung von Öffnungen, wie z. B. Durchgängen und Gräben, unter Anwendung herkömmlicher fotolithografischer Techniken, einschließlich der Verwendung von Fotoresist, Masken, Ätzrezepturen und Ätztechniken, wie z. B. Plasmaätzen und reaktives Ionenätzen, beschrieben. Bei den verschiedenen Ausführungsformen der vorliegenden Erfindung wird ferner eine Ätzstoppschicht, wie z. B. eine Nitridschicht, vorzugsweise aus Siliziumnitrid (Si3N4) verwendet. Die Ätzstoppschichten werden herkömmlicherweise auf dem Gebiet der Halbleiterfertigung verwendet, das gleiche gilt auch für die Aufbringverfahren, z. B. durch CVD oder Plattierung.
- Die vorliegende Erfindung umfasst ein herkömmliches Halbleitersubstrat, wie z. B. ein monokristallines Silizium, und herkömmliche Isolierschichten, wie z. B. Oxidschichten, z. B. Schichten aus einem Siliziumoxid, die auf herkömmliche Weise hergestellt werden, wie z. B. durch thermische Oxidation einer aufgebrachten Siliziumschicht, plasmaunterstützte CVD-, thermisch unterstützte CVD- und Aufschleudertechniken.
- Eine erste Ausführungsform der vorliegenden Erfindung ist sequentiell schematisch in
5(a) bis5(c) gezeigt, in denen eine erste Isolierschicht52 auf ein Halbleitersubstrat51 aufgebracht ist und eine Ätzstoppschicht53 auf die erste Isolierschicht52 aufgebracht ist. Bei der Ätzstoppschicht kann es sich um ein beliebiges geeignetes Stoppmaterial handeln, das derart ausgewählt wird, dass es mit den Isolierschichten vereinbar ist. Wenn z. B. die Isolierschichten aus Siliziumoxid gebildet sind, kann die Ätzstoppschicht aus Siliziumnitrid, Siliziumoxynitrid oder undotiertem Polysilizium gebildet sein. Eine zweite Isolierschicht54 wird auf die Ätzstoppschicht53 aufgebracht und eine erste Fotoresistmaske55 wird auf der zweiten Isolierschicht hergestellt. Eine erste Öffnung wird durch einen ersten Ätzprozess, wie in5(a) gezeigt, vorzugsweise durch anisotropes Ätzen, bei einer bevorzugteren Variante durch reaktives Ionenätzen, in der zweiten Isolierschicht54 ausgebildet, wobei sie sich jedoch nicht durch die Ätzstoppschicht53 erstreckt. Die Größe der ersten Öffnung ist ungefähr der Größe des endgültigen Durchgangs gleich. Gemäß5(b) wird nach dem Entfernen der ersten Fotoresistmaske55 eine zweite Fotoresistmaske56 auf der zweiten Isolierschicht54 hergestellt und wird ein Graben in der zweiten Isolierschicht54 ausgebildet, um die erste Öffnung in einem zweiten Ätzprozess aufzunehmen, während die erste Öffnung verlängert wird, wie durch Phantomlinien dargestellt. Gemäß5(c) wird der Graben in der zweiten Isolierschicht54 ausgebildet, während gleichzeitig die erste Öffnung durch die Ätzstoppschicht53 und die erste Isolierschicht52 verlängert wird. Die Doppel-Damaszen-Metallisierungstechnik wird dann angewandt, um den Durchgang und den Graben gleichzeitig mit leitendem Material zu füllen, um eine Verbindung herzustellen, wobei der leitende Durchgang eine elektrische Verbindung zwischen der leitenden Verdrahtung und dem Substrat bildet. - Bei einer ersten Ausführungsform bietet der erste Ätzprozess eine größere Selektivität hinsichtlich der Ätzstoppschicht als der zweite Ätzprozess. Wie auf dem Sachgebiet bekannt, bedeutet eine größere Selektivität hinsichtlich der Ätzstoppschicht, dass die Isolierschicht mit einer höheren Rate geätzt wird als die Ätzstoppschicht. Nach dem gleichzeitigen Füllen des Durchgangs und des Grabens mit einem leitenden Material wird die zweite Isolierschicht
54 planarisiert, vorzugsweise durch chemisch-mechanisches Polieren. Diese erste Ausführungsform bietet eine verbesserte Steuerung der Profile des Durchgangs und des Grabens durch Ermöglichen einer besseren Steuerung ihrer Tiefe. - Die verbesserte Doppel-Damaszen-Technik gemäß der vorliegenden Erfindung ermöglicht das Herstellen von Verbindungsstrukturen, bei denen die Abstände zwischen den Leitungen, d. h. die Distanz zwischen leitenden Leitungen, minimiert wird.
6 zeigt eine Schaltungsverdrahtungsstruktur mit einer ersten Isolierschicht92 auf einem Halbleitersubstrat91 und einer zweiten Isolierschicht93 auf der ersten Isolierschicht92 , mit leitenden Durchgängen94 und leitender Verdrahtung oder leitenden Leitungen95 . Der Abstand D zwischen den leitenden Leitungen95 kann bei der vorliegenden Erfindung vorzugsweise reduziert werden, wie von der Vorschrift für Konfigurationen mit hoher Dichte gefordert. Vorzugsweise ist der Abstand zwischen den Leitungen kleiner als ungefähr 0,35 μ. Es wird besonders bevorzugt, dass der Abstand zwischen den Leitungen von ungefähr 0,05 μ bis ungefähr 0,18 μ beträgt, bei der bevorzugtesten Variante von ungefähr 0,05 μ bis ungefähr 0,10 μ. Somit ermöglicht die vorliegende Erfindung die Fertigung von Halbleitervorrichtungen mit einer verbesserten Dichte und Ultrahöchstintegration, die mehrere planarisierte Schichten mit reduziertem Abstand zwischen den Leitungen aufweisen.
Claims (10)
- Verfahren zum Herstellen einer leitenden Verdrahtung und eines Durchgangs auf einem Substrat (
51 ), mit folgenden Schritten: (a) Herstellen einer ersten Isolierschicht (52 ) auf dem Substrat; (b) Herstellen einer Ätzstoppschicht (53 ) auf der ersten Isolierschicht; (c) Herstellen einer zweiten Isolierschicht (54 ) auf der Ätzstoppschicht; (d) Herstellen, durch Anwendung eines ersten Ätzprozesses, einer Öffnung in der zweiten Isolierschicht an einer ersten Stelle, an der der Durchgang gewünscht ist, wobei die Öffnung durch die zweite Isolierschicht, jedoch nicht durch die Ätzstoppschicht verläuft; (e) Herstellen, durch Anwendung eines zweiten Ätzprozesses, eines Grabens in der zweiten Isolierschicht an einer zweiten Stelle, an der die Verdrahtung gewünscht ist, während gleichzeitig die Öffnung durch die Ätzstoppschicht und durch die erste Isolierschicht verlängert wird, wobei der Graben breiter ist als die Öffnung und diese vollständig aufnimmt; und (f) gleichzeitiges Aufbringen eines leitenden Materials in der Öffnung und in dem Graben, so dass das leitende Material die Öffnung und den Graben vollständig ausfüllt, der Graben die leitende Verdrahtung bildet, die Öffnung in der Ätzstoppschicht und der ersten Isolierschicht den leitenden Durchgang bildet und der leitende Durchgang eine elektrische Verbindung zwischen der leitenden Verdrahtung und dem Substrat bildet. - Verfahren nach Anspruch 1, bei dem die Ätzstoppschicht aus Siliziumnitrid, Siliziumoxynitrid oder Polysilizium gebildet ist und die ersten und zweiten Isolierschichten aus Siliziumoxid gebildet sind.
- Verfahren nach einem der vorhergehenden Ansprüche, ferner mit dem Schritt des Herstellens einer ersten strukturierten Maske (
55 ) mit einer ersten Maskenöffnung über der zweiten Isolierschicht, die deckungsgleich über der ersten Stelle angeordnet ist, vor dem Herstellen der Öffnung in der zweiten Isolierschicht. - Verfahren nach Anspruch 3, ferner mit dem Schritt des Entfernens der ersten Maske und Erzeugen einer zweiten Maske (
56 ) mit einer zweiten Öffnung über der zweiten Isolierschicht, die deckungsgleich mit der zweiten Stelle angeordnet ist, vor dem Herstellen des Grabens in der zweiten Isolierschicht und gleichzeitiges Herstellen des Durchgangs durch die Ätzstoppschicht und die erste Isolierschicht. - Verfahren nach Anspruch 4, bei dem der erste Ätzprozess und der zweite Ätzprozess Plasmaätzprozesse sind.
- Verfahren nach Anspruch 4, bei dem der erste Ätzprozess und der zweite Ätzprozess Prozesse zum reaktiven Ionenätzen sind.
- Verfahren nach Anspruch 6, bei dem der erste Ätzprozess eine höhere Selektivität bezüglich der Ätzstoppschicht aufweist als der zweite Ätzprozess.
- Verfahren nach Anspruch 7, ferner mit dem Schritt des Glättens der zweiten Isolierschicht zum Glätten der leitenden Verdrahtung und der zweiten Isolierschicht.
- Verfahren nach Anspruch 8, bei dem der Schritt des Glättens durch chemisch-mechanisches Polieren erfolgt.
- Verfahren nach Anspruch 8 oder 9, bei dem das leitende Material ein Metall aufweist, und zwar Aluminium, Wolfram oder Kupfer oder Legierungen daraus mit oder ohne Haft-/Sperrschicht.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US320516 | 1994-10-11 | ||
US08/320,516 US5635423A (en) | 1994-10-11 | 1994-10-11 | Simplified dual damascene process for multi-level metallization and interconnection structure |
PCT/US1995/012194 WO1996012297A2 (en) | 1994-10-11 | 1995-09-25 | Simplified dual damascene process for multilevel metallization and interconnection structure |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69531244D1 DE69531244D1 (de) | 2003-08-14 |
DE69531244T2 true DE69531244T2 (de) | 2004-04-15 |
Family
ID=23246781
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69531244T Expired - Lifetime DE69531244T2 (de) | 1994-10-11 | 1995-09-25 | Vereinfachter doppel-damaszenen prozess für die herstellung einer mehrlagen-metallisierung und einer verbindungsstruktur |
Country Status (5)
Country | Link |
---|---|
US (1) | US5635423A (de) |
EP (1) | EP0761014B1 (de) |
DE (1) | DE69531244T2 (de) |
TW (1) | TW293149B (de) |
WO (1) | WO1996012297A2 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102007005140A1 (de) * | 2007-02-01 | 2008-08-07 | Infineon Technologies Austria Ag | Verfahren zur Herstellung einer Bauelementstruktur mit einer Dieletrikumsschicht |
Families Citing this family (235)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5756397A (en) * | 1993-12-28 | 1998-05-26 | Lg Semicon Co., Ltd. | Method of fabricating a wiring in a semiconductor device |
US6093615A (en) | 1994-08-15 | 2000-07-25 | Micron Technology, Inc. | Method of fabricating a contact structure having a composite barrier layer between a platinum layer and a polysilicon plug |
US5814529A (en) * | 1995-01-17 | 1998-09-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor |
US5658829A (en) | 1995-02-21 | 1997-08-19 | Micron Technology, Inc. | Semiconductor processing method of forming an electrically conductive contact plug |
US5726498A (en) * | 1995-05-26 | 1998-03-10 | International Business Machines Corporation | Wire shape conferring reduced crosstalk and formation methods |
US6022799A (en) * | 1995-06-07 | 2000-02-08 | Advanced Micro Devices, Inc. | Methods for making a semiconductor device with improved hot carrier lifetime |
US5614765A (en) * | 1995-06-07 | 1997-03-25 | Advanced Micro Devices, Inc. | Self aligned via dual damascene |
JPH0964179A (ja) * | 1995-08-25 | 1997-03-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH09153545A (ja) * | 1995-09-29 | 1997-06-10 | Toshiba Corp | 半導体装置及びその製造方法 |
US6004875A (en) | 1995-11-15 | 1999-12-21 | Micron Technology, Inc. | Etch stop for use in etching of silicon oxide |
US6294799B1 (en) * | 1995-11-27 | 2001-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating same |
US6709562B1 (en) * | 1995-12-29 | 2004-03-23 | International Business Machines Corporation | Method of making electroplated interconnection structures on integrated circuit chips |
US6946716B2 (en) * | 1995-12-29 | 2005-09-20 | International Business Machines Corporation | Electroplated interconnection structures on integrated circuit chips |
US5741626A (en) * | 1996-04-15 | 1998-04-21 | Motorola, Inc. | Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC) |
KR100215847B1 (ko) * | 1996-05-16 | 1999-08-16 | 구본준 | 반도체 장치의 금속 배선 및 그의 형성 방법 |
KR100215846B1 (ko) * | 1996-05-16 | 1999-08-16 | 구본준 | 반도체장치의 배선형성방법 |
US6043164A (en) * | 1996-06-10 | 2000-03-28 | Sharp Laboratories Of America, Inc. | Method for transferring a multi-level photoresist pattern |
US5726100A (en) * | 1996-06-27 | 1998-03-10 | Micron Technology, Inc. | Method of forming contact vias and interconnect channels in a dielectric layer stack with a single mask |
US6429120B1 (en) | 2000-01-18 | 2002-08-06 | Micron Technology, Inc. | Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals |
US5693563A (en) * | 1996-07-15 | 1997-12-02 | Chartered Semiconductor Manufacturing Pte Ltd. | Etch stop for copper damascene process |
KR100442407B1 (ko) * | 1996-07-18 | 2004-07-30 | 어드밴스드 마이크로 디바이시즈,인코포레이티드 | 에칭 스톱을 이용하여 스태거된 상호 접속 라인을 생성하는 집적회로 |
US5854515A (en) * | 1996-07-23 | 1998-12-29 | Advanced Micro Devices, Inc. | Integrated circuit having conductors of enhanced cross-sectional area |
US5691250A (en) * | 1996-08-29 | 1997-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd | Method of forming a metal contact to a novel polysilicon contact extension |
FR2754391B1 (fr) | 1996-10-08 | 1999-04-16 | Sgs Thomson Microelectronics | Structure de contact a facteur de forme eleve pour circuits integres |
US5847462A (en) * | 1996-11-14 | 1998-12-08 | Advanced Micro Devices, Inc. | Integrated circuit having conductors of enhanced cross-sectional area with etch stop barrier layer |
JPH10214896A (ja) * | 1996-11-29 | 1998-08-11 | Toshiba Corp | 半導体装置の製造方法及び製造装置 |
US6537905B1 (en) | 1996-12-30 | 2003-03-25 | Applied Materials, Inc. | Fully planarized dual damascene metallization using copper line interconnect and selective CVD aluminum plug |
KR100219508B1 (ko) * | 1996-12-30 | 1999-09-01 | 윤종용 | 반도체장치의 금속배선층 형성방법 |
US7510961B2 (en) | 1997-02-14 | 2009-03-31 | Micron Technology, Inc. | Utilization of energy absorbing layer to improve metal flow and fill in a novel interconnect structure |
US5801094A (en) * | 1997-02-28 | 1998-09-01 | United Microelectronics Corporation | Dual damascene process |
GB2325083B (en) * | 1997-05-09 | 1999-04-14 | United Microelectronics Corp | A dual damascene process |
US6025116A (en) * | 1997-03-31 | 2000-02-15 | Siemens Aktiengesellschaft | Etching of contact holes |
DE19715501C1 (de) * | 1997-04-14 | 1998-06-25 | Fraunhofer Ges Forschung | Verfahren zur Strukturierung von dünnen Metallschichten |
US5876614A (en) * | 1997-04-18 | 1999-03-02 | Storage Technology Corporation | Method of wet etching aluminum oxide to minimize undercutting |
EP0881669B1 (de) * | 1997-05-30 | 2005-12-14 | STMicroelectronics S.r.l. | Verfahren zur Herstellung eines Germanium-implantierten bipolaren Heteroübergangtransistors |
US6057227A (en) * | 1997-06-23 | 2000-05-02 | Vlsi Technology, Inc. | Oxide etch stop techniques for uniform damascene trench depth |
JP3350638B2 (ja) * | 1997-06-26 | 2002-11-25 | 沖電気工業株式会社 | 半導体素子の製造方法 |
EP0995228A1 (de) * | 1997-06-26 | 2000-04-26 | Advanced Micro Devices, Inc. | Doppel damaszenen ätzverfahren |
US6171957B1 (en) | 1997-07-16 | 2001-01-09 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method of semiconductor device having high pressure reflow process |
US6294455B1 (en) * | 1997-08-20 | 2001-09-25 | Micron Technology, Inc. | Conductive lines, coaxial lines, integrated circuitry, and methods of forming conductive lines, coaxial lines, and integrated circuitry |
US6100184A (en) * | 1997-08-20 | 2000-08-08 | Sematech, Inc. | Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer |
US6080655A (en) * | 1997-08-21 | 2000-06-27 | Micron Technology, Inc. | Method for fabricating conductive components in microelectronic devices and substrate structures thereof |
US6187677B1 (en) | 1997-08-22 | 2001-02-13 | Micron Technology, Inc. | Integrated circuitry and methods of forming integrated circuitry |
US6143616A (en) | 1997-08-22 | 2000-11-07 | Micron Technology, Inc. | Methods of forming coaxial integrated circuitry interconnect lines |
TW377501B (en) * | 1997-09-08 | 1999-12-21 | United Microelectronics Corp | Method of dual damascene |
US6066569A (en) * | 1997-09-30 | 2000-05-23 | Siemens Aktiengesellschaft | Dual damascene process for metal layers and organic intermetal layers |
US5877076A (en) * | 1997-10-14 | 1999-03-02 | Industrial Technology Research Institute | Opposed two-layered photoresist process for dual damascene patterning |
US5935762A (en) * | 1997-10-14 | 1999-08-10 | Industrial Technology Research Institute | Two-layered TSI process for dual damascene patterning |
US6107191A (en) * | 1997-11-07 | 2000-08-22 | Lucent Technologies Inc. | Method of creating an interconnect in a substrate and semiconductor device employing the same |
TW505984B (en) | 1997-12-12 | 2002-10-11 | Applied Materials Inc | Method of etching patterned layers useful as masking during subsequent etching or for damascene structures |
US6143476A (en) * | 1997-12-12 | 2000-11-07 | Applied Materials Inc | Method for high temperature etching of patterned layers using an organic mask stack |
US6057239A (en) | 1997-12-17 | 2000-05-02 | Advanced Micro Devices, Inc. | Dual damascene process using sacrificial spin-on materials |
US6291334B1 (en) * | 1997-12-19 | 2001-09-18 | Applied Materials, Inc. | Etch stop layer for dual damascene process |
KR100253385B1 (ko) | 1997-12-22 | 2000-05-01 | 김영환 | 반도체 소자의 배선형성 방법 |
US6358849B1 (en) * | 1997-12-23 | 2002-03-19 | Texas Instruments Incorporated | Integrated circuit interconnect and method |
KR100494148B1 (ko) * | 1997-12-29 | 2006-05-22 | 매그나칩 반도체 유한회사 | 모스페트트랜지스터의금속배선층형성방법 |
US6169664B1 (en) * | 1998-01-05 | 2001-01-02 | Texas Instruments Incorporated | Selective performance enhancements for interconnect conducting paths |
US6028004A (en) * | 1998-01-06 | 2000-02-22 | International Business Machines Corporation | Process for controlling the height of a stud intersecting an interconnect |
US6051369A (en) * | 1998-01-08 | 2000-04-18 | Kabushiki Kaisha Toshiba | Lithography process using one or more anti-reflective coating films and fabrication process using the lithography process |
US6017813A (en) * | 1998-01-12 | 2000-01-25 | Vanguard International Semiconductor Corporation | Method for fabricating a damascene landing pad |
TW392324B (en) * | 1998-01-23 | 2000-06-01 | United Microelectronics Corp | Dual damascene process |
US6204168B1 (en) | 1998-02-02 | 2001-03-20 | Applied Materials, Inc. | Damascene structure fabricated using a layer of silicon-based photoresist material |
JPH11220025A (ja) * | 1998-02-03 | 1999-08-10 | Rohm Co Ltd | 半導体装置およびその製造方法 |
GB2337160B (en) * | 1998-02-13 | 2000-03-29 | United Intgrated Circuits Corp | Method of fabricating embedded dynamic random access memory |
TW368741B (en) * | 1998-02-26 | 1999-09-01 | United Microelectronics Corp | Manufacturing method for dual damascene |
US6245684B1 (en) * | 1998-03-13 | 2001-06-12 | Applied Materials, Inc. | Method of obtaining a rounded top trench corner for semiconductor trench etch applications |
US6214731B1 (en) * | 1998-03-25 | 2001-04-10 | Advanced Micro Devices, Inc. | Copper metalization with improved electromigration resistance |
US6197696B1 (en) * | 1998-03-26 | 2001-03-06 | Matsushita Electric Industrial Co., Ltd. | Method for forming interconnection structure |
TW374224B (en) * | 1998-04-03 | 1999-11-11 | United Microelectronics Corp | Dual damascene process for manufacturing low k dielectrics |
FR2777697B1 (fr) | 1998-04-16 | 2000-06-09 | St Microelectronics Sa | Circuit integre avec couche d'arret et procede de fabrication associe |
US6262450B1 (en) | 1998-04-22 | 2001-07-17 | International Business Machines Corporation | DRAM stack capacitor with vias and conductive connection extending from above conductive lines to the substrate |
GB2336715B (en) * | 1998-04-24 | 2000-03-15 | United Microelectronics Corp | Dual damascene structure and its manufacturing method |
US6063711A (en) * | 1998-04-28 | 2000-05-16 | Taiwan Semiconductor Manufacturing Company | High selectivity etching stop layer for damascene process |
DE19829152A1 (de) * | 1998-05-05 | 1999-11-18 | United Microelectronics Corp | Doppeltes Damaszierverfahren |
US6042999A (en) * | 1998-05-07 | 2000-03-28 | Taiwan Semiconductor Manufacturing Company | Robust dual damascene process |
TW383463B (en) | 1998-06-01 | 2000-03-01 | United Microelectronics Corp | Manufacturing method for dual damascene structure |
JP3186040B2 (ja) * | 1998-06-01 | 2001-07-11 | 日本電気株式会社 | 半導体装置の製造方法 |
US6680248B2 (en) | 1998-06-01 | 2004-01-20 | United Microelectronics Corporation | Method of forming dual damascene structure |
US6303489B1 (en) | 1998-06-03 | 2001-10-16 | Advanced Micro Devices, Inc. | Spacer - defined dual damascene process method |
US6153521A (en) * | 1998-06-04 | 2000-11-28 | Advanced Micro Devices, Inc. | Metallized interconnection structure and method of making the same |
GB2340657B (en) * | 1998-06-10 | 2000-07-05 | United Microelectronics Corp | Dual damascene technique |
US6165863A (en) | 1998-06-22 | 2000-12-26 | Micron Technology, Inc. | Aluminum-filled self-aligned trench for stacked capacitor structure and methods |
US6127258A (en) * | 1998-06-25 | 2000-10-03 | Motorola Inc. | Method for forming a semiconductor device |
US6025259A (en) * | 1998-07-02 | 2000-02-15 | Advanced Micro Devices, Inc. | Dual damascene process using high selectivity boundary layers |
US6319813B1 (en) | 1998-07-06 | 2001-11-20 | Micron Technology, Inc. | Semiconductor processing methods of forming integrated circuitry and integrated circuitry constructions |
US7135445B2 (en) * | 2001-12-04 | 2006-11-14 | Ekc Technology, Inc. | Process for the use of bis-choline and tris-choline in the cleaning of quartz-coated polysilicon and other materials |
US7547669B2 (en) * | 1998-07-06 | 2009-06-16 | Ekc Technology, Inc. | Remover compositions for dual damascene system |
US6211092B1 (en) * | 1998-07-09 | 2001-04-03 | Applied Materials, Inc. | Counterbore dielectric plasma etch process particularly useful for dual damascene |
US6328804B1 (en) | 1998-07-10 | 2001-12-11 | Ball Semiconductor, Inc. | Chemical vapor deposition of metals on a spherical shaped semiconductor substrate |
US6127263A (en) | 1998-07-10 | 2000-10-03 | Applied Materials, Inc. | Misalignment tolerant techniques for dual damascene fabrication |
US6140217A (en) * | 1998-07-16 | 2000-10-31 | International Business Machines Corporation | Technique for extending the limits of photolithography |
US6245662B1 (en) | 1998-07-23 | 2001-06-12 | Applied Materials, Inc. | Method of producing an interconnect structure for an integrated circuit |
TW374948B (en) * | 1998-07-28 | 1999-11-21 | United Microelectronics Corp | Method of prevention of poisoning trenches in dual damascene process structures and dielectric layer windows |
GB2340302B (en) * | 1998-07-29 | 2000-07-26 | United Microelectronics Corp | Method of manufacture using dual damascene process |
TW437040B (en) | 1998-08-12 | 2001-05-28 | Applied Materials Inc | Interconnect line formed by dual damascene using dielectric layers having dissimilar etching characteristics |
US6103616A (en) * | 1998-08-19 | 2000-08-15 | Advanced Micro Devices, Inc. | Method to manufacture dual damascene structures by utilizing short resist spacers |
US6440863B1 (en) * | 1998-09-04 | 2002-08-27 | Taiwan Semiconductor Manufacturing Company | Plasma etch method for forming patterned oxygen containing plasma etchable layer |
US6670209B1 (en) | 1998-09-11 | 2003-12-30 | Chartered Semiconductor Manufacturing Ltd. | Embedded metal scheme for liquid crystal display (LCD) application |
US6174803B1 (en) | 1998-09-16 | 2001-01-16 | Vsli Technology | Integrated circuit device interconnection techniques |
US6239017B1 (en) | 1998-09-18 | 2001-05-29 | Industrial Technology Research Institute | Dual damascene CMP process with BPSG reflowed contact hole |
US6326300B1 (en) | 1998-09-21 | 2001-12-04 | Taiwan Semiconductor Manufacturing Company | Dual damascene patterned conductor layer formation method |
US6225207B1 (en) * | 1998-10-01 | 2001-05-01 | Applied Materials, Inc. | Techniques for triple and quadruple damascene fabrication |
US6069082A (en) * | 1998-10-13 | 2000-05-30 | Chartered Semiconductor Manufacturing Ltd. | Method to prevent dishing in damascene CMP process |
JP3657788B2 (ja) | 1998-10-14 | 2005-06-08 | 富士通株式会社 | 半導体装置及びその製造方法 |
US6228758B1 (en) | 1998-10-14 | 2001-05-08 | Advanced Micro Devices, Inc. | Method of making dual damascene conductive interconnections and integrated circuit device comprising same |
US6472335B1 (en) * | 1998-10-19 | 2002-10-29 | Taiwan Semiconductor Manufacturing Company | Methods of adhesion promoter between low-K layer and underlying insulating layer |
US6165898A (en) * | 1998-10-23 | 2000-12-26 | Taiwan Semiconductor Manufacturing Company | Dual damascene patterned conductor layer formation method without etch stop layer |
US6004883A (en) * | 1998-10-23 | 1999-12-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual damascene patterned conductor layer formation method without etch stop layer |
JP4074014B2 (ja) * | 1998-10-27 | 2008-04-09 | 株式会社東芝 | 半導体装置及びその製造方法 |
US6037216A (en) * | 1998-11-02 | 2000-03-14 | Vanguard International Semiconductor Corporation | Method for simultaneously fabricating capacitor structures, for giga-bit DRAM cells, and peripheral interconnect structures, using a dual damascene process |
US6060380A (en) * | 1998-11-06 | 2000-05-09 | Advanced Micro Devices, Inc. | Antireflective siliconoxynitride hardmask layer used during etching processes in integrated circuit fabrication |
JP3312604B2 (ja) * | 1998-11-06 | 2002-08-12 | 日本電気株式会社 | 半導体装置の製造方法 |
US6265308B1 (en) | 1998-11-30 | 2001-07-24 | International Business Machines Corporation | Slotted damascene lines for low resistive wiring lines for integrated circuit |
US6077337A (en) * | 1998-12-01 | 2000-06-20 | Intel Corporation | Chemical-mechanical polishing slurry |
US6093632A (en) * | 1998-12-07 | 2000-07-25 | Industrial Technology Research Institute | Modified dual damascene process |
US6187211B1 (en) | 1998-12-15 | 2001-02-13 | Xerox Corporation | Method for fabrication of multi-step structures using embedded etch stop layers |
TW404007B (en) * | 1998-12-16 | 2000-09-01 | United Microelectronics Corp | The manufacture method of interconnects |
US6181011B1 (en) | 1998-12-29 | 2001-01-30 | Kawasaki Steel Corporation | Method of controlling critical dimension of features in integrated circuits (ICS), ICS formed by the method, and systems utilizing same |
US6287961B1 (en) | 1999-01-04 | 2001-09-11 | Taiwan Semiconductor Manufacturing Company | Dual damascene patterned conductor layer formation method without etch stop layer |
US6331481B1 (en) | 1999-01-04 | 2001-12-18 | International Business Machines Corporation | Damascene etchback for low ε dielectric |
US6207576B1 (en) * | 1999-01-05 | 2001-03-27 | Advanced Micro Devices, Inc. | Self-aligned dual damascene arrangement for metal interconnection with low k dielectric constant materials and oxide etch stop layer |
US6333560B1 (en) | 1999-01-14 | 2001-12-25 | International Business Machines Corporation | Process and structure for an interlock and high performance multilevel structures for chip interconnects and packaging technologies |
JP2000216247A (ja) * | 1999-01-22 | 2000-08-04 | Nec Corp | 半導体装置及びその製造方法 |
US20030089987A1 (en) * | 1999-02-05 | 2003-05-15 | Suketu A. Parikh | Dual damascene misalignment tolerant techniques for vias and sacrificial etch segments |
US6211085B1 (en) * | 1999-02-18 | 2001-04-03 | Taiwan Semiconductor Company | Method of preparing CU interconnect lines |
US6261947B1 (en) * | 1999-02-18 | 2001-07-17 | Micron Technology, Inc. | Formation of electrical contacts to conductive elements in the fabrication of semiconductor integrated circuits |
JP3525788B2 (ja) | 1999-03-12 | 2004-05-10 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP3436221B2 (ja) | 1999-03-15 | 2003-08-11 | ソニー株式会社 | 半導体装置の製造方法 |
US6323125B1 (en) | 1999-03-29 | 2001-11-27 | Chartered Semiconductor Manufacturing Ltd | Simplified dual damascene process utilizing PPMSO as an insulator layer |
JP3700460B2 (ja) * | 1999-04-05 | 2005-09-28 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
US6016011A (en) * | 1999-04-27 | 2000-01-18 | Hewlett-Packard Company | Method and apparatus for a dual-inlaid damascene contact to sensor |
US6329280B1 (en) * | 1999-05-13 | 2001-12-11 | International Business Machines Corporation | Interim oxidation of silsesquioxane dielectric for dual damascene process |
US6187666B1 (en) * | 1999-06-08 | 2001-02-13 | Advanced Micro Devices, Inc. | CVD plasma process to fill contact hole in damascene process |
DE19927284C2 (de) * | 1999-06-15 | 2002-01-10 | Infineon Technologies Ag | Verfahren zur Herstellung einer elektrisch leitfähigen Verbindung in einer mikroelektronischen Struktur |
KR100578222B1 (ko) * | 1999-06-28 | 2006-05-12 | 주식회사 하이닉스반도체 | 반도체소자에서의 개선된 듀얼 대머신 공정 |
US6251770B1 (en) * | 1999-06-30 | 2001-06-26 | Lam Research Corp. | Dual-damascene dielectric structures and methods for making the same |
US6133144A (en) * | 1999-08-06 | 2000-10-17 | Taiwan Semiconductor Manufacturing Company | Self aligned dual damascene process and structure with low parasitic capacitance |
EP1077475A3 (de) * | 1999-08-11 | 2003-04-02 | Applied Materials, Inc. | Verfahren zur Mikrobearbeitung einer Körperhölung mit mehrfachem Profil |
DE19937994C2 (de) | 1999-08-11 | 2003-12-11 | Infineon Technologies Ag | Ätzprozeß für eine Dual Damascene Strukturierung einer Isolierschicht auf einer Halbleiterstruktur |
US6083822A (en) * | 1999-08-12 | 2000-07-04 | Industrial Technology Research Institute | Fabrication process for copper structures |
US6518173B1 (en) | 1999-08-18 | 2003-02-11 | Advanced Micro Devices, Inc. | Method for avoiding fluorine contamination of copper interconnects |
US6573187B1 (en) | 1999-08-20 | 2003-06-03 | Taiwan Semiconductor Manufacturing Company | Method of forming dual damascene structure |
US6365327B1 (en) * | 1999-08-30 | 2002-04-02 | Agere Systems Guardian Corp. | Process for manufacturing in integrated circuit including a dual-damascene structure and an integrated circuit |
US6313025B1 (en) * | 1999-08-30 | 2001-11-06 | Agere Systems Guardian Corp. | Process for manufacturing an integrated circuit including a dual-damascene structure and an integrated circuit |
US6391756B1 (en) | 1999-08-31 | 2002-05-21 | Micron Technology, Inc. | Semiconductor processing methods of forming contact openings |
US6265319B1 (en) | 1999-09-01 | 2001-07-24 | Taiwan Semiconductor Manufacturing Company | Dual damascene method employing spin-on polymer (SOP) etch stop layer |
TW428283B (en) * | 1999-09-03 | 2001-04-01 | Taiwan Semiconductor Mfg | Method for making dual damascene structure |
US6391761B1 (en) | 1999-09-20 | 2002-05-21 | Taiwan Semiconductor Manufacturing Company | Method to form dual damascene structures using a linear passivation |
JP2001102447A (ja) * | 1999-09-30 | 2001-04-13 | Mitsubishi Electric Corp | コンタクト構造の製造方法 |
US6297149B1 (en) * | 1999-10-05 | 2001-10-02 | International Business Machines Corporation | Methods for forming metal interconnects |
US6506683B1 (en) * | 1999-10-06 | 2003-01-14 | Advanced Micro Devices | In-situ process for fabricating a semiconductor device with integral removal of antireflection and etch stop layers |
US6103619A (en) * | 1999-10-08 | 2000-08-15 | United Microelectronics Corp. | Method of forming a dual damascene structure on a semiconductor wafer |
US6211061B1 (en) | 1999-10-29 | 2001-04-03 | Taiwan Semiconductor Manufactuirng Company | Dual damascene process for carbon-based low-K materials |
US6329281B1 (en) * | 1999-12-03 | 2001-12-11 | Agere Systems Guardian Corp. | Methods for fabricating a multilevel interconnection for an integrated circuit device utilizing a selective overlayer |
US6406994B1 (en) | 1999-12-03 | 2002-06-18 | Chartered Semiconductor Manufacturing Ltd. | Triple-layered low dielectric constant dielectric dual damascene approach |
US6372647B1 (en) | 1999-12-14 | 2002-04-16 | International Business Machines Corporation | Via masked line first dual damascene |
JP3821624B2 (ja) * | 1999-12-17 | 2006-09-13 | シャープ株式会社 | 半導体装置の製造方法 |
KR100373358B1 (ko) * | 1999-12-22 | 2003-02-25 | 주식회사 하이닉스반도체 | 비아 퍼스트 듀얼 대머신 공정을 사용한 반도체 소자제조방법 |
KR100403327B1 (ko) * | 1999-12-24 | 2003-10-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
US6295721B1 (en) * | 1999-12-28 | 2001-10-02 | Taiwan Semiconductor Manufacturing Company | Metal fuse in copper dual damascene |
JP3346475B2 (ja) * | 2000-01-18 | 2002-11-18 | 日本電気株式会社 | 半導体集積回路の製造方法、半導体集積回路 |
US6376370B1 (en) | 2000-01-18 | 2002-04-23 | Micron Technology, Inc. | Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy |
US6420262B1 (en) | 2000-01-18 | 2002-07-16 | Micron Technology, Inc. | Structures and methods to enhance copper metallization |
GB0001179D0 (en) | 2000-01-19 | 2000-03-08 | Trikon Holdings Ltd | Methods & apparatus for forming a film on a substrate |
US6465157B1 (en) | 2000-01-31 | 2002-10-15 | Chartered Semiconductor Manufacturing Ltd | Dual layer pattern formation method for dual damascene interconnect |
US6242344B1 (en) | 2000-02-07 | 2001-06-05 | Institute Of Microelectronics | Tri-layer resist method for dual damascene process |
JP2001230317A (ja) * | 2000-02-15 | 2001-08-24 | Nec Corp | 多層配線構造の形成方法及び半導体装置の多層配線構造 |
US6573030B1 (en) | 2000-02-17 | 2003-06-03 | Applied Materials, Inc. | Method for depositing an amorphous carbon layer |
US6812131B1 (en) | 2000-04-11 | 2004-11-02 | Honeywell International Inc. | Use of sacrificial inorganic dielectrics for dual damascene processes utilizing organic intermetal dielectrics |
US6316351B1 (en) | 2000-05-31 | 2001-11-13 | Taiwan Semiconductor Manufacturing Company | Inter-metal dielectric film composition for dual damascene process |
US6521542B1 (en) * | 2000-06-14 | 2003-02-18 | International Business Machines Corp. | Method for forming dual damascene structure |
US6758223B1 (en) * | 2000-06-23 | 2004-07-06 | Infineon Technologies Ag | Plasma RIE polymer removal |
US6426298B1 (en) * | 2000-08-11 | 2002-07-30 | United Microelectronics Corp. | Method of patterning a dual damascene |
US6461963B1 (en) | 2000-08-30 | 2002-10-08 | Micron Technology, Inc. | Utilization of disappearing silicon hard mask for fabrication of semiconductor structures |
JP4129971B2 (ja) | 2000-12-01 | 2008-08-06 | 新光電気工業株式会社 | 配線基板の製造方法 |
KR100393968B1 (ko) * | 2000-12-29 | 2003-08-06 | 주식회사 하이닉스반도체 | 반도체 소자의 이중 다마신 형성방법 |
JP2002217287A (ja) | 2001-01-17 | 2002-08-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2002231945A (ja) * | 2001-02-06 | 2002-08-16 | Denso Corp | 半導体装置の製造方法 |
US6537908B2 (en) * | 2001-02-28 | 2003-03-25 | International Business Machines Corporation | Method for dual-damascence patterning of low-k interconnects using spin-on distributed hardmask |
US6803314B2 (en) | 2001-04-30 | 2004-10-12 | Chartered Semiconductor Manufacturing Ltd. | Double-layered low dielectric constant dielectric dual damascene method |
KR100395907B1 (ko) * | 2001-05-17 | 2003-08-27 | 주식회사 하이닉스반도체 | 반도체소자의 배선 형성방법 |
US6723639B1 (en) * | 2001-05-24 | 2004-04-20 | Taiwan Semiconductor Manufacturing Company | Prevention of post CMP defects in Cu/FSG process |
US7224063B2 (en) | 2001-06-01 | 2007-05-29 | International Business Machines Corporation | Dual-damascene metallization interconnection |
US6696222B2 (en) * | 2001-07-24 | 2004-02-24 | Silicon Integrated Systems Corp. | Dual damascene process using metal hard mask |
US6762127B2 (en) | 2001-08-23 | 2004-07-13 | Yves Pierre Boiteux | Etch process for dielectric materials comprising oxidized organo silane materials |
US20030213617A1 (en) * | 2002-05-20 | 2003-11-20 | Subramanian Karthikeyan | Method and structure of a reducing intra-level and inter-level capacitance of a semiconductor device |
DE10200428A1 (de) * | 2002-01-09 | 2003-04-30 | Infineon Technologies Ag | Verfahren zur Herstellung von Kontakten und Leiterbahnen mit Hilfe einer vergrabenen Hartmaske |
US6488509B1 (en) | 2002-01-23 | 2002-12-03 | Taiwan Semiconductor Manufacturing Company | Plug filling for dual-damascene process |
US6541397B1 (en) * | 2002-03-29 | 2003-04-01 | Applied Materials, Inc. | Removable amorphous carbon CMP stop |
JP3989761B2 (ja) | 2002-04-09 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
US7038239B2 (en) | 2002-04-09 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
KR100968496B1 (ko) | 2002-04-15 | 2010-07-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치 및 그 제조방법 |
JP3989763B2 (ja) | 2002-04-15 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
JP3944838B2 (ja) * | 2002-05-08 | 2007-07-18 | 富士通株式会社 | 半導体装置及びその製造方法 |
US7256421B2 (en) | 2002-05-17 | 2007-08-14 | Semiconductor Energy Laboratory, Co., Ltd. | Display device having a structure for preventing the deterioration of a light emitting device |
US7253112B2 (en) | 2002-06-04 | 2007-08-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual damascene process |
KR20040009751A (ko) * | 2002-07-25 | 2004-01-31 | 동부전자 주식회사 | 반도체 소자의 다마신 패턴 형성방법 |
US20040132280A1 (en) * | 2002-07-26 | 2004-07-08 | Dongbu Electronics Co. Ltd. | Method of forming metal wiring in a semiconductor device |
GB2394879B (en) * | 2002-11-04 | 2005-11-23 | Electrolux Outdoor Prod Ltd | Trimmer |
US7449407B2 (en) * | 2002-11-15 | 2008-11-11 | United Microelectronics Corporation | Air gap for dual damascene applications |
US6917109B2 (en) * | 2002-11-15 | 2005-07-12 | United Micorelectronics, Corp. | Air gap structure and formation method for reducing undesired capacitive coupling between interconnects in an integrated circuit device |
US7138329B2 (en) * | 2002-11-15 | 2006-11-21 | United Microelectronics Corporation | Air gap for tungsten/aluminum plug applications |
US6939761B2 (en) | 2002-11-22 | 2005-09-06 | Micron Technology, Inc. | Methods of forming buried bit line DRAM circuitry |
US6995085B2 (en) * | 2003-01-17 | 2006-02-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Underlayer protection for the dual damascene etching |
US7279410B1 (en) * | 2003-03-05 | 2007-10-09 | Advanced Micro Devices, Inc. | Method for forming inlaid structures for IC interconnections |
KR100515058B1 (ko) * | 2003-03-31 | 2005-09-14 | 삼성전자주식회사 | 금속 패턴을 갖는 반도체 소자의 형성방법 |
US7220665B2 (en) * | 2003-08-05 | 2007-05-22 | Micron Technology, Inc. | H2 plasma treatment |
US6875688B1 (en) * | 2004-05-18 | 2005-04-05 | International Business Machines Corporation | Method for reactive ion etch processing of a dual damascene structure |
EP1754083B1 (de) * | 2004-06-09 | 2020-08-05 | Schott AG | Verfahren zur herstellung einer mehrlagigen fresnel-linse |
US7223684B2 (en) * | 2004-07-14 | 2007-05-29 | International Business Machines Corporation | Dual damascene wiring and method |
KR100621630B1 (ko) * | 2004-08-25 | 2006-09-19 | 삼성전자주식회사 | 이종 금속을 이용하는 다마신 공정 |
US20060094612A1 (en) * | 2004-11-04 | 2006-05-04 | Mayumi Kimura | Post etch cleaning composition for use with substrates having aluminum |
KR100641553B1 (ko) * | 2004-12-23 | 2006-11-01 | 동부일렉트로닉스 주식회사 | 반도체 소자에서 패턴 형성 방법 |
US20070082477A1 (en) * | 2005-10-06 | 2007-04-12 | Applied Materials, Inc. | Integrated circuit fabricating techniques employing sacrificial liners |
US7514365B2 (en) * | 2005-11-16 | 2009-04-07 | United Microelectronics Corp. | Method of fabricating opening and plug |
KR100798738B1 (ko) * | 2006-09-28 | 2008-01-29 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 제조 방법 |
US20080254233A1 (en) * | 2007-04-10 | 2008-10-16 | Kwangduk Douglas Lee | Plasma-induced charge damage control for plasma enhanced chemical vapor deposition processes |
US8793866B1 (en) * | 2007-12-19 | 2014-08-05 | Western Digital (Fremont), Llc | Method for providing a perpendicular magnetic recording head |
JP2009182181A (ja) * | 2008-01-31 | 2009-08-13 | Toshiba Corp | 半導体装置 |
US8166632B1 (en) | 2008-03-28 | 2012-05-01 | Western Digital (Fremont), Llc | Method for providing a perpendicular magnetic recording (PMR) transducer |
US7863176B2 (en) * | 2008-05-13 | 2011-01-04 | Micron Technology, Inc. | Low-resistance interconnects and methods of making same |
US8173505B2 (en) * | 2008-10-20 | 2012-05-08 | Freescale Semiconductor, Inc. | Method of making a split gate memory cell |
US8277674B2 (en) * | 2009-12-15 | 2012-10-02 | United Microelectronics Corp. | Method of removing post-etch residues |
TWI479549B (zh) * | 2009-12-16 | 2015-04-01 | United Microelectronics Corp | 去除蝕刻殘留物之方法 |
US8962493B2 (en) * | 2010-12-13 | 2015-02-24 | Crocus Technology Inc. | Magnetic random access memory cells having improved size and shape characteristics |
US9064850B2 (en) * | 2012-11-15 | 2015-06-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through-substrate via formation with improved topography control |
RU2523064C1 (ru) * | 2013-01-23 | 2014-07-20 | Открытое акционерное общество "Научно-исследовательский институт молекулярной электроники" (ОАО "НИИМЭ"), Российская Федерация | Способ формирования многоуровневых медных межсоединений интегральных микросхем с использованием вольфрамовой жесткой маски |
RU2548523C1 (ru) * | 2013-12-17 | 2015-04-20 | Акционерное общество "Научно-исследовательский институт молекулярной электроники (АО "НИИМЭ") | Способ изготовления многоуровневой медной металлизации с ультранизким значением диэлектрической постоянной внутриуровневой изоляции |
US8980727B1 (en) * | 2014-05-07 | 2015-03-17 | Applied Materials, Inc. | Substrate patterning using hybrid laser scribing and plasma etching processing schemes |
US9543248B2 (en) | 2015-01-21 | 2017-01-10 | Qualcomm Incorporated | Integrated circuit devices and methods |
US10510657B2 (en) * | 2017-09-26 | 2019-12-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with interconnecting structure and method for manufacturing the same |
JP2019160922A (ja) | 2018-03-09 | 2019-09-19 | 東芝メモリ株式会社 | 半導体装置 |
US10644099B1 (en) | 2018-10-24 | 2020-05-05 | Globalfoundries Inc. | Three-dimensional (3D) metal-insulator-metal capacitor (MIMCAP) and method |
US11088068B2 (en) * | 2019-04-29 | 2021-08-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor packages and methods of manufacturing the same |
US20210375672A1 (en) * | 2020-05-27 | 2021-12-02 | Taiwan Semiconductor Manfacturing Co., Ltd. | Redistribution Lines Having Nano Columns and Method Forming Same |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3961414A (en) * | 1972-06-09 | 1976-06-08 | International Business Machines Corporation | Semiconductor structure having metallization inlaid in insulating layers and method for making same |
US3844831A (en) * | 1972-10-27 | 1974-10-29 | Ibm | Forming a compact multilevel interconnection metallurgy system for semi-conductor devices |
US4472240A (en) * | 1981-08-21 | 1984-09-18 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing semiconductor device |
GB8316476D0 (en) * | 1983-06-16 | 1983-07-20 | Plessey Co Plc | Producing layered structure |
US4789648A (en) * | 1985-10-28 | 1988-12-06 | International Business Machines Corporation | Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias |
US4801350A (en) * | 1986-12-29 | 1989-01-31 | Motorola, Inc. | Method for obtaining submicron features from optical lithography technology |
US4948755A (en) * | 1987-10-08 | 1990-08-14 | Standard Microsystems Corporation | Method of manufacturing self-aligned conformal metallization of semiconductor wafer by selective metal deposition |
US4764484A (en) * | 1987-10-08 | 1988-08-16 | Standard Microsystems Corporation | Method for fabricating self-aligned, conformal metallization of semiconductor wafer |
US5055423A (en) * | 1987-12-28 | 1991-10-08 | Texas Instruments Incorporated | Planarized selective tungsten metallization system |
US4933303A (en) * | 1989-07-25 | 1990-06-12 | Standard Microsystems Corporation | Method of making self-aligned tungsten interconnection in an integrated circuit |
EP0425787A3 (en) * | 1989-10-31 | 1993-04-14 | International Business Machines Corporation | Method for fabricating high circuit density, self-aligned metal lines to contact windows |
JPH03198327A (ja) * | 1989-12-26 | 1991-08-29 | Fujitsu Ltd | 半導体装置の製造方法 |
FR2663784B1 (fr) * | 1990-06-26 | 1997-01-31 | Commissariat Energie Atomique | Procede de realisation d'un etage d'un circuit integre. |
FR2664095B1 (fr) * | 1990-06-28 | 1993-12-17 | Commissariat A Energie Atomique | Procede de fabrication d'un contact electrique sur un element actif d'un circuit integre mis. |
US4996167A (en) * | 1990-06-29 | 1991-02-26 | At&T Bell Laboratories | Method of making electrical contacts to gate structures in integrated circuits |
US5093279A (en) * | 1991-02-01 | 1992-03-03 | International Business Machines Corporation | Laser ablation damascene process |
US5262354A (en) * | 1992-02-26 | 1993-11-16 | International Business Machines Corporation | Refractory metal capped low resistivity metal conductor lines and vias |
US5470788A (en) * | 1994-02-28 | 1995-11-28 | International Business Machines Corporation | Method of making self-aligned, lateral diffusion barrier in metal lines to eliminate electromigration |
-
1994
- 1994-10-11 US US08/320,516 patent/US5635423A/en not_active Expired - Lifetime
-
1995
- 1995-04-01 TW TW084103212A patent/TW293149B/zh active
- 1995-09-25 WO PCT/US1995/012194 patent/WO1996012297A2/en active IP Right Grant
- 1995-09-25 DE DE69531244T patent/DE69531244T2/de not_active Expired - Lifetime
- 1995-09-25 EP EP95935091A patent/EP0761014B1/de not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102007005140A1 (de) * | 2007-02-01 | 2008-08-07 | Infineon Technologies Austria Ag | Verfahren zur Herstellung einer Bauelementstruktur mit einer Dieletrikumsschicht |
DE102007005140B4 (de) * | 2007-02-01 | 2010-05-06 | Infineon Technologies Austria Ag | Verfahren zur Herstellung einer Bauelementstruktur mit einer Dielektrikumsschicht und Verfahren zur Herstellung eines Grabens in einem Halbleiterkörper |
Also Published As
Publication number | Publication date |
---|---|
WO1996012297A3 (en) | 1996-07-25 |
TW293149B (de) | 1996-12-11 |
EP0761014A1 (de) | 1997-03-12 |
EP0761014B1 (de) | 2003-07-09 |
US5635423A (en) | 1997-06-03 |
WO1996012297A2 (en) | 1996-04-25 |
DE69531244D1 (de) | 2003-08-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69531244T2 (de) | Vereinfachter doppel-damaszenen prozess für die herstellung einer mehrlagen-metallisierung und einer verbindungsstruktur | |
DE69933933T2 (de) | Verfahren zur herstellung einer leiterbahnstruktur für eine integrierte schaltung | |
DE10256346B4 (de) | Halbleiterbauelement mit MIM-Kondensator und Zwischenverbindung und Herstellungsverfahren dafür | |
DE10245179B4 (de) | Leitungen auf mehreren Ebenen mit reduziertem Rasterabstand und Verfahren zur Herstellung | |
DE102008059650B4 (de) | Verfahren zur Herstellung einer Mikrostruktur mit einer Metallisierungsstruktur mit selbstjustierten Luftspalten zwischen dichtliegenden Metallleitungen | |
DE10318299B4 (de) | Verfahren zur Bildung einer Doppeldamaszener-Zwischenverbindung | |
DE69721411T2 (de) | Halbleiteranordnung und Herstellungsverfahren dafür | |
DE19834917A1 (de) | Verfahren zum Bilden von selbstausrichtenden Durchgängen in integrierten Schaltungen mit mehreren Metallebenen | |
DE10244570B4 (de) | Liner-Schicht mit geringer Stufenüberdeckung zur Verbesserung des Kontaktwiderstands bei W-Kontakten | |
DE102005057076A1 (de) | Technik zum Verbessern der Haftung von Metallisierungsschichten durch Vorsehen von Platzhalterkontaktdurchführungen | |
DE19626039C2 (de) | Verfahren zum Herstellen einer Metalleitung | |
DE19723062C2 (de) | Verfahren zum Bilden einer selbst ausgerichteten Metallverdrahtung für ein Halbleiterbauelement | |
DE4139462C2 (de) | Verfahren zur Verbindung von Schichten in einer Halbleitervorrichtung | |
DE112019002455T5 (de) | Dünnfilmwiderstand in einer integrierten schaltung und herstellungsverfahren | |
DE3414781A1 (de) | Vielschicht-verbindungsstruktur einer halbleitereinrichtung | |
DE19920757B4 (de) | Verfahren zum Bilden eines nicht-linearen Schaltelementes auf einer integrierten Schaltung und elektrische Zwischenverbindungsstruktur | |
DE102004001853B3 (de) | Verfahren zum Herstellen von Kontaktierungsanschlüssen | |
DE60132707T2 (de) | Niedrigtemperaturverfahren zur Unterdrückung von Hügeln in Verbindungsleitungen von integrierten Schaltkreisen | |
DE69930027T2 (de) | Metallisierungsverfahren für Halbleiter | |
DE19531602C2 (de) | Verbindungsstruktur einer Halbleitereinrichtung und ihr Herstellungsverfahren | |
DE102004029355B4 (de) | Verfahren mit selbstausgerichteter Maske zum Verringern der Zellenlayoutfläche | |
DE19716791B4 (de) | Verfahren zum Herstellen von Kontaktöffnungen in einer mehrschichtigen Halbleiterstruktur | |
DE19719909A1 (de) | Zweifaches Damaszierverfahren | |
EP0013728A1 (de) | Verfahren zur Herstellung von elektrischen Verbindungen zwischen Leiterschichten in Halbleiterstrukturen | |
DE19608883C2 (de) | Herstellungsverfahren für eine Halbleitervorrichtung und dadurch hergestellte Halbleitervorrichtung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
Owner name: GLOBALFOUNDRIES INC. MAPLES CORPORATE SERVICES, KY |