DE69534812T2

DE69534812T2 - Programmierbare logische Vorrichtung, die mehr als eine Konfiguration speichert, und Mittel zum Umschalten der Konfiguration

Info

Publication number: DE69534812T2
Application number: DE69534812T
Authority: DE
Inventors: Randy T. Cupertino Ong
Original assignee: Xilinx Inc
Current assignee: Xilinx Inc
Priority date: 1994-04-20
Filing date: 1995-04-22
Publication date: 2006-09-14
Anticipated expiration: 2015-04-23
Also published as: JP3626239B2; JPH0851356A; US5426378A; EP1455455A3; DE69534812D1; EP1455455B1; EP0678985A2; EP0678985A3; EP1455455A2; EP0678985B1

Description

Die vorliegende Erfindung betrifft allgemein programmierbare Logikbauelemente und insbesondere ein System zum Umkonfigurieren der konfigurierbaren Logikblöcke und der programmierbaren Leitwegmatrizen einer frei programmierbaren Logikanordnung.
Die Verwendung von programmierbaren Logikbauelementen wie z.B. FPLAs (frei programmierbare Logikanordnungen) hat sich aufgrund der Flexibilität, die sich durch ihre Umprogrammierbarkeit ergibt, weit verbreitet. Eine FPLA beinhaltet typischerweise eine Array von konfigurierbaren Logikblöcken („CLBs"), die programmierbar miteinander verbunden werden können, um die vom Benutzer gewünschte Logikfunktion zu schaffen. Das Xilinx 1993 Data Book mit dem Titel „The Programmable Logic Data Book", das von Xilinx Inc. aus 2100 Logic Drive in San Jose, CA 95124 erhältlich ist, beschreibt mehrere von Xilinx, Inc., der Zessionarin der vorliegenden Erfindung, hergestellte FPLA-Produkte. Eine FPLA beinhaltet typischerweise eine regelmäßige Anordnung von identischen CLBs. Jeder der CLBs kann individuell programmiert werden, um eine beliebige aus einer Reihe von unterschiedlichen Logikfunktionen auszuführen. Die FPLA hat Konfigurationsleitwegmatrizen, um die CLBs zu einer gewünschten Konfiguration zusammenzuschalten. Die FPLA beinhaltet auch eine Reihe von Konfigurationsspeicherzellen. Die Konfigurationsspeicherzellen werden mit den CLBs gekoppelt, um die von jedem CLB ausgeführte Funktion vorzugeben, und mit den Konfigurationsleitwegmatrizen, um die Kopplung der Eingänge und Ausgänge der CLBs vorzugeben. Die FPLA beinhaltet gewöhnlich auch Datensignalspeicherzellen, auf die ein Benutzer während des Betriebs der FPLA zugreifen kann, aber die Erörterung von Speicherzellen hierin bezieht sich auf Konfigurationsspeicherzellen. Jeder CLB ist mit mehreren Speicherzellen gekoppelt, die die Funktion, die der CLB ausführen soll, und der anderen CLBs vorgeben, mit denen er gekoppelt wird. So kann jeder CLB in Bezug auf seine Funktion und Kopplung durch Speichern unterschiedlicher Werte in den Speicherzellen individuell programmiert werden.
Die Konfigurationsdaten für die CLBs und die konfigurierbaren Leitwegmatrizen werden in den Konfigurationsspeicherzellen gespeichert. Die Konfigurationsdaten wählen, wenn sie in die Konfigurationsspeicherzellen geladen sind, die von den CLBs ausgeführten Funktionen und schalten die konfigurierbaren Leitwegmatrizen.
Komplexität und Größe von Logikschaltungen, die in einer Reihe verschiedener Anwendungen zum Einsatz kommen, sind in letzter Zeit drastisch gestiegen. Da die Zahl der CLBs, die auf einem einzelnen IC-Chip hergestellt werden können, begrenzt ist, kann diese höhere Zahl von Schaltungselementen nicht mit einer einzigen FPLA implementiert werden. Somit besteht ein Bedarf, die Effizienz zu verbessern, mit der CLBs Logikfunktionen ausführen.
Ein Ansatz des Standes der Technik zur Lösung dieses Problems mit existierenden FPLAs bestand darin, mehrere FPLAs extern miteinander zu verbinden. Dieser Ansatz ist jedoch nur eine Teillösung. Aufgrund der begrenzten Zahl von Ein-/Ausgangsverbindungen zwischen den FPLAs können mit diesem Ansatz nicht alle Schaltungen implementiert werden. Darüber hinaus führt die Verwendung von mehr als einer FPLA zu einer Erhöhung der Leistungsaufnahme, der Kosten und des Raums, der zum Implementieren der Schaltung benötigt wird.
Eine weitere Lösung bestand darin, die Zahl der CLBs und Verbindungsstrukturen in der FPLA zu erhöhen. Für eine bestimmte Herstellungstechnik kann die Zahl der CLBs, die auf einem integrierten Schaltungschip hergestellt werden können, beschränkt sein. Somit besteht weiterhin, vom architektonischen Standpunkt her gesehen, ein Bedarf zur Erhöhung der Logikgatter- oder CLB-Dichten für FPLAs.
Die FPLAs des Standes der Technik können zwar umkonfiguriert werden, um zu verschiedenen Zeiten unterschiedliche Logikfunktionen auszuführen, aber es muss ein Bitstrom neu geladen werden, was zeitaufwändig ist. Die Umkonfiguration einer FPLA erfordert die Unterbrechung der Ausführung der Logikfunktionen, das Speichern des aktuellen Zustands der Logikfunktionen in einem Speichergerät, das sich außerhalb der FPLA befindet, das Neuladen der Array von Speicherkonfigurationszellen und das Eingeben der Zustände der Logikfunktionen zusammen mit anderen Eingaben. Das Neuladen der Konfigurationsspeicherzellen an sich erfordert eine Menge an Zeit, so dass sich eine Umkonfiguration für die Implementation vieler Schaltungen nicht mehr lohnt. Es ist nützlicher, die Zahl der Logikfunktionen zu erhöhen, die innerhalb einer FPLA ausgeführt werden, ohne dass dies auf Kosten von Geschwindigkeit und Raum ginge.
Die vorliegende Erfindung erhöht die Zahl der Logikfunktionen, die innerhalb einer FPLA ausgeführt werden können, durch internes Umkonfigurieren der CLBs und der konfigurierbaren Leitwegmatrizen zur Durchführung mehrerer Logikfunktionen. Die vorliegende Erfindung umfasst mehr als eine Array von Konfigurationsspeicherzellen und einen Schalter zum Ausgeben von Konfigurationsdaten abwechselnd für jede der Arrays, einen CLB mit einem speziellen Speichergerät und eine konfigurierbare Leitwegmatrix. Eine erste Array speichert einen Satz von Konfigurationsdaten, eine zweite Array speichert einen zweiten Satz von Konfigurationsdaten, usw. Jeder CLB greift auf ein Speichergerät zu, das einen ersten Datensignalspeicher zum Speichern von Eingängen oder Ausgängen des CLB hat, wenn der CLB gemäß den in der ersten Array gespeicherten Daten konfiguriert ist, einen zweiten Datensignalspeicher zum Speichern von Eingängen oder Ausgängen des CLB, wenn der CLB gemäß den in der zweiten Array gespeicherten Daten konfiguriert ist, usw. Jedes Speichergerät kann auch ein erstes Register zum Aus- oder Eintakten von Daten aus dem ersten Datensignalspeicher und ein zweites Register zum Aus- oder Eintakten von Daten aus dem zweiten Datensignalspeicher beinhalten.
Der Benutzer der FPLA gibt ein Taktsignal ein, auf dem die FPLA arbeitet. Eine Ausgestaltung der vorliegenden Erfindung unterteilt den Benutzertaktzyklus in zwei Teile und stellt Speichergeräte zum Empfangen von Ausgängen der CLBs bereit.
Im ersten Teil geben die Schalter die in der ersten Array gespeicherten Konfigurationsdaten aus und die CLBs und konfigurierbaren Leitwegmatrizen werden gemäß den in der ersten Array gespeicherten Konfigurationsdaten konfiguriert. In diesem ersten Teil führt die FPLA einen ersten Satz von Logikfunktionen der in die CLBs eingegebenen Signale aus. Die Ausgänge des zweiten Datensignalspeichers und des zweiten Registers werden als Eingangssignale an die CLBs angelegt. Wenn alle CLBs ihre Logikfunktionen der Eingänge ausgeführt haben, wird der Ausgang jedes CLB im ersten Datensignalspeicher des Ausgabegerätes des CLB gespeichert.
Im zweiten Teil geben die Schalter die in der zweiten Array gespeicherten Konfigurationsdaten aus und die CLBs und konfigurierbaren Leitwegmatrizen werden gemäß den in der zweiten Array gespeicherten Konfigurationsdaten konfiguriert. Die FPLA führt dann die Logikfunktionen der Eingänge in die CLBs aus. Wenn die CLBs ihre Logikfunktionen der Eingänge ausgeführt haben, wird der Ausgang jedes CLB im zweiten Datensignalspeicher des CLB gespeichert. In diesem zweiten Teil des Benutzertaktzyklus werden die Ausgänge der ersten Datensignalspeicher und der ersten Register als Eingänge an die CLBs angelegt.
Am Ende des Benutzertaktzyklus können die im ersten und im zweiten Datensignalspeicher gespeicherten Daten jeweils in das erste und das zweite Register übertragen werden. Die FPLA gibt dann die Ergebnisse ihrer Funktion aus. Wo jeder CLB des Standes der Technik eine Logikfunktion während eines Zyklus des Benutzertaktes ausführen konnte, kann jeder CLB, gemäß der Ausgestaltung mit zwei Arrays von Konfigurationsdaten, zwei Logikfunktionen während eines Zyklus des Benutzertakts ausführen. Somit hat sich in der obigen Ausgestaltung die Zahl der Logikfunktionen, die die FPLA im Vergleich zum Stand der Technik ausführen kann, verdoppelt. Allgemeiner ausgedrückt, wenn die FPLA fünf oder zehn Arrays von Konfigurationsdaten und fünf oder zehn Signalspeicher und Register für jeden CLB aufweist, dann kann die FPLA das Fünf- oder Zehnfache der Logik einer FPLA des Standes der Technik implementieren.
Damit die Erfindung besser verständlich wird, wird nachfolgend beispielhaft auf die Begleitzeichnungen Bezug genommen. Dabei zeigt:
1 ein Blockdiagramm einer Ausgestaltung einer FPLA, mit der die vorliegende Erfindung umgesetzt werden kann;
2 ein Blockdiagramm einer Spalte der Array von Konfigurationsspeicherzellen einer FPLA des Standes der Technik;
3 ein Blockdiagramm einer Spalte der ersten Array von Konfigurationsspeicherzellen, einer Spalte der zweiten Array von Konfigurationsspeicherzellen, einer dritten Spalte von Speicherzellen und eines Schalters zum abwechselnden Koppeln der ersten und zweiten Spalten gemäß der vorliegenden Erfindung;
4 ein Blockdiagramm einer alternativen Ausgestaltung des Konfigurationsspeichers der vorliegenden Erfindung;
5 ein Blockdiagramm eines konfigurierbaren Logikblocks einer FPLA gemäß dem Stand der Technik;
6A ein Blockdiagramm eines konfigurierbaren Logikblocks gemäß einer Ausgestaltung der vorliegenden Erfindung;
6B ein Blockdiagramm eines konfigurierbaren Logikblocks gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung;
6C eine konfigurierbare Leitwegmatrix, mit der die Erfindung umgesetzt werden kann;
7 ein Timing-Diagramm, das das A/B-Steuersignal, die gerasteten Signale und die Registertaktsignale während des Betriebs zeigt;
8 ein Timing-Diagramm, das ein Registertaktsignal, ein erstes alternatives A/B-Steuersignal A/B-1 und ein zweites alternatives A/B-Steuersignal A/B-2 zeigt;
9 ein Schaltschema einer beispielhaften Logikschaltung, die mit einer FPLA ausgeführt werden kann;
10 ein Blockdiagramm der Implementation der beispielhaften Logikschaltung von 9 unter Verwendung einer FPLA des Standes der Technik; und
11 ein Blockdiagramm der Implementation der beispielhaften Logikschaltung von 9, die die FPLA der vorliegenden Erfindung nutzt.
1 zeigt ein Blockdiagramm einer frei programmierbaren Logikarray („FPLA") 10. Die FPLA 10 umfasst eine Mehrzahl von Fliesen 12, die jeweils wiederum einen konfigurierbaren Logikblock („CLB") 14, einen Konfigurationsspeicher 16 und eine konfigurierbare Leitwegmatrix 18 umfasst. Die Leitwegmatrizen 18 sind miteinander verbunden und verbinden somit die CLBs untereinander. Die Leitwegmatrizen sind auch mit externen Pins auf den Leitungen 44 verbunden. Die Leitwegmatrizen 18 beinhalten sowohl globale Leitungen zum Führen von Signalen wie Taktsignalen als auch lokale Leitungen oder Leitungssegmente zum Verbinden der CLBs miteinander. Der Benutzer der FPLA 10 gibt ein Taktsignal, den Benutzertakt, aus, mit dem die FPLA 10 arbeitet. Das (oder die) Benutzertaktsignal(e) wird auf allen Teilen der FPLA 10 auf einer (oder mehreren) der Leitungen 44 geführt.
Jede Fliese 12 implementiert einen Teil einer Benutzerschaltung. Die Logikfunktion jeder Fliese 12 wird durch ihren jeweiligen CLB 14 durchgeführt. Jeder CLB 14, und somit jede Fliese 12, kann eine große Vielzahl unterschiedlicher Logikfunktionen ausführen. Die von einem CLB 14 ausgeführte Logikfunktion wird durch die Daten bestimmt, die im Konfigurationsspeicher 16 gespeichert sind, der dem CLB 14 entspricht. Der CLB 14 hat Eingänge für Logikfunktionsdaten und Konfigurationsdaten und Ausgänge für Logikfunktionsdaten.
Jeder CLB 14 ist mit anderen CLBs 14 der FPLA 10 und den Eingängen und Ausgängen der FPLA 10 durch die konfigurierbare Leitwegmatrix 18 gekoppelt. Die konfigurierbare Leitwegmatrix 18 hat Konfigurationseingänge zum Empfangen von Konfigurationsdaten und steuert als Reaktion darauf die Kopplung der Dateneingänge und -ausgänge der CLBs 14. Gemäß den im Konfigurationsspeicher 16 gespeicherten Daten verbindet die konfigurierbare Leitwegmatrix 18 die Ausgänge von CLBs 14 und die Eingänge der FPLA 10 selektiv mit den Dateneingängen von CLBs 14. Die konfigurierbare Leitwegmatrix 18 leitet auch die Ausgänge der CLBs 14 zu den Ausgängen der FPLA 10.
In einer Ausgestaltung, die Funktionsgeneratorausgänge separat für separate Zyklen rastet, sind die konfigurierbare Leitwegmatrix 18 und der CLB 14 größer als in einem vergleichbaren, gemäß dem Stand der Technik aufgebauten Gerät. Die Zahl der Ausgänge des CLB 14 ist größer als im Stand der Technik, und daher ist auch die konfigurierbare Leitwegmatrix 18 größer, um die zusätzlichen Ausgänge der CLBs 14 aufzunehmen. Die konfigurierbare Leitwegmatrix 18 ist mit dem entsprechenden CLB 14 und mit anderen Leitwegmatrizen 18 gekoppelt.
Konfigurationsdaten für jeden CLB 14 und jede konfigurierbare Leitwegmatrix 18 einer Fliese 12 werden im entsprechenden Konfigurationsspeicher 16 gespeichert. Die Konfigurationsdaten werden von außerhalb der FPLA 10 in den Konfigurationsspeicher 16 geladen und können durch ein Schieberegister mit wenigstens einem externen Pin geladen werden. Ein solches Lademittel wird von Freeman im US-Patent Re 34,363 erläutert. Die Ausgänge jedes Konfigurationsspeichers 16 werden mit ihrem jeweiligen CLB 14 und konfigurierbarer Leitwegmatrix 18 gekoppelt.
Konfigurationsspeicher
2 zeigt ein Blockdiagramm eines Teils eines Konfigurationsspeichers 15 des Standes der Technik. Der Konfigurationsspeicher 15 des Standes der Technik umfasst eine Mehrzahl von Speicherzellen 20-1 bis 20-n, die zu einer Array angeordnet sind. 2 zeigt eine Spalte 22 der Array. Die tatsächliche Array hat viele Spalten.
Jede Speicherzelle 20-1 bis 20-n speichert ein einzelnes binäres Datenbit. Jede Speicherzelle 20-1 bis 20-n hat einen Dateneingang, einen Datenausgang und einen Adresseingang. Daten werden in den Speicherzellen 20-1 bis 20-n als Reaktion auf ein Adressiersignal gespeichert. Daten werden jeweils Spalte für Spalte in der Array gespeichert. Das Adresssignal wird zu den Speicherzellen 20-1 bis 20-n auf einem Adressbus 24 geführt, der mit dem Adresseingang jeder Speicherzelle 20-1 bis 20-n gekoppelt ist. Somit werden die Adresseingänge der Speicherzellen 20-1 bis 20-n in derselben Spalte 22 miteinander gekoppelt. Die Dateneingänge der Speicherzellen 20-1 bis 20-n werden zum Empfangen von Konfigurationsdaten mit einem konventionellen Datenbus gekoppelt. Die Ausgänge der Speicherzellen 20-1 bis 20-n sind mit dem CLB 14 und der konfigurierbaren Leitwegmatrix 18 gekoppelt. Die Adressleitung 24 ist Teil eines konventionellen Busses, der mit einem Adressiermittel gekoppelt ist. Die Fachperson wird wissen, wie das Adressiermittel und das Konfigurationsmittel zu konstruieren sind.
3 zeigt ein Blockdiagramm eines Teils eines gemäß der vorliegenden Erfindung aufgebauten Konfigurationsspeichers 16. Der Konfigurationsspeicher 16 der vorliegenden Erfindung umfasst einen ersten Satz von Speicherzellen 21-1 bis 21-n, einen zweiten Satz von Speicherzellen 23-1 bis 23-n und Schaltmittel 28 mit einer Mehrzahl von Schaltern 28-1 bis 28-n. Es wird zwar nachfolgend der erste Satz von Speicherzellen 21-1 bis 21-n als erste Array und der zweite Satz von Speicherzellen 23-1 bis 23-n als zweite Array beschrieben, aber die Fachperson wird erkennen, dass es mehr als zwei Arrays geben kann. Alternativ können die erste und die zweite Array Teile einer einzelnen Array und sogar abwechselnde Zellen in einer Spalte von Konfigurationsspeicherzellen sein. 3 zeigt eine Spalte 26-a der ersten Array und eine Spalte 26-b der zweiten Array. In einem tatsächlichen Gerät hat jede Array viele Spalten zum Konfigurieren zahlreicher Fliesen 12 von 1. Die erste Array und die zweite Array speichern beide einen kompletten Satz von Konfigurationsdaten für die CLBs 14 und die konfigurierbaren Leitwegmatrizen 18. Somit enthält der Konfigurationsspeicher 16 gemäß der vorliegenden Erfindung mehr Speicherzellen 21-1 bis 21-n, 23-1 bis 23-n als der Konfigurationsspeicher 15 des Standes der Technik. Gemäß der vorliegenden Erfindung können jeder CLB 14 und jede konfigurierbare Leitwegmatrix 18 entweder mit den in der ersten Array gespeicherten Konfigurationsdaten oder mit den in der zweiten Array gespeicherten Konfigurationsdaten konfiguriert werden.
Es können zusätzliche Speicherzellen 31 vorgesehen werden, die nicht nach der Umkonfiguration schalten, sondern über lange Zeit eine konstante Konfiguration halten. An den Ausgängen der Speicherzellen 31 liegen ebenfalls Daten zum Konfigurieren der Fliesen 12 an.
Wie beim Konfigurationsspeicher 15 des Standes der Technik, sind die Adresseingänge der Speicherzellen 21-1 bis 21-n, 23-1 bis 23-n und 31-1 bis 31-m durch die Adressierleitung 24 miteinander gekoppelt. Jede Spalte der ersten Array entspricht einer Spalte der zweiten Array. In 3 entspricht Spalte 26-a Spalte 26-b. Eine Spalte der ersten Array hat dieselbe Adresse wie die entsprechende Spalte der zweiten Array. Eine Spalte der dritten Array nutzt diese Adresse ebenfalls. Wenn also das den Spalten 26-a, 26-b und 31 entsprechende Adresssignal an die Adressierleitung 24 angelegt wird, dann werden Spalte 26-a, Spalte 26-b und Spalte 31 zum Empfangen von Daten von einem Konfigurationsmittel geschaltet. Daten von Speicherzellen 21-1 bis 21-n, 23-1 bis 23-n und 31-1 bis 31-m liegen immer am Q-Ausgang an. Der Ausgang der beiden ersten Arrays von Konfigurationsspeicherzellen 21-1 bis 21-n und 23-1 bis 23-n sind mit einem jeweiligen Schalter 28-1 bis 28-n gekoppelt. Die Zahl der Konfigurationsspeicherzellen 21 in der ersten Array ist gewöhnlich gleich der Zahl der Konfigurationsspeicherzellen 23 in der zweiten Array. Ferner gibt es gewöhnlich dieselbe Anzahl von Schaltern 28-1 bis 28-n im Schaltmittel 28, wie es Konfigurationsspeicherzellen 21, 23 in der ersten Array oder der zweiten Array gibt.
Jeder Schalter 28-1 bis 28-n hat zwei Dateneingänge und einen Auswahleingang. Ein erster Dateneingang jedes Schalters 28-1 bis 28-n ist jeweils mit einer der Speicherzellen 21-1 bis 21-n von Spalte 26-a gekoppelt, und ein zweiter Dateneingang ist jeweils mit einer der Speicherzellen 23-1 bis 23-n von Spalte 26-b gekoppelt. Wie 3 zeigt, sind der Ausgang der Speicherzelle 21-1 von Spalte 26-a und der Ausgang von Speicherzelle 23-1 von Spalte 26-b jeweils mit dem ersten und dem zweiten Eingang von Schalter 28-1 gekoppelt. Ebenso sind der Ausgang der Speicherzelle 21-2 von Spalte 26-a und der Ausgang der Speicherzelle 23-2 von Spalte 26-b jeweils mit dem ersten und dem zweiten Eingang von Schalter 28-2 gekoppelt. In der in 3 gezeigten Ausgestaltung sind die Schalter 28-1 bis 28-n 2:1 Multiplexer. Jeder Schalter 28-1 bis 28-n lässt entweder das Signal am ersten Dateneingang oder das Signal am zweiten Dateneingang als Reaktion auf ein am Auswahleingang anliegendes Signal durch. Der Auswahleingang jedes Schalters 28-1 bis 28-n wird mit der A/B-Leitung 30 zum Empfangen des A/B-Auswahlsignals gekoppelt. Wenn das A/B-Auswahlsignal im H-Zustand ist, dann lassen die Schalter 28-1 bis 28-n die Eingänge von den Speicherzellen 21-1 bis 21-n von Spalte 26-a durch. Ist das A/B-Auswahlsignal im L-Zustand, dann lassen die Schalter 28-1 bis 28-n die Eingänge von den Konfigurationsspeicherzellen 23-1 bis 23-n von Spalte 26-b durch. Die Ausgänge der Schalter 28-1 bis 28-n sind mit dem CLB 14 und der konfigurierbaren Leitwegmatrix 18 gekoppelt. Durch Anlegen und Nichtanlegen des A/B-Auswahlsignals an die A/B-Leitung 30 werden die in der ersten Array gespeicherten Konfigurationsdaten und die in der zweiten Array gespeicherten Konfigurationsdaten selektiv zum CLB 14 und zur konfigurierbaren Leitwegmatrix 18 geleitet. Somit können die CLBs 14 und die konfigurierbaren Leitwegmatrizen 18 gemäß den beiden alternativen Sätzen von Konfigurationsdaten umkonfiguriert werden. Da die Schalter 28-1 bis 28-n sehr schnell schalten können, können die an den CLB 14 und die konfigurierbare Leitwegmatrix 18 angelegten Konfigurationsdaten schnell zwischen einem in der ersten Array gespeicherten ersten Satz von Konfigurationsdaten und einem in der zweiten Array gespeicherten zweiten Satz von Konfigurationsdaten geschaltet werden. In dieser Ausgestaltung erfolgt das Schalten mit einer solchen Geschwindigkeit, dass der CLB 14 und die konfigurierbare Leitwegmatrix 18 effektiv zweimal innerhalb eines einzelnen Zyklus des Benutzertaktes umkonfiguriert werden können.
Während das Schaltmittel 28 als eine Mehrzahl von 2:1 Multiplexern beschrieben wurde, wird die Fachperson erkennen, dass die n 2:1 Multiplexer durch eine Reihe verschiedener anderer Multiplexerkonfigurationen ersetzt werden können, die 2x Eingänge empfangen und x Ausgänge senden. So können beispielsweise die n 2:1 Multiplexer durch n/4 8:4 Multiplexer ersetzt werden.
Während die obige Ausgestaltung des Konfigurationsspeichers 16 mit einem ersten Satz von Speicherzellen, einem zweiten Satz von Speicherzellen und einem Schaltmittel beschrieben wurde, das zwischen zwei Eingängen schaltet, wird die Fachperson erkennen, dass zusätzliche Sätze von Speicherzellen vorgesehen werden können und dass die Schaltmittel 28 die Daten von einem beliebigen einen der ersten, zweiten oder zusätzlichen Sätze von Speicherzellen ausgeben können. Solche Ausgestaltungen, mit zusätzlichen Sätzen von Speicherzellen, würden es zulassen, dass die CLBs 14 und konfigurierbaren Leitwegmatrizen 18 dreimal, viermal oder noch öfter innerhalb eines einzelnen Zyklus des Benutzertaktes umkonfiguriert würden.
4 zeigt eine alternative Ausgestaltung des Konfigurationsspeichers 16. In dieser Ausgestaltung werden die Multiplexer 28-1 bis 28-n, die Speicherzellen 21-1 bis 21-n und die Speicherzellen 23-1 bis 23-n jeweils durch Spaltenleseverstärker 72-1 bis 72-n, SRAM-(statischer Direktzugriffsspeicher)-Zellen 74-1 bis 74-n und 76-1 bis 76-n ersetzt. In dieser Ausgestaltung werden die Spalten 26-a und 26-b jeweils durch Reihen 78-a und 78-b ersetzt, die von konventionellen Schreibschaltungen 46-1 bis 46-n geladen werden. Multiplexer 28-1 bis 28-n werden nicht verwendet. Stattdessen werden die Reihenausgangssignale von Spaltenleseverstärkern 72-1 bis 72-n gepuffert. Die A/B-Leitung 30 wird durch eine A-Adressleitung 80 und eine B-Adressleitung 82 ersetzt. Wenn das Signal auf der A-Adressleitung 80 im H-Zustand und das Signal auf der B-Adressleitung 82 im L-Zustand ist, dann werden Daten in der SRAM-Zellenreihe 78-a an Leseverstärker 72-1 bis 72-n und dann an den CLB 14 und die konfigurierbare Leitwegmatrix 18 angelegt. Wenn das Signal auf der A-Adressleitung 80 im L-Zustand und das Signal auf der B-Adressleitung 82 im H-Zustand ist, dann werden die Daten in der SRAM-Zellenreihe 78-b an die Leseverstärker 72-1 bis 72-n und dann an den CLB 14 und die konfigurierbare Leitwegmatrix 18 angelegt. Die Fachperson wird ein Mittel zum alternativen Setzen des Signals auf der A-Adressleitung 80 in den H-Zustand und dann des Signals auf der B-Adressleitung 82 in den H-Zustand erzeugen können. Die Fachperson wird erkennen, dass weitere SRAM-Zellenreihen 78 hinzugefügt werden können, um mehr als zwei Sätze von Konfigurationsdaten zu erzeugen und somit die Häufigkeit zu erhöhen, mit der der CLB 14 und die konfigurierbare Leitwegmatrix 18 während des Benutzertaktzyklus umkonfiguriert werden können.
Konfigurierbare Logikblöcke
5 zeigt ein Blockdiagramm eines CLB 13 des Standes der Technik. Der CLB 13 des Standes der Technik umfasst einen Funktionsgenerator 34, ein Register 36 und einen Ausgangsschalter 38. Der Funktionsgenerator 34 implementiert Logikfunktionen von mehreren Eingängen gemäß den im Konfigurationsspeicher 15 gespeicherten Daten. Die jeweilige Logikfunktion wird nach Konfigurationsdaten gewählt. Die Eingänge werden mit einer Leitwegmatrix des Standes der Technik gekoppelt. Konfigurationsdaten kommen von einem mit dem CLB 13 assoziierten Konfigurationsspeicher 15.
Der Ausgang des Funktionsgenerators 34 ist entweder direkt oder durch das Register 36 mit dem Ausgangsschalter 38 gekoppelt. Das Register 36 ist ein konventionelles Datensignalspeicherregister wie z.B. ein D-Flipflop. Das Register 36 hat einen Dateneingang, der mit dem Ausgang des Funktionsgenerators 34 gekoppelt ist, und einen Takteingang, der zum Empfangen eines Benutzertaktsignals auf einer Leitung 44-c der Leitungen 44 gekoppelt ist. Das Register 36 hat einen Datenausgang Q.
Der Ausgangsschalter 38 hat zwei Dateneingänge, einen Datenausgang und einen Auswahleingang und kann ein 2:1 Multiplexer sein. Der Konfigurationsspeicher steuert typischerweise den Auswahleingang von Schalter 38.
6A zeigt ein Blockdiagramm einer Ausgestaltung eines gemäß der vorliegenden Erfindung konstruierten CLB 14. Der CLB 14 gemäß dieser Ausgestaltung umfasst einen Funktionsgenerator 34, einen ersten Datensignalspeicher 42a, einen zweiten Datensignalspeicher 42b, ein erstes Register 36a, ein zweites Register 36b, einen ersten Ausgangsschalter 39a und einen zweiten Ausgangsschalter 39b. Der erste Datensignalspeicher 42a, das erste Register 36a sowie der erste Ausgangsschalter 39a erzeugen vorteilhafterweise den Ausgang des Funktionsgenerators 34, wenn der Funktionsgenerator 34 mit Ausgängen des ersten Satzes von Speicherzellen 21 konfiguriert ist (3). Somit können die vom ersten Datensignalspeicher 42a oder vom Register 36a gespeicherten Daten in der zweiten Hälfte des Benutzertaktzyklus verwendet werden, wenn der CLB 14 gemäß dem zweiten Satz von Konfigurationsdaten von Speicherzellen 23 konfiguriert ist. Der zweite Datensignalspeicher 42b, das zweite Register 36b und der zweite Schalter 39b werden ebenfalls zum Speichern und Leiten des Ausgangs des Funktionsgenerators 34 verwendet, wenn dieser gemäß dem zweiten Satz von Konfigurationsdaten von Speicherzellen 23 konfiguriert ist.
Der Funktionsgenerator 34 ist zu dem von 5 oben äquivalent. Die Dateneingänge des Funktionsgenerators 34 sind mit der konfigurierbaren Leitwegmatrix 18 gekoppelt und die Steuereingänge sind mit dem Konfigurationsspeicher 16 der vorliegenden Erfindung gekoppelt. Somit kann der Funktionsgenerator 34 von den Steuersignalen, während andere Teile des CLB 14 umkonfiguriert werden.
Der erste Datensignalspeicher 42a ist ein herkömmlicher Datensignalspeicher zum Speichern eines binären Datenbits. Der erste Datensignalspeicher 42a hat einen Dateneingang (D), einen Datenausgang (Q) und einen Latch-enable-Eingang (Takteingang). Der Dateneingang des ersten Datensignalspeichers 42a ist mit dem Ausgang des Funktionsgenerators 34 gekoppelt. Der Latch-enable-Eingang ist mit der A/B-Leitung 30 zum Empfangen eines A/B-Signals gekoppelt. Der erste Datensignalspeicher 42a rastet entweder Daten als Reaktion auf das am Latch-enable-Eingang anliegende Signal oder lässt sie durch. Der erste Datensignalspeicher 42a lässt Daten im ersten Teil des Benutzertaktzyklus durch und rastet Daten im zweiten Teil des Benutzertaktzyklus. In dieser Ausgestaltung wird das Latch-enable-Signal im L-Zustand angelegt, so dass Daten auf einem „hohen" A/B-Signal durchgelassen und auf einem „tiefen" A/B-Signal gerastet werden. Der zweite Datensignalspeicher 42b hat dieselbe Funktionalität und Struktur wie der erste Datensignalspeicher 42a. Der Dateneingang des zweiten Datensignalspeichers 42b ist mit dem Ausgang des Funktionsgenerators 34 gekoppelt. Der Latch-enable-Eingang des zweiten Datensignalspeichers 42b ist jedoch mit einer Leitung 68 zum Empfangen des A/B-Signals gekoppelt. Da der zweite Datensignalspeicher 42b ein Signal an seinem Latch-enable-Eingang empfängt, das die Umkehr des am ersten Datensignalspeicher 42a anliegenden Signals ist, erfolgt das Durchlassen und Rasten der Daten durch den Datensignalspeicher 42a, 42b Daten zu entgegengesetzten Zeiten während des Benutzertaktzyklus.
Die Fachperson wird erkennen, dass ein von der A/B-Leitung 30 angesteuerter Inverter zum Ansteuern des Latch-enable-Eingangs vom Signalspeicher 42b verwendet werden kann, so dass sich die A/B-Leitung 68 erübrigt.
Das erste Register 36a ist ein Datenregister des in Verbindung mit 5 oben beschriebenen Typs. Das erste Register 36a kann beispielsweise ein D-Flipflop sein. Der Dateneingang des Registers 36b ist mit dem Datenausgang des ersten Datensignalspeichers 42a gekoppelt. Der Takteingang des ersten Registers 36a ist mit einer Leitung 44-c zum Empfangen des Benutzertaktsignals gekoppelt. Ebenso kann das zweite Datenregister ein D-Flipflop sein.
Der Dateneingang des zweiten Registers 36b ist mit dem Datenausgang des zweiten Datensignalspeichers 42b gekoppelt und der Takteingang ist mit der Leitung 44-c zum Empfangen des Benutzertaktsignals gekoppelt.
Der erste Ausgangsschalter 39a ist ein herkömmliches Schaltgerät wie z.B. ein 3:1 Multiplexer. Der Ausgangsschalter 39a, 39b hat drei Dateneingänge, einen Datenausgang und einen Befehlseingang. Ein erster Dateneingang des Ausgangsschalters 39a ist mit dem Ausgang des Registers 36a gekoppelt. Der zweite Dateneingang des Ausgangsschalters 39a ist mit dem Datenausgang des Datensignalspeichers 42a gekoppelt. In dieser Ausgestaltung ist der Ausgang des Funktionsgenerators 34 mit einem dritten Dateneingang des Ausgangsschalters 39a gekoppelt. Der Ausgangsschalter 39a gibt eines der an den drei Eingängen anliegenden Signale als Reaktion auf Signale zu den Steuereingängen des Ausgangsschalters 39a aus. Die Steuereingänge sind mit assoziierten Speicherzellen 21, 23 oder üblicher 31 im Konfigurationsspeicher 16 der vorliegenden Erfindung gekoppelt und bleiben typischerweise unverändert, wenn die A/B-Leitung 30 schaltet.
Der zweite Ausgangsschalter 39b ist ebenfalls ein 3:1 Multiplexer. Der zweite Ausgangsschalter 39b beinhaltet einen ersten, zweiten und dritten Dateneingang; einen Datenausgang und ein Paar Steuereingänge. Der erste Dateneingang ist mit dem Ausgang des zweiten Registers 36b gekoppelt; der zweite Dateneingang ist mit dem Ausgang des zweiten Datensignalspeichers 42b gekoppelt. Der dritte Eingang des Ausgangsschalters 39b ist mit dem Ausgang des Funktionsgenerators 34 gekoppelt. Die Steuereingänge sind mit assoziierten Speicherzellen 21, 23 oder 31 im Konfigurationsspeicher 16 gekoppelt, um zu steuern, welches der drei Eingangssignale vom zweiten Ausgangsschalter 39b ausgegeben wird. Der Ausgang des zweiten Ausgangsschalters 39b bildet einen der Ausgänge des CLB 14.
Diese Ausgestaltung der vorliegenden Erfindung erhöht vorteilhafterweise die Anzahl der Logikfunktionen, die von der FPLA 10 durch Umkonfigurieren der CLBs 14 ausgeführt werden, so dass sie mehr als eine Logikfunktion während eines Zyklus des Benutzertaktes ausführen. Eine Zwei-Perioden-Ausgestaltung der vorliegenden Erfindung unterteilt den Zyklus des Benutzertaktes in zwei Perioden, eine A-Periode und eine B-Periode. Die A-Periode und die B-Periode können gleich sein, brauchen es aber nicht. Während der A-Periode konfiguriert eine Zwei-Perioden-Ausgestaltung der vorliegenden Erfindung die CLBs 14 und die konfigurierbaren Leitwegmatrizen 18 anhand der in der ersten Array des Konfigurationsspeichers 16 gespeicherten Konfigurationsdaten. Die CLBs 14 führen dann ihre Logikfunktionen aus und die A-Periode endet. Während der B-Periode werden die CLBs 14 und die konfigurierbaren Leitwegmatrizen 18 mittels der in der zweiten Array des Konfigurationsspeichers 16 gespeicherten Konfigurationsdaten umkonfiguriert. Die CLBs 14 führen dann ihre Logikfunktionen aus, und die B-Periode und der Zyklus des Benutzertaktes enden. Somit hat die vorliegende Erfindung in der vorliegenden Ausgestaltung die Anzahl der Logikfunktionen verdoppelt, die die FPLA 10 während eines Zyklus des Benutzertaktes ausführen kann.
6A zeigt einen CLB 14, wenn die vorliegende Erfindung zwei Sätze von Konfigurationsdaten umfasst. Die vorliegende Erfindung kann eine beliebige Anzahl von Konfigurationsdatensätzen umfassen. Für jeden Konfigurationsdatensatz hat jeder CLB 14 einen zusätzlichen Ausgangspfad mit Datensignalspeicher 42, Register 36 und Schalter 39 zum Erzeugen eines Ausgangssignals.
In einer anderen Ausgestaltung können die Datensignalspeicher so angeordnet sein, dass ihre Ausgänge zum Eingang anstatt zum Ausgang des Funktionsgenerators 34 geleitet werden.
Eine solche Ausgestaltung ist in 6B dargestellt. In 6B sind Signalspeicher 62a–62d am Eingang von CLB 17 vorgesehen und speichern in der Leitwegmatrix 18 vorhandene Signale in zwei unterschiedlichen Betriebsperioden. Die Signalspeicher 62a und 62b lassen an ihren jeweiligen D-Eingangsanschlüssen anliegende Signale durch, wenn das A/B-Signal im H-Zustand ist, und erfassen die vorhandenen Daten, wenn das A/B-Signal in den L-Zustand geht. Die Signalspeicher 62c und 62d lassen Daten, die an ihren D-Eingangsanschlüssen anliegen, durch, wenn das A/B-Signal im L-Zustand ist, und erfassen die Daten, die vorhanden sind, wenn A/B in den H-Zustand geht. Alle vier Ausgänge von Signalspeichern 62a–62d werden immer an die I1–I4 Anschlüsse des Funktionsgenerators 34 angelegt, obwohl zu jedem Zeitpunkt zwei der Signalspeicher 62a–62d Daten von der Leitwegmatrix 18 durchlassen und zwei Daten speichern, die zuvor von der Leitwegmatrix 18 empfangen wurden. Somit können an den beiden Phasen des A/B-Taktsignals Leitungen in der Leitwegmatrix 18 für unterschiedliche Zwecke verwendet werden. So könnte beispielsweise dasselbe Leitwegmatrix-Leitungssegment oder dieselbe Folge von Leitungssegmenten verwendet werden, um ein Signal in der ersten Phase des A/B-Taktsignals an den Signalspeicher 62a, und ein Signal zum Signalspeicher 62c in der zweiten Phase des A/B-Taktsignals anzulegen. Beide Signale würden vom Funktionsgenerator 34 benutzt. Die Signalspeicher 62a bis 62d lassen es zu, dass die Leitwegmatrix 18 in den beiden Phasen praktischerweise wiederverwendet wird. Es können natürlich mehr als zwei Phasen durch separat getaktete Signalspeicher 62a–62d mit mehr als zwei Taktsignalen vorgesehen werden.
Leitwegmatrix
6C zeigt eine Ausgestaltung einer Leitwegmatrix 18, mit der die Erfindung verwendet werden kann. Am äußeren Rand von 6C sind auch Teile von vier CLBs 14a, 14b, 14c und 14d dargestellt. Transistoren in der Leitwegmatrix 18 sind durch kurze Linien dargestellt, die zwischen Linien verlaufen, die sie verbinden können. So verläuft beispielsweise der Transistor T61 zwischen der Leitwegleitung R61 und der Eingangsleitung I4 im CLB 14b.
Der Transistor T62 kann den Ausgang des Multiplexers 39b im CLB 14a mit der Leitwegleitung R61 verbinden. Der Transistor T63 kann die Leitwegleitung R61 mit der Leitwegleitung R63 verbinden und der Transistor T64 kann die Leitwegleitung R61 mit der Leitwegleitung R64 verbinden. Die Steuerung jedes Transistors erfolgt durch eine Leitung vom Konfigurationsspeicher 16 zum Gate des Transistors. Der Einfachheit halber sind die meisten Transistoren in der Zeichnung nicht beschriftet und die Verbindungen vom Konfigurationsspeicher 16 zum jeweiligen Gate sind durch eine einzelne Linie zu jeder der Schalterboxen S61, S62, S63 und S64 dargestellt. Weitere Leitwegmatrizen sind im 1993 Xilinx Data Book dargestellt. Zweck von 6C ist es, die Beziehung zwischen der Leitwegmatrix 18, den CLBs 14 und den Konfigurationsleitungen vom Konfigurationsspeicher 16 zu illustrieren. Der neue Aspekt von 6C ist, dass Signale vom Konfigurationsspeicher 16 die Leitwegmatrix 18 in Verbindung mit dem Umkonfigurieren der CLBs 14 umkonfigurieren und damit dieselbe Leitwegleitung in der Leitwegmatrix 18 für mehr als eine Verbindung verwenden kann, wie oben erörtert wurde.
Betriebsarten
Die vorliegende Erfindung bietet drei Betriebsarten der CLBs 14. Die CLBs 14 können zum Ausführen einer einfachen, schnellen, asynchronen kombinatorischen Logikfunktion verwendet werden. Dieser erste Modus ist dann gegeben, wenn die in der ersten Array gespeicherten Konfigurationsdaten mit den in der zweiten Array gespeicherten Konfigurationsdaten identisch sind. In diesem Modus sind der erste und der zweite Ausgangsschalter 39a, 39b zum Empfangen und direkten Durchlassen des Datenausgangs durch den Funktionsgenerator 34 konfiguriert. Der B-Ausgangspfad wird entweder nicht benutzt oder die Ausgänge der Schalter 39a, 39b sind zu einem einzelnen Ausgangspfad zusammengeschaltet. Das A/B-Signal auf der Leitung 30 und das Benutzertaktsignal auf der Leitung 44 können angelegt werden, aber dieser erste Modus nutzt die Datensignalspeicher 42a, 42b und die Register 36a, 36b nicht. Daher werden das A/B-Signal und das Benutzertaktsignal ignoriert. Dieser Modus nutzt die Fähigkeit der vorliegenden Erfindung nicht, die Zahl der von der FPLA 10 implementierten Logikfunktionen zu erhöhen.
Die zweite Betriebsart ist ein schneller registrierter Modus. Dieser Modus ist synchron. Wie beim schnellen asynchronen Modus ist dieser zweite Modus dann gegeben, wenn die in der ersten und der zweiten Array gespeicherten Konfigurationsdaten identisch sind. Das A/B-Signal wird nicht angelegt (im H-Zustand gehalten), so dass der erste Datensignalspeicher 42a Daten zum ersten Register 36a während der A- und der B-Periode des Benutzertaktzyklus durchlässt. Dann werden auf der nächsten ansteigenden Flanke des Benutzertaktes die durch den ersten Datensignalspeicher 42a durchgelassenen Daten in das erste Register 36a getaktet. In diesem Modus ändert sich der Ausgang des CLB 14 erst am Anfang des nächsten Zyklus des Benutzertaktes. Dieser Modus nutzt den B-Ausgangspfad nicht und nutzt auch das Vermögen der Erfindung nicht, die Zahl der von der erfindungsgemäßen FPLA 10 ausgeführten Logikfunktionen zu erhöhen.
Nachfolgend wird mit Bezug auf 7 der dritte Modus erörtert. Diese Figur zeigt ein Timing-Diagramm, das die Umkonfigurationssteuersignale in der FPLA 10 der vorliegenden Erfindung darstellt. 7 zeigt zwei Zyklen eines beispielhaften Benutzertaktes, zwei Zyklen eines beispielhaften A/B-Signals, zwei Zyklen eines beispielhaften A/B'-Signals, vier beispielhafte Zustände des Signalspeichers 42a, vier beispielhafte Zustände des Signalspeichers 42b, zwei beispielhafte Ausgänge des Registers 36a und zwei beispielhafte Ausgänge des Registers 36b. Während die Signale A/B und A/B' in der Darstellung am Mittelpunkt T₂ in den Zyklus des Benutzertaktes übergehen, ist eine solche Unterteilung nicht erforderlich. Das A/B-Signal kann einen Zyklus des Benutzertaktes an vielen Zwischenpunkten unterteilen. Eine Einschränkung der Unterteilung ist, dass sowohl die A-Periode als auch die B-Periode lang genug sein müssen, damit alle Signale in der FPLA 10 durch die CLBs 14 propagieren und sich einschwingen können müssen, so dass Signale an den Eingängen der Signalspeicher und Register lange genug für eine nachfolgende Speicherung vorliegen.
7 trägt zur Erläuterung der dritten Betriebsart des CLB 14 bei. Die dritte Betriebsart nutzt das Vermögen der vorliegenden Erfindung, die Anzahl der von der FPLA 10 ausgeführten Logikfunktionen zu erhöhen. Im dritten Modus unterscheiden sich die Konfiguration des CLB 14 und die Konfiguration der konfigurierbaren Leitwegmatrix 18 während der A-Periode von der Konfiguration in der B-Periode. Der dritte Modus wird hierin als Pipeline-Modus bezeichnet.
Zu Beginn eines Benutzertaktzyklus T₁ beginnt auch das A/B-Signal mit einem Zyklus. In der A-Periode ist das A/B-Signal im H-Zustand, so dass die CLBs 14 und die Leitwegmatrizen 18 mit dem ersten Satz von Konfigurationsdaten konfiguriert werden. Während der A-Periode lässt der erste Datensignalspeicher 42a Daten durch und der Datensignalspeicher 42b rastet Daten.
Am Übergang des A/B-Signals bei T₂ wählt das A/B-Signal jetzt den zweiten Satz von Konfigurationsdaten aus dem Speicher 16 und konfiguriert die CLBs 14 und die konfigurierbaren Leitwegmatrizen 18 somit um. Der erste Datensignalspeicher 42a rastet die Daten an seinem Eingang, der zweite Datensignalspeicher 42b lässt die Daten an seinem Eingang durch.
Zu Beginn des nächsten Zyklus des Benutzertakts T₃ beginnt wieder ein Übergang des A/B-Signals. Auch hier werden die CLBs 14 und die konfigurierbaren Leitwegmatrizen 18 wieder gemäß dem ersten Konfigurationsdatensatz umkonfiguriert. Der erste Datensignalspeicher 42a lässt die Daten durch, der zweite Datensignalspeicher 42b rastet sie. Auf der ansteigenden Flanke des Benutzertaktes und des A/B-Signals takten das erste und das zweite Register 36a, 36b Daten ein. Das Register 36a taktet die gerasteten Daten vom Datensignalspeicher 42a ein, das Register 36b taktet die Durchlassdaten vom Datensignalspeicher 42b ein. Somit speichert das erste Register 36a den Ausgang des Funktionsgenerators 34, wenn es im früheren Teil des Benutzertaktes konfiguriert wurde, gemäß dem ersten Konfigurationsdatensatz. Das zweite Register 36b speichert den Ausgang des Funktionsgenerators 34, wenn es im letzteren Teil des Benutzertaktes konfiguriert wurde, gemäß dem zweiten Konfigurationsdatensatz.
Bei jedem Übergang des A/B-Signals werden der erste und der zweite Ausgangsschalter 39a, 39b umkonfiguriert. In vielen Anwendungen werden die Ausgangsschalter 39a, 39b während des Benutzertaktzyklus nicht umkonfiguriert. In der Ausgestaltung von 6A erlaubt die Struktur jedoch eine Umkonfiguration der Ausgangsschalter, und in einigen Anwendungen kann dies auch wünschenswert sein. So kann beispielsweise der Schalter 39a Daten vom Funktionsgenerator 34 während der A-Periode und vom Register 36a während der B-Periode durchlassen. Inzwischen kann der Schalter 39b Daten vom Signalspeicher 42b in beiden Perioden durchlassen.
Die Leitwegmatrizen 18 werden auch bei jedem Übergang des A/B-Signals umkonfiguriert. Wie bei den CLBs 14, können die Eingänge zum CLB 14 während der A-Periode von anderen Quellen kommen als in der B-Periode. Bei jedem Übergang des A/B-Signals werden die Leitwegmatrizen so umkonfiguriert, dass sie die richtigen Eingänge an jeden CLB 14 anlegen und die Ausgänge des CLB 14 korrekt leiten.
Nicht alle Fliesen 12 der FPLA 10 der vorliegenden Erfindung müssen im selben Modus konfiguriert werden. Einige Fliesen können im schnellen asynchronen Modus konfiguriert werden, andere im schnellen registrierten Modus und wieder andere im Pipeline-Modus. Somit kann der CLB 14 die Zahl der in der FPLA 10 implementierten Logikfunktionen im Vergleich zu der Zahl der in der FPLA 10 des Standes der Technik ausgeführten Logikfunktionen stark erhöhen. Die vorliegende Erfindung erzielt diese Erhöhung ohne eine beträchtliche Vergrößerung der Siliciumfläche der FPLA 10 gegenüber dem Stand der Technik.
7 zeigt den Ablauf eines vollständigen Zyklus des A/B-Signals innerhalb eines Zyklus des Benutzertaktes. Aber das A/B-Signal kann auch eine Periode haben, die länger als ein Zyklus des Taktsignals ist. Das Timing-Diagramm von 8 zeigt vier Zyklen des Benutzertakts im Vergleich mit einem ersten alternativen A/B-Signal A/B-1 und seiner Umkehr A/B-1 und mit einem alternativen A/B-Signal A/B-2 und seiner Umkehr A/B/2. In 8 beträgt der erste Teil des A/B-1 Signals zwei Zyklen des Benutzertaktes. Ebenso beträgt der zweite Teil des A/B-1 Signals zwei Zyklen des Benutzertakts. Der erste Teil des A/B-2 Signals beträgt einen Zyklus des Benutzertakts. Der zweite Teil des A/B-2 Signals beträgt ebenfalls einen Zyklus des Benutzertakts. Wie in Verbindung mit 7 beschrieben wurde, braucht der erste Teil eines A/B-Signals nicht die gleiche Länge zu haben wie der zweite Teil des A/B-Signals. 8 illustriert, dass das A/B-Signal im Allgemeinen eine beliebige Länge, ob größer, gleich oder kleiner als die Periode des Benutzertakts, haben kann.
Beispiel
9 zeigt ein Blockdiagramm eines 3-Bit-Zählers, der in einer FPLA 10 implementiert werden kann. Der Zähler hat drei Ausgänge A, B und C und einen Takteingang. Der 3-Bit-Zähler umfasst ein erstes AND-Gate 50 mit zwei Eingängen, ein zweites AND-Gate 52 mit zwei Eingängen, ein drittes AND-Gate 54 mit drei Eingängen, ein OR-Gate 56 mit drei Eingängen, ein XOR-Gate 58 mit zwei Eingängen, ein erstes Register 60, ein zweites Register 62 und ein drittes Register 64, die alle wie gezeigt geschaltet sind.
Für die 9, 10 und 11 zeigt das Beispiel Q als Ausgang des CLB. Damit sollen die Vorteile der Umkonfigurierung der Leitwegmatrix deutlicher illustriert werden. Für FPLAs wird, da Q eine programmierbare Lookup-Tabelle ansteuern kann, wo es in Q invertiert werden kann, nur ein Ausgang benötigt. Daher zeigten die 4 und 5 Q nicht als Ausgang des CLB.
10 zeigt ein Blockdiagramm einer Ausführung des 3-Bit-Zählers mit einer FPLA des Standes der Technik. Die Implementation umfasst Fliesen 11-1, 11-2, 11-3 und 11-4 des Standes der Technik. Die konfigurierbaren Leitwegmatrizen 70-1, 70-2, 70-3 und 70-4 verbinden diese Fliesen. Die Verbindungen der Ausgänge der Fliesen 11-1, 11-2, 11-3 und 11-4 erfolgen durch die konfigurierbare Leitwegmatrix 70 jeder Fliese 11. Jeder Punkt repräsentiert einen Teil der Leitwegmatrizen 70, der durch Speichern von Daten in ihrem assoziierten Konfigurationsspeicher geschaltet wurde. Der Deutlichkeit halber sind die Ausgangsschalter, Konfigurationsspeicher, Steuerleitungen und Taktleitungen nicht dargestellt.
Der erste CLB 13-1 des Standes der Technik ist so konfiguriert, dass der Funktionsgenerator 34-1 eine XOR-Funktion mit zwei Eingängen implementiert, und der Ausgangsschalter 38-1 (nicht dargestellt) lässt den Ausgang des Registers 36-1 durch. Der zweite CLB 13-2 des Standes der Technik ist so konfiguriert, dass der Funktionsgenerator 34-2 die Zwei-Level-Digitalfunktion mit drei Eingängen gemäß der Gleichung D = AB + AC + ABC implementiert, wobei ABC der Ausgang des Funktionsgenerators 34-4 und D der Ausgang des Funktionsgenerators 34-2 ist. Der Ausgangsschalter (siehe Ausgangsschalter 38 von 5) des zweiten CLB 13-2 des Standes der Technik ist so konfiguriert, dass er den Ausgang von Register 36-2 durchlässt. Der dritte CLB 13-3 des Standes der Technik ist so konfiguriert, dass der Funktionsgenerator 34-3 das Signal zum Ausgang C invertiert, und der Ausgangsschalter 38-3 (nicht dargestellt) lässt den Ausgang des Registers 36-3 durch. Der CLB 13-4 des Standes der Technik ist so konfiguriert, dass er eine AND-Funktion ABC mit drei Eingängen implementiert. Der Ausgangsschalter des CLB 13-4 des Standes der Technik ist so konfiguriert, dass er den Ausgang des Funktionsgenerators 34-4 durchlässt. Die konfigurierbaren Leitwegmatrizen 70-1, 70-2, 70-3 und 70-4 sind, wie durch die schwarzen Punkte angedeutet, zum Bilden des Zählers von 9 geschaltet.
11 zeigt ein Blockdiagramm einer Implementation des 3-Bit-Zählers mit der FPLA 10 der vorliegenden Erfindung. Die konfigurierbaren Leitwegmatrizen 18 sind als gestrichelte Linien um die Anschlüsse dargestellt, die von den konfigurierbaren Leitwegmatrizen 18 vorgenommen werden. Die Anschlüsse sind entweder mit einem vollen Verbinder oder einem hohlen Verbinder dargestellt. Die Leitwegmatrizen 18 sind in der A-Periode so konfiguriert, dass sie die durch die vollen Verbinder angedeuteten Anschlüsse implementieren. In der B-Periode sind die konfigurierbaren Leitwegmatrizen 18 so konfiguriert, dass sie die durch die hohlen Verbinder angedeuteten Anschlüsse vornehmen. Die Leitwegmatrizen 18 sind so konfiguriert, dass sie die durch einen hohlen Verbinder angedeuteten Anschlüsse implementieren, der einen vollen Verbinder in der A-Periode und in der B-Periode umgibt. Dies entspricht dem Fall, bei dem die in der Speicherzelle 21-x gespeicherten Daten mit den in der Speicherzelle 23-x gespeicherten Daten identisch sind, wobei x zwischen 1 und n in 3 liegt. Die konfigurierbare Leitwegmatrix 18 ist größer als die konfigurierbare Leitwegmatrix des Standes der Technik, ist aber nicht unbedingt zweimal so groß wie die konfigurierbare Leitwegmatrix des Standes der Technik. Der Deutlichkeit halber sind die Ausgangsschalter 39a-1, 39b-1, 39a-2 and 39b-2, die Konfigurationsspeicher, die Steuerleitungen und Taktleitungen, die denen der 6A entsprechen, nicht dargestellt.
In 11 verwendet der 3-Bit-Zähler zwei Fliesen 12-1 und 12-2 der FPLA 10. Jede Fliese führt zwei Logikfunktionen aus, eine während der A-Periode und eine andere während der B-Periode. In 11 repräsentieren die Bezugsziffern 34-1-a und 34-1-b dasselbe physische Bauelement, das unterschiedliche Funktionsgeneratorlogik in den beiden Perioden ausführt. In der A-Periode ist der erste CLB 14-1-a von Fliese 12-1 so konfiguriert, dass die Funktionsgeneratorlogik 34-1-a ein AND-Gate mit drei Eingängen ist und der Ausgangsschalter 39-1 (nicht dargestellt) Daten vom ersten Datensignalspeicher 42-1-a durchlässt. Wenn die Fliese 12-1 in der B-Periode umkonfiguriert wird, dann ist die Funktionsgeneratorlogik 34-1-b die Dreieingangs-Logikfunktion mit der Gleichung D = AB + AC + ABC, wobei D der Ausgang der Funktionsgeneratorlogik 34-1-b ist. Man beachte, dass der Ausgang der Funktionsgeneratorlogik 34-1-a am Ende der A-Periode in den Datensignalspeicher 42-1-a gerastet wird. Der Ausgang der Datensignalspeicherkonfiguration 42-1-a steht der Funktionsgeneratorlogik 34-1-b in der folgenden B-Periode zur Verfügung und wird davon benutzt. Der Ausgangsschalter von CLB 14-1, der zum Schalter 39b von 6A äquivalent ist, ist so konfiguriert, dass er Daten vom Register 36-1-b durchlässt, und ist nicht dargestellt.
Die Fliese 12-2 ist in der A-Periode so konfiguriert, dass die Funktionsgeneratorlogik 34-2-a den Eingang C einfach durchlässt. Der Ausgangsschalter ist so konfiguriert, dass er Daten vom Register 36-2-a durchlässt. In der B-Periode führt die Funktionsgeneratorlogik 34-2-b eine XOR-Funktion mit zwei Eingängen aus und der Ausgangsschalter (äquivalent zu 39b von 6a) ist so konfiguriert, dass er Daten von der Registerkonfiguration 36-2-b ausgibt.
Ein Vergleich von 10 mit 11 zeigt, dass die Zwei-Konfigurations-Ausgestaltung der vorliegenden Erfindung die Zahl der Logikfunktionen, die die FPLA 10 ausführen kann, im Vergleich zur FPLA des Standes der Technik effektiv verdoppelt. Wo vier Fliesen des Standes der Technik nötig waren, um den 3-Bit-Zähler auszuführen, da benötigt die vorliegende Erfindung nur zwei Fliesen 12. Diese Ausgestaltung der vorliegenden Erfindung erfordert eine geringfügig größere Siliciumfläche aufgrund des zusätzlichen Speichers zum Speichern von Konfigurationsdaten und der Zunahme der Größe der konfigurierbaren Leitwegmatrizen 18 und der CLBs 14, aber eine Fliese, die zwei Konfigurationen bietet, benötigt viel weniger als das Zweifache der Fläche einer Ein-Konfigurations-Fliese.
Die Umkonfiguration kann in einem Zyklus des Benutzertaktes stattfinden. Da die meisten Benutzer einen Taktzyklus benötigen, der größer ist als die Verzögerung von zwei Fliesen, wenn der Benutzer die Logik sorgfältig zwischen denen, die auf A laufen, und denen, die auf B laufen, partitioniert, ist der einzige Zeitverlust die Zeit, die die Elemente im Datenpfad für die Konfigurationsumschaltung benötigen. Die Elemente beinhalten Durchlassgatter in der Leitwegmatrix 18, Durchlassgatter oder andere Bauelemente in Funktionsgeneratoren 34 sowie Ausgangsschalter 39, wobei jedes Pfadelement von einem Multiplexer 28-x gesteuert wird, wobei x zwischen 1 und n gemäß 3 liegt. Dieser Multiplexer ist ein Hochgeschwindigkeitselement, die Elemente im Datenpfad sind schnell und die Elemente schalten parallel, daher ist der Zeitverlust gering. Für den Benutzer wird nur ein minimaler Geschwindigkeitsverlust spürbar sein. Um den Geschwindigkeitsverlust für den Benutzer noch weiter zu minimieren, sind einige der Schalter 28-1 bis 28-n kritischer als andere. In der Ausgestaltung von 6A ist es, da in den Signalspeichern und Registern gespeicherte Signale die Schalter 39a und 39b und dann die Durchlassgatter in der Leitwegmatrix 18 erreichen, bevor sie Funktionsgeneratoren 34 des nächsten CLB weiter hinten im Pfad erreichen, während der Umkonfiguration kritischer, dass Schalter 39a und 39b und die Durchlasstransistoren in der Leitwegmatrix 18 schneller (vor der Ankunft des Datensignals) schalten, als wenn die Funktionsgeneratoren 34 schnell schalten. Daher sollte die Geschwindigkeit von Ausgangssignalen von den Schaltern 28-1 bis 28-n, die die Ausgangsschalter 39a, 39b steuern, und von denen der Durchlasstransistoren der Leitwegmatrix 18 maximiert werden [sic]. Dazu sollten die kritischsten Ausgangssignale von den Schaltern 28-1 bis 28-n auf Metallleitungen gesetzt werden. Es können zusätzliche Maßnahmen, z.B. Regulieren der Größen von Schaltern 28-1 bis 28-n, getroffen werden, um die kritischsten Geschwindigkeiten zu maximieren und die Fläche minimal zu halten, wo die Geschwindigkeit etwas weniger kritisch ist. In anderen Ausgestaltungen, z.B. 6B, ist die Bedeutung der Geschwindigkeit jedoch anders.
Zusammenfassung
Somit erhöht die vorliegende Erfindung die Zahl der Logikfunktionen, die pro Flächeneinheit mit derselben Verarbeitungstechnologie im Vergleich zur Fliese des Standes der Technik implementiert werden können, erheblich, ohne dabei unbedingt die Leistung zu beeinträchtigen.
Die vorliegende Erfindung wurde zwar mit Bezug auf bestimmte bevorzugte Ausgestaltungen beschrieben, aber die Fachperson wird erkennen, dass verschiedene Modifikationen möglich sind. So können beispielsweise die CLBs 14 der vorliegenden Erfindung auf einer FPLA zusammen mit CLBs des Standes der Technik in einer Reihe verschiedener Konfigurationen verwendet werden. So hätte beispielsweise eine FPLA einige Fliesen, die in registrierten und asynchronen Betriebsarten arbeiten (Stand der Technik), zusammen mit anderen, die in einem Pipeline-Modus arbeiten. In einem anderen Beispiel braucht die programmierbare Logikarray der vorliegenden Erfindung nicht auf einen einzelnen Siliciumchip begrenzt zu sein, sondern kann auf mehreren Chips ausgeführt werden. Um noch ein weiteres Beispiel zu geben, die vorliegende Erfindung wurde zwar in Verbindung mit FPLA-Architekturen beschrieben, aber sie könnte genauso gut auch mit anderen Architekturen zur Anwendung kommen, die frei programmierbar und umkonfigurierbar sind. Die Erfindung kann in einem Bauelement zum Einsatz kommen, das keine Logikblöcke beinhaltet, sondern einfach Schalt- und Leitwegmatrizen beinhaltet. Ferner kann die Erfindung in einem Bauelement wie z.B. einer PLA zum Einsatz kommen, die nur ein einzelnes programmierbares Logikbauelement beinhaltet.
Die obige ausführliche Beschreibung konzentrierte sich auf Ausgestaltungen, die mit SRAM-Konfigurationsspeicherzellen konfiguriert wurden. Da eine Konfigurationsänderung in der vorliegenden Erfindung ohne eine Änderung des Konfigurationsspeichers erzielt werden kann, ist es möglich, den Konfigurationsspeicher von solchen einmalig programmierbaren Techniken als Fuses oder Antifuses auszubilden, oder von Technologien, die sich schwerer umprogrammieren lassen, wie z.B. EPROMs oder EEPROMs. Diese sowie weitere Variationen und Modifikationen der bevorzugten Ausgestaltungen sind von der vorliegenden Erfindung vorgesehen, die nur durch die nachfolgenden Ansprüche begrenzt ist.

Claims

Programmierbare Array, die Folgendes umfasst: einen Konfigurationsspeicher mit einem ersten Speichermittel zum Speichern eines ersten Satzes von Konfigurationsdaten, einem zweiten Speichermittel zum Speichern eines zweiten Satzes von Konfigurationsdaten und einem Schaltmittel, das zum Ausgeben des ersten Satzes oder des zweiten Satzes von Konfigurationsdaten geschaltet ist; und eine konfigurierbare Leitwegmatrix zum selektiven Koppeln von Leiterbahnen als Reaktion auf Konfigurationsdaten, wobei die konfigurierbare Leitwegmatrix mit dem Schaltmittel gekoppelte Konfigurationseingänge hat.
Programmierbare Array nach Anspruch 1, die ferner einen konfigurierbaren Logikblock mit wenigstens einem Konfigurationseingang, wenigstens einem Dateneingang und wenigstens einem Datenausgang zum Ausführen von Logikfunktionen an Eingangsdaten als Reaktion auf den ersten Satz und den zweiten Satz von Konfigurationsdaten umfasst, wobei der Konfigurationseingang des konfigurierbaren Logikblocks mit einem Ausgang des Schaltmittels gekoppelt ist.
Programmierbare Array nach Anspruch 1 oder 2, wobei der Konfigurationsspeicher ferner ein drittes Speichermittel zum Speichern eines dritten Satzes von Konfigurationsdaten umfasst.
Programmierbare Array nach Anspruch 2 oder 3, wobei das Schaltmittel das erste Speichermittel mit dem konfigurierbaren Logikblock und der konfigurierbaren Leitwegmatrix während eines ersten Teils eines Benutzertaktzyklus koppelt und das Schaltmittel das zweite Speichermittel mit dem konfigurierbaren Logikblock und der konfigurierbaren Leitwegmatrix während eines zweiten Teils des Benutzertaktzyklus koppelt.
Programmierbare Array nach Anspruch 2, wobei der Konfigurationsspeicher mehr als zwei Speichermittel umfasst und das Schaltmittel jedes Speichermittel selektiv mit dem Konfigurationslogikblock und der konfigurierbaren Leitwegmatrix während eines jeweiligen Teils eines Benutzertaktzyklus koppelt.
Programmierbare Array nach Anspruch 2 oder 3, wobei das Schaltmittel selektiv das erste Speichermittel mit dem konfigurierbaren Logikblock und der konfigurierbaren Leitwegmatrix während einer ersten Zeitperiode koppelt und das zweite Speichermittel mit dem konfigurierbaren Logikblock und der konfigurierbaren Leitwegmatrix während einer zweiten Zeitperiode koppelt, wobei die erste und die zweite Zeitperiode aufeinander folgen.
Programmierbare Array nach Anspruch 6, bei der jede der aufeinander folgenden Zeitperioden wenigstens so lang ist wie ein Benutzertaktzyklus.
Programmierbare Array nach einem der vorherigen Ansprüche, bei der: das erste Speichermittel eine Mehrzahl von Speicherzellen umfasst, jeweils mit einem Eingang und einem Ausgang, wobei jede Speicherzelle ein Bit aus dem ersten Satz von Konfigurationsdaten speichert; und das zweite Speichermittel eine Mehrzahl von Speicherzellen umfasst, jeweils mit einem Eingang und einem Ausgang, wobei jede Speicherzelle ein Bit aus dem zweiten Satz von Konfigurationsdaten speichert.
Programmierbare Array nach Anspruch 8, wobei die Speicherzellen statische Direktzugriffsspeicherzellen sind.
Programmierbare Array nach Anspruch 8, wobei die Speicherzellen Fuses sind.
Programmierbare Array nach Anspruch 8, wobei die Speicherzellen Antifuses sind.
Programmierbare Array nach Anspruch 8, wobei die Speicherzellen EPROM-Zellen sind.
Programmierbare Array nach Anspruch 8, wobei die Speicherzellen EEPROM-Zellen sind.
Programmierbare Array nach einem der Ansprüche 8 bis 13, wobei jede Speicherzelle in dem ersten Speichermittel eine entsprechende Speicherzelle in dem zweiten Speichermittel hat.
Programmierbare Array nach einem der vorherigen Ansprüche, wobei der Konfigurationsspeicher ferner eine Mehrzahl von Speicherzellen zusätzlich zu dem ersten Speichermittel und dem zweiten Speichermittel umfasst, wobei die Mehrzahl von Speicherzellen ferner die Leitwegmatrix konfiguriert.
Programmierbare Array nach einem der vorherigen Ansprüche, wobei das Schaltmittel ein Multiplexer ist.
Programmierbare Array nach einem der vorherigen Ansprüche, wobei das Schaltmittel einen Leseverstärker und eine Mehrzahl von Adresszeilen umfasst.
Programmierbare Array nach einem der vorherigen Ansprüche, wobei das Schaltmittel eine Mehrzahl von Schaltern umfasst, wobei jeder Schalter einen ersten Dateneingang, der mit einer Konfigurationsspeicherzelle im ersten Speichermittel gekoppelt ist, einen zweiten Dateneingang, der mit der entsprechenden Konfigurationsspeicherzelle im zweiten Speichermittel gekoppelt ist, und einen Ausgang hat, der einen Ausgang des Konfiguratiansspeichers bildet.
Programmierbare Array nach Anspruch 18, bei der die Mehrzahl von Schaltern eine Mehrzahl von Zwei-zu-eins-Multiplexern ist.
Programmierbare Array nach einem der Ansprüche 2 bis 19, wobei der konfigurierbare Logikblock Folgendes umfasst: einen Funktionsgenerator zum Ausführen einer Logikfunktion, die durch Konfigurationsdaten vorgegeben wird, wobei der Funktionsgenerator wenigstens einen Konfigurationseingang, wenigstens einen Dateneingang, wenigstens einen Datenausgang hat, wobei der wenigstens eine Konfigurationseingang mit dem Schaltmittel gekoppelt ist, wobei der wenigstens eine Dateneingang mit der konfigurierbaren Leitwegmatrix gekoppelt ist; ein erstes Ausgabegerät zum Speichern des Ausgangs des Funktionsgenerators von einer ersten Periode, wobei das erste Ausgabegerät einen mit dem Ausgang des Funktionsgenerators gekoppelten Dateneingang und einen Datenausgang hat; und ein zweites Ausgabegerät zum Speichern des Ausgangs des Funktionsgenerators von einer zweiten Periode, wobei das zweite Ausgabegerät einen mit dem Ausgang des Funktionsgenerators gekoppelten Dateneingang und einen Datenausgang hat.
Programmierbare Array nach Anspruch 20, bei der das erste Ausgabegerät ferner einen mit dem Konfigurationsspeicher gekoppelten Konfigurationseingang und das zweite Ausgabegerät ferner einen mit dem Konfigurationsspeicher gekoppelten Konfigurationseingang beinhaltet.
Programmierbare Array nach Anspruch 20 oder 21, bei der die Datenausgänge des ersten und des zweiten Ausgabegerätes mit der konfigurierbaren Leitwegmatrix gekoppelt sind.
Programmierbare Array nach Anspruch 20, 21 oder 22, wobei das erste Ausgabegerät den Ausgang des Funktionsgenerators, der mit dem ersten Satz von im ersten Speichermittel des Konfigurationsspeichers gespeicherten Daten konfiguriert ist, selektiv speichert und ausgibt, und das zweite Ausgabegerät den Ausgang des Funktionsgenerators, der mit dem zweiten Satz von im zweiten Speichermittel des Konfigurationsspeichers gespeicherten Daten konfiguriert ist, selektiv speichert und ausgibt.
Programmierbare Array nach einem der Ansprüche 20 bis 23, wobei das erste Ausgabegerät Folgendes umfasst: einen Signalspeicher zum Speichern und Weiterleiten von Daten als Reaktion auf ein Signal an einem Latch-enable-Eingang, wobei der Signalspeicher einen Dateneingang, einen Latch-enable-Eingang und einen Datenausgang aufweist, wobei der Dateneingang des Signalspeichers mit dem Ausgang des Funktionsgenerators gekoppelt ist; ein Register mit einem Dateneingang, einem Takteingang und einem Datenausgang zum Speichern von Daten als Reaktion auf ein Taktsignal am Takteingang, wobei der Dateneingang des Registers mit dem Datenausgang des Signalspeichers gekoppelt ist, und wobei der Takteingang des Registers zum Empfangen eines Taktsignals gekoppelt ist; und einen Ausgangsschalter mit einer Mehrzahl von Dateneingängen, einem Konfigurationseingang und einem Datenausgang zum Ausgeben von einem aus einer Mehrzahl von Signalen.
Programmierbare Array nach Anspruch 24, wobei ein erster Dateneingang des Ausgangsschalters mit dem Ausgang des Signalspeichers gekoppelt ist und ein zweiter Dateneingang des Ausgangsschalters mit dem Ausgang des Registers gekoppelt ist, der Konfigurationseingang des Ausgangsschalters mit dem Konfigurationsspeicher gekoppelt ist und der Ausgang des Ausgangsschalters mit der konfigurierbaren Leitwegmatrix gekoppelt ist.
Programmierbare Array nach Anspruch 25, bei der ein dritter Dateneingang des Ausgangsschalters mit dem Ausgang des Funktionsgenerators gekoppelt ist.
Programmierbare Array nach Anspruch 24, 25 oder 26, wobei das zweite Ausgabegerät Folgendes umfasst: einen Signalspeicher zum Speichern und Weiterleiten von Daten als Reaktion auf ein Signal an einem Latch-enable-Eingang, wobei der Signalspeicher einen Dateneingang, einen Latch-enable-Eingang und einen Datenausgang umfasst, wobei der Dateneingang des Signalspeichers mit dem Ausgang des Funktionsgenerators gekoppelt ist; ein Register mit einem Dateneingang, einem Takteingang und einem Datenausgang zum Speichern von Daten als Reaktion auf ein Taktsignal am Takteingang, wobei der Dateneingang des Registers mit dem Datenausgang des Signalspeichers gekoppelt ist und wobei der Takteingang des Registers zum Empfangen eines Taktsignals gekoppelt ist; und einen Ausgangsschalter mit einer Mehrzahl von Dateneingängen, einem Konfigurationseingang und einem Datenausgang zum Ausgeben von einem aus einer Mehrzahl von Signalen, wobei ein erster Dateneingang des Ausgangsschalters mit dem Ausgang des Funktionsgenerators gekoppelt ist, ein zweiter Dateneingang des Ausgangsschalters mit dem Ausgang des Signalspeichers gekoppelt ist und ein dritter Eingang des Ausgangsschalters mit dem Ausgang des Registers gekoppelt ist, wobei der Konfigurationseingang des Ausgangsschalters mit dem Konfigurationsspeicher gekoppelt ist und der Ausgang des Ausgangsschalters mit der konfigurierbaren Leitwegmatrix gekoppelt ist.
Programmierbare Array nach Anspruch 24, wobei der Ausgangsschalter ein Multiplexer ist.
Programmierbare Array nach Anspruch 1, die ferner einen konfigurierbaren Logikblock mit Dateneingängen und Datenausgängen zum Ausführen von Logikfunktionen an Eingangsdaten als Reaktion auf den ersten Satz und den zweiten Satz von Konfigurationsdaten umfasst.