DE69535030T2

DE69535030T2 - Phasendemodulation durch Messung der Zeitabstände zwischen Nulldurchgängen

Info

Publication number: DE69535030T2
Application number: DE69535030T
Authority: DE
Inventors: Arthur E. Cary Fleek; Jr. William O. Chapel Hill Camp; Gary M. Owego Warchocki
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1994-10-26
Filing date: 1995-09-22
Publication date: 2006-11-30
Anticipated expiration: 2015-09-23
Also published as: DE69535030D1; EP0709993A2; EP0709993B1; KR960016242A; US5875212A; JP3003980B2; EP0709993A3; KR0152488B1; JPH08237326A

Description

TECHNISCHES GEBIET
Die Erfindung betrifft allgemein Datenverarbeitungssysteme und insbesondere digitale Eingabe-/Ausgabesysteme für die Datenübertragung über ein Funkmedium.
HINTERGRUND DER ERFINDUNG
Die Phasenverschiebungsmodulation bzw. PSK-Modulation (Phase Shift Key, PSK) von Funksignalen ist bisher zur Übertragung von digitalen Informationen zwischen Datenverarbeitungssystemen verwendet worden. Ein Beispiel wird in der US-Patentschrift 5.150.070 von P. Rinaldi mit dem Titel "Demodulator for biphase, suppressed-carrier PSK signals" dargestellt. Das Phasenmodulationsverfahren nutzt zur Unterscheidung zwischen einem Binärwert 1 und einem Binärwert 0 eine Phasenverschiebung um 180 Grad. Dabei muss das Trägersignal während der Modulation einen Nulldurchgang durchlaufen. Zum Demodulieren des modulierten Signals wird nach dem Stand der Technik eine komplexe Schaltung benötigt, um die binäre Information beim Empfänger wiederherzustellen. Die Demodulatoren nach dem Stand der Technik müssen das Trägersignal wiederherstellen. Sie erfordern eine kohärente Demodulation, um ein Signal zu erzeugen, das mit dem ankommenden Signal phasensynchron ist, und müssen die beiden Signale dann zur Erkennung der Daten in einem Multiplikator miteinander kombinieren. Das ZF-Signal muss mit dem aus der Trägerfrequenz demodulierten Signal synchronisiert werden. Mit anderen Worten, zum Demodulieren des PSK-Signals müssen nach dem Stand der Technik das Trägersignal und der lokale Oszillator synchronisiert werden. Nach dem Stand der Technik werden ein einfaches Verfahren und eine einfache Vorrichtung zur Funkwellendemodulation benötigt, welche Phasenwechsel in PSK-modulierten Signalen bei sehr niedrigen Zwischenfrequenzen erkennen können.
Bei der Phasenverschiebungsmodulation wird in Abhängigkeit vom binären Zustand des Steuereingangs der Verzögerungsschaltung selektiv ein Trägersignal, zum Beispiel ein Signal bei einer Trägerfrequenz von 2,4 GHz, in die Verzögerungsschaltung zur Phasenverschiebung eingegeben. Wenn am Steuereingang zum Beispiel ein Binärwert 0 anliegt, wird die Phase des Trägersignals nicht verzögert. Wenn hingegen ein Binärwert 1 anliegt, wird die Phase des Trägersignals verzögert. Das Trägersignal wird dann zum Empfänger übertragen. Im Empfänger gibt es einen lokalen Oszillator, der bei einer geringfügig abweichenden Frequenz schwingt, zum Beispiel bei 2,4 GHz plus 2 MHz. Im Empfänger werden diese beiden Frequenzen gemischt und ein entsprechendes Überlagerungssignal oder ZF-Signal (Zwischenfrequenzsignal) erzeugt. Die auf das Trägersignal übertragene Phasenverschiebungsinformation zeigt sich dann im Empfänger im ZF-Signal. Ein wesentliches Problem bei solchen Datenübertragungsverfahren auf Basis der Phasenverschiebungsmodulation besteht in der Frequenzdrift des Oszillators im Sender, der das Trägersignal von 2,4 GHz erzeugt, und der Frequenzdrift des lokalen Oszillators im Empfänger, der das Signal bei einer Frequenz von 2,4 GHz plus 2 MHz erzeugt. Die relative Frequenzdrift der beiden Oszillatoren führt zu Instabilitäten der im Empfänger erzeugten Zwischenfrequenz und damit zur unsicheren Erkennung der übertragenen binären Daten.
AUFGABEN DER ERFINDUNG
Eine Aufgabe der Erfindung besteht daher darin, ein verbessertes Demodulationsverfahren für digitale Funksignale bereitzustellen.
Eine weitere Aufgabe der Erfindung besteht darin, ein verbessertes Demodulationsverfahren für PSK-Funksignale bereitzustellen, das nur die Implementierung einfacher digitaler Schaltungen erfordert.
Eine weitere Aufgabe der Erfindung besteht darin, ein Demodulationsverfahren für Funksignale bereitzustellen, das Phasenwechsel der PSK-Modulation bei sehr niedrigen Zwischenfrequenzen zuverlässig erkennt.
Eine weitere Aufgabe der Erfindung besteht darin, ein Demodulationsverfahren für Funksignale bereitzustellen, bei welchem das ZF-Signal nicht mit dem aus der Trägerwelle demodulierten Signal synchron zu sein braucht.
Eine weitere Aufgabe der Erfindung besteht darin, ein Demodulationsverfahren für Funksignale bereitzustellen, bei dem das Trägersignal und der lokale Oszillator nicht synchron zu sein brauchen.
In der Europäischen Patentanmeldung EP-A-0 576 826 (Sony Corp.) vom 5. Januar 1994 mit dem Titel "A demodulator for a phase shift keying (PSK) signal" wird eine Demodulationsvorrichtung für PSK-Signale mit einer vereinfachten Anordnung beschrieben, welche ein phasenmoduliertes Signal, wie beispielsweise eine DQPSK-modulierte Welle mit einer Phasenverschiebung von π/4, erkennen kann. In der Patentanmeldung wird eine Demodulationsvorrichtung für PSK-Signale mit einer vereinfachten Anordnung beschrieben, welche aus einem phasenmodulierten Signal einen Takt gewinnen kann. Die Phasenerkennungsschaltung der Demodulationsvorrichtung für PSK-Signale gemäß dieser Patentanmeldung umfasst einen Zähler, der von einem Takt mit einer Frequenz angesteuert wird, die ein N-faches der Trägerfrequenz eines Eingangssignals beträgt, Flankenerkennungsmittel zum Erkennen einer Vorderflanke des Eingangssignals und Speichermittel (Latches) zum Zwischenspeichern eines Zählerwertes des Zählers durch einen Ausgabewert der Flankenerkennungsmittel, um dadurch aus einem Ausgabewert der Signalspeichermittel einen Phasenwert zu erhalten. Die Demodulationsvorrichtung für PSK-Signale gemäß dieser Patentanmeldung umfasst einen Zähler, der von einem Takt mit einer Frequenz angesteuert wird, die ein N-faches der Trägerfrequenz eines Eingangssignals beträgt, Flankenerkennungsmittel zum Erkennen einer Vorderflanke des Eingangssignals und Signalspeichermittel zum Zwischenspeichern eines Zählerwertes des Zählers durch einen Ausgabewert der Flankenerkennungsmittel, wobei der Zeitpunkt der Signalausgabe aus den Flankenerkennungsmitteln und der Speicherungszeitpunkt der Signalspeichermittel bei jeder Signalabtastung um mindestens ein halbes LSB (Least Significant Bit, niedrigstwertiges Bit) verschoben wird, um dadurch einen Phasenwert aus den Signalspeichermitteln zu erhalten. In einer Taktermittlungsschaltung der Demodulationsvorrichtung für PSK-Signale wird mit Hilfe eines Signals mit einer Frequenz, die ein N-faches der Trägerfrequenz des phasenmodulierten Signals beträgt, eine Phase eines eingegebenen phasenmodulierten Signals erkannt. Eine Subtraktionseinheit erkennt eine Differenz zwischen dem Signal mit erkannter Phase und einem unmittelbar vorangehenden Signal mit erkannter Phase modulo 2π. Eine Absolutwerterkennungsschaltung ermittelt einen Absolutwert des so ermittelten Differenzsignals und gewinnt daraus eine Taktkomponente. Außerdem wird nach Abtrennung einer Gleichstromkomponente aus dem Absolutwert die Taktkomponente durch Einschätzung einer positiven oder negativen Polarität ermittelt.
In der Deutschen Patentanmeldung DE 20 40 150 (Siemens AG) vom 17. Februar 1972 mit dem Titel "Verfahren zur Demodulation Phasengetasteter Signale" wird ein Demodulator für PSK-Signale beschrieben, welcher einen Zähler zur Ermittlung der Abstände zwischen Nulldurchgängen des Trägersignals umfasst.
ÜBERBLICK ÜBER DIE ERFINDUNG
Diese sowie weitere Aufgaben, Merkmale und Vorteile werden durch die hier beschriebene Erfindung realisiert. Ein Verzögerungsleitungsmodulator beim Sender weist einen Steuereingang auf, der mit einer Quelle für binäre Signale verbunden ist. An einem Signaleingang des Verzögerungsleitungsmodulators wird ein Trägersignal eingegeben. Das Trägersignal verlässt den Verzögerungsleitungsmodulator an einem Ausgang, der mit einem Übertragungsverstärker und einer Übertragungsantenne verbunden ist. Wenn am Steuereingang ein Übergang zwischen einem Binärwert 1 und einem Binärwert 0 ankommt, bewirkt die Verzögerungsleitung eine Phasenverzögerung des Trägersignals, sobald es den Modulator verlässt. Wenn am Steuereingang ein Übergang zwischen einem Binärwert 0 und einem Binärwert 1 ankommt, wird die Phase des Trägersignals nicht verschoben. Es werden mehrere Ausführungsarten der Erfindung beschrieben, die jeweils eine andere Phasenverschiebung um 90° bis 130° aufweisen.
Im Empfänger wird das modulierte Trägersignal mit einer Empfangsantenne empfangen, durch einen Empfangsverstärker verstärkt, durch Mischen mit einer lokalen Oszillatorfrequenz ein ZF-Signal erzeugt und dieses durch einen Grenzwertverstärker verstärkt, sodass aus dem empfangenen Signal Rechteckimpulse gleicher Höhe gebildet werden. Dadurch können die Phasen der Nulldurchgänge gemessen werden. Der Demodulator kann erkennen, wann sich die Zeitabstände zwischen den Flanken des Rechtecksignals in Abhängigkeit von der Phasenverschiebungsmodulation im Sender ändern. Wenn festgestellt wird, dass die Zeitabstände zwischen den Flanken des ZF-Rechtecksignals kürzer sind als die normalen Zeitabstände für ein unmoduliertes ZF-Dauersignal, zeigt dies einen Übergang von einem Binärwert 0 zu einem Binärwert 1 an. Wenn die Zeitabstände zwischen den Flanken des ZF-Rechtecksignals länger als normal sind, zeigt dies einen Übergang von einem Binärwert 1 zu einem Binärwert 0 an.
Der Demodulator führt diese Erkennung aus, indem er die Anzahl der hochfrequenten Taktimpulse zwischen aufeinander folgenden Flanken des empfangenen ZF-Rechtecksignals zählt. Gemäß der Erfindung wird die Zuverlässigkeit des Demodulationsverfahrens dadurch verbessert, dass die Zeitintervalle zwischen aufeinander folgenden ansteigenden Flanken und die Zeitintervalle zwischen aufeinander folgenden abfallenden Flanken jeweils getrennt voneinander in einem ersten Zähler bzw. in einem zweiten Zähler gezählt werden. Ein erstes Normalregister speichert die Zählerwerte für die ansteigenden Flanken im unmodulierten Fall, die mit den Zählerwerten des ersten Zählers verglichen werden und somit einen ersten Zählerdifferenzwert liefern. Ein zweites Normalregister speichert die Zählerwerte für die abfallenden Flanken im unmodulierten Fall, die mit den Zählerwerten des zweiten Zählers verglichen werden und somit einen zweiten Zählerdifferenzwert liefern. Der erste und der zweite Zählerdifferenzwert werden miteinander kombiniert und ergeben einen Gesamtzählerdifferenzwert. Der Gesamtzählerdifferenzwert wird nicht durch das gelegentliche Auftreten von zwei aufeinander folgenden langen oder kurzen Zeitspannen beeinflusst, die entweder vom ersten oder vom zweiten Zähler nicht gezählt werden können. Der Gesamtzählerdifferenzwert liefert somit eine zuverlässige Darstellung des demodulierten binären Signals im Empfänger.
Die Erfindung weist den Vorteil auf, dass im Demodulator keine phasensynchrone Schleife (Phase Locked Loop, PLL) erforderlich ist, da das Trägersignal im Empfänger noch vorhanden ist, aus der die Zeitinformationen abgeleitet werden können. Die Demodulatoren nach dem Stand der Technik müssen das Trägersignal erst wiederherstellen. Sie müssen sich der kohärenten Demodulation bedienen, um ein mit dem ankommenden Signal phasensynchrones Signal zu erzeugen, die beiden dann in einem Multiplikator kombinieren und so nach Übereinstimmung suchen. Die vorliegende Erfindung hingegen bedient sich der Phasenmodulation mit einer ausgewählten Phasenverschiebung im Bereich zwischen 90° und 130° sowie der Grenzwertverstärkung des Signals, um eine übereinstimmende Amplitude zu erhalten. Darüber hinaus misst die Erfindung zur Erkennung von binären Einsen und Nullen die Zeitspanne zwischen ansteigenden bzw. abfallenden Übergängen. Die Ergebnisse der ansteigenden und abfallenden Übergänge zusammen genommen ergeben einen sehr zuverlässigen Demodulator. Durch die Nutzung beider Richtungen des Übergangs braucht das ZF-Signal mit dem aus dem Trägersignal demodulierten Signal nicht synchron zu sein. Mit anderen Worten, bei der vorliegenden Erfindung brauchen das Trägersignal und der lokale Oszillator nicht synchron zu sein.
BESCHREIBUNG DER FIGUREN
1A ist ein Wellendiagramm für die Demodulation der Zwischenfrequenz (ZF).
1B ist ein Wellendiagramm, welches die digitale Filterung im Demodulator der Erfindung zeigt.
1C ist ein Wellendiagramm der Frequenzkompensation gemäß der Erfindung.
2 ist ein Funktionsblockdiagramm des lokalen Netzes einschließlich des Sendeknotens und des Empfangsknotens gemäß der Erfindung.
2A zeigt die bevorzugte Ausführungsart des Modulators 106, der einen einstellbaren Phasenverschiebungswert mit einer Phasenverschiebung von 122° verwendet.
2B zeigt eine alternative Ausführungsart des Modulators 106 mit einer fest eingestellten Phasenverschiebung von 90°.
3 ist ein Funktionsblockdiagramm des Demodulators 122 im Empfänger gemäß der Erfindung.
4 ist ein Logikblockdiagramm der Trägerfrequenzerkennungsschaltung gemäß der Erfindung.
5 ist ein Logikblockdiagramm der Frequenzkompensationsschaltung gemäß der Erfindung.
6 ist ein Logikblockdiagramm der ZF-Flankenerkennungsschaltung mit digitalem Filter gemäß der Erfindung.
7 ist ein Logikblockdiagramm der Datendemodulatorschaltung für die ansteigende Flanke gemäß der Erfindung.
8 ist ein Logikblockdiagramm der Datendemodulatorschaltung für die abfallende Flanke gemäß der Erfindung.
9 ist ein Logikblockdiagramm der Datenausgabeschaltung mit digitalem Filter gemäß der Erfindung.
10 ist ein Zeitablaufdiagramm der Trägersignalerkennungsoperation.
11 ist ein Zeitablaufdiagramm der Datendemodulationsoperation der Erfindung.
12 ist ein Logikblockdiagramm der Taktimpulserzeugungsschaltung.
13 ist ein Funktionsblockdiagramm des lokalen Netzes, welches im Sender den Signalgenerator 170 zur Trägersignalverzerrung zeigt.
14 ist ein schematisches Diagramm des Signalgenerators 170 zur Trägersignalverzerrung.
15A ist ein Wellendiagramm des Zwischenfrequenzsignals D, das mit dem Verzerrungssignal SP moduliert ist.
15B ist ein Wellendiagramm des Signals D für die Zwischenfrequenz, nachdem das Trägersignal nicht mehr mit dem Verzerrungssignal SP moduliert ist.
16 ist ein Funktionsblockdiagramm eines integrierten Sender-/Empfängerknotens im lokalen Netz von 2.
17 ist eine Darstellung der über die Funkverbindung 115 übertragenen Nachricht 180, die einen Trailerteil 186 mit einer bestimmten Frequenzwechselfolge enthält.
ERÖRTERUNG DER BEVORZUGTEN AUSFÜHRUNGSART
Das Wellendiagramm von 1A veranschaulicht eine Welle A mit einer Datenrate von 0,5 Mbit/s mit einem Binärwert 1 im Intervall A = 1, das bis zum Zeitpunkt T1 reicht, wo der Binärwert 1 in einen Binärwert 0 übergeht. Die Abszisse der Welle zeigt die Zeit in Nanosekunden, und der Zeitpunkt T1 liegt bei 2000 ns. Nach dem Zeitpunkt T1 und vor dem Zeitpunkt T2 befindet sich das Datensignal in einem Zustand A = 0 mit einem Binärwert 0. Zum Zeitpunkt T2 erfolgt der Übergang von dem Binärwert 0 zum Binärwert 1 im Zustand A = 1.
In 2 zeigt das Blockdiagramm des Systems, wie der Sender im Sendeknoten 110 des lokalen Netzes die Information im Datensignal A sendet. Ein Quellencomputer 102 gibt binäre digitale Daten an einen Schnittstellenadapter 104 des lokalen Netzes aus, der einen binären Datenstrom A mit einer Datenrate von 500 Kbit/s ausgibt. Die Datenrate für den binären Datenstrom A kann andere Werte bis zum halben Wert der Zwischenfrequenz D in 1A haben. Somit kann die Datenrate, wenn die Zwischenfrequenz höher ist, zum Beispiel 20 MHz, beispielsweise einen beliebigen Wert bis zu maximal 10 Mbit/s haben. Ein Oszillator 100 mit einer Frequenz von 2,4 GHz erzeugt das Trägersignal B. Das Trägersignal B wird in den phasengetakteten Modulator 106 (PSK-Modulator) eingegeben. Das Steuersignal wird in Form des binären Signals A in den Modulator 106 eingegeben. Die Modulation kommt zustande, wenn das Datensignal A zum Zeitpunkt T1 vom Binärwert A = 1 zum Binärwert A = 0 übergeht; die Phase des Trägersignals B wird verzögert. Alternativ wird die Phasenverzögerung des Trägersignals B wieder aufgehoben, wenn das Datensignal mit der Wellenform A zum Zeitpunkt T2 vom Binärwert A = 0 zum Binärwert A = 1 übergeht. Dieses modulierte Trägersignal wird dann als Signal C zum Funksender 108 im Sendeknoten 110 des lokalen Netzes weitergeleitet. Dann wird vom Sender 108 eine elektromagnetische Funkwelle 115 zum Funkempfänger 116 im Empfangsknoten 130 des lokalen Netzes in 2 übertragen. Der Empfänger 116 leitet dann das Signal mit der Wellenform C zum Eingang des Signalmischers 120. Die Frequenz des lokalen Oszillators 118 im Empfangsknoten 130 beträgt 2,4 GHz + 2 MHz. Der lokale Oszillator im Empfangsknoten kann auch eine Frequenz von beispielsweise 2,4 GHz – 2 MHz haben. Das Signal B' des lokalen Oszillators wird zum anderen Eingang des Mischers 120 geleitet, und es entsteht ein Überlagerungssignal C', das Zwischenfrequenzsignal 2 MHz. Das Zwischenfrequenzsignal C' 2 MHz wird in ein Tiefpassfilter 150 eingegeben, dessen Ausgang 121 zum PSK-Demodulator 122 führt. Der Demodulator 122 ist in 3 ausführlich dargestellt. Bei dem binären Datenstrom A' aus dem Ausgang des Demodulators 122 handelt es sich um den wiederhergestellten Datenstrom A, der in den Eingang des Modulators 106 im Sendeknoten 110 eingegeben wurde. Der Ausgang des Demodulators 122 führt über die Leitung 123 zum Schnittstellenadapter 124 des lokalen Netzes und weiter zum Zielrechner 126 im Empfangsknoten 130 des lokalen Netzes.
2A zeigt die bevorzugte Ausführungsart für den Modulator 106 und die beste Ausführungsform der Erfindung, bei der die Phasenverschiebung mit einem Phasenwinkel von 122° während eines Zeitraums erfolgt, der kleiner als, aber etwa gleich der Schwingungsperiode der Zwischenfrequenz von 500 ns ist.
2B zeigt eine andere Ausführungsart für den Modulator 106, bei der eine Phasenverschiebung von 90° vorgenommen wird, wenn das binäre Signal A von einem Binärwert 1 zu einem Binärwert 0 übergeht. Alternativ wird die Phasenverzögerung des Trägersignals B wieder aufgehoben, wenn die Datenwelle A von einem Binärwert 0 zu einem Binärwert 1 übergeht. Aus der Betrachtung des Wellendiagramms A in 1A ergibt sich, dass der Übergang vom Binärwert 1 zum Binärwert 0 praktisch augenblicklich erfolgt. Wenn die Phasenverschiebung des Trägersignals B um 90° während einer extrem kurzen Zeitspanne erfolgt, werden unerwünschte harmonische Oberschwingungsfrequenzen erzeugt, durch die die Erfüllung der spektralen Anforderungen in Teil 15 der Federal Communications Commission (US-Bundeskommission für Kommunikationsfragen) konstruktiv erschwert wird. Somit stellt der in 2A gezeigte Modulator 106 die bevorzugte Ausführungsart und die beste Ausführungsform der Erfindung dar.
Der Modulator 106 in 2A ist so aufgebaut, dass die Phasenverschiebung während eines Zeitraums stattfindet, der kleiner als und etwa gleich der Schwingungsperiode der Zwischenfrequenz von 500 ns ist. Um die Erkennbarkeit des phasenverschobenen Signals im Empfänger zu verbessern, wurde die Größe des Phasenverschiebungswinkels von 90° auf 130° erhöht. Es zeigt sich, dass Phasenverschiebungen im Bereich von 90° bis 130° gut geeignet sind. Als günstigster Wert hat sich ein Phasenverschiebungswinkel von 122° herausgestellt. Der Modulator 106 von 2A führt die Phasenmodulation wie folgt durch. Das binäre Signal A wird in den Eingang des Tiefpassfilters 140 eingegeben. Das Filter 140 enthält ein Kerbfilter bei 0,75 MHz, um unerwünschte Oberschwingungsfrequenzen zu unterdrücken. Der Ausgang des Filters 140 ist über die Leitung 144 mit dem Eingang des Vektormodulators 142 verbunden. Die Wellenform V der über die Leitung 144 vom Filter 140 kommenden Ausgangssignale ist in Kasten 145 gezeigt. Die Wellenform in Kasten 145 zeigt, dass der Zeitraum, während dessen der Binärwert des Signals A von 1 nach 0 wechselt, etwa 500 ns beträgt und somit der Zwischenfrequenz entspricht. Zum Vergleich ist in Kasten 141 von 2A die Wellenform des binären Signals A am Eingang des Filters 140 dargestellt. Die Eingangswerte 146 des Vektormodulators 142 können angepasst werden, um den maximalen Phasenwinkel einzustellen, den der Vektormodulator 142 auf das Trägersignal B aufmodulieren soll. Die Einstellungen des Maximalwerts für den Phasenwinkel 146 können von 90° bis 130° reichen, sodass man ein ordentlich moduliertes Trägersignal C erhält. Bei der besten Ausführungsform der Erfindung hat sich als Maximalwert für den Phasenwinkel 146 ein Wert von 122° erwiesen.
Aus 1A ist zu erkennen, dass das Zwischenfrequenzsignal C' am Ausgang des Mischers 120 in 2 ein sinusförmiges Signal mit einer Frequenz von etwa 2 MHz ist, dessen Phase durch das digitale Signal A mit der Datenrate von 500 Kbit/s moduliert ist. Die in den 1A und 1B gezeigte Modulation stellt eine augenblickliche Phasenverschiebung von 90° dar, wenn das binäre Datensignal A von einem Binärwert 1 zu einem Binärwert 0 übergeht. Diese vereinfachte Darstellung dient zur Veranschaulichung der Erfindung.
In 3 ist der Eingang 121 des Demodulators 122 mit dem Grenzwertverstärker 200 verbunden, um das gefilterte Zwischenfrequenzsignal C' zu verstärken und so das in 1A gezeigte grenzwertverstärkte Rechtecksignal D zu erzeugen. Die Nulldurchgänge des Rechtecksignals D erfolgen zum selben Zeitpunkt wie die Nulldurchgänge des sinusförmigen Signals C'. Aus 1A ist zu ersehen, dass die Dauer jeder Schwingungsperiode der Wellenform D bei normalen Zeitintervallen, während denen im Sender kein Phasenwechsel des Trägersignals B erfolgt, etwa 500 ns beträgt. Zum Zeitpunkt T1 jedoch, wenn beim Datensignal A ein Übergang von 1 nach 0 erfolgt, kommt es zu einer entsprechenden Verlängerung der Dauer des Zwischenfrequenzsignals D auf etwa 625 ns. Ferner ist zu erkennen, dass die Dauer der Schwingungsperiode des Zwischenfrequenzsignals D zum Zeitpunkt T2, wenn das Signal A vom Binärwert 0 zum Binärwert 1 übergeht, auf etwa 375 ns verkürzt wird. Gemäß der Erfindung erkennt die Demodulatorschaltung 122 von 3 die unterschiedliche Dauer des Zwischenfrequenzsignals D und stellt die ursprüngliche Form des Datensignals in Form des Ausgangssignals A' wieder richtig her. Die Modulation kann auch umgekehrt erfolgen, zum Beispiel durch Verzögerung der Phase, wenn das eingegebene binäre Datensignal A vom Binärwert 0 zum Binärwert 1 übergeht, und durch Aufheben der Phasenverzögerung, wenn zum Beispiel der Übergang vom Binärwert 1 zum Binärwert 0 erfolgt.
Es ist zu sehen, dass die Schaltung von 3 die Zeitintervalle zwischen aufeinander folgenden ansteigenden Flanken des Signals D sowie die Zeitintervalle zwischen aufeinander folgenden abfallenden Flanken des Signals D überwacht. Gemäß der Erfindung wird durch diese doppelte Überwachung sowohl der ansteigenden Flanken des Signals D als auch der abfallenden Flanken des Signals D das asynchrone Verhältnis zwischen dem Datensignal A und dem Zwischenfrequenzsignal D berücksichtigt. Wenn zum Beispiel beim Datensignal A ein Übergang vom Binärwert 1 zum Binärwert 0 zu einem Zeitpunkt nahe dem Übergang des Zwischenfrequenzsignals D erfolgt, kann die Modulationsbeziehung des Signals zwar für die PSK-Messung dieses Datenübergangs verloren gehen, spiegelt sich jedoch in den entsprechenden abfallenden Flanken des Zwischenfrequenzsignals richtig wider. Somit kann man durch die Überwachung sowohl der ansteigenden als auch der abfallenden Flanken sicher sein, dass die asynchronen Übergänge des binären Signals A sich in ihrer modulierten Form äußern und im Zwischenfrequenzsignal D erkannt werden können.
In der Demodulatorschaltung 122 von 3 wird der Signalwert D vom Ausgang des Grenzwertverstärkers 200 zur Trägersignalerkennungsschaltung 400 geleitet, die in 4 ausführlich dargestellt ist. Die Trägersignalerkennungsschaltung 400 erkennt das Vorhandensein des Trägersignals richtig, auf welches ein Zwischenfrequenzsignal mit der Frequenz von 2 MHz aufmoduliert ist, und gibt ein Signal F32CRS aus, das die erfolgreiche Erkennung des Trägersignals anzeigt. Dieser Ausgangswert wird zur Frequenzkompensationsschaltung 500 in 5 geleitet.
Der Ausgangswert D vom Grenzwertverstärker 200 in 3 wird auch zur ZF-Flankenerkennungsschaltung mit digitalem Filter 600 in 6 geleitet. Die Schaltung von 6 erkennt eine ansteigende Flanke des Zwischenfrequenzsignals richtig. Dieses Signal wird als Signal POS ED (POSitive Edge Detection, Erkennung der ansteigenden Flanke) zum Datendemodulator der ansteigenden Flanke 700 in 7 geleitet. Die ZF-Flankenerkennungsschaltung mit digitalem Filter 600 von 6 erkennt auch eine abfallende Flanke des Zwischenfrequenzsignals richtig. Diese Erkennung wird in Form des Signals NEG ED (NEGative Edge Detection, Erkennung der abfallenden Flanke) zur Datendemodulatorschaltung der abfallenden Flanke 800 in 8 geleitet.
Die Datendemodulatorschaltung der ansteigenden Flanke 700 von 7 erkennt richtig ein Kurzintervall zwischen aufeinander folgenden ansteigenden Flanken des Zwischenfrequenzsignals D, das einen Übergang vom Binärwert 0 zum Binärwert 1 des Datensignals A anzeigt. Diese Information wird in Form des Signals POS T1 zur Datenausgabeschaltung mit digitalem Filter 900 von 9 geleitet. Die Datendemodulatorschaltung der ansteigenden Flanke 700 von 7 erkennt auch ein Langintervall zwischen aufeinander folgenden ansteigenden Zwischenfrequenzflanken des Signals D und leitet diese Information in Form des Signals NEG T1 zur Datenausgabeschaltung mit digitalem Filter 900 von 9 weiter. Die Frequenzkompensationsschaltung von 5 leitet die Ausgangssignale FC0, FC1 und FC2 zur Datendemodulatorschaltung der ansteigenden Flanke 700 von 7 weiter, damit die Schaltung 700 eine digitale Verschiebung erhält und Frequenzänderungen des Zwischenfrequenzsignals D mit dem Nennwert 2 MHz ausgleichen kann.
Die Datendemodulatorschaltung der abfallenden Flanke 800 erkennt das Kurzintervall zwischen aufeinander folgenden abfallenden Flanken des Zwischenfrequenzsignals D und gibt ein Erkennungssignal POS T2 an die Datenausgabeschaltung mit digitalem Filter 900 von 9 weiter. Die Datendemodulatorschaltung der abfallenden Flanke 800 von 8 erkennt auch Langintervalle zwischen aufeinander folgenden abfallenden Flanken des Zwischenfrequenzsignals D und gibt das Erkennungssignal NEG T2 an die Datenausgabeschaltung mit digitalem Filter 900 von 9 weiter. Die Frequenzkompensationseinheit von 5 gibt die Signale FC0, FC1 und FC2 an die Datendemodulatorschaltung der abfallenden Flanke 800 von 8 weiter, damit die Schaltung 800 eine digitale Verschiebung erhält und Frequenzänderungen des Zwischenfrequenzsignals D mit dem Nennwert 2 MHz ausgleichen kann.
Die Datenausgabeschaltung mit digitalem Filter 900 von 9 gibt den wiederhergestellten Binärwert A' des digitalen Datensignals A richtig aus. Die Schaltung 900 von 9 verwendet ein digitales Filter, damit ein Nachschwingen des Eingangssignals nicht fälschlicherweise als Daten für das Ausgangssignal interpretiert wird. Das wiederhergestellte Signal A' wird vom Demodulator 122 über die Leitung 123 an den Schnittstellenadapter 124 des lokalen Netzes ausgegeben. Die von der Schaltung von 9 ausgeführte digitale Filterfunktion überwacht die Übergänge des Datensignals A vom Binärwert 0 zum Binärwert 1 und vom Binärwert 1 zum Binärwert 0 und sperrt während eines nachfolgenden Intervalls von 800 ns die Erkennung aller anderen binären Datenübergänge des Datensignals A. Dies ist erforderlich, damit die Schaltung während des Intervalls von 800 ns nach einem gültigen Datenübergang des Datensignals A nicht fälschlicherweise auf Nachschwingungen anspricht.
Auf diese Weise bewirkt die Erfindung erfolgreich die Erkennung des Zwischenfrequenzsignals auf der Trägerfrequenz von 2,4 GHz, führt erfolgreich die Frequenzkompensation durch, um eine Verschiebung der Trägerfrequenz zu verhindern, und demoduliert erfolgreich das Zwischenfrequenzsignal, um das ursprüngliche binäre digitale Signal wiederherzustellen.
1A zeigt die Zeitintervalle R zwischen aufeinander folgenden ansteigenden Flanken des Signals D und die Zeitintervalle F zwischen aufeinander folgenden abfallenden Flanken des Signals D. Es ist zu sehen, dass normale Zeitintervalle zwischen ansteigenden Flanken R vier aufeinander folgende Schwingungsperioden zu je 500 ns umfassen, woran sich beim Übergang des Datensignals A von einem Binärwert 1 zu einem Binärwert 0 zum Zeitpunkt T1 ein Langintervall von 625 ns anschließt. Anschließend folgen zwei normale Schwingungsperioden mit einer Länge von je 500 ns, woran sich ein Kurzintervall von 375 ns anschließt, dessen Dauer durch den Übergang des Datensignals A von einem Binärwert 0 zu einem Binärwert 1 zum Zeitpunkt T2 verkürzt ist. Nach dem Zeitpunkt T2 folgen zwei weitere normale Zeitintervalle R mit je 500 ns Dauer zwischen den ansteigenden Flanken des Signals D. Entsprechend zeigen die durch die Zeitintervalle F in 1A dargestellten abfallenden Flanken drei aufeinander folgende Zeitintervalle mit einer Dauer von je 500 ns als die normalen Intervalle und anschließend ein Langintervall mit einer Dauer von 625 ns, welches den Zeitpunkt T1 einschließt. Darauf folgen drei aufeinanderfolgende normale Zeitintervalle von je 500 ns und anschließend ein Kurzintervall von 375 ns, das den Zeitpunkt T2 einschließt. Daran schließt sich ein normales Zeitintervall mit einer Dauer von 500 ns an. Die Erfindung ist in der Lage, diese normalen, langen und kurzen Zeitintervalle sowohl für die ansteigende als auch für die abfallende Flanke des Signals D richtig zu identifizieren und davon das Datensignal A richtig abzuleiten und in Form des Signals A' wiederherzustellen.
4 stellt die Logik der Trägersignalerkennungsschaltung 400 ausführlich dar. Das Zwischenfrequenzsignal D von 2 MHz wird über die Leitung 201 in den Signalspeicher (Latch) 402 eingegeben. Der Signalspeicher 402 ist mit dem Signalspeicher 404 verbunden. Die Ausgänge der Signalspeicher 402 und 404 führen zusammen mit dem Signal TX, welches anzeigt, dass am Empfangsknoten gerade keine Übertragung stattfindet, zum UND-Gatter (AND) 406. Das UND-Gatter 406 gibt für jede erkannte ansteigende Flanke des eingegebenen Signals D ein Signal aus. Dieses Signal PP26 am Ausgang des UND-Gatters 406 wird als Rücksetzsignal zum Zähler (CTR) 408 geschickt, der Taktimpulse mit einer Frequenz von 27 MHz zählt. Der Zähler 408 verfügt über fünf Decoderausgänge, die jeweils nach den in der Figur gezeigten Zeitspannen auf 1 gesetzt werden. Die Ausgangswerte CS = 0 und CS = 10 werden zum UND-ODER-Gatter (A*O) 410 und die Ausgangswerte CS = 15 und CS = 20 zum UND-ODER-Gatter (A*O) 412 geleitet. Der Ausgang des UND-ODER-Gatters 410 ist mit dem Einstelleingang und der Ausgang des UND-ODER-Gatters 412 mit dem Rücksetzeingang des Fenstersignalspeichers (WINDOW) 414 verbunden. Der Ausgang N des Signalspeichers 414 ist mit einem Eingang des UND-Gatters (AND) 416 verbunden und das Signal PP26 wird in den anderen Eingang eingegeben. Der Ausgang F des Signalspeichers 414 ist mit einem Eingang des UND-Teils des UND-ODER-Gatters (A*O) 418 verbunden und das Signal PP26 wird in den anderen Eingang des UND-ODER-Gatters eingegeben. Der Ausgang des UND-Gatters wird durch ein logisches ODER mit dem Ausgangswert CS = 22 des Zählers 408 verknüpft. Der Ausgangswert CS = 22 des Zählers 408 stellt eine Überlaufbedingung über eine Zeitdauer größer als 778 ns dar. Wenn während einer Zeitdauer von etwa 800 ns kein WENN-Zyklus gefunden wird, bewirkt dieses Signal CS = 22 ein Zurücksetzen des Signalspeichers für korrekte Zwischenfrequenzzyklen 420 in 4. Der Ausgang des UND-Gatters 416 ist mit dem Einstelleingang des Signalspeichers für korrekte Zwischenfrequenzzyklen 420 und der Ausgang des UND-ODER-Gatters 418 mit dem Rücksetzeingang des Signalspeichers 420 verbunden. Der Signalspeicher 420 wird mit einer Frequenz von 27 MHz getaktet. Der Ausgang N des Signalspeichers für korrekte Zwischenfrequenzzyklen 420 ist mit dem UND-Gatter (AND) 422 verbunden, in das außerdem auch das Signal PP26 und das invertierte Ausgangssignal des Zählers (CTR) 424 eingegeben werden. Das invertierte Ausgangssignal "=0" vom Zähler 424 zeigt an, dass sich der Zähler nicht im Zustand 0 befindet. Der Ausgangswert F (oder Zustand AUS) des Signalspeichers für korrekte Zwischenfrequenzzyklen 420 geht zum Eingang AL = 33 des Zählers 424 und stellt im Zähler einen Wert 33 ein. Dann zählt der Zähler die aufeinander folgenden Zwischenfrequenzsignale und liefert nach dem erfolgreichen Zählen von mehr als 63 aufeinander folgenden korrekten WENN-Signalen das Ausgangssignal F32CRS. Nach dem Anhalten des Zählers wird dieser wieder in den Zustand 0 zurück versetzt und erst dann mit einem Wert 33 geladen, wenn der Signalspeicher für korrekte Zwischenfrequenzzyklen 420 in den Zustand AUS übergeht. Der Zähler 424 zählt durch bis 127 und springt dann wieder zurück auf 0, genauer gesagt, der Zähler zählt von 0 bis 127 und springt dann wieder zurück auf 0. Der Zähler 424 als Zähler für das Trägersignalerkennungsfilter ist ein 7-Bit-Zähler, der mit einer Frequenz von 27 MHz getaktet wird. Der Ausgangswert des UND-Gatters 422 wird als Freigabesignal in den Zähler 424 eingegeben. Der Zähler 424 zählt von 33 bis 64 und zeigt dadurch an, dass aus der Erkennung von 31 aufeinander folgenden Schwingungsperioden des Zwischenfrequenzsignals D abgeleitet werden kann, dass am Empfangsknoten ein korrektes Trägersignal empfangen wurde. Dieses Ergebnis wird in Form eines Signals F32CRS ausgegeben und in die Frequenzkompensationsschaltung von 5 eingegeben. Das Signal F32CRS wird bei einem Zählerstand größer als 63 zur Frequenzkompensationsschaltung 500 übertragen. Im Laufe der nächsten 64 Zwischenfrequenzzyklen, also von 63 bis 127, überwacht die Frequenzkompensationsschaltung 500 die reale Frequenz des empfangenen Zwischenfrequenzsignals D und erzeugt die Werte FC0, FC1 und FC2, die als Korrekturfaktoren gemäß der Erfindung zum Kompensieren aller Abweichungen vom Frequenznennwert 2 MHz dienen. Der Zähler 424 in 4 zählt bis zu einem Zählerstand 127, also weitere 95 korrekte Zwischenfrequenzzyklen, und springt dann wieder auf 0 zurück. Wenn der Zähler auf 0 zurückspringt, zeigt das ausgegebene Signal "=0" das Anhalten des Zählers an und wird in den Eingang D des Signalspeichers 428 eingegeben. Dann gibt der Signalspeicher 428 über den Ausgang N das Signal CRS aus und zeigt damit an, dass ein gültiges Trägersignal erkannt wurde. Dann wird das Signal CRS zum Schnittstellenadapter 124 des lokalen Netzes von 2 geschickt, um dem Empfangsknoten mitzuteilen, dass dieser nun die Daten des demodulierten Ausgangssignals A' prüfen soll.
Die Frequenzkompensationsschaltung 500 von 5 beinhaltet den rückwärts zählenden 8-Bit-Zähler (CTR) 502. Der Zähler zählt den Taktimpuls 27 MHz und wird durch das Signal F32CRS gestartet. Der Zähler 502 zählt die bis zum erfolgreichen Erkennen von 64 aufeinander folgenden Zwischenfrequenzzyklen des Signals D erforderliche Zeit. Wenn die Frequenz des Zwischenfrequenzsignals D genau 2 MHz beträgt, gibt der Zähler 502 die Werte FC0 = 0, FC1 = 0 und FC2 = 0 aus. Wenn das Zählen der 64 aufeinander folgenden 64 Zwischenfrequenzzyklen länger als vorgesehen dauert, ist die tatsächliche Frequenz des Zwischenfrequenzsignals D kleiner als 2 MHz, und die Werte FC0, FC1 und FC2 bewirken einen negativen Vorgabewert in den Zählern (CTR) 702 und 802 in den 7 und 8. Wenn das Zählen der 64 aufeinander folgenden Zwischenfrequenzsignale im Zähler 502 von 5 hingegen nicht so lange wie vorgesehen dauert, bewirken die Werte FC0, FC1 und FC2 einen positiven Vorgabewert in den Zählerständen und zeigen an, dass die tatsächliche Frequenz des Zwischenfrequenzsignals D größer als die Nennfrequenz 2 MHz ist. Dieser höhere Vorgabewert wird dann in den Zähler 702 in 7 und in den Zähler 802 in 8 eingebracht. Ein Eingang des Zählers 502 in 5 ist der Eingang für nicht korrekte Zwischenfrequenzzyklen, der mit dem Ausgang F des Signalspeichers für korrekte Zwischenfrequenzzyklen 420 in 4 verbunden ist. Wenn der Eingang für nicht korrekte Zwischenfrequenzzyklen des Zählers 502 aktiv ist, ist in den Zähler ein Hexadezimalwert 70 oder ein Dezimalwert 112 vorgeladen. Wenn die Frequenz des Zwischenfrequenzsignals D gerade gleich der Nennfrequenz 2 MHz ist, zählt der Zähler 502 64 Zyklen des Zwischenfrequenzsignals D lang rückwärts, was 32 μs dauert. Das entspräche 564 Zählschritten des in den Zähler 502 eingegebenen Taktes 27 MHz. Da es sich beim Zähler 502 um einen 8-Bit-Zähler handelt, durchläuft dieser beim Rückwärtszählen vom zuvor geladenen Wert 112 drei Zyklen, sodass der 8-Bit-Zähler schließlich bei einem Wert 16 stehen bleibt. Da FC0, FC1 und FC2 die höherwertigen Bits des 8-Bit-Zählers sind, nehmen sie unter dieser Bedingung die Werte 0, 0 bzw. 0 an. Wenn die Zwischenfrequenz hingegen niedriger ist, benötigt der Zähler 502 mehr als die vorgesehenen 564 Zählschritte und beginnt beim Rückwärtszählen nach den nächsten 17 Zählschritten des 27-MHz-Taktes mit dem nächsten Zyklus. Beim Rückwärtszählen beginnt der Zähler nach den nächsten 17 Zählschritten einen weiteren Zyklus und die 8 Bits des Zählers sind alles binäre Einsen. Dies entspricht einem Binärwert von –1. Somit entspricht dies, wenn sämtliche Werte FC0, FC1 und FC2 gleich 1 sind, einem Wert von –1. Dieser negative Wert wird dann als negativer Vorgabewert zu den Zählern 702 in 7 und 802 in 8 weitergeleitet. Ist die Zwischenfrequenz jedoch höher als die Nennfrequenz 2 MHz, absolviert der Zähler 502 nicht alle 564 Zählschritte, die einer Nennfrequenz entsprechen. Somit ergibt sich für FC0, FC1 bzw. FC2 jeweils ein positiver Binärwert, der als positiver Vorgabewert zum Zähler 702 in 7 und zum Zähler 802 in 8 weitergeleitet wird.
6 ist ein detailliertes Logikblockdiagramm der ZF-Flankenerkennungsschaltung mit digitalem Filter 600. Das Signal D wird über die Leitung 201 am Eingang D des Signalspeichers 602 und das Taktsignal 54 MHz am Eingang C eingegeben. Der Ausgang N ist mit dem Eingang D des Signalspeichers 604 verbunden und das Taktsignal 54 MHz geht zum Eingang C des Signalspeichers 604. Der Ausgang N des ersten Signalspeichers 602 führt zum ersten Eingang des UND-Gatters (A) 606 und der Ausgang F des zweiten Signalspeichers 604 zum zweiten Eingang des UND-Gatters 606. Wenn die beiden Eingänge des UND-Gatters 606 auf HIGH stehen, bedeutet dies, dass eine ansteigende Flanke erkannt wurde. Der dritte Eingang des UND-Gatters 606 ist Teil des digitalen Filters, das die Fehlerkennung von ansteigenden Datensignalübergängen verhindert. Wenn das tatsächliche Datensignal A eine binäre 1 ist und vor dem Ablauf von 422 ns eine andere ansteigende Flanke erkannt wird, ignoriert die Schaltung die Erkennung einer ansteigenden Flanke. Ein Eingangssignal des UND-Gatters (AND) 608 ist das Signal RCV DTA, das vom Signalspeicher 918 in 9 ausgegeben wird. Dieses Signal stellt den Hauptausgangswert des Demodulators 122 dar und steht auf HIGH, wenn das Datensignal A' auf HIGH steht, und auf 0, wenn das Datensignal A' auf 0 steht. Der andere Eingangswert des UND-Gatters 608 ist das Signal LPOS ED, das vom Ausgang des Signalspeichers 616 in 6 kommt. Wenn diese beiden Signale auf HIGH stehen, setzt das UND-Gatter 608 den Signalspeicher 612, und der entsprechende Ausgangswert vom Ausgang N des Signalspeichers 612 wird über den Inverter (N) 614 zu einem dritten Eingang des UND-Gatters 606 geleitet. Dadurch wird das UND-Gatter 606 gesperrt, und es kann kein Signal zum Eingang D des Signalspeichers 616 gelangen. Durch diese digitale Filterung wird die Fehlerkennung von ansteigenden Datenflanken verhindert. Entsprechend liegt an einem Eingang des ODER-Gatters (OR) 610 das Signal LPOS 15 an, das vom Register 706 von 7 kommt. Am anderen Eingang des ODER-Gatters 610 liegt das Signal LPOS ED an, das vom Ausgang des Signalspeichers 616 von 6 kommt. Der Ausgang des ODER-Gatters 610 dient zum Zurücksetzen des Signalspeichers 612.
Ein Aspekt der ZF-Flankenerkennungsschaltung mit digitalem Filter 600 von 6 besteht in der digitalen Filterung, durch welche die Fehlerkennung eines Datensignals mit der Wellenform A verhindert wird. An einem Eingang des UND-Gatters 608 in 6 liegt das Signal RCV DTA an, welches als wiederhergestelltes Signal A' von der Schaltung in 9 kommt. Wenn das wiederhergestellte Signal A' einen Binärwert 1 hat, besteht die Aufgabe des digitalen Filters in 6 darin, jeglichen Hinweis auf einen Übergang von einer binären 0 zu einer binären 1 des Signals A zu unterdrücken. Dieser Übergang käme nicht zustande, wenn das Signal A und das ihm entsprechende wiederhergestellte Signal A' gerade einen gültigen Binärzustand 1 haben. Sobald also der Signalspeicher 616 in 6 ein zwischengespeichertes positives Signal ausgibt, wird dieses zu einem Eingang des UND-Gatters 608 und das auf HIGH stehende empfangene Datensignal zum anderen Eingang des UND-Gatters 608 geleitet. Dadurch wird der Eingang S des Signalspeichers 612 gesetzt. Somit wird der Signalspeicher 612 so lange bei jeder ansteigenden Flanke des Zwischenfrequenzsignals gesetzt, wie das Signal A' den Binärwert 1 hat. Der Ausgang des Signalspeichers 612 wird durch den Inverter 614 invertiert und zu einem der drei Eingänge des UND-Gatters 606 geleitet. Wenn also die Signalspeicher 602 und 604 positive Werte zum UND-Gatter 606 liefern, welche die Erkennung einer ansteigenden Flanke des Zwischenfrequenzwellensignals D anzeigen, wird das UND-Gatter 606 nur dann freigegeben, wenn der empfangene Datenwert auf LOW steht. Wenn der empfangene Datenwert jedoch auf HIGH steht, wird der Eingang des UND-Gatters 606 so lange nicht freigegeben, bis der Signalspeicher 612 zurückgesetzt wurde. Der Signalspeicher 612 wird erst dann zurückgesetzt, wenn das zwischengespeicherte positive Signal 15 vom Zähler 702 über das ODER-Gatter 610 an einem Rücksetzeingang des Signalspeichers 612 ankommt. Das Signal LPOS 15 vom Zähler 702 wechselt erst auf HIGH, nachdem 422 ns seit dem Auftreten des Signals LPOS ED der ansteigenden Flanke aus dem Signalspeicher 616 vergangen sind. Somit zeigt sich, dass der Ausgang LPOS ED für die Dauer von 422 ns nach dem Auftreten des Signals LPOS ED gesperrt bleibt. Dadurch wird die Erkennung aller kurzen Intervalle zwischen aufeinander folgenden ansteigenden Flanken des Zwischenfrequenzwellensignals D unterdrückt, die zu einer Fehlerkennung einer ansteigenden Flanke des Datensignals von A0 auf A1 führen würde. Ein ähnlicher Vorgang läuft in der Schaltung zur Erkennung der abfallenden Flanke in 6 ab, in welcher das UND-Gatter 628 den Signalspeicher 630 ansteuert. Die Darstellung des Zwischenfrequenzsignalwellensignals D in 1A zeigt, dass das Zwischenfrequenzwellensignal zum Zeitpunkt T1 um 90° phasenverzögert wird. Die Schaltung des Empfängers 116 enthält ein Tiefpassfilter, um das Übersprechen von Nachbarkanälen zu minimieren. Ein Tiefpassfilter 150 filtert das Zwischenfrequenzausgangssignal des Mischers 120, bevor es zum Demodulator 122 in 2 weitergeleitet wird. Die Aufgabe des Tiefpassfilters besteht darin, beim Frequenzmultiplex benachbarte Zwischenfrequenzkanäle zu unterdrücken. Insbesondere beim Frequenzwechsel zwischen benachbarten Zwischenfrequenzbändern, deren Bandbreite jeweils 1 MHz beträgt, ist das Verhindern des Übersprechens von solchen Nachbarkanälen besonders wichtig. Ohne Tiefpassfilter käme es bei einer Phasenverzögerung um 90° wie zum Zeitpunkt T1 folglich zu einer Abflachung der Wellenform D unmittelbar nach dem Zeitpunkt T1. Infolge des Tiefpassfilters und der Beseitigung der hochfrequenten Signalbestandteile weist die Wellenform des Signals D unmittelbar nach dem Zeitpunkt T1 einen kleinen Peak oberhalb 0 und ein kleines Tal unterhalb 0 auf. Wenn der Grenzwertverstärker in 3 das Signal C' verarbeitet, verstärkt er den kleinen Peak und das kleine Tal der Wellenform von Signal C', um nach dem Zeitpunkt T1 eine charakteristische rechteckige Pseudowelle zu erzeugen. Es muss verhindert werden, dass diese Rechteckwelle als Hinweis auf einen gültigen Übergang einer ansteigenden oder einer abfallenden Flanke der Zwischenfrequenzwellenform gedeutet wird. Dies erfolgt mit Hilfe der digitalen Filterschaltung von 6. Dabei ist die in 1A gezeigte Wellenform des Signalspeichers 612 zu beachten, welche den Binärstatus des Signalspeichers 612 im digitalen Filter von 6 zeigt. Es ist zu sehen, dass sich der Signalspeicher 612 für eine Dauer von 422 ns im Zustand EIN befindet. Durch den 422 ns lang dauernden Zustand EIN des Signalspeichers 612 wird verhindert, dass die Schaltung von 6 die abfallende Flanke und die darauf folgende ansteigende Flanke unmittelbar nach dem Zeitpunkt T1 als gültige Flanken des Zwischenfrequenzsignals erkennt. Auf diese weise ersetzt das digitale Filter bei Frequenzwechseln die erforderliche Tiefpassfilterung des Zwischenfrequenzsignals, um das Überlappen von Nachbarkanälen zu verhindern. Dabei ist zu beachten, dass nach dem Abfallen des Signalspeichers 918 beim Signal von 1A der Signalspeicher 612 nicht mehr gesetzt ist, was sich in dem ebenfalls in 1A gezeigten Signal des Signalspeichers 612 zeigt. Erst wenn das Signal A zum Zeitpunkt T2 wieder ansteigt, wird der Signalspeicher 918 gesetzt und entsprechend der Signalspeicher 612 periodisch gesetzt, um das Zwischenfrequenzsignal wieder digital zu filtern und die Pseudoimpulse bei der Tiefpassfilterung des Zwischenfrequenzsignals zu ignorieren.
Ein ähnlicher Vorgang läuft in dem Teil zur Erkennung der abfallenden Flanke der Schaltung 600 von 6 ab. Das UND-Gatter (AND) 620 verarbeitet die Signale RCV DTA und LNEG ED.
Der Ausgang des UND-Gatters 620 führt zum Einstelleingang des Signalspeichers 624. Der Signalspeicher wird mit einem 54-MHz-Takt getaktet. Der andere Eingang des Signalspeichers am Rücksetzeingang ist mit dem ODER-Gatter (OR) 622 verbunden, in welches das Signal LNEG 15 vom Zähler 806 in 8 eingegeben wird. Am anderen Eingang des ODER-Gatters 622 liegt das Signal LNEG ED an. Vom Ausgang des Signalspeichers 624 wird das Signal über einen Inverter (N) 626 zu einem Eingang des UND-Gatters 628 geleitet. Der Ausgang F des Signalspeichers 602 führt zu einem zweiten Eingang des UND-Gatters (A) 628 und der Ausgang N des Signalspeichers 604 zum dritten Eingang des UND-Gatters 628. Das UND-Gatter 628 wird immer aktiviert, wenn eine abfallende Kante des Zwischenfrequenzsignals D erkannt wird. Dessen Ausgangssignal wird zum Eingang D des Signalspeichers 630 geleitet, der mit 54 MHz getaktet wird und das Ausgangssignal LNEG ED liefert, welches die Erkennung der abfallenden Flanke anzeigt. Das Signal LPOS ED wird zur Datendemodulation der ansteigenden Flanke zum Zähler 702 in 7 und das Signal LNEG ED zur Datendemodulation der abfallenden Flanke zum Zähler 802 in 8 geleitet.
7 zeigt ein Logikblockdiagramm der Datendemodulationsschaltung 700 für die ansteigende Flanke. Der Zähler 702 zählt die in seinen Eingang C eingegebenen Taktimpulse mit der Frequenz 54 MHz vorwärts. Das Signal POS ED, welches die Erkennung einer ansteigenden Flanke der Zwischenfrequenzwellenform D darstellt, und die von der Frequenzkompensationsschaltung in 5 gelieferten digitalen Vorgabewerte FC0, FC1 und FC2 werden zum Zähler geleitet. Der Zähler 702 weist vier Ausgänge auf, wobei der erste Ausgang 8 eine Zeitdauer von 200 ns, der Ausgang 15 eine Zeitdauer von 426 ns, der Ausgang 1B eine Zeitdauer von 574 ns und der Ausgang 29 eine Zeitdauer von 796 ns darstellt. Diese decodierten Signale vom Zähler 702 werden durch die Zwischenspeicherlogik 704 weitergeleitet. Das UND-Gatter (AND) 704 hat zwei Eingänge, wobei in den einen Eingang des UND-Gatters das Signal der abfallenden Flanke und in den anderen Eingang jeweils das Signal von einem der decodierten Ausgänge des Zählers 702 führt. Der Ausgang des UND-Gatters 704 führt zum Eingang des Zwischenspeicherregisters (REG) 706. Insgesamt bewirken das UND-Gatter 704 und das Zwischenspeicherregister 706, dass die Ausgabewerte des Zählers 702 richtig zwischengespeichert werden, damit sie entsprechend zur nachfolgenden Logikschaltung in 7 weitergeleitet werden können. Eine ähnliche Beschreibung gilt für das UND-Gatter (AND) 804 und das Zwischenspeicherregister (REG) 806 von 8.
Der Ausgang des Gatters 704 führt dann zum Register 706, das mit 54 MHz getaktet wird und eine Zwischenspeicherung für die decodierten Signale der vom Zähler 702 ausgehenden Leitungen vornimmt. Die decodierten Signale verlassen dann das Register 706 und werden wie folgt weitergeleitet. Das decodierte Ausgangssignal 8 mit 204 ns wird zum Einstelleingang des Signalspeichers 712 geleitet. Das 426-ns-Signal vom Ausgang 15 gelangt über das ODER-Gatter (OR) 708 zum Rücksetzeingang des Signalspeichers 712. In den anderen Eingang des ODER-Gatters 708 wird das Signal LPOS ED eingegeben. Der Ausgang des Signalspeichers 712 ist der Fenstersignalspeicher und führt zum Eingang D des Signalspeichers 716. Der Ausgang des Signalspeichers 716 liefert das Signal POS T1 und zeigt die Erkennung eines kurzen Zeitintervalls zwischen aufeinander folgenden ansteigenden Flanken der Wellenform D, was einem Übergang der Datenwellenform A von 0 nach 1 entspricht. Der Ausgang 1B liefert das decodierte 574-ns-Signal vom Zähler 702 über das Register 706 zum Einstelleingang des Signalspeichers 714 und der Ausgang 29 liefert das decodierte 796-ns-Signal vom Zähler 702 über das Register 706 und das ODER-Gatter 710 zum Rückstelleingang des Signalspeichers 714. Am anderen Eingang des ODER-Gatters wird das Signal LPOS ED eingegeben. Der Ausgang des Signalspeichers 714 führt zum Eingang D des Signalspeichers 718, an dessen Ausgang das Signal NEG T1 anliegt. Dieses Signal zeigt die Erkennung einer langen Zeitdauer zwischen aufeinander folgenden ansteigenden Flanken der eingegebenen Wellenform D an, die einem Übergang des binären Datensignals A von 1 nach 0 entspricht. Das Signal POS T1 am Ausgang des Signalspeichers 716 zeigt eine kurze Zeitdauer zwischen 200 und 422 ns an. Das Signal NEG T1 am Ausgang des Signalspeichers 718 entspricht einer langen Zeitdauer zwischen 568 und 800 ns. Diese Signale werden in das digitale Filter und die Datenausgabeschaltung von 9 eingegeben.
8 ist ähnlich wie 7 aufgebaut. Der Zähler 802 empfängt das Signal NEG ED sowie die Signale FC0, FC1 und FC2 und zählt mit einem Takt von 54 MHz. Er gibt decodierte 200-ns-, 422-ns-, 568-ns- und 800-ns-Signale aus, die über die Logik 804 und das Register 806 zum Signalspeicher 812, zum ODER-Gatter (OR) 808, zum Signalspeicher 814 und zum ODER-Gatter (OR) 810 weitergeleitet werden. Der Ausgang des Signalspeichers 812 ist mit dem Eingang D des Signalspeichers 816 verbunden, dessen Ausgangssignal POS T2 die Erkennung einer kurzen Zeitdauer zwischen aufeinander folgenden abfallenden Flanken des eingegebenen Signals D anzeigt. Der Ausgang des Signalspeichers 814 ist mit dem Eingang D des Signalspeichers 818 verbunden, der das Signal NEG T2 liefert. Dieses Signal zeigt die Erkennung einer langen Zeitdauer zwischen aufeinander folgenden abfallenden Flanken des eingegebenen Signals D an. Das Signal POS T2 für eine kurze Zeitdauer zeigt einen Übergang des Datensignals A von einer binären 0 zu einer binären 1 an. Das Signal NEG T2 für die lange Zeitdauer zeigt einen Übergang der Daten von einer binären 1 zu einer binären 0 an. Diese Signale werden zur Datenausgabeschaltung mit digitalem Filter 900 von 9 weitergeleitet.
9 zeigt das Register (REG) 902, welches diese Signale empfängt und zu den ODER-Schaltungen (OR) 904 und 906 weiterleitet. Der Signalspeicher 908 ist mit dem UND-Gatter (AND) 912 verbunden, welches auf ein Übergangssignal der Wellenform D der kurzen Zeitdauer anspricht. Das Ausgangssignal des UND-Gatters 912 setzt den Ausgang des Signalspeichers 918 auf RCV DTA und zeigt damit an, dass ein Übergang von einer binären 0 zu einer binären 1 gefunden wurde. Der Ausgang des ODER-Gatters 906 ist mit dem Signalspeicher 910 und dem UND-Gatter 914 verbunden. Das UND-Gatter 914 spricht an, wenn ein Signal der langen Zeitdauer empfangen wird. Das Ausgangssignal des UND-Gatters (AND) 914 wird zum Rückstelleingang des Signalspeichers 918 geführt.
Im Register 902 in 9 sind die Signale NEG T1 und NEG T2 der langen Zeitdauer gespeichert, die vom Register 902 über das ODER-Gatter 906 zum UND-Gatter 914 und zum Signalspeicher 910 geliefert werden. Wenn im Detektor für die abfallende Flanke oder für die ansteigende Flanke eine abfallende Flanke erkannt wird, spricht das UND-Gatter 914 an und setzt den Signalspeicher 918 zurück. Dann wechselt das Ausgangssignal RCV DTA von 1 auf 0, wodurch der Übergang der Datenwellenform A von der binären 1 zur binären 0 wiederhergestellt wird.
Vom Anschluss N des Signalspeichers 910 wird ein Signal LNTRAN ausgegeben.
Ein Ausgang des UND-Gatters 912 in 9 führt zum UND-ODER-Gatter (A*O) 920 und zu dessen UND-Gatter ein weiterer Ausgang vom Freigabedatensignal EN DTA. Dieses Signal kommt vom Ausgabesignalspeicher 924 in 9 und dient bei der digitalen Filterung dieser Schaltung dazu, dass keine Nachschwingsignale erkannt werden. In den anderen Eingang des ODER-Gatters des Gatters 920 wird das Signal 26 vom Zähler (CTR) 922 eingegeben.
Der Ausgang des Gatters 920 ist mit dem Rücksetzanschluss des Zählers 922 verbunden. Der Zähler 922 zählt die Taktimpulse mit der Frequenz 13,5 MHz vorwärts. Der Zähler hat einen Ausgang 14–15, der mit dem Einstelleingang des Signalspeichers 924 verbunden ist.
Der Signalspeicher 924 weist einen vom 13,5-MHz-Taktgeber kommenden Takteingang und einen mit dem UND-Gatter 920 verbundenen Rücksetzeingang RSTRC auf.
Der Ausgang des Signalspeichers 924 liefert das Signal EN DTA, welches die Zeit nach einem Zeitraum von 1,11 ms angibt, nach welchem gültige Signale erkannt werden können.
10 ist ein Zeitablaufdiagramm für die Decodierung zur Trägerfrequenzerkennung. Das Fenstersignal bezieht sich auf den Fenstersignalspeicher 414. In 10 entspricht die Wellenform L1 dem Signalspeicher 402 und die Wellenform L2 dem Signalspeicher 404. Das Fenstersignal entspricht dem Signalspeicher 414 in 4.
11 ist ein Zeitablaufdiagramm der Datendemodulation. Das Fenstersignal NEG bezieht sich auf den Signalspeicher 714. Das Fenstersignal POS bezieht sich auf den Signalspeicher 712. In 11 entspricht das Signal L1 dem Signalspeicher 602 und das Signal L2 dem Signalspeicher 604 in 6. Das Fenstersignal NEG entspricht dem Signalspeicher 714 in 7 und das Fenstersignal POS dem Signalspeicher 712 in 7.
12 ist ein Logikdiagramm, welches zeigt, wie der lokale Taktimpuls von 54 MHz rückwärts gezählt wird, um die Taktimpulse mit einer Frequenz von 27 MHz bzw. 13,5 MHz zu erzeugen, die in den Logikschaltungen Verwendung finden.
Tabelle 1 zeigt die Zählerwerte der Frequenzkompensation für den Zähler 502 in 5. Der Zähler 502 zählt die 27-MHz-Taktimpulse für 16 aufeinander folgende Taktzyklen der Zwischenfrequenzwellenform, um die tatsächliche Frequenz der Zwischenfrequenzwellenform zu messen.
Die Tabelle 1 enthält mehrere Spalten, wobei die erste Spalte die Anzahl der seit Beginn des Zählintervalls gezählten 27-MHz-Taktimpulse für den Zähler 502 enthält. Die Tabelle durchläuft die Zählschritte von 1 bis 254. Diese Zählschritte werden durch lokale Schwingquarze im Sender und im Empfänger gesteuert, die jeweils eine Frequenz von 2,4 GHz ± 50 ppm im Sender und 2,4 GHz + 2 MHz ± 50 ppm im Empfänger haben. Im ungünstigsten Fall kann die Frequenzabweichung des Schwingquarzes im Sender in die der Frequenzabweichung des Schwingquarzes im Empfängerknoten entgegengesetzte Richtung ausschlagen, sodass sich zwischen den Schwingquarzfrequenzen des Senders und des Empfängers ein Toleranzbereich von ± 240 kHz ergibt. Dies wiederum würde einem Zählbereich entsprechen, der von 754 Zähltakten für 64 Zwischenfrequenzzyklen mit einer Dauer von 27,89 μs bis zu 1009 Zähltakten für 64 Zwischenfrequenzzyklen mit einer Dauer von 37,33 μs reicht. Die erste Spalte von Tabelle 1 enthält die Anzahl der Zählschritte des Zählers und die zweite Spalte den voreingestellten Zählerstand AL in 5. Bei einem 10-Bit-Zähler entsprechen 880 Zählschritte der Hexadezimalzahl 370_hex. Bei einem 8-Bit-Zähler lautet die Hexadezimalzahl 70_hex. Da der Zähler 502 ein 8-Bit-Zähler ist, wird zu Beginn der Zählperiode der Hexadezimalwert 70_hex in den Zähler 502 geladen. Betrachtet man die ersten drei Bits FC0, FC1 und FC2 in einem 8-Bit-Zähler, so stellen diese bei einem Startwert von 880 für den ersten bei einer Taktfrequenz von 27 MHz gezählten Impuls einen Binärwert 3 dar. Die dritte Spalte von Tabelle 1 zeigt den Hexadezimalwert eines 10-Bit-Zählers und die vierte Spalte die Hexadezimaldarstellung eines 8-Bit-Zählers. Die fünfte Spalte zeigt den Wert der Binärdarstellung für FC0, FC1 und FC2 und die sechste Spalte die seit Beginn der Taktimpulszählung vergangene Zeit in Nanosekunden. Tabelle 1 zeigt den Verlauf dieser Werte für diese sechs Spalten, während die Anzahl der 27-MHz-Taktimpulse von 1 bis 754 ansteigt. Beim Zählerstand 753 verbleiben im Zähler 502 noch 128 Zählschritte, was sowohl beim 10-Bit-Zähler als auch beim 8-Bit-Zähler einer Hexadezimaldarstellung von 80_hex entspricht. Entsprechend hätten FC0, FC1 und FC2 einen Binärwert von 4, was einer Dauer von 27852 ns seit Beginn der Taktzählungsperiode entspricht. Zu diesem Zeitpunkt beträgt die Zwischenfrequenz 2,295 MHz, was einer Dauer von 27889 ns seit Beginn der Taktzählung entspricht. Tabelle 1 zeigt noch einige weitere Spalten. Der Startwert und der Stoppwert des Fenstersignals POS betreffen die Signalspeicher 712 und 812 in den 7 bzw. 8. Der Startwert und der Stoppwert des Fenstersignals NEG betreffen die Signalspeicher 714 und 814 in den 7 bzw. 8. Tabelle 1 zeigt, dass der Binärwert von FC0, FC1 und FC2 von 4 bei 27740 ns oder einer Zwischenfrequenz von 2,2989 MHz allmählich auf 0 bei einer Frequenz von 2,000 MHz abnimmt. Dies ist der normale bzw. Nennwert der Zwischenfrequenz. Bei weiterer Verringerung der Zwischenfrequenz auf einen Wert von 1,961 MHz wird der Binärwert von FC0, FC1 und FC2 negativ. Der negative Wert wird immer stärker negativ, bis er im unteren Bereich der Zwischenfrequenz von 1,714 MHz den Wert von –4 erreicht. Die Werte von FC0, FC1 und FC2 dienen wie oben erwähnt zur Voreinstellung der Zähler 702 und 802 in den 7 bzw. 8. Dies zeigt, dass die Erfindung eine genaue Frequenzkompensation bewirkt.
Die Trägerfrequenzerkennung wird immer problematisch, wenn der Sender seine Frequenz zu Beginn eines Sendeintervalls stabilisiert. Jedes Mal, wenn im Netz ein Frequenzwechsel erfolgt, ändert der Sender seine Sendefrequenz. Außerdem ist die Sendefrequenz von der lokalen Schwingquarzfrequenz im Empfänger verschieden, sodass die Schwingquarzfrequenz jedes Mal für die Sendefrequenz stabilisiert werden muss, wenn ein Knoten im lokalen Netz vom Empfangs- zum Sendemodus wechselt. Während die Stabilisierung der Sendefrequenz andauert, läuft jeder Empfänger im Netz, der ein vom Sender gesendetes Trägersignal ausfindig macht, Gefahr, das Trägersignal eines instabilen Signals zu erfassen. Dieses Problem wird durch die gezielte Einführung eines Verzerrungssignals bei einem Sender während einer Anfangszeit gelöst, wenn der Sender eine neue Sendefrequenz zu stabilisieren versucht. Während dieser Anfangszeit, während der der Sender mit der Stabilisierung beschäftigt ist, vermag kein Empfänger, der das gesendete Trägersignal empfängt, dieses Trägersignal sicher zu erkennen. Erst nach der erfolgten Signalstabilisierung beendet der Sender die Modulation des Trägersignals durch das Verzerrungssignal, damit die Empfänger das gesendete stabilisierte Trägersignal erfolgreich erkennen können.
13 stellt das in 2 gezeigte lokale Netz dar, das jedoch zusätzlich noch den Signalgenerator 170 zur Trägersignalverzerrung im Senderknoten 110 enthält. Der Quellencomputer 102 gibt über die Leitung 171 die Information aus, ob sich der Knoten im Sendemodus oder im Empfangsmodus befindet. Wenn der Quellencomputer 102 in 13 den Sendemodus startet, wird über die Leitung 171 ein Signal zum Schwingquarz 100 gesendet, damit dieser mit der Stabilisierung der neuen Sendefrequenz beginnt. Das Signal 171 wird auch zum Signalgenerator 170 zur Trägersignalverzerrung gesendet, um mit der Erzeugung des Verzerrungssignals SP zu beginnen, das zum Modulator 106 übertragen wird.
14 zeigt eine detaillierte Ansicht des Signalgenerators 170 zur Trägersignalverzerrung. Das Signal Sendestart 171 wird in einen 100-μs-Zeitgeber 172 eingegeben, der die Freigabeleitung 173 aktiviert. Im Signalgenerator 170 zur Trägersignalverzerrung befindet sich auch ein 250-kHz-Signalgenerator 174. Über die Leitung 175 wird eine Impulsfolge von 250 Kbit/s ausgegeben. Die Leitungen 173 und 175 führen zum UND-Gatter 176, dessen Ausgang das Verzerrungssignal SP liefert. Während das Signal über die Leitung 171 beim Zeitgeber 172 ankommt, wird das Freigabesignal 173 zum UND-Gatter 176 übertragen. Während eines Zeitraums von 100 μs ist das UND-Gatter 176 offen, lässt die 250-kHz-Impulsfolge von Leitung 175 durch und gibt sie als Verzerrungssignal SP aus. Der Zeitraum von 100 μs für den Zeitgeber 172 wurde aus der maximalen Zeit ermittelt, die der Senderschwingquarz 100 normalerweise zur Stabilisierung einer neuen Sendefrequenz benötigt. Für den 100-μs-Zeitgeber 172 können aber auch andere Werte gewählt werden. Das über die Leitung 175 ausgegebene und als Verzerrungssignal SP zum Modulator 106 weitergeleitete 250-kHz-Signal bewirkt eine Phasenänderung der Modulation des vom Modulator 106 ausgegebenen Trägersignals C. Die modulierte Phasenänderung tritt immer einmal während vier Zwischenfrequenzintervallen auf, die jeweils 500 ns lang sind.
15A zeigt eine Folge von Zwischenfrequenzimpulsen D, die auch in 1A zu sehen sind. Im Empfänger. mischt der Mischer 120 das Signal B' des lokalen Oszillators 118 mit dem empfangenen Trägersignal C und erzeugt daraus das Signal D. Bei dem in 15A gezeigten Signal D ist zu erkennen, dass es bei jedem vierten Zwischenfrequenzimpuls zu einer Phasenmodulation kommt. Wie oben erörtert zählt die Trägersignalerkennungsschaltung 400 32 aufeinander folgende Zwischenfrequenzimpulse des Signals D, bevor sie das Signal F32CRS ausgibt, welches die erfolgreiche Erkennung des Trägersignals anzeigt. Gemäß der Erfindung wird das Trägersignal C mit Hilfe des Signalgenerators 170 zur Trägersignalverzerrung im Sender absichtlich durch die gezielte Einführung einer Phasenänderung eines von acht Zwischenfrequenzimpulsen der Wellenform D verzerrt, sodass die Trägersignalerkennungsschaltung 400 im Empfänger das Vorhandensein eines Trägersignals nicht erfolgreich erkennen kann. Gemäß der Erfindung wird die Modulation des vom Sender zum Empfänger gesendeten Trägersignals durch das Verzerrungssignal erst mehr als 100 μs nach Beginn des Sendeintervalls im Sender beendet. Somit wird der Empfänger daran gehindert, eine Trägersignalerkennung in dem vom Sender übertragenen Signal erfolgreich durchzuführen, bevor seit dem Beginn des Sendeintervalls im Sender eine Zeitspanne von 100 μs vergangen sind, was zur Freigabe des Senderoszillators 100 zum Stabilisieren der neuen Sendefrequenz ausreicht.
15B zeigt den Zustand des Signals D nach dem erfolgreichen Ablauf der Zeitspanne von 100 μs im Sender und nachdem sich die Sendefrequenz stabilisiert hat. Die gleichförmigen Zwischenfrequenzimpulse der Wellenform D in 15B aktivieren die Trägersignalerkennungsschaltung 400 des Empfängers, um in der oben beschriebenen Weise erfolgreich das Vorhandensein des Trägersignals zu erkennen und das Signal F32CRS auszugeben.
16 zeigt einen integrierten LAN-Knoten von 13, der sowohl einen Sender- als auch einen Empfängerteil enthält. Aus 16 ist zu erkennen, dass ein einziger Oszillator 100 sowohl die Sendefrequenz als auch die Empfangsfrequenz für den Mischer 120 erzeugt. Die Oszillatorfrequenz vom Oszillator 100 wird um 2 MHz erhöht, bevor sie dem Mischer 120 für Sendezwecke zur Verfügung gestellt wird. Ein Knotenrechner 102' sendet ein Sendesteuersignal TX zum Gatter 177, um das Sendesignal mit der Frequenz von 2,4 GHz vom Oszillator 100 zum Modulator 106 zu übertragen. Wenn sich der Rechner 102' in einem Empfangsmodus befindet, sendet er ein Empfangssteuersignal RCV zum Gatter 178, welches das 2,4-GHz-Signal zuzüglich der 2 MHz zum Eingang des Mischers 120 überträgt.
16 zeigt, dass das Sendesignal TX als Signal auf der Leitung 171 zum Signalgenerator zur Trägersignalverzerrung 170 gesendet wird.
16 zeigt auch einen 200-ms-Zeitgeber 188, der zur Ermittlung des Frequenzwechselintervalls für das Netz von 13 dient. In dem Netz von 13 ändern jeder Sendeknoten und jeder Empfangsknoten beim Frequenzwechsel gemeinsam alle 200 ms ihre Frequenz zum Senden und Empfangen. Der 200-ms-Zeitgeber 188 benachrichtigt zu Beginn jedes neuen Frequenzwechselintervalls den Rechner 102.
17 zeigt das Format der Nachricht 180, die in dem in 13 gezeigten Netz über die Funkverbindung 115 übertragen wird. Die Nachricht 180 enthält den Headerteil 182, den Datenteil 184 und den Trailerteil 186. Der Trailerteil 186 der Nachricht 180 enthält eine Frequenzwechselfolge F1, F2, F3 und F4. Die verschiedenen Kommunikationsknoten im Netz von 13 senden während jedes Frequenzwechselintervalls von 200 ms einander eine neue Nachricht 180 zu, in der die Frequenzen der nächsten vier aufeinander folgenden Frequenzwechsel für jedes der nächsten vier Frequenzwechselintervalle zu je 200 ms angegeben sind.
Jedes Mal, wenn ein Sender in einem Kommunikationsknoten in dem in 13 gezeigten Netz seinen Status von Empfang auf Senden wechselt, sodass der Sender eine neue Sendefrequenz stabilisieren muss, durchläuft er die oben beschriebene Signalerzeugung zur Trägersignalverzerrung. Jedes Mal, wenn ein Kommunikationsknoten zu Beginn eines neuen Frequenzwechselintervalls einen Frequenzwechsel durchführt, beginnt der Sender außerdem bei einer neuen Frequenz zu senden, die stabilisiert werden muss, sodass der Sender noch einmal die Signalerzeugung zur Trägersignalverzerrung durchlaufen muss.
Auf diese Weise wird verhindert, dass Empfänger im Netz von 13 fälschlicherweise Trägersignale erkennen, deren Frequenzen noch nicht stabilisiert wurden.
Die beiliegende Tabelle 1 besteht aus den vier Seiten Tabelle 1(1), Tabelle (1(2), Tabelle 1(3) und Tabelle 1(4).

Claims

Verfahren zum Demodulieren eines digitalen Funksignals, wobei das Verfahren die folgenden Schritte umfasst: • Empfangen eines durch Phasenverschiebung modulierten Trägersignals in einem Funkempfänger, welches ein binäres Signal (C') darstellt; • Bilden eines Signals mit Rechteckimpulsen mit ansteigenden und abfallenden Flanken, die durch Abstände (D) voneinander getrennt sind, aus dem modulierten Trägersignal; gekennzeichnet durch: • Messen erster Intervalle zwischen aufeinander folgenden ansteigenden Flanken des Rechteckimpulssignals, Erkennen, wann die Abstände zwischen den aufeinander folgenden ansteigenden Flanken in Reaktion auf die Phasenverschiebungsmodulation länger als normal sind, und Erzeugen erster Erkennungssignale (NEGT1) daraus; Erkennen, wann die Abstände zwischen den aufeinander folgenden ansteigenden Flanken in Reaktion auf die Phasenverschiebungsmodulation kürzer als normal sind, und Erzeugen zweiter Erkennungssignale (POST1) daraus; • Messen zweiter Intervalle zwischen aufeinander folgenden abfallenden Flanken des Rechteckimpulssignals, Erkennen, wann die Abstände zwischen den aufeinander folgenden abfallenden Flanken in Reaktion auf die Phasenverschiebungsmodulation länger als normal sind, und Erzeugen dritter Erkennungssignale (NEGT2) daraus; Erkennen, wann die Abstände zwischen den aufeinander folgenden abfallenden Flanken in Reaktion auf die Phasenverschiebungsmodulation kürzer als normal sind, und Erzeugen vierter Erkennungssignale (POST2) daraus; und • Kombinieren der ersten und dritten Erkennungssignale durch eine logische ODER-Verknüpfung und Kombinieren der zweiten und vierten Erkennungssignale durch eine logische ODER-Verknüpfung, um im Empfänger eine Darstellung des binären Signals zu erhalten.
Vorrichtung eines Empfangsknotens eines drahtlosen lokalen Netzes zum Demodulieren eines digitalen Funksignals, wobei die Vorrichtung Folgendes umfasst: • Funkempfängermittel (116, 118, 120) zum Empfangen eines durch Phasenverschiebung modulierten Trägersignals, welches ein binäres Signal (C') darstellt; • mit den Empfängermitteln verbundene Verstärkermittel (200) zum Erzeugen eines Signals mit Rechteckimpulsen mit ansteigenden und abfallenden und durch Abstände (D) voneinander getrennten Flanken aus dem Trägersignal; • Demodulatormittel (600, 700, 800, 900), die zum Ausführen der folgenden Schritte angepasst sind: i. Messen erster Intervalle zwischen aufeinander folgenden ansteigenden Flanken des Rechteckimpulssignals, Erkennen, wann die Abstände zwischen den aufeinander folgenden ansteigenden Flanken in Reaktion auf die Phasenverschiebungsmodulation länger als normal sind, und Erzeugen erster Erkennungssignale (NEGT1) daraus; Erkennen, wann die Abstände zwischen den aufeinander folgenden ansteigenden Flanken in Reaktion auf die Phasenverschiebungsmodulation kürzer als normal sind und Erzeugen zweiter Erkennungssignale (POST1) daraus; ii. Messen zweiter Intervalle zwischen aufeinander folgenden abfallenden Flanken des Rechteckimpulssignals, Erkennen, wann die Abstände zwischen den aufeinander folgenden abfallenden Flanken in Reaktion auf die Phasenverschiebungsmodulation länger als normal sind, und Erzeugen dritter Erkennungssignale (NEGT2) daraus; Erkennen, wann die Abstände zwischen den aufeinander folgenden abfallenden Flanken in Reaktion auf die Phasenverschiebungsmodulation kürzer als normal sind, und Erzeugen vierter Erkennungssignale (POST2) daraus; und iii. Kombinieren der ersten und dritten Erkennungssignale durch eine logische ODER-Verknüpfung und Kombinieren der zweiten und vierten Erkennungssignale durch eine logische ODER-Verknüpfung, um im Empfänger eine Darstellung des binären Signals zu erhalten.
Digitales Funknetz, welches Folgendes umfasst: • erste Rechnermittel (102) in einem Sendeknoten eines digitalen Funknetzes zum Erstellen eines binären Signals; • mit den ersten Rechnermitteln verbundene Sendemittel (104, 106, 108) zum Erzeugen eines durch Phasenverschiebung modulierten Trägersignals aus dem binären Signal und zum Übertragen einer Darstellung des Trägersignals in Form eines Funksignals; • Empfangsmittel (116, 118, 120) in einem Empfangsknoten des digitalen Funknetzes zum Empfangen der Darstellung des Trägersignals in Form des Funksignals; • mit den Empfangsmitteln verbundene Verstärkermittel (200) zum Erzeugen eines Empfangssignals mit Rechteckimpulsen mit ansteigenden und abfallenden und durch Abstände (D) voneinander getrennten Flanken aus dem Trägersignal; • Demodulatormittel (600, 700, 800, 900), die zum Ausführen der folgenden Schritte angepasst sind: i. Messen erster Intervalle zwischen aufeinander folgenden ansteigenden Flanken des Rechteckimpulssignals, Erkennen, wann die Abstände zwischen den aufeinander folgenden ansteigenden Flanken in Reaktion auf die Phasenverschiebungsmodulation länger als normal sind, und Erzeugen erster Erkennungssignale (NEGT1) daraus; Erkennen, wann die Abstände zwischen den aufeinander folgenden ansteigenden Flanken in Reaktion auf die Phasenverschiebungsmodulation kürzer als normal sind, und Erzeugen zweiter Erkennungssignale (POST1) daraus; ii. Messen zweiter Intervalle zwischen aufeinander folgenden abfallenden Flanken des Rechteckimpulssignals, Erkennen, wann die Abstände zwischen den aufeinander folgenden abfallenden Flanken in Reaktion auf die Phasenverschiebungsmodulation länger als normal sind, und Erzeugen dritter Erkennungssignale (NEGT2) daraus; Erkennen, wann die Abstände zwischen den aufeinander folgenden abfallenden Flanken in Reaktion auf die Phasenverschiebungsmodulation kürzer als normal sind, und Erzeugen vierter Erkennungssignale (POST2) daraus; iii. Kombinieren der ersten und dritten Erkennungssignale durch eine logische ODER-Verknüpfung und Kombinieren der zweiten und vierten Erkennungssignale durch eine logische ODER-Verknüpfung, um im Empfänger eine Darstellung des binären Signals zu erhalten; und • mit den Demodulatormitteln im Empfangsknoten des digitalen Funknetzes verbundene Rechnermittel (126) zum Verarbeiten der von den Demodulatormitteln ausgegebenen binären Signale.