DE69636608T2

DE69636608T2 - Phasenverschiebung Speicherfeld auf einer Logikanordnung montiert

Info

Publication number: DE69636608T2
Application number: DE69636608T
Authority: DE
Inventors: R. Stanford Bloomfield Hills OVSHINSKY; Guy Southfield Wicker
Original assignee: Energy Conversion Devices Inc
Current assignee: Energy Conversion Devices Inc
Priority date: 1995-10-24
Filing date: 1996-10-22
Publication date: 2007-07-12
Anticipated expiration: 2016-10-23
Also published as: WO1997015954A1; EP0888618A1; CA2231377A1; KR100433618B1; DE69636608D1; DE69628674T2; AU7519696A; KR19990067038A; CA2231377C; EP0888618A4; EP1326158B1; US5714768A; EP1326158A3; KR100474530B1; EP1326158A2; KR20040000440A; EP0888618B1; DE888618T1; JPH11514150A; DE69628674D1

Description

Gebiet der Erfindung
Diese Erfindung betrifft allgemein ein spezifisch gestaltetes, elektrisch betriebenes, direkt überschreibbares, schnell schaltendes, nichtflüchtiges, analoges Mehrebenen-Festkörper-Speicherelement mit niedrigem Energieverbrauch für den Einzellenbetrieb und sehr dichtgepackte elektrische Speicheranordnungen, die aus diesen Elementen hergestellt sind. Insbesondere betrifft die vorliegende Erfindung die Abscheidung der vorgenannten Speicheranordnungen auf eine Logikverarbeitungsanordnung, die aus Schwellenwertschaltern bestehen kann.
Hintergrund der Erfindung
Logikverarbeitungsanordnungen, wie etwa eine Zentraleinheit (CPU) eines Computers, weisen Logikeinheiten (wie etwa Arithmetik-Logik-Einheiten, Additionsschaltungen, Abrufschaltungen usw.), interne Speicher und Anordnungstreiber (die ein Mittel zur Kommunikation zwischen den Logikeinheiten und den Speicheranordnungen darstellen) auf. Ein CPU-interner Speicher weist Register (die zur Datenspeicherung, Fehlerbeseitigung und Speicherverwaltung dienen), einen internen Cache-Speicher (zum Speichern von Befehlen und Daten, auf die von den Logikeinheiten der CPU schnell zugegriffen werden kann) und einen ROM (für solche nichtflüchtigen Anwendungen wie Mikrocode-Speicherung) auf.
Ein wichtiges Ziel der CPU-Gestaltung ist die Optimierung der Leistungsfähigkeit des Chips. Während die Gesamtleistung einer CPU von vielen Faktoren abhängt, ist die Größe des auf einem CPU-Chip platzierten internen Speichers wichtig, da der Zugriff auf den internen Speicher schneller als der Zugriff auf einen CPU-externen Speicher ist. Beispielsweise können durch Anordnen des Cache-Speichers in einer CPU nahe an den Logikeinheiten die Logikeinheiten schneller auf die benötigten Befehle und Daten zugreifen.
Integrierte Speicher stellen eine herkömmliche Speichertechnologie dar (wie etwa DRAM, SRAM und ROM), bei der die Speicher auf derselben Siliciumschicht wie die Logikeinheiten und Anordnungstreiber, die eine Logikverarbeitungsanordnung bilden, angeordnet sind. Herkömmliche Speicheranordnungen weisen dieselben elektronischen Bauelemente (d. h. Transistoren, Widerstände, Kondensatoren, Metallkontakte usw.) auf, die die Logikeinheiten und Anordnungstreiber einer CPU bilden. Daher sind die herkömmlichen Speicherelemente, die auf einem CPU-Chip integriert sind, in derselben integrierten Festkörperschaltung angeordnet und befinden sich in derselben Ebene der Siliciumschicht wie die Logikeinheiten und die Anordnungstreiber. Somit nimmt mit zunehmender Größe des integrierten CPU-Speichers auch die Größe der von einer CPU verwendeten Chipfläche zu.
Somit wird zwar durch Unterbringen des Speichers in der CPU die Verarbeitungsleistung erhöht, aber durch die Verwendung eines herkömmlichen Speichers hierfür wird die integrierte Schaltung vergrößert, wodurch die Herstellungskosten für den Chip wesentlich steigen. Um die CPU-Kosten auf einem vernünftigen Niveau zu halten, wird die Größe des integrierten Speichers auf einem Minimum gehalten, wodurch die CPU-Leistung beeinträchtigt wird. Um die CPU-Leistung bei niedrigeren Kosten zu erhöhen, werden oftmals schnelle statische Speicherchips (SRAM) in einer CPU-externen Sekundär-Cache-Konfiguration verwendet. Ein solcher Sekundär-Cache hat jedoch aufgrund der Verzögerung, die mit der Übertragung von Informationen zwischen dem CPU-Chip und den externen Speicherchips verbunden ist, nicht die gleiche Leistung wie ein interner Primär-Cache-Speicher. Da der Einsatz von herkömmlichen Speichern von der CPU-Chipgröße und den Herstellungskosten beschränkt wird, ist die Leistungsfähigkeit der CPU beschränkt und eingeschränkt.
Verwiesen sei auf das US-Patent Nr. 4.646.266 (das die vorkennzeichnenden Merkmale der vorliegenden Erfindung beschreibt) und das US-Patent Nr. 4.782.340.
Kurze Darstellung der Erfindung
Die Erfindung ist in den Ansprüchen definiert.
Kurze Beschreibung der Zeichnungen
1 ist eine Schnittansicht eines einzelnen Speicherelements.
2 ist eine Draufsicht einer möglichen Anordnung mehrerer Speicherelemente, die zeigt, wie die Elemente mit einer Gruppe von X-Y-Adressleitungen verbunden wären.
3 ist eine schematische Darstellung der Speicherelemente von 2, die zusätzlich zeigt, wie Trennelemente, wie etwa Dioden, mit den Speicherelementen in Reihe geschaltet werden, um die einzelnen Bauelemente voneinander elektrisch zu trennen.
4 ist ein Dreiphasendiagramm eines Ge-Sb-Te-Legierungssystems, aus dem die erfindungsgemäßen Speicherelemente hergestellt sind.
5 zeigt die Stromzyklen eines Vierphasen-Taktzyklus zum Herstellen von zwei Anschlusslogiken, und insbesondere ist ein Vierphasen-Taktzyklus dargestellt, in dem jede nachfolgende Taktwelle gegenüber der vorhergehenden Taktwelle um 90 Grad phasenverschoben ist.
6 zeigt das Verfahren, mit dem der Vierphasen-Taktzyklus das logische Ausgangssignal einer Logikschaltung an die nächste Logikschaltung in einer Logikkette senden kann, ohne andere Logikschaltungen in der Logikkette zu beeinträchtigen.
7 zeigt einen Einzelnes-Eingangssignal-Invertierungs-Puffer, der ein einzelnes Eingangssignal invertiert und ein verstärktes invertiertes Signal als Ausgangssignal bereitstellt.
8 zeigt eine Mehrere-Eingangssignale-Logikschaltung, die eine logische Operation unter Verwendung von zweipoligen Chalcogenid-Schaltern ausführt und außerdem eine Inversion durchführt und eine Verstärkung bereitstellt.
Detaillierte Beschreibung der bevorzugten Ausführungsformen
Die vorliegende Erfindung ist eine Recheneinheit mit einer Logikverarbeitungseinheit und einer Speicheranordnung, die auf die Logikverarbeitungsanordnung abgeschieden wird und mit der Logikverarbeitungsanordnung verbunden wird. In der Regel kann die Logikverarbeitungsanordnung jede integrierte Schaltung mit Logikeinheiten zur Daten- und Befehlsverarbeitung und mit Anordnungstreibern sein, die als Mittel zur Kommunikation zwischen der Logikverarbeitungsanordnung und der Speicheranordnung dient.
Die Logikverarbeitungsanordnung besteht aus zweipoligen Chalcogenid-Schaltern. Ein Beispiel für einen zweipoligen Chalcogenid-Schalter ist der Ovonic-Schwellenwertschalter (OTS). Der OTS ist im US-Patent 5.177.567 näher beschrieben. Die Verwendung eines OTS für Computer-Logikschaltungen ist in der US-Patentanmeldung 08/386.902 näher beschrieben.
Die auf die Logikverarbeitungsanordnung abgeschiedene Speicheranordnung ist eine „Zweitschicht"-Speicheranordnung. In der Regel kann eine Zweitschicht-Speicheranordnung jede Art von elektrisch löschbarer und überschreibbarer Speicher sein, der auf eine Logikverarbeitungsanordnung geschichtet werden kann, um eine Zweitschicht herzustellen. Hierzu zählen alle anorganischen, organischen und biologischen Speicher, die auf dem Fachgebiet bekannt sind. Vorzugsweise besteht die Zweitschicht-Speicheranordnung aus elektrisch löschbaren, direkt überschreibbaren Mehrbit-Einzellen-Speicherelementen, wie etwa bei einem Ovonic-Speicher. Ovonic-Speichereinheiten und -anordnungen, die aus diesen Speicherelementen hergestellt sind, sind in den US-Patenten 5.166.758, 5.296.716, 5.335.219, 5.341.328, 5.359.205, 5.406.509 und 5.414.271 und in den US-Patentanmeldungen 08/506.630 und 08/517.313 näher beschrieben.
Ein Ovonic-Speicher ist ein elektrischer Phasenumwandlungsspeicher, der ein löschbarer, elektronischer Hochleistungs-Dünnschichtspeicher ist. Zu seinen Vorteilen zählen nichtflüchtige Datenspeicherung, Ausbaufähigkeit für eine hohe Bitdichte, hohe Schaltgeschwindigkeit und ein Herstellungsverfahren, das nur eine Tieftemperatur-Abscheidung erfordert.
Im Gegensatz zu solchen herkömmlichen Speichern wie DRAM, SRAM und ROM werden bei Ovonic-Speichern keine Feldeffekttransistoren benötigt. Die elektrisch löschbaren, direkt überschreibbaren Speicherelemente der Ovonic-Speicheranordnung bilden auf dem Fachgebiet die einfachste elektrische Speichereinheit, die hergestellt werden kann. Ovonic-Speichereinheiten haben nur zwei elektrische Kontakte zu einem Festkörper aus Dünnschicht-Chalcogenid-Material und einen Gleichrichter zur Trennung.
Ovonic-Speicheranordnungen weisen mehrere elektrisch aktivierte, direkt überschreibbare Mehrbit-Einzellen-Speicherelemente auf, die in Zeilen und Spalten in der Logikverarbeitungsanordnung angeordnet sind. Die Speicherelemente weisen jeweils ein Volumen von Speichermaterial auf, das ein Einzellen-Speicherelement definiert. Dieses Speichermaterial ist gekennzeichnet (1) durch einen großen dynamischen Bereich von elektrischen Widerstandswerten, (2) durch das Vermögen, in Reaktion auf ausgewählte elektrische Eingangssignale auf einen von mehreren Widerstandswerten in dem dynamischen Bereich eingestellt zu werden, sodass die Einzelzelle mehrbitspeicherfähig wird, und (3) dadurch, dass zumindest ein Fadenteil des Einzellen-Speicherelements mit dem ausgewählten elektrischen Signal auf einen Widerstandswert in dem dynamischen Bereich unabhängig von dem vorhergehenden Widerstandswert des Materials eingestellt werden kann. Die Speicherelemente weisen weiterhin jeweils ein Paar mit Abstand angeordnete Kontakte zum Bereitstellen des elektrischen Eingangssignals auf, um das Speichermaterial auf einen gewählten Widerstandswert in dem dynamischen Bereich einzustellen.
Ovonic-Speichermaterial besteht aus mehreren Atom-Elementarbestandteilen, die jeweils in dem gesamten Volumen des Speichermaterials vorhanden sind. Die mehreren Atom-Elementarbestandteile, die das Volumen aus Speichermaterial bilden, umfassen Elemente aus der Gruppe Te, Se, Ge, Sb, Bi, Pb, Sn, As, S, Si, P, O und deren Gemische oder Legierungen. Vorzugsweise umfassen die Atom-Bestandteile mindestens ein Chalcogenid-Element und können mindestens ein Übergangsmetall-Element umfassen. Der hier verwendete Begriff „Übergangsmetall" umfasst die Elemente 21 bis 30, 39 bis 48, 57 und 72 bis 80.
Besser umfasst das Chalcogenid-Element Te und Se, und das Übergangsmetall umfasst Cr, Fe, Ni, Pd, Pt, Nb und deren Gemische oder Legierungen. Am besten ist das Übergangsmetall-Element Pd. Spezielle Beispiele für diese Mehrelement-Systeme werden nachstehend für das Te-Ge-Sb-System mit oder ohne Pd und/oder Se beschrieben.
Es ist festgestellt worden, dass Zusammensetzungen im hochohmigen Zustand in der Klasse der Te-Ge-Sb-Materialien, die bevorzugte Kriterien erfüllen, im Allgemeinen durch wesentlich geringere Konzentrationen von Te gekennzeichnet sind als die, die in elektrisch löschbaren Speichermaterialien des Standes der Technik vorhanden sind. Bei einer Zusammensetzung, die ein wesentlich besseres elektrisches Schaltverhalten ermöglicht, lag die mittlere Konzentration von Te in den abgeschiedenen Materialien weit unter 70 %, normalerweise unter etwa 60 % und lag im Allgemeinen zwischen nur etwa 23 % und etwa 58 % Te und am besten zwischen etwa 40 % und 58 % Te. Die Konzentration von Ge betrug in dem Material etwa 5 % und reichte von nur etwa 8 % bis etwa 30 % im Durchschnitt, wobei sie in der Regel unter 50 % blieb. Der Rest der Haupt-Elementarbestandteile in dieser Zusammensetzung war Sb. Die angegebenen Prozentsätze sind Atomprozente, die sich insgesamt auf 100 % der Atome der Elementarbestandteile belaufen. Somit kann diese Zusammensetzung als Te_aGe_bSb_100-(a+b) charakterisiert werden. Diese ternären Te-Ge-Sb-Legierungen sind zweckmäßige Ausgangsstoffe für die Entwicklung weiterer Speichermaterialien mit noch besseren elektrischen Eigenschaften.
In 4 ist ein Dreiphasendiagramm des Te-Ge-Sb-Systems gezeigt. Aus verschiedenen Gemischen von Te, Ge und Sb wurden Schmelzen hergestellt, und die Schmelzen trennten sich nach rascher Erstarrung in mehrere Phasen. Die Analyse dieser schnell erstarrten Schmelzen zeigte das Vorhandensein von zehn verschiedenen Phasen (die nicht alle in jeder schnell erstarrten Schmelze vorlagen). Diese Phasen sind elementares Ge, Te und Sb, die binären Verbindungen GeTe und Sb₂Te₃ und fünf verschiedene ternäre Phasen. Die Element-Zusammensetzungen aller ternären Phasen liegen auf der pseudobinären GeTe-Sb₂Te₃-Linie und sind in dem in 4 gezeigten Dreiphasendiagramm mit den Referenzbuchstaben A, B, C, D und E angegeben. Die Atomverhältnisse der Elemente in diesen fünf ternären Phasen sind in Tabelle 1 angegeben. Nachstehend wird 4 näher beschrieben.
Tabelle 1: Beobachtete ternäre Kristallphasen des Te-Ge-Sb-Systems
Neue Speicherelemente, die für die vorliegende Erfindung verwendet werden können, enthalten ein Volumen von Speichermaterial, das vorzugsweise mindestens ein Chalcogen enthält und ein oder mehr Übergangsmetalle enthalten kann. Die Speichermaterialien, die Übergangsmetalle enthalten, sind elementar modifizierte Formen von vier Speichermaterialien in dem ternären Te-Ge-Sb-System. Das heißt, die elementar modifizierten Speichermaterialien stellen modifizierte Formen der Te-Ge-Sb-Speicherlegierungen dar. Diese elementare Modifikation wird durch den Einbau von Übergangsmetallen in das ternäre Te-Ge-Sb-Grundsystem ohne oder mit einem zusätzlichen Chalcogen-Element wie Se erreicht. Im Allgemeinen werden die elementar modifizierten Speichermaterialien in zwei Kategorien unterteilt.
Die erste Kategorie ist ein Speichermaterial, das Te, Ge, Sb und ein Übergangsmetall in dem Verhältnis (Te_aGe_bSb_100-(a+b))_cTM_100-c enthält, wobei die Indizes in Atomprozenten angegeben sind, die sich auf insgesamt 100 % Elementarbestandteile belaufen, TM ein oder mehrere Übergangsmetalle darstellt, a und b die Werte haben, die vorstehend für das ternäre Te-Ge-Sb-Grundsystem festgelegt worden sind, und c etwa 90 bis etwa 99,5 % beträgt. Das Übergangsmetall kann vorzugsweise Cr, Fe, Ni, Pd, Pt, Nb und deren Gemische oder Legierungen sein. Spezielle Beispiele für Speichermaterialien, die von diesem System umfasst werden, sind unter anderem: (Te₅₆Ge₂₂Sb₂₂)₉₀Ni₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Ni₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₉₀Cr₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Cr₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₉₀Fe₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Fe₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₉₀Pb₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Pd₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₉₀Pt₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Pt₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₉₀Nb₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Nb₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₈₅Ni₅Cr₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Ni₅Fe₅Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₈₅Cr₅Fe₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₅Ni₅Pd₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Ni₅Pt₅Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₈₅Ni₅Nb₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₅Pd₅Cr₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Pd₅Pt₅Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₈₅Pd₅Nb₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₅Pt₅Nb₅Se₅ usw.
Die zweite Kategorie ist ein Speichermaterial, das Te, Ge, Sb, Se und ein Übergangsmetall in dem Verhältnis (Te_aGe_bSb_100-(a+b))_cTM_dSe_100-(c+d) enthält, wobei die Indizes in Atomprozenten angegeben sind, die sich auf insgesamt 100 % der Elementarbestandteile belaufen, TM ein oder mehrere Übergangsmetalle darstellt, a und b die Werte haben, die vorstehend für das ternäre Te-Ge-Sb-Grundsystem festgelegt worden sind, c etwa 80 bis 99 % beträgt und d etwa 0,5 bis 10 % beträgt. Das Übergangsmetall kann vorzugsweise Cr, Fe, Ni, Pd, Pt, Nb und deren Gemische oder Legierungen sein. Spezielle Beispiele für Speichermaterialien, die von diesem System umfasst werden, sind unter anderem: (Te₅₆Ge₂₂Sb₂₂)₉₀Ni₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Ni₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₈₀Fe₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₉₀Pb₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Pd₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₉₀Pt₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Pt₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₉₀Nb₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Nb₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₈₅Ni₅Cr₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Ni₅Fe₅Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₈₅Cr₅Fe₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₅Ni₅Pd₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Ni₅Pt₅Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₈₅Ni₅Nb₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₅Pd₅Cr₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Pd₅Pt₅Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₈₅Pd₅Nb₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₅Pt₅Nb₅Se₅ usw.
Die Speicherelemente haben im Wesentlichen nichtflüchtige Widerstands-Sollwerte. Wenn jedoch der Widerstandswert der vorliegenden Speicherelemente unter bestimmten Umständen von seinem ursprünglichen Sollwert abweicht, kann diese Abweichung durch eine „Zusammensetzungsmodifikation", die später beschrieben wird, beseitigt werden. Der hier benutzte Begriff „nichtflüchtig" bezeichnet den Zustand, in dem der Widerstands-Sollwert während der Archivierungszeiten im Wesentlichen konstant bleibt. Natürlich kann Software (unter anderem das später beschriebene Rückkopplungssystem) verwendet werden, um zu gewährleisten, dass absolut keine „Abweichung" außerhalb eines gewählten Streubereichs auftritt. Da eine Abweichung des Widerstandswerts der Speicherelemente, wenn sie nicht gebremst wird, die Graustufenspeicherung von Informationen behindern kann, ist es zweckmäßig, die Abweichung zu minimieren.
Die „Zusammensetzungsmodifikation" ist hier so definiert, dass sie alle Mittel zum Modifizieren der Zusammensetzung des Volumens des Speichermaterials umfasst, um im Wesentlichen stabile Widerstandswerte zu erzielen, unter anderem die zusätzliche Verwendung von Bandabstandsvergrößerungselementen zur Vergrößerung des Eigenwiderstands des Materials. Ein Beispiel für die Zusammensetzungsmodifikation ist die Verwendung von abgestuften Zusammensetzungs-Inhomogenitäten in Bezug auf die Dicke. Beispielsweise kann das Volumen des Speichermaterials von einer ersten Te-Ge-Sb-Legierung zu einer zweiten Te-Ge-Sb-Legierung mit einer anderen Zusammensetzung abgestuft werden. Die Zusammensetzungsabstufung kann jede Form annehmen, die die Abweichung des Widerstands-Sollwerts verringert. Beispielsweise muss die Zusammensetzungsabstufung nicht auf eine erste und eine zweite Legierung desselben Legierungssystems beschränkt sein. Außerdem kann die Abstufung mit mehr als zwei Legierungen erreicht werden. Die Abstufung kann gleichmäßig und kontinuierlich sein, oder sie kann auch ungleichmäßig oder nichtkontinuierlich sein. Ein spezielles Beispiel für die Zusammensetzungsabstufung, die zu einer verringerten Abweichung des Widerstandswerts führt, ist eine gleichmäßige und kontinuierliche Abstufung von Ge₁₄Sb₂₉Te₅₇ an der einen Oberfläche zu Ge₂₂Sb₂₂Te₅₆ an der gegenüberliegenden Oberfläche.
Eine weitere Möglichkeit für die Verwendung der Zusammensetzungsmodifikation zur Verringerung der Widerstandsabweichung besteht darin, das Volumen des Speichermaterials zu schichten. Das heißt, das Volumen des Speichermaterials kann aus mehreren diskreten, relativ dünnen Schichten mit unterschiedlicher Zusammensetzung hergestellt werden. Beispielsweise kann das Volumen des Speichermaterials ein oder mehrere Paare von Schichten enthalten, die jeweils aus einer anderen Te-Ge-Sb-Legierung bestehen. Wie bei den abgestuften Zusammensetzungen kann auch hier wieder jede Kombination aus Schichten verwendet werden, die zu einer wesentlich geringeren Abweichung des Widerstandswerts führt. Die Schichten können eine ähnliche Dicke haben oder sie können verschiedene Dicken haben. Es kann jede Anzahl von Schichten verwendet werden, und mehrere Schichten derselben Legierung können in dem Volumen des Speichermaterials entweder aneinandergrenzend oder voneinander entfernt vorliegen. Es können auch Schichten mit jeder Anzahl von unterschiedlichen Legierungszusammensetzungen verwendet werden. Ein spezielles Beispiel für die Zusammensetzungsschichtung ist ein Volumen von Speichermaterial, das abwechselnde Schichtpaare aus Ge₁₄Sb₂₉Te₅₇ und Ge₂₂Sb₂₂Te₅₆ enthält.
Eine weitere Form der Zusammensetzungsinhomogenität zur Verringerung der Widerstandsabweichung wird durch Kombinieren der Zusammensetzungsabstufung mit der Zusammensetzungsschichtung erreicht. Insbesondere kann die vorgenannte Zusammensetzungsabstufung mit einer der vorgenannten Zusammensetzungsschichtungen so kombiniert werden, dass ein stabiles Volumen des Speichermaterials entsteht. Beispielhafte Volumina des Speichermaterials, die diese Kombination verwenden, sind: (1) ein Volumen von Speichermaterial, das eine diskrete Schicht aus Ge₂₂Sb₂₂Te₅₆ und daran anschließend eine abgestufte Zusammensetzung aus Ge₁₄Sb₂₉Te₅₇ und Ge₂₂Sb₂₂Te₅₆ enthält, und (2) ein Volumen von Speichermaterial, das eine diskrete Schicht aus Ge₁₄Sb₂₉Te₅₇ und eine abgestufte Zusammensetzung aus Ge₁₄Sb₂₉Te₅₇ und Ge₂₂Sb₂₂Te₅₆ enthält.
In 1 ist eine Schnittansicht eines auf einem Substrat 10 ausgebildeten Speicherelements gezeigt. Das Substrat ist die hier beschriebene Logikverarbeitungsanordnung. Ein Speicherelement 30 enthält ein Speichermaterial 36 und ein Paar mit Abstand angeordnete Kontakte 6 und 8 zum Einspeisen eines elektrischen Eingangssignals in das Speichermaterial.
Jeder der mit Abstand angeordneten Kontakte kann aus zwei Dünnschichten bestehen. Schichten 34 und 38, die angrenzend an das Speichermaterial abgeschieden werden, haben ausgezeichnete Diffusionssperreigenschaften, die die Migration von Fremdstoffen in das Chalcogenid-Speichermaterial 36 verhindern. Bei einem Aspekt der vorliegenden Erfindung bestehen die aneinandergrenzenden Dünnschichten 34 und 38 beide aus amorphem Kohlenstoff oder amorphem Silicium oder sie haben eine Doppelstruktur aus amorphem Kohlenstoff und amorphem Silicium. Bei weiteren Aspekten der vorliegenden Erfindung besteht mindestens eine der aneinandergrenzenden Dünnschicht-Kontaktschichten aus einer Dünnschicht, die aus einer Verbindung besteht, die ein Element aus der Gruppe Ti, V, Cr, Zr, Nb, M, Hf, Ta, W und zwei Elemente aus der Gruppe B, C, N, O, Al, Si, P und S enthält. Bei einem Aspekt der vorliegenden Erfindung besteht mindestens eine der aneinandergrenzenden Dünnschicht-Kontaktschichten aus Titancarbonitrid. Bei einem weiteren Aspekt der vorliegenden Erfindung besteht mindestens eine der aneinandergrenzenden Dünnschichten aus Titansiliciumnitrid. Das Titancarbonitrid und das Titansiliciumnitrid haben hervorragende Sperreigenschaften, die die Diffusion und die Elektromigration von Fremdstoffen in das Chalcogenid-Speichermaterial verhindern.
Die Schichten aus Titansiliciumnitrid und Titancarbonitrid können mit solchen Verfahren wie physikalische Aufdampfung, wie etwa Aufdampfung, Ionenplattierung und Gleichstrom- und Hochfrequenzzerstäubung; chemische Aufdampfung und plasmagestützte chemische Aufdampfung abgeschieden werden. Das konkrete Verfahren hängt von vielen Faktoren ab, wie etwa Abscheidungstemperatur-Beschränkungen, die von der Zusammensetzung des Chalcogenid-Targetmaterials auferlegt werden. Die Schichten aus Titancarbonitrid oder Titansiliciumnitrid werden vorzugsweise bis zu einer Dicke von etwa 100 Å bis 2000 Å abgeschieden. Besser werden sie bis zu einer Dicke von etwa 200 Å bis 1000 Å abgeschieden.
Das Paar mit Abstand angeordnete Kontakte 6 und 8 weist vorzugsweise zusätzliche Dünnschichten 32 und 40 auf, die von dem Chalcogenid-Speichermaterial entfernt abgeschieden werden. Jede dieser entfernten Dünnschichten weist ein oder mehrere Elemente aus der Gruppe Ti, W und Mo auf. Bei einem Aspekt der vorliegenden Erfindung besteht jede der entfernten Dünnschichten aus Ti und W. Die Ti-W-Legierungsschichten 32 und 40 werden vorzugsweise durch Gleichstrom-Zerstäubungsabscheidung abgeschieden. Sie werden vorzugsweise bis zu einer Dicke von etwa 100 Å bis 4000 Å abgeschieden. Besser werden sie bis zu einer Dicke von etwa 200 Å bis 2000 Å abgeschieden. Die Ti-W-Legierungsschichten 32 und 40 haben hervorragende ohmsche Kontakteigenschaften. Außerdem haben sie die Sperreigenschaften, die notwendig sind, um die Elektromigration und Diffusion von fremdem Elektrodenmaterial in das Chalcogenid-Speichermaterial zu verhindern.

Die Schicht aus dem Speichermaterial 36 besteht aus einem Mehrelement-Halbleitermaterial, wie etwa den hier beschriebenen Chalcogenid-Materialien. Die Schicht 36 kann mit Verfahren wie Zerstäubung, Aufdampfung oder chemische Aufdampfung (CVD) abgeschieden werden, die durch Plasma-Verfahren wie Hochfrequenz-Glimmentladung verbessert werden können. Die erfindungsgemäßen Chalcogenid-Speichermaterialien werden am besten durch HF-Zerstäubung und -Aufdampfung hergestellt. Typische Abscheidungsparameter für die HF-Zerstäubung und -Aufdampfung der Chalcogenid-Schicht 36 sind nachstehend in Tabelle 2 bzw. 3 angegeben. Die Speichermaterial-Schicht 36 wird vorzugsweise bis zu einer Dicke von etwa 200 Å bis 5000 Å, besser bis zu einer Dicke von etwa 250 Å bis 2500 Å und am besten bis zu einer Dicke von etwa 400 Å bis 1250 Å abgeschieden. Tabelle 2: Parameter für die HF-Zerstäubungsabscheidung

Parameter	Typischer Bereich
Grunddruck	8 × 10^–7 – 1 × 10^–6 Torr
Druck des Zerstäubungsgases (Ar)	4–8 mTorr
Zerstäubungsleistung	40–60 Watt
Frequenz	13–14 MHz
Abscheidungsgeschwindigkeit	0,5–10 Å/Sekunde

Abscheidungsdauer	2–25 Minuten
Schichtdicke	250–1500 Å
Substrattemperatur	Umgebungstemperatur – 300 °C

Tabelle 3: Parameter für die Aufdampfungsabscheidung

Parameter	Typischer Bereich
Grunddruck	1 × 10^–6–5 × 10^–6 Torr
Abscheidungstemperatur	450–600 °C
Abscheidungsgeschwindigkeit	2–4 Å/Sekunde
Abscheidungsdauer	2–20 Minuten
Schichtdicke	250–1500 Å
Substrattemperatur	Umgebungstemperatur – 300 °C

Der hier benutzte Begriff „Porendurchmesser" ist im Allgemeinen der mittlere Querschnitt des kleinsten Bereichs des Kontakts zwischen dem Speichermaterial 36 und den elektrischen Kontaktschichten 6 und 8. Der Porendurchmesser des Speichermaterials 36 beträgt weniger als etwa ein bis zwei Mikrometer oder dergleichen, obwohl es keine praktische Begrenzung für die Querabmessung gibt. Es ist festgestellt worden, dass der tatsächliche Durchmesser des Leitungswegs des gut leitenden Materials wesentlich kleiner als ein Mikrometer ist. Der Porendurchmesser kann daher so klein sein, wie es die Grenzen der lithographischen Auflösung zulassen, und tatsächlich ist der Energiebedarf für das elektrische Schalten umso geringer, je kleiner die Pore ist.
Vorzugsweise wird der Porendurchmesser so gewählt, dass er im Wesentlichen mit dem Querschnitt des Speichermaterials übereinstimmt, dessen Widerstand tatsächlich geändert wird, wenn das Material in den Zustand hohen Widerstands oder den Zustand niedrigen Widerstands gebracht wird. Der Porendurchmesser des Speichermaterials 36 ist daher vorzugsweise kleiner als etwa ein Mikrometer, sodass das Volumen des Speichermaterials 36 in dem lithographisch möglichen Umfang auf das Volumen des Speichermaterials 36 beschränkt wird, bei dem tatsächlich eine Umschaltung zwischen den verschiedenen Widerstandszuständen erfolgt. Dadurch werden die Schaltzeit und die elektrische Energie, die zum Initiieren einer nachweisbaren Änderung des Widerstands erforderlich sind, weiter verringert. Idealerweise sollte der Porendurchmesser gleich dem Durchmesser des Fadens sein, der ausgebildet wird, wenn das Schaltmaterial im dynamischen Zustand ist.
Außerdem wird der Porenbereich des Speicherelements 30 mit Ausnahme des elektrischen Kontakts mit der oberen und unteren Elektrode, der für den eigentlichen Betrieb notwendig ist, vorzugsweise thermisch getrennt und/oder gesteuert. Dadurch werden die Wärme-Übertragung von dem umgeschalteten Volumen der Pore sowie die für die Widerstandsübergänge benötigte elektrische Energie beschränkt, begrenzt und gesteuert. Diese thermische Trennung wird bei der Ausführungsform von 1 durch ein Isoliermaterial 39 erreicht, das die Seitenperipherie des Speicherelements 30 umgibt.
Wir beobachten einen Trend bei der Leistungsfähigkeit der Speicherelemente, der allgemein mit dem Porendurchmesser zusammenhängt. Wenn die Anordnung im Binärmodus verwendet wird, sehen wir einen allgemeinen Anstieg des AUS-EIN-Widerstandsverhältnisses, wenn wir Anordnungen über einen Wafer prüfen, in dem die Porendurchmesser systematisch in einem Bereich von knapp mehr als einem Mikrometer bis zu „überhaupt nicht offen" liegen. Wenn der Porendurchmesser in einem Bereich von beispielsweise einem Mikrometer bis etwa ein Sechstel Mikrometer gesteuert wird, besteht die Möglichkeit, die Leistung unserer Anordnungen zu verbessern. Da Faktoren wie Stromdichte und Energiedichte bei der Programmierung unserer Anordnungen wichtig sind, müsste eine Verringerung des Anordnungsvolumens, das aus der Verringerung des Porendurchmessers resultiert, zu einem Anstieg der Empfindlichkeit und Geschwindigkeit führen.
Zur Minimierung der Soll-Energie/Strom/Spannung können Porendurchmesser von nur 1500 Å oder gar nur 100 Å verwendet werden.
Speicherelemente, die Fadenbegrenzungsmittel 48 zwischen mindestens einem der mit Abstand angeordneten Kontakte und dem Volumen des Speichermaterials verwenden, ermöglichen Speicherelemente mit einer besseren thermischen Stabilität, einem niedrigeren Einstell-/Rückstell-Strombedarf, einer längeren Zykluslebensdauer und einem größeren dynamischen Bereich von Widerständen. Normalerweise umfassen die Fadenbegrenzungsmittel eine Dünnschicht, die zwischen einem der mit Abstand angeordneten Kontakte und dem Volumen des Speichermaterials angeordnet ist. Vorzugsweise hat diese Dünnschicht eine Dicke von 10 Å bis 100 Å. Diese Dünnschicht besteht aus einem hochohmigen Material und hat mindestens einen niederohmigen Weg darüber, über den elektrische Signale zwischen dem elektrischen Kontakt und dem Volumen des Speichermaterials gehen. Die Fläche des niederohmigen Wegs in der hochohmigen Dünnschicht kann weniger als etwa 2 Prozent der Gesamtfläche des Kontakts zwischen der Dünnschicht und dem Volumen des Speichermaterials betragen. Eine beispielhafte Dünnschicht besteht aus einem Siliciumnitrid-Material, das Silicium, Stickstoff und Wasserstoff enthält. Die Zusammensetzung dieser Schicht (in Atom-%) ist vorzugsweise etwa 30–40 % Silicium, 40–50 % Stickstoff und bis zu 30 % Wasserstoff.
Das in 1 gezeigte Speicherelement kann in einem Mehrschrittverfahren hergestellt werden. Zunächst werden die Schichten 32, 34 und 46 abgeschieden, und die Isolierschicht 46 wird so geätzt, dass eine Pore entsteht. Dann werden die übrigen Schichten 48, 36, 38 und 40 abgeschieden, und die gesamte Schichtenfolge 32, 34, 46, 48, 36, 38 und 40 wird auf das gewählte Maß geätzt. Auf die gesamte Struktur wird eine Schicht aus Isoliermaterial 39 aus SiO₂ oder Si₃N₄ abgeschieden. Diese wird geätzt, und, wie in 2 gezeigt, wird darauf eine Schicht aus Aluminium abgeschieden, sodass eine zweite Elektrodengitterstruktur 42 entsteht, die senkrecht zu Leitern 12 verläuft, um die X-Y-Gitterverbindung mit den einzelnen Speicherelementen zu herzustellen. Die vollständige integrierte Struktur wird von einer oberen Kapselungsschicht aus einem geeigneten Kapselungsmaterial, wie etwa Si₃N₄, oder einem Kunststoff, wie etwa Polyamid, bedeckt, die die Struktur gegen Feuchtigkeit und andere äußere Elemente abdichtet, die zu einer Verschlechterung der Leistungsfähigkeit führen könnten. Das Kapselungsmaterial Si₃N₄ kann beispielsweise mit einem Tieftemperatur-Plasma-Abscheidungsverfahren abgeschieden werden. Das Polyamid-Material kann nach bekannten Verfahren durch Schleuderbeschichtung abgeschieden werden und nach der Abscheidung gehärtet werden, um die Kapselungsschicht herzustellen.
Die herkömmliche CMOS-Technik kann zur Herstellung dieser Art von geschichteter Speicherkonfiguration nicht verwendet werden, da bei der CMOS-Technik die erforderlichen Halbleiteranordnungen in das kompakte Material von Einkristall-Halbleiterwafern eingebaut wird, und sie kann daher nur zur Herstellung einer einzelnen Schicht der Anordnungen verwendet werden. Außerdem (1) kann mit der CMOS-Technik keine Anschlussfläche (tatsächliche Element-Abmessung) hergestellt werden, die so klein ist, dass große Anordnungen zu entsprechend niedrigen Kosten effektiv hergestellt werden können, und (2) da CMOS-Anordnungen nur in einer Ebene liegen, können sie nicht entlang der z-Richtung miteinander verbunden werden. Daher können CMOS-Anordnungen nicht mit der komplexen dreidimensionalen Verbindbarkeit hergestellt werden, die für moderne Parallelverarbeitungsrechner benötigt wird. Hingegen können die erfindungsgemäßen dreidimensionalen Dünnschicht-Speicheranordnungsstrukturen sowohl eine herkömmliche serielle Informationsverarbeitung als auch eine parallele Informationsverarbeitung durchführen.
Parallelverarbeitungs- und somit mehrdimensionale Speicheranordnungsstrukturen werden für die schnelle Ausführung von komplizierten Aufgaben wie Mustererkennung, Klassifizierung oder assoziatives Lernen usw. benötigt. Weitere Verwendungsmöglichkeiten für die Parallelverarbeitung und deren Beschreibung sind in dem US-Patent Nr. 5.159.661 zu finden, das auf den Rechtsnachfolger der vorliegenden Anmeldung übertragen worden ist. Mit der integrierten Struktur, die in der Ausführungsform von 1 gezeigt ist, kann jedoch eine vollständig vertikal integrierte Speicherstruktur hergestellt werden, wodurch die auf dem Substrat eingenommene Fläche minimiert wird. Das heißt, dass die Dichte der Speicherelemente auf dem Chip im Wesentlichen nur von dem Auflösungsvermögen der Lithographie begrenzt wird.
In 2 ist die Draufsicht einer möglichen Konfiguration für mehrere Speicherelemente gezeigt. Wie gezeigt, bilden die Anordnungen eine X-Y-Matrix aus Speicherelementen. Die horizontalen Streifen 12 stellen die X-Gruppe eines X-Y-Elektrodengitters zum Adressieren der einzelnen Elemente dar. Die vertikalen Streifen 42 stellen die Y-Gruppe von Adressleitungen dar.
Natürlich sind weitere Schaltungsanordnungen für elektrisch löschbare Speicher möglich und können implementiert werden. Eine besonders zweckmäßige Konfiguration ist eine dreidimensionale Mehrebenen-Anordnung, bei der mehrere Ebenen von Speichern oder Steuerelementen und deren jeweilige Trennungsanordnungen aufeinandergeschichtet sind. Jede Ebene der Speicherelemente ist als Vielzahl von Zeilen und Spalten von Speicherelementen angeordnet, wodurch eine X-Y-Adressierung möglich ist. Dieses Aufeinanderschichten von Ebenen ermöglicht nicht nur eine höhere Speicherdichte, sondern auch eine zusätzlich z-Dimension des miteinander Verbindens. Diese Anordnung ist besonders zur Stimulierung eines neuronalen Netzes für einen wirklich intelligenten Rechner geeignet.
Jedes Speicherelement wird durch Verwenden einer Art Trennelement von den anderen Speicherelementen elektrisch getrennt. 3, eine schematische Darstellung des Speicheranordnungs-Layouts, zeigt, wie die elektrische Trennung unter Verwendung von Dioden erreicht werden kann. Die Schaltung weist ein X-Y-Gitter mit den Speicherelementen 30 auf, die mit Trenndioden 26 elektrisch in Reihe geschaltet sind. Adressleitungen 12 und 42 sind in einer Fachleuten bekannten Weise mit externen Adressschaltungen verbunden. Der Zweck der Trennelemente besteht darin, zu ermöglichen, dass jedes diskrete Speicherelement ohne Beeinträchtigung der Informationen, die in angrenzenden oder entfernten Speicherelementen der Matrix gespeichert sind, gelesen und beschrieben wird.
Bei Halbleiterspeichern des Standes der Technik, die die relativ hohen Schaltgeschwindigkeiten und niedrigen Schaltenergien haben, die für die meisten ihrer Anwendungen für notwendig gehalten werden, werden mindestens ein Transistor und ein Ladungsspeicherelement für jedes Speicherelement benötigt. Die Ausbildung dieser Speicher in Form von integrierten Schaltungen erfordert mindestens drei Verbindungen neben weiteren zusätzlichen Komplexitäten, die unabhängig davon, wie die integrierte Schaltung ausgelegt ist, eine bestimmte Mindest-Substratfläche einnehmen. Die Konfiguration der integrierten Schaltung des elektrisch löschbaren Speichers der bevorzugten Ausführungsform erfordert jedoch nur zwei Verbindungen mit jedem Speicherelement, und diese können vertikal zueinander hergestellt werden. Außerdem ist jedes Speicherelement, komplett mit Trenndiode und dem Kontaktpaar für das Element, selbst vertikal so integriert, dass eine wesentlich höhere Bitdichte möglich ist. In der Tat ermöglicht der erfindungsgemäße Speicher eine Bitdichte, die sogar größer als die ist, die bei dynamischen Festkörper-RAM-Speichern (DRAMs) erzielt werden kann, die flüchtig sind und daher nicht die weiteren Vorteile haben, die die Nichtflüchtigkeit bietet, die mit der vorliegenden Erfindung erreicht werden kann. Die höhere Bitdichte, die mit der vorliegenden Erfindung realisiert werden kann, drückt sich in einer entsprechenden Senkung der Herstellungskosten aus, da die Flächen des Wafers, die je Bit der integrierten Schaltungsanordnung eingenommen werden, kleiner sind. Dadurch kann der Speicher anderen erhältlichen Speichern in einem breiteren Bereich von Anwendungen nicht nur hinsichtlich der elektrischen Leistungsfähigkeit und Speicherkapazität, sondern auch hinsichtlich der Kosten Konkurrenz machen und diese übertreffen. Im Vergleich mit den Halbleiterspeichern des Standes der Technik, die aus mindestens einem Transistor und einem Kondensator für jedes Bit bestehen, können die erfindungsgemäßen integrierten Schaltungsanordnungen, wie in 1 gezeigt, auf einem Chip mit einer größeren Bitdichte als bei den Anordnungen des Standes der Technik, die die gleiche photolithographische Auflösung verwenden, ausgebildet werden. Zusätzlich zu den Kostenvorteilen, die die höhere Bitdichte bietet, sind die Bauelemente näher aneinander angeordnet, und Leitungslängen, kapazitive Widerstände und andere entsprechende Parameter werden weiter minimiert, wodurch die Leistungsfähigkeit verbessert wird.
Aufgrund der vorstehenden Eigenschaften und im Gegensatz zu dem herkömmlichen Speicher, der in zahlreiche Logikverarbeitungseinheiten des Standes der Technik integriert ist, ist der Ovonic-Speicher nicht auf die Siliciumschicht beschränkt, die die Logikeinheiten und die Anordnungstreiber aufweist. Somit ist der Ovonic-Speicher besonders für die Integration auf der Siliciumschicht einer Logikverarbeitungsanordnung geeignet. Insbesondere kann ein Ovonic-Speicher in der vorliegenden Erfindung auf einem Siliciumchip integriert werden, da Ovonic-Speicheranordnungen mit Tieftemperatur-Abscheidungsverfahren wie physikalische Aufdampfung, wie etwa Aufdampfung und Ionenplattierung sowie Gleichstrom- und HF-Zerstäubungsaufdampfung; chemische Aufdampfung und plasmagestützte chemische Aufdampfung hergestellt werden können. Durch den Einsatz von Tieftemperatur-Abscheidungsverfahren können Ovonic-Speicher auf eine vorhandene Silicium-Logik abgeschieden werden, ohne darunterliegende Logikanordungen zu zerstören. Das konkrete Verfahren, das zum Abscheiden der erfindungsgemäßen Ovonic-Speicheranordnung auf eine Logikverarbeitungsanordnung verwendet wird, hängt von vielen Faktoren ab, wie etwa Abscheidungstemperatur-Beschränkungen, die von der Zusammensetzung der verwendeten Logikverarbeitungsanordnung auferlegt werden.
Die Dünnschicht-Ovonic-Speicheranordnungen werden auf Logikverarbeitungsanordnungen mit einer Logikfamilie integriert, die zweipolige Chalcogenid-Schalter als Logikgatter verwenden. Vorzugsweise sind die zweipoligen Chalcogenid-Schalter Chalcogenid-Schwellenwertschalter. Eine Logikfamilie ist als Gruppe aller möglichen Logikschaltungen definiert, die unter Verwendung eines bestimmten Logikgatters oder Schaltelements hergestellt werden.
Eine Logikfamilie muss eine Anzahl von grundlegenden Anforderungen erfüllen, die für den Einsatz in Logikverarbeitungsanordnungen notwendig sind. Erstens muss sie eine binäre Eins in eine binäre Null und umgekehrt umwandeln können. Das wird als Inversion bezeichnet. Zweitens muss sie solche üblichen logischen Operationen wie UND, ODER, NICHT-UND, WEDER-NOCH usw. ausführen können. Drittens muss die Logikfamilie eine Verstärkung erzeugen können. Das heißt, das Ausgangssignal von der Logikschaltung muss gleichzeitig ein Eingangssignal für mehr als eine weitere Schaltung darstellen können. Und wenn schließlich das Logikgatter oder Schaltelement verriegelbar ist (d. h., die Anordnung schaltet sich nicht automatisch aus, sondern muss ausgeschaltet werden), müssen Mittel zum Rücksetzen des Gatters/Schalters für nachfolgende Schalter vorgesehen sein. Die Logikfamilie, die auf zweipoligen Chalcogenid-Schaltern beruht, erfüllt die vorgenannten Anforderungen für den Einsatz in Logikverarbeitungsanordnungen.
Ein Gedanke, der vorstehend erwähnt worden ist, ist die Verriegelbarkeit des Gatters/Schaltelements. Ein zweipoliger Chalcogenid-Schwellenwertschalter, wie etwa der Ovonic-Schwellenwertschalter (OTS), hat diese Verriegelbarkeit. In der Tat unterscheidet sich die Ovonic-Logik von der herkömmlichen Transistorlogik darin, dass der OTS eine echte Schaltanordnung ist. Das heißt, sobald sein Spannungsgrenzwert erreicht ist, schaltet sich ein OTS ein und Strom kann hindurchfließen. Wenn ein OTS eingeschaltet wird, bleibt er so lange eingeschaltet, bis der dort fließende Strom unter einen kritischen Wert sinkt, der als Haltestrom bekannt ist. Das erfordert eine getaktete Stromzufuhr für das Logikgatter.
Um ein solches System effektiv einzusetzen, muss der Taktgeber für eine Logikstufe aktiviert werden, bevor sich die Logik in den gewünschten Zustand schaltet. Die nächste Logikstufe benötigt Signale von dieser Stufe, sodass der Taktgeber aktiv bleiben muss, während der Taktgeber der zweiten Stufe aktiviert wird. Danach wird das Signal nicht mehr benötigt, und der Taktgeber der ersten Stufe kann ausgeschaltet werden, bis die erste Logikstufe wieder benötigt wird.
Es gibt mindestens drei Logikphasen, die für das System erforderlich sind (d. h. eine Dreiphasentaktung). Diese Phasen sind: 1) Schalten des Gatters, 2) Umwandeln des Signals in das nächste Signal für die nächste Stufe und 3) Rücksetzen des Gatters. Weitere Taktphasen könnten zusätzlich verwendet werden und sind möglicherweise zur Verkürzung der Einschaltdauer der Logikgatter zweckmäßig.
Um zu gewährleisten, dass sich das Logikgatter/der OTS ausschaltet, wenn es erforderlich ist, muss der durchfließende Strom unterbrochen werden. Das wird mit einem Vierphasen-Taktsystem erreicht. 5 zeigt die Stromsignale für ein Vierphasen-Taktsystem. Es ist zu erkennen, dass die vier Stufen des Taktsystems um jeweils 90 Grad gegenüber der vorhergehenden Stufe phasenverschoben sind. Dieses Vierphasen-Taktsystem gestattet eine einwandfreie Datenübertragung von einer Logikschaltung zur nächsten. Das in 6 gezeigte Ablaufdiagramm dient dazu, eine Vorstellung davon zu erhalten, wie das erreicht wird. Der Taktzyklus ist an einem Punkt, an dem die Taktgeber der Stufe 0 und der Stufe 1 aktiviert werden und die Taktgeber der Stufe 3 und der Stufe 4 deaktiviert werden. An diesem Punkt haben die Logikschaltungen, die von dem Taktgeber 0 versorgt werden, ihre logische Funktion erfüllt und sie senden ihr Ausgangssignal an die nächste(n) Logikschaltung(en) auf ihrem Logikpfad, die von dem Taktgeber der Stufe 1 aktiviert werden. Daher werden die Logikschaltungen, die mit dem Taktgeber der Stufe 1 aktiviert werden, als „eingestellt" bezeichnet. Es ist zu beachten, dass jede Logikschaltung und ihr OTS geschlossen sind und keine Informationen in diese oder aus diesen Schaltungen hinein- oder herausgelassen werden (was zur Störsicherheit beiträgt), da die Taktgeber der Stufen 2 und 3 während dieses Zeitraums deaktiviert sind. Wenn die Logikschaltungen des Taktgebers der Stufe 1 eingestellt sind, wird der Taktgeber der Stufe 0 ausgeschaltet und der Taktgeber der Stufe 2 wird eingeschaltet. Nun wird das logische Ausgangssignal der Logikschaltungen des Taktgebers der Stufe 1 an die Logikschaltungen des Taktgebers der Stufe 2 gesendet. Dann wird der Taktgeber der Stufe 1 ausgeschaltet und der Taktgeber der Stufe wird eingeschaltet. Der Zyklus wird dann durch Ausschalten des Taktgebers der Stufe 2 und Einschalten des Taktgebers der Stufe 0 wieder beendet. 5 zeigt zwar eine Vierphasentaktung mit gleicher Ein- und Ausschaltdauer (d. h. eine 50%-Einschaltdauer), wobei jede Phase um 90 Grad gegenüber dem vorhergehenden Takt phasenverschoben ist, aber es gibt viele weitere Möglichkeiten, die Vierphasentaktung zu implementieren. Die Vierphasentaktung ist auf dem Gebiet der zweipoligen Logik gut bekannt und wird von W. F. Chow in „Principles of Tunnel Diode Circuits" („Grundlagen der Tunneldiodenschaltungen"), John Wiley & Sons, Inc., 1964, S. 253–254, beschrieben.
Eine weitere der technischen Anforderungen ist das Vermögen, eine binäre Eins in eine binäre Null und umgekehrt umzuwandeln. Das ist als Inversion bekannt. 7 zeigt eine Schaltung, die der vorliegenden Logikfamilie Inversionsfähigkeit verleiht. Diese Schaltung kann auch als Invertierungspuffer angesehen werden, da das Signal lediglich invertiert und an die nächste Schaltung gesendet wird, ohne dass daran eine logische Operation ausgeführt worden ist. Die Schaltung weist zwei OTSs OTS1 und OTS2 auf, die in Reihe geschaltet sind. Ein Dateneingabepunkt A ist mit einem Eingangswiderstand R1 verbunden, der wiederum zwischen die beiden OTSs geschaltet ist. Das Stromtaktungssignal wird an dem Anschluss CLK des OTS1 eingegeben, der gegenüber dem Anschlusspunkt von R1, OTS1 und OTS2 liegt. Der Anschluss des zweiten Schalters OTS2, der sich gegenüber dem des Anschlusspunkts R1, OTS1, OTS2 befindet, ist über einen Widerstand R2 mit Erde (GND) verbunden. Ein Datenausgabepunkt ist zwischen den zweiten Schalter OTS2 und den Widerstand R2 geschaltet. In der Regel ist der Widerstandswert von R1 viel größer als der Widerstandswert von R2. Während des Betriebs dieser Schaltung ist der Taktgeber High, d. h., die Schaltung ist aktiviert, und das Potential am Anschluss CLK ist ebenfalls High. Wenn das Eingangssignal am Punkt A ebenfalls High ist, ist das Potential über dem OTS1 nicht so groß, dass der Schalter schaltet, d. h., seinen Spannungsgrenzwert überschreitet. Auch über dem OTS2 ist das Potential nicht so groß, dass er schaltet. Daher ist die Spannung des Ausgangssignals am Punkt OUT Low. Wenn umgekehrt das Eingangssignal am Punkt A Low ist, ist das Potential über dem OTS1 so groß, dass sein Spannungsgrenzwert überschritten wird und die Impedanz des Schalters sinkt. Dadurch wird dann ein Potential über dem OTS2 erzeugt, das so groß ist, dass er schaltet, und das Potential des Ausgangssignals wird auf High gebracht.
Eine weitere der technischen Anforderungen an eine Logikfamilie ist das Vermögen, eine logische Operation auszuführen. 8 zeigt eine Schaltung in der vorliegenden Logikfamilie, die diese Anforderung erfüllt. Die Schaltung ist grundsätzlich dieselbe Schaltung wie die NICHT-UND-Schaltung von 7, mit der Ausnahme, dass es einen zusätzlichen Eingang B mit einem zugehörigen Eingangswiderstand gibt. Somit gibt es zwei Eingänge A und B, die jeweils ihren eigenen Eingangswiderstand R1 bzw. R2 haben. Der Erdwiderstand ist in dieser Schaltung mit R3 bezeichnet. Wie bei der NICHT-UND-Schaltung sind die Widerstandswerte der Widerstände R1 und R2 viel größer als der Widerstandswert des Erdwiderstands R3. Diese Schaltung arbeitet fast in der gleichen Weise wie die NICHT-UND-Schaltung von 7, wobei der Hauptunterschied darin besteht, dass es jetzt zwei Eingänge gibt und an den Eingangssignalen eine logische Operation ausgeführt wird. Auch hier ist während des Betriebs dieser Schaltung das Potential bei CLK High. Wenn das Eingangssignal entweder am Punkt A oder am Punkt B High ist oder die Eingangssignale am Punkt A und B Low sind, schaltet der OTS1 nicht. Daher schaltet auch der OTS2 nicht, und das Ausgangssignal ist Low. Wenn jedoch die Eingangssignale am Punkt A und am Punkt B Low sind, schaltet der OTS1. Das führt dazu, dass das Potential über dem OTS2 so groß ist, dass er schaltet und das Ausgangssignal am Punkt OUT auf High gebracht wird.
Daher ist dies in Abhängigkeit von der verwendeten Nomenklatur entweder ein WEDER-NOCH-Gatter oder ein NICHT-UND-Gatter. Das heißt, wenn ein Potential Low eine logische „0" ist und ein Potential High eine logische „1" ist, arbeitet die Schaltung als WEDER-NOCH-Gatter. Wenn umgekehrt ein Potential Low eine „1" ist und ein Potential High eine „0" ist, arbeitet die Schaltung als NICHT-UND-Gatter.
Die letzte technische Überlegung ist, dass die Logikfamilie die Fähigkeit haben muss, eine Verstärkung zu erzeugen. Die vorstehend beschriebenen Schaltungen erzeugen von Natur aus eine Verstärkung. Das heißt, das Ausgangssignal bei OUT wird in jeder der vorstehenden Schaltungen fast auf das Potential des Taktgeber-Aktivierungssignals, d. h. das Potential bei CLK, mit einer Impedanz gebracht, die wesentlich niedriger als die Eingangsimpedanz ist. Es sind keine speziellen zusätzlichen Verstärkungsschaltungen erforderlich.
Somit sind alle grundlegenden Anforderungen an eine Logikfamilie erfüllt worden. In der vorliegenden Beschreibung sind zwar spezielle Schaltungen, die zu der vorliegenden Logikfamilie gehören, vorgestellt worden, aber sie sind nur beispielhaft und sollen den Schutzumfang der Erfindung nicht begrenzen. Fachleute dürften erkennen, dass es viele weitere Schaltungen in der vorliegenden Logikfamilie gibt, die erstellt werden können, um ähnliche Aufgaben wie die beschriebenen auszuführen.
Die Integration des Ovonic-Dünnschichtspeichers auf Logikverarbeitungsanordnungen zur Herstellung eines Zweitschichtspeichers bietet enorme Vorteile. Wie bereits erwähnt, werden Zentraleinheiten des Standes der Technik mit einer zunehmenden Größe von Speichern gestaltet, die auf ein und demselben Chip als Logikeinheiten und Anordnungstreiber untergebracht werden. Das geschieht mit dem Ziel, so viel schnellen Speicher wie möglich nahe an den Logikeinheiten unterzubringen, die schnell auf Befehle und Daten zugreifen müssen. Zu den Speicher-Arten, die auf dem Zentraleinheits-Chip untergebracht werden, gehören Register, der Daten- und Befehls-Cache und der Mikrocode-ROM.
Durch die Integration von sehr dichtgepackten Ovonic-Speicheranordnungen auf einem Zentraleinheits-Chip werden Register, Cache und Mikrocode nahe an der Logik angeordnet, ohne die Größe und Kosten des Chips zu erhöhen. Insbesondere gestattet es die Nichtflüchtigkeit des Ovonic-Speichers, den Mikrocode entweder permanent zu speichern oder ihn dynamisch zu ändern, um den CPU-Befehlsvorrat zu überarbeiten. Die Unterscheidung in der CPU zwischen Registern, Cache und Mikrocode kann durch Integrieren aller dieser Funktionen in derselben Speicheranordnung entfallen. Durch den Wegfall der Unterscheidung zwischen einzelnen Ebenen der Speicherhierarchie können effizientere Programme mit weiteren Leistungszuwächsen geschrieben werden.
Der hier beschriebene Zweitschichtspeicher gestattet auch die effektive Implementierung großer dichtgepackter Assoziativ-Anordnungen für Cache-Speicher. Diese Funktion erfordert zurzeit entweder viel Platz auf den CPUs oder einen gesonderten Cache-Steuerchip. Das einfache Implementieren von Assoziativspeicherfunktionen in einer Ovonic-Speicheranordnung wird durch zusätzliche Verwendung von Assoziativspeicherbefehlen im CPU-Befehlsvorrat ermöglicht. Diese Befehle sind im Datenbank-Management-Code sehr nützlich und würden die Leistungsfähigkeit der CPU bei bestimmten Operationen um Größenordnungen verbessern.
Die vorliegende Erfindung kann im Allgemeinen für jede Logikverarbeitungsanordnung verwendet werden, die auf Speicher zugreift. Die Verwendung für Zentraleinheiten, die vorstehend beschrieben wurde, ist nur ein Beispiel. Ovonic-Zweitschichtspeicher sind auch zur Verkürzung der Plattenzugriffszeit geeignet. Eine Art des Cache-Systems für eine Festplatte ist ein Hardware-Cache, der aus dediziertem Speicher auf einer Plattenschnittstellenkarte sowie einer dedizierten Logikverarbeitungsanordnung besteht, die als Plattensteuergerät bezeichnet wird, das Caching-Operationen steuert. Wie bei der CPU kann der Ovonic-Speicher als Zweitschicht auf die Plattensteuergerätelogik abgeschieden werden, damit das Plattenssteuergerät schnell auf den schnellen hochdichten nichtflüchtigen Speicher zugreifen kann.
Die vorliegende Erfindung kann auch für ein Video-Anzeige-Teilsystem eines Computers mit Grafikadapter-Hardware, einer Anzeigevorrichtung (wie etwa CRT oder LCD) und einer Anzeige-Teilsystem-Software verwendet werden. Die Adapter-Hardware weist wiederum einen Steuergerätechip, einen Grafikadapter-RAM-Speicher und einen ROM-Speicher auf. Die Funktion des Anzeige-Teilsystems, das die Leistungsfähigkeit eines Bildschirms des Anzeige-Teilsystems des Standes der Technik bestimmt, besteht darin, die Größe, Art und Leistung des Speichers anzuzeigen. Wenn die Leistung des Anzeige-Speichers mit der Geschwindigkeit gemessen wird, in der auf Daten zugegriffen werden kann (d. h. Byte je Sekunde oder die Bandbreite), so wird durch Integration eines schnellen hochdichten nichtflüchtigen Ovonic-Zweitschichtspeichers auf einem Video-Steuergerätechip die Video-Leistung des Computers wesentlich erhöht und die Notwendigkeit künftiger Hochleistungssysteme gestützt.
Der Ovonic-Zweitschichtspeicher kann auch für das Motherboard eines Computers verwendet werden. Motherboards enthalten getrennte Speicher für die Systemkonfiguration. Hierfür wird normalerweise ein batteriegepufferter SRAM verwendet. Motherboards enthalten auch den BIOS-Betriebscode im EEPROM, der eine lange Zugriffszeit hat. Probleme mit ausgefallenen Batterien sind bei Motherboards normal, und für BIOS-Updates müssen neue Chips eingesteckt werden. Mit einem Ovonic-Speicher könnten diese Funktionen in einem schnellen, hochdichten, wiederbeschreibbaren nichtflüchtigen Speicher, der keine Batterie benötigt, implementiert werden. Der Speicher, der für die Konfiguration und das BIOS benötigt wird, kann dadurch aus dem Motherboard herausgenommen werden und auf die CPU integriert werden.
Wenn der Strom ausfällt, geht der Zustand der CPU verloren, und das System muss neu gebootet werden und alle Programme, die gerade laufen, müssen neu gestartet werden. Wenn der gesamte Speicher in dem System nichtflüchtig ist, kann eine Stromausfallverwaltungsschaltung den Taktgeber problemlos anhalten, wenn es zu einem Problem kommt, und kann den Taktgeber wieder einschalten, wenn der Strom wieder da ist. Dadurch wird keine Zeit mit der Neuinitialisierung des Systems verschwendet und lange Programme brauchen nicht erneut abgearbeitet zu werden. Der Ovonic-Speicher ist der einzige nichtflüchtige Speicher mit der Geschwindigkeit, die zum Ersetzen aller Speicher- und Register-Funktionen in dem System notwendig ist. Dadurch ermöglicht der nichtflüchtige Charakter des Ovonic-Speichers ein effektiveres Arbeiten der Stromverwaltungsschaltung und eine Wiederherstellung nach einem Stromausfall ohne neues Booten.
Zusammenfassend kann gesagt werden, dass elektrisch löschbare Ovonic-Phasenumwandlungsspeicher für die vorliegende Erfindung eingerichtet werden können, da der Ovonic-Speicher ein schneller, hochdichter nichtflüchtiger Speicher ist, der auf einer Logikverarbeitungsanordnung so integriert werden kann, dass ein Zweitschichtspeicher entsteht. Einfache Speichergestaltung und Tieftemperatur-Abscheidung gestatten die Integration dieser Ovonic-Speicheranordnungen auf eine Chalcogenid-Ovonic-Schwellenwertschalterlogik. Durch Verwenden eines Ovonic-Speichers, der auf einen CPU-Chip abgeschieden wird, kann der Platz, der normalerweise mit einem integrierten Speicher verbunden ist, entfallen. Der hochdichte Ovonic-Speicher gestattet es, einen größeren schnellen Speicher auf einem Logikverarbeitungs-Chip zu integrieren. Die kleinere Chipfläche hat einen kleineren und kostengünstigeren Chip zur Folge. Die Leistungsfähigkeit dieses Chips wird durch den größeren Speicher auf der Platine verbessert. Durch die Nichtflüchtigkeit des Speichers ergeben sich noch weitere Vorteile.
Es ist klar, dass die vorstehende Beschreibung in Form von detaillierten Ausführungsformen erfolgt ist, die zur vollständigen Beschreibung der vorliegenden Erfindung dienen, und dass diese Einzelheiten nicht als Einzelheiten ausgelegt werden dürfen, die den eigentlichen Schutzumfang dieser Erfindung, der in den beigefügten Ansprüchen definiert ist, beschränken sollen.

Claims

Recheneinheit mit: einer Logikverarbeitungsanordnung (10) mit einer Logikfamilie, die eine Vielzahl von zweipoligen Schaltern (OTS1, OTS2) als Logikgatter verwendet; und einer Speicheranordnung (30), die auf die Logikverarbeitungsanordnung (10) aufgebracht ist und mit ihr kommuniziert, dadurch gekennzeichnet, dass die zweipoligen Schalter der Logikfamilie Chalcogenid-Schalter (OTS1, OTS2) sind und die Speicheranordnung (30) elektrisch löschbare und überschreibbare Speicherzellen aufweist.
Recheneinheit nach Anspruch 1, dadurch gekennzeichnet, dass die zweipoligen Chalcogenid-Schalter (OTS1, OTS2) Chalcogenid-Schwellenwertschalter sind.
Recheneinheit nach Anspruch 1, dadurch gekennzeichnet, dass die Logikfamilie eine Mehrphasentaktung verwendet.
Recheneinheit nach Anspruch 3, dadurch gekennzeichnet, dass die Logikfamilie eine Dreiphasentaktung verwendet.
Recheneinheit nach Anspruch 3, dadurch gekennzeichnet, dass die Logikfamilie eine Vierphasentaktung verwendet.
Recheneinheit nach Anspruch 5, dadurch gekennzeichnet, dass die Vierphasentaktung eine Fünfzig-Prozent-Einschaltdauer hat.
Recheneinheit nach Anspruch 1, dadurch gekennzeichnet, dass die Logikfamilie eine Logische-Operationen-Schaltung enthält, die Folgendes aufweist: einen ersten Chalcogenid-Schwellenwertschalter (OTS1), der mit einem zweiten Chalcogenid-Schwellenwertschalter (OTS2) in Reihe geschaltet ist; einen oder mehrere Eingangswiderstände (R1, R2), die jeweils einen ersten und einen zweiten Anschluss haben, wobei der erste Anschluss jedes des einen oder der mehreren Eingangswiderstände speziell mit einem oder mehreren Eingangspunkten (A, B) verbunden ist und der zweite Anschluss des einen oder der mehreren Eingangswiderstände mit einem Verbindungspunkt zwischen dem ersten und dem zweiten Schwellenwertschalter (OTS1, OTS2) verbunden ist; einen Schaltungsspeisepunkt (CLK), der mit einem Anschluss des ersten Schwellenwertschalters (OTS1) gegenüber dem Verbindungspunkt des ersten und des zweiten Schwellenwertschalters (OTS1, OTS2) verbunden ist; einem Erdungswiderstand (R3) mit einem ersten und einem zweiten Anschluss, wobei der erste Anschluss des Erdungswiderstands mit einem Anschluss des zweiten Schwellenwertschalters (OTS2) gegenüber dem Verbindungspunkt des ersten und des zweiten Schwellenwertschalters (OTS1, OTS2) verbunden ist und der zweite Anschluss des Erdungswiderstands geerdet ist; und einen Signalausgangsanschluss (OUT), der zwischen den zweiten Schwellenwertschalter (OTS2) und den Erdungswiderstand (R3) geschaltet ist.
Recheneinheit nach Anspruch 7, dadurch gekennzeichnet, dass der eine oder die mehreren Eingangswiderstände einen einzigen Eingangswiderstand (R1) umfassen.