DE69637352T2

DE69637352T2 - Verfahren zur Herstellung einer vertikalen nichtflüchtigen Speicherzelle

Info

Publication number: DE69637352T2
Application number: DE69637352T
Authority: DE
Inventors: Youjuang W. San Jose LIU; Sameer S. San Jose HADDAD
Original assignee: Spansion LLC
Current assignee: Spansion LLC
Priority date: 1995-08-01
Filing date: 1996-07-31
Publication date: 2008-11-13
Anticipated expiration: 2016-08-01
Also published as: JP2006049926A; JPH10507319A; US6043122A; EP0784867A1; JP3821848B2; EP0784867B1; WO1997005655A1; DE69637352D1; JP3968107B2; US5945705A; KR970706609A

Description

Gebiet der Erfindung
Diese Erfindung betrifft nicht-flüchtige Speicherstrukturen. Insbesondere betrifft die Erfindung Flash-Speicherstrukturen.
Hintergrund der Erfindung
1 (Stand der Technik) ist ein Schaltbild eines Teils eines konventionellen nichtflüchtigen Speichers 1, der als ein „Flash"-Speicher bezeichnet wird. 2 (Stand der Technik) ist eine vereinfachte Draufsicht des Flash-Speichers. Der Flash-Speicher 1 besitzt mehrere Bit-Transistoren. Der Bit-Transistor 2 an der Kreuzung der sich vertikal erstreckenden Metalibitleitung WL1 und der sich horizontal erstreckenden Wortleitung WL2 ist in den 3 und 4 (Stand der Technik) im Querschnitt gezeigt. Wie in den 3 und 4 gezeigt ist, besitzt der Bit-Transistor 2 ein schwebendes Gate FG bzw. ein Gate mit frei einstellbarem Potential, das von der darüber liegenden Wortleitung WL2 und der Metalibitleitung WL1 getrennt ist. Die rechteckigen quergestreiften Bereiche in 2 repräsentieren schwebende Gates.
Wenn beispielsweise ein schwebendes Gate FG in Bezug auf Elektronen in ausreichender Weise „entladen" ist, erzeugt das Ankoppeln der Wortleitung WL2 an ein ausreichend positives Potential (beispielsweise 5,0 Volt) ein geeignet großes elektrisches Feld in dem darunter liegenden Silizium, um den Aufbau eines leitenden Kanals zwischen einem n-Gebiet 3 und einem n-Gebiet 4 hervorzurufen. Wenn andererseits das schwebende Gate FG ausreichend mit Elektronen „geladen" ist, dann führt das Ankoppeln der Wortleitung WL2 an das ausreichend positive Potential nicht zu einem geeignet großen elektrischen Feld, um damit den Aufbau eines leitenden Kanals zwischen dem n-Gebiet 3 und dem n-Gebiet 4 hervorzurufen.
Folglich wird das zweite Wort aus Bits des Flash-Speichers 1 gelesen, indem die Wortleitung WL2 mit einer positiven Spannung (beispielsweise 5,0 Volt) angesteuert wird und indem die anderen Wortleitungen auf Masse gelegt werden. Diejenigen Bit-Transistoren in dem zweiten Wort, deren schwebenden Gates entladen sind, werden dann leitend, wohingegen die anderen Bit-Transistoren in dem zweiten Wort nichtleitend sind. Jede Bitleitung BL1 bis BXL+1 wird mit einer positiven Spannung (etwa 1,0 Volt) angesteuert und es wird der Stromfluss durch die Bitleitung erfasst. Wenn der Bitleitungsstrom größer als 10 Mikroampere ist (beispielsweise 100 Mikroampere), dann wird der entsprechende Bit-Transistor in dem ausgewählten Wort als leitend erkannt (d. h. „entladen"). Wenn andererseits der Bitleitungsstrom kleiner als 10 Mikroampere ist, dann wird der entsprechende Bit-Transistor in dem ausgewählten Wort als nichtleitend erkannt (d. h. „geladen"). Der Informationsinhalt jedes Bits des zweiten Worts wird auf diese Weise ausgelesen.
Der Flash-Speicher 1 wird in seiner Information („gelöscht"), indem alle schwebenden Gates gleichzeitig entladen werden (daher der Betriff „Flash bzw. Blitz"). Der Flash-Speicher 1 wird dann mit Information „programmiert", indem ausgewählte schwebende Gates aufgeladen werden und damit die anderen schwebenden Gates ungeladen sind. Das Entladen wird bewerkstelligt mittels eines Effekts, der als „Fowler-Nordheim-Tunneln" bezeichnet wird, wohingegen das Laden durch einen Effekt hervorgerufen wird, der als „Einprägung energiereicher Elektronen" bezeichnet wird. Über weitere Hintergrundinformationen über das Fowler-Nordheim-Tunneln und die Einprägung energiereicher Elektronen und Flash-Speicherstrukturen siehe auch: US-Patent 5,077,691 mit dem Titel „Flash-EEPROM-Array mit Löschen bei negativer Gatespannung"; US-Patent 4,698,787 mit dem Titel „Elektrisch löschbares Speicherbauelement mit Einzeltransistor und Verfahren"; „Halbleiterspeicher" von B. Prince, veröffentlicht von John Wiley und Söhne, Seiten 183 bis 187 und 586 bis 608 (1983); „Speicherarrayarchitektur und Decodierungsschema für DINOR-Flash-Speicher mit 3-Volt mit Sektorlöschung" von S. Kobayashi et al., IEEE-Journal für Festkörperschaltungen, Band 29, Nr. 4, Seiten 454 bis 460 (1994); und „Zuverlässigkeitsprobleme in Flash-Speicherzellen", von S. Aritome et al., IEEE-Proceedings, Band 81, Nr. 5, Seiten 776 bis 788 (1993).
Obwohl derartige konventionelle Flash-Speicher zufriedenstellend funktionieren, wird ständig nach hoch kompakteren integrierten Flash-Speicherschaltungen gestrebt. Es ist daher wünschenswert, die einzelnen Bit-Transistoren kleiner zu machen. Um die Geometrien der Bit-Transistoren auf unter ungefähr 0,25 μm (Gatelänge des Bit-Transistors) zu verringern, sind jedoch moderne Lithographieanlagen mit modernen Einzelbildbelichtern erforderlich. Diese Anlagen werden noch entwickelt und sind sehr teuer. Es ist daher wünschenswert, kleinere Bit-Transistorgeometrien ohne die Verwendung dieser modernsten Lithographieanlagen zu erreichen.
US-A-5,017,977 offenbart ein EPROM-Array mit Feldeffekttransistoren mit schwebendem Gate, die an den Seitenwänden von Graben ausgebildet sind, die wiederum in einem Halbleitesubstrat hergestellt sind. Die Gräben werden unter Anwendung eines anisotropen Ätzprozesses geschaffen.
EP 0 550 770 offenbart ein Verfahren zum Erzeugen eines vertikalen MOSFET's, in welchem eine Rille mit einer Gatestruktur ausgebildet ist.
Patentzusammenfassungen aus Japan V0111 mit der Nummer 179 (E-514), Juni 1987 und JP 62 12167 TDX Corporation offenbart die Herstellung eines Rillenabschnitts in einem Halbleitersubstrat.
Die Erfindung betrifft ein Verfahren zur Herstellung einer nicht-flüchtigen Speicherstruktur, wie sie im unabhängigen Anspruch 1 definiert ist. Weitere Ausführungsformen der Erfindung sind in den abhängigen Patentansprüchen definiert.
Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer nicht-flüchtigen Speicherstruktur bereitgestellt, wobei ein ausgewählter Bereich einer Oberfläche eines Halbleitermaterials (beispielsweise ein p-Silizium) oxidiert wird und das sich ergebende Oxid entfernt wird, wodurch eine Aussparung in der oberen Fläche des Halbleitermaterials zurückbleibt, wobei die Aussparung bzw. Vertiefung eine Seitenwand und eine Unterseitenfläche aufweist, und wobei ein schwebendes Gate anschließend über der Seitenwand gebildet wird, wobei das schwebende Gate sich nicht über die Unterseite der Vertiefung erstreckt und wobei das schwebende Gate zu der Seitenwand isoliert ist. Die Vertiefung wird ohne reaktive Ionenätzung des Halbleitermaterials gebildet. Des weiteren besitzt die Vertiefung steile Seitenwände und es werden schwebende Gates über und entlang der steilen Seitenwände gebildet, und es werden entsprechende Wortleitungen über den schwebenden Gates hergestellt. Ein leitendes Gebiet (beispielsweise ein n-Silizium) wird an der Unterseite der Vertiefung hergestellt und es werden eine Reihe von leitenden Gebieten (beispielsweise n-Siliziumgebiete) entsprechend den schwebenden Gates außerhalb des Randes der Vertiefung hergestellt. Es werden dadurch Bittransistoren gebildet, die Kanalgebiete aufweisen, die sich in vertikaler Richtung unter die schwebenden Gates entlang der vertikalen Fläche der Seitenwand der Vertiefung in dem leitenden Gebiet an der Unterseite der Vertiefung zu entsprechenden leitenden Gebieten außerhalb der Vertiefung erstrecken.
Da die Länge der schwebenden Gates durch die Tiefe und das Seitenwandprofil der Vertiefung festgelegt ist, und da die Tiefe und das Profil der Vertiefung im Wesentlichen durch Oxidation und die Bearbeitung und nicht durch Lithographie bestimmt sind, können sehr kleine Geometrien für Bit-Transistoren erreicht werden. Ferner führt die vertikale Orientierung der schwebenden Gates an den Seitenwänden der Vertiefung dazu, dass Siliziumfläche eingespart wird und damit sind noch größere Speicherdichten möglich.
Auf Grund dessen, dass die Vertiefung durch Oxidation und nicht durch direktes Ätzen des Halbleitermaterials mit einer entsprechenden Ionenätzung gebildet wird, weist das Halbleitermaterial der Seitenwandfläche keinen wesentlichen Schaden durch Ionenbeschuss auf. Als Folge davon kann ein dünnes Tunneloxid mit hoher Qualität auf der Seitenwandfläche aufgewachsen werden, so dass die schwebenden Gates von der darunter liegenden Seitenwandfläche gut isoliert sind.
Dieser Überblick beabsichtigt nicht, die Erfindung zu definieren. Die Erfindung ist durch die angefügten Patentansprüche festgelegt.
Kurze Beschreibung der Zeichnungen
1 bis 4 (Stand der Technik) zeigen einen konventionellen „Flash"-Speicher.
5 bis 38 zeigen Verfahren zur Herstellung einer „Flash"-Speichertruktur gemäß der vorliegenden Erfindung.
39 ist eine Querschnittsansicht einer weiteren Speicherstruktur gemäß der vorliegenden Erfindung.
Detaillierte Beschreibung der bevorzugten Ausführungsformen
5 bis 38 zeigen die Herstellung einer Flash-Speicherstruktur gemäß der vorliegenden Erfindung.
Zunächst wird ein dünnes Oxid 100 auf der gesamten oberen Fläche eines p-Halbleitermaterials 101 aufgewachsen und es wird eine dünne Nitridschicht 102 (die in den Zeichnungen als „Nitrid Nr. 1" bezeichnet ist) auf dem dünnen Oxid abgeschieden. Das dünne Oxid besitzt eine Dicke im Bereich von ungefähr 5 bis 50 nm (50 bis 500 Angstrom) und die dünne Nitridschicht besitzt eine Dicke im Bereich von ungefähr 5 bis 100 nm (50 bis 1000 Angstrom). Das p-Halbleitermaterial kann beispielsweise ein Substratsilizium oder ein epitaktisch aufgewachsenes Silizium sein. In der dargestellten Ausführungsform ist das p-Halbleitermaterial ein Silizium des Substrats mit einer Dotierstoffkonzentration im Bereich von ungefähr 1 × 10¹³ Atome/cm³ bis 1 × 10¹⁶ Atome/cm³.
Es wird dann eine erste Source/Drain-Maske 103 (die in den Zeichnungen als „S/D-Maske Nr. 1" bezeichnet wird) aus Photolack hergestellt, die längliche parallele Öffnungen aufweist, wie dies in 5 gezeigt ist. Es wird dann eine isotrope Nitridätzung ausgeführt, um dünne Nitridseitenkantenprofile mit 50 bis 60 Grad zu erhalten. 6 ist eine Querschnittsansicht entlang der Linie x₁-x₁ aus 5, wobei die resultierenden Öffnungen in der dünnen Nitridschicht gezeigt sind.
Es wird dann eine kurze Oxidnassätzung ausgeführt, um dünnes Oxid aus den freiliegenden Öffnungen zu entfernen. Die Source/Drain-Maske Nr. 1 wird dann entfernt. Es wird daraufhin eine Schicht aus Oxid 104 über der verbleibenden dünnen Nitridschicht und der freiliegenden Oberfläche des Halbleitermaterials gebildet. Es kann ein beliebiger geeigneter Oxidationsschritt angewendet werden, wozu eine TEOS-Abscheidung, ein LTO-Abscheideschritt (Tieftemperaturoxid) oder ein HTO-Abscheideschritt (Hochtemperaturoxid) gehören. Die Schicht aus Oxid besitzt eine Dicke im Bereich von ungefähr 5 bis 50 nm (50 bis 500 Angstrom) und besitzt vorzugsweise eine Dicke von ungefähr 25 nm (250 Angstrom).
Es wird daraufhin eine dicke Schicht aus Nitrid 105 (die in den Zeichnungen als „Nitrid Nr. 2" bezeichnet wird) über der gesamten Struktur abgeschieden. Diese dicke Schicht aus Nitrid besitzt eine Dicke im Bereich von ungefähr 100 bis 300 nm (1000 bis 3000 Angstrom) und hat vorzugsweise eine Dicke von ungefähr 200 nm (2000 Angstrom).
Als nächstes wird eine zweite Source/Drain-Maske 106 (die in den Zeichnungen als „S/D-Maske Nr. 2" bezeichnet wird) aus Photolack hergestellt, wie in 7 gezeigt ist. Es wird eine isotrope Nitridätzung sodann ausgeführt, um jene Bereiche der dicken Nitridschicht 105 zu entfernen, die durch die Öffnungen der zweiten Source/Drain-Maske 106 freigelegt sind. 8 bis 10 zeigen Querschnittsansichten entlang der Linien y₁-y₁, x₁-x₁ und y₂-y_2' aus 7.
Ohne Entfernen der zweiten Source/Drain-Maske 106 wird eine dritte Source/Drain-Maske 107 (die in den Zeichnungen als „S/D-Maske Nr. 3" bezeichnet wird) aus Photolack gebildet, wie in 11 gezeigt ist. Es wird dann das gesamte Oxid und das dünne Nitrid, das nicht durch die zweite oder die dritte Source/Drain-Maske abgedeckt ist, von dem darunter liegenden Halbleitermaterial entfernt. Das Ergebnis davon sind zwei sich horizontal erstreckende rechteckige Streifen aus freiliegenden p-Siliziummaterial.
12 ist eine Querschnittsansicht, die die resultierende Struktur entlang der Linie x₂-x_2' aus 11 zeigt. Wenn eine anisotrope Nitridätzung angewendet wird, wird ein geneigtes Seitenkantenprofil des dünnen Nitrids erreicht. Es kann auch eine Siliziumstufe erreicht werden, wie dies durch die Pfeile S in 12 gezeigt ist, auf Grund der begrenzten Nitrid-Silizium-Selektivität (20:1 bis 50:1) der Nitridätzung. Das Ätzen in das Halbleitermaterial 101 tritt in Bereichen auf, die nicht zu Beginn des Nitridätzschrittes durch Nitrid geschützt sind. Die Siliziumstufe kann zwischen 0,5 und 10 nm (5 bis 100 Angstrom) sein und ist mit hoher Wahrscheinlichkeit ungefähr 2,5 nm (25 Angstrom). Optional kann auch eine Siliziumätzung in dem Prozess ausgeführt werden, um die effektive Länge des schwebenden Gates in den fertiggestellten Bit-Transistoren zu vergrößern.
Nach einem Schritt zum Entfernen des Photolackmaterials zur Entfernung der zweiten und der dritten Source/Drain-Maske 106 und 107 wird ein Hochtemperaturschritt für ein dickes Oxid ausgeführt, um ein dickes Oxid 108 an den länglichen rechteckigen freiliegenden Streifen der oberen Fläche des Halbleitermaterials 101, das nicht von dem Nitrid abgedeckt ist, aufzuwachsen. In einigen Ausführungsformen wird ein thermischer Hochtemperaturtrockenoxidationsprozess eingesetzt, wie dies auch im US-Patent 5,151,381 beschrieben ist. Das dicke Oxid 108 besitzt eine Dicke im Bereich von ungefähr 150 bis 600 nm (1500 bis 6000 Angstrom) und weist vorzugsweise eine Dicke von ungefähr 300 nm (3000 Angstrom) auf.
13 ist eine vereinfachte Querschnittsansicht, in der das dicke Oxid 108 entlang der Linie x₁-x_1' aus 11 gezeigt ist. 14 ist eine vereinfachte Querschnittsansicht, in der das dicke Oxid 108 entlang der Linie y₁-y_1' aus 11 dargestellt ist. Zu beachten sind die unterschiedlichen Formen der „Vogelschnäbel" der dicken Oxidschicht 108 in den 13 und 14. Die langen und dünnen Bahnen 110 aus dünnem Nitrid in den Gebieten 109, die in 13 im Querschnitt gezeigt sind, ermöglichen es, dass das dicke Oxid 10 angehoben wird und die Bahnen 110 verbiegt, so dass ein sich relativ graduell neigendes Oxid 108 der Grenze 111 zum Halbleiter 101 gebildet wird. Das Herstellen der Bahnen 110 aus dünnem Nitrid anstatt aus dickem Nitrid führt dazu, dass diese Bahnen mit Leiter zu biegen sind. Das Ausführen der Bahnen 110 in längerer Weise anstatt kürzere Bahnen zu verwenden, verleiht dem Oxid einen weiteren mechanischen Effekt für das Biegen der Bahnen.
Die relativ dicke Nitridschicht 105 kann andererseits nicht so einfach verbogen und abgehoben werden. Folglich ist das Oxid 106 an der Grenze 112 zu dem Halbleitermaterial 101 in 14 relativ steil im Vergleich zu der graduell geneigten Grenze 111 aus 13.
Als nächstes wird eine Kernimplantation ausgeführt, wie in 15 gezeigt ist. In einigen Ausführungsformen wird Bor mit einer Dosis im Bereich von ungefähr 1 × 10¹³ Atome/cm² bis 5 × 10¹⁴ Atomen/cm² und einer Implantationsenergie von ungefähr 50 bis 300 keV implantiert. In einer bevorzugten Ausführungsform wird eine Bordosis von ungefähr 5 × 10¹³ Atomen/cm² mit einer Implantationsenergie von ungefähr 100 keV implantiert. Es wird eine Implantation mit großem Drehwinkel und Neigungswinkel bevorzugt, wie dies in 15 gezeigt ist.
Es wird anschließend ein optionaler Source/Drain-Implantationsschritt ausgeführt, wie in 16 dargestellt ist. Arsen kann mit einer Dosis im Bereich von ungefähr 1 × 10¹⁵ Atomen/cm² bis 1 × 10¹⁶ Atome/cm² mit einer Implantationsenergie im Bereich von ungefähr 300 bis 500 keV implantiert werden. Arsen wird vorzugsweise mit einer Dosis von ungefähr 3 × 10¹⁵ Atomen/cm² mit einer Implantationsenergie von 400 keV eingeführt. Wenn ein doppelt ionisiertes Arsen verwendet wird, wird eine Implantationsenergie von 200 keV bevorzugt. Das Ausführen der Source/Drain-Implantation zu diesem Zeitpunkt in dem Fertigungsprozess vermeidet die Notwendigkeit, eine Source/Drain-Implantation später in dem Prozess auszuführen, wenn das Tunneloxid vorhanden ist. Somit erleidet das später im Prozess zu bildende Tunneloxid keine Schädigung, die ansonsten auftreten würde, wenn eine Source/Drain-Implantation später ausgeführt würde.
Es wird dann ein Ätzschritt für das dicke Oxid ausgeführt, wie in 17 gezeigt ist. In einigen Ausführungsformen wird eine reaktive Ionenätzung des Oxids angewendet, um eine anisotrope Ätzung zu erreichen. Eine typische Oxid-Nitrid-Selektivität von 3:1 wird angewendet, was bedeutet, dass das Oxid drei mal schneller als das Nitrid geätzt wird. Es werden daher ungefähr 100 nm (1000 Angstrom) des dicken Oxids 108 entfernt, wodurch ungefähr 30 nm (300 Angstrom) des dicken Oxids das Halbleitermaterial 101 an der Unterseite der Ätzvertiefung bedecken.
Als nächstes wird ein VSS-Sourceimplantationsschritt ausgeführt, wie in 18 gezeigt ist, um das Halbleitermaterial 101 an der Unterseite der Ätzvertiefung mit dickem Oxid zu dotieren. In einigen Ausführungsformen wird Arsen mit einer Dosis im Bereich von ungefähr 1 × 10¹⁵ Atomen/cm² bis 1 × 10¹⁶ Atomen/cm² und einer Implantationsenergie im Bereich von ungefähr 30 bis 150 keV implantiert. In einer bevorzugten Ausführungsform wird Arsen mit einer Dosis von ungefähr 5 × 10¹⁵ Atomen/cm² und einer Implantationsenergie von ungefähr 80 keV eingebracht. In anderen Ausführungsformen wird Bor mit einer Dosis im Bereich von ungefähr 1 × 10¹⁵ Atome/cm² bis 1 × 10¹⁶ Atomen/cm² und einer Implantationsenergie im Bereich von ungefähr 10 bis 70 keV implantiert. In einer bevorzugten Ausführungsform wird Bor mit einer Dosis von ungefähr 5 × 10¹⁵ Atomen/cm² und einer Implantationsenergie von ungefähr 50 keV implantiert.
Es wird dann eine Nitridätzung ausgeführt, um das gesamte verbleibende Nitrid zu entfernen. Es wird eine Nitrid-Oxid-Selektivität von 3:1 angewendet, um das Ätzen an dem Oxid anzuhalten, das über dem dünnen Nitrid 102 angeordnet ist.
Es wird dann ein Nassoxidätzschritt ausgeführt, um das gesamte dünne Oxid 100 und das dicke Oxid 108, das nicht unter dem dünnen Nitrid angeordnet ist, zu entfernen. Es ergeben sich zwei Aussparungen bzw. Vertiefungen. Jede der Vertiefungen besitzt zwei gegenüberliegende lange parallele und steile Seitenwände und zwei gegenüberliegende kurze und parallele und graduell geneigte Seitenwände. Die Vertiefungen besitzen lange und relativ flache Unterseitenflächen. Die 19 bis 21 sind Querschnittsansichten der sich ergebenden Struktur entlang der Linien y₁-y_1', y₂-y_2' und x₂-x_2' der 11. Die p-Dotiermittel, die in dem in 15 dargestellten Kernimplantationsschritt eingeführt wurden, bilden p-Gebiete 113. Die n-Dotiermittel, die in dem VSS-Source-Implantationsschritt aus 18 implantiert wurden, bilden längliche N⁺-Gebiete 114, die sich in das Halbleitermaterial in der Unterseite der Vertiefungen erstrecken.
Da die Vertiefungen durch Oxidieren von Halbleitermaterial und anschließendes Entfernen des resultierenden Oxids hergestellt werden und nicht durch das direkte Entfernen des Halbleitermaterials durch Ätzen mit Hilfen von Ionenbeschuss, besitzen die Seitenwände der Vertiefungen keine wesentlichen Schäden durch Ionenbeschuss (die Ionenimplantationsdotierschritte schädigen nicht wesentlich die Seitenwände im Gegensatz zur reaktiven Ionenätzung des Halbleitermaterials). Folglich kann ein dünnes Tunneloxid mit hoher Qualität auf den Seitenwänden aufgewachsen werden.
Es wird ein Oxidationsschritt ausgeführt, um eine dünne Schicht 115 aus Tunneloxid auf den Seitenwänden der Vertiefungen und allen anderen Oberflächen des Halbleitermaterials 101, die nicht durch das dünne Nitrid 102 abgedeckt sind, zu bilden. Das Tunneloxid 115 besitzt beispielsweise eine Dicke von 5 bis 20 nm (50 bis 200 Angstrom). Nach der Oxidation wird dann eine Polysiliziumschicht (die in den Zeichnungen als „Poly 1" bezeichnet wird) über der gesamten Struktur abgeschieden und anschließend geätzt. Das Ergebnis ist ein abstandshaltiger Streifen aus Polysilizium, der über und entlang jeder entsprechenden steilen Seitenwand 112 der Vertiefungen über dem Tunneloxid 115 angeordnet ist. Das Ätzen entfernt das Polysilizium von den graduell geneigten Seitenwänden 111 der Vertiefungen.
22 ist eine vereinfachte Draufsicht der resultierenden Struktur mit zwei sich horizontal erstreckenden Vertiefungen 116 und 117. Die Polysiliziumstreifen 118 und 119 sind an dem Tunneloxid über und entlang den steilen Seitenwänden der oberen und unteren steilen Seitenwände der oberen Vertiefung 116 angeordnet. Die Polysiliziumstreifen 120 und 121 sind auf dem Tunneloxid über und entlang den steilen Seitenwänden der oberen und unteren steilen Seitenwände der unteren Vertiefung 117 angeordnet. Die 23 bis 25 sind Querschnittsansichten entlang der Linien x₃-x_3', y₂-y_2' und y₁-y_1' der 22. Zu beachten ist, dass die p-Dotiermittel der Gebiete 113 durch Diffusion sich weiter ausgebreitet haben.
Es wird dann eine Photolackpolysiliziummaske 122 gebildet, wie in 26 gezeigt sind, und es wird eine Polysiliziumätzung ausgeführt, so dass einzelne schwebende Gates 123 bis 132, 132a und 132b aus Polysilizium über den steilen Seitenwänden der Vertiefungen verbleiben. Eine nasschemische Polysiliziumätzung wird bevorzugt. 27 ist eine Querschnittsansicht entlang der Linie y₂-y_2' aus 25, wobei das Abtragen des Polysiliziums von den steilen Seitenwänden zwischen den schwebenden Gates gezeigt ist.
Nach der Polysiliziumätzung werden p-Dotiermitteln in einem Kernisolationsimplantationsschritt eingebracht, wie in den 28 und 29 gezeigt ist, wobei die Polysiliziummaske 122 verwendet wird. Bor kann mit einer Dosis im Bereich von ungefähr 5 × 10¹² Atome/cm² bis 5 × 10¹⁴ Atome/cm² mit einer Implantationsenergie im Bereich von ungefähr 10 bis 100 keV implantiert werden. In einer bevorzugten Ausführungsform wird eine Dosis von ungefähr 5 × 10¹³ Atomen/cm² aus Bor mit einer Implantationsenergie von ungefähr 30 keV implantiert. Nach dem Polysiliziumätzschritt wird die Polysiliziummaske 122 entfernt.
Als nächstes wird ein Schritt zum Herstellen eines dielektrischen Zwischenpolybereichs ausgeführt. In einigen Ausführungsformen werden alle freiliegenden Siliziumoberflächen einschließlich der schwebenden Polysiliziumgate oxidiert, um eine oben liegende Oxidschicht zu bilden. Es wird dann eine erste Oxidschicht über der gesamten Struktur abgeschieden, gefolgt von dem Abscheiden einer Nitridschicht über der ersten Oxidschicht und es wird eine zweite Oxidschicht über der Nitridschicht abgeschieden, um eine ONO-Isolatorstruktur zu bilden. Nachfolgend wird ein Gateoxidationsschritt ausgeführt, um eine zusätzliche Oxidschicht mit einer Dicke im Bereich von ungefähr 5 bis 20 nm (50 bis 200 Angstrom) zu bilden. In einer bevorzugten Ausführungsform werden ungefähr 0,2 bis 10 nm (2 bis 100 Angstrom) dieses zusätzlichen Gateoxids gebildet. Diese Isolationsschichten werden nachfolgend zusammen als Isolationsschicht 133 bezeichnet.
Wenn die Isolationsschicht 133 die schwebenden Gates bedeckt, wird eine leitende Schicht aus Polysilizium über der gesamten Struktur abgeschieden. Diese Polysiliziumschicht kann eine Dicke im Bereich von ungefähr 50 bis 300 nm (500 bis 3000 Angstrom) und vorzugsweise eine Dicke von ungefähr 100 nm (1000 Angstrom) aufweisen. In einigen Ausführungsformen wird Polyzid anstelle von nur Polysilizium verwendet.
Nach dem Abscheiden der leitenden Polysiliziumschicht über der Isolationsschicht 133 wird eine zweite Polysiliziummaske 134, 135 aus Photolack gebildet. Wie in 30 gezeigt ist, werden Anschlussflächenbereiche 134 und 135 des Polysiliziums zur Herstellung von Anschlussflächen maskiert. Es wird dann eine Polysiliziumätzung ausgeführt. Das Ergebnis besteht darin, dass jede steile Seitenwand einen Polysiliziumstreifen aufweist, der über und entlang dazu ausgebildet ist (der Polysiliziumstreifen ist natürlich von der Seitenwand durch die Isolationsschicht 133 getrennt). Polysiliziumstreifen 136 und 137 sind über und entlang den steilen Seitenwänden der oberen Vertiefung 116 angeordnet, wohingegen Polysiliziumstreifen 138 und 139 über und entlang den steilen Seitenwänden der unteren Vertiefung 117 angeordnet sind. 31 ist eine vereinfachte Querschnittsdarstellung entlang der Linie y₁-y_1' aus 30. 32 ist eine vergrößerte Ansicht des schwebenden Polysiliziumgates 130 und des darüber liegenden Polysiliziumstreifens 138 über einer steilen Seitenwand der Vertiefung 117.
In einem optionalen nächsten Schritt werden Oxidabstandshalter hergestellt, um die oberen Seitenkanten des schwebenden Gates und die leitenden Streifen abzudecken. 33 ist eine Querschnittsansicht, in der ein einzelner derartiger Oxidabstandshalter 140 gezeigt ist, der die obere Seitenkante 141 des schwebenden Gates 130 und die obere Seitenkante 142 des leitenden Streifens 138 bedeckt. Die Oxidabstandshalter können durch Abscheiden von ungefähr 50 bis 300 nm (500 bis 3000 Angstrom) an Oxid unter Anwendung einer LTO- oder TEOS-Abscheidung und anschließendes Ätzen des Oxids zu Abstandshaltern hergestellt werden.
Es wird dann eine Implantationsoxidationsschicht in den Bereichen gebildet, die nicht von den Oxidabstandshaltern bedeckt sind und es wird ein Source/Drain-Implantationsschritt ausgeführt. In einigen Ausführungsformen wird Arsen mit einer Dosis im Bereich von ungefähr 1 × 10¹⁵ Atomen/cm² bis 1 × 10¹⁶ Atomen/cm² mit einer Implantationsenergie im Bereich von ungefähr 20 bis 100 keV ausgeführt. In einer bevor zugten Ausführungsform wird Arsen mit einer Dosis von 5 × 10¹⁵ Atomen/cm² mit einer Implantationsenergie von ungefähr 60 keV implantiert. Die Oxidabstandshalter schützen die oberen Bereiche des Tunneloxids 115, der schwebenden Gates 126 bis 132b, der Isolationsschicht 133 und der leitenden Streifen 136 bis 139, um die oberen Seitenkanten 140 und 142 in Bezug auf eine Schädigung während dieses Implantationsschritts.
34 ist eine Querschnittsansicht entlang der Linie y₁-y_1' aus 30 nach der Source/Drain-Implantation. Es sind relativ tiefe n⁺-Gebiete 143 und 144 in dem Halbleiterma terial 101 an der Unterseite der Vertiefungen 116 und 117 gebildet. Relativ flache n⁺-Gebiete 145 und 146, die während der Source/Drain-Implantation maskiert sind, sind daher entlang den Kanten des tiefen Gebiets 143 gebildet, und relativ flache n⁺-Gebiete 147 und 148, die während der Source/Drain-Implantation maskiert waren, sind daher entlang den Kanten des tiefen Gebiets 144 ausgebildet. Ein relativ tiefes n⁺-Gebiet ist zwischen jeweils benachbarten Paaren an Vertiefungen ausgebildet. Die n⁺-Gebiet 149 bis 141 sind derartige n⁺-Gebiete. Nach der Source/Drain-Implantation werden die implantierten Dotiermittel in einem Source/Drain-Ausheizschritt aktiviert. In einigen Ausführungsformen wird das Ausheizen in Stickstoff oder Argon für ungefähr 15 Minuten bei ungefähr 900 Grad C ausgeführt.
35 ist eine vergrößerte und vereinfachte Querschnittsansicht eines Bit-Transistors 152 der in 34 gezeigten Struktur. Ein Oxidabstandshalter 153 ist ähnlich zu dem Oxidabstandshalter 140 aus 33. Der Abstand „L" in 35 bezeichnet die Länge des Kanalgebiets (d. h. die „Gatelänge") des Bit-Transistors 152 mit dem schwebenden Gate 132a. Das Gebiet 144 ist im Allgemeinen starker dotiert als das Gebiet 148.
36 ist eine Querschnittsansicht entlang der Linie x₃-x_3' aus 30 nach dem Source/Drain-Implantationsschritt. Der Abstand A beträgt ungefähr 100 nm (1000 Angstrom) oder mehr (im Bereich von ungefähr 70 bis 130 nm (700 bis 1300 Angstrom)), um ein Gegendotieren der p-Gebiete 154, die während des in 29 gezeigten Schritts gebildet werden, während der Source/Drain-Implantation zu verhindern. Der Abstand B beträgt ungefähr 200 nm (200 Angstrom) oder weniger (im Bereich von ungefähr 10 bis 30 nm (100 bis 300 Angstrom)), so dass das Gebiet 150 während des Source/Drain-Implantationsschrittes implantiert wird.
Nach dem Ausheizschritt wird eine obenliegende Isolationsschicht über der gesamten Struktur gebildet, es werden Kontaktöffnungen bis hinab zu den n⁺-Gebieten 149 bis 151 zwischen den Vertiefungen und bis hinab zu den Anschlussflächenbereichen 134 und 135 aus Polysilizium gebildet. Es werden dann obenliegende Metallverbindungsleitungen über der Isolationsschicht hergestellt, einen Kontakt an geeigneten Positionen zu der darunter liegenden Struktur durch die Kontaktöffnungen herzustellen.
37 ist eine vereinfachte Draufsicht, die die Metallbitleitungen BL1 und BL2 zeigt, die sich vertikal über den horizontal erstreckenden Vertiefungen 116 und 117 erstrecken. Es sind Bereiche der Speicherstruktur weggelassen, um die Darstellung zu vereinfachen. Ein Kontakt 155 verbindet beispielsweise das n⁺-Gebiet 150 aus 34 mit der Bitleitung BL1. Ähnliche Kontakt sind für die anderen Bitleitungen vorgesehen. Es ist ein Kontakt auf jeder Bitleitung im Raumbereich zwischen jedem aufeinanderfolgenden Paar aus benachbarten Vertiefungen vorgesehen. Wie in den 30 und 37 gezeigt ist, ist der sich horizontal erstreckende leitende Streifen 137 die Wortleitung WL2. Ein Kontakt 156 ermöglicht Zugriff auf die Wortleitung WL2 in der Vertiefung 116. Jede Wortleitung besitzt einen ähnlichen Kontakt. Die n⁺-Gebiete 143 und 144 an der Unterseite der Vertiefungen 116 und 117 sind durch Metall (nicht gezeigt) und zugehörige Kontakte (nicht gezeigt) miteinander verbunden.
38 ist ein vereinfachtes Schaltbild gemäß der vorliegenden Erfindung. Das obere Wort mit den Bit-Transistoren 157 und 158 wird ausgelesen, indem die Wortleitung WL2 des ausgewählten Wortes mit einer relativ hohen positiven Spannung (beispielsweise 5,0 Volt) angesteuert wird und indem alle anderen Wortleitungen auf Masse gelegt werden. Wenn beispielsweise das schwebende Gate 127 des Bit-Transistors 157 ausreichend in Bezug auf Elektronen entladen ist, dann ist ein geeignet großes elektrisches Feld an dem Kanalgebiet des Bit-Transistors 157 vorhanden, das einen leitenden Pfad auf dem Gebiet 143 (siehe 34) an der Unterseite der Vertiefung 116 über das n⁺-Gebiet 146 und über das leitende Kanalgebiet in dem p-Gebiet 113 und schließlich in das n⁺-Gebiet 150 bildet. Wenn andererseits das schwebende Gate 127 des Bit-Transistors 157 ausreichend mit Elektronen aufgeladen ist, dann ist der Bit-Transistor 157 nicht leitend und der leitende Pfad bildet sich nicht aus. Folglich wird jede Bitleitung mit einer positiven Spannung (beispielsweise 1,0 Volt) angesteuert und der Stromfluss durch die Bitleitung wird erfasst. Wenn der Bitleitungsstrom größer als ein vorbestimmter Betrag ist (beispielsweise größer als 10 Mikroampere) dann wird der entsprechende Bit-Transistor in dem ausgewählten Wort als leitend erkannt (das schwebende Gate ist entladen). Wenn andererseits der Bitleitungsstrom kleiner als der vorbestimmte Betrag ist (beispielsweise kleiner als 10 Mikroampere), dann wird der entsprechende Bit-Transistor in dem ausgewählten Wort als nichtleitend erkannt (d. h. das schwebende Gate ist geladen).
Da ein ausreichend großes elektrisches Feld in den Kanalgebieten der Bit-Transistoren 159 und 160 erzeugt wird, wenn die Wortleitung WL3 auf Masse liegt, unabhängig davon, ob die schwebenden Gates 130 und 131 entladen oder geladen sind, sind die Bit-Transistoren 159 und 160 nichtleitend und tragen nicht wesentlich zu den Bitleitungsströmen bei. Auf diese Weise wird ein einzelnes ausgewähltes Wort aus Bits an Information, die in den schwebenden Gates der Bit-Transistoren gespeichert sind, in Form der Bitleitungsströme in den Bitleitungen BL1 und BL2 ausgelesen.
Flash-Löschung bzw. gemeinsames Löschen
Es werden alle schwebenden Gates des Flash-Speichers gleichzeitig durch das Fowler-Nodheim-Tunneln entladen. Wenn beispielsweise die schwebenden Gates 127, 128, 130 und 131 entladen werden sollen, dann werden die in Tabelle 1 nachfolgend dargestellten Spannungsbedingungen in der Speicherstruktur erzeugt.

Leiter Bedingung

WL2 –7 bis –13 Volt

WL3 –7 bis –13 Volt

BL1 schwebend

BL2 schwebend

VSS1 5 Volt

VSS2 5 volt

Tabelle 1
Elektronen tunneln von den schwebenden Gates 127 und 128 zu der VSS1-Leitung 143 und von den schwebenden Gates 130 und 131 zu der VSS-2 Leitung 144. Typischer weise werden alle Wörter der Bit-Transistoren eines Speichers gleichzeitig entladen (d. h. „gelöscht"). Daher rührt der Begriff „Flash- bzw. Blitz"-Speicher.
Selektive Programmierung
Um den Flash-Speicher zu programmieren, werden die schwebenden Gates der ausgewählten Bit-Transistoren eines ausgewählten Wortes mittels Einprägung energiereicher Elektronen geladen (d. h. „programmiert"). Wenn beispielsweise das schwebende Gate 127 des Bit-Transistors 157 zu laden ist, aber die schwebenden Gates aller anderen Bit-Transistoren 158, 130 und 131 ungeladen bleiben sollen, dann werden die in der folgenden Tabelle 2 aufgeführten Spannungsbedingungen in der Speicherstruktur erzeugt.

Leiter Bedingung

WL2 137 8 bis 12 Volt

WL3 138 0 Volt

BL1 4 bis 7 Volt

BL2 0 Volt

VSS1 143 0 Volt

VSS2 144 0 Volt

Tabelle 2
Die energetischen Elektronen werden veranlasst, sich von der VSS1-Leitung 143 zur Bitleitung BL1 auf Grund der Potentialdifferenz zwischen der VSS1-Leitung und der Bitleitung 611 zu bewegen. Die positive Spannung an der Wortleitung WL2 über dem schwebenden Gate 127 zieht jedoch diese energetischen Elektronen (d. h. „die heißen" Elektronen) nach oben, so dass einige der energiereichen Elektronen in das schwebende Gate 127 umgeleitet werden und in diesem schwebenden Gate 127 eingefangen werden. Folglich wird das schwebende Gate des Bit-Transistors 157 mit Elektronen aufgeladen, während die schwebenden Gates der Bit-Transistoren 158, 159 und 160 ungeladen bleiben.
Alternativer Aufbau
39 ist eine vereinfachte Querschnittsansicht einer alternativen Struktur gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Ein p^– Potentialtopf bzw. eine Wanne 200 ist innerhalb eines tiefen n^– Potentialtopfs 206 angeordnet, um eine vergrabene n⁺-Schicht 201 von dem Substrat 207 zu isolieren. Es wird ein Fowler-Nordheim-Tunneln sowohl für das Laden der schwebenden Gates als auch für das Entladen der schwebenden Gates eingesetzt.
Flash-Löschung bzw. gleichzeitige Löschung der alternativen Struktur

Es werden alle Bit-Transistoren der alternativen Struktur gleichzeitig geladen (d. h. „gelöscht"). Zum Laden des schwebenden Gates 202 des Bit-Transistors aus 39 werden die in der folgenden Tabelle 3 dargestellten Spannungsbedingungen hergestellt.

Leiter	Bedingung
Source 203	–5 bis –10 Volt
Drain 204	schwebend
Wortleitung 205	5 bis 10 Volt
vergrabene n⁺-Schicht 201	–5 bis –10 Volt
p^– Potentialtopf 200	–6 bis –11 Volt
tiefer n^– Potentialtopf 206	0 Volt

Tabelle 3

Elektronen tunneln von der vergrabenen n⁺-Schicht 201 und/oder dem Sourcegebiet 203 zu dem schwebenden Gate 202. Der pn-Übergang zwischen dem p^– Potentialtopf 200 und der vergrabenen n⁺-Schicht 201 ist in Sperrrichtung vorgespannt ebenso wie der pn-Übergang zwischen dem p^– Potentialtopf 200 und dem tiefen n^– Potentialtopf 206.
Selektive Programmierung der alternativen Struktur

Um den Bit-Transistor aus 39 zu entladen, werden die in der folgenden Tabelle 4 dargestellten Spannungsbedingungen hergestellt.

Leiter	Bedingung
Source 203	schwebend
Drain 204	5 Volt
Wortleitung 205	–7 bis –13 Volt
vergrabene n⁺-Schicht 201	geerdet oder schwebend
p^– Potentialtopf 200	0 Volt
tiefer n^– Potentialtopf 206	0 Volt

Tabelle 4

In einigen Ausführungsformen ist die p^– Insel 208 schwebend während sie in anderen Ausführungsformen auf Masse liegt. Elektronen tunneln von dem schwebenden Gate 202 von dem Drain-Gebiet 204. In einigen Ausführungsformen wird die Struktur aus 39 gemäß dem zuvor beschriebenen Fertigungsverfahren hergestellt, indem: 1) die vergrabene n⁺-Schicht 201 gebildet wird, bevor die dünne Nitridschicht 102 abgeschieden wird, 2) der Rückätzschritt für das dicke Oxid und der VSS-Source-Implantationsschritt (siehe 17 und 18) weggelassen werden, und 3) der optionale Source/Drain-Implantationsschritt (siehe 16) ausgeführt wird, nachdem das Nitrid geätzt ist und bevor das restliche dicke Oxid entfernt wird (die Schritte zwischen den 18 und 19). Die vergrabene n⁺-Schicht 201 wird durch Implantieren von Arsen oder Phosphor mit einer Implantationsenergie im Bereich von ungefähr 400 bis 800 keV bei einer bevorzugten Implantationsenergie von ungefähr 600 keV gebildet. Bei doppelt ionisierten Dotiermitteln werden ungefähr 300 keV eingesetzt. Die Implantationsenergie für die vergrabene n⁺-Schicht wird auf ungefähr 60 keV reduziert.
Obwohl die vorliegende Erfindung im Zusammenhang mit gewissen speziellen Ausführungsformen zum Zwecke der Darstellung beschrieben ist, ist die vorliegende Erfindung jedoch nicht darauf eingeschränkt. Die Begriffe vertikal und horizontal (lateral) sind relativ zueinander verwendet und sind ansonsten nicht einschränkend zu betrachten. p- und n-Leitfähigkeiten können vertauscht werden, so dass n-Kanalbauelemente oder p-Kanalbauelemente realisiert werden können. Techniken zur Herstellung einer Vertiefung oder einer Stufe unter Anwendung von anderen Mitteln als der dünnen und der dicken Nitridschicht zur Steuerung des „Vogelschnabel"-Profils können ebenfalls eingesetzt werden. Folglich können diverse Modifizierungen, Anpassungen und Kombinationen der diversen Strukturen und Schritte der zuvor beschriebenen Ausführungsform vorgenommen werden, ohne von dem Schutzbereich der Erfindung, wie sie durch die folgenden Patentansprüche definiert ist, abzuweichen.

Claims

Verfahren zur Herstellung einer nicht-flüchtigen Speicherstruktur mit einem schwebenden Gate, dadurch gekennzeichnet, dass das Verfahren umfasst: Bilden einer Vertiefung (116, 117) in einem Halbleitermaterial durch Oxidieren eines ausgewählten Bereichs einer Oberfläche eines Halbleitermaterials (101) und anschließendem Entfernen von Oxid aus der Vertiefung, wobei die Vertiefung eine Seitenwand (112) und eine untere Fläche aufweist; und Bilden des schwebenden Gates (123, 124, 125, 126, 127, 128, 129, 130, 131, 132, 132A, 132B) der nicht-flüchtigen Speicherstruktur über der Seitenwand, wobei das schwebende Gate sich nicht über die untere Fläche der Vertiefung erstreckt und wobei das schwebende Gate von der Seitenwand isoliert ist; wobei die Vertiefung ohne reaktives Ionenätzen des Halbleitermaterials hergestellt wird.
Verfahren nach Anspruch 1, wobei Bilden der Vertiefung Entfernen des Oxids aus der Vertiefung derart umfasst, dass die Seitenwand freigelegt wird.
Verfahren nach Anspruch 1, das ferner umfasst: nach dem Bilden der Vertiefung und vor dem Bilden des schwebenden Gates, Oxidieren der Seitenwand, um eine Oxidschicht über und in direktem Kontakt mit der Seitenwand zu bilden, wobei die Oxidschicht eine Dicke im Bereich von 5 bis 20 nm aufweist.
Verfahren nach Anspruch 1, wobei das Oxid, das von der Vertiefung entfernt wird, eine Dicke im Bereich von 150 bis 600 nm aufweist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die Vertiefung als eine längliche Vertiefung mit einem ersten Paar und einem zweiten Paar sich jeweils einander gegenüberliegender Seitenwänden hergestellt wird, wobei die Neigung des zweiten Paares der Seitenwände gradueller ist als die Neigung des ersten Paars der Seitenwände.