DE69725632T2 - Halbleiterspeicheranordnung mit "Pipeline" Betrieb - Google Patents

Halbleiterspeicheranordnung mit "Pipeline" Betrieb Download PDF

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Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich allgemein auf Geräte für Pipeline-Operationen und bezieht sich insbesondere auf ein Speichergerät, das Pipeline-Operationen ausführt.
  • 2. Beschreibung des Stands der Technik
  • Als Fundament einer Informationsgesellschaft werden DRAM-Chips (Dynamische Direktzugriffsspeicher) wegen ihrer Eigenschaft, die Herstellung integrierter Schaltungen mit hoher Dichte zu ermöglichen, verwendet. Um eine Geschwindigkeit von Daten-Lese/Schreiboperationen zu erhöhen, werden DRAMs typischerweise mit verschiedenen Funktionen versehen, die für den Zweck der Geschwindigkeitssteigerung ersonnen wurden, wobei ein Beispiel solcher Funktionen ein seitenstrukturierter Modus oder Seitenmodus (engl. page mode) ist. Mit dem Ziel, eine Hochgeschwindigkeitsdatenübertragung zu erreichen, wird auch ein SDRAM (synchroner DRAM) als eine Abwandlung von DRAMs geschaffen oder vorgesehen, um Daten-Lese/Schreiboperationen synchron mit einem Taktsignal auszuführen.
  • 1A und 1B sind Zeitdiagramme, die eine Zeitlage eines Datenlesens eines im Seitenmodus arbeitenden herkömmlichen DRAM zeigen. 1C bis 1E sind Zeitdiagramme, die eine Zeitlage eines Datenlesens eines in einem Burst-Modus arbeitenden SDRAM zeigen.
  • In dem Seitenmodus des DRAM werden, wie in 1A gezeigt ist, mehrere Spaltenadressen CA1, CA2, CA3 und CA4 während eines einzigen Zyklus zwischen einer Eingabe einer gegebenen Reihenadresse RA1 und einer Eingabe einer nächsten Reihenadresse RA2 geliefert. Wie in 1B gezeigt ist, können vier Datenstücke Q1, Q2, Q3 und Q4 in diesem Fall in Intervallen von z. B. 20 ns ausgelesen werden, solange diese Datenstücke in der gleichen Reihenadresse gespeichert sind. Wenn Daten in aufeinanderfolgenden Adressen oder in der gleichen Reihenadresse gespeichert sind, ist eine Verwendung des Seitenmodus äußerst effektiv.
  • In dem Burst-Modus des SDRAM wird, wie in 1D gezeigt ist, eine erste Spaltenadresse CA1 synchron mit einem Taktsignal CLK (1C) während eines Zyklus einer Eingabe einer gegebenen Reihenadresse RA1 und einer Eingabe einer nächsten Reihenadresse RA2 geliefert, und Spaltenadressen nach der ersten Spaltenadresse CA1 werden im Speicherchip intern erzeugt. Wie in 1E gezeigt ist, werden Datenstücke Q1, Q2, Q3 und Q4 aus dem Speicher mit hoher Geschwindigkeit synchron mit dem Taktsignal CLK kontinuierlich ausgelesen, solange diese Datenstücke in der gleichen Reihenadresse gespeichert sind. Ähnlich den Anforderungen des Seitenmodus eines DRAM erreicht der Burst-Modus eines SDRAM eine Datenleseoperation mit hoher Geschwindigkeit nur, wenn Datenadressen fortlaufend sind oder die gleiche Reihenadresse aufweisen.
  • Der Seitenmodus eines DRAM von 1A und der Burst-Modus eines SDRAM von 1D weisen die gleiche Zyklusperiode zwischen aufeinanderfolgenden Reihenadreßeingaben wie diejenige von im normalen Modus arbeitenden DRAMs auf. Infolgedessen kann die Verwendung des SDRAM oder des Seitenmodus eines DRAM nur eine Datenlesegeschwindigkeit erreichen, die so schnell wie diejenige des normalen Modus ist, wenn die Datenleseadressen statt in der gleichen Reihenadresse zufällig vorliegen.
  • DRAMs erfordern eine Sequenz von Operationen, die innerhalb einer Zyklusperiode zwischen aufeinanderfolgenden Reihenzugriffen durchgeführt werden sollen, wobei eine solche Sequenz ein Vorladen von Bitleitungen (engl. bitlines) (Spaltenadressen), um die Bitleitungen bereit zu machen, ein Auswählen einer Wortleitung (engl. word-line) (Reihenadresse), um Daten zu einem Leseverstärker zu übertragen, und ein Auswählen einer Bitleitung einschließt, um die Daten zu lesen. Wegen einer solch langen Sequenz wird der Zyklus der Reihenzugriffe bis zu etwa 100 ns aufweisen. Mit anderen Worten sind, da DRAMs das Vorladen von Bitleitungen vor jeder Datenleseoperation erfordern, aufeinanderfolgende Datenleseoperationen schwierig zu erreichen, wenn Adressen von Lesedaten zufällig sind.
  • Um diese Schwierigkeit zu überwinden, kann ein Speicher in mehrere Bänke (engl. banks) geteilt werden. Im Prinzip ist es das gleiche, wie mehrere Speicherchips des gleichen Typs vorzusehen. Sind N Bänke vorgesehen, sollte ein zufälliger Datenzugriff ein Zugreifen auf eine Bank, die von der einen verschieden ist, auf die unmittelbar vorher zugegriffen wurde, bei einer Wahrscheinlichkeit von (N – 1)/N beenden (engl. end up). Jede Bank, die von der Bank verschieden ist, auf die unmittelbar vorher zugegriffen wurde, ist schon vorgeladen und bereit, so daß aufeinanderfolgende Daten-Lese/Schreiboperationen ausgeführt werden können, indem auf verschiedene Bänke nacheinander zugegriffen wird.
  • In einem solchen Verfahren mit Speicherbänken sollte jedoch jede Bank mit einem bestimmten Satz von Steuerschaltungen versehen sein, während normalerweise nur eine eines solchen Satzes für eine ganze Speichervorrichtung erforderlich ist. Dies bedeutet, daß eine Zunahme der Bankzahl zu einer Vergrößerung der Chipgröße führt.
  • Zum Beispiel offenbart WO-A-88/09995 eine Pipeline-Speicherstruktur, in der mehrere Speichereinheiten mit wahlfreiem Zugriff verwendet werden, zusammen mit einer hierarchischen Struktur von Speicherschnittstellenregistern. Jede Speichereinheit ist ein sogenannter PASRAM (statischer Direktzugriffsspeicher mit Pipeline-Zugriff)-Speicherchip (engl. pipeline access SRAM).
  • US-A-S 410 679 offenbart ferner ein auf Speicher im Burst-Modus zugreifendes System mit mehreren diskreten Teilspeichern und drei parallelen Pipelines zu drei Haupt-I/O-Ports des Systems. Daten werden in den Teilspeichern gespeichert, so daß auf die Teilspeicher in Abhängigkeit von ihrer Nähe zu den Haupt-I/O-Ports zugegriffen wird. Die Teilspeicher sind jeweils genauso konfiguriert wie eine einzige diskrete RAM-Vorrichtung, obgleich in einer Alternative eine Adreß-Decodierschaltungsanordnung aus den Teilspeichern weggelassen ist und in einer Adreß-Decodierschaltung durchgeführt wird.
  • Jedoch besteht ein Bedarf an einer Speichervorrichtung, die erlaubt, daß Adreßzugriffe mit hoher Geschwindigkeit durchgeführt werden, indem mehrere Speicherblöcke vorgesehen werden, die zu identischen Operationen fähig sind, ohne die Chipgröße zu vergrößern.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß der Erfindung wird eine Speichervorrichtung gemäß Anspruch 1 geschaffen.
  • In einer Ausführungsform der Erfindung enthält die Speichervorrichtung gemäß der Erfindung mehrere Blöcke, die jeweils verschiedene Arten von Operationen ausführen können, und eine Steuereinheit, um aus den mehreren Blöcken nacheinander einen Block auszuwählen. In dieser Vorrichtung beginnt jeder ausgewählte Block bei seiner Auswahl die Operationen in einer vorbestimmten Reihenfolge in einer Pipeline-Operation auszuführen, so daß jede der Operationen in einem der Blöcke zu einer gegebenen Zeit im Gange ist. Die Terminologie "Block" repräsentiert hier eine Kernschaltung mit einem Array von wiederholten Strukturen, von denen ein Beispiel ein Array von Zellen ist, die einen Satz von Leseverstärkern in DRAMs gemeinsam nutzen. Alternativ dazu ist solch ein Block eine Wiederholungseinheit im Sinne eines Layout wie z. B. eines Satzes mehrerer Zellen-Array-Blöcke oder eine Bank im Sinne einer Adreßlogik.
  • In der oben beschriebenen Vorrichtung wird die Steuereinheit zum Aus wählen eines Blockes von den mehreren Blöcken gemeinsam genutzt, so daß kein Bedarf daran besteht, für jeden der Blöcke einen komplexen Steuermechanismus vorzusehen. Während ein bestimmter Block eine bestimmte Operation gerade ausführt, kann außerdem ein anderer Block, der diese bestimmte Operation schon beendet hat, eine nächste Operation nach der bestimmten Operation ausführen. Auf diese Weise führen die Blöcke als ganzes vorbestimmte Operationen in einer Pipeline-Art durch, wodurch eine Hochgeschwindigkeitsverarbeitung erreicht wird.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung enthält jeder Block eine Einheit, um eine Operation nach einer anderen auszuwählen, um die Operationen in der vorbestimmten Reihenfolge auszuführen. Infolge dieses Merkmals wählt die Steuereinheit nur einen Block nach einem anderen aus, um die Pipeline-Operation auszuführen.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung enthält die Steuereinheit eine Einheit, um eine Operation nacheinander in der vorbestimmten Reihenfolge auszuwählen und um jeden ausgewählten Block jedes Mal anzuweisen, eine ausgewählte der Operationen auszuführen. Infolge dieses Merkmals führt jeder Block nur eine angewiesene Operation aus, um die Pipeline-Operation durchzuführen.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung enthält die Steuereinheit eine Einheit, um eine Störung in der Pipeline-Operation zu detektieren, so daß jeder ausgewählte Block ein Ausführen der Operationen verzö gert. Infolge dieses Merkmals können, selbst wenn die Pipeline-Operation gestört ist, alle erforderlichen Operationen ausgeführt werden, ohne irgendeine der Operationen zu überspringen.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung enthält die Steuereinheit eine Einheit, um eine Störung in der Pipeline-Operation zu detektieren, so daß jeder ausgewählte Block eine der Operationen überspringt, die diese Störung verursacht, und folgende Operationen ausführt. Infolge dieses Merkmals wird, selbst wenn es eine Ursache gibt, um eine Störung in der Pipeline-Operation zu erzeugen, eine die Störung verursachende Operation übersprungen, um eine glatte Pipeline-Operation zu erreichen.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung enthält die Steuereinheit eine Einheit, um ein Signal, das eine Detektion einer Störung angibt, über die Eingabe/Ausgabeeinheit abzugeben. Infolge dieses Merkmals kann die Steuereinheit die Störung signalisieren, wenn eine Anweisung, die die Störung der Pipeline-Operation zur Folge hat, geliefert wird.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung ist die Vorrichtung mit verschiedenen Funktionen versehen, um eine Eingabe- und Ausgabeschnittstelle zu verbessern, wobei solche Funktionen basierend auf einem zugeführten Strobe-Signal ein Demultiplexieren einer Signaleingabe und Multiplexieren einer Signalabgabe einschließen. Infolge dieser Funktionen macht die Eingabe- und Ausgabeschnittestelle einen effizienten Gebrauch von einer begrenzten Anzahl Eingabe/Ausgabestifte, während die Leistungsfähigkeit der Datenausgabe gesteigert wird.
  • Andere Aufgaben und weitere Merkmale der vorliegenden Erfindung werden aus der folgenden ausführlichen Beschreibung ersichtlich werden, wenn sie in Verbindung mit den beiliegenden Zeichnungen gelesen wird.
  • KURZE BESCHREBIUNG DER ZEICHNUNGEN
  • 1A und 1B sind Zeitdiagramme, die eine Zeitlage eines Datenlesens eines in einem Seitenmodus arbeitenden herkömmlichen DRAM zeigen;
  • 1C bis 1E sind Zeitdiagramme, die eine Zeitlage eines Datenlesens eines in einem Burst-Modus arbeitenden SDRAM zeigen;
  • 2A und 2B sind Blockdiagramme, die Konfigurationen einer Vorrichtung für Pipeline-Operationen gemäß einem Prinzip der vorliegenden Erfindung zeigen;
  • 3 ist ein Blockdiagramm eines DRAM gemäß einer ersten Ausführungsform des Prinzips der vorliegenden Erfindung;
  • 4A bis 4L sind veranschaulichende Zeichnungen, die Ablaufpläne von Blöcken des DRAM gemäß der vorliegenden Erfindung zeigen;
  • 5A und 5B sind Tabellendiagramme, die Inhalte einer Befehls/Adreßeingabe zeigen;
  • 6A bis 6H sind Zeitdiagramme, die Beziehungen zwischen einer Flag-0-Eingabe, der Befehls/Adreßeingabe und anderen Signalen zeigen:
  • 7 ist ein schematisches Schaltungsdiagramm einer Signaleingabeschaltung, die eine Eingabe in Perioden mit vier Zyklen demultiplexiert;
  • 8 ist ein Schaltungsdiagramm einer Schaltung zur Erzeugung interner Takte, die interne Takte Φ1, Φ2, Φ3 und Φ4 erzeugt, die in dem DRAM-Chip der vorliegenden Erfindung genutzt werden;
  • 9A bis 9K sind Zeitdiagramme, die Signale darstellen, die an verschiedenen Punkten in der Schaltung von 8 beobachtet werden;
  • 10A bis 10D sind Zeitdiagramme, die ein Strobe-Signal, den internen Takt Φ4, einen internen Takt θ1 bzw. einen invertierten internen Takt /θ1 zeigen;
  • 11 ist ein Schaltungsdiagramm, das eine partielle Konfiguration eines Globalreihenplaner oder -disponenten von 3 zeigt;
  • 12 ist ein Schaltungsdiagramm, das eine partielle Konfiguration des Globalreihendisponenten von 3 zeigt;
  • 13 ist ein Schaltungsdiagramm des Spaltendisponenten von 3;
  • 14 ist ein Schaltungsdiagramm des Lokalreihendisponenten von 3;
  • 15 ist ein Schaltungsdiagramm einer Schaltung, um auf einen Leseverstärker einer ausgewählten Spalte eines ausgewählten Blocks zuzugreifen;
  • 16 ist ein Schaltungsdiagramm einer Schaltung für eine Parallel-Seriell-Umwandlung für eine Chipausgabe;
  • 17A bis 17E sind Zeitdiagramme von Signalen, die in der Schaltung von 16 genutzt werden;
  • 18 ist eine veranschaulichende Zeichnung, die ein Beispiel einer Zuordnung von Blöcken innerhalb des DRAM-Chips der vorliegenden Erfindung zeigt;
  • 19A bis 19L sind veranschaulichende Zeichnungen, die Ablaufpläne von Blöcken eines SDRAM gemäß der vorliegenden Erfindung zeigen, wenn die Burst-Länge 1 und die CAS-Latenz 1 ist:
  • 20 ist ein Blockdiagramm eines DRAM gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • 21 ist ein Schaltungsdiagramm, das eine Schaltungskonfiguration um die Einheit zur Zwischenspeicherung einer Anweisung/ausgewählten Reihe eines der in 20 gezeigten Blöcke darstellt; und
  • 22 ist ein Schaltungsdiagramm von Speicherarrays und Leseverstärkern in einem der in 20 gezeigten Blöcke.
  • AUSFÜRHLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • Im folgenden werden ein Prinzip und Ausführungsformen mit Verweis auf die beiliegenden Zeichnungen beschrieben.
  • 2A und 2B sind Blockdiagramme, die Konfigurationen einer Vorrichtung für Pipeline-Operationen gemäß einem Prinzip der vorliegenden Erfindung zeigen.
  • Die Vorrichtung für Pipeline-Operationen von 2A gemäß den Prinzip der vorliegenden Erfindung enthält eine Steuervorrichtung 1, mehrere Blöcke 2 und eine Steuerleitung 3, die die Steuervorrichtung 1 mit jedem Block 2 verbindet. Jeder der Blöcke 2 führt M verschiedene Operationen A1 bis AM in einer vorbestimmten Reihenfolge aus. Die Steuervorrichtung 1 wählt einen der mehreren Blöcke 2 über die Steuerleitung 3 aus. Der ausgewählte Block 2 führt die M Operationen in der vorbestimmten Reihenfolge aus. Eine von jeder der M Operationen benötigte Zeitdauer definiert einen Zyklus, und die Steuervorrichtung 1 wählt einen Block in jedem Zyklus aus den Blöcken 2 aus, die zur Zeit der Auswahl nicht in Betrieb sind. Die M Operationen des ausgewählten Blocks 2 werden nach M Zyklen enden, so daß die Anzahl der ausgewählten Blöcke 2, die gleichzeitig in Betrieb sind, M ist.
  • Aufgrund der Eigenschaft oder Art der obigen Operationsausführung sollte z. B. die Operation AM bei einem bestimmten Zyklus von einem der mehreren Blöcke 2 ausgeführt werden. Obgleich der Operation AM eines Blocks die M-1 Operationen A1 bis AM-1 durch den gleichen Block vorausgehen sollten, können die mehreren Blöcke 2 in ihrer Gesamtheit die Operation AM in jedem Zyklus ausführen. Das heißt, die mehreren Blöcke 2 in ihrer Gesamtheit sind zu einer pipelineartigen Operation imstande.
  • 2B zeigt ein alternatives Beispiel einer Vorrichtung für Pipelineoperationen gemäß dem Prinzip der vorliegenden Erfindung. Die Vorrichtung der Pipeline-Operationen von 2B enthält eine Steuervorrichtung 1A, mehrere Blöcke 2A und M (in der Figur drei) Steuerleitungen 3A, die die Steuervorrichtung 1A mit jedem der Blöcke 2A verbinden. Jeder der mehreren Blöcke 2A führt die verschiedenen Operationen A1 bis AM entsprechend der Anzahl der Steuerleitungen 3A aus. Die Steuervorrichtung 1A wählt einen der Blöcke 2A aus und nutzt die Steuerleitungen 3A, um eine der M Operationen anzuzeigen, die vom ausgewählten Block 2A ausgeführt werden sollen. Auf diese Weise führt der ausgewählte Block 2A die angegebene Operation aus. Eine Zeitlänge, die für die angegebene Operation erforderlich ist, definiert einen Zyklus, und die Steuervorrichtung 1A wählt eine der M Steuerleitungen 3A für den ausgewählten Block 2A in jedem Zyklus aus, so daß der ausgewählte Block 2A die M Operationen in der vorbestimmten Reihenfolge ausführt. Die Steuervorrichtung 1A wählt auch in jedem Zyklus einen neuen Block aus den Blöcken 2A aus, die zur Zeit der Auswahl nicht in Betrieb sind, und lässt den neu ausgewählten Block 2A die M Operationen in der vorbestimmten Reihenfolge in der gleichen Weise wie für die schon ausgewählten Blöcke 2A ausführen. Die M Operationen des ausgewählten Blocks 2A werden nach M Zyklen enden, so daß die M ausgewählten Blöcke 2A gleichzeitig in Betrieb sind.
  • In der gleichen Weise wie in der Konfiguration von 2A sollte demgemäß die Operation AM beispielsweise bei einem bestimmten Zyklus von einem der mehreren Blöcke 2A ausgeführt werden. Obgleich der Operation AM eines Blocks die M-1 Operationen A1 bis AM-1 durch den gleichen Block vorausgehen sollten, können die mehreren Blöcke 2A in ihrer Gesamtheit die Operation AM in jedem Zyklus ausführen. Das heißt, die mehreren Blöcke 2A in ihrer Gesamtheit sind zu einer pipelineartigen Operation imstande.
  • In der Konfiguration von 2A sollte jeder Block 2A mit einer Funktion ausgestattet sein, um die M Operationen in der vorbestimmten Reihenfolge auszuführen; die Anzahl der Steuerleitungen zwischen der Steuervorrichtung 1 und den Blöcken 2 ist aber geringer als diejenige von 2B. In 2B hat jeder Block 2A, da es erforderlich ist, nur eine angegebene Operation auszuführen, eine einfachere Struktur als die des Blocks 2 von 2A, aber die die Blöcke 2A und die Steuervorrichtung 1A verbindenden Leitungen werden komplex. Die im Block 2 von 2A enthaltene Funktion, um die M Operationen in der vorbestimmten Reihenfolge auszuführen, ist hier im Grunde die gleiche wie eine Funktion, die in der Steuervorrichtung 1A von 2B vorgesehen ist, um jeden Block 2A so zu steuern, daß die M Opereationen in der vorbestimmten Reihenfolge aufgeführt werden. Das heißt, der Unterschied zwischen der Konfiguration von 2A und der Konfiguration von 2B ist, ob die Funktion zum Ausführen der M Operationen in der vorbestimmten Reihenfolge in jedem Block untergebracht ist oder diese Funktion kollektiv in der Steuervorrichtung abgelegt ist.
  • 3 ist ein Blockdiagramm eines DRAM gemäß einer ersten Ausführungsform des Prinzips der vorliegenden Erfindung. Die Ausführungsform des DRAM von 3 entspricht der in 2A gezeigten Konfiguration, kann aber einfach modifiziert werden, um der Konfiguration von 2B zu entsprechen. Der DRAM von 3 gemäß dem Prinzip der vorliegenden Erfindung enthält eine Eingabeschaltung 10, eine Synchronisierungssteuerschaltung 20, eine Daten-Eingabe/Ausgabeschaltung 30, einen Globalreihendisponenten 41, einen Aktualisierungs- oder Auffrischungs-Adreßzählrer 42, einen Lese/Schreib-Disponenten 43, einen Spaltendisponerten 44, einen Burst-Adreßzähler 45, einen Datenübertragungs/Spaltendecodierer 46 und mehrere Blöcke 50. In 3 entspricht der Globalreihendisponent 41 der Steuervorrichtung 1 von 2A.
  • Die Eingabeschaltung 10 empfängt an mehreren Eingangsknoten IN (in 3 nur einer gezeigt) des DRAM ein Eingangssignal. Die Eingabeschaltung 10 extrahiert dann aus dem Eingangssignal Adreßdaten bezüglich einer Adresse einer Daten-Lese/Schreiboperation und Befehlsdaten bezüglich eines Befehls, der an jeden der Blöcke 50 gegeben wird. Die Eingabeschaltung 10 enthält einen Eingangssignalpuffer 11 zur vorübergehenden Speicherung des Eingangssignals, ein Adreßregister 12, einen Adreß-Vordecodierer 13, ein Befehlsregister 14, einen Befehlsdecodierer 15, ein Modenregister 16 und einen Modendecodierer 17.
  • Das Adreßregister 12 empfängt das vom Eingangssignalpuffer 11 gelieferte Eingangssignal und extrahiert eine Lese/Schreibadresse aus dem Eingangssignal zur Speicherung darin. Der Adreß-Vordecodierer 13 decodiert die vom Adreßregister 12 gelieferte Adresse. Das Befehlsregister 14 empfängt das vom Eingangssignalpuffer 11 gelieferte Eingangssignal und extrahiert einen Befehl, der eine Operation jedes der Blöcke 50 angibt, um den Befehl darin zu speichern. Der Befehlsdecodierer 15 decodiert den vom Befehlsregister 14 gelieferten Befehl. Das Modenregister 16 speichert Modeneinstelldaten, um eine Operations-Latenz, einen Auffrischungs- oder Aktualisierungsmodus etc. einzustellen, in der gleichen Weise wie in einem herkömmlichen DRAM. Der Modendecodierer 17 decodiert den vom Modenregister 16 gelieferten Modus.
  • Die Adresse, der Modus und der Befehl, die von der Eingabeschaltung 10 gesendet werden, werden an jeden Planer oder Disponenten unter den Globalreihendisponenten 41, Lese/Schreibdisponenten 43 und Spaltendisponenten 44 geliefert. Der Globalreihendisponent 41, der Lese/Schreibdisponent 43 und der Spaltendisponent 44 werden von den mehreren Blöcken 50 gemeinsam genutzt.
  • Die Synchronisierungssteuerschaltung 20 erzeugt einen internen Takt, der auf einem Strobe-Signal basiert, und ein Steuersignal, das ein später zu beschreibendes Flag-Signal enthält, wobei das Strobe-Signal in einen Eingabeknoten Strobe des DRAM eingespeist wird und das Steuersignal in einen Steuersignal-Eingangsknoten CTRL des DRAM eingespeist wird. Die Synchronisierungssteuerschaltung 20 enthält einen Strobe-Puffer 21 für eine vorübergehende Speicherung des Strobe-Signals, einen Steuersignalpuffer 22 für eine vorübergehende Speicherung des Steuersignals und einen Generator 23 für interne Takte, um basierend auf dem Strobe-Signal und dem Steuersignal interne Takte zu erzeugen. Der erzeugte interne Takt wird an den Globalreihendisponenten 41, die Eingabeschaltung 10, den Lese/Schreibdisponenten 43, den Spaltendisponenten 44 und die Daten-Eingabe/Ausgabeschaltung 30 geliefert.
  • Die Daten-Eingabe/Ausgabeschaltung 30 ist für die Signaleingabe und die Signalabgabe über den Daten-Eingabe/Ausgabeknoten D/Q des DRAM verantwortlich. Die Daten-Eingabe/Ausgabeschaltung 30 enthält einen Eingabe/Ausgabepuffer 31 für eine vorübergehende Speicherung der Eingabe/Ausgabedaten zur Dateneingabe/Ausgabe über den Daten-Eingabe/Ausgabeknoten D/Q und ein Eingabe/Ausgaberegister 32, um basierend auf dem internen Takt und den Lese/Schreiboperationen die Eingabe/Ausgabedaten zu speichern.
  • Jeder der Blöcke 50 ist eine Datenspeichereinheit, die ein Speicherzellenarray zum Speichern von Daten, verschiedene Treiber, ein Register zum Speichern einer Reihenadresse und eine Schaltung zum Steuern von Ausführungen verschiedener Operationen in einer vorbestimmten Reihenfolge enthält. Jeder der Blöcke 50 enthält einen Lokalreihendisponenten 51 zum Ausführen jeder Operation des betreffenden Blocks in der vorbestimmten Reihenfolge, ein Reihenadreßregister 52 zum Speichern einer gelieferten Reihenadresse, Wortleitungstreiber 53 und 54 zum Auswählen einer Wortleitung, die durch die Reihenadresse angegeben ist, einen Leseverstärkertreiber 55 zum Ansteuern eines Leseverstärkers, Speicherarrays 56 und 57 und einen Leseverstärker 58. Der Leseverstärker 58 jedes Blocks 50 ist mit einem Bus 60 verbunden, der ein gemeinsam genutzter Zweiwege-Kommunikationspfad ist. Der Bus 60 führt eine Datenübertragung zwischen dem Leseverstärker 58 und dem Datenübertragungs/Spaltendecodierer 46 durch.
  • Jede einzelne der im SDRAM nach dem Stand der Technik vorgesehenen Bänke weist den Datenübertragungs/Spaltendecodierer 46 auf. In der vorliegenden Erfindung werden jedoch der Datenübertragungs/Spaltendecodierer 46 und der Bus 60 von den mehreren Blöcken 50 gemeinsam genutzt. Der Unterschied zwischen dem Block der vorliegenden Erfindung und der Bank des SDRAM nach dem Stand der Technik beruht auf dieser Tatsache. Infolge dieser Tatsache kann die vorliegende Erfindung verglichen mit dem Stand der Technik die Chipflächengröße reduzieren.
  • Der Auffrischungs- oder Aktualisierungs-Adreßzähler 42 erzeugt nacheinander Reihenadressen, wenn jeder der Blöcke 50 eine Auffrischungs- oder Aktualisierungsoperation ausführt. Die erzeugten Reihenadressen werden an den Globalreihendisponenten 41 geliefert. Der Burst-Adreßzähler 45 erzeugt im Burst-Modus nacheinander Spaltenadressen, wenn Daten aus aufeinanderfolgenden Spaltenadressen in der gleichen Reihenadresse gelesen werden. Die erzeugte Spaltenadresse wird an den Spaltendisponenten 44 geliefert.
  • Der Globalreihendisponent 41 empfängt die Adresse und den Befehl von der Eingabeschaltung 10 und den internen Takt von der Synchronisierungssteuerschaltung 20 und erstellt einen Ablaufplan für Reihenadreßzugriffe für jeden der Blöcke 50. Der Globalreihendisponent 41 extrahiert nämlich aus der empfangenen Adresse eine Blockadresse und eine Reihenadresse, wählt einen der Blöcke 50 aus, der durch die Blockadresse angegeben ist, und weist den ausgewählten der Blöcke 50 an, eine durch die Reihenadresse angegebene Wortleitung zu wählen. Der Globalreihendisponent 41, der auf den empfangenen Befehl anspricht, weist ebenfalls den ausgewählten der Blöcke 50 an, Operationen wie z. B. eine Vorladungsoperation, eine Auffrischungsoperation etc. auszuführen. Solche Anweisungen werden gemäß dem Befehl und dem internen Takt gegeben, wie später beschrieben wird.
  • Der Spaltendisponent 44 empfängt die Adresse und den Befehl von der Eingabeschaltung 10 und den internen Takt von der Synchronisierungssteuerschaltung 20 und erstellt einen Ablaufplan von Spaltenadreßzugriffen für jeden der Blöcke 50. Der Spaltendisponent 44 extrahiert nämlich die Spaltenadresse aus der empfangenen Adresse und liefert die Spaltenadresse an den Datenübertragungs/Spaltendecodierer 46. Die Zeitsteuerung oder Zeitlage der Bereitstellung de Spaltenadresse wird basierend auf dem Befehl und dem internen Takt bestimmt. Auf diese Weise kann der Datenübertragung/Spaltendecodierer 46 einen Leseverstärker auswählen, der mit einer Bitleitung entsprechend der Spaltendadresse zur Zeit der Daten-Lese/Schreiboperation verbunden ist.
  • Der Lese/Schreibdisponent 43 empfängt die Adresse und den Befehl von der Eingabeschaltung 10 und den internen Takt von der Synchronisierungssteuerschaltung 20 und erstellt einen Ablaufplan von Daten-Lese/Schreiboperationen für jeden der Blöcke 50. Der Lese/Schreibdisponent 43 extrahiert nämlich die Blockadresse aus der empfangenen Adresse, wählt einen der Blöcke 50 aus, der durch die Blockadresse angegeben ist, und steuert den Leseverstärkertreiber 55 des ausgewählten der Blöcke 50 an. Diese Zeitsteuerung wird basierend auf dem Befehl und dem internen Takt bestimmt. Der Lese/Schreib disponent 43 informiert auch den Datenübertragungs/Spaltendecodierer 46 über die Zeitlage oder Zeitsteuerung der Daten-Lese/Schreiboperationen.
  • 4A bis 4L sind veranschaulichende Zeichnungen, die Ablaufpläne von Blöcken des DRAM gemäß der vorliegenden Erfindung darstellen. 4A zeigt Befehlseingaben, und 4F ist eine Fortsetzung von 4A. 4B bis 4D zeigen Operationsablaufpläne von Blöcken 1 bis 3 in dieser Reihenfolge, und 4G bis 4I sind jeweils Fortsetzungen der 4B bis 4D. 4J und 4K zeigen Operationspläne der Blöcke 4 bzw. 5. 4E zeigt Datenausgaben, und 4L ist eine Fortsetzung von 4E.
  • Wie in 4A bis 4L gezeigt ist, kann einer der Blöcke 50 (3), der durch den Globalreihendisponenten 41 (3) ausgewählt wird, einen Befehl während vier Zyklen des Takt-(Strobe)-Signals ausführen. Jeder Block arbeitet so, daß sein Zustand alle vier Zyklen einmal wechselt oder umschaltet. 4A bis 4L zeigen einen Fall, in welchem die Burst-Länge 4 beträgt. In diesem Fall werden 4-Bit-Daten auf einmal parallel ausgelesen, um in serielle Daten umgewandelt zu werden, und diese Operation wird für jeden Blockzugriff zweimal ausgeführt.
  • Nach 3 und 4A bis 4L ist jeder Block anfangs in einem Bereit-Zustand oder Zustand Ready. Wenn der Globalreihendisponent 41 einen der Blöcke 50 auswählt, wählt der Lokalreihendisponent 51 des ausgewählten der Blöcke 50 unter Verwendung einer Anweisung Auswählen/Verstärken oder Select/Boost eine Wortleitung bei einer ersten Zeitlage aus und überträgt Daten von einer mit der ausgewählten Wortleitung verbundenen Speicherzelle zum Leseverstärker 58 bei einer zweiten Zeitlage vier Zyklen nach der ersten Zeitlage. Bei einer dritten Zeitlage werden die Daten durch eine Anweisung Lesen-1 oder Read-1 ausgelesen. Da die Burst-Länge in diesem Fall 2 beträgt, werden Daten nacheinander zweimal ausgelesen, so daß ein Strom von 8 Bits Daten, die während 8 Zyklen des Taktes ausgelesen werden, als Datenausgaben 1 bis 17 ausgegeben wird. Der Lokalreihendisponent 51 führt eine Anweisung Vorladen oder Precharge nach der Anweisung Read aus. Indem man so verfährt, werden Bitleitungen vorgeladen und der ausgewählte Block der Blöcke 50 ist wieder im Bereit-Zustand.
  • Der Globalreihendisponent 41 wählt einen der Blöcke 50 nacheinander bei jeder weiteren Zeitlage (8-Takt-Intervalle) wie in 4A bis 4L gezeigt aus. Bei einer gegebenen Zeitlage führt ein erster Block (z. B. Block 1) der Blöcke 50 die Anweisung Select/Boost aus. Zwei Zeitlagen später führt der erste Block die Anweisung Read aus, und zur gleichen Zeit wird ein zweiter Block (Block 2) der Blöcke 50 ausgewählt, um die Anweisung Select/Boost auszuführen. Nach weiteren zwei Zeitlagen führt der erste Block die Anweisung Precharge aus, führt der zweite Block die Anweisung Read aus, und ein dritter Block (Block 3) der Blöcke 50 wird ausgewählt, um die Anweisung Select/Boost auszuführen. Auf diese Weise wird sukzessiv ein verschiedener der Blöcke 50 ausgewählt, um die Anweisung Select/Boost, die Anweisung Read und die Anweisung Precharge auszuführen. Folglich arbeiten die Blöcke 50 wie in der Pipeline-Operation, um ein aufeinanderfolgendes Lesen von Daten zu ermöglichen.
  • Nach 4A bis 4L wird ein Satz der Anweisungen Read-1 und Read-2 durch nur einen der Blöcke 50 zu einer gegebenen Zeit ausgeführt. Dies gilt, weil der Bus 60 und der Datenübertragungs/Spaltendecodierer 46 von den mehreren Blöcken 50 in 3 gemeinsam genutzt werden. Falls nämlich zwei oder mehr Blöcke gleichzeitig die Leseoperation versuchen, werden für den Bus 60 und der Datenübertragungs/Spaltendecodierer 46 konkurrierende Anforderungen erzeugt, so daß eine normale Operation nicht garantiert werden kann. In 4A bis 4L sind die Blöcke 1 bis 5 gleichzeitig in Betrieb, aber nur einem dieser Blöcke ist erlaubt, die Anweisung Read zu einer gegebenen Zeit auszuführen. Auf der anderen Seite kann eine Operation (wie z. B. eine Standby- oder Bereitschaftsoperation), für die keine konkurrierende Anforderung von mehreren Blöcken erzeugt wird, von mehr als einem Block gleichzeitig ausgeführt werden. In Abhängigkeit von den Datenadressen, auf die zugegriffen werden soll, kann der gleiche Block aufeinanderfolgend ausgewählt werden. In diesem Fall wird eine kontinuierliche Pipeline-Operation gestört.
  • Obgleich der Ablaufplan jedes in 4A bis 4L gezeigten Blocks mit Verweis auf die Datenleseoperation beschrieben wurde, ist es offensichtlich, daß die Datenschreiboperationen für den DRAM im gleichen Schema oder Ablaufplan ausgeführt werden können. In diesem Fall ersetzt die Anweisung Schreiben oder Write die Anweisung Read, um Daten in einem der Speicherarrays 56 und 57 über den Leseverstärker 58 zu schreiben. In der Datenschreiboperation wählt die Operation Select/Boost nur eine Wortleitung aus, ohne Daten in den Leseverstärker 58 übertragen zu müssen.
  • In jedem der Blöcke 50 wird eine Wortleitung gewählt, die einer Reihenadresse entspricht, die zur Zeit der Blockauswahl geliefert wurde. Falls eine Reihenadresse, die an einen ausgewählten der Blöcke 50 geliefert wird, in eine andere Reihenadresse, die an einen anderen der Blöcke 50 geliefert wurde, vor Abschluß der Datenleseoperation im erstgenannten der Blöcke 50 geändert würde, würde dies ein Problem verursachen. Jeder der Blöcke 50 sollte somit mit dem Reihenadreßregister 52 versehen sein, das als Zwischenspeicher oder Latch dient, um eine an ihn gelieferte Reihenadresse zu speichern. Dieses Latch kann für jede Wortleitung vorgesehen sein, um eine decodierte Adresse zu speichern. Alternativ dazu kann dieses Latch als ein Vordecodierregister zum Speichern einer Adresse vor einem Decodieren vorgesehen sein. Alternativ dazu kann dieses Latch als ein Register vorgesehen sein, um eine Adresse einer Zwischendarstellung zu speichern.
  • Der DRAM-Chip gemäß der vorliegenden Erfindung empfängt eine 16-Bit-Befehls/Adreßeingabe am Knoten IN von 3. Diese Befehls/Adreßeingabe wird zu der Zeit geliefert, zu der ein Flag-Signal Flag-0, das in den CTRL-Knoten des Chips eingespeist wird, bei einem hohen Pegel liegt. Die Befehls/Adreßeingabe wird synchron mit dem Strobe-Signal während des hohen Pegels des Flag-Signals Flag-0 demultiplexiert, um in vier verschiedene Inhalte aufgebrochen oder zerlegt zu werden.
  • 5A und 5B sind Tabellendiagramme, die die vier Inhalte der Befehls/Adreßeingabe zeigen. Wie in 5A gezeigt ist, enthält die Befehls/Adreßeingabe eine Vorrichtungs-ID, eine Bankadresse und einen Befehl während eines ersten Zyklus des Strobe-Signals (Strobe). Während eines zweiten Zyklus des Strobe-Signals enthält die Befehls/Adreßeingabe die Reihenadresse und die Blockadresse. Ferner wird die Spaltenadresse in der Befehls/Adreßeingabe während eines dritten Zyklus des Strobe-Signals geliefert. Die Befehls/Adreßeingabe während des letzten und vierten Zyklus des Strobe-Signals wird aktuell nicht verwendet.
  • 5B zeigt Einzelheiten des Befehls, der durch Bits 8 bis 15 der Befehls/Adreßeingabe während des ersten Zyklus definiert ist. Wie in 5B gezeigt ist, gibt beispielsweise das Bit 1, das "1" ist, die Auffrischungs- oder Aktualisierungsoperation an, gibt das Bit 2, das "1" ist, die Auswahl einer Wortleitung an, und die Bits 4 bis 6 spezifizieren eine Burst-Länge. Auf diese Weise definiert der durch ein Bitmuster spezifizierte Befehl eine Operation eines der Blöcke 50. Der durch das Bitmuster spezifizierte Befehl wird nämlich an einen der Blöcke 50, der durch die Blockadresse angegeben ist, in einer durch die Bankadresse angegebenen Bank in der durch die Vorrichtungs-ID angegebenen Vorrichtung geliefert, wie in der Befehls/Adreßeingabe von 5A gezeigt ist. Als Antwort führt einer der Blöcke 50 die Anweisung Select/Boost, die Anweisung Read, die Anweisung Precharge etc. bei der vorbestimmten Zeitlage gemäß dem gelieferten Befehl aus, der die 8-Burst-Operation, die 16-Burst-Operation oder dergleichen angibt.
  • 6A bis 6H sind Zeitdiagramme, die Beziehungen zwischen der Flag-0-Eingabe, der Befehls/Adreßeingabe und anderen Signale zeigen. Das Flag-0-Signal und die Befehls/Adreßeingabe werden synchron mit dem in den Chip eingespeisten Strobe-Signal an den Chip geliefert, wie in 6A bis 6D gezeigt ist. Die Befehls/Adreßeingabe besteht aus 4 Zyklen des eingespeisten Strobe-Signals (siehe 5A) und wird vom Chip unter Verwendung einer ansteigenden Flanke des Flag-Signals Flag-0 als Zeitlage zum Starten des Lesens gelesen. In der vorliegenden Erfindung wird hier der Zweckmäßigkeit halber ein ½ Zyklus des eingespeisten Strobe-Signals in Wirklichkeit als ein Zyklus dieser Leseoperation genutzt. In 6A bis 6D wird die Befehlsadreßeingabe mit einer Verzögerung um einen Zyklus (1/2 Zyklus des Strobe-Signals) verglichen mit der Flag-Eingabe geliefert. Dies geschieht, weil das Flag-Signal vor der Befehls/Adreß-Eingabe eingespeist werden muß.
  • 7 ist ein schematisches Schaltungsdiagramm einer Signaleingabeschaltung, die die Eingabe in die Perioden mit vier Zyklen demultiplexiert. In 7 entspricht ein Knoten IN einem Bit der Befehls/Adreßeingabe. Der Knoten IN empfängt nämlich (ein Bit der) die Befehls/Adreßeingabe, die in 4 Zyklen abgeschlossen wird, synchron mit dem eingespeisten Strobe-Signal wie in 6A und 6D gezeigt ist.
  • Die Signaleingabeschaltung von 7 enthält einen Eingabepuffereinheit 100A, eine Eingabepuffereinheit 100B und Eingaberegister 101A bis 101D. Jede Einheit der Eingabepuffereinheit 100A und der Eingabepuffereinheit 100B speichert die am Knoten IN gelieferten Daten zu der Zeit zwischen, wenn ein an einen Knoten STR geliefertes Signal eine ansteigende Flanke aufweist (Knoten ENABLE sollte aktiv sein). Das heißt, die Eingabepuffereinheit 100A hält das Eingangssignal, das an den Knoten IN bei der ansteigenden Flanke des Strobe-Signals Strobe geliefert wird, und die Eingabepuffereinheit 100B hält das Eingangssignal, das an den Knoten IN bei der ansteigenden Flanke des inversen Strobe-Signals/Strobe geliefert wird (das Symbol "/", das vor ein Signalsymbol platziert wird, repräsentiert das Inverse des Signals.) Das heißt, die Eingabepuffereinheit 100A speichert das Eingangssignal bei ungeradzahligen Zyklen des Strobe-Signals zwischen, und die Eingabepuffereinheit 100B speichert das Eingangssignal bei geradzahligen Zyklen des Strobe-Signals zwischen. Das Strobe-Signal ist bei den ungeradzahligen Zyklen HOCH oder HIGH und bei den geradzahligen Zyklen NIEDRIG oder LOW, wie in 6A und 6D dargestellt ist.
  • Die Eingaberegister 101A bis 101D empfangen interne Takte Φ1, Φ2, Φ3 und Φ4 der 6E bis 6H in dieser Reihenfolge als Strobe-Eingaben und speichern das in der Eingabepuffereinheit 100A oder der Eingabepuffereinheit 100B gespeicherte Signal zwischen. Jedes der Eingaberegister 101A bis 101D speichert hier die Eingabedaten zwischen, wenn das Strobe-Signal HIGH wird. Wie in 6D bis 6H gezeigt ist, wird nämlich die Befehls/Adreßeingabe bei den ungeradzahligen Zyklen durch die Eingaberegister 101A und 101B gelesen, indem Φ1 bzw. Φ3 genutzt werden, und die Befehls/Adreßeingabe bei den geradzahligen Zyklen wird von den Eingaberegistern 101C und 101D gelesen, indem Φ2 bzw. Φ4 genutzt werden.
  • Der interne Takt Φ4 wird ebenfalls als ein Signal zum Anzeigen einer Startzeitlage von Operationen für interne Schaltungen im DRAM-Chip genutzt. Wenn dieses Signal aktiviert ist, beginnen nämlich die internen Schaltungen wie z. B. der Globalreihendisponent 41 etc. Operationen.
  • 8 ist ein Schaltungsdiagramm einer Schaltung zur Erzeugung von internen Takten, die die internen Takte Φ1, Φ2, Φ3 und Φ4 erzeugt, die im DRAM-Chip der vorliegenden Erfindung genutzt werden. 9A bis 9K sind Zeitdiagramme, die Signale darstellen, die an verschiedenen Punkten in der Schaltung von 8 beobachtet werden.
  • Die Schaltung zur Erzeugung interner Takte von 8 enthält eine Eingabepuffereinheit 100, eine Strobe-Puffereinheit 101 und einen ½-Frequenzteiler 102. Die Eingabepuffereinheit 100 ist die gleiche Schaltung wie die Eingabepuffereinheit 100A oder die Eingabepuffereinheit 100B und speichert ein Eingangssignal (Flag-0) bei einer ansteigenden Flanke des Strobe-Signals Strobe zwischen, wenn das Freigabe-Signal HIGH ist. Eine interne Struktur der Eingabepuffereinheit ist dem Fachmann gut bekannt, und deren Beschreibung wird weggelassen. Wie in 8 und in 9C gezeigt ist, ist ein A-Signal von der Eingabepuffereinheit 100 ein Signal, das erhalten wird, indem das Signal Flag-0 bei der ansteigenden Flanke des Strobe-Signals Strobe zwischengespeichert wird.
  • Der ½-Frequenzteiler 102 erzeugt die internen Takte Φ1, Φ2, Φ3 und Φ4, wie in 9H bis 9K gezeigt ist, basierend auf dem Signal A und dem Strobe-Stignal Strobe. Wie in 8 gezeigt ist, enthält der 1/2-Frequenzteiler 102 NAND-Schaltungen 110 bis 117, UND-Schaltungen 118 und 119 und einen Inverter 120.
  • Im 1/2-Frequenzteiler 102 ist, wenn das eingespeiste A-Signal LOW ist, ein Signal an einem Punkt B eines Ausgangs der NAND-Schaltung 111 zu allen Zeiten HIGH. Die NAND-Schaltung 110 arbeitet somit als Inverter für das Strobe-Eingangssignal, um ein invertiertes Strobe-Signal als eine Φ1-Ausgabe zu erzeugen. Ist das eingespeiste A-Signal LOW, ist auch ein Signal an einem Punkt E eines Ausgangs der NAND-Schaltung 115 immer HIGH. Die NAND-Schaltung 114 dient in diesem Fall als Inverter für das invertierte Strobe-Signal, das durch den Inverter 120 invertiert wurde, und somit wird das Strobe-Signal in seine ursprüngliche Phase zurückgeführt, um als ein Signal Φ2 abgegeben zu werden. Da eine der Eingaben in die UND-Schaltung 118 LOW ist (das A-Signal), ist ein Signal an einem Punkt C zu allen Zeiten LOW, wobei ein von der NAND-Schaltung 113 abgegebenes Signal Φ3 bei HIGH bleibt. Wenn eine der Eingaben in die UND-Schaltung 119 LOW ist (das A-Signal), ist gleichfalls ein Signal an einem Punkt D immer LOW, so daß ein von den NAND-Schaltung 117 abgegebenes Signal Φ4 bei HIGH bleibt.
  • Im 1/2-Frequenzteiler 102 können, wenn das eingespeiste A-Signal HIGH ist, die UND-Schaltung 118 und die UND-Schaltung 119 ignoriert werden, da sie die andere Eingabe ohne jegliche Änderung durchlassen. In diesem Fall arbeitet ein Satz aus der NAND-Schaltung 111 und der NAND-Schaltung 112 als Flipflop FF1, und ein Satz aus der NAND-Schaltung 115 und der NAND-Schaltung 116 arbeitet als Flipflop FF2. Das Verhalten der Signale Φ1 bis Φ4, wenn das A-Signal HIGH ist, wird im folgenden beschrieben.
  • Zuerst werden Signale B, C, D und E, die in 9D bis 9G dargestellt sind, aus denen die Signale Φ1, Φ2, Φ3 und Φ4 erzeugt werden, beschrieben. Unmittelbar nachdem das A-Signal (bei Zyklus 6) HIGH wird, sind zwei Eingaben in das Flipflop FF1, d. h. die Ausgabe (Φ2) der NAND-Schaltung 114 und die Ausgabe (Φ4) der NAND-Schaltung 117, HIGH. Das B-Signal und das C-Signal vom Flipflop FF1 ändern sich somit nicht, es sei denn, eine dieser beiden Eingaben in das Flipflop FF1 wird LOW. Eine dieser beiden Eingaben, die Ausgabe (Φ2) der NAND-Schaltung 114, wird LOW, wenn das Strobe-Signal sich in LOW ändert. Wenn dies geschieht, werden das B-Signal und das C-Signal LOW bzw. HIGH. Ist das Flipflop FF1 einmal in diesen Zustand versetzt, ändert sich der Zustand des Flipflop FF1 nicht, es sein denn, die Ausgabe (Φ4) der NAND-Schaltung 117, welche die HIGH-Eingabe in das Flipflop FF1 ist, ändert sich in LOW.
  • Unmittelbar nachdem das A-Signal (bei Zyklus 6) HIGH wird, werden die beiden Eingaben in das Flipflop FF2, d. h. die Ausgabe (Φ1) der NAND-Schaltung 110 und die Ausgabe (Φ3) der NAND-Schaltung 113, LOW bzw. HIGH. Folglich ändern sich das D-Signal und das E-Signal vom Flipflop FF2 nicht, es sei denn, die HIGH-Eingabe, d. h. die Ausgabe (Φ3) der NAND-Schaltung 113, wird LOW. Die Ausgabe (Φ3) der NAND-Schaltung 113 wird LOW, wenn sowohl das C-Signal als auch das Strobe-Signal HIGH werden. Wenn dies geschieht, ist auch die Ausgabe (Φ1) der NAND-Schaltung 110 HIGH, so daß das D-Signal und das E-Signal HIGH bzw. LOW werden. Wie in 9F und 9G gezeigt ist, werden demgemäß das D-Signal und das E-Signal einen Zyklus nach den Änderungen des B-Signals und des C-Signals geändert. Wenn das Flipflop FF2 in diesem Zustand ist, ändert sich der Zustand des Flipflop FF2 nicht, es sei denn, die Aus gabe (Φ1) der NAND-Schaltung 110, die die HIGH-Eingabe in das Flipflop FF2 ist, ändert sich in LOW.
  • Um eine Zustandsänderung im Flipflop FF1 herbeizuführen, muss die Ausgabe (Φ4) der NAND-Schaltung 117, die eine der Eingaben in das Flipflop FF1 ist, wie oben erwähnt LOW werden. Die Ausgabe (Φ4) der NAND-Schaltung 117 wird LOW, wenn das Strobe-Signal sich (bei Zyklus 9) in LOW ändert, da das D-Signal HIGH ist. Wenn dies geschieht, ist die andere Eingabe in das Flipflop FF1, d. h. die Ausgabe (Φ2) der NAND-Schaltung 114, HIGH, so daß der Zustand des Flipflop FF1 invertiert wird, um das B-Signal und das C-Signal in HIGH bzw. LOW zu wechseln.
  • Um eine Zustandsänderung im Flipflop FF2 herbeizuführen, muss die Ausgabe (Φ1) der NAND-Schaltung 110, die eine der Eingaben in das Flipflop FF2 ist, wie oben erwähnt LOW werden. Die Ausgabe (Φ1) der NAND-Schaltung 110 wird LOW, wenn sich das Strobe-Signal (bei Zyklus 10) in HIGH ändert, da das B-Signal HIGH ist. Wenn dies geschieht, ist die andere Eingabe in das Flipflop FF2, d. h. die Ausgabe (Φ3) der NAND-Schaltung 113, HIGH, so daß der Zustand des Flipflop FF2 invertiert wird, um das D-Signal und das E-Signal in LOW bzw. HIGH zu wechseln.
  • Während der Zeit, wenn das D-Signal und das E-Signal LOW bzw. HIGH werden und das Flipflop FF2 wieder in seinem ursprünglichen Zustand zurück ist, ist das A-Signal schon wieder auf LOW zurück. Wenn das A-Signal zu einer späteren Zeit wieder HIGH wird, wird die gleiche Operation wie oben beschrieben wiederholt. Falls das A-Signal beim Zyklus 10 HIGH bliebe und danach das B-Signal und das C-Signal beim Zyklus 11 invertiert werden würden, würden das E-Signal und das D-Signal beim Zyklus 12 invertiert werden, um die gleiche Operation wie oben beschrieben zu wiederholen. Wenn das A-Signal HIGH bleibt, werden demgemäß die Signale Φ1 bis Φ4 alle vier Zyklen in gestaffelter Weise LOW.
  • Nachdem die Befehls/Adreßeingabe, das Demultiplexieren der Befehls/Adreßeingabe und die Erzeugung der internen Takte beschrieben wurde, werden im folgenden Konfigurationen und Operationen des Globalreihendisponenten 41, des Spaltendisponenten 44 und des Lokalreihendisponenten 51 von 3 beschrieben.
  • Zuerst wird ein interner Takt θ1 beschrieben, der genutzt wird, um die Operationen des Globalreihendisponenten 41, des Spaltendisponenten 44 und des Lokalreihendisponenten 51 zu synchronisieren. 10A bis 10D sind Zeitdiagramme, die das Strobe-Signal, den internen Takt Φ4, einen internen Takt θ1 bzw. einen invertierten internen Takt /θ1 zeigen. Wie vorher beschrieben wurde, werden die Operationen des Globalreihendisponenten 41 etc. gestartet, indem das Signal Φ4 von 6H als Startsignal genutzt wird. Wie in 10A bis 10D gezeigt ist, wechselt der interne Takt θ1 alle zwei Zyklen zwischen HIGH und LOW, ein Zyklus nachdem das Signal Φ4 sich in LOW ändert.
  • In dieser ersten Ausführungsform der vorliegenden Erfindung ändert jeder der Blöcke 50 seinen Operationszustand alle vier Zyklen, so daß das Signal θ1 eine Periodenübereinstimmung mit der Zeitlage des Operationszustandsübergangs aufweist. Das heißt, dieses Signal θ1 kann als der interne Takt genutzt werden, um den Globalreihendisponenten 41, den Spaltendisponenten 44 und den Lokalreihendisponenten 51 zu betreiben. Das Signal θ1 kann basierend auf dem Strobe-Signal Strobe und dem Signal Φ4 (oder Φ3 oder dergleichen) erzeugt werden, indem Kenntnisse des Fachmanns genutzt werden, und eine Beschreibung einer Schaltung zum Erzeugen des Signals θ1 wird weggelassen.
  • 11 und 12 sind Schaltungsdiagramme, die eine Konfiguration des Globalreihendisponenten 41 zeigen. 11 zeigt einen Teil, der einen der Blöcke 50 auswählt und eine Burst-Länge etc. für den ausgewählten der Blöcke 50 spezifiziert. 12 zeigt einen Teil, der eine Reihenadresse für den ausgewählten der Blöcke 50 auswählt.
  • Wie in 11 gezeigt ist, enthält der Globalreihendisponent 41 mehrere MS-Flipflops 201 (Master-Slave) zur Blockauswahl, mehrere MS-Flipflops 202 für Befehle, MS-Flipflops 203 und 204 zur automatischen Vorladung, eine Decodiereinheit 205, eine Ansteuereinheit 206 und ein MS-Flipflop 207 zur Zeitsteuerung der Signalabgabe.
  • Die Modenauswahlschaltungen 200 empfangen das decodierte Auffrischungsmodussignal, das decodierte Normalmodussignal etc. vom Modendecodierer 17 von 3 und empfangen auch Adreßsignale X9, /X9, ..., X11 und /X11, um einen der Blöcke 50 aus dem Adreß-Vordecodierer 13 auszuwählen.
  • Die Modenauswahlschaltungen 200 empfangen auch Adreßsignale X9C, X10C und X11C, um einen der Blöcke 50 zu der Zeit einer Auffrischungsoperation vom Auffrischungs-Adreßzähler 42 auszuwählen. Jede der Modenauswahlschaltungen 200 enthält NMOS-Transistoren 211 bis 214 und einen Inverter 215. Eine der Modenauswahlschaltungen 200 zum Empfangen des Adreßsignals X9 liefert z. B. ein invertiertes Adreßsignal /X9C an eines der MS-Flipflops 201 zu Blockauswahl, wenn das Auffrischungsmodussignal ON ist, und liefert Adressen an X9 und /X9 an die entsprechenden MS-Flipflops 201 zur Blockauswahl, wenn das Normalmodussignal ON ist.
  • Die MS-Flipflops 201 zur Blockauswahl speichern die zugeführten Daten zwischen, indem der interne Takt θ1 und der invertierte interne Takt /θ1 genutzt werden. Ausgangssignale von den MS-Flipflops 201 zur Blockauswahl zum Auswählen eines der Blöcke 50 werden an die Decodiereinheit 205 geliefert.
  • Die Decodiereinheit 205 enthält mehrere NAND-Schaltungen 221, mehrere NAND-Schaltungen 223, mehrere Inverter 222 und mehrere Inverter 224. Die Decodiereinheit 205 empfängt das Signal Auswählen oder Select vom MS-Flipflop 207 zur Signalabgabe-Zeitsteuerung und gibt ein Auswahlsignal für die Blöcke 50 ab, wenn das Signal Select HIGH ist. Wenn (X9, X10, X11) z. B. (1, 1, 0) ist, wird nur ein Auswahlsignal, das an einen dritten der Blöcke 50 geliefert wird, HIGH.
  • Jedes der MS-Flipflops 202 für Befehle empfängt ein Signal, das einen Burst-Typ angibt, ein Signal, das eine obligatorische oder Zwangs-Vorladung angibt, oder dergleichen vom Befehlsdecodierer 15 und speichert das empfangene Signal zwischen. Das zwischengespeicherte Signal wird über die aus Invertern 231 bestehende Ansteuerschaltung 206 an jeden der Blöcke 50 geliefert.
  • Das MS-Flipflop 203 zur automatischen Vorladung empfängt ein Signal, das eine automatische Vorladung angibt, vom Befehlsdecodierer 15 und speichert das empfangene Signal zwischen. Das zwischengespeicherte Signal wird über die Ansteuerschaltung 206 nach einer weiteren Zwischenspeicherung durch das MS-Flipflop 204 zur automatischen Vorladung für die Zeitlageneinstellung an jeden der Blöcke 50 geliefert.
  • Auf diese Weise liefert der Globalreihendisponent 41 das Auswahlsignal und den Befehl zum Anzeigen der Operation an den ausgewählten der Blöcke 50.
  • Wie in 12 gezeigt ist, enthält ferner der Globalreihendisponent 41 mehrere Modenauswahlschaltungen 200, mehrere MS-Flipflops 240 zur Reihenadreßauswahl, eine Decodiereinheit 241 und eine Gatter-Einheit 242 zur Reihenadreßauswahl.
  • Die Schaltungen 200 zur Reihenadreß-Modenauswahl sind die gleichen Schaltungen wie die Modenauswahlschaltungen 200 von 11 und empfangen ein Signal, um einen Modus anzugeben, Adreßsignale X0 bis X8 und /X0 bis /X8 zum Anzeigen einer Reihenadresse und Adreßsignale X0C bis X8C zum Anzeigen einer Auffrischungsmodus-Reihenadresse. Die Schaltungen 200 zur Reihenadreß-Modenauswahl wählen dann geeignete Adreßsignale aus, die mit dem angegebenen Modus übereinstimmen. Die MS-Flipflops 240 zur Reihenadreßauswahl speichern die Signale von den Schaltungen 200 zur Reihenadreß-Modenauswahl zwischen, indem der interne Takt 81 und der inverse interne Takt /θ1 genutzt werden. Die Decodiereinheit 241 ist eine Schaltung der gleichen Art wie die Decodiereinheit 205 von 11 und decodiert Adreßsignale von den MS-Flipflops 240 zur Reihenadreßauswahl, um ein decodiertes Adreßsignal abzugeben. Dieses decodierte Adreßsignal wird für einen Zyklus nach der Eingabe des Signals Select abgegeben. Die Gatter-Einheit 242 zur Reihenadreßauswahl gibt das höchstwertige Bit X8 der Reihenadresse und das höchstwertige Bit /X8 der invertierten Reihenadresse für einen Zyklus nach der Einspeisung des Signals Select ab.
  • Auf diese Weise liefert der Globalreihendisponent 41 an den ausgewählten der Blöcke 50 die Reihenadresse zusätzlich zum Auswahlsignal und den Befehl zum Anzeigen der Operation.
  • 13 ist ein Schaltungsdiagramm des Spaltendisponenten 44. Der Spaltendisponent 44 von 13 enthält mehrere Schaltungen 200 zur Spaltenadreß-Modenauswahl, mehrere MS-Flipflops 240 zur Spaltenadreßauswahl, eine Decodiereinheit 241, eine Gatter-Einheit 242 zur Spaltenadreßauswahl und das MS-Flipflop 207 zur Signalabgabe-Zeitsteuerung. Die Konfiguration des Spaltendisponenten 44 von 13 ist die gleiche wie diejenige des Reihenadreßaus wahlteils des in 12 gezeigten Globalreihendisponenten 41. Der einzige Unterschied ist, daß die eingespeisten Adreßsignale keine Reihenadreßsignale wie in 12, sondern Spaltenadreßsignale Y0 bis Y6 und /Y0 bis /Y6 vom Adreß-Vordecodierer 13 und die Spaltenadreßsignale Y0C bis Y6C vom Burst-Adreßzähler 45 sind. Da die Schaltungskonfiguration und die Operation von 13 die gleichen wie diejenigen von 12 sind, wird deren Beschreibung weggelassen.
  • 14 ist ein Schaltungsdiagramm des Lokalreihendisponenten 51. Wie in 14 gezeigt ist, enthält der Lokalreihendisponent 51 eine Prüfeinheit 401 für eine illegale Eingabe, eine Wortleitungs-Auswahleinheit 402, eine Lesesignal-Erzeugungseinheit 403, eine Vorladungssignal-Erzeugungseinheit 404, eine Einheit 405 für Vorladungsmodusoperationen und mehrere MS-Flipflops 406 bis 409.
  • Die MS-Flipflops 406 bis 409 empfangen Signale, die die 16-Burst-Länge, die 8-Burst-Länge, die 4-Burst-Länge und die Zwangs- oder obligatorische Burst-Operation angeben, und speichern diese Signale zwischen. Ausgaben der MS-Flipflops 406 bis 409 werden von der Lesesignal-Erzeugungseinheit 403, der Vorladungssignal-Erzeugungseinheit 404 und der Einheit 405 für Vorladungsmodusoperationen verwendet.
  • Die illegale Eingaben prüfende Einheit 401 enthält NAND-Schaltungen 421 und 422 und Inverter 423 und 424. Die illegale Eingaben prüfende Einheit 401 detektiert einen Zustand wie z. B. aufeinanderfolgende Zugriffe auf den gleichen der Blöcke 50, was eine Störung der Pipeline-Operation hervorruft, und gibt ein Signal für eine illegale Eingabe ab, das eine Detektion einer illegalen Eingabe anzeigt. In 14 ist als ein Beispiel eine Schaltung zum Erzeugen eines Signals für eine illegale Eingabe dargestellt, wenn während einer Vorladungsoperation der gleiche der Blöcke 50 ausgewählt wird.
  • Die illegale Eingaben prüfende Einheit 401 empfängt das Blockauswahlsignal zum Auswählen des passenden oder entsprechenden der Blöcke 50 vom Globalreihendisponenten 41. Ein Vorladungssignal, das intern so erzeugt wird, daß es während der Vorladungsoperation ON ist, und das Blockauswahlsignal werden in die NAND-Schaltung 421 eingespeist. Eine Ausgabe der NAND-Schaltung 421 ist LOW, nur wenn die Blockauswahl während der Vorladungs operation vorgenommen wird, um so die Detektion einer illegalen Eingabe anzuzeigen. Basierend auf diesem Ausgangssignal kann eine geeignete Maßnahme ergriffen werden, um den Globalreihendisponenten 41 zu veranlassen, die Blockauswahl zu verzögern, oder den Globalreihendisponenten 41 zu veranlassen, die Blockauswahl des entsprechenden Blocks zu ignorieren.
  • In der illegale Eingaben prüfenden Einheit 401 empfängt die NAND-Schaltung 422 eine Inversion des Vorladungssignals vom Inverter 423 und das Blockauswahlsignal. Der mit einem Ausgang der NAND-Schaltung 422 verbundene Inverter 424 liefert somit das Signal an die Wortleitungs-Auswahleinheit 402, nur wenn die Vorladungsoperation nicht im Gange ist.
  • Die Wortleitungs-Auswahleinheit 402, die das Blockauswahlsignal empfängt, welches nach dem ersten Zyklus des internen Taktes θ1 HIGH ist, gibt während der ersten zwei Zyklen des internen Taktes θ1 (entsprechend 8 Zyklen des Strobe-Signals Strobe) ein Wortleitungsauswahlsignal ab, um eine Wortleitung (Reihenadresse) auszuwählen. Die Wortleitungs-Auswahleinheit 402 enthält MS-Flipflops 431 und 432, eine NOR-Schaltung 433 und einen Inverter 434. Die MS-Flipflops 431 und 432 bilden ein Schieberegister, welches das Blockauswahlsignal bei jedem Zyklus basierend auf dem internen Takt θ1 (und /θ1) nach rechts verschiebt. Die NOR-Schaltung 433, die Ausgaben der MS-Flipflops 431 und 432 empfängt, erzeugt somit eine LOW-Ausgabe während der ersten zwei Zyklen. Der Inverter 434 gibt somit das Wortleitungsauswahlsignal ab, das während der ersten beiden Zyklen HIGH ist.
  • Der Grund, warum das Wortleitungsauswahlsignal für die ersten beiden Zyklen HIGH ist, ist, weil die Wortleitungsauswahloperation (Operation Auswählen oder Select) und die Operation zum Übertragen von Daten zum Leseverstärker 58 (Operation Boost) insgesamt zwei Zyklen erfordern, wie in den Ablaufplänen der 4A bis 4L gezeigt ist.
  • Die Einheit 403 zur Lesesignalerzeugung empfängt ein HIGH-Signal während des zweiten Zyklus von der Wortleitungs-Auswahleinheit 402 und gibt von einem dritten Zyklus an beginnend während einer gemäß dem Burst-Typ variablen oder veränderlichen Periode ein Lesesignal ab. Die Einheit 403 zur Lesesignalerzeugung enthält MS-Flipflops 441 bis 444, NAND-Schaltungen 445 bis 450, eine NOR-Schaltung 451, Inverter 452 bis 454 und eine NOR-Schaltung 455.
  • Das MS-Flipflop 441 empfängt während des zweiten Zyklus ein HIGH-Signal und erzeugt während des dritten Zyklus ein HIGH-Signal. Das HIGH-Signal während des dritten Zyklus wird an die NAND-Schaltungen 446, 449 und 450 geliefert.
  • In der Periode vor dem dritten Zyklus sind die Ausgaben der NAND-Schaltungen 446, 449 und 450 HIGH, da die Ausgabe des MS-Flipflop 441 LOW ist. Eine Ausgabe des Inverters 452 ist somit LOW. Da eine Ausgabe des MS-Flipflop 442 LOW ist, ist eine Ausgabe der NOR-Schaltung 451 HIGH. Ausgaben der MS-Flipflops 443 und 444 sind ebenfalls LOW, so daß Ausgaben der Inverter 453 und 454 HIGH sind, was dadurch zur Folge hat, daß beide Ausgaben der NAND-Schaltungen 447 und 448 LOW sind. Eine Ausgabe der NOR-Schaltung 445 ist somit HIGH. Als Folge sind in der Periode vor dem dritten Zyklus zwei Eingaben der NAND-Schaltung 445 HIGH, so daß die Ausgabe der Einheit 403 zur Lesesignalerzeugung LOW ist. Nur wenn zumindest eine dieser beiden Eingaben LOW wird, wird die Ausgabe der Erzeugung 403 zur Erzeugung der Lesesignalerzeugung HIGH werden.
  • Im dritten Zyklus wird die Ausgabe der NAND-Schaltung 446 LOW, wenn die 16-Burst-Länge ausgewählt wird. Alternativ dazu wird die Ausgabe der NAND-Schaltung 449 LOW, wenn die 8-Burst-Länge ausgewählt wird. Alternativ dazu wird die Ausgabe der NAND-Schaltung 450 LOW, wenn die 4-Burst-Länge ausgewählt wird. Daher wird ungeachtet des ausgewählten Burst-Modus das Lesesignal während des dritten Zyklus HIGH.
  • Wenn der 4-Burst-Modus ausgewählt wird, wird beim dritten Zyklus die Ausgabe der NAND-Schaltung 448 HIGH. Diese Ausgabe wird vom MS-Flipflop 461 am Ende einer Operation der Einheit 403 zur Lesesignalerzeugung gelesen. Die Einheit 403 zur Lesesignalerzeugung erzeugt nämlich das Lesesignal, das nur während des dritten Zyklus HIGH ist.
  • Wenn der 8-Burst-Modus ausgewählt wird, wird die Ausgabe der NAND-Schaltung 447 während des dritten Zyklus HIGH, so daß die Ausgabe des MS-Flipflop 444 während eines vierten Zyklus HIGH wird. Die Ausgabe des MS-Flipflop 444 setzt die Ausgabe der NAND-Schaltung 448 über den Inverter 454 HIGH. Daher wird die Ausgabe der NOR-Schaltung 455 LOW, so daß die Einheit 403 zur Lesesignalerzeugung während des vierten Zyklus ein HIGH-Signal erzeugt. Die HIGH-Ausgabe der NAND-Schaltung 448 wird an einem Ende der Operation der Einheit 403 zur Lesesignalerzeugung vom MS-Flipflop 461 gelesen. Die Einheit 403 zur Lesesignalerzeugung erzeugt nämlich das Lesesignal, welches während des dritten und des vierten Zyklus HIGH ist.
  • Wenn der 16-Burst-Modus ausgewählt wird, wird die Ausgabe des Inverters 452 während des dritten Zyklus HIGH, so daß die Ausgabe des MS-Flipflop 442 während des vierten Zyklus HIGH wird. Die Ausgabe der NOR-Schaltung 451 wird daher LOW, so daß die Einheit 403 zur Lesesignalerzeugung während des vierten Zyklus ein HIGH-Signal abgibt. Durch die HIGH-Ausgabe des MS-Flipflop 442 wird die Ausgabe des MS-Flipflop 443 während eines fünften Zyklus HIGH. Die HIGH-Ausgabe des MS-Flipflop 443 macht die Ausgabe der NAND-Schaltung 447 HIGH. Als Folge wird die Ausgabe der NOR-Schaltung 455 LOW, und die Einheit 403 zur Lesesignalerzeugung gibt während des fünften Zyklus ein HIGH-Signal ab. Die HIGH-Ausgabe der NAND-Schaltung 447 wird in das MS-Flipflop 444 eingegeben, so daß die Ausgabe des MS-Flipflop 444 während eines sechsten Zyklus HIGH wird. Die Ausgabe des MS-Flipflop 444 macht die Ausgabe der NAND-Schaltung 448 über den Inverter 454 HIGH. Mit der HIGH-Ausgabe der NAND-Schaltung 448 wird die Ausgabe der NOR-Schaltung 455 LOW. Die Einheit 403 zur Lesesignalerzeugung gibt somit während des sechsten Zyklus ein HIGH-Signal ab. Die HIGH-Ausgabe der NAND-Schaltung 448 wird an einem Ende der Operation der Einheit 403 zur Lesesignalerzeugung vom MS-Flipflop 461 gelesen. Die Einheit 403 zur Lesesignalerzeugung erzeugt nämlich das Lesesignal, welches während des dritten Zyklus, des vierten Zyklus, des fünften Zyklus und des sechsten Zyklus HIGH ist.
  • Die Einheit 404 zur Vorladungssignalerzeugung erzeugt ein Vorladungssignal bei einer vorbestimmten Zeitlage, wenn der Vorladungsmodus ausgewählt ist. Das an das MS-Flipflop 461 bei einem gegebenen Zyklus gelieferte HIGH-Signal wird einen Zyklus später vom MS-Flipflop 461 zwischengespeichert, um eine HIGH-Ausgabe zu erzeugen. Die NAND-Schaltung 464, die die Ausgabe des MS-Flipflop 461 an einem ihrer Eingänge empfängt, empfängt an ihrem anderen Eingang eines Ausgabe der Einheit 405 für eine Vorladungsmodusopera tion. Wenn beide Eingaben HIGH sind, wird die Ausgabe der NAND-Schaltung 464 LOW. In diesem Fall wird die Ausgabe der NAND-Schaltung 463 HIGH, so daß die Ausgabe der Einheit 404 zur Vorladungssignalerzeugung HIGH wird. Die HIGH-Ausgabe der NAND-Schaltung 463 wird vom MS-Flipflop 462 gelesen, und somit erzeugt die Einheit 404 zur Vorladungssignalerzeugung ebenfalls während eines nächsten Zyklus eine HIGH-Ausgabe.
  • Die Vorladungsoperation wird nämlich während des vierten und fünften Zyklus ausgeführt, wenn der 4-Burst-Modus ausgewählt ist. Alternativ dazu wird die Vorladungsoperation während des fünften und sechsten Zyklus ausgewählt, wenn der 8-Burst-Modus ausgewählt ist. Alternativ dazu wird die Vorladungsoperation während des siebten und achten Zyklus ausgeführt, wenn der 16-Burst-Modus ausgewählt ist.
  • Die Einheit 405 für Vorladungsmodusoperationen wird verwendet, um die Vorladungsoperation einzuleiten, wenn der Vorladungsmodus ausgewählt ist. Die Einheit 405 für Vorladungsmodusoperationen enthält MS-Flipflops 471 bis 477, NAND-Schaltungen 478 bis 482 und Inverter 483 bis 485. Die MS-Flipflops 471 bis 477 bilden ein Schieberegister, das ein geliefertes Vorladungssignal sukzessiv nach rechts verschiebt. Die Ausgabe des MS-Flipflop 473 wird somit während des dritten Zyklus HIGH.
  • Wenn der 4-Burst-Modus angegeben ist, wird die Ausgabe der NAND-Schaltung 480 während des dritten Zyklus LOW, so daß die Ausgabe der NAND-Schaltung 477 HIGH wird. Die Ausgabe des MS-Flipflop 477 wird somit während des vierten Zyklus HIGH. Die Ausgabe des MS-Flipflop 477 wird an einen Eingang der NAND-Schaltung 464 der Einheit 404 zur Vorladungssignalerzeugung geliefert. Wenn die Ausgabe des MS-Flipflop 477 während des vierten Zyklus HIGH wird, wird auch die andere Eingabe der NAND-Schaltung 464 HIGH, so daß die Ausgabe der NAND-Schaltung 464 LOW wird. Folglich wird die Ausgabe der Einheit 404 zur Vorladungssignalerzeugung während des vierten Zyklus wie vorher beschrieben HIGH.
  • Wenn die 8-Burst-Operation angezeigt ist, wird die Ausgabe der NAND-Schaltung 479 während des dritten Zyklus LOW, so daß die Ausgabe der NAND-Schaltung 481 HIGH wird. Folglich wird die Ausgabe des MS-Flipflop 476 während des vierten Zyklus HIGH. Die Ausgabe des MS-Flipflop 476 wird über den Inverter 485 und die NAND-Schaltung 482 an das MS-Flipflop 477 geliefert. Als Folge wird die Ausgabe des MS-Flipflop 477 während des fünften Zyklus HIGH. Während des fünften Zyklus wird daher die Ausgabe der Einheit 404 zur Vorladungssignalerzeugung HIGH.
  • Wenn die 16-Burst-Operation ausgewählt ist, wird die Ausgabe der NAND-Schaltung 478 während des dritten Zyklus LOW, so daß die Ausgabe des Inverters 483 HIGH wird. Die Ausgabe des MS-Flipflop 474 wird somit während des vierten Zyklus HIGH. Die Ausgabe des MS-Flipflop 475 wird dann während des fünften Zyklus HIGH. Die Ausgabe des MS-Flipflop 475 wird über den Inverter 484 und die NAND-Schaltung 481 an das MS-Flipflop 476 geliefert. Folglich wird die Ausgabe des MS-Flipflop 476 während des sechsten Zyklus HIGH. Die Ausgabe des MS-Flipflop 476 wird über den Inverter 485 und die NAND-Schaltung 482 an das MS-Flipflop 477 geliefert. Die Ausgabe des MS-Flipflop 477 wird während des siebten Zyklus HIGH. Demgemäß wird die Ausgabe der Einheit 404 zur Vorladungssignalerzeugung während des siebten Zyklus HIGH.
  • Auf diese Weise führt, wenn einer der Blöcke 50 ausgewählt ist, der Globalreihendisponent 51 des ausgewählten Blocks die Wortleitungsauswahloperation, die Datenleseoperation und die Vorladungsoperation aus. Der Lokalreihendisponent 51 steuert auch die Operationszeitlagen der obigen Operation basierend auf dem ausgewählten Burst-Typ, dem ausgewählten Vorladungs-Typ etc.
  • Der Lokalreihendisponent 51 von 14 ist nur ein Beispiel, und andere Variationen können ins Auge gefaßt werden. Es ist auch offensichtlich, daß die Datenschreiboperation in der gleichen Zeitlage wie diejenige der Datenleseoperation, die oben beschrieben wurde, ausgeführt werden kann. Die Funktionen des Lokalreihendisponenten 51 können ferner im Globalreihendisponent 41 enthalten sein. In diesem Fall ist ein die Konfiguration von 2B gemäß der vorliegenden Erfindung verwendender DRAM vorgesehen. Diese Variation wird erreicht, indem die Schaltung des Lokalreihendisponent 51 in den Globalreihendisponent 41 eingebaut wird und die Steuerleitungen zum Transportieren der Operationsanweisungen zu jedem der Blöcke 50 vorgesehen werden. Die Modifikation, die notwendig ist, um diese Variation zu erreichen, kann dem Fachmann bekannt sein, aber deren ausführliche Beschreibung wird später als eine zweite Ausführungsform geliefert.
  • 15 ist ein Schaltungsdiagramm einer Schaltung, um auf den Leseverstärker 58 einer ausgewählten Spalte eines ausgewählten Blocks zuzugreifen. Die Schaltung von 15 enthält zwei PMOS-Transistoren 500 und 501, einen Leseverstärker 58 mit zwei NMOS-Transistoren 502 und 503 und vier NMOS-Transistoren 504 bis 507. Diese Schaltung enthält auch ein Paar Bitleitungen BIT und /BIT und ein Paar Datenbusleitungen DB und /DB (Bus 60).
  • In 15 werden, wenn sowohl das Blockauswahlsignal als auch das Spaltenauswahlsignal HIGH werden, die NMOS-Transistoren 504 und 505, die in Reihe geschaltet sind, und die NMOS-Transistoren 506 und 507, die in einer anderen Reihe geschaltet sind, eingeschaltet. Auf diese Weise wird das Lesen der Daten vom Leseverstärker 58 zu den Datenbusleitungen DB und /DB und das Schreiben von der Datenbusleitung DB und /DB zum Leseverstärker 58 möglich.
  • 16 ist ein Schaltungsdiagramm einer Schaltung zur Parallel-Seriell-Umwandlung für die Chipausgabe. 17A bis 17E sind Zeitdiagramme von Signalen, die in der Schaltung von 16 genutzt werden. In der ersten Ausführungsform eines DRAM gemäß der vorliegenden Erfindung liest eine Datenleseoperation 4 Datenbits parallel und wandelt sie zur Zeit der Datenausgabe in serielle Daten um, wie vorher mit Verweis auf den Ablaufplan jedes in 4A bis 4L gezeigten Blocks beschrieben wurde. Die Schaltung von 16 ist eine Schnittstellenschaltung, um die 4-Bit-Daten von parallelen in serielle Daten umzuwandeln, um so die Daten vom DRAM-Chip der vorliegenden Erfindung auszugeben.
  • Die Schaltung von 16 enthält Puffer 520 mit drei Zuständen und einen Ausgabepuffer 521. Jeder der Puffer 520 mit drei Zuständen empfängt über den 4-Bit-Paralleldatenbus Daten und wird mit internen Takten H, I, J und K, dargestellt in 17B bis 17E, versorgt, die vom Signal Φ3 von 17A ausgelöst werden. Der interne Takt H, I, J und K werden erhalten, indem das Signal Φ3 anstelle des A-Signals an die gleiche Schaltung wie der 1/2-Frequenzteiler 102 von 8 geliefert werden, wo die Ausgaben der Signale Φ1, Φ2 Φ3 und Φ4 durch diese internen Takte H, I, J bzw. K ersetzt werden.
  • In jedem der Puffer 520 mit drei Zuständen wird, wenn der zugeführte interne Takt HIGH ist, eine Ausgabe einer NAND-Schaltung 524 HIGH, und eine Ausgabe einer NOR-Schaltung 525 wird LOW, so daß die Transistoren 522 und 523 ausgeschaltet werden. Unter dieser Bedingung ist der Ausgang des Puffers 520 mit drei Zuständen potentialfrei. Wenn der zugeführte interne Takt LOW ist, läßt der Puffer 502 mit drei Zuständen die Eingabedaten vom Datenbus zu seinem Ausgang durch. Der Ausgabepuffer 521, der ein Strobe-Signal mit der gleichen Phase wie das eingespeiste Strobe-Signal nutzt, hält die von den Puffern 520 mit drei Zuständen gelieferten Daten. Demgemäß liefern jedesmal, wenn die internen Takte N, I, J und K sukzessiv LOW werden, die Puffer 520 mit drei Zuständen sequentiell die Daten an den Ausgabepuffer 521, der die Daten aus dem Chip ausgibt.
  • Mehrere Schaltungen von 16 sind so vorgesehen, daß sie der Anzahl der Ausgabestifte des Chips entsprechen. Falls z. B. die Anzahl der Ausgabestifte des DRAM der vorliegenden Erfindung 16 beträgt, sind 16 gleiche Schaltungen wie die Schaltung von 16 vorgesehen. Ebenso sind, falls die Anzahl von Eingabestiften des DRAM 16 beträgt, die gleichen 16 Schaltungen wie die Schaltung von 7 vorgesehen.
  • 18 ist eine veranschaulichende Zeichnung, die ein Beispiel einer Zuordnung von Blöcken innerhalb des DRAM-Chips der vorliegenden Erfindung zeigt. Wie in 18 gezeigt ist, ist ein Block (Seitenblock) als ein Satz aus 512 Wortleitungen (engl. word-lines) (Reihenadressen) ausgebildet, von denen jede 64 Bits entspricht. 32 derartige Blöcke werden dann zusammengesetzt, um einen 1 M-Speicher zu bilden. Falls der Chip 16 Ausgabestifte aufweist, werden 16 derartige Speicher zusammengesetzt, um einen Chip zu bilden.
  • Die oben beschriebene Ausführungsform des DRAM gemäß der vorliegenden Erfindung kann auf einen herkömmlichen SDRAM angewendet werden. 19A bis 19L sind veranschaulichende Zeichnungen, die Ablaufpläne von Blöcken des SDRAM gemäß der vorliegenden Erfindung zeigen, wenn die Burst-Länge 1 ist und die CAS-Latenz 1 ist.
  • Jeder Block ist anfangs im Bereit-Zustand. Wenn der Globalreihendisponent 41 einen der Blöcke 50 auswählt, wählt der Lokalreihendisponent 51 in dem ausgewählten der Blöcke 50 eine Wortleitung bei einem ersten Zyklus des internen Taktes Φ1 aus, indem die Anweisung Select/Boost genutzt wird. Bei einem zweiten Zyklus werden Daten, die in einer mit der ausgewählten Wortlei tung verbundenen Speicherzelle gespeichert sind, zum Leseverstärker 58 übertragen. Bei einem dritten Zyklus werden die Daten gemäß der Anweisung Read gelesen. Da die Burst-Länge in diesem Fall 1 ist, wird das Lesen der Daten nur einmal ausgeführt, wobei 4 Bits der Daten während 4 Zyklen des Strobe-Signals sukzessiv ausgelesen werden. Der Lokalreihendisponent 51 führt die Anweisung Vorladen oder Precharge nach der Anweisung Read aus. Die Bitleitungen werden folglich vorgeladen, um den ausgewählten der Blöcke 51 in den Bereit-Zustand zu versetzen.
  • 20 ist ein Blockdiagramm eines DRAM gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Die zweite Ausführungsform des DRAM, dargestellt in 20, entspricht der Konfiguration von 2B. In 20 wird auf die gleichen Elemente wie diejenigen von 3 durch die gleichen Ziffern verwiesen, und deren Beschreibung wird weggelassen.
  • Der DRAM von 20 gemäß der zweiten Ausführungsform der vorliegenden Erfindung enthält den Globalreihendisponenten 41A und mehrere Blöcke 50A. Der Globalreihendisponent 41A enthält einen Decodierer 65 für einen Globalreihendisponenten, eine Auswahleinheit 61, eine Lese/Schreibeinheit 62, eine Vorladungseinheit 63 und eine Reihenadreßsignaleinheit 64. Jeder der Blöcke 50A enthält eine Einheit 51A zur Zwischenspeicherung einer Anweisung/ausgewählten Reihe anstelle des Lokalreihendisponenten 51 und des Reihenadreßregisters 52 von 3.
  • Der Globalreihendisponent 41A empfängt die Adresse, den Modus und den Befehl von Eingabeschaltung 10 von 3. Der Globalreihendisponent 41A empfängt auch den internen Takt vom Generator 23 für interne Takte und disponiert die Operationen für jeden der Blöcke 50A. Der Globalreihendisponent 51A versorgt nämlich einen ausgewählten der Blöcke 50A mit Anweisungen bezüglich der Wortleitungsauswahl, der Lese/Schreiboperation, der Vorladungsoperation etc. gemäß dem empfangenen Befehl. Auf diese Weise läßt der Globalreihendisponent 41A den ausgewählten der Blöcke 50A Operationen wie z. B. die Vorladungsoperation, die Auffrischungs- oder Aktualisierungsoperation etc. ausführen.
  • Der Globalreihendisponent-Decodierer 65 des Globalreihendisponenten 41A decodiert den empfangenen Befehl und den empfangenen Modus und lie fert entsprechende decodierte Signale an die Auswahleinheit 61, die Lese/Schreibeinheit 62, die Vorladungseinheit 63 und die Reihenadreßsignaleinheit 64. Die Reihenadreßsignaleinheit 64 erzeugt ein Adreßsignal, das eine Reihenadresse angibt, um eine Reihenadresse eines ausgewählten Blocks 50 auszuwählen. Die Auswahleinheit 61, die Lese/Schreibeinheit 62 und die Vorladungseinheit 63 erzeugen ein Wortleitungsauswahlsignal, ein Lese/Schreibsignal bzw. das Vorladungssignal zu vorbestimmten Zeitlagen, um sie an den ausgewählten der Blöcke 50A zu liefern. Die Auswahleinheit 61, die Lese/Schreibeinheit 62 und die Vorladungseinheit 63 können implementiert werden, indem Konfigurationen der entsprechenden Teile des in 14 gezeigten Lokalreihendisponenten 51 verwendet werden. Die Reihenadreßsignaleinheit 64 kann in der gleichen Konfiguration wie derjenigen des Reihenadressen erzeugenden Teils des in 12 gezeigten Globalreihendisponenten 41 implementiert sein.
  • Der ausgewählte der Blöcke 50A bestimmt die auszuwählende Wortleitung basierend auf dem vom Globalreihendisponenten 41A gelieferten Reihenadreßsignal und führt die Operationen entsprechend dem Wortleitungsauswahlsignal, dem Lese/Schreibsignal und dem Vorladungssignal aus. Das Reihenadreßsignal, das Wortleitungsauswahlsignal, das Lese/Schreibsignal und das Vorladungssignal werden in der Einheit 51A zur Zwischenspeicherung einer Anweisung/ausgewählten Reihe gespeichert.
  • 21 ist ein Schaltungsdiagramm, das eine Schaltungskonfiguration um die Einheit 51A zur Zwischenspeicherung einer Anweisung/ausgewählten Reihe eines der Blöcke 50A zeigt.
  • In der zweiten Ausführungsform der vorliegenden Erfindung werden, wie in 21 gezeigt ist, jedes Signal des Wortleitungsauswahlsignals, des Lese/Schreibsignals und des Vorladungssignals über 4-Bit-Adreßleitungen (8 Leitungen, die tatsächlich weitere 4 Leitungen zur Komplementdarstellung enthalten) gesendet. Das Wortleitungsauswahlsignal ist nämlich 4-Bit-Adreßsignalen X9 bis X12 zugeordnet, das Lese/Schreibsignal ist ebenfalls den 4-Bit-Adreßsignalen X9 bis X12 zugeordnet, und das Vorladungssignal ist ferner den 4-Bit-Adreßsignalen X9 bis X12 zugeordnet. Durch Verwenden der 4-Bit-Adreßsignale des Wortleitungsauswahlsignals wird dann beispielsweise eine Auswahl einer Wortleitung dem ausgewählten der Blöcke 50A angewiesen.
  • Die zweite Ausführungsform der vorliegenden Erfindung verwendet nämlich vordecodierte Adreßsignale zur Auswahl der Blöcke 50A und ist von der Konfiguration von 2B verschieden, die eine Steuerleitung zur Blockauswahl aufweist, die für jeden Block bezüglich jeder Anweisung vorgesehen ist. Eine solche Konfiguration der zweiten Ausführungsform macht es möglich, die Anzahl der Steuerleitungen zu reduzieren, während das gleiche Prinzip wie dasjenige von 2B genutzt wird.
  • Die Einheit 51A zur Zwischenspeicherung einer Anweisung/ausgewählten Reibe eines der Blöcke 50A in 21 empfängt ein Reihenadreßsignal, das eine ausgewählte Reihe angibt, und liest die Adreßsignale, die jede Anweisung repräsentieren, synchron mit dem Signal Φ1. Die Einheit 51A zur Zwischenspeicherung einer Anweisung/ausgewählten Reihe enthält Einheiten 600 und 601 zur Zwischenspeicherung von Wortleitungsauswahlsignalen, eine Einheit 602 zur Zwischenspeicherung von Lesesignalen, eine Einheit 603 zur Zwischenspeicherung von Vorladungssignalen und mehrere Einheiten 604 zur Zwischenspeicherung ausgewählter Wortleitungen.
  • Die Einheit 600 zur Zwischenspeicherung von Wortleitungsauswahlsignalen enthält MS-Flipflops 611 und 612 zum Zwischenspeichern des Wortleitungsauswahlsignals. Die Einheit 601 zur Zwischenspeicherung von Wortleitungsauswahlsignalen enthält MS-Flipflops 621 und 622 zum Zwischenspeichern des Wortleitungsauswahlsignals. Die Einheit 602 zur Zwischenspeicherung von Lesesignalen enthält ein MS-Flipflop 631 zum Zwischenspeichern des Lesesignals. Die Einheit 603 zur Zwischenspeicherung von Vorladungssignalen enthält MS-Flipflops 641 und 642 zum Zwischenspeichern des Vorladungssignals. Jede der Einheiten 604 zur Zwischenspeicherung ausgewählter Wortleitungen speichert die Daten, die die Auswahl einer entsprechenden Wortleitung anzeigen. Eine Operation jedes der Elemente wie z. B. Inverter, NAND-Schaltungen, NOR-Schaltungen, NMOS-Transistoren, PMOS-Transistoren etc. mit Ausnahme der oben identifizierten MS-Flipflops ist einfach und offensichtlich, so daß deren Beschreibung weggelassen wird. Später wird nur eine Gesamtoperation der Schaltung beschrieben.
  • Als VPP bezeichnete Gatter sind mit einer Pegel-Umwandlungsfunktion ausgestattet, um den HIGH-Pegel in einen Vpp-Pegel zu ändern. Diese Gatter entsprechen den Wortleitungstreibern 53 und 54 von 20. Ein Schaltungsteil, der PSA-, VPR- und NSA-Signale abgibt, entspricht dem Leseverstärkertreiber 55 von 20. In 21 werden WS-Signale zum Auswählen einer Wortleitung an die Speicherarrays 56 und 57 geliefert.
  • 22 ist ein Schaltungsdiagramm der Speicherarrays 56 und 57 und des Leseverstärkers 58 eines der Blöcke 50A. Jedes der WS-Signale, die auf der rechten Seite von 21 dargestellt sind, wird an die Schaltungen von 22 von deren linke Seite aus geliefert.
  • In 22 enthalten die Speicherarrays 56 und 57 mehrere Speicherzellen 650, mehrere NMOS-Transistoren 651 für die Vorladungsoperation und mehrere NMOS-Transistoren 652, die als Transfer-Gatter dienen. Wenn entweder ein UBEQ-Signal oder ein DBEQ-Signal HIGH wird (CBEQ ist ebenfalls HIGH), werden die NMOS-Transistoren 651 eingeschaltet, so daß die Bitleitungen BL1, /BL1 usw. vorgeladen werden. Wenn entweder ein UBLT-Signal oder ein DBLT-Signal HIGH wird, werden die NMOS-Transistoren 652 eingeschaltet, so daß die Bitleitungen mit dem Leseverstärker 58 elektrisch gekoppelt sind. Der Leseverstärker 58 hat die gleiche Konfiguration wie diejenige von 15, und deren Beschreibung wird weggelassen.
  • Mit Verweis auf 21 und 22 gibt das USEL-Signal, das eine Ausgabe der Einheit 600 zur Zwischenspeicherung von Wortleitungsauswahlsignalen ist, eine Wortleitungsauswahl für eine obere Hälfte des Blocks (Speicherarray 56) an. Das DSEL-Signal, das eine Ausgabe der Einheit 601 zur Zwischenspeicherung von Wortleitungsauswahlsignalen ist, gibt eine Wortleitungsauswahl für eine untere Hälfte des Blocks (Speicherarray 57) an. Ein Signal X0X1 ist ein Vordecodiersignal der X0-Adresse und der X1-Adresse und besteht tatsächlich aus vier Signalleitungen. Nur zwei Signalleitungen sind jedoch in 21 der Einfachheit halber der Figur dargestellt. Ein Signal X2X3X4 und ein Signal X5X6X7 sind ebenfalls Vordecodiersignale. Basierend auf diesen Signalen wird eine Wortleitung aus 256 (28 Wortleitungen) in der oberen Hälfte des Blocks ausgewählt.
  • Während der Zeit, in der das USEL-Signal HIGH ist, wird eine Wortleitung ausgewählt. Zur gleichen Zeit wird, wenn dieses USEL-Signal HIGH ist, das UBEQ-Signal (Vorladungssignal für die obere Hälfe) LOW, um die Vorladungsoperation zu beenden. Ist dieses USEL-Signal HIGH, wird auch das UBLT-Signal (Transfer-Gatter-Signal für die obere Hälfte) HIGH, um die Bitleitungen mit dem Leseverstärker 58 elektrisch zu koppeln.
  • Während diese Operationen für die obere Hälfte des Blocks durchgeführt werden, wird das DSEL-Signal LOW, so daß eine Wortleitungsauswahl für die untere Hälfe des Blocks nicht ausgeführt wird, und das DBEQ-Signal (Vorladungssignal für die untere Hälfte) wird HIGH, um die Vorladungsoperation durchzuführen. Das DBLT-Signal (Transfer-Gatter-Signal für die obere Hälfte) wird ebenfalls LOW, um die Bitleitungen vom Leseverstärker 58 zu trennen.
  • Ein Zyklus, nach dem das USEL-Signal HIGH wird, wird ferner ein SEL-Signal HIGH. Das Paar PSA/NSA (Steuerleitungen für den Leseverstärker) werden somit auf aktiv geschaltet, so daß Daten in den Speicherzellen 650 vom Leseverstärker 58 gelesen werden.
  • Zur Zeit der Leseoperation oder der Schreiboperation wird ein Lesesignal Read, das eine Ausgabe der Einheit 602 zur Zwischenspeicherung von Lesesignalen ist, HIGH. Somit wird entweder ein Signal RY0, das eine logische Summe des Lesesignals und der Spaltenadresse (Y0) ist, HIGH, oder ein entsprechendes Signal R/Y0 wird HIGH. An diesem Punkt wird irgendeiner der beiden Leseverstärker 58, die mit einer Spaltenauswahlleitung (CLS-Leitung) beim HIGH-Pegel gekoppelt sind, mit dem Datenbuspaar DB und /DB gekoppelt. Auf diese Weise werden die Daten vom Leseverstärker 58 gelesen, oder die Daten werden im Leseverstärker 58 geschrieben.
  • Um die Auswahl einer Wortleitung aufzuheben, wird zum erneuten Auswählen des Blocks das Vordecodiersignal für die Vorladungsoperation verwendet. Indem man so verfährt, wird jedes der USEL-, DSEL-, Lesen- oder Read- und SEL-Signale auf LOW geschaltet, so daß die vorher ausgewählte Wortleitung auf einen Nicht-Auswahl-Pegel zurückgesetzt ist, und die Vorladungsoperation wird gestartet.
  • Die vorliegende Erfindung ist ferner nicht auf diese Ausführungsformen beschränkt, sondern Variationen und Modifikationen können vorgenommen werden, ohne vom Umfang der vorliegenden Erfindung abzuweichen.

Claims (15)

  1. Speichervorrichtung mit mehreren Blöcken (2, 2A, 50, 50A), jeweils aufweisend: ein Array Speicherzellen (56, 57), die in einer Matrix angeordnet sind und mehrere Wortleitungen und mehrere Bitleitungen aufweisen; eine Wortleitungs-Auswahlschaltung (53, 54) zum Auswählen einer der Wortleitungen; eine Reihenadreß-Registerschaltung (51A, 52) zum Speichern einer Adresse der ausgewählten Wortleitung; Leseverstärker (58), die mit den Speicherzelten über die Bitleitungen verbunden sind, und zum Speichern von Daten der Speicherzellen (56, 57) der ausgewählten Wortleitung; und eine Vorladungsschaltung (651) zum Vorladen der Bitleitungen; und welche Speichervorrichtung ferner aufweist: einen Datenbus (60, DB, /DB) zum Lesen der Daten von den oder Schreiben der Daten in die Leseverstärker (58); welcher Speicher dadurch gekennzeichnet ist, dass er ferner aufweist: einen Globalreihendisponenten (41, 41A), um zwei oder mehr Blöcke sukzessiv auszuwählen, so daß die ausgewählten zwei oder mehr Blöcke gleichzeitig jeweilige Operationen durchführen, worin die jeweiligen Operationen zumindest zwei einer ersten Operation, die eine der Wortleitungen in einem ersten ausgewählten Block auswählt, einer zweiten Operation, die Daten zwischen den Verstärkern eines zweiten ausgewählten Blocks und dem Datenbus überträgt, und einer dritten Operation, die die Bitleitungen eines dritten ausgewählten Blocks vorlädt, einschließen; eine Prüfeinheit (401), um aufeinanderfolgende Zugriffe zu detektieren, die vom Globalreihendisponenten auf einen einzigen Block vorgenommen werden, dadurch veranlassend, daß der Globalreihendisponent die Blockauswahl des einzelnen Blocks verzögert oder ignoriert.
  2. Speichervorrichtung nach Anspruch 1, ferner mit einem Synchronsignal-Eingabemittel (20), um ein Strobe-Signal zu empfangen, das zum Synchronisie ren der mehreren Blöcke (2, 2A, 50, 50A) und des Globalreihendisponenten (41, 41A) verwendet wird.
  3. Speichervorrichtung nach Anspruch 2, ferner mit einem Eingabe/Ausgabemittel (10, 30), das ein Eingabe/Ausgabe-Synchronisiermittel (100A, 100B, 101A, 101B, 101C, 101D, 520, 521) zum Synchronisieren einer Signaleingabe und einer Signalausgabe mit dem Strobe-Signal enthält.
  4. Speichervorrichtung nach Anspruch 3, worin das Synchronsignal-Eingabemittel (20) ferner zusätzlich zu dem Strobe-Signal mindestens ein Signal empfängt, und das Eingabe/Ausgabe-Synchronisiermittel (100A, 100B, 101A, 101B, 101C, 101D) die Signaleingabe demultiplexiert, indem das zumindest eine Signal und das Strobe-Signal verwendet werden.
  5. Speichervorrichtung nach Anspruch 4, worin ein Zyklus des Demultiplexierens N (N: positive ganze Zahl) Zyklen des Strobe-Signals entspricht.
  6. Speichervorrichtung nach Anspruch 5, worin die ausgewählten zwei oder mehr Blöcke einmal in den N Zyklen des Strobe-Signals von einer der Operationen zu einer nächsten der Operationen umschalten.
  7. Speichervorrichtung nach Anspruch 3, worin das Synchronsignal-Eingabemittel (20) ferner zusätzlich zum Strobe-Signal mindestens ein Signal empfängt, und das Eingabe/Ausgabe-Synchronisiermittel (520, 521) die Signalausgabe multiplexiert, indem das zumindest eine Signal und das Strobe-Signal verwendet werden.
  8. Speichervorrichtung nach Anspruch 7, worin das Eingabe/Ausgabe-Synchronisiermittel (520, 521) aufweist: einen Bus; ein Mittel (520), um N (N: positive ganze Zahl) verschiedene Signale von Daten an den Bus bei verschiedenen Zeitsteuerungen zu liefern, indem mehrere Takte mit verschiedenen Phasen verwendet werden; und einen Ausgabepuffer (521), der mit dem Bus verbunden ist, um die N verschiedenen Signale von Daten zu empfangen, welcher Ausgabepuffer basierend auf dem Strobe-Signal die Signalausgabe von der Speichervorrichtung abgibt.
  9. Speichervorrichtung nach Anspruch 7, worin ein Zyklus des Multiplexierens N (N: positive ganze Zahl) Zyklen des Strobe-Signals entspricht.
  10. Speichervorrichtung nach Anspruch 4, ferner mit einem einen internen Takt erzeugenden Mittel (102), um interne Taktsignale zu erzeugen, indem eine Datenübertragung zwischen zwei Flipflops basierend auf vom Strobe-Signal abgeleiteten Signalen gesteuert wird, welche internen Taktsignale zum Synchronisieren des Eingabe/Ausgabemittels (10, 30), der mehreren Blöcke (2, 2A, 50, 50A) und des Globalreihendisponenten (41, 41A) verwendet werden.
  11. Speichervorrichtung nach Anspruch 1, ferner mit einem Eingabe/Ausgabemittel (10, 30), das eine Blockadresse empfängt, die einen der mehreren Blöcke (2, 2A, 50, 50A) angibt.
  12. Speichervorrichtung nach Anspruch 1, ferner mit: mehreren MOS-Schaltern (504, 505, 506, 507), die in Reihe angeordnet sind, um zwischen dem Datenbus (60, DB, /DB) und einem entsprechenden der Leseverstärker (58) zu verbinden, worin die mehreren MOS-Schalter (504, 505, 506, 507) eingeschaltet werden, um den einen der Leseverstärker (58) für eine Datenübertragung auszuwählen.
  13. Speichervorrichtung nach Anspruch 1, ferner mit: zwei Schaltern (504, 505, 506, 507), die in Reihe angeordnet sind, um zwischen dem Datenbus (60, DB, /DB) und einem entsprechenden der Leseverstärker (58) zu verbinden, worin die beiden Schalter (504, 505, 506, 507) eingeschaltet werden, um den einen der Leseverstärker (58) für eine Datenübertragung auszuwählen.
  14. Speichervorrichtung nach Anspruch 13, ferner mit Bitleitungen (BIT, /BIT), die mit den Speicherzellen (56, 57) verbunden sind, um Daten von den Speicherzellen (56, 57) zu den Leseverstärkern (58) zu übertragen, worin der Datenbus (60, DB, /DB) parallel zu den Bitleitungen (BIT, /BIT) ausgelegt ist.
  15. Speichervorrichtung nach Anspruch 13, worin einer der beiden Schalter (504, 505, 506, 507) durch ein Blockauswahlsignal zum Auswählen eines der mehreren Blöcke (2, 2A, 50, 50A) betätigt wird und der andere der beiden Schalter (504, 505, 506, 507) durch ein Spaltenauswahlsignal zum Auswählen einer von mehreren Spalten betätigt wird.
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