DE69726613T2

DE69726613T2 - Verfahren und vorrichtung zur konvertierung einer analogen stromstärke in ein digitales signal

Info

Publication number: DE69726613T2
Application number: DE69726613T
Authority: DE
Inventors: Nianxiong Tan
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 1996-05-07
Filing date: 1997-04-29
Publication date: 2004-10-14
Anticipated expiration: 2017-04-30
Also published as: SE9601747L; DE69726613D1; EP0976198B1; CN1217836A; SE516675C2; WO1997042712A1; CA2253488A1; CN1106712C; KR20000010717A; AU2797197A; TW330356B; EP0976198A1; SE9601747D0; US5990820A; JP2000509925A

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung betrifft ein Verfahren und eine Einrichtung zum Umsetzen eines Analogstroms in ein Digitalsignal; insbesondere betrifft diese Erfindung den Entwurf von Hochgeschwindigkeits-Pipeline-Analog-zu-Digital-Umsetzer bzw. A/D-Umsetzer, bei denen das Eingangsanalogsignal ein Strom ist.
HINTERGRUND DER ERFINDUNG
Traditionell sind CMOS-A/D-Umsetzer unter Verwendung von Switched-Capacitor-Technik bzw. der Technik geschalteter Kapazitäten entworfen worden. Aber diese Art von A/D-Umsetzern beanspruchen normaler Weise lineare Kondensatoren. In einem digitalen CMOS-Prozess ist nur eine Poly-Schicht verfügbar. Zum Erstellen linearer Kondensatoren in dem digitalen CMOS-Prozess werden zusätzliche Prozessschritte benötigt, die die Kosten erhöhen würden. Es ist demnach von Interesse, CMOS-A/D-Umsetzer in dem Digital-CMOS-Prozess zu entwerfen. Dies kann unter Verwendung der Strom-Modus-Methode erreicht werden, siehe beispielsweise: "Analog IC Design: the Curent-Mode-Approac" bzw. analoger Entwurf integrierter Schaltkreise: die Strom-Modus-Methode von C. Toumazou, F. J. Lidgey und D. G. Haig (Herausgeber), Peter Peregrinus Ltd., 1990 und "Switched-Currents: an Analogue Technique for Digital Technology" bzw. geschaltete Ströme: eine Analogtechnik für Digitaltechnologie von C. Toumazou, J. B. Hughes und N. C. Bettersby (Herausgeber), Peter Peregrinus Ltd., 1993.
Ein Hochgeschwindigkeits-Pipeline-A/D-Umsetzer wurde in "A CMOS transistor – 8-b 4,5 Ms/s pipelined analog-to-digital converter using fully-differential current-mode circuit techniques" C.-Y. Wu, C.-C. Chen und J.-J. Cho, IEEE J. Solid-State Circuits, Mai 1995, Seiten 522–532, präsentiert. In 1 ist dort eine 1-Bit-pro-Stufe-Architektur gezeigt. Der A/D-Umsetzer besteht aus einer Strom-Abtast- /Halteschaltung (S/H) 1 am Eingang und 8 identischen 1-Bit-Pipeline-Stufen bzw. hinternander geschaltete Stufen 2. Jede Stufe 2 enthält eine Strom-Abtast-/Halteschaltung 3 bzw. Strom-S/H-Schaltung 3, einen Zwischenstufenstromverstärker/Addierer 4, einen Stromkomparator 5 und Stromreferenzen 6.
Wenn der Eingangsstrom I_j positiv ist, ist der Ausgang des Stromkomparators EINS und der Reststrom zur nächsten Stufe ist (2I_j – I_ref). Wenn der Eingangsstrom I_j negativ ist, ist der Ausgang des Stromkomparators NULL und der Reststrom zur nächsten Stufe ist (2I_j + I_ref). Der Reststrom I_j+1 wird dann nur nächsten Stufe gesendet zum Bestimmen des nächsten Bit. Der abgetastete Eingangsstrom kann demnach einer Pipeline- bzw. Fließbandverarbeitung unterzogen werden zum sequenziellen Bestimmen seiner Digitalcodes.
In der praktischen Realisierung kann die Funktion von Multiplikation um 2 in der S/H-Schaltung unter Verwendung eines Stromspiegels realisiert werden, wie in der Bezugnahme "A CMOS transistor – only 8-b 4,5-Ms/s pipelined analog-to-digital converter using fully-differential current-mode circuit techniques". Jedoch schließen Stromspiegel zusätzliche zu der S/H-Schaltung kapazitive Last ein, welche die Geschwindigkeit beschränkt. Ein anderer Nachteil ist, dass jede Stufe in gleicher Weise behandelt wird und demnach der Energieverbrauch nicht optimiert werden kann.
In US-A-4894657: "Pipelined analog-to-digital architecture with parallel-autozero analog Signal processing" bezieht sich die Erfindung auf einen A/D-Umsetzer zum Umsetzen von Analogsignalen in Digitalsignale und insbesondere auf einen Pipeline-A/D-Umsetzer mit einer Kaskadenverbindung von A/D- D/A-Sub-Blöcken, jeweils zum Bestimmen partieller Bits eines Konversionsausgangs. Die zitierte Erfindung basiert auf der traditionellen Spannungs-Modus-Methode und ist demnach nicht im Betrachtungsbereich der Erfindung, wo eine Strom-Modus-Methode verwendet wird.
RESÜMEE DER ERFINDUNG
Zum Verbessern der Geschwindigkeit von Pipeline-Analog-zu-Digital-Umsetzern reduziert die vorliegende Erfindung kapatitive Last betrachtet durch den Ausgang jeder Stufe. Durch Abstimmen der Referenzströme reduzieren das Verfahren und die Einrichtung gemäß der Erfindung auch den Energieverbrauch. Es ist möglich, über 100 Millionen Abtastwerte pro Sekunde bzw. Msamples/s Umsetzrate zu erzielen und den Energieverbrauch verglichen mit den existierenden Designs unter Verwendung der erfundenen Architekturen mehrfach zu reduzieren.
BESCHREIBUNG DER ZEICHNUNGEN
Es zeigt:
1 die Architektur gemäß dem Stand der Technik für einen Pipeline-Analog-zu-Digital-Umsetzer;
2 eine Pipeline-Strom-Modus-A/D-Umsetzerarchitektur gemäß der Erfindung;
3 die am wenigsten signifikanteste Bits bzw. LSBs generierenden Stufen zum Reduzieren der Spreizung von Referenzströmen in 2;
4 ein vereinfachtes Schaltungsdiagramm einer Stufe gemäß der Architektur der 2;
5 ein vereinfachtes Schaltungsdiagramm einer Strom-Abtast-Halte-Schaltung;
6 ein vereinfachtes Schaltungsdiagramm des 1-Bit-Stromquantisierers; und
7 ein vereinfachtes Schaltungsdiagramm des 1-Bit-D/A-Umsetzers.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Zum Erhöhen der Betriebsgeschwindigkeit und zum Bereitstellen einer Vorrichtung zum Reduzieren des Energieverbrauchs wird eine Pipeline-Analog-zu-Digital-Umsetzerarchitektur vorgeschlagen, wie in 2 gezeigt.
Die erfundene Architektur besteht aus einer Abtast- /Halteschaltung bzw. S/H-Schaltung 7 am Eingang und N hintereinander geschalteter bzw. Pipeline-Stufen 8. Jede Stufe 8 enthält einen internen A/D-Umsetzer 9 niedriger Auflösung, einen D/A-Umsetzer 10, eine S/H-Schaltung 11, eine Referenzstromquelle 12 und einen Strom-Addierer/Subtrahierer 13. Die Stufen 8 brauchen nicht identisch zu sein mit anderen Stufen. Die unterscheidensten Merkmale der erfundenen Architektur sind: 1) die Eingänge der internen A/D-Umsetzer (es kann ggf. nur ein Stromkomparator sein) und der Zwischenstufen-S/H-Schaltung sind zeitverschachtelt; 2) der Referenzstrom des D/A-Umsetzers (es kann ggf. nur ein 1-Bit-Umsetzer sein) in jeder Stufe kann unterschiedlich sein. Der Umsetzer benötigt nur zwei Taktphasen. Die Betriebsabläufe von drei aufeinanderfolgenden Stufen sind in Tabelle 1 dargelegt, wo die Selbststreichung (Auto-Zeroing) des internen A/D-Umsetzers optional ist.
Tabelle 1: Der Betrieb von 3 aufeinanderfolgenden Stufen.
Der Eingangsstrom wird zuerst in den internen A/D-Umsetzer 9 eingespeist, welcher üblicherweise eine niedrige Auflösung hat, dann wird der Eingangsstrom zu der S/H-Schaltung 11 geschaltet und zur selben Zeit gibt der D/A-Umsetzer 10 den Strom zu dem Strom-Addierer/Subtrahierer 13 aus. Die Ausgangsgröße des Strom-Addierer/Subtrahierers 13 wird zur nächsten Stufe gesendet. Demnach wird der Ausgangsstrom die Summe des Ausgangsstroms des D/A-Umsetzers 10 und des Ausgangsstroms der S/H-Schaltung 11. Er ist gegeben durch
Wobei der interne A/D-Umsetzer 9 K_j Ausgangs-Bits hat. Um die geeignete Quantisierung zu realisieren, sollte der Referenzstrom der folgenden Stufe skaliert sein, d. h.
In der neuen Architektur brauchen wir die Multiplikation mit dem Faktor von 2 nicht zu realisieren, was die Behandlungszeit reduziert. Die Genauigkeit wird hauptsächlich bestimmt durch das Aufeinanderabstimmen der Referenzstromquellen, was vergleichbar ist mit anderen Strukturen, bei denen die Genauigkeit bestimmt wird durch das Aufeinanderabstimmen der Stromquellen und die Realisierung von Koeffizienten.
In der neuen Architektur sind die Einstellungen des D/A-Umsetzers 10 und der S/H-Schaltung 11 der vorangegangenen Stufe direkt gekoppelt mit dem Behandeln des A/D-Umsetzers 9 der Stromstufe, die Betriebsgeschwindigkeit beschränkend. Die Behandlungszeit eines wohlentworfenen A/D-Umsetzers (mit niedriger Auflösung) ist üblicherweise nur 1/5–1/10 der Behandlungszeit einer S/H-Schaltung und der D/A-Umsetzer behandelt üblicherweise viel schneller als andere Schaltungen. Verglichen mit den Schaltungen im Stand der Technik ist die kapazitive Last der S/H-Schaltungen 11 in dem neuen Aufbau viel niedriger. Demnach kann der erfundene A/D-Umsetzer viel schneller arbeiten als die existierenden. Eine Datenrate von über 100 Millionen Abtastungen pro Sekunde ist gemäß Transistorebenensimulation möglich.
Bedingt durch die Skalierung der Referenzstromquellen nimmt die maximale Stromschwankung quer über die hintereinander geschalteten Stufen ab. Demnach können Vorspannströme aufeinanderfolgend quer durch die hintereinander geschalteten Stufen reduziert werden. Der Energieverbrauch kann demnach dramatisch reduziert werden.
Die Skalierung hat keine negative Wirkung auf die Leistungsfähigkeit, dadurch dass die erste Stufe die höchste Auflösung benötigt (äquivalent der Auflösung des gesamten Pipeline-A/D-Umsetzers) und die folgenden Stufen niedrigere und niedrigere Auflösungen benötigen quer durch die Hintereinanderschaltung bzw. Pipeline. Beispielsweise benötigt die zweite Stufe nur eine Bit-Auflösung (Auflösung spezifiziert in der Anzahl von Bits) äquivalent zu der Bit- Auflösung des gesamten A/D-Umsetzers abzüglich der Bit-Auflösung der ersten Stufe.
Zum Reduzieren der Spreizung von Referenzströmen können wir eine Multiplikation in der Abtast-/Halteschaltung der Stufen einführen, die die am wenigsten signifikanten Bits (LSBs) generieren. Sie können zwei Formen annehmen, wie in 3 gezeigt.
Der Ausgangsstrom ist gegeben durch
In diesem Fall hat die folgende Stufe denselben Referenzwert I_iref.
Bedingt durch die zusätzliche kapazitive Last nimmt die Behandlungszeit zu. Jedoch haben die Stufen zum Generieren von LSBs nicht dieselben Genauigkeitserfordernisse und ein relativ großer Behandlungsfehler ist akzeptierbar.
Die erfundene Architetur ist in dem hauseigenen CMOS Prozess implementiert worden. In diesem Abschnitt wird eine vereinfachte Schaltungslösung präsentiert. In 4 ist das vereinfachte Schaltungsdiagramm einer Stufe entsprechend der 2 gezeigt. Der Eingangsstrom Iin wird in die Strom-Abtast-/Halteschaltung S_H0 zur ungeradzahligen Taktphase Clk_o durch den Schalttansistor M7 eingespeist und wird in den Stromquantisierer Quantizer_I zu der geradzahligen Taktphase Clk_e durch den Transistor M6 eingespeist. Die Ausgangsgröße des Stromquanitsierers Quantizer_I wird durch einen Invertierer invertiert und dann durch ein durch das Signal Set_b rücksetzbares Flip-Flop verriegelt bzw. gelatcht. Der Digitalausgang Out_Dig wird zum Steuern des D/A-Umsetzers DA0_1b verwendet. Der Eingangsstrom zur nächsten Stufe ist Iout, generiert durch das Zusammenverdrahten des Ausgangs der Abtast-/Halteschaltung S_H0 und dem des D/A-Umsetzers DA0_1b. Beachte, dass die Subtraktion in 2 implizit implementiert wird in dem D/A-Umsetzer durch geeignetes Einstellen der Referenzstromrichtungen. Vbias0-2 sind die Vorspannspannungen für die Analogblöcke S_H0 und DAC_1b.
In 5 ist das vereinfachte Schaltungsdiagramm der Strom-Abtast-/Halteschaltung gezeigt. Die Strom-Abtast/Halteschaltung ist im wesentlichen ein Kaskoden-Stromspiegel mit einem Steuerschalter. Transistoren M0 und M16 stellen jeweils Vorspannströme für den Eingang und Ausgang bereit. Transistoren M1 und M15 sind Kaskode-Transistoren zum Erhöhen der Ausgangsimpedanz von Stromquellen. Transistoren M17 und M5 realisieren gemeinsam mit Kaskode-Transistoren M3 und M4 das Stromspiegeln. Ein Transistor M6 wird als ein durch den Digitaleingan Clk_S gesteuerter Schalter verwendet. Iin und Iout sind jeweils die Eingangs- und Ausgangsströme und Vbias0-2 sind die Vorspannspannungen.
Wenn der Digitaleingang Clk_S auf Hochpotential liegt, ist der Ausgangstrom Iout gleich dem Eingangstrom Iin bedingt durch dieselbe Gate-Source-Spannung für die Transistoren M17 und M5. Wenn Clk_S zu Niedrigpotential übergeht, ist das Gate des Transistors M5 isoliert und demnach wird der Ausgangsstrom Iout konstant gehalten. Der Vorspannstrom kann für unterschiedliche Stufen skaliert sein.
In 6 ist das vereinfachte Stromdiagramm des 1-Bit-Stromquantisierers gezeigt. Der verwendete 1-Bit-Strom-Quantisierer ist ein Niederimpedanzquantisierer. Transistoren M0 und M1 sind die Eingangstransistoren. Transistoren M2 und M3 bilden einen Verstärker. Wenn der Eingangsstrom Iin die Richtung ändert, wird jedwede kleine Potentialänderung durch den Verstärker verstärkt, um die Änderung an den Gates von M0 und M1 spürbar groß zu machen. Diese große Spannungsänderung wird ferner verstärkt durch einen anderen aus Transistoren M4 und M5 bestehenden Verstärker und ein Invertierer wird zum Treiben des Ausgangs verwendet. Zum Realisieren eines Mehr-Bit-Stromquantisierers braucht nur Referenzstrom an dem Eingang bereitgestellt zu werden.
In 7 ist das vereinfachte Schaltungsdiagramm des 1-Bit-D/A-Umsetzers gezeigt. Der D/A-Umsetzer ist im Grunde eine jeweils aus den Transistoren M22 und M20 und aus deren Kaskode-Transistoren M23 bzw. M21 bestehende Kaskode-Stromquelle. Der aus Transistoren M0, M1, M10 und M18 bestehende Zweig wird nur zum Bereitstellen der Vorspannspannung für den Transistor M20 verwendet zum Garantieren, dass der Drain-Strom im M20 gleich dem Drain-Strom in M22 ist. Transistoren M31, M50, M36, M37 werden als Schalter verwendet. Abhängig von dem Digitaleingang Iin-Dig wird entweder der Strom in M22 oder der Strom in M20 zum Ausgang geschaltet. Gleichzeitig wird der andere Strom, der nicht zum Ausgang geschaltet wird, zu einer Last geschaltet zum Vermeiden drastischer Spannungsänderung, wenn eine Stromquelle ein offener Schaltkreis ist. Die Last ist nur ein Stromspiegel, der eine niedrige Impedanz an seinem Eingang bereitstellt. Vbias0-2 sind jeweils die Vorspannspannung.

Claims

Verfahren zum Umsetzen eines Analogstroms in ein Digitalsignal, speziell wo das Verfahren sich auf Hochgeschwindigkeits-Pipeline-Analog-zu-Digital-Umsetzer bzw. A/D-Umsetzer bezieht, umfassend eine Abtast/Halteschaltung (1) an einem Eingang und N Stufen (8) in Pipeline-Anordnung, von denen jede einen A/D-Umsetzer (9) niedriger Auflösung umfasst, einen D/A-Umsetzer (10), eine Abtast/Halteschaltung (11), eine Referenzstromquelle und einen Addierer/Subtrahierer (13), wobei die Stufen nicht identisch zueinander sein müssen, gekennzeichnet durch das Reduzieren kapazitiver Last durch Zeitverschachtelung der Zwischenstufen-A/D-Umsetzer (9) und der Abtast/Halteschaltung (11) in den N Stufen in Pipeline-Anordnung, wobei die kapazitive Last zu reduzieren ist, um höhere Geschwindigkeit zu haben und das Verfahren durch Abstimmen der Referenzströme auch den Energieverbrauch reduziert.
Einrichtung zum Umsetzen eines Analogstroms in ein Digitalsignal, speziell wo die Einrichtung sich auf Hochgeschwindigkeits-Pipeline-Analog-zu-Digital-Umsetzer bzw. A/D-Umsetzer bezieht, umfassend eine Abtast/Halteschaltung (1) an einem Eingang und N Stufen (8) in Pipeline-Anordnung, von denen jede einen A/D-Umsetzer (9) niedriger Auflösung umfasst, einen D/A-Umsetzer (10), eine Abtast/Halteschaltung (11), eine Referenzstromquelle und einen Addierer/Subtrahierer (13), wobei die Stufen nicht identisch zueinander sein müssen, dadurch gekennzeichnet, dass in den N Stufen (8) in Pipeline-Anordnung der Zwischenstufen A/D-Umsetzer (9) und die Abtast/Halteschaltung (11) zeitverschachtelt sind zum Reduzieren kapazitiver Last, um hohe Geschwindigkeit zu haben.
Einrichtung nach Anspruch 2, dadurch gekennzeichnet, dass in den N Stufen (8) in Pipeline-Anordnung eine Skalierung von Referenzströmen vorgesehen ist, um für jede Stufe in einer Skalierung von Voreinstellströmen zu resultieren, um den Energieverbrauch zu reduzieren.
Einrichtung nach Anspruch 2, gekennzeichnet durch die Verwendung von LSB-Stufen zum Reduzieren der Spreizung von Referenzströmen.