DE69726648T2

DE69726648T2 - Generator elektronischer Impulse mit programmierbarer Dauer und Frequenz

Info

Publication number: DE69726648T2
Application number: DE69726648T
Authority: DE
Inventors: Michel Porcher; Stephane Chesnais; Jean Desuche
Original assignee: Atmel Nantes SA
Current assignee: Microchip Technology Nantes
Priority date: 1996-07-05
Filing date: 1997-07-03
Publication date: 2004-09-30
Anticipated expiration: 2017-07-04
Also published as: EP0817378B1; US5877639A; EP0817378A1; DE69726648D1; FR2750817A1; FR2750817B1

Description

Die in den Ansprüchen definierte Erfindung betrifft einen elektronischen Pulsgenerator, der in Dauer und Frequenz programmierbar ist.
In der heutigen Industriewelt erfordern viele Anwendungen die Durchführung von Messungsvorgängen absoluter oder relativer Zeit und von elektronischer Pulserzeugung zu genauen Zeitpunkten. Diese Vorgänge oder Funktionen werden herkömmlicherweise mittels Aufwärtszählern, Abwärtszählern, Generatoren von Signalen oder von pulsweitenmodulierten, elektronischen Impulsen, mit Bezug auf den englischen Ausdruck Pulse Width Modulation, als PWM, Pulsweitenmodulation bezeichnet, oder Normalfrequenzgeneratoren durchgeführt. Alle vorgenannten Vorrichtungen umfassen einen Taktgeber oder ein Zählwerk, als auch elektronische Schaltungen, welche Zustandsabläufe in Abhängigkeit von der Zeit oder von äußeren Ereignissen erzeugen können. Diese Vorrichtungen können in sehr unterschiedlichen Betriebsbereichen eingesetzt werden und ermöglichen das Erzeugen von entweder elektronischen Impulsen mit Normalfrequenz oder mit variablem zyklischen Verhältnis oder aber, durch Integration, variabler analoger Spannungen.
Als Anwendungsbeispiel sei angeführt, dass PWM-Vorrichtungen im Bereich der Kraftfahrzeugherstellung für den Einsatz bei Antiblockierbremssystemen, ABS, bei der Geschwindigkeitsanzeige, bei den Leuchtstärkereglermodulen, bei den Steuerungen der elektrischen Motoren, wie Schrittmotoren, und bei der Frequenzfernsteuerung eingesetzt werden.
Gleichermaßen können die PWM-Vorrichtungen im Bereich der Telekommunikation zur Synchronisation von Echtzeitsystemen, zur Erzeugung von elektronischen Wählimpulsen (DTMF) oder von Klingelzeichen verwendet werden.
Schließlich werden die PWM-Vorrichtungen im Bereich der verarbeitenden Industrie, beispielsweise zur Positionierung von Servomotoren bei der Fernsteuerung, für die Steuerung von Motoren und von Beleuchtungsreglern verwendet. Die Normalfrequenzgeneratoren können zur Erzeugung von Tönen, zur Modulation von Signalen, die über Drähte oder optische Fasern übertragen werden, dienen.
Im Allgemeinen umfassen die beim Stand der Technik bekannten PWM-Vorrichtungen mehrere Ausgänge, wobei jeder dieser Ausgänge der Sitz einer individuellen Umschaltung ist, einer Impulserzeugung, wenn eine Zeitbasis, wie z. B. ein Zählwerk, die Übereinstimmung mit dem zugeordneten Wert des betreffendes Ausgangs erreicht. Jeder Ausgang kehrt anschließend zu seinem komplementären Umschaltzustand zurück, wenn das Zählwerk seinen mit Modulo-Wert bezeichneten endgültigen periodischen Zählwert erreicht. Ein derartiger Betriebsmodus schränkt die Flexibilität dieser Vorrichtungen bedeutend ein, vor allem wenn es erforderlich ist, entweder mehrfache Impulse, Impulsserien zu erzeugen, oder wenn Phasen verschobene Steuerungen erzeugt werden müssen, wobei die Phasenverschiebung in einem solchen Fall höher sein muss, als der Zeitintervall, der zwischen der Umschaltung in Übereinstimmung mit dem zugeordneten Wert und dem Modulo-Wert liegt.
Als Beispiel für diese Art von Vorrichtungen, wie in 1a dargestellt, umfassen diese eine Zeitbasis, die allen Generatoren oder PWM-Ausgängen gemeinsam ist, die bei jeder Impulsflanke des Systemtaktgebers inkrementiert wird.
Wenn der Inhalt des Zählwerks/Zeitbasis gleich 0 ist, gehen alle PWM-Ausgänge in einen ersten Zustand, wohingegen, wenn der Inhalt des Zählwerks/Zeitbasis gleich dem zugeordneten Wert von einem Generator oder einem PWM-Ausgang ist, schaltet dieser Ausgang in einen zweiten Zustand, der komplementär zu dem ersten Zustand ist. Dieser Prozess erfolgt mittels einer Vergleichsschaltung, die den Ausgang schaltet, wenn die beiden Werte gleich sind. Wenn der Zählwert des Zählwerks seinen Modulo-Wert erreicht, werden alle PWM-Ausgänge in den ersten Zustand geschaltet, usw. Ein entsprechendes Signalsteuerungsdiagramm ist in 1b dargestellt.
Eine Verbesserung an den Vorrichtungen der Art, die in 1a dargestellt sind, besteht darin, ein Zählwerk/Zeitbasis zu verwenden, wie auch in 1c dargestellt, dessen Modulo-Wert größer ist, und den Inhalt eines Speicherregisters des Zuordnungswertes, der auf n Bits der PWM-Vorrichtung kodiert ist, mit den [n – 2, ... 0] niedrigstwertigen Bits des Zählwerks und den Inhalt eines weiteren Registers einer weiteren PWM-Vorrichtung mit den n – 1 höchstwertigen Bits zu vergleichen. Aufgrund der Tatsache, dass die von den n – 1 niedrigstwertigen Bits realisierte Zeitbasis doppelt so schnell ist wie diejenige, die von den n Bits realisiert wird, unterscheiden sich die Perioden der entsprechenden PWM-Ausgänge in einem Verhältnis 1 : 2. Dieser Betriebsmodus stellt eine Verbesserung im Verhältnis zu demjenigen dar, der in 1a und 1c dargestellt ist, weil die Vergleichsgeschwindigkeit höchstens verdoppelt wird, aber, sie schränkt die gewünschte Flexibilität dennoch ein, weil einer der Ausgänge bei einer Periode T blockiert ist, wohingegen der andere Ausgang bei einer Periode T/2 blockiert bleibt.
Schließlich ermöglichen bestimmte ausgefeiltere Vorrichtungen, entweder einen PWM-Ausgang bei T und den anderen Ausgang bei T/2 zu wählen, wie im Fall der 1c, 1d, oder beide bei T, oder sogar noch beide bei T/2. Diese Vorrichtungen unterliegen gleichwohl weiterhin dem zeitlichen Zwang T oder T/2.
Eine Lösung könnte gegebenenfalls darin bestehen, andere Perioden, Teilmehrfache von T, zu berücksichtigen, allerdings verbleiben die Beschränkungen durch das Prinzip.
Eine weitere Lösung könnte auch darin bestehen, ein Zählwerk/Zeitbasis pro PWM-Ausgang einzubauen. Indessen sind die vorgenannten Lösungen schwierig in dem Fall umzusetzen, wenn die Anzahl von PWM-Ausgängen ausgeweitet wird, insbesondere hinsichtlich einer Realisierung in Form einer integrierten Schaltung, aufgrund der Mehrkosten für das benötigte Silizium durch die Vervielfachung der Hilfsschaltungen, wie z. B. Zählwerk/Zeitbasis und Multiplexer, welche den Einbau dieser Vorrichtungen sozusagen unerreichbar macht.
Die vorliegende Erfindung hat zur Aufgabe, die vorgenannten Nachteile durch den Einsatz eines PWM-Generators abzuschaffen, der, obwohl nur ein einziges Zählwerk/Zeitbasis verwendet wird, es trotzdem ermöglicht, elektronische Impulse zu erzeugen, die in Dauer und Frequenz programmierbar sind.
Eine weitere Aufgabe der vorliegenden Erfindung besteht außerdem in dem Einsatz eines derartigen, in Dauer und Frequenz programmierbaren, elektronischen PWM-Pulsgenerators an einer Vielzahl von unterschiedlichen Ausgängen, wodurch einem derartigen Generator eine sehr große Flexibilität bei der Anwendung verliehen wird.
Eine weitere Aufgabe der vorliegenden Erfindung besteht auch in dem Einsatz eines PWM-Generators, bei dem die Periode einer gesendeten Impulsserie höher oder gleich derjenigen des Referenztaktsignals, des Systemtaktgebers, ist.
Eine weitere Aufgabe der vorliegenden Erfindung liegt schließlich in dem Einsatz eines PWM-Generators in Form einer integrierten Schaltung, mit CMOS-Technologie, bei welcher die Siliziumkosten auf ein Minimum reduziert sind, wobei die Vervielfältigung von Hilfsschaltungen entfällt.
Der in Dauer und Frequenz programmierbare, elektronische Pulsgenerator, Gegenstand der vorliegenden Erfindung, umfasst m Ausgänge S_j, j ∈ [0, m – 1], die getrennt programmierbar sind. Er ist insofern bemerkenswert, weil er mindestens eine Zeitbasisinitialisierungsschaltung umfasst, die durch ein Referenztaktsignal und durch ein Initialsierungs-/Vergleichssignal gesteuert wird, wobei diese Schaltung mindestens m Initialisierungswerte liefert, die über n Bits für den wahren Wert des Initialisierungssignals kodiert sind, wobei jedes Bit der Initialisierungswerte durch CAM_ij, i ∈ [0, n – 1] bezeichnet wird, beziehungsweise einen periodischen Zählwert, der über n Bits für den wahren Wert des Vergleichssignals kodiert ist, wobei jedes Bit des Zählwerts durch BL_i bezeichnet wird. Ein Adressdekodiermodul empfängt eine Vielzahl von Adresswerten X ∈ [0, m – 1] und liefert auf Wortleitungen ein Schreibsteuerungsadressbit WL_1j, WL_2j. Eine Bitvergleichsmatrix ist vorgesehen, welche n × m Vergleichszellen umfasst, die in m Zeilen und n Spalten angeordnet sind. Jede Vergleichszelle C_ij umfasst eine RAM-Speicherzelle und eine CAM-Speicherzelle, eine Speicherzelle, die durch den Inhalt adressierbar ist, wobei diese Speicherzellen im Schreibzugriff auf den Wortleitungen durch ein Schreibsteuerungsadressbit WL_1j und WL_2j adressierbar sind, und jeweils zum Speichern das Bit des Rangs i BL_i des Zählwerts erhalten. Jede Vergleichszelle mit Adresse i, j gestattet einerseits, das entsprechende Bit CAM_ij des Initialisierungswerts für den wahren Wert des Initialisierungssignals zu speichern, und andererseits einen Wert
zu liefern, den komplementären Wert des Exklusiv-ODER-Produkts dieses Bits CAM_ij des Initialierungswerts und des Bits BL_i des Zählwerts BL_i. Jede RAM-Speicherzelle der Adresse i, j liefert einen Bitmaskierungswert, der für den wahren Wert des Initialisierungssignals gespeichert ist, bezeichnet als M_ij, und jede CAM- und RAM-Speicherzelle der gleichen Adresse i, j ist durch eine logische ODER-Kopplung gekoppelt, wobei jede Vergleichszelle C_ij einen Ergebniswert
liefert. Alle Vergleichszellen C_ij, einer gleichen Zeile des Rangs j sind durch eine logische ODER-Funktion an dem entsprechenden Ausgang S_j gekoppelt, wodurch die Durchführung eines Vergleichs zwischen einem Wort aus n Bits gestattet wird, das in den CAM-Speicherzellen jeder Zeile des Rangs j für den wahren Wert des Initialisierungssignals gespeichert ist, mit dem Zählwert, der durch die gesteuerte Zeitbasisinitialisierungsschaltung für den wahren Wert des Vergleichssignals geliefert wird, und dadurch die Erzeugung auf jedem Ausgang S_j eines programmierten Impulses, der die Beziehung erfüllt:
gemäß einem periodischen Signal, dessen Periode aus einer harmonischen Periode der Periode des periodischen Zählwerts besteht.
Der programmierbare, elektronische Pulsgenerator, Gegenstand der vorliegenden Erfindung, kann in allen zuvor in der Beschreibung genannten Bereichen der Industrie verwendet werden.
Er wird beim Lesen der nachfolgenden Beschreibung und bei Betrachtung der Zeichnungen besser verstanden werden, wobei, neben der 1a bis 1d, die sich auf den Stand der Technik beziehen,
2a ein allgemeines Schaubild des in Dauer und Frequenz programmierbaren, elektronischen Pulsgenerators, Gegenstand der vorliegenden Erfindung, in Form von Funktionsblöcken darstellt;
2b ein Signalsteuerungsdiagramm darstellt, das für die Ausführungsform des Betriebsmodus des elektronischen Pulsgenerators, Gegenstand der vorliegenden Erfindung, gemäß einer Initialisierungsphase, auf die eine Vergleichsphase folgt, eingesetzt wird;
2c auf detaillierte Weise eine vorteilhafte Ausführungsform einer Vergleichszelle von Bits darstellt, die durch eine RAM-Speicherzelle und eine inhaltsadressierbare CAM-Speicherzelle, einer als Matrix angeordneten Vergleichszelleneinheit von Bits ausgebildet ist, welche den Einsatz des in 2a dargestellten, in Dauer und Frequenz programmierbaren, elektronischen Pulsgenerators ermöglicht;
2d ein Signalsteuerungsdiagramm darstellt, das auf der Ebene einer Vergleichszelle C_ij eingesetzt wird, die durch eine RAM-Speicherzelle und eine inhaltsadressierbare Speicherzelle, CAM-Speicherzelle, ausgebildet wird;
2e als nicht einschränkendes Beispiel ein Steuerungsdiagramm von programmierten, elektronischen Impulsen darstellt, die von einem Aufwärts-/Abwärtszähler bei 2⁵ für unterschiedliche Initialisierungswerte einer Zeile von Vergleichszellen erhalten werden, insbesondere von CAM-Speicherzellen;
3a eine Variante der Ausführungsform des in 2a dargestellten, in Dauer und Frequenz programmierbaren, elektronischen Pulsgenerators darstellt, wobei eine oder weniger der Zeilen der Vergleichszellen in eine erste und eine zweite elementare Zeile von Vergleichszellen aufgeteilt ist, um die Überlagerung von getrennten, elektronischen Impulsserien zu ermöglichen, die durch jede elementare Zeile von Vergleichszellen erzeugt werden;
3b als nicht einschränkendes Beispiel ein Steuerungsdiagramm von getrennten, elektronischen Impulsserien zeigt, die durch jeden elementaren Block von Vergleichszellen erzeugt werden, und ihre Kombination aufgrund ihrer Überlagerung, um eine daraus resultierende elektronische Impulsserie zu erhalten.
Eine ausführlichere Beschreibung eines in Dauer und Frequenz programmierbaren, elektronischen Pulsgenerators gemäß dem Gegenstand der vorliegenden Erfindung erfolgt nun im Zusammenhang mit 2a, 2b und 2c.
Der in Dauer und Frequenz programmierbare, elektronische Pulsgenerator, Gegenstand der vorliegenden Erfindung, wie in 2a dargestellt, umfasst m Ausgänge, die getrennt programmierbar sind, mit S_j, j ∈ [0, m – 1] bezeichnet. Durch getrennt programmierbare Ausgänge wird darauf hingewiesen, dass jeder Ausgang S_j periodisch eine Wellenform erzeugen kann, die von den durch die anderen Ausgänge erzeugten Wellenformen getrennt ist. Jeder Ausgang S_j ist mit einem Anschluss verbunden, der die vorgenannten mit PWM_j bezeichneten Wellenformen liefert.
Gemäß einem besonders bemerkenswerten Aspekt des Pulsgenerators, Gegenstand der vorliegenden Erfindung, umfasst dieser, wie auch in 2a dargestellt, mindestens eine Zeitbasisinitialisierungsschaltung, die durch ein mit CLK bezeichnetes Taktsignal gesteuert wird, wobei dieses Taktsignal aus einem Referenztaktsignal besteht, das beispielsweise durch das Betriebssystem einer Informatikeinheit geliefert wird.
Die Zeitbasisinitialisierungsschaltung 1 wird außerdem durch ein mit I/C bezeichnetes Initialsierungs-/Vergleichssignal gesteuert, wobei dieses I/C-Signal im Wesentlichen die Steuerung der Zeitbasisinitialisierungsschaltung gemäß einer Phase zur Aufgabe hat, die Initialisierung des programmierbaren, elektronischen Pulsgenerators genannt wird, gefolgt von einer Vergleichsphase, das heißt einer Phase, in deren Verlauf die durch die zuvor genannten Ausgänge S_j programmierten Wellenformen erzeugt werden, wie dies noch später in der Beschreibung ausgeführt wird.
Unter Berücksichtigung des vorgenannten Betriebsmodus wird verstanden, dass das Initialisierungs-/Vergleichssignal I/C aus einem einfachen logischen binären Signal bestehen kann, für welches die Initialisierungsphase für den wahren Wert dieses binären Signals freigegeben wird, wobei die Vergleichsphase dann gesperrt ist, wohingegen diese Vergleichsphase im Gegenteil für den komplementären Wert des wahren Werts dieses binären Signals freigegeben wird, und umgekehrt.
Gemäß Vereinbarung wird darauf hingewiesen, dass das Initialisierungs-/Vergleichssignal I/C auf diese Weise einem Initialisierungssignal entspricht, das einen wahren Wert darstellt, und einem so genannten Vergleichssignal, das auch einen wahren Wert darstellt. Die beiden Signale, das Initialisierungssignal und das Vergleichssignal, stellen also einen wahren Wert für die komplementären Werte des zuvor genannten logischen Signals dar.
Gemäß einem besonderen Aspekt des Pulsgenerators, Gegenstand der vorliegenden Erfindung, wird darauf hingewiesen, dass die Zeitbasisinitialisierungsschaltung 1 mindestens m Initialisierungswerte liefert, die über n Bits für den wahren Wert des Initialisierungssignals kodiert sind, wobei jedes Bit dieser Initialisierungswerte durch CAM_ij bezeichnet wird, mit i ∈ [0, n – 1]. Außerdem werden, je nach verwendeter Kennzeichnungsart, die entsprechenden Initialisierungswerte auf der Ebene der entsprechenden RAM-Zellen gespeichert. Auf diese Weise wird bei einem genauen Vergleich, ein Wert Null in der RAM-Zelle der Adresse i, j gespeichert, wohingegen bei einer Effektivkennzeichnung des Bits der Adresse i, j mit einem entsprechenden Wert 1 in derselben RAM-Zelle im Verlaufe dieser Initialisierung gespeichert wird. Die Zeitbasisinitialisierungsschaltung 1 liefert jeweils einen periodischen Zählwert, der über n Bits für den wahren Wert des Vergleichssignals kodiert ist, wobei jedes Bit des Zählwerts mit BL_i bezeichnet ist.
Zu diesem Zweck, wie auch in 2a dargestellt, umfasst die gesteuerte Zeitbasisinitialisierungsschaltung 1, in einer bevorzugten Ausführungsform, einen Aufwärts-/Abwärtszähler 10, der das Taktsignal CLK empfängt, wobei dieses Taktsignal den periodischen Zählwert liefert, der über n Bits von 0 bis n – 1 kodiert ist. Der Aufwärts-/Abwärtszähler 10 spielt gewissermaßen die Rolle einer Zeitbasis, insofern, dass dieser Aufwärts-/Abwärtszähler, wenn er das Taktsignal empfängt, den vorgenannten Zählwert Modulo n liefert, mit einer systematischen Nullstellung, sobald der Modulo-Wert erreicht ist. Die Funktionsweise des Aufwärts-/Abwärtszählers 10 ist von ganz herkömmlicher Art und es ist nicht notwendig, diese Funktionsweise ausführlicher zu beschreiben.
Außerdem umfasst die Zeitbasisinitialisierungsschaltung 1 eine Multiplexerschaltung 11, welche die m Initialisierungswerte empfängt, die über n Bits kodiert sind, wobei jedes Bit mit CAM_ij bezeichnet ist. Diese Initialisierungswerte umfassen außerdem die auf der Ebene der entsprechenden RAM-Zellen gespeicherten Bitwerte, und sind spezifische, programmierte Werte, wie dies später in der Beschreibung erläutert wird. Die Multiplexerschaltung 11 empfängt außerdem die Aufeinanderfolge der über n Bits kodierten Zählwerte, die durch den Aufwärts-/Abwärtszähler 10 geliefert werden, und sie liefert, abhängig von dem Zustand des Initialisierungs/Vergleichssignals I/C, die entsprechenden Bitwerte, wie dies nachfolgend in der Beschreibung erläutert wird.
Schließlich umfasst die gesteuerte Zeitbasisinitialisierungsschaltung 1 eine Vielzahl 12 von n Inversverstärkerschaltungen. Jeder mit 12₀ bis 12_n–1 bezeichnete Inversverstärker erzeugt einen Bitwert BL₀, BL_i bis BL_n–1, wenn das Initialisierungs-/Vergleichssignal I/C dem wahren Wert des Vergleichssignals entspricht, oder die in Analogie mit BL_i, i ∈ [0, n – 1] bezeichneten Bits des entsprechenden Rangs der m Initialisierungswerte, wenn das Initialisierungs-/Vergleichssignal I/C im Gegenteil dem wahren Wert des Initialisierungssignals entspricht. Jeder Inversverstärker 12_i liefert diesen Bitwert BL_i, als auch den komplementären Wert dieses mit BLB_i bezeichneten Bitwerts.
Auf diese Weise liefert die Zeitbasisinitialisierungsschaltung 1 mindestens die m Initialisierungswerte, die über n Bits für den wahren Wert des Initialisierungssignals kodiert sind, beziehungsweise einen periodischen Zählwert, der ebenfalls über n Bits für den wahren Wert des Vergleichssignals kodiert ist, wobei jedes Bit des Zählwerts mit BL_i bezeichnet wird, als auch selbstverständlich die komplementären Werte BLB_i dieser Bitwerte.
Wie außerdem in 2a dargestellt, umfasst der elektronische Pulsgenerator, Gegenstand der vorliegenden Erfindung, ein Dekodiermodul 2, Adressdekodiermodul, das eine Vielzahl von Adresswerten X ∈ [0, m – 1] empfängt, wobei dieses Dekodiermodul 2 auf den Wortleitungen ein mit WL_1j, WL_2j bezeichnetes Schreibsteuerungsadressbit liefert. Das Adressdekodiermodul kann als nicht einschränkendes Beispiel durch eine Nachschlagtabelle gebildet werden, die als Eingang X Adressenwerte empfängt und auf den zuvor genannten Wortleitungen ein Schreibsteuerungsadressbit liefert.
Schließlich umfasst der Pulsgenerator, Gegenstand der vorliegenden Erfindung, eine Bitvergleichsmatrix mit dem Bezugszeichen 3, wobei diese Matrix n × m Vergleichszellen umfasst, die in m Zeilen und n Spalten angeordnet sind, so wie in 2a dargestellt. Jede Vergleichszelle ist mit C_ij bezeichnet und umfasst eine RAM-Speicherzelle und eine inhaltsadressierbare Speicherzelle, CAM-Speicherzelle genannt.
Die RAM-Speicherzellen und die CAM-Speicherzellen sind jeweils auf den zuvor in der Beschreibung erwähnten Wortleitungen durch ein Schreibsteuerungsadressbit WL_1j et WL_2j jeweils schreibadressierbar. Jede Vergleichszelle C_ij empfängt zum Speichern das Bit des Rangs i BL_i des Zählwerts und jede Vergleichszelle mit Adresse i, j ermöglicht, einerseits das entsprechende Bit CAM_ij des Initialisierungswerts für den wahren Wert des Initialisierungssignals zu speichern, und es ermöglicht andererseits einen Wert zu liefern, der dem komplementären Wert des Exklusiv-ODER-Produkts dieses Bits CAM_ij des Initialisierungswerts und des Bits BLi des Zählwerts entspricht, wobei dieser Wert mit
bezeichnet ist.
Außerdem liefert jede RAM-Speicherzelle mit Adresse i, j einen mit M_ij bezeichneten Bitmaskierungswert, wobei dieser Maskierungswert für den wahren Wert des Initialisierungssignals gespeichert wird. Jede CAM-Speicherzelle und RAM-Speicherzelle der gleichen Adresse i,j, aus denen also die entsprechende Vergleichszelle C_ij zusammengesetzt ist, sind über eine logische ODER-Funktion gekoppelt, um die entsprechende Vergleichszelle C_ij auszubilden. Jede Vergleichszelle C_ij liefert auf diese Weise einen Ergebniswert, bezeichnet mit
Wie schließlich in 2a zu beobachten ist, sind alle Vergleichszellen C_ij einer gleichen Zeile des Rangs j über eine logische ODER-Funktion an dem entsprechenden Ausgang S_j gekoppelt. Der in Dauer und Frequenz programmierbare, elektronische Pulsgenerator, Gegenstand der vorliegenden Erfindung, ermöglicht auf diese Weise, aufgrund der in 2a dargestellten Architektur einen Vergleich zwischen einem Wort von n Bits, dem Initialisierungswert, der in den CAM-Speicherzellen jeder Zeile des Rangs j für den wahren Wert des Initialisierungssignals gespeichert ist, und dem Zählwert durchzuführen, der durch die gesteuerte Zeitbasisinitialisierungsschaltung 1 für den wahren Wert des Vergleichssignals geliefert wird, und dadurch auf jedem Ausgang S_j einen programmierten Impuls zu erzeugen, der die Beziehung erfüllt:
gemäß einem periodischen Signal, dessen Periode eine harmonische Periode der Periode des periodischen Zählwerts des Aufwärts-/Abwärtszähler 10 ist.
Im Allgemeinen wird gezeigt, dass der Betriebsmodus des in Dauer und Frequenz programmierbaren, elektronischen Pulsgenerators, Gegenstand der vorliegenden Erfindung, den nachfolgenden Schritten gemäß schematisiert werden kann:

– einen Ladeschritt der zu vergleichenden Anfangswerte, das heißt von m Anfangswerten in die CAM-Speicherzellen mit Adresse i,j, und,
– einen Ladeschritt von Maskierungswerten M_ij in entsprechende RAM-Speicherzellen mit Adresse i,j, wobei diese Werte es tatsächlich ermöglichen, zwangsläufig den Vergleich zu dem wahren Wert zu bringen, unabhängig von dem Ergebnis des Vergleichs zwischen dem in eine CAM-Speicherzelle mit Adresse i, j geladenen Wert und dem Wert des Bits des Rangs i, BL_i entsprechend, der zu einem Zeitpunkt durchläuft, der durch die Taktgeberperiode gegeben wird, und durch den Aufwärts/Abwärtszähler 10 für den Zählwert zu diesem Zeitpunkt geliefert wird.

Es wird darauf hingewiesen, dass keine bestimmte Reihenfolge beim Laden berücksichtigt werden muss, die Ladung, der CAM-Speicherzellen mit Adresse i, j und derjenigen der entsprechenden RAM-Speicherzellen mit Adresse i, j, kann unterschiedslos eine nach der anderen erfolgen.
Der Betriebsmodus des programmierbaren, elektronischen Pulsgenerators, Gegenstand der vorliegenden Erfin dung, wie in 2a dargestellt, ist unter Bezugnahme auf 2b, so wie auch vorstehend erwähnt, für den Schritt oder die Phase der Initialisierung mit aperiodischer Funktionsweise dargestellt, beziehungsweise für den Schritt oder die Phase des Zählens oder Vergleichens bei periodischer Funktionsweise.
Eine ausführlichere Beschreibung jeder RAM- und CAM-Speicherzelle, aus denen eine Vergleichszelle C_ij zusammengesetzt ist, erfolgt nun im Zusammenhang mit 2c.
So wie in der vorgenannten Figur dargestellt, wird drauf hingewiesen, dass jede RAM-Speicherzelle mindestens einen ersten und zweiten, mit T₁ und T₂ bezeichneten MOS-Transistor umfasst, dessen Gate-Elektrode mit der Wortleitung WL_1j parallel geschaltet ist. Die Source-Elektrode des ersten Transistors T₁ und die Drain-Elektrode des zweiten Transistors T₂ empfängt den Bitwert BL_i des Zählwerts, beziehungsweise den komplementären Bitwert BLB_i dieses Zählwerts. Die Drain-Elektrode des Transistors T₁ und die Source-Elektrode des Transistors T₂ sind unter Zwischenschaltung von zwei gegeneinander geschalteten Invertern verbunden, wobei der gemeinsame Punkt zwischen den zwei zuvor genannten Invertern und der Source-Elektrode des zweiten MOS-Transistors T₂ den gespeicherten Wert oder den Maskierungswert M_ij liefert.
Genau so wie in 2c dargestellt, umfasst jede CAM-Speicherzelle mindestens einen ersten und einen zweiten, mit T₃, T₄ bezeichneten MOS-Transistor, dessen Gate-Elektrode mit der Wortleitung WL_2j parallel geschaltet ist und dessen Source-, beziehungsweise Drain-Elektrode den Bitwert BLi beziehungsweise den komplementären Bitwert BLBi des Zählwerts empfängt, der von dem Aufwärts-/Abwärtszähler 10 geliefert wird. Die Drain-, beziehungsweise Source-Elektrode des ersten und zweiten Transistors T₃, T₄ ist un ter Zwischenschaltung von zwei gegeneinander geschalteten Invertern verbunden, auf ähnliche Weise wie in der Konstruktion des im Zusammenhang mit 2c beschriebenen RAM-Speichers.
Außerdem sind ein dritter, T₅, und ein vierter MOS-Transistor, T₆, über einen gemeinsamen Punkt zwischen ihrer Drain-Elektrode und Source-Elektrode als Kaskade geschaltet. Die Source-Elektrode des dritten MOS-Transistors T₅ empfängt den Bitwert BL_i, und die Drain-Elektrode des vierten MOS-Transistors T₆ empfängt den komplementären Bitwert BLB_i des Zählwerts, der von dem Aufwärts-/Abwärtszähler 10 geliefert wird. Die Gate-Elektroden des dritten T₅ und des vierten MOS-Transistors T₆ sind mit der Source-Elektrode des zweiten T₄ beziehungsweise der Drain-Elektrode des ersten MOS-Transistors T₃ verbunden.
Schließlich ist ein fünfter MOS-Transistor, T₇, vorgesehen, wobei die Source-Elektrode dieses fünften Transistors mit der Referenzspannung verbunden ist, beispielsweise Massespannung bei 0 Volt der Vorrichtung, wohingegen die Gate-Elektrode des fünften Transistors T₇ mit dem gemeinsamen Punkt des dritten und vierten MOS-Transistors T₅, T₆ verbunden ist. Die Drain-Elektrode des fünften MOS-Transistors T₇ liefert den komplementären Wert des Exklusiv-ODER-Produkts zwischen den Werten, die von der CAM-Speicherzelle gespeichert werden, die Speicherwerte CAM_ij und BL_i.
Schließlich wird, so wie in 2c dargestellt, die ODER-Kopplung zwischen CAM- und RAM-Speicherzellen der gleichen Adresse i, j durch Zwischenschaltung eines MOS-Transistors T₈ verwirklicht, Kopplungstransistor, dessen Source-Elektrode mit der Drain-Elektrode des fünften MOS-Transistors T₇ verbunden ist und den komplementären Wert des Exklusiv-ODER-Produkts zwischen den gespeicherten Werten CAM_ij und BL_i empfängt. Die Gate-Elektrode des Kopp lungstransistors T₈ ist mit dem gemeinsamen Punkt zwischen dem zweiten MOS-Transistor T₂ und den gegeneinander geschalteten Invertern der RAM-Speicherzelle der gleichen Adresse i, j verbunden. Die Drain-Elektrode des Kopplungstransistors T₈ liefert den Ergebniswert nach der vorstehend in der Beschreibung erwähnten Beziehung (1).
Schließlich wird darauf hingewiesen, dass die Kopplung durch eine logische ODER-Funktion aller Vergleichszellen C_ij einer gleichen Zeile des Rangs j beispielsweise durch parallele Verschaltung aller Drain-Elektroden der MOS-Kopplungstransistoren T₈ mit einer Ausgangsleitung bewirkt wird, die mit dem Ausgang S_j des entsprechenden Rangs j verbunden ist.
Die Funktionsweise jeder RAM- und CAM-Zelle mit Adresse i, j ist folgende:
Wenn die Wortleitung WL_1j zur Schreibsteuerung auf den hohen Pegel gesteuert wird, sind die MOS-Transistoren T₁ und T₂, beispielsweise des N-Typs, leitend geworden. Wenn beispielsweise angenommen wird, dass, zu demselben Zeitpunkt, ein Signal auf hohem Pegel auf der Bitleitung BL_i angelegt wird, und dass, demzufolge ein niedriger Pegel auf der Bitleitung des komplementären Werts BLB_i angelegt wird, wird das Potenzial der Bitleitung mit dem Wert BL_i an dem Knoten N₁ der gegeneinander geschalteten Inverter L₁ der RAM-Zelle angelegt, wobei diese gegeneinander geschalteten Inverter tatsächlich mittels des Transistors T₁ eine Verriegelungsschaltung oder in der englischen Ausdrucksweise „latch" darstellen, wohingegen das Potenzial, das dem komplementären Wert BLB_i an den Knoten N₂ der Verriegelungsschaltung L₁ entspricht, mittels des Transistors T₂ angelegt wird. Unter diesen Bedingungen wird in Betracht gezogen, dass die Verriegelungsschaltung L₁ einen Wert auf dem Pegel 1 gespeichert hat. Dieser Wert entspricht dem Maskierungswert M_ij der entsprechenden Adresse i, j.
Wenn die Wortleitung WL_1j unter denselben Bedingungen auf den hohen Pegel gebracht wird, während sich die Bitleitung für den Wert BL_i auf dem niedrigen Pegel befindet, wobei sich der komplementäre Wert BLB_i im Gegenteil auf dem hohen Pegel befindet, wird in Betracht gezogen, dass die Verriegelungsschaltung L₁ im Gegenteil einen niedrigen Pegel, 0 Pegel genannt, gespeichert hat.
Daraufhin, wenn von der Verriegelungsschaltung L₁ angenommen wird, dass sie einen Wert 1 gespeichert hat, ist zu verstehen, dass der Knoten N₁ hohes Potenzial und der Knoten N₂ niedriges Potenzial aufweist, und umgekehrt wird von der Verriegelungsschaltung L₁ angenommen, dass sie einen Wert 0, oder niedrigen Wert gespeichert hat, wenn der Knoten N₁ niedriges Potenzial und der Knoten N₂ hohes Potenzial aufweist.
Die betreffende Funktionsweise jeder CAM-Speicherzelle kann auf die nachfolgende Weise dargestellt werden.
Jede CAM-Zelle umfasst tatsächlich denselben Aufbau wie die RAM-Zelle der gleichen Adresse, ausgenommen die Transistoren T₅, T₆ und T₇. Die Funktionsweise jeder CAM-Speicherzelle im Speichermodus ist also identisch mit derjenigen jeder RAM-Speicherzelle, wenn die Wortleitung WL_2j bei Schreibsteuerung auf das hohe Potenzial gebracht wird, wobei der Bitwert BL_i des Zählwerts auf hohes oder auf niedriges Potenzial gebracht wird und der entsprechende komplementäre Wert BLB_i auf den entsprechenden komplementären Wert.
Wenn als veranschaulichendes Beispiel angenommen wird, dass die Verriegelungsschaltung L₂ der CAM-Speicherzelle zuvor einen Wert 1 gespeichert hat, wenn ein niedriger Pegel BL_i und demzufolge ein hoher Pegel BLBi angelegt wird, bleibt der NMOS-Transistor T₅ blockiert, wohingegen der gleiche Transistortyp T₆ leitend wird, indem auf diese Weise ein Potenzial hohen Pegels an dem Gatter des NMOS-Transistors T₇ angelegt wird, wobei der in 2c dargestellte Knoten N₈ auf diese Weise auf ein niedriges Potenzial gebracht wird.
Wenn gleichfalls beispielsweise angenommen wird, dass die Verriegelungsschaltung L₂ der CAM-Speicherzelle zuvor einen Wert 0, niedriges Potenzial, gespeichert hat, und dass ein Bitwert angelegt wird, der einem hohen Potenzial BL_i entspricht, und deswegen ein komplementärer Bitwert BLB_i, der einem niedrigen Potenzial entspricht, wird das Gatter des NMOS-Transistors T₅ auf einen hohen Pegel gebracht, der diesen Transistor leitend macht, und der Knoten N₈ von 2c wird mittels des Transistors T₇, welcher leitend ist, auf ein niedriges Potenzial gebracht.
Die weiteren Fälle entsprechen nacheinander:

– der Verriegelungsschaltung L₂ der CAM-Speicherzelle bei Wert 1, BL_i auf hohem Pegel, BLB_i auf niedrigem Pegel;
– der Verriegelungsschaltung der CAM-Speicherzelle bei Wert 0, BL_i auf niedrigem Pegel, BLB_i auf hohem Pegel.

Der Knoten N₈ bleibt auf einem hohen Pegel, wenn er beispielsweise durch ein in 2a für jede entsprechende CAM-Speicherzelle dargestelltes Vorladeelement auf einen derartigen hohen Pegel gesetzt wurde.
Die Funktionsweise des Ganzen ist durch die nachstehende Tabelle 1 dargestellt, wobei der Wert BLB_i immer den komplementären Werts von BL_i bezeichnet.
Diese Funktionsweise ermöglicht, eine Exklusiv-ODER-NICHT-Identitätsfunktion an dem Knoten N₈ jeder Vergleichszelle C_ij durchzuführen, welche die logische Beziehung erfüllt:
Die Steuerung des Gatters von jedem Transistor T₈ durch die entsprechende RAM-Speicherzelle ermöglicht also, die vorstehend in der Beschreibung erwähnte logische Beziehung (2) zu erhalten.
Das Steuerungsdiagramm des Ergebniswerts aufgrund eines Vorladesignals, das jeder RAM- und CAM-Speicherzelle von einer Vorladeschaltung herkömmlicher Art geliefert wird, so wie in 2a dargestellt, ist in 2d für die Vergleichszelle C_ij aufgeführt. Die Vorladeschaltungen werden wegen ihrer dem Fachmann bekannten herkömmlichen Art nicht beschrieben.
Die Multiplikation auf einer Zeile für n Bits, aus denen sich die Zählwerte zusammensetzen, beispielsweise für n = 16, ermöglicht einen Vergleich zwischen einem Wort von 16 Bits, das in den CAM-Speicherzellen der betrachteten Zeile gespeichert ist, und einem Wort mit einer entsprechenden Anzahl, n = 16 beispielsweise, von dem Zählwert entsprechenden Bits, das heißt, den vorstehend in der Beschreibung erwähnten Werten BL_i und BLB_i, wobei der interne Wartestatus durch BL_i = BLB_i entsteht, wobei alle von den Vergleichszellen derselben Leitung gelieferten Vergleichsergebnisse durch die vorstehend in der Beschreibung erwähnte logische ODER-Verbindung verbunden werden.
Unter diesen Bedingungen erfüllt der entsprechende Ausgang S_j, für die Zeile des betrachteten Rangs j, die vorstehend in der Beschreibung erwähnte Beziehung (3).
Wenn in dieser Beziehung alle Maskierungsbits M_ij inaktiv gespeichert werden, weist die vorstehende Beziehung den wahren Wert auf, wenn, und nur dann, wenn alle Vergleiche identisch sind, dies impliziert CAM_ij = BL_i.
Wenn im Gegenteil alle Maskierungsbits M_ij aktiv gespeichert werden, weist die vorstehende Beziehung den wahren Wert auf, unabhängig von dem Inhalt des Worts, das dem Zählwert entspricht, das heißt den Werten, die den Bits BL_i und dem komplementären Wert BLB_i entsprechen.
Wenn auf diese Weise das zu vergleichende Wort, das heißt der durch den Aufwärts-/Abwärtszähler 10 gelieferte Momentanzählwert, um ein oder mehrere Bits bezogen auf das auf einer gleichen Zeile des Rangs j der CAM-Speicherzelle gespeicherte Wort abweicht, weist die vorstehende Beziehung den wahren Wert auf, wenn die entsprechenden Maskierungswerte den aktiven Wert aufweisen.
Ein Beispiel für den wahren Wert von Vergleichen, die von jeder Vergleichszelle C_ij geliefert werden, wird in der nachstehenden Tabelle 2 aufgeführt:
Tabelle 2
Selbstverständlich kann auf diese Weise eine Vielzahl von Vergleichsworten, das heißt die m Anfangswerte, vorgesehen werden, wobei jedes Wort auf der Ebene einer Zeile der CAM-Speicherzellen gespeichert ist, wobei der in Dauer und Frequenz programmierbare, elektronische Pulsgenerator, Gegenstand der vorliegenden Erfindung, dann eine wie in 2a dargestellte Matrixkonfiguration der Vergleichszellen aufweist.
Es ist auf diese Weise verständlich, dass der elektronische Pulsgenerator, Gegenstand der vorliegenden Erfindung, ermöglicht, jede Zeile des Rangs j der Vergleichszellen C_ij derart zu programmieren, dass die Anzahl und Weite der Impulse in einer durch die wiederkehrende Periode des Aufwärts-/Abwärtszählers 10 gegebenen Periode variiert werden können, gemäß dem Betriebsmodus, der nachstehend in der Beschreibung erläutert wird.
Mittels des in 2a dargestellten Aufbaus kann auf diese Weise ein in Dauer und Frequenz programmierbarer, elektronischer Pulsgenerator mit m Ausgängen verwirklicht werden, wobei jeder Ausgang S_j tatsächlich als ein getrennter PWM_j-Generator betrachtet werden kann.
Bei jeder Signalflanke des Taktgebers CLK, die beispielsweise von dem Systemtaktgeber geliefert wird, wird der Aufwärts-/Abwärtszähler 10 der gesteuerten Zeitbasisinitialisierungsschaltung 1 inkrementiert und auf diese Weise wird ein Vergleich zwischen dem Ausgang des Aufwärts/Abwärtszählers durchgeführt, das heißt dem Momentanzähl wert und dem Inhalt der Punktmatrix, das heißt jeder Zeile der CAM-Speicherzellen und RAM-Speicherzellen.
Die Periode der gelieferten Impulse ist das Modulo des Zählwerks, das heißt eine harmonische Periode der Periode des periodischen Zählwerts. Es wird natürlich verständlich, dass abhängig von den programmierten Werten, insbesondere den Maskierungsbits M_ij und den Initialisierungswerten, die Periode der Impulse entweder gleich der Zählperiode des Aufwärts-/Abwärtszählers, oder im Gegenteil eine harmonische Periode des letzten sein kann, so wie es nachfolgend beschrieben wird.
Die unterschiedlichen Wellenformen mit variabler Dauer und mehrfachen Impulsen werden im Zusammenhang mit 2e anhand eines nicht einschränkenden Beispiels zur Anwendung unter Verwendung eines Aufwärts-/Abwärtszählers mit Wert 2⁵ bei einem vorgeladenen Wert beschrieben, das heißt beispielsweise einem einer Zeile des Rangs j entsprechender Initialisierungswert, wobei dieser vorgeladene Wert willkürlich gleich einem Wert 10010 angenommen wird.
In 2e sind einerseits die Zustände des Aufwärts-/Abwärtszählers 10 dargestellt, das heißt der Zählwert und schließlich der Wert der Bits mit Wertigkeit 2⁰ bis 2⁹, als auch die entsprechenden Werte, die in einer Zeile des Rangs j der entsprechenden CAM-Speicherzellen enthalten sind.
Im Zusammenhang mit 2e wird darauf hingewiesen, dass für den in den CAM-Speicher geladenen Initialisierungswert 10010, wenn der Zählwert durch den Aufwärts/Abwärtszähler diesen Wert erreicht, das heißt während des Vergleichs oder der genauen Identität, dargestellt in 2e, zwischen dem Zählwert und dem Initialisierungswert, ein univalenter Impuls pro Zählperiode des Aufwärts-/Abwärtszählers erhalten wird, dessen Dauer gleich einem Zyklus des Taktgebers CLK ist.
Wenn im Gegenteil das niedrigstwertige Bit, ein Bit der Wertigkeit 2⁰, maskiert wird, wobei der Wert M_0j auf den Wert X gebracht wird, und der Wert X hier unterschiedslos den Wert 0 oder 1 bezeichnet, ist die vorstehende Beziehung (2) zwei Mal hintereinander wahr, wodurch ein Impuls erzeugt werden kann, dessen Dauer gleich zwei Taktzyklen entspricht, wie auch in der Wellenform 1 der 2e dargestellt ist.
Wenn außerdem das Bit der Wertigkeit 2¹ maskiert wird, wobei der Initialisierungswert auf den Wert 100XX gebracht wird, wird die Beziehung (2) vier Mal hintereinander wahr, wie auch an Punkt 2 der 2e dargestellt ist, und so weiter. Auf diese Weise kann die Dauer eines Impulses variiert werden durch die Potenz der zweifachen Dauer der Periode oder des Zyklus des Systemtaktgebers in dem Intervall einer Zählperiode des Aufwärts-/Abwärtszählers, indem nacheinander die niedrigstwertigen Bits bis zu den höchstwertigen Bits hin maskiert werden. Die Dauer D des erzeugten Impulses erfüllt auf diese Weise die Beziehung: D = 2k+1 (4)wobei k die Wertigkeit des Bits des höchsten Rangs der maskierten Bits darstellt.
Die entsprechenden Wellenformen werden an den Positionen 1 und 2 der 2e angegeben.
Hinsichtlich der Programmierung durch mehrfache Impulse, so kann diese durch Demaskieren des niedrigstwertigen Bits erzielt werden, Bit der Wertigkeit 2⁰ zum Erreichen eines genauen Vergleichs zwischen dem entsprechenden, in dem CAM-Speicher gespeicherten Wert und dem BL_i Wert, und außerdem dadurch, dass ein Bit unter den verbleibenden n – 1 Bits maskiert wird. Es werden also zwei Impulse erzeugt, deren Dauer gleich einer Dauer des Zyklus des Systemtaktgebers CLK ist.
Der in Periodenanzahl des Taktgebers CLK ausgedrückte Abstand zwischen diesen zwei Impulsen ist eine Funktion der Wertigkeit des maskierten Bits.
Demzufolge ist die erzielte Impulsanzahl eine Potenz von 2 der Anzahl von maskierten Bits, wohingegen der Abstand zwischen den Impulsen durch die Beziehung ausgedrückt wird: d = 2p (5)wobei p die Wertigkeit des maskierten Bits darstellt. Die an den Punkten 3, 4, 5 und 6 der 2e dargestellten Wellenformen ermöglichen, das zuvor angegebene Ergebnis zu überprüfen.
Der in Dauer und Frequenz programmierbare, elektronische Pulsgenerator, Gegenstand der vorliegenden Erfindung, ermöglicht selbstverständlich die Programmierung aller Wellenformen mit einer Wiederholung, das heißt einem Abstand zwischen Impulsen als Funktion des Rangs des maskierten Bits und einer Impulsanzahl als Funktion der Anzahl von maskierten Bits.
Wenn also eine Folge 2^r, 2^s und 2^t betrachtet wird, wobei r, s und t den Rang der maskierten Bits darstellen, kann ein periodisches Muster, wie bei den Positionen 7 und 8 der 2e dargestellt, mit den nachfolgenden Parametern erzielt werden:

– Abstand d₁ = 2^r, wobei r den Rang des höchstwertigen Bits der maskierten Bits darstellt;
– Abstand d₂ = 2^s, wobei s den Rang des niedrigstwertigen Bits der maskierten Bits darstellt;
– d₁ stellt den Abstand zwischen Mustern dar, die aus zwei Elementarimpulsen gebildet werden, wohingegen d₂ den Abstand zwischen Elementarimpulsen darstellt, aus denen ein Muster zusammengesetzt ist;
– die Anzahl von Mustern, die durch die Elementarimpulse gebildet werden, wird durch N = 2^t gegeben, wobei t die Anzahl von maskierten Bits darstellt.

Im Rahmen der 2e wird darauf hingewiesen, dass die an den Positionen 1 und 2 dargestellten Wellenformen tatsächlich nur einen besonderen Fall darstellen, wenn der Abstand d₁ gleich 1 ist, angenommen für r = 0, wohingegen der Abstand d₂ gleich der Anzahl ist, angenommen 2^s = 2^t.
Bezug nehmend auf die an den Positionen 3, 4, 5 und 6 dargestellten Wellenformen, so stellen diese einen besonderen Fall dar, bei dem r = s ist.
Die Ausführungsform des in Dauer und Frequenz programmierbaren, elektronischen Pulsgenerators, Gegenstand der vorliegenden Erfindung, vorstehend im Zusammenhang mit der 2a und den folgenden beschrieben, erscheint insofern besonders interessant, da er ermöglicht, Impulsserien zu erzeugen, die aus Mustern mit mehrfachen Impulsen bestehen, wodurch die Flexibilität beim Einsatz dieser Art Generatoren im Verhältnis zu Systemen, die beim Stand der Technik beschrieben werden, beträchtlich erhöht wird.
Es wird jedoch festgestellt, dass bei der vorgenannten Ausführungsform die Abstände und die Anzahl von Impulsen aus ganzen Potenzen von 2 bestehen. Eine derartige Einschränkung gestattet keine so genaue Einstellung wie die Periode oder der Zyklus des Systemtaktgebers, was in gewissen Fällen einen Nachteil darstellen kann.
Um den vorstehend genannten Nachteil zu beheben, wird eine bevorzugte Ausführungsform des in Dauer und Frequenz programmierbaren, elektronischen Pulsgenerators, Gegenstand der vorliegenden Erfindung, im Zusammenhang mit 3a und 3b beschrieben.
Nach der vorstehend genannten, in 3a dargestellten Ausführungsform wird jede Zeile von Vergleichszellen des Rangs j in eine erste und zweite elementare Zeile von Vergleichszellen aufgeteilt, wobei jede Vergleichszelle das Bezugszeichen C_0ij beziehungsweise C_1ij aufweist, wobei der erste Index 0 oder 1 den Aufteilungsindex jeder Vergleichszelle bezeichnet, um die erste und zweite elementare Zeile von Vergleichszellen zu bilden. Es ist verständlich, wie auch in 3a dargestellt, dass die Vergleichszellen ausgerichtet sind, um die erste und zweite elementare Zeile zu bilden, wobei jede elementare Zeile mit einem entsprechenden Ausgang S_0j beziehungsweise S_1j verbunden ist, wobei der erste Index den Aufteilungsindex bezeichnet.
Nach einem besonders vorteilhaften Aspekt des in Dauer und Frequenz programmierbaren, elektronischen Pulsgenerators so wie er in der Ausführungsform der 3a dargestellt ist, ist jede elementare Zeile von Vergleichszellen, das heißt die mit S_0j und S_1j bezeichneten Zeilen, unabhängig und komplementär zueinander programmierbar, so dass komplementäre Muster von Impulsserien geliefert werden.
Unter unabhängig und komplementär zueinander programmierbaren, elementaren Zeilen von Vergleichszellen wird verstanden, dass jede elementare Zellenzeile unabhängig programmiert werden kann, das bedeutet ohne Berücksichtigung der Programmierung der anderen elementaren Zeile von Vergleichszellen. Die komplementäre Eigenschaft der Programmierung liegt in der Tatsache, dass die Programmierung bei Identität der einen und der anderen der elementaren Zeilen von Zellen keinen wirklichen Vorteil bietet, und dass es, gemäß der Aufgabe der vorliegenden Erfindung, vorteilhaft ist, elementare Zeilen von Vergleichszellen S_0j und S_1j derart voneinander zu programmieren, dass die erzeugten Muster getrennt sind, damit die Überlagerung dieser Muster möglich wird, um ein Muster oder eine spezifische Impulsserie zu schaffen, die viel feiner ist, wie dies in der nachstehenden Beschreibung erläutert wird.
Wie in 3a zu erkennen ist, wird darauf hingewiesen, dass der Generator außerdem für jedes Paar von erster und zweiter elementarer Zeile S_0j und S_1j, so wie in 3a dargestellt ist, eine logische ODER-Schaltung umfasst, die zwischen den ersten und zweiten elementaren Ausgang S_0j und S_1j zwischengeschaltet ist, wobei diese logische ODER-Schaltung ein Überlagerungssignal der Muster oder komplementären Impulsserien liefert, die auf jeder elementaren Zeile der Vergleichszelle programmiert sind.
Die logische ODER-Schaltung mit dem Bezugszeichen 4_j in 3a, ermöglicht auf diese Weise die Sicherstellung der Überlagerung der Muster von komplementären Impulsserien, die auf den elementaren Zeilen S_0j und S_1j programmiert sind.
Jedoch kann, genau so wie auch in 3a dargestellt ist, auf die logische ODER-Schaltung 4_j eine Referenzschaltung 5_j folgen, beispielsweise der bistabilen Art, welche das Überlagerungssignal empfängt und ein daraus resultierendes Signal liefert, dessen zeitliche Auflösung gleich derjenigen der Periode des Referenztaktsignals ist.
Die in 3a beschriebene Ausführungsform ermöglicht tatsächlich, die Impulse oder die Impulsserien auf die gewünschte Dauer mit einer Genauigkeit einzustellen, die der Dauer der Periode oder des Zyklus des Systemtaktgebers CLK entspricht.
In 3b werden als nicht einschränkendes Beispiel die Impulssteuerungsdiagramme dargestellt, die während des Einsatzes eines in Dauer und Frequenz programmierbaren, elektronischen Pulsgenerators erhalten werden, bei welchem eine Zeile des Rangs j von Vergleichszellen aus zwei elementaren Zeilen besteht, wobei eine erste elementare Zeile derart programmiert ist, dass ein durch HIT_0j dargestelltes Signal für einen 5 Bits umfassenden Anfangswert geliefert wird, wobei die Wertigkeit des höchstwertigen Bits bei dem Wert X maskiert ist, die beiden folgenden Bits den Wert 0 aufweisen, und die beiden letzten Bits den Wert 1 aufweisen, wohingegen die zweite elementare Zeile derart programmiert ist, dass ein Signal HIT_1j für einen über 5 Bits kodierten Anfangswert geliefert wird, dessen höchstwertiges Bit gleich dem Wert 1 ist, und die anderen darauf folgenden Bits gleich dem Wert 0 sind.
Es wird verständlich, dass in diesem Fall die Signale HIT_0j und HIT_1j an dem Eingang des mit 4_j bezeichneten ODER-Tors angelegt werden, wodurch ermöglicht wird, die Flip-Flop-Schaltung 5_j so zu steuern, dass sie das daraus resultierende PWM_j-Signal liefert, wie in 3b dargestellt ist, das aus einer Serie von Impulsen der Dauer 3T besteht, wobei T den Zyklus des Systemtaktgebers CLK darstellt, die durch 13 Perioden oder Taktgeberzyklen T getrennt sind.
Es wird selbstverständlich darauf hingewiesen, dass das Prinzip von mehrfachen Impulsen auf eine Weise angewendet werden kann, um, mittels einer Flip-Flop-Schaltung, oder gegebenenfalls ohne die Flip-Flop-Schaltung 5_j , die Wellenform mit der gewünschten Wiederholung zu erhalten.
Auf diese Weise ist ein besonders leistungsstarker, in Dauer und Frequenz programmierbarer, elektronischer Pulsgenerator beschrieben worden, insofern, da es aufgrund des besonders flexiblen Einsatzes jeder Zeile von Vergleichszellen möglich ist, auf jeder von ihnen eine Vielzahl von Impulsen zu erhalten, die als Impulsserien oder Muster konfiguriert sind, und deren zeitliche Auflösung höchstens gleich derjenigen der Periode oder des Zyklus des Systemtaktsignals CLK ist.
Diese Art elektronischer Pulsgenerator erscheint besonders zufriedenstellend insofern, da es möglich ist, sehr unterschiedliche Anwendungen vorzusehen, wie beispielsweise Generatoren von periodischen Signalen mit verschiedenen Perioden von physiologischen Ereignissen, wie z. B. Herzimpulsen oder anderen, oder beispielsweise in Dauer und Frequenz programmierbare, elektronische Pulsgeneratoren in Form von dedizierten Schaltungen, die zur Erkennung frequentieller Signatur aus Emissionsquellen vorgesehen sind.

Claims

Elektronischer Pulsgenerator, der in der Dauer und Frequenz programmierbar ist, umfassend m verschiedene programmierbare Ausgänge, Sj, j ∈ [0, m – 1], dadurch gekennzeichnet, dass er mindestens umfasst: – eine Zeitbasisinitialisierungsschaltung (1), die durch ein Referenztaktsignal (CLK) und durch ein Initialsierungs/Vergleichssignal gesteuert wird, wobei die Zeitbasisinitialisierungsschaltung mindestens m Initialisierungswerte liefert, die über n Bits kodiert sind, für den wahren Wert des Initialisierungssignals, wobei jedes Bit der Initialisierungswerte durch CAM_ij bezeichnet wird, i ∈ [0, n – 1], bzw. einen periodischen Zählwert, der über n Bits kodiert ist, für den wahren Wert des Vergleichssignals, wobei jedes Bit des Zählwerts durch BL_i bezeichnet wird; – Dekodiermittel (2), die eine Vielzahl von Adresswerten X ∈ [0, m – 1] empfangen und auf Wortleitungen ein Schreibsteuerungsadressbit WL_1j, WL_2j liefern; – eine Bitvergleichsmatrix, welche n × m Vergleichszellen (C₀₀ ... C_n–1, m) umfassen, die in m Zeilen und n Spalten angeordnet sind, wobei jede Vergleichszelle C_ij eine RAM-Speicherzelle und eine CAM-Speicherzelle umfasst, die durch ihren Inhalt adressierbar ist, wobei die Speicherzellen im Schreibzugriff auf den Wortleitungen durch ein Schreibbefehl-Adressbit WL_1j bzw. WL_2j adressierbar sind, und jeweils zum Speichern das Bit des Ranges i BL_i des Zählwerts empfangen, jede Vergleichszelle mit Adresse i, j einerseits das Speichern des entsprechenden Bits CAM_ij des Initialisierungswerts für den wahren Wert des Initialisierungssignals gestattet, und es andererseits gestattet für den wahren Wert des Vergleichssignals einen Wert
zu liefern, den komplementären Wert des Exklusiv-Oder-Produkts dieses Bits CAM_ij des Initialisierungswerts mit dem Bit BL_i des Zählwerts, wobei jede RAM-Speicherzelle der Adresse i, j einen Bitmaskierungswert liefert, der für den wahren Wert des Initialisierungssignals gespeichert ist, bezeichnet als M_ij, und jede CAM- und RAM-Speicherzelle der gleichen Adresse i, j durch logische Oder-Kopplung gekoppelt ist, um die Vergleichszelle C_ij zu bilden und jede Vergleichszelle einen Ergebniswert
liefert, wobei alle Vergleichszellen C_ij einer gleichen Zeile vom Rang j gekoppelt sind durch eine Oder-Logikfunktion am entsprechenden Ausgang S_j, was die Durchführung eines Vergleichs gestattet zwischen einem Wort aus n Bits Initialisierungswert, der in den Speicherzellen CAM jeder Zeile des Rangs j für den wahren Wert des Initialisierungssignals gespeichert ist, mit dem Zählwert, der durch die Zeitbasisinitialisierungsschaltung geliefert wird, die für den wahren Wert des Vergleichssignals gesteuert wird, und dadurch auf jedem Ausgang S_j einen programmierten Puls zu erzeugen, der die Beziehung erfüllt:
gemäß eines periodischen Signals, dessen Periode eine harmonische Periode der Periode des periodischen Zählwerts ist.
Generator nach Anspruch 1, dadurch gekennzeichnet, dass die gesteuerte Zeitbasisinitialisierungsschaltung umfasst: – einen Aufwärts/Abwärts-Zähler (10), der das Taktsignal empfängt und den über n Bits kodierten periodischen Zählwert liefert; – eine Multiplexerschaltung (11) welche einerseits die m über n Bits kodierten Initialisierungswerte CAM_ij empfängt, und andererseits den über n Bits kodierten Zählwert BL_i, der durch den Aufwärts/Abwärts-Zähler geliefert wird, wobei die Multiplexerschaltung die entsprechenden Bitwerte liefert; – eine Vielzahl von n Inversverstärkern (12₀ ... 12_n–1 ), welche jeweils einen Bitwert empfangen und diesen Bitwert und den komplementären Wert dieses Bitwerts BLB_i liefern.
Generator nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass jede Speicherzelle vom RAM-Typ mindestens einen ersten und einen zweiten MOS-Transistor (T₁, T₂) umfasst, deren Gate-Elektrode parallel geschaltet ist mit der Wortleitung WL_1j und deren Source bzw. Drain-Elektrode den Bitwert BL_i bzw. den komplementären Bitwert BLB_i empfängt, und deren Drain- bzw. Source-Elektrode unter Zwischenschaltung von zwei gegeneinandergeschalteten Invertern verbunden sind, wobei der gemeinsame Punkt zwischen den zwei Invertern und der Source-Elektrode des zweiten MOS-Transistors den gespeicherten Wert M_ij liefert.
Generator nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die CAM-Speicherzelle mindestens umfasst: – einen ersten und einen zweiten MOS-Transistor (T₃, T₄), deren Gate-Elektrode parallel geschaltet ist mit der Wortleitung WL_2j, und deren Source- bzw. Drain-Elektrode den Bitwert BL_i bzw. den komplementären Bitwert BLB_i empfängt, und deren Drain- bzw. Source-Elektrode unter Zwischenschaltung von zwei gegeneinandergeschalteten Invertern verbunden ist; – einen dritten und einen vierten MOS-Transistor (T₅, T₆), die über einen gemeinsamen Punkt zwischen ihrer Drain-Elektrode und Source-Elektrode als Kaskade geschaltet sind, wobei die Source-Elektrode des dritten MOS-Transistors (T₅) den Bitwert BLi empfängt, und die Drain-Elektrode des vierten MOS-Transistors (T₆) den komplementären Bitwert BLB_i empfängt, die Gate-Elektroden des dritten (T₅) und des vierten (T₆) MOS-Transistors mit der Source-Elektrode des zweiten (T₄) bzw. Drain-Elektrode des ersten (T₃) MOS-Transistors verbunden sind; – einen fünften MOS-Transistor (T₇), dessen Source-Elektrode mit der Referenzspannung verbunden ist, und dessen Gate-Elektrode mit dem gemeinsamen Punkt des dritten und vierten MOS-Transistors (T₅, T₆) verbunden ist, wobei die Drain-Elektrode des fünften MOS-Transistors (T₇) den komplementären Wert des Exklusiv-Oder-Produkts zwischen den gespeicherten Werten CAM_ij und BL_i liefert.
Generator nach den Ansprüchen 1, 3 und 4, dadurch gekennzeichnet, dass die Oder-Kopplung zwischen CAMund RAM-Speicherzellen der gleichen Adresse i, j verwirklicht wird durch Zwischenschaltung eines MOS-Kopplungstransistors (T₈), dessen mit der Drain-Elektrode des fünften MOS-Transistors (T₇) verbundene Source-Elektrode den komplimentären Wert des Exklusiv-Oder-Produkts zwischen den gespeicherten Werten CAM_ij und BL_i empfängt, dessen Gate-Elektrode mit dem gemeinsamen Punkt zwischen dem zweiten MOS-Transistor (T₂) und den gegeneinander geschalteten Invertern der Speicherzelle RAM der gleichen Adresse i, j verbunden ist und dessen Drain-Elektrode den resultierenden Wert
liefert.
Generator nach den Ansprüchen 1, 3, 4 und 5, dadurch gekennzeichnet, dass die Kopplung durch eine logische Oder-Funktion aller Vergleichszellen C_ij einer gleichen Zeile des Rangs j durch parallele Verschaltung aller Drain-Elektroden der MOS-Kopplungstransistoren (T₈) mit einer Ausgangsleitung bewirkt wird, die mit dem Ausgang S_j des entsprechenden Rangs j verbunden ist.
Generator nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass jede Zeile von Vergleichszellen des Rangs j aufgeteilt ist in eine erste und eine zweite elementare Zeile von Vergleichszellen, wobei jede elementare Zeile von Vergleichszellen unabhängig und komplementär zueinander programmierbar ist, um komplementäre Pulsmuster zu liefern, und mit einem jeweiligen ersten bzw. zweiten elementaren Ausgang verbunden sind, wobei der Generator außerdem für jedes Paar aus erster und zweiter elementarer Zeile von Vergleichszellen umfasst: – eine Oder-Logikschaltung, die mit den ersten und zweiten elementaren Ausgängen verbunden ist und ein Überlagerungssignal der komplementären Pulsmuster liefert; – eine bistabile Schaltung, welche das Überlagerungssignal empfängt und ein resultierendes Signal liefert, dessen zeitliche Auflösung gleich jener der Periode des Referenztaktsignals ist.