DE69727424T2

DE69727424T2 - Halbleiterschaltung mit Schaltung zur Erzeugung einer höheren Spannung als die Versorgungsspannung

Info

Publication number: DE69727424T2
Application number: DE69727424T
Authority: DE
Inventors: Ichiro Minato-ku Kondou; Hiroyuki Minato-ku Kobatake
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 1996-06-19
Filing date: 1997-06-18
Publication date: 2004-12-16
Anticipated expiration: 2017-06-19
Also published as: EP0814479A2; KR980004965A; JP3094913B2; US5757717A; EP0814479B1; JPH1011986A; DE69727424D1; KR100317101B1; EP0814479A3

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Halbleiterschaltung und insbesondere eine Halbleiterschaltung mit einer Schaltung, die eine Spannung, die höher als eine Leistungsversorgungsspannung ist, zu einer internen Schaltung zuführen kann.
Beschreibung des Standes der Technik
In den letzten Jahren wird in zunehmendem Maße streng ein niedriger Energieverbrauch von Halbleiterschaltungen gefordert, und die für Halbleiterschaltungen verwendete Leistungsversorgungsspannung wird dementsprechend erniedrigt. Jedoch wird die Betriebsgeschwindigkeit jedes Transistors in den Halbleiterschaltungen einhergehend mit dem Abfall bezüglich der Betriebsspannung reduziert. Folglich werden Teile in Schaltungen, wo eine Hochgeschwindigkeitsoperation insbesondere erforderlich ist, oft mit Spannungen betrieben, die durch Erhöhen der Leistungsversorgungsspannung erhalten werden. Beispielsweise dann, wenn eine an Gates von Transistoren, die eine Speicherzelle bilden, angelegte Lesespannung als Ergebnis der Abhängigkeit von der Leistungsversorgungsspannung nach unten geht, wird eine Leserate der Speicherzelle verschlechtert. Eine Einrichtung zum Lösen eines solchen Problems ist in der japanischen offengelegten Patentanmeldung Nr. Hei 2-3192 offenbart. Dieser Stand der Technik wird unter Bezugnahme auf 10 detailliert beschrieben.
Eine Decodierschaltung, die in diesem Flash-EEPROM verwendet wird, weist eine Auswahlschaltung, eine Spannungsisolationsschaltung und eine Ladeschaltung auf.
Die Auswahlschaltung besteht aus einem NAND-Gatter 907, einem NICHT-Gatter 908 und n-Kanal-MOS-Transistoren 949 und 950. Das NAND-Gatter 907 empfängt ein Adressensignal 906, sein Ausgang ist an das NICHT-Gatter 908 und den Gate-Anschluss des n-Kanal-MOS-Transistors 950 angeschlossen und der Ausgang des NICHT-Gatters 908 ist an den Gate-Anschluss des n-Kanal-MOS-Transistors 949 angeschlossen. Ein Adressensignal 947 wird zum Drain-Anschluss des n-Kanal-MOS-Transistors 949 eingegeben, und der Source-Anschluss des n-Kanal-MOS-Transistors 949 und der Drain-Anschluss des n-Kanal-MOS-Transistors 950 sind verbunden, was als der Ausgang der Auswahlschaltung dient.
Die Spannungsisolationsschaltung besteht aus einem n-Kanal-MOS-Transistor 909, wobei sein Gate-Anschluss an eine Leistungsquelle 917 angeschlossen ist, sein Source-Anschluss an den Ausgang der Auswahlschaltung angeschlossen ist und sein Drain-Anschluss als der Ausgang der Spannungsisolationsschaltung dient.
Die Ladeschaltung weist n-Kanal-MOS-Transistoren 942 und 943 und Kondensatoren C0 und C1 auf. Ein Anschluss 948 führt eine Ladespannung Vpp zu und ein Anschluss 946 führt einen Takt ϕ zum Schreiben einer Ladung zu. Der Anschluss 946 ist an einen Anschluss des Kondensators C1 angeschlossen, und den Source-Anschluss des n-Kanal-MOS-Transistors 943. Der n-Kanal-MOS-Transistor 942 ist an einen Anschluss des Kondensators C0, den Source-Anschluss des n-Kanal-MOS-Transistors 943 und den Ausgang der Spannungsisolationsschaltung angeschlossen, und der Anschluss des Kondensators C0 dient als der Ausgang der Decodierschaltung 901.
Die Ladespannung Vpp wird aus der Leistungsversorgungsspannung mittels einer Erhöhungsschaltung erzeugt. Ein Beispiel für die Erhöhungsschaltung ist in 6 gezeigt. Bei dieser Erhöhungsschaltung sind eine Vielzahl von n-Kanal-MOS-Transistoren 606 und ein n-Kanal-MOS-Transistor 608 mit ihren jeweiligen Gate-Anschlüssen an ihre jeweiligen Drain-Anschlüsse angeschlossen in Reihe geschaltet. Jeder einzelne Anschluss einer Vielzahl von Kondensatoren 607 ist an den Drain-Anschluss jedes Transistors 606 angeschlossen, und dem anderen Anschluss jedes Kondensators 607 werden abwechselnd zwei Arten von Taktsignalen zugeführt, die mittels Logikgattern 609, 610 und 611 aus dem Taktsignal ϕ erzeugt werden, das über einen Anschluss 601 zugeführt wird. Die Ladespannung Vpp wird aus der Leistungsversorgungsspannung durch Steuern der Spannung des Ausgangs 603 der Reihenschaltung der Transistoren 606 mit einer in Reihe geschalteten Schaltung von n-Kanal-MOS-Transistoren 605 erzeugt. Hier wird die Ladeschaltung dann aktiviert, wenn ein zu einem Anschluss 602 zugeführtes Signal LESEN auf einem logischen "H"-Pegel ist.
Ausgänge von jeweiligen Decodierschaltungen sind an jeweilige Wortleitungen X0 bis Xn eines Speicherzellenfelds 902 angeschlossen, das durch Anordnen von Speicherzellen 914 in einer Matrixform gebildet ist. Source-Anschlüsse von allen Speicherzellen sind gemeinsam an einen Anschluss 939 angeschlossen, der eine Spannung Vs zugeführt. Spalten des Speicherzellenfelds 902 werden zu einem Leseverstärker 903 als Einzelleitungen D0 bis Dm eingegeben, und die Speicherinhalte der Speicherzellen werden zu einem Leseausgang 913 ausgegeben.
Als nächstes wird der Betrieb der Vorrichtung in 10 unter Bezugnahme auf 11 beschrieben.
Wenn als Ergebnis eine Änderung bezüglich des Adressensignals 906 alle Eingaben zum NAND-Gatter 907 zur Leistungsversorgungsspannung gehen, geht die Ausgabe des Gatters 907 zum Erdpotential (11➀), und in Reaktion darauf geht die Ausgabe des NICHT-Gatters 908 zur Leistungsversorgungsspannung (11➁). Danach wird der n-Kanal-MOS-Transistor 950 entregt und wird der n-Kanal-MOS-Transistor 949 angeregt. Wenn die Spannung der Leistungsquelle 917 und die Schwellenspannung des n-Kanal-MOS-Transistors 909 jeweils Vdd und Vtn 909 genannt werden, wird die entsprechende Wortleitung X0 911 über den n-Kanal-MOS-Transistor 909 auf Vdd – Vtn 909 aufgeladen, da ein Adressensignal 947 ausgewählt ist und auf einem "H"-Pegel ist (11➂, ➃). Danach wird dann, wenn ein Impuls hoher Spannung durch eine Änderung bezüglich der Ladespannung Vpp gegeben ist, das Potential der Wortleitung 911 von Vdd – Vtn 909 aus um einen Betrag C0/(C0 + CE)*Vpp erhöht (11➄), wobei CE die parasitäre Kapazität der Wortleitung 911 ist. Als Ergebnis wird das Potential der Einzelleitung 912 durch die Speicherinhalte der durch die Adressenänderung ausgewählten Speicherzelle geändert (11➅), und der Leseverstärker 903 erfasst und verstärkt das Potential der Einzelleitung 912 und gibt es als die Leseausgabe 913 aus (11➆). Da auf diese Weise eine Spannung, die höher als die Leistungsversorgungsspannung ist, an die Wortleitung anlegbar ist, ist es möglich, einen ausreichend hohen Strom für die Speicherzellen sicherzustellen und die Betriebsgeschwindigkeit der Speicherzellenmatrix selbst dann zu verbessern, wenn die Leistungsversorgungsspannung Vdd niedrig ist.
Jedoch hat der diskutierte Stand der Technik ein Problem, das darin besteht, dass dann, wenn eine Spannung, die höher als die Leistungsversorgungsspannung ist, zur Wortleitung gegeben wird, die Zufuhr des Impulses hoher Spannung, der in der Erhöhungsschaltung aus der Leistungsversorgungsspannung erzeugt wird, durch Ausgeben von ihm zum Anschluss 948 in 10 ausgeführt wird. Das bedeutet, dass der zum Anschluss 948 in 10 zugeführte Impuls den parasitären Kondensator des Anschlusses 948 jedes Mal laden und entladen muss, wenn der Impuls ansteigt und abfällt. Demgemäß wird die Geschwindigkeit eines Anstiegs und eines Abfalls des Impulses erniedrigt, was eine Verschlechterung bezüglich der Leserate von Daten aus den Speicherzellen bewirkt. Zum Verhindern eines solchen Abfalls bezüglich der Leserate ist es für eine Erhöhungsschaltung mit einer großen Stromzufuhrkapazität erforderlich, den Anschluss 948 mit hoher Geschwindigkeit auf die Spannung Vpp zu laden. Darüber hinaus sind deshalb, weil das Erhöhen in der Erhöhungsschaltung durch Transferieren der Ladung mittels Kondensatoren und eines Takts durchgeführt wird, große Kondensatoren für die Erhöhungsschaltung nötig, um eine Erhöhungsschaltung mit hoher Stromtreiberfähigkeit zu realisieren. Folglich wird eine Erhöhungsschaltung mit einer großen Stromzufuhrfähigkeit eine Erhöhung des Raumfaktors auf dem Halbleitersubstrat induzieren. Dieses Problem ist auffälliger, wenn die Leistungsversorgungsspannung niedriger ist.
Darüber hinaus wird bei diesem Beispiel das Potential der ausgewählten Wortleitung mittels der Kopplungskapazität erhöht, so dass es nötig ist, den Kondensator C0 für jede Wortleitung vorzusehen, was eine Erhöhung bezüglich des Raumfaktors auf dem Halbleitersubstrat bewirkt.
Weiterhin ist die erhöhte Spannung der Wortleitung durch Vpp + (Vdd – Vtn) dargestellt, so dass selbst dann, wenn die Spannung Vpp derart gewählt ist, dass sie unabhängig von der Leistungsversorgungsspannung Vdd ist, sie schließlich von der Leistungsversorgungsspannung Vdd abhängt. Darüber hinaus wird deshalb, weil die Leistungsversorgungsspannung Vdd durch einen solchen Faktor wie das Rauschen verändert wird, das dann erzeugt wird, wenn andere Schaltungen betrieben werden, die zur Wortleitung zugeführte Spannung entsprechend verändert, was eine Ursache für eine Fehlfunktion wird.
In EP-A-0 505 158 ist eine integrierte Halbleiterschaltung offenbart, die eine Erhöhungsschaltung hat, die eine Erhöhungs-Betriebsgeschwindigkeit verbessern kann. Die Erhöhungsschaltung verwendet einen P-Kanal-Typ-Transistor als Treiber. Das Rückseitengate des P-Kanal-Typ-Transistors ist an eine Aufladeschaltung angeschlossen, so dass ein Rückseitengate auf einen vorbestimmten Pegel geladen werden kann, bevor ein Erhöhungssignal an den Treiber angelegt wird. Die Erhöhungsschaltung wird in einer Speicherschaltung in Verbindung mit einem Vordeco dierer und einem Hauptdecodierer verwendet.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist daher eine Aufgabe der vorliegenden Erfindung, die Probleme im Stand der Technik zu lösen und eine Halbleiterschaltung mit einem kleineren Raumfaktor zu schaffen, die einen Hochgeschwindigkeitsbetrieb ermöglicht.
Gemäß der vorliegenden Erfindung ist eine Halbleiterschaltung geschaffen, wie sie im Anspruch 1 definiert ist.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die obige und andere Aufgaben, Vorteile und Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung klarer werden, und zwar genommen in Zusammenhang mit den beigefügten Zeichnungen, wobei:
1 ein Schaltungsdiagramm einer Halbleiterschaltung ist;
2 ein Kennliniendiagramm des Rückseitengate-Effekts eines p-Kanal-MOS-Transistors ist;
3 ein Schaltungsdiagramm gemäß einem Ausführungsbeispiel der Erfindung ist;
4(a) ein Schaltungsdiagramm einer Steuersignal-Vorspannungsschaltung ist, und
4(b) ein Kennliniendiagramm der Wortleitungsspannung während einer Schreiboperation ist;
5 ein Schaltungsdiagramm zum Erzeugen der Ladespannung VPM und der Rückseitengate-Vorspannung bzw. Substratvorspannung VPB ist;
6 ein Schaltungsdiagramm der Erhöhungsschaltung ist;
7 ein Zeitdiagramm ist, das den Betrieb der Halbleiterschaltung der 1 zeigt;
8 ein Zeitdiagramm ist, das den Betrieb des Ausführungsbeispiels der Erfindung zeigt;
9 ein Schaltungsdiagramm der Spannungsisolationsschaltung gemäß der Erfindung ist;
10 ein Schaltungsdiagramm des Standes der Technik ist; und
11 ein Zeitdiagramm ist, das den Betrieb des Standes der Technik zeigt.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
Als nächstes wird das Ausführungsbeispiel dieser Erfindung unter Bezugnahme auf die Zeichnungen beschrieben.
Ein Beispiel einer Anwendung dieser Erfindung auf einen Nurlesespeicher (ROM) wird unter Bezugnahme auf 1 beschrieben. Ein Zeitdiagramm für seinen Betrieb ist in 7 gezeigt.
Der Halbleiterspeicher der 1 enthält eine Auswahlschaltung 10, eine Spannungsisolationsschaltung 11 und eine Ladeschaltung 12.
Die Auswahlschaltung 10 weist ein NAND-Gatter 107 auf, das eine Adresseneingabe 106 empfängt und unter einer Leistungsversorgungsspannung Vdd betrieben wird, und ein NICHT-Gatter 108, das durch Empfangen der Ausgabe des Gatters 107 arbeitet.
Die Spannungsisolationsschaltung 11 ist hergestellt aus einem n-Kanal-MOS-Transistor 109, der immer die Leistungsversorgungsspannung Vdd zum Gate-Anschluss als Steuersignal empfängt, der sein Rückseitengate an das Erdpotential angeschlossen hat und einen von dem Source-Anschluss und dem Drain-Anschluss an den Ausgang der Auswahlschaltung angeschlossen hat und den anderen Anschluss als seinen Ausgang dienend hat.
Die Ladeschaltung 12 besteht aus einem p-Kanal-MOS-Transistor 110 mit seinem Rückseitengate an einen Anschluss 104 angeschlossen, der die Rückseitengatevorspannung bzw. Substratvorspannung VPB zuführt, seinem Source-Anschluss an einen Anschluss 105 angeschlossen, der die Ladespannung VPM zuführt, seinem Gate-Anschluss an den Ausgang des NAND-Gatters 107 angeschlossen und dem Ausgang seines Drain-Anschlusses als der Ausgang dienend hat. Die Schwellenspannung des p-Kanal-MOS-Transistors 110 wird durch die an das Rückseitengate angelegte Substratvorspannung VPB und die an den Source-Anschluss angelegte Ladespannung VPM verändert. Dies wird durch den sogenannten Rückseitengate-Effekt verursacht, und die Beziehung zwischen der Rückseitengatespannung |VBG|, wobei VBG = VPB – VPM gilt, und der Schwellenspannung Vtp des p-Kanal-MOS-Transistors ist in 2 dargestellt, indem die erstere über der Abszisse und die letztere über der Ordinate angenommen ist. In der Figur ist jedoch die Quadratwurzel der Summe aus der Rückseitengatespannung |VBG| und der Anfangsschwelle 0,7 [V] als die Abszisse genommen, um die Kurve einfacher zum Anschauen zu machen. Die Kurve zeigt, dass eine nahezu lineare Beziehung zwischen diesen zwei Größen existiert. Zum Erklären des Rückseitengate-Effekts, indem ein Beispiel genommen wird, verändert sich dann, wenn sich |VBG| von 0 zu 3 [V] verändert, die Schwelle beispielsweise von –0,8 zu –1,35 [V]. Wie es aus 2 deutlich wird, ist die Veränderung bezüglich der Schwelle durch das angelegte Rückseitengatepotential geeignet veränderbar.
Der Ausgang der Decodierschaltung 101, nämlich der Drain-Anschluss des p-Kanal-MOS-Transistors 110, ist an eine Wortleitung 111 angeschlossen, und n-Kanal-MOS-Transistoren 14, 115, 116 und ähnliches, die in einer Matrixform angeordnet sind, bilden ein Speicherzellenfeld 102. Jeweilige Speicherzellen 114 und ähnliches sind an Einzelleitungen 112 und ähnliches angeschlossen, und diese Einzelleitungen sind an einen Leseverstärker 103 angeschlossen, um eine Leseausgabe auszugeben, und zwar bei diesem Ausführungsbeispiel 4 Bits von 00–03.
Die Ladespannung VPM und die Rückseitengatevorspannung VPB werden durch eine in 5 gezeigte Leistungsschaltung zugeführt. Diese Leistungsschaltung weist eine Erhöhungsschaltung 506 auf, die die Ladespannung VPM zu einem Ausgangsanschluss 503 ausgibt, eine Erhöhungsschaltung 507, die die Rückseitengatevorspannung VPB zu einem Ausgangsanschluss 504 ausgibt, p-Kanal-MOS-Transistoren 511 und 512, die zwischen den Ausgangsanschlüssen 503 und 504 mit ihren Gate-Anschlüssen gemeinsam an einen Knoten 515 angeschlossen in Reihe geschaltet sind, einen Widerstand 513, der zwischen dem Ausgangsan schluss 504 und dem Knoten 515 angeschlossen ist, und einen Widerstand 514 und einen n-Kanal-MOS-Transistor 510, die zwischen dem Knoten 515 und der Erdung in Reihe geschaltet sind. Der Betrieb der Erhöhungsschaltungen 506 und 507 wird durch einen Takt ϕ und ein LESE-Steuersignal 502 gesteuert. Der Gate-Anschluss des n-Kanal-MOS-Transistors 510 empfängt das invertierte Signal 505 des LESE-Steuersignals. Wenn das invertierte Signal 505 im nicht aktiven Zustand "H" ist, werden beide p-Kanal-MOS-Transistoren 511 und 512 angeregt, und eine identische Spannung VPM wird zu den Ausgangsanschlüssen 503 und 504 ausgegeben, wohingegen dann, wenn das invertierte Signal 505 im aktiven Zustand "L" ist, beide p-Kanal-MOS-Transistoren 511 und 512 entregt werden und die Ladespannung VPM und die Rückseitengatevorspannung VPB jeweils zu den Ausgangsanschlüssen 503 und 504 ausgegeben werden.
Als nächstes wird unter Bezugnahme auf 7 die Leseoperation beschrieben.
Zuerst wird der Fall beschrieben, bei welchem die Wortleitung entsprechend einem eingegebenen Adressensignal 106 ausgewählt wird. Bei diesem Ausführungsbeispiel wird angenommen sein, dass die Leistungsversorgungsspannung Vdd 3 [V] ist, die Rückseitengatevorspannung VPB 6 [V] ist und die Ladespannung VPM 4 [V] ist, so dass die Rückseitengatespannung durch 6 [V] – 4 [V] = 2 [V] gegeben ist, und die Schwelle Vtp des p-Kanal-MOS-Transistors etwa –1,2 [V] ist, und zwar aus 2.
Die Ausgabe des Logikgatters 107 entsprechend der ausgewählten Wortleitung führt einen Übergang von der Leistungsversorgungsspannung Vdd (3 [V]) zum Erdpotential durch (7➀). Auf diese Änderung hin treibt das Logikgatter 108 die Wortleitung 111 über den n-Kanal-MOS-Transistor 109 (7➁), und dann, wenn die Ausgabe des Logikgatters 107 zum Erdpotential geht, wird der p-Kanal-MOS-Transistor 110 angeregt und wird die ausgewählte Wortleitung auf die Ladespannung VPM (4 [V]) aufgeladen (7➁). Dann wird die an die ausgewählte Wortleitung angeschlossene Speicherzelle 114 angeregt und wird die Einzelleitung 112 über den Speicherzellentransistor auf das Erdpotential gebracht (7➂). Der Leseverstärker 103 erfasst die Potentialänderung bei der Einzelleitung 112 und verstärkt das Signal und gibt Daten basierend auf den Daten der Speicherzelle 114 als die Leseausgabe 113 aus (7➃).
In einer Wortleitung, die durch das eingegebene Adressensignal 106 nicht ausge wählt ist, geht die Ausgabe des Logikgatters 107 zur Leistungsversorgungsspannung Vdd (3 [V]) und wird die Leistungsversorgungsspannung Vdd (3 [V]) an den Gate-Anschluss des p-Kanal-MOS-Transistors 110 angelegt. Hier wird eine Spannung von 4 [V] als die Ladespannung zu einem Anschluss des Source-Anschlusses oder des Drain-Anschlusses des p-Kanal-MOS-Transistors 110 zugeführt. Demgemäß wird dann, wenn der Absolutwert der Schwelle Vtp des p-Kanal-MOS-Transistors 110 kleiner als |–1 [V]| ist, der Transistor 110 angeregt werden, aber in Wirklichkeit wird eine Spannung von 6 [V] als die Rückseitengatevorspannung VPB angelegt, wie es oben angegeben ist, so dass seine Betriebsschwelle bzw. Arbeitsschwelle bei –1,2 [V] ist und der Transistor somit zum entregten Zustand geht.
Auf diese Weise ist es durch Anlegen der Rückseitengatevorspannung VPB an das Rückseitengate möglich, die sich ändernde Spannung bzw. Ladespannung VPM, die höher als die Leistungsversorgungsspannung Vdd ist, nur zu einer ausgewählten Wortleitung zuzuführen und das Erdpotential zu den nicht ausgewählten Wortleitungen zuzuführen.
Als Ausführungsbeispiel ist der Fall eines Anwendens dieser Erfindung auf einen Halbleiter-Flash-Speicher in 3 gezeigt, und ein Zeitdiagramm für seinen Betrieb ist in 8 gezeigt.
Die Decodierschaltung dieses Ausführungsbeispiels weist eine Auswahlschaltung 30, eine Spannungsisolationsschaltung 31 und eine Ladeschaltung 32 auf.
Die Auswahlschaltung 30 weist ein NAND-Gatter 307, das ein Eingangssignal 306 empfängt und unter der Leistungsversorgungsspannung Vdd betrieben wird, ein NICHT-Gatter 308, das durch Empfangen der Ausgabe des Gatters 307 betrieben wird, und ein NAND-Gatter 321, das die Ausgabe des NICHT-Gatters 308 als eine seiner Eingaben empfängt, auf.
Die Spannungsisolationsschaltung 31 ist zusammengesetzt aus einem n-Kanal-MOS-Transistor 309, der die Leistungsversorgungsspannung Vdd zum Gate-Anschluss als Steuersignal empfängt, das Rückseitengate an die Erdung anschließt und einen der Anschlüsse an den Ausgang des NICHT-Gatters 308 anschließt und den anderen als den Ausgangsanschluss verwendet.
Die Ladeschaltung 32 weist einen p-Kanal-MOS-Transistor 310 mit seinem Rück seitengate an einen die Rückseitengatevorspannung bzw. Substratvorspannung VPB zuführenden Anschluss 304 angeschlossen, seinem Gate-Anschluss an den Ausgang des NAND-Gatters 321 angeschlossen und den Drain-Anschluss als seinen Ausgangsanschluss verwendend und einen p-Kanal-MOS-Transistor 336 mit seinem Source-Anschluss an einen die Ladespannung VPM zuführenden Anschluss 305 angeschlossen, seinem Gate-Anschluss an einen ein Steuersignal VORSPANNUNG zuführenden Anschluss 338 angeschlossen und seinem Drain-Anschluss an den Source-Anschluss des p-Kanal-MOS-Transistors 310 angeschlossen auf.
Das Steuersignal VORSPANNUNG wird durch die in 4 gezeigte Schaltung erzeugt. Diese Schaltung weist einen p-Kanal-MOS-Transistor 405 auf, dessen Source-Anschluss an einen Anschluss 403 angeschlossen ist und dessen Gate-Anschluss und Drain-Anschluss aneinander angeschlossen sind, einen p-Kanal-MOS-Transistor 406, dessen Gate-Anschluss an einen Anschluss 417 angeschlossen ist, zu welchem die Leistungsversorgungsspannung Vdd zugeführt wird, dessen Source-Anschluss an den Drain-Anschluss des Transistors 504 angeschlossen ist und dessen Drain-Anschluss an einen Ausgangsanschluss 410 angeschlossen ist, einen n-Kanal-MOS-Transistor 409, dessen Gate-Anschluss an ein Steuersignal LESEN 402 angeschlossen ist, dessen Source-Anschluss an das Erdpotential angeschlossen ist und dessen Drain-Anschluss an einen Ausgangsanschluss 410 angeschlossen ist, einen n-Kanal-MOS-Transistor 408, dessen Gate-Anschluss an einen ein Steuersignal SCHREIBEN zuführenden Anschluss 401 angeschlossen ist und dessen Source-Anschluss an das Erdpotential angeschlossen ist, und einen n-Kanal-MOS-Transistor 407, dessen Gate-Anschluss an den Anschluss 417 angeschlossen ist, dessen Drain-Anschluss an den Ausgangsanschluss 410 angeschlossen ist und dessen Source-Anschluss an den Drain-Anschluss des Transistors 408 angeschlossen ist, um dadurch das Potential des Ausgangsanschlusses 410 als das Steuersignal VORSPANNUNG auszugeben. Während der Leseoperation geht das Steuersignal LESEN 402 zur Leistungsversorgungsspannung Vdd und geht das Steuersignal SCHREIBEN 401 zum Erdpotential, so dass der n-Kanal-MOS-Transistor 409 angeregt wird und der p-Kanal-MOS-Transistor 406 entregt wird. Folglich geht während der Leseoperation das Potential des Ausgangsanschlusses 410, nämlich dasjenige des Steuersignals VORSPANNUNG, zum Erdpotential. Während der Schreiboperation geht das Steuersignal LESEN 402 zum Erdpotential und geht das Steuersignal SCHREIBEN 401 zur Leistungsversorgungsspannung Vdd, so dass der n-Kanal-MOS-Transistor 409 entregt wird und der p- Kanal-MOS-Transistor 406 angeregt wird. Es ist jedoch zu beachten, dass während der Schreiboperation die Ladespannung VPM und die Rückseitengatevorspannung VPB durch die Maßnahmen der Schaltung in 5 veranlasst werden, identische Spannungen VPM zu sein. Demgemäß wird eine Spannung, die etwas niedriger als die Spannung VPM – |Vth| ist, zum Ausgangsanschluss 410 ausgegeben, so dass die ausgewählte Wortleitung auf die Ladespannung VPM geladen wird, wohingegen die nicht ausgewählte Wortleitung zur Spannung VL geht, die in 4(b) durch 415 angezeigt ist. In 4(b) stellt die Kennlinienkurve 414 die Strom-Spannungs- (I-V-)Kennlinie des p-Kanal-MOS-Transistors 336 während der Schreiboperation dar und stellt die Kennlinienkurve 413 auf gleiche Weise die I-V-Kennlinie auf der Anschlussseite des NICHT-Gatters des n-Kanal-MOS-Transistors 309 dar.
Der Ausgang der auf diese Weise aufgebauten Decodierschaltung, nämlich der Drain-Anschluss des p-Kanal-MOS-Transistors 310, ist an eine Wortleitung 311 angeschlossen, und n-Kanal-MOS-Transistoren 314, 315 und 316, die in einer Matrixform angeordnet sind, bilden eine Zeile eines Speicherzellenfelds 302. Der n-Kanal-MOS-Transistor 314 und ähnliches sind an eine Einzelleitung 312 angeschlossen, und alle Einzelleitungen in gleicher Situation sind an einen Leseverstärker 303 angeschlossen, um eine Leseausgabe 313 zu erzeugen.
Die Pseudo-Decodierschaltung weist eine Pseudo-Auswahlschaltung, eine Pseudo-Spannungsisolationsschaltung und eine Pseudo-Ladeschaltung auf. Der Ausgang der Verzögerungsschaltung 340 ist an eine Pseudo-Wortleitung 320 angeschlossen, die an eine Pseudo-Speichermatrix angeschlossen ist, die aus n-Kanal-MOS-Transistoren 324 besteht, die in einer Matrixform angeordnet sind.
Die Pseudo-Auswahlschaltung weist ein NAND-Gatter 327, das ein auf eine Änderung bezüglich des Adressensignals 306 synchronisiertes Steuersignal 341 empfängt und das unter der Leistungsversorgungsspannung Vdd arbeitet, ein NICHT-Gatter 328, das durch Empfangen der Ausgabe des Gatters 327 arbeitet, und ein NAND-Gatter 331, das die Ausgabe des NAND-Gatters 327 zu seinem Eingang empfängt, auf.
Die Pseudo-Spannungsisolationsschaltung ist zusammengesetzt aus einem n-Kanal-MOS-Transistor 329, der die Leistungsversorgungsspannung Vdd zum Gate-Anschluss als Steuersignal empfängt und das Erdpotential zum Rückseitengate empfängt, wobei einer von dem Source- und dem Drain-Anschluss an den Ausgang der Pseudo-Auswahlschaltung angeschlossen ist und der andere als Ausgang dient und der Source- und der Drain-Anschluss kurzgeschlossen sind.
Die Pseudo-Ladeschaltung weist einen p-Kanal-MOS-Transistor 330, dessen Rückseitengate an den Anschluss 304 angeschlossen ist, dessen Gate-Anschluss an den Anschluss 305 angeschlossen ist und dessen Drain-Anschluss als der Ausgang verwendet wird, und einen p-Kanal-MOS-Transistor 337, dessen Source-Anschluss an den Anschluss 305 angeschlossen ist, dessen Gate-Anschluss an den Anschluss 338 angeschlossen ist und dessen Drain-Anschluss an den Drain-Anschluss des p-Kanal-MOS-Transistors 330 angeschlossen ist, auf.
Die Ausgabe der so aufgebauten Pseudo-Decodierschaltung, welche Ausgabe über die NICHT-Gatter 332 und 333 als die Ausgabe der Verzögerungsschaltung 340 verwendet wird, wird zum anderen Anschluss des NAND-Gatters 331 der Decodierschaltung eingegeben. Als Ergebnis kann eine Verzögerungszeit, die nahezu gleich der Antriebszeit der Wortleitung ist, mittels der Verzögerungsschaltung 340 erhalten werden.
Als nächstes wird unter Bezugnahme auf 8 die Leseoperation beschrieben.
Zuerst wird der Fall beschrieben, in welchem die Wortleitung entsprechend einem eingegebenen Adressensignal 306 ausgewählt ist. Hier wird wieder angenommen sein, dass die Leistungsversorgungsspannung Vdd 3 [V] ist, die Rückseitengatevorspannung VPB 6 [V] ist und die Ladespannung VPM 4 [V] ist und dass die Schwelle der p-Kanal-MOS-Transistoren 310 und 336 etwa –1,2 [V] ist.
Die Ausgabe des Logikgatters 307 entsprechend der ausgewählten Wortleitung führt einen Übergang von der Leistungsversorgungsspannung Vdd zum Erdpotential durch (8➄). Auf diese Änderung hin treibt das Logikgatter 308 die Wortleitung 311 über den n-Kanal-MOS-Transistor 309 an (8➅). Da die Ausgabe des Logikgatters 308 zur Leistungsversorgungsspannung Vdd (3 [V]) geht, geht die Ausgabe des NAND-Gatters 321, verzögert um die Zeit, die durch die Verzögerungsschaltung 340 eingeführt ist, zum Erdpotential und regt den p-Kanal-MOS-Transistor 310 an, was die ausgewählte Wortleitung 311 auf die Ladespannung VPM (4 [V]) auflädt. Die an die ausgewählte Wortleitung 311 angeschlossenen Speicherzellen werden angeregt, und eine Einzelleitung 312 geht über die Speicherzelle 314 zum Erdpotential (8➆). Der Leseverstärker 303 erfasst die Po tentialänderung auf der Einzelleitung 312, verstärkt sie und gibt das Ergebnis als die Leseausgabe 313 aus (8➇). Übrigens ist der zusätzliche Anstieg bezüglich des Potentials der Wortleitung 311, welcher oben angegeben ist, das Ergebnis des Anstiegs bezüglich des Pegels des Steuersignals 334 in Reaktion auf den Anstieg bezüglich des Potentials der Ausgabe des Pseudo-Decodierers 320 (8➈), was einen weiteren Anstieg bezüglich des Potentials der ausgewählten Wortleitung 311 induziert (8➉).
Bei einer Wortleitung, die durch das eingegebene Adressensignal 306 nicht ausgewählt ist, geht die Ausgabe des Logikgatters 321 zur Leistungsversorgungsspannung Vdd (3 [V]), so dass die Leistungsversorgungsspannung Vdd (3 [V]) an den Gate-Anschluss des p-Kanal-MOS-Transistors 310 angelegt wird. Demgemäß wird der p-Kanal-MOS-Transistor 310 wie bei der Halbleiterschaltung der 1 entregt.
Auf diese Weise kann die ausgewählte Wortleitung als Ergebnis eines Vorsehens der Verzögerungsschaltung in zwei Stufen, nämlich zuerst durch die Leistungsversorgungsspannung Vdd und dann durch die Ladespannung VPM, geladen werden, so dass die Last an der Erhöhungsschaltung innerhalb der Leistungsschaltung abgemildert werden kann.
Als nächstes wird während der Schreiboperation eine Spannung, wie beispielsweise 10 V, die zum Schreiben nötig ist, durch die in 6 gezeigte Erhöhungsschaltung erzeugt, und die Spannung von 10 [V] wird als die Ladespannung VPM und die Rückseitengatevorspannung VPB über die in 5 gezeigte Leistungsschaltung ausgegeben. (Bei diesem Ausführungsbeispiel erfolgt, obwohl es in der Leistungsschaltung in 5 und in der Erhöhungsschaltung in 6 nicht gezeigt ist, ein Beschreiben unter der Annahme, dass bei den Schreib- und Leseoperationen eine Vielzahl von unterschiedlichen Spannungen aus der Erhöhungsschaltung abgenommen werden kann.) Während der Schreiboperation hat das zum Gate des p-Kanal-MOS-Transistors 336 eingegebene Steuersignal VORSPANNUNG den Wert VPM – |Vtp|, so dass der p-Kanal-MOS-Transistor 336 angeregt ist, und dann, wenn er ausgewählt wird, wird der p-Kanal-MOS-Transistor 310, der das Erdpotential zum Gate empfängt, auch angeregt. Als Ergebnis wird die Ladespannung VPM (10 [V]) an die ausgewählte Wortleitung 311 angelegt. In diesem Zustand wird durch Anlegen der Spannung von 10 [V] an die Einzelleitung 312 zum Induzieren eines Stromflusses zwischen dem Source- und dem Drain-Anschluss der beabsichtigten Speicherzelle 314 ein Schreiben von Daten zur Speicherzelle 314 erreicht. In diesem Fall wird eine Spannung an das Gate des p-Kanal-MOS-Transistors 310 angelegt, um das Anlegen der Ladespannung VPM (10 [V]) an die nicht ausgewählten Wortleitungen zu vermeiden.
Wenn eine solche hohe Spannung von 10 [V] zur ausgewählten Wortleitung 311 zugeführt wird, wird eine solche hohe Spannung von Ladespannung VPM 10 [V] – Leistungsversorgungsspannung Vdd 3 [V] = 7 [V] zwischen dem Gate-Anschluss und dem Source-Anschluss des n-Kanal-MOS-Transistors 309 angelegt. Da es durch diese hohe Spannung eine Möglichkeit zum Bruch bzw. Abschalten des n-Kanal-MOS-Transistors 309 gibt, werden die in Reihe geschalteten n-Kanal-MOS-Transistoren 3091 und 3092 als Spannungsisolationsschaltung anstelle eines einzelnen n-Kanal-MOS-Transistors 309 verwendet, wie es in 9 gezeigt ist. Hier wird die Leistungsversorgungsspannung Vdd (3 [V]) über einen Anschluss 3171 zum Gate-Anschluss des n-Kanal-MOS-Transistors 3091 auf der Seite zugeführt, die näher zum NICHT-Gatter 308 ist, und eine Spannung von 7 [V], die durch die Erhöhungsschaltung erzeugt wird, wird über einen Anschluss 3172 zum Gate-Anschluss des n-Kanal-MOS-Transistors 3092 auf der Seite zugeführt, die näher zum p-Kanal-MOS-Transistor 310 ist. Als Ergebnis wird nur eine Potentialdifferenz von 3 [V] zwischen dem Source-Anschluss (10 [V]) und dem Gate-Anschluss (7 [V]) des n-Kanal-MOS-Transistors 3092 erzeugt und wird nur eine Potentialdifferenz von 4 [V] – Vtn zwischen dem Source-Anschluss (7 [V] – Vtn) und dem Gate-Anschluss (3 [V]) des n-Kanal-MOS-Transistors 3091 erzeugt, wobei Vtn die Schwelle des n-Kanal-MOS-Transistors bezeichnet. Auf diese Weise ist es möglich den Bruch bzw. das Abschalten der n-Kanal-MOS-Transistoren durch eine Reihenschaltung einer Vielzahl von n-Kanal-MOS-Transistoren anstelle eines einzelnen n-Kanal-MOS-Transistors 309 zu verhindern, um die zwischen dem Gate- und dem Source-Anschluss der n-Kanal-MOS-Transistoren angelegte Potentialdifferenz zu reduzieren.
Die Verwendung der Verzögerungsschaltung 340 und des NAND-Gatters 321 bei dem Ausführungsbeispiel ist nicht auf dieses Ausführungsbeispiel allein beschränkt und ist auch auf die Halbleiterschaltung der 1 anwendbar. Darüber hinaus kann die Technik eines Verwendens der n-Kanal-MOS-Transistoren 3091 und 3092 in Abhängigkeit von beispielsweise den Spannungen, die zu den Wortleitungen zugeführt werden, auch auf die Halbleiterschaltung der 1 angewendet werden.
Bei der Halbleiterschaltung der 1 und dem Ausführungsbeispiel sind Fälle einer Anwendung dieser Erfindung auf einen ROM und einen Flash-Speicher dargestellt worden. Jedoch ist diese Erfindung nicht darauf beschränkt, nur auf diese Fälle angewendet zu werden, sondern sie ist auf alle Schaltungen anwendbar, bei welchen das Anlegen von Spannungen, die höher als die Leistungsversorgungsspannung sind, an die internen Schaltkreise bzw. Schaltungen zu steuern ist.
Wie es im obigen beschrieben ist, gibt es keine Notwendigkeit zum Erhalten eines Transistors mit einer speziell hohen Schwelle durch Änderungen bezüglich der Vorrichtungsanforderungen durch Anlegen einer Rückseitengatevorspannung bzw. Substratspannung an den MOS-Transistor zum Umschalten des Ladezustands zum Erhöhen seiner Schwellenspannung. Das bedeutet, dass es keine Notwendigkeit zum Erhöhen der Herstellungs-Arbeitsstunden gibt.
Zusätzlich ist es deshalb, weil ein Vorsehen eines Kondensators für eine Spannungseinstellung für jede Wortleitung nicht mehr nötig ist, möglich, die Ladespannung für die Wortleitung durch die Verwendung eines sehr kleinen Raums zu erhöhen und die Leserate von Daten aus den Speicherzellen zu verbessern.
Darüber hinaus ist es möglich, eine Spannung zu erhalten, die nicht durch die Veränderungen bezüglich der Leistungsversorgungsspannung Vdd beeinflusst bzw. beeinträchtigt wird, indem der Aufbau derart erfolgt, dass die an die Wortleitung angelegte Spannung nur von der Ladespannung VPM abhängt, und indem die Ladespannung VPM derart erzeugt wird, dass sie nicht von der Leistungsversorgungsspannung Vdd abhängt. Demgemäß können auch durch die Veränderungen bezüglich der Leistungsversorgungsspannung Vdd verursachte Fehlfunktionen verhindert werden.
Auf diese Weise ist es möglich, das Anlegen einer Spannung, die höher als die Leistungsversorgungsspannung ist, an eine interne Schaltung mittels eines Transistors zu steuern, wobei eine Substratvorspannung bzw. Rückseitengatevorspannung an das Rückseitengate angelegt wird, um dadurch die Schaltungskonfiguration zu vereinfachen.
Obwohl die vorliegende Erfindung anhand ihrer bevorzugten Ausführungsbeispiele unter Bezugnahme auf die beigefügten Zeichnungen vollständig beschrieben worden ist, werden Fachleuten auf diesem Gebiet verschiedene Änderungen und Modifikationen offensichtlich werden.

Claims

Halbleiterschaltung mit einer Decodierschaltung (301), die basierend auf einer eingegebenen Adresseninformation eine einer Vielzahl von Wortleitungen (311) zu einem ausgewählten Pegel mit einer Spannung, die höher als eine Leistungsversorgungsspannung ist, und die übrigen Wortleitungen zu einem nicht ausgewählten Pegel antreibt, wobei die Decodierschaltung eine Vielzahl von ersten Transistoren (310, 336) enthält, deren jeweilige Source- und Drain-Pfade zwischen entsprechenden Wortleitungen der Vielzahl von Wortleitungen und jeweiligen Schaltungsstellen, wo Signale mit den ausgewählten Pegeln vorgesehen sind, eingefügt sind, wobei die Betriebsschwelle von jedem der Vielzahl von ersten Transistoren durch Zuführen einer Substratvorspannung, die unterschiedlich von der Spannung des ausgewählten Pegels ist, zum Substrat bzw. Rückseitengate des Transistors erhöht wird, wobei die Decodierschaltung weiterhin eine Vielzahl von Einrichtungen (30) enthält, um ein erstes Steuersignal, das zeigt, ob die Wortleitung im ausgewählten oder nicht ausgewählten Zustand ist, zum Gate eines entsprechenden Elements der ersten Transistoren zuzuführen, wobei dann, wenn die Wortleitung im nicht ausgewählten Zustand ist, ein erster Pegel des ersten Steuersignals zum Gate-Anschluss des ersten Transistors eingegeben wird und die Substratvorspannung angelegt wird, um den Spannungswert, der durch Subtrahieren der Spannung des ersten Pegels von derjenigen des ausgewählten Pegels erhalten wird, kleiner als die Betriebsschwelle zu machen, die durch die Substratvorspannung geregelt wird, mit dem Ergebnis, dass der erste Transistor zu dem entregten Zustand geht, und dann, wenn die Wortleitung im ausgewählten Zustand ist, ein zweiter Pegel des ersten Steuersignals zum Gate-Anschluss des ersten Transistors eingegeben wird und die Substratvorspannung angelegt wird, um den ersten Transistor zu veranlassen, zum angeregten Zustand zu gehen, und wobei die Einrichtung eine Gattereinrichtung (321) enthält, wobei das erste Steuersignal zu einem ihrer Anschlüsse eingegeben wird und ein drittes Steuersignal zum anderen Anschluss eingegeben wird, und eine Verzögerungsschaltung (340), in der das dritte Steuersignal nach einem Verstreichen einer spezifizierten Länge an Zeit in Reaktion auf eine Signaleingabe basierend auf einer Änderung bezüglich der Adresseninformation erzeugt wird, und das erste Steuersignal an den Gate-Anschluss des ersten Transistors angelegt wird, wenn das dritte Steuersignal zur Gattereinrichtung eingegeben wird.
Halbleiterschaltung nach Anspruch 1, wobei die Decodierschaltung weiterhin eine Einrichtung (308) zum Ausgeben eines durch Invertieren des ersten Steuersignals erhaltenen zweiten Steuersignals zu einem Knoten und einen zweiten Transistor (309), dessen Source- und Drain-Pfad zwischen dem Knoten und der Schaltungsstelle angeschlossen ist und dessen Gate-Anschluss mit der Leistungsversorgungsspannung versorgt wird, enthält.
Halbleiterschaltung nach Anspruch 2, wobei die Decodierschaltung weiterhin einen dritten Transistor (336) enthält, der zwischen der Schaltungsstelle und der Wortleitung zum ersten Transistor in Reihe geschaltet ist, und die Substratvorspannung zum Substrat bzw. Rückseitengate des dritten Transistors zugeführt wird.