DE69735323T2

DE69735323T2 - Halbleiteranordnung und deren Herstellungsverfahren

Info

Publication number: DE69735323T2
Application number: DE69735323T
Authority: DE
Inventors: Junji Takatsuki-shi Hirase
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp
Priority date: 1996-09-05
Filing date: 1997-09-03
Publication date: 2006-11-02
Anticipated expiration: 2017-09-04
Also published as: JP3031880B2; DE69735323D1; CN1175796A; KR19980024386A; CN1087499C; US6066522A; EP0831518B1; EP0831518A1; KR100286969B1; TW362275B; JPH10135351A

Description

HINTERGRUND DER ERFINDUNG
1. GEBIET DER ERFINDUNG:
Die vorliegende Erfindung betrifft eine Hochleistungs-Halbleitervorrichtung und ein Verfahren zu ihrer Herstellung.
2. BESCHREIBUNG DES STANDES DER TECHNIK:
In letzter Zeit haben auf dem Gebiet der CMOS-Halbleitervorrichtungen immer mehr Vorrichtungen eine Struktur mit drei Wannen übernommen, in der eine tiefe Wanne zur herkömmlichen Struktur mit zwei Wannen hinzugefügt ist (siehe beispielsweise technischer Bericht der Mitsubishi Electric Corporation, Band 68, Nr. 3, S. 7–10, 1994). Die Struktur mit drei Wannen wurde übernommen, um zwei oder mehr Typen von Substratpotentialen zusammen in einer n-Wanne bzw. einer p-Wanne in einem Chip einzuschließen. Ein beispielhaftes bekanntes Verfahren zur Herstellung der Struktur mit drei Wannen ist in den 6A bis 6E gezeigt. Ähnliche Vorrichtungen sind z.B. in EP 0245515 , US 5501993 , DE 4230687 und US 5116777 beschrieben.
Wie in 6A gezeigt, wird insbesondere zuerst eine LOCOS-Isolationsschicht 42 auf einer der zwei Hauptoberflächen eines Halbleitersubstrats 41 vom p-Typ (auch einfach als "Substrat 41" bezeichnet) ausgebildet. Wie in 6B gezeigt, wird als nächstes eine Resistmaske 43 in einem vorgeschriebenen Bereich der einen Hauptoberfläche des Halbleitersubstrats 41 vom p-Typ mit der LOCOS-Isolationsschicht 42 in den entsprechenden Positionen ausgebildet. Dann wird P⁺ (Phosphorionen) in das Substrat 41 mit einer hohen Beschleunigungsenergie unter Verwendung der Maske 43 implantiert, wodurch eine n-Wanne 44 in einer tiefen Position im Substrat 41 ausgebildet wird.
Dann wird die Resistmaske 43 entfernt und eine andere Resistmaske 45 wird ausgebildet, um einen vorgeschriebenen Bereich der einen Hauptoberfläche des Sub strats 41 zu bedecken. Unter Verwendung der Maske 45 wird B⁺ (Borionen) in das Substrat 41 implantiert, wodurch eine erste p-Wanne 46 im Substrat 41 so ausgebildet wird, dass sie mit der tiefen n-Wanne 44 in Kontakt steht. Durch dieselbe Implantation von B⁺ wird eine zweite p-Wanne 47 in einem Bereich ausgebildet, in dem die erste p-Wanne 46 nicht ausgebildet ist, wie in 6C gezeigt. Durch weiteres Durchführen der Ionenimplantation unter verschiedenen Bedingungen unter erneuter Verwendung derselben Maske 45 werden eine Durchgriffs-Stopschicht und eine Schwellenspannungs-Steuerungsschicht (keine ist in 6C gezeigt) für einen ersten n-Kanal-MOS-Transistor mit einem tiefen Substratpotential innerhalb der ersten p-Wanne 46 ausgebildet.
Nachdem die Resistmaske 45 entfernt ist, wird noch eine weitere Resistmaske 48 in Bereichen entsprechend den Bereichen, in denen die erste p-Wanne 46 und die zweite p-Wanne 47 ausgebildet sind, ausgebildet. Unter Verwendung der Maske 48 wird P⁺ in das Substrat 41 implantiert, wodurch eine n-Wanne 49 ausgebildet wird, wie in 6D gezeigt. Durch weiteres Durchführen der Ionenimplantation unter verschiedenen Bedingungen unter erneuter Verwendung derselben Maske 48 werden eine Durchgriffs-Stopschicht und eine Schwellenspannungs-Steuerungsschicht (keine ist in 6D gezeigt) für einen p-Kanal-MOS-Transistor innerhalb der n-Wanne 49 ausgebildet.
Nachdem die Resistmaske 48 entfernt ist, wird als nächstes noch eine weitere Resistmaske 50 in einem Bereich entsprechend einem Bereich ausgebildet, der den Bereich ausschließt, in dem die zweite p-Wanne 47 ausgebildet ist, wie in 6E gezeigt. Unter Verwendung der Maske 50 wird B⁺ in das Substrat 41 implantiert, wodurch eine Durchgriffs-Stopschicht und eine Schwellenspannungs-Steuerungsschicht (keine ist in 6E gezeigt) für einen zweiten n-Kanal-MOS-Transistor mit einem flachen Substratpotential innerhalb der zweiten p-Wanne 47 ausgebildet werden.
Das vorstehend beschriebene herkömmliche Verfahren zur Herstellung der Struktur mit drei Wannen umfasst zusätzliche zwei weitere Maskenprozesse im Vergleich zum Verfahren zur Herstellung der herkömmlichen Struktur mit zwei Wannen. Da der Maskenprozess im Allgemeinen die Schritte des Beschichtens, Strukturierens und Entfernens der Maske beinhaltet, verursachen solche zusätzlichen zwei weiteren Maskenprozesse gewöhnlich eine signifikante Steigerung der Zeit und Kosten für die Herstellung.
ZUSAMMENFASSUNG DER ERFINDUNG
Eine Halbleitervorrichtung der vorliegenden Erfindung umfasst: ein Substrat eines Leitfähigkeitstyps; eine Wanne (A), die im Substrat vorgesehen ist und denselben Leitfähigkeitstyp aufweist wie der Leitfähigkeitstyp des Substrats; eine Wanne, die im Substrat vorgesehen ist und einen zum Leitfähigkeitstyp des Substrats entgegengesetzten Leitfähigkeitstyp aufweist; und eine vergrabene Wanne, die in einer tiefen Position im Substrat vorgesehen ist und den zum Leitfähigkeitstyp des Substrats entgegengesetzten Leitfähigkeitstyp aufweist. Eine vergrabene Wanne desselben Leitfähigkeitstyps wie der Leitfähigkeitstyp des Substrats ist ferner so vorgesehen, dass sie mit zumindest einem Teil eines unteren Abschnitts der Wanne (A) in Kontakt steht, so dass die Wanne zumindest teilweise mit dem Substrat elektrisch verbunden ist.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfasst eine Halbleitervorrichtung: ein Substrat eines ersten Leitfähigkeitstyps; eine erste Wanne eines zweiten Leitfähigkeitstyps; eine zweite Wanne des ersten Leitfähigkeitstyps; eine dritte Wanne des ersten Leitfähigkeitstyps; eine vierte Wanne des zweiten Leitfähigkeitstyps; und eine fünfte Wanne des ersten Leitfähigkeitstyps. Die erste Wanne ist eine vergrabene Wanne, die in einer tiefen Position im Substrat vorgesehen ist. Die vierte Wanne steht mit einem oberen Abschnitt der ersten Wanne in Kontakt. Die zweite Wanne steht mit einem oberen Abschnitt der ersten Wanne in Kontakt und ist von der vierten Wanne umgeben. Die fünfte Wanne ist eine vergrabene Wanne, die so vorgesehen ist, dass sie mit zumindest einem Teil eines unteren Abschnitts der dritten Wanne in Kontakt steht. Die erste Wanne und die fünfte Wanne sind auf im Wesentlichen der gleichen Höhe im Substrat vorgesehen.
In einer Ausführungsform steht der gesamte untere Abschnitt der dritten Wanne mit der fünften Wanne in Kontakt.
In einer weiteren Ausführungsform steht ein Teil eines unteren Abschnitts der dritten Wanne mit der fünften Wanne in Kontakt und der Rest des unteren Abschnitts der dritten Wanne steht mit der ersten Wanne in Kontakt.
In einer Ausführungsform ist ein Teil der zweiten Wanne ein Speicherzellenbereich mit einem Speicherzellentransistor und der Rest der zweiten Wanne ist ein Peripherieschaltungsbereich in der Nähe der Speicherzelle, wobei der Peripherieschaltungsbereich einen Transistor desselben Kanaltyps wie der Kanaltyp des Speicherzellentransistors umfasst. Die dritte Wanne ist ein Peripherieschaltungsbereich, der von der Speicherzelle entfernt ist, und umfasst einen Transistor desselben Kanaltyps wie der Kanaltyp des Speicherzellentransistors, und die vierte Wanne ist ein Peripherieschaltungsbereich mit einem Transistor eines zum Kanaltyp des Speicherzellentransistors entgegengesetzten Kanaltyps.
In einer weiteren Ausführungsform ist ein Teil der dritten Wanne ein Speicherzellenbereich mit einem Speicherzellentransistor und der Rest der dritten Wanne ist ein Peripherieschaltungsbereich in der Nähe der Speicherzelle, wobei der Peripherieschaltungsbereich einen Transistor desselben Kanaltyps wie der Kanaltyp des Speicherzellentransistors umfasst. Die zweite Wanne ist ein Peripherieschaltungsbereich, der von der Speicherzelle entfernt ist, und umfasst einen Transistor desselben Kanaltyps wie der Kanaltyp des Speicherzellentransistors. Die vierte Wanne ist ein Peripherieschaltungsbereich mit einem Transistor eines zum Kanaltyp des Speicherzellentransistors entgegengesetzten Kanaltyps und die fünfte Wanne ist nur unter dem Speicherzellenbereich der dritten Wanne vorgesehen.
Eine Grenzfläche zwischen dem Speicherzellebereich und dem Peripherieschaltungsbereich, der von der Speicherzelle entfernt ist, kann im Wesentlichen in derselben Ebene existieren wie eine Grenzfläche zwischen der fünften Wanne und dem Substrat.
Gemäß noch einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer Halbleitervorrichtung geschaffen. Das Verfahren umfasst die Schritte: Durchführen einer Ionenimplantation in ein Substrat eines ersten Leitfähigkeitstyps, wodurch eine erste Wanne eines zweiten Leitfähigkeitstyps in einer tiefen Position im Substrat ausgebildet wird; Durchführen einer Ionenimplantation in das Substrat, wodurch eine zweite Wanne des ersten Leitfähigkeitstyps und eine dritte Wanne des ersten Leitfähigkeitstyps ausgebildet werden, die beide mit einem oberen Abschnitt der ersten Wanne in Kontakt stehen; Ausbilden einer vierten Wanne des zweiten Leitfähigkeitstyps in einer Position entsprechend einem Bereich zwischen der zweiten und der dritten Wanne, wobei die vierte Wanne so ausgebildet wird, dass sie mit einem oberen Abschnitt der ersten Wanne in Kontakt steht; und Durchführen einer Ionenimplantation, wodurch ein Teil der ersten Wanne, der direkt unter der dritten Wanne liegt, teilweise kompensiert wird und stattdessen darin eine fünfte Wanne des ersten Leitfähigkeitstyps ausgebildet wird.
In einer Ausführungsform ist der Schritt des Durchführens der Ionenimplantation zum Ausbilden der zweiten Wanne und der dritten Wanne der Schritt des Durchführens einer Überlagerungsionenimplantation in das Substrat ohne Verwendung einer Maske. Eine Dosis der Ionenimplantation zum Ausbilden der vierten Wanne wird so festgelegt, dass eine vorgeschriebene effektive Konzentration einer Störstelle des zweiten Leitfähigkeitstyps in Anbetracht der Konzentration einer Störstelle des ersten Leitfähigkeitstyps, die durch die Überlagerungsionenimplantation erhalten wird, erhalten wird.
In einer Ausführungsform wird während des Schritts des Durchführens der Ionenimplantation zum Ausbilden der fünften Wanne eine Schwellenspannungs-Steuerungsschicht eines in der dritten Wanne auszubildenden Transistors gleichzeitig ausgebildet.
In einer Ausführungsform umfasst der Schritt des Durchführens der Ionenimplantation, um zumindest teilweise einen Teil der ersten Wanne zu kompensieren, den Schritt des vollständigen Kompensierens des Teils der ersten Wanne, der direkt unter der dritten Wanne liegt, und stattdessen des Ausbildens der fünften Wanne darin.
Alternativ umfasst der Schritt des Durchführens der Ionenimplantation, um zumindest teilweise einen Teil der ersten Wanne zu kompensieren, den Schritt des nur teilweise Kompensierens des Teils der ersten Wanne, der direkt unter der dritten Wanne liegt, und stattdessen des Ausbildens der fünften Wanne darin.
In einer Ausführungsform umfasst der Schritt des Durchführens der Ionenimplantation zum Ausbilden der fünften Wanne den Schritt des Ausbildens einer Resistmaske, um einen Bereich der dritten Wanne zu bedecken, wo eine Speicherzelle ausgebildet werden soll, und dann des Durchführens einer Ionenimplantation.
Folglich macht die hierin beschriebene Erfindung die Vorteile (1) des Schaffens einer Hochleistungs-Halbleitervorrichtung mit einer Struktur mit drei Wannen, die nur durch Hinzufügen einer minimalen möglichen Anzahl von Produktionsschritten hergestellt werden kann, und (2) des Schaffens eines Verfahrens zur Herstellung einer solchen Halbleitervorrichtung möglich.
Diese und weitere Vorteile der vorliegenden Erfindung werden für Fachleute beim Lesen und Verstehen der folgenden ausführlichen Beschreibung mit Bezug auf die begleitenden Fig. ersichtlich.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 ist eine Querschnittsansicht, die schematisch eine Struktur einer Halbleitervorrichtung in einem ersten erfindungsgemäßen Beispiel darstellt;
2A bis 2E sind Querschnittsansichten, die schematisch ein Verfahren zur Herstellung der in 1 gezeigten Halbleitervorrichtung darstellen;
3A bis 3D sind Querschnittsansichten, die schematisch ein Verfahren zur Herstellung einer Halbleitervorrichtung in einem zweiten erfindungsgemäßen Beispiel darstellen;
4 ist eine Querschnittsansicht, die schematisch eine Struktur einer Halbleitervorrichtung in einem dritten erfindungsgemäßen Beispiel darstellt;
5A bis 5F sind Querschnittsansichten, die schematisch ein Verfahren zur Herstellung der in 4 gezeigten Halbleitervorrichtung darstellen; und
6A bis 6E sind Querschnittsansichten, die schematisch ein Verfahren zur Herstellung einer herkömmlichen Halbleitervorrichtung darstellen.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
(Beispiel 1)
1 ist eine Querschnittsansicht, die eine Struktur einer Halbleitervorrichtung in einem ersten erfindungsgemäßen Beispiel darstellt.
Wie in 1 gezeigt, sind in der Halbleitervorrichtung im ersten Beispiel eine erste p-Wanne 4 und eine zweite p-Wanne 5 selektiv entlang von einer von zwei Hauptoberflächen eines Halbleitersubstrats 1 vom p-Typ (auch einfach als "Substrat 1" bezeichnet) vorgesehen. Die erste p-Wanne 4 ist von n-Wannen 6b und 6c, die benachbart zur ersten p-Wanne 4 vorgesehen sind, und einer tiefen n-Wanne (auch als "vergrabene n-Wanne" bezeichnet) 3b, die in einer tiefen Position vorgesehen ist, so dass sie mit den unteren Abschnitten der ersten p-Wanne 4 und der n-Wannen 6b und 6c in Kontakt steht, umgeben. Die zweite p-Wanne 5 ist andererseits mit dem Halbleitersubstrat 1 über eine tiefe p-Wanne (auch als "vergrabene p-Wanne" bezeichnet) 7 elektrisch verbunden, die direkt unter der zweiten p-Wanne 5 vorgesehen ist, so dass sie mit der zweiten p-Wanne 5 in Kontakt steht.
Folglich sind die erste p-Wanne 4 und die zweite p-Wanne 5 elektrisch voneinander isoliert und daher können die erste p-Wanne 4 und die zweite p-Wanne 5 auf voneinander verschiedene Potentiale gesetzt werden.
In der folgenden Beschreibung werden für den Zweck der Vereinfachung die n-Wannen 6a, 6b und 6c gemeinsam als "n-Wanne(n) 6" bezeichnet und die vergrabenen n-Wannen 3a und 3b werden gemeinsam als "vergrabene n-Wanne(n) 3" bezeichnet.
Eine LOCOS-Oxidschicht (Isolationsbereich) 2 ist an jeweiligen Grenzen zwischen den Wannen 4 und 6 und zwischen den Wannen 5 und 6 auf der einen Haupt- Oberfläche des Halbleitersubstrats 1 vorgesehen.
Die vergrabene n-Wanne 3 und die vergrabene p-Wanne 7 sind auf im Wesentlichen der gleichen Höhe im Halbleitersubstrat 1 vorgesehen. Folglich liegen die unteren Abschnitte der ersten und der zweiten p-Wanne 4 und 5 auf im Wesentlichen der gleichen Höhe wie der untere Abschnitt der n-Wannen 6.
In diesem Beispiel ist die zweite p-Wanne 5 benachbart zu den n-Wannen 6 vorgesehen. Alternativ kann die n-Wanne 6 von den zweiten p-Wannen 5 umgeben sein, in welchem Fall das Potential der n-Wanne 6 wie bei der herkömmlichen Vorrichtung unabhängig verändert werden kann.
Mit Bezug auf die 2A bis 2E wird ein Verfahren zur Herstellung der Halbleitervorrichtung im ersten Beispiel beschrieben.
Wie in 2A gezeigt, wird zuerst in einem vorgeschriebenen Bereich von einer von zwei Hauptoberflächen des Halbleitersubstrats 1 vom p-Typ mit einem spezifischen Widerstand von beispielsweise etwa 1 × 10¹⁵ cm^–3 eine LOCOS-Oxidschicht 2 mit einer Dicke von beispielsweise etwa 300 nm selektiv ausgebildet. Als Halbleitersubstrat 1 wird beispielsweise ein Siliziumsubstrat verwendet.
Wie in 2B gezeigt, wird als nächstes P⁺ (Phosphorionen) durch die gesamte eine Hauptoberfläche des Halbleitersubstrats 1 hindurch implantiert, wodurch eine vergrabene n-Wanne 3 in einer tiefen Position im Substrat 1 ausgebildet wird. Die Implantation wird unter der Bedingung beispielsweise einer Beschleunigungsenergie von etwa 1200 keV und einer Dosis von etwa 3 × 10¹² cm^–2 durchgeführt.
Wie in 2C gezeigt, wird dann eine Resistschicht 8 selektiv auf einem vorgeschriebenen Bereich der einen Hauptoberfläche des Substrats 1 durch ein bekanntes Verfahren ausgebildet. Unter Verwendung der Resistschicht 8 als Maske wird B⁺ durch die eine Hauptoberfläche des Substrats 1 hindurch unter drei verschiedenen Bedingungen implantiert: (1) eine Beschleunigungsenergie von etwa 400 keV und eine Dosis von etwa 1 × 10¹³ cm^–2; (2) eine Beschleunigungsenergie von etwa 100 keV und eine Dosis von etwa 3 × 10¹² cm^–2; und (3) eine Beschleunigungsenergie von etwa 20 keV und eine Dosis von etwa 2 × 10¹² cm^–2. Folglich wird die erste p-Wanne 4 so ausgebildet, dass sie mit einem oberen Abschnitt der vergrabenen n-Wanne 3 in Kontakt steht, und auch eine Durchgriffs-Stopschicht und eine Schwellenspannungs-Steuerungsschicht (keine ist in den Fig. gezeigt) für einen ersten n-Kanal-MOS-Transistor, der in der ersten p-Wanne 4 ausgebildet werden soll, werden in der p-Wanne 4 ausgebildet.
Durch die vorstehend beschriebene Ionenimplantation wird B⁺ auch in einen Bereich 51 implantiert, in dem die zweite p-Wanne 5 (siehe 2E) ausgebildet werden soll. Folglich ist die Ausbildung der zweiten p-Wanne 5 im Bereich 51 fast vollendet und eine ähnliche Lagenstruktur wird ausgebildet, einschließlich einer Durchgriffs-Stopschicht und einer Schwellenspannungs-Steuerungsschicht (keine ist in den Fig. gezeigt) innerhalb des Bereichs 51.
Nachdem die Resistschicht 8 entfernt ist, wie in 2D gezeigt, wird eine Resistschicht 9 so ausgebildet, dass sie selektiv einen Berech bedeckt, der von der Resistschicht 8 nicht bedeckt war. Unter Verwendung der Resistschicht 9 als Maske wird P⁺ durch die eine Hauptoberfläche des Halbleitersubstrats 1 hindurch unter zwei verschiedenen Bedingungen implantiert: (1) eine Beschleunigungsenergie von etwa 700 keV und eine Dosis von etwa 1 × 10¹³ cm^–2; und (2) eine Beschleunigungsenergie von etwa 200 keV und eine Dosis von etwa 3 × 10¹² cm^–2. Ferner wird unter Verwendung derselben Resistschicht 9 wieder als Maske B⁺ durch die eine Hauptoberfläche des Halbleitersubstrats 1 hindurch mit einer Beschleunigungsenergie von etwa 20 keV und einer Dosis von etwa 3 × 10¹² cm^–2 implantiert. Folglich wird die n-Wanne 6 so ausgebildet, dass sie mit einem oberen Abschnitt der vergrabenen n-Wanne 3 in Kontakt steht, und auch eine Durchgriffs-Stopschicht und eine Schwellenspannungs-Steuerungsschicht (keine ist in den Fig. gezeigt) für einen p-Kanal-MOS-Transistor, der in der n-Wanne 6 ausgebildet werden soll, werden innerhalb der n-Wanne 6 ausgebildet.
Nachdem die Resistschicht 9 entfernt ist, wie in 2E gezeigt, wird eine Resistschicht 10 so ausgebildet, dass sie einen Teil der Oberfläche des Halbleitersubstrats 1, ausschließlich eines Bereichs entsprechend dem Bereich 51 (wo eine zweite p-Wanne 5 ausgebildet werden soll), der in 2D gezeigt ist, bedeckt. Unter Verwendung der Resistschicht 10 als Maske wird B⁺ durch die eine Hauptoberfläche des Halbleitersubstrats 1 unter drei verschiedenen Bedingungen implantiert: (1) eine Beschleunigungsenergie von etwa 700 keV und eine Dosis von etwa 1 × 10¹³ cm^–2; (2) eine Beschleunigungsenergie von etwa 130 keV und eine Dosis von etwa 2 × 10¹² cm^–2; und (3) eine Beschleunigungsenergie von etwa 20 keV und eine Dosis von etwa 2 × 10¹² cm^–2. Folglich wird die zweite p-Wanne 5 im Bereich 51 ausgebildet. Überdies wird ein Teil der vergrabenen n-Wanne 3, die direkt unter der zweiten p-Wanne 5 angeordnet ist, durch diesen Gegenimplantationsprozess kompensiert und stattdessen wird eine tiefe p-Wanne (vergrabene p-Wanne) 7 darin so ausgebildet, dass sie mit der zweiten p-Wanne 5 in Kontakt steht. Durch diesen B⁺-Implantationsschritt, der mit Bezug auf 2E beschrieben wurde, und den vorherigen B⁺-Implantationsschritt, der mit Bezug auf 2C beschrieben wurde, werden ferner eine Durchgriffs-Stopschicht und eine Schwellenspannungs-Steuerungsschicht (keine ist in den Fig. gezeigt) für einen zweiten n-Kanal-MOS-Transistor, der innerhalb der vergrabenen p-Wanne 7 ausgebildet werden soll, ausgebildet.
Wenn die Halbleitervorrichtung in diesem Beispiel auf einen DRAM angewendet wird, ist es wirksam, die erste p-Wanne 4, die nicht mit dem Substrat 1 elektrisch verbunden ist, als NMOS-Bereich mit einer Speicherzelle sowie als Peripherieschaltung in der Nähe der Speicherzelle, wie z.B. ein Leseverstärker (mit anderen Worten, als Bereich mit einer Sperrvorspannung), zu verwenden und die zweite p-Wanne 5, die mit dem Substrat 1 elektrisch verbunden ist, als NMOS-Bereich mit den anderen Peripherieschaltungen (mit anderen Worten als Bereich, der keine Sperrvorspannung aufweist) zu verwenden. Dies liegt daran, dass beispielsweise kein Gegenimplantationsprozess für den Zweck der Schwellenspannungssteuerung erforderlich ist, was zu einer unterdrückten Verringerung der Beweglichkeit führt, die ansonsten durch die Störstellen gebracht wird.
Die vorstehend beschriebene Struktur wird genauer beschrieben. Ein Teil der ersten p-Wanne 4 ist ein Speicherzellenbereich mit einem Speicherzellentransistor und der Rest der ersten p-Wanne 4 ist ein Peripherieschaltungsbereich in der Nähe der Speicherzelle, der einen Transistor desselben Kanaltyps wie jener des Speicherzellentransistors umfasst. Die zweite p-Wanne 5 ist ein Peripherieschal tungsbereich, der von der Speicherzelle entfernt ist, und umfasst einen Transistor desselben Kanaltyps wie jener des Speicherzellentransistors. Die n-Wanne 6 ist ein Peripherietransistorbereich mit einem Transistor eines zu jenem des Speicherzellentransistors entgegengesetzten Kanaltyps.
In der vorstehend beschriebenen Anordnung ist ein Schaltungsabschnitt wie z.B. eine Leistungsversorgungsschaltung oder dergleichen, wo ein Latch-up relativ leicht geschieht, in Bereichen mit einem verbesserten Widerstand gegen Latch-up aufgrund der Anwesenheit der tiefen n-Wanne (der vergrabenen n-Wanne) 3 und der tiefen p-Wanne (der vergrabenen p-Wanne) 7 angeordnet. Folglich ist eine solche Anordnung bei der Verbesserung des Widerstandes gegen den Latch-up der auszubildenden gesamten Halbleiterchips vorteilhaft.
(Beispiel 2)
Mit Bezug auf die 3A bis 3D wird ein Verfahren zur Herstellung einer Halbleitervorrichtung in einem zweiten erfindungsgemäßen Beispiel beschrieben.
Im ersten Beispiel werden die erste p-Wanne 4, die zweite p-Wanne 5 und die n-Wannen 6 unter Verwendung der Resistschichten (die als Masken wirken) 8, 9 und 10 mit voneinander verschiedenen Strukturen ausgebildet. Im zweiten Beispiel wird eine p-Wanne ohne Verwendung einer Maske, d.h. durch eine Überlagerungsionenimplantation, die an der gesamten Oberfläche des Substrats 1 durchgeführt wird, ausgebildet. Bei der anschließenden Ausbildung der n-Wanne wird ein Teil der zur Ausbildung der n-Wanne zu implantierenden Störstellen durch die Störstellen mit der entgegengesetzten Leitfähigkeit, die vorher bei der Überlagerungsimplantation implantiert wurden, aufgehoben. In Anbetracht einer solchen Kompensation wird eine Dosis für die anschließende n-Wannen-Ausbildung so festgelegt, dass sie geringfügig größer ist als erforderlich, wodurch eine vorgeschriebene effektive Störstellenkonzentration erhalten wird.
Wie in 3A gezeigt, wird insbesondere zuerst in einem vorgeschriebenen Bereich von einer der zwei Hauptoberflächen eines Halbleitersubstrats 1 vom p-Typ mit einem spezifischen Widerstand von beispielsweise etwa 1 × 10⁵ cm^–3 eine LOCOS- Oxidschicht 2 mit einer Dicke von beispielsweise etwa 300 nm selektiv ausgebildet. Als Halbleitersubstrat 1 wird beispielsweise ein Siliziumsubstrat verwendet.
Wie in 3B gezeigt, wird als nächstes P⁺ (Phosphorionen) durch die gesamte eine Hauptoberfläche des Halbleitersubstrats 1 hindurch implantiert, wodurch eine vergrabene n-Wanne 3 in einer tiefen Position im Substrat 1 ausgebildet wird. Die Implantation wird unter der Bedingung beispielsweise einer Beschleunigungsenergie von etwa 1200 keV und einer Dosis von etwa 3 × 10¹² cm^–2 durchgeführt.
Dann wird B⁺ durch die eine Hauptoberfläche des Substrats 1 hindurch unter drei verschiedenen Bedingungen implantiert: (1) eine Beschleunigungsenergie von etwa 400 keV und eine Dosis von etwa 1 × 10¹³ cm^–2; (2) eine Beschleunigungsenergie von etwa 100 keV und eine Dosis von etwa 3 × 10¹² cm^–2; und (3) eine Beschleunigungsenergie von etwa 20 keV und eine Dosis von etwa 2 × 10¹² cm^–2. Folglich wird ein Bereich 30 des p-Typs so ausgebildet, dass er mit einem oberen Abschnitt der vergrabenen n-Wanne 3 in Kontakt steht, und auch eine Durchgriffs-Stopschicht und eine Schwellenspannungs-Steuerungsschicht (keine ist in den Fig. gezeigt) für einen MOS-Transistor, der im Bereich 30 des p-Typs ausgebildet werden soll, werden innerhalb des Bereichs 30 ausgebildet.
Wie in 3C gezeigt, wird als nächstes eine Resistschicht 9 so ausgebildet, dass sie selektiv einen Teil der einen Hauptoberfläche des Substrats 1, ausschließlich Bereichen entsprechend den Bereichen, in denen n-Wannen 6 jeweils ausgebildet werden sollen, bedeckt. Unter Verwendung der Resistschicht 9 wird P⁺ durch die eine Hauptoberfläche des Halbleitersubstrats 1 hindurch unter zwei verschiedenen Bedingungen implantiert: (1) eine Beschleunigungsenergie von etwa 700 keV und eine Dosis von etwa 2 × 10¹³ cm^–2; und (2) eine Beschleunigungsenergie von etwa 200 keV und eine Dosis von etwa 6 × 10¹² cm^–2. Ferner wird unter Verwendung derselben Resistschicht 9 wieder als Maske B⁺ durch die eine Hauptoberfläche des Halbleitersubstrats 1 hindurch mit einer Beschleunigungsenergie von etwa 20 keV und einer Dosis von etwa 1 × 10¹² cm^–2 implantiert. Folglich wird ein Leitfähigkeitstyp eines vorbestimmten Abschnitts des Bereichs 30 vom p-Typ durch diese Gegenimplantation effektiv in den n-Typ geändert, wodurch die n-Wannen 6 so ausgebildet werden, dass sie mit einem oberen Abschnitt der vergrabenen n-Wanne 3 in Kontakt stehen. Außerdem werden eine Durchgriffs-Stopschicht und eine Schwellenspannungs-Steuerungsschicht (keine ist in den Fig. gezeigt) für einen p-Kanal-MOS-Transistor, der in den n-Wannen 6 ausgebildet werden soll, in den n-Wannen 6 ausgebildet.
Nachdem die Resistschicht 9 entfernt ist, wie in 3D gezeigt, wird eine Resistschicht 10 so ausgebildet, dass sie einen Teil der einen Hauptoberfläche des Halbleitersubstrats 1, ausschließlich eines Bereichs entsprechend einem Bereich 51 (in dem eine zweite p-Wanne 5 ausgebildet werden soll), der in 3C gezeigt ist, bedeckt. Unter Verwendung der Resistschicht 10 als Maske wird B⁺ durch die eine Hauptoberfläche des Halbleitersubstrats 1 hindurch unter drei verschiedenen Bedingungen implantiert: (1) eine Beschleunigungsenergie von etwa 700 keV und eine Dosis von etwa 1 × 10¹³ cm^–2; (2) eine Beschleunigungsenergie von etwa 130 keV und eine Dosis von etwa 2 × 10² cm^–2; und (3) eine Beschleunigungsenergie von etwa 20 keV und eine Dosis von etwa 2 × 10² cm^–2. Folglich wird die zweite p-Wanne 5 im Bereich 51 ausgebildet. Außerdem wird ein Abschnitt des Bereichs 30 vom p-Typ, ausschließlich der n-Wannen 6 und der zweiten p-Wanne 5, als erste p-Wanne 4 bezeichnet.
Ein Teil der vergrabenen n-Wanne 3, der direkt unter der zweiten p-Wanne 5 angeordnet ist, wird überdies durch den Gegenimplantationsprozess kompensiert und stattdessen wird eine tiefe p-Wanne (vergrabene p-Wanne) 7 darin so ausgebildet, dass sie mit der zweiten p-Wanne 5 in Kontakt steht. Durch diesen B⁺-Implantationsschritt, der mit Bezug auf 3D beschrieben wurde, und den vorherigen B⁺-Implantationsschritt, der mit Bezug auf 2C beschrieben wurde, werden eine Durchgriffs-Stopschicht und eine Schwellenspannungs-Steuerungsschicht (keine ist in den Fig. gezeigt) für einen zweiten n-Kanal-MOS-Transistor, der innerhalb der vergrabenen p-Wanne 7 ausgebildet werden soll, ausgebildet.
Die vergrabene n-Wanne 3 und die vergrabene p-Wanne 7 werden im Wesentlichen auf der gleichen Höhe im Substrat 1 ausgebildet. Folglich sind die unteren Abschnitte der ersten und der zweiten p-Wanne 4 und 4 auf im Wesentlichen derselben Höhe wie jener des unteren Abschnitts der n-Wannen 6 angeordnet.
In dem vorstehend beschriebenen Verfahren wird der zur Ausbildung der p-Wannen zu verwendende Bereich 30 vom p-Typ durch die Überlagerungsimplantation ohne Verwendung einer Maske ausgebildet. Alternativ können n-Wannen durch die Überlagerungsimplantation ohne Verwendung irgendeiner Maske ausgebildet werden.
Wie im ersten Beispiel ist es, wenn die Halbleitervorrichtung in diesem Beispiel auf einen DRAM angewendet wird, wirksam, eine erste p-Wanne 4, die nicht mit dem Substrat 1 elektrisch verbunden ist, als NMOS-Bereich mit einer Speicherzelle und einer Peripherieschaltung in der Nähe der Speicherzelle wie z.B. einem Leseverstärker (mit anderen Worten als Bereich mit einer Sperrvorspannung) zu verwenden und eine zweite p-Wanne 5, die mit dem Substrat 1 elektrisch verbunden ist, als NMOS-Bereich mit den anderen Peripherieschaltungen (mit anderen Worten als Bereich ohne Sperrvorspannung) zu verwenden.
(Beispiel 3)
4 ist eine Querschnittsansicht einer Halbleitervorrichtung in einem dritten erfindungsgemäßen Beispiel.
Wie in 4 gezeigt, sind in der Halbleitervorrichtung im dritten Beispiel eine erste p-Wanne 4 und eine zweite p-Wanne 5 selektiv entlang einer der Hauptoberflächen eines Halbleitersubstrats 1 vom p-Typ ausgebildet. Die erste p-Wanne 4 ist wie im ersten Beispiel von den n-Wannen 6 benachbart zur ersten p-Wanne 4 und einer tiefen n-Wanne (vergrabene n-Wanne) 3, die in einer tiefen Position im Substrat 1 so ausgebildet ist, dass sie mit einem unteren Abschnitt der ersten p-Wanne 4 und einem unteren Abschnitt der n-Wannen 6 in Kontakt steht, umgeben. Andererseits ist die zweite p-Wanne 5 im Gegensatz zum ersten Beispiel mit dem Halbleitersubstrat 1 über eine tiefe p-Wanne (vergrabene p-Wanne) 7, die sich direkt unter der zweiten p-Wanne 5 befindet und mit der zweiten p-Wanne 5 in Kontakt steht, elektrisch verbunden. Im Gegensatz zum ersten Beispiel ist die vergrabene p-Wanne 7 so vorgesehen, dass sie nur mit einem Teil eines unteren Abschnitts der zweiten p-Wanne 5 in Kontakt steht, und der Rest des unteren Abschnitts der zweiten p-Wanne 5 steht mit der vergrabenen n-Wanne 3 in Kontakt.
Folglich sind die erste p-Wanne 4 und die zweite p-Wanne 5 elektrisch voneinander isoliert und folglich sind die erste p-Wanne 4 und die zweite p-Wanne 5 auf voneinander verschiedene Potentiale gesetzt.
Eine LOCOS-Oxidschicht 2 ist an jeweiligen Grenzen zwischen den Wannen 4 und 6 und zwischen den Wannen 5 und 6 auf der einen Hauptoberfläche des Halbleitersubstrats 1 vorgesehen.
Die vergrabene n-Wanne 3 und die vergrabene p-Wanne 7 sind auf im Wesentlichen der gleichen Höhe im Halbleitersubstrat 1 ausgebildet. Folglich liegen die unteren Abschnitte der ersten und der zweiten p-Wanne 4 und 5 auf im Wesentlichen derselben Höhe wie jener des unteren Abschnitts der n-Wannen 6.
In diesem Beispiel ist die zweite p-Wanne 5 benachbart zu den n-Wannen 6 bereitgestellt. Alternativ kann die n-Wanne 6 von den zweiten p-Wannen 5 umgeben sein, in welchem Fall das Potential der n-Wanne 6 wie in der herkömmlichen Vorrichtung unabhängig verändert werden kann.
Mit Bezug auf die 5A bis 5F wird ein Verfahren zur Herstellung der Halbleitervorrichtung im dritten Beispiel beschrieben.
Wie in 5A gezeigt, wird zuerst in einem vorgeschriebenen Bereich von einer der zwei Hauptoberflächen des Halbleitersubstrats 1 vom p-Typ mit einem spezifischen Widerstand von beispielsweise etwa 1 × 10⁵ cm^–3 eine LOCOS-Oxidschicht 2 mit einer Dicke von beispielsweise etwa 300 nm selektiv ausgebildet. Als Halbleitersubstrat 1 wird beispielsweise ein Siliziumsubstrat verwendet.
Wie in 5B gezeigt wird als nächstes P⁺ (Phosphorionen) durch die gesamte Oberfläche des Halbleitersubstrats 1 hindurch implantiert, wodurch eine vergrabene n-Wanne 3 in einer tiefen Position im Substrat 1 ausgebildet wird. Die Implantation wird unter der Bedingung beispielsweise einer Beschleunigungsenergie von etwa 1200 keV und einer Dosis von etwa 3 × 10² cm^–2 ausgebildet.
Wie in 5C gezeigt, wird dann eine Resistschicht 8 selektiv auf einem vorgeschriebenen Bereich der Hauptoberfläche des Substrats 1 durch ein bekanntes Verfahren ausgebildet. Unter Verwendung der Resistschicht 8 als Maske wird B⁺ durch die eine Hauptoberfläche des Substrats 1 hindurch unter drei verschiedenen Bedingungen implantiert: (1) eine Beschleunigungsenergie von etwa 400 keV und eine Dosis von etwa 1 × 10¹³ cm^–2; (2) eine Beschleunigungsenergie von etwa 100 keV und eine Dosis von etwa 3 × 10¹² cm^–2; und (3) eine Beschleunigungsenergie von etwa 20 keV und eine Dosis von etwa 2 × 10¹² cm^–2. Folglich werden Störstellen in einen Bereich 40 (wo die erste p-Wanne 4, wie in 5E gezeigt, so ausgebildet werden soll, dass sie mit dem oberen Abschnitt der vergrabenen n-Wanne 3 in Kontakt steht) in einer solchen Höhe implantiert, die ermöglicht, dass der Bereich 40 als erste p-Wanne 4 fungiert. Ferner werden eine Durchgriffs-Stopschicht und eine Schwellenspannungs-Steuerungsschicht (keine ist in den Fig. gezeigt) für einen ersten n-Kanal-MOS-Transistor, der im Bereich 40 ausgebildet werden soll, darin ausgebildet.
Bei der vorstehend beschriebenen Ionenimplantation wird außerdem auch B⁺ in einen Bereich 51 implantiert, wodurch die zweite p-Wanne 5 darin ausgebildet wird. Ferner wird eine ähnliche Lagenstruktur ausgebildet, einschließlich einer Durchgriffs-Stopschicht und einer Schwellenspannungs-Steuerungsschicht (keine ist in den Fig. gezeigt) innerhalb der zweiten p-Wanne 5.
Nachdem die Resistschicht 8 entfernt ist, wie in 5D gezeigt, wird eine Resistschicht 9 so ausgebildet, dass sie selektiv einen Bereich bedeckt, der von der Resistschicht 8 nicht bedeckt war. Unter Verwendung der Resistschicht 9 als Maske wird P⁺ durch die eine Hauptoberfläche des Halbleitersubstrats 1 hindurch unter zwei verschiedenen Bedingungen implantiert: (1) eine Beschleunigungsenergie von etwa 700 keV und eine Dosis von etwa 1 × 10¹³ cm^–2; und (2) eine Beschleunigungsenergie von etwa 200 keV und eine Dosis von etwa 3 × 10¹² cm^–2. Ferner wird unter Verwendung derselben Resistschicht 9 wieder als Maske B⁺ durch die eine Hauptoberfläche des Halbleitersubstrats 1 hindurch mit einer Beschleunigungsenergie von etwa 20 keV und einer Dosis von etwa 3 × 10¹² cm^–2 implantiert. Folglich werden die n-Wannen 6 so ausgebildet, dass sie mit dem oberen Abschnitt der vergrabenen n-Wanne 3 in Kontakt stehen, und auch eine Durchgriffs- Stopschicht und eine Schwellenspannungs-Steuerungsschicht (keine ist in den Fig. gezeigt) für einen p-Kanal-MOS-Transistor, der in den n-Wannen 6 ausgebildet werden soll, werden innerhalb der n-Wannen 6 ausgebildet.
Nachdem die Resistschicht 9 entfernt ist, wie in 5E gezeigt, wird eine Resistschicht 10 so ausgebildet, dass sie einen Teil der einen Hauptoberfläche des Halbleitersubstrats 1, ausschließlich eines dem Bereich 40 entsprechenden Bereichs, bedeckt. Unter Verwendung der Resistschicht 10 als Maske wird B⁺ durch die eine Hauptoberfläche des Halbleitersubstrats 1 hindurch unter zwei verschiedenen Bedingungen implantiert: (1) eine Beschleunigungsenergie von etwa 130 keV und eine Dosis von etwa 2 × 10¹² cm^–2; und (2) eine Beschleunigungsenergie von etwa 20 keV und eine Dosis von etwa 2 × 10¹² cm^–2. Folglich wird durch diesen B⁺-Implantationsschritt, der mit Bezug auf 5E beschrieben wurde, und den vorherigen B⁺-Implantationsschritt, der mit Bezug auf 5C beschrieben wurde, die erste p-Wanne 4 im Bereich 40 ausgebildet und eine Durchgriffs-Stopschicht und eine Schwellenspannungs-Steuerungsschicht (keine ist in den Fig. gezeigt) für einen ersten n-Kanal-MOS-Transistor, der im Bereich 40 ausgebildet werden soll, werden darin ausgebildet.
Nachdem die Resistschicht 10 entfernt ist, wie in 5F gezeigt, wird eine Resistschicht 11 so ausgebildet, dass sie einen Teil der einen Hauptoberfläche des Halbleitersubstrats 1, ausschließlich eines Bereichs, der einem Teilbereich 52 der zweiten p-Wanne 5, die in 5D gezeigt ist, entspricht, bedeckt. Unter Verwendung der Resistschicht 11 als Maske wird B⁺ durch die eine Hauptoberfläche des Halbleitersubstrats 1 hindurch unter zwei verschiedenen Bedingungen implantiert: (1) eine Beschleunigungsenergie von etwa 700 keV und eine Dosis von etwa 1 × 10¹³ cm^–2; und (2) eine Beschleunigungsenergie von etwa 20 keV und eine Dosis von etwa 3 × 10¹² cm^–2. Folglich wird ein Teil der vergrabenen n-Wanne 3, der direkt unter dem Teilbereich 52 der zweiten p-Wanne 5 angeordnet ist, durch den Überlagerungsimplantationsprozess kompensiert und stattdessen wird eine tiefe p-Wanne (vergrabene p-Wanne) 7 darin so ausgebildet, dass sie mit der zweiten p-Wanne 5 in Kontakt steht. Durch diesen B⁺-Implantationsschritt, der mit Bezug auf 5F beschrieben wurde, und den vorherigen B⁺-Implantationsschritt, der mit Bezug auf 5C beschrieben wurde, werden ferner eine Durchgriffs-Stopschicht und eine Schwellenspannungs-Steuerungsschicht (keine ist in den Fig. gezeigt) für einen dritten n-Kanal-MOS-Transistor, der innerhalb der vergrabenen p-Wanne 7 ausgebildet werden soll, ausgebildet. Es sollte beachtet werden, dass bei dieser B⁺-Implantation, die mit Bezug auf 5F beschrieben wurde, keine Störstelle in einen restlichen Bereich 53 implantiert wird, der ein Teil der p-Wanne 5, der vom Bereich 52 ausgeschlossen ist, ist.
Wie vorstehend beschrieben, wird im dritten Beispiel im Gegensatz zum ersten Beispiel eine Ionenimplantation zum Ausbilden einer vergrabenen p-Wanne gleichzeitig mit der Ionenimplantation zum Steuern der Schwellenspannung des dritten n-Kanal-MOS-Transistors durchgeführt.
Im dritten Beispiel, wie vorstehend beschrieben, werden die erste und die zweite p-Wanne 4 und 5 sowie die n-Wannen 6 unter Verwendung der Resistschichten 8 bis 11 mit voneinander verschiedenen Strukturen ausgebildet. Alternativ kann wie im zweiten Beispiel die p-Wanne durch den Überlagerungsimplantationsprozess ohne Verwendung einer Maske ausgebildet werden. In einem solchen Fall wird bei der anschließenden Ausbildung der n-Wanne ein Teil der zur Ausbildung der n-Wanne zu implantierenden Störstellen durch die Störstellen der entgegengesetzten Leitfähigkeit, die vorher bei der Überlagerungsimplantation implantiert wurden, aufgehoben. In Anbetracht einer solchen Kompensation wird eine Dosis für die anschließende n-Wannen-Ausbildung so festgelegt, dass sie geringfügig größer ist als erforderlich, wodurch eine vorgeschriebene effektive Störstellenkonzentration erhalten wird. Alternativ kann anstelle der Ausbildung der p-Wanne die n-Wanne durch die Überlagerungsimplantation ohne Verwendung irgendeiner Maske ausgebildet werden.
Wenn die Halbleitervorrichtung in diesem Beispiel auf einen DRAM angewendet wird, werden eine bevorzugte Funktion der ersten p-Wanne 4 und eine bevorzugte Funktion der zweiten p-Wanne 5 im Vergleich zu jenen im ersten und im zweiten Beispiel miteinander vertauscht. Insbesondere wenn die Halbleitervorrichtung in diesem Beispiel auf einen DRAM angewendet wird, ist es bevorzugt, den Bereich 52 der zweiten p-Wanne 5, die mit dem Substrat 1 über die vergrabene p-Wanne 7 elektrisch verbunden ist, als Speicherzellenbereich 52 zu verwenden; den restlichen Bereich 53 der p-Wanne 5, der nicht direkt mit dem Substrat 1 elektrisch verbunden ist, als NMOS-Bereich einer Peripherieschaltung in der Nähe der Speicherzelle wie z.B. ein Leseverstärker (mit anderen Worten als Bereich mit einer Sperrvorspannung) zu verwenden; und die erste p-Wanne 4 als NMOS-Bereich der anderen Peripherieschaltungen (mit anderen Worten als Bereich ohne Sperrvorspannung) zu verwenden. Dies liegt daran, dass beispielsweise kein Gegenimplantationsprozess für den Zweck der Schwellenspannungssteuerung beteiligt ist, was zu einer unterdrückten Verringerung der Beweglichkeit führt, die ansonsten durch die Störstellen gebracht wird. In der vorstehend beschriebenen Anordnung wirken der zweite und der dritte n-Kanal-NMOS-Transistor, die in der zweiten p-Wanne ausgebildet sind, als Peripherieschaltungstransistor bzw. als Speicherzellentransistor.
Die vorstehend beschriebene Struktur wird genauer beschrieben. Der Teilbereich 52 der zweiten p-Wanne 5 ist ein Speicherzellenbereich 52 mit einem Speicherzellentransistor und der restliche Bereich 53 ist ein Peripherieschaltungsbereich 53 in der Nähe der Speicherzelle, der einen Transistor desselben Kanaltyps wie jener des Speicherzellentransistors umfasst. Die erste p-Wanne 4 ist ein Peripherieschaltungsbereich, der von der Speicherzelle entfernt ist, und umfasst einen Transistor desselben Kanaltyps wie jener des Speicherzellentransistors. Die n-Wannen 6 fungieren als Peripherietransistorbereich mit einem Transistor eines zu jenem des Speicherzellentransistors entgegengesetzten Kanaltyps. Die vergrabene p-Wanne 7 ist direkt unter dem Speicherzellebereich 52 der zweiten p-Wanne 5 ausgebildet und ist mit dem Substrat 1 elektrisch verbunden.
In der vorstehend beschriebenen Struktur ist die erste p-Wanne 4, in der eine Eingabe/Ausgabe-Schaltung oder dergleichen, die eine große Anzahl von heißen Ladungsträgern oder anderen Ladungsträgern erzeugt, die durch Unterschwingungs/Überschwingungs-Phänomene Rauschen sein können, von den n-Wannen 6 und der vergrabenen n-Wanne 3 umgeben. Durch eine solche Struktur ist die erste p-Wanne 4 elektrisch isoliert, wodurch verhindert wird, dass die Ladungsträger, die in einer p-Wanne 4 aus den vorstehend erwähnten Gründen erzeugt werden, in die andere erste p-Wanne 4 fließen. Folglich kann ein nachteiliger Effekt wie z.B. eine durch Rauschen verursachte Fehlfunktion eingeschränkt werden. In dem Fall, in dem Minoritätsladungsträger in einem tiefen Abschnitt eines Substrats aus gewissen Gründen wie z.B. Strahlung erzeugt werden und dann in das Substrat diffundiert werden, werden diese Minoritätsladungsträger ferner wahrscheinlich in der vergrabenen n-Wanne eingefangen, da ein offener Bereich, der zu einem Speicherzelleabschnitt führt, schmal ist. Folglich kann irgendein nachteiliger Effekt auf die Speicherzelle unterdrückt werden.
Im dritten Beispiel sind keine Isolationsbereiche an der Grenze zwischen dem Speicherzellenbereich 52 und dem NMOS-Peripherieschaltungsbereich 53 in der Nähe der Speicherzelle der zweiten p-Wanne 5 vorgesehen. Alternativ können Isolationsbereiche in solchen Positionen bereitgestellt werden.
Im dritten Beispiel liegen der Bereich 52, der mit dem Substrat 1 elektrisch verbunden ist, und der Bereich 53, der nicht mit dem Substrat 1 direkt elektrisch verbunden ist, benachbart zueinander in der zweiten p-Wanne 5. Eine weitere Struktur kann verwendet werden, in der beispielsweise die vergrabene p-Wanne 7 in der Nähe der Mitte der zweiten p-Wanne 5 so vorgesehen ist, dass sie mit dem Substrat 1 elektrisch verbunden ist (d.h. der Bereich 52 ist in der Nähe der Mitte der zweiten p-Wanne 5 vorgesehen), und der Bereich 53, der nicht direkt mit dem Substrat 1 elektrisch verbunden ist, so vorgesehen ist, dass er den Bereich 52 umgibt. Alternativ kann ein Teil der vergrabenen n-Wanne 3 so ausgebildet werden, dass er von der vergrabenen p-Wanne 7 umgeben ist, wodurch er in einen schwebenden Zustand versetzt wird, in dem die vergrabene n-Wanne 3 elektrisch schwebt.
Im ersten bis dritten Beispiel, wie vorstehend beschrieben, sind Isolationsbereiche in Positionen entsprechend allen Grenzen zwischen den Wannen abgesehen von den vergrabenen Wannen vorgesehen. Die Ausbildung der Isolationsbereiche in dieser Weise ist jedoch nicht erforderlich.
Anstelle der gleichzeitigen Ausbildung der ganzen vergrabenen n-Wanne 3 in der frühen Stufe der Herstellung kann die vergrabene n-Wanne 3 außerdem ausgebildet werden, wenn die n-Wannen und die p-Wannen ausgebildet werden. Die Ausbildung der vergrabenen n-Wanne kann mit dem vorher erläuterten simultanen Ausbildungsschema der vergrabenen n-Wanne kombiniert werden. In einem solchen Fall kann das Profil der vergrabenen n-Wanne in einer Position unmittelbar unter der n-Wanne separat von jenem einer Position unmittelbar unter der p-Wanne festgelegt werden.
Im vorstehend beschriebenen ersten bis dritten Beispiel werden ferner die erste p-Wanne und die zweite p-Wanne durch Unterschiede in den Störstellenkonzentrationen der Durchgriffs-Stopschicht und der Schwellenspannungs-Steuerungsschicht, die darin vorgesehen sind, zusätzlich zur Anwesenheit der vergrabenen p-Wanne unmittelbar unter ihnen voneinander unterschieden. Es sollte jedoch beachtet werden, dass andere Modifikationen hergestellt werden können, solange das beabsichtigte Schema der vorliegenden Erfindung befolgt wird. Der Störstellenimplantationsprozess zum selektiven Ausbilden der p-Wannen, wie in 2E, 3D oder 5E dargestellt, kann beispielsweise unter verschiedenen Bedingungen gegenüber den vorstehend beschriebenen durchgeführt werden. Die erste Wanne und die zweite Wanne können beispielsweise so ausgebildet werden, dass sie nur durch die Anwesenheit der vergrabenen p-Wanne unmittelbar darunter voneinander unterschieden werden, während die Störstellenkonzentrationen von mindestens einer der oder beider der Durchgriffs-Stopschicht und der Schwellenspannungs-Steuerungsschicht, die in den jeweiligen Wannen vorgesehen sind, jeweils auf dasselbe Niveau gesetzt werden.
Wie vorstehend beschrieben, kann eine Halbleitervorrichtung mit einer Struktur mit drei Wannen, in der verschiedene Substratpotentiale in einem Chip bezüglich des N-Kanal-MOS-Transistors und des P-Kanal-MOS-Transistors festgelegt werden können, hergestellt werden, indem nur ein Maskenprozess zum Herstellungsverfahren einer herkömmlichen Halbleitervorrichtung mit einer Struktur mit zwei Wannen hinzugefügt wird. Folglich kann eine Hochleistungs-Halbleitervorrichtung (Chip) durch Hinzufügen einer minimalen möglichen Anzahl von Herstellungsschritten hergestellt werden.
Gemäß der vorliegenden Erfindung wird eine tiefe n-Wanne durch Implantieren von Störstellenionen in die gesamte Oberfläche des Halbleitersubstrats ausgebildet. Während dieses Schritts wird ein Teil der vergrabenen n-Wanne, der direkt unter einem der zwei Typen von p-Wannen mit verschiedenen Substratpotentialen liegt (wobei gewöhnlich die p-Wanne ein flacheres Substratpotential aufweist), durch den Gegenimplantationsprozess kompensiert und erhält folglich effektiv denselben Leitfähigkeitstyp wie jenen des Substrats.
In der Struktur, in der eine vorgeschriebene n-Wanne von einer p-Wanne umgeben ist, können einzelne n-Wannen auf voneinander verschiedene Potentialpegel gesetzt werden. Durch Ausbilden einer zusätzlichen vergrabenen p-Wanne wird der Flächenwiderstand verringert, wodurch der Widerstand gegen Latch-up verbessert wird.
Wenn ein Substrat vom p-Typ verwendet wird, kann gemäß der vorliegenden Erfindung der Schritt zum Ausbilden der vergrabenen n-Wanne, der gewöhnlich ein instabiler Implantationsprozess ist, da er die höchste Beschleunigungsenergie erfordert, ohne Verwendung einer Maske durchgeführt werden. Folglich wird es möglich, einen Nachteil zu beseitigen, in dem der Implantationsprozess aufgrund der Verringerung des Vakuums in der Vorrichtung instabil wird, was sich wiederum durch das Abgas vom Resist beim Implantationsprozess ergibt. Der obige Vorteil wird besonders signifikant, wenn der Implantationsprozess bei einer hohen B-eschleunigungsenergie unter Verwendung von mehrwertigen Ionen durchgeführt wird.

Claims

Halbleitervorrichtung, die umfasst: ein Substrat (1) eines ersten Leitfähigkeitstyps; eine erste Wanne (3) eines zweiten Leitfähigkeitstyps; eine zweite Wanne (4) des ersten Leitfähigkeitstyps; eine dritte Wanne (5) des ersten Leitfähigkeitstyps; eine vierte Wanne (6) des zweiten Leitfähigkeitstyps; und eine fünfte Wanne (7) des ersten Leitfähigkeitstyps, dadurch gekennzeichnet, dass: die erste Wanne (3) eine vergrabene Wanne ist, die an einer tiefen Position im Substrat vorgesehen ist, die vierte Wanne (6) mit einem oberen Abschnitt der ersten Wanne (3) in Kontakt ist, die zweite Wanne (4) mit einem oberen Abschnitt der ersten Wanne (3) in Kontakt und von der vierten Wanne (6) umgeben ist, wobei die zweite Wanne (4) von der dritten Wanne (5) elektrisch isoliert ist, die fünfte Wanne (7) eine vergrabene Wanne ist, die so vorgesehen ist, dass sie wenigstens mit einem Teil eines Bodenabschnitts der dritten Wanne (5) in Kontakt ist, die erste Wanne (3) und die fünfte Wanne (7) im Wesentlichen auf der gleichen Höhe im Substrat (1) vorgesehen sind und die zweite Wanne (4) und die dritte Wanne (5) eine unterschiedliche Störstellenkonzentration haben.
Halbleitervorrichtung nach Anspruch 1, bei der der gesamte Bodenabschnitt der dritten Wanne (5) mit der fünften Wanne (7) in Kontakt ist.
Halbleitervorrichtung nach Anspruch 1, bei der ein Teil eines Bodenabschnitts der dritten Wanne (5) mit der fünften Wanne (7) in Kontakt ist und der restliche Bodenabschnitt der dritten Wanne (5) mit der ersten Wanne (3) in Kontakt ist.
Halbleitervorrichtung nach Anspruch 1, bei der: ein Teil der zweiten Wanne (4) ein Speicherzellenbereich ist, der einen Speicherzellentransistor enthält, und der Rest der zweiten Wanne ein Peripherieschaltungsbereich in der Umgebung der Speicherzelle ist, wobei der Peripherieschaltungsbereich einen Transistor eines Kanaltyps, der gleich dem Kanaltyp des Speicherzellentransistors ist, enthält die dritte Wanne (5) ein Peripherieschaltungsbereich ist, der von der Speicherzelle beabstandet ist und einen Transistor eines Kanaltyps, der gleich dem Kanaltyp des Speicherzellentransistors ist, enthält, und die vierte Wanne (6) ein Peripherieschaltungsbereich ist, der einen Transistor eines Kanaltyps, der zu dem Kanaltyp des Speicherzellentransistors entgegengesetzt ist, enthält.
Halbleitervorrichtung nach Anspruch 1, bei der: ein Teil der dritten Wanne (5) ein Speicherzellenbereich ist, der einen Speicherzellentransistor enthält, und der Rest der dritten Wanne ein Peripherieschaltungsbereich in der Umgebung der Speicherzelle ist, wobei der Peripherieschaltungsbereich einen Transistor eines Kanaltyps, der gleich dem Kanaltyp des Speicherzellentransistors ist, enthält, die zweite Wanne (4) ein Peripherieschaltungsbereich ist, der von der Speicherzelle beabstandet ist und einen Transistor eines Kanaltyps, der gleich dem Kanaltyp des Speicherzellentransistors ist, enthält, die vierte Wanne (6) ein Peripherieschaltungsbereich ist, der einen Transistor eines Kanaltyps, der zu dem Kanaltyp des Speicherzellentransistors entgegengesetzt ist, enthält, und die fünfte Wanne (7) nur unter dem Speicherzellenbereich der dritten Wanne (5) vorgesehen ist.
Halbleitervorrichtung nach Anspruch 5, bei der eine Grenzfläche zwischen dem Speicherzellenbereich und dem Peripherieschaltungsbereich, der von der Speicherzelle beabstandet ist, im Wesentlichen in derselben Ebene wie die Grenzfläche zwischen der fünften Wanne (7) und dem Substrat (1) vorhanden ist.
Verfahren für die Herstellung einer Halbleitervorrichtung, das nacheinander die folgenden Schritte umfasst: Ausführen einer Ionenimplantation in ein Substrat (1) eines ersten Leitfähigkeitstyps, wodurch eine erste Wanne (3) eines zweiten Leitfähigkeitstyps an einer tiefen Position in dem Substrat gebildet wird; Ausführen einer Ionenimplantation in das Substrat (1), wodurch eine zweite Wanne (4) des ersten Leitfähigkeitstyps und eine dritte Wanne (5) des ersten Leitfähigkeitstyps gebildet werden, die beide mit einem oberen Abschnitt der ersten Wanne (3b) in Kontakt sind; Bilden einer vierten Wanne (6) des zweiten Leitfähigkeitstyps, die mit einem oberen Abschnitt der ersten Wanne in Kontakt ist und die zweite Wanne umgibt; und Ausführen einer Ionenimplantation, um einen Teil der ersten Wanne, der sich direkt unter der dritten Wanne befindet, teilweise zu kompensieren, wodurch in der ersten Wanne eine fünfte Wanne (7) des ersten Leitfähigkeitstyps gebildet wird.
Verfahren nach Anspruch 7, bei dem: der Schritt des Ausführens der Ionenimplantation für die Bildung der zweiten Wanne (4) und der dritten Wanne (5) ein Schritt des Ausführens einer Überlagerungsionenimplantation in das Substrat (1) ohne Verwendung einer Maske ist und eine Dosis der Ionenimplantation für die Bildung der vierten Wanne (6) so eingestellt ist, dass eine vorgeschriebene effektive Konzentration von Störstellen des zweiten Leitfähigkeitstyps in Bezug auf die Konzentration von Störstellen des ersten Leitfähigkeitstyps, die durch die Überlagerungsionenimplantation erhalten wird, erhalten wird.
Verfahren nach Anspruch 7, bei dem: während des Schrittes des Ausführens der Ionenimplantation für die Bildung der fünften Wanne (7) gleichzeitig eine Schwellenspannungs-Steuerungsschicht eines in der dritten Wanne (5) auszubildenden Transistors gebildet wird.
Verfahren nach Anspruch 7, bei dem: der Schritt des Ausführens der Ionenimplantation, um einen Teil der ersten Wanne (3) wenigstens teilweise zu kompensieren, einen Schritt umfasst, bei dem der Teil der ersten Wanne, der sich direkt unter der dritten Wanne (5) befindet, vollständig kompensiert wird, statt darin die fünfte Wanne (7) auszubilden.
Verfahren nach Anspruch 7, bei dem: der Schritt des Ausführens der Ionenimplantation, um einen Teil der ersten Wanne (3) wenigstens teilweise zu kompensieren, einen Schritt umfasst, bei dem der Teil der ersten Wanne, der sich direkt unter der dritten Wanne (5) befindet, nur teilweise kompensiert wird, anstatt darin die fünfte Wanne (7) auszubilden.
Verfahren nach Anspruch 7, bei dem: der Schritt des Ausführens der Ionenimplantation für die Bildung der fünften Wanne (7) den Schritt des Bildens einer Resistmaske, um einen Bereich der dritten Wanne (5), in dem eine Speicherzelle gebildet werden soll, abzudecken, und dann des Ausführens der Ionenimplantation umfasst.