DE69817538T2

DE69817538T2 - System zur unterteilung von pc-chipset-funktionen zwischen integrierten logik- und torschaltungen

Info

Publication number: DE69817538T2
Application number: DE69817538T
Authority: DE
Inventors: E. Dale GULICK
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1997-02-18
Filing date: 1998-02-14
Publication date: 2004-06-03
Anticipated expiration: 2018-02-15
Also published as: EP0961976A1; DE69817538D1; US6601178B1; US5987560A; WO1998036360A1; US6012111A; EP0961976B1; US6101560A; US6058443A

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft Computersysteme und insbesondere das Aufteilen von Eingangs/Ausgangsfunktionen unter integrierten Schaltungen.
Stand der Technik
Ein typisches PC-System umfasst einen Mikroprozessor, zugehörigen Speicher und Steuerlogik sowie eine Anzahl von peripheren Vorrichtungen, die Eingänge und Ausgänge für das System bereitstellen. Derartige periphere Vorrichtungen umfassen üblicherweise einen Anzeigemonitor, eine Tastatur und eine Maus, ein Diskettenlaufwerk, eine Festplatte und einen Drucker. Die Anzahl der PC-Systemen hinzugefügten Vorrichtungen nimmt stetig zu. Beispielsweise umfassen zahlreiche Computersysteme Modems, Sound-Vorrichtungen und CD-ROM-Laufwerke.
PC Systeme verwenden eine von mehreren Erweiterungsbusarchitekturen, um die Kommunikation zwischen verschiedenen Komponenten des Systems zu erleichtern und die Flexibilität zu erreichen, die für das Hinzufügen zusätzlicher Komponenten zum System erforderlich ist. Beispielsweise sieht die Industry Standard Architecture (ISA) einen Erweiterungsbus für den 16 Bit IBM AT Computer vor. Der Enhanced ISA (EISA) sieht Spezifikationen für Systeme vor, die 32-Bit Mikroprozessoren verwenden, wie beispielsweise die Intel Mikroprozessoren 80386 und 80486. Der Peripheral Component Interconnect (PCI) Bus sieht eine Busarchitektur für 32-Bit und 64-Bit Verbindungssysteme unabhängig von der Prozessorgeneration oder -familie vor.
Der ISA Bus, der ursprünglich als Advanced Technology (AT) Bus bezeichnet wurde, fügte die für die volle 16-Bit-Technologie erforderliche Funktionalität hinzu, blieb jedoch mit einem älteren 8-Bit Bus kompatibel. Aufgrund der anfänglichen Geschwindigkeit und der Datenpfadabstimmung mit dem 80286 Mikroprozessor waren die Leistungen des Original-ISA-Bus wesentlich besser als die des PC Bus. Der ISA Bus hat sich erfolgreich dem Ersatz durch neuere Busarchitektur, beispielsweise EISA und Microchannel, entgegengesetzt und bleibt in heutigen PC-Systemen verbreitet. Dies ist teilweise darin begründet, daß viele Vorrichtungen, die für eine Verbindung mit dem ISA Bus ausgelegt sind, heutzutage weit verbreitet sind. Derartige Vorrichtungen erfordern üblicherweise nicht die von moderneren Bussen bereitgestellte Geschwindigkeit. Derartige Vorrichtungen sind als Legacy-Vorrichtungen bekannt, da ihr Design auf älterer PC Technologie basiert. Beispiele für derartige langsamere sind Tastaturen und Mäuse, Game-Ports und Diskettenlaufwerke, Modems und Drucker, die jeweils an serielle und parallele Kommunikationsports angeschlossen sind, DMA Controller, Interrupt-Controller und Zeitgeber. Diese Legacy-Vorrichtungen erfordern nicht den Hochgeschwindigkeitsdurchsatz der neueren Generation von Bussen wie EISA, Microchannel Architecture (MCA) und Peripheral Component Interface Bus (PCI).
Zwar steigen die PC-Systemgeschwindigkeiten dramatisch, jedoch ist die Geschwindigkeit des ISA-Bus auf 8 MHz begrenzt. Mit der Verwendung schnellerer Prozessoren wurden den PC-Systemen gewidmete Speicherbusse hinzugefügt, da der ISA Bus nunmehr zu langsam für den erforderlichen Hochgeschwindigkeitsspeicherzugriff war. Auch Videoanwendungen erfuhren Beschränkungen durch die Bandbreite des ISA, so daß Systeme begannen, einen "lokalen Bus" für Videoanwendungen zu verwenden. Obwohl zunächst für fortgeschrittene Videosysteme gedacht, waren die neuen Lokal-Bus-Spezifikationen ausreichend weit gefasst, um andere Peripherievorrichtungen zu bewältigen, die Transfers mit hoher Bandbreite erfordern, beispielsweise Massenspeichervorrichtungen und Netzwerkinterfaces.
Der Peripheral Component Interconnect (PCI) Bus ist ein Beispiel einer Lokalbusspezifikation. Der VL-Bus ist eine weitere Lokalbusspezifikation, die weniger weit verbreitet ist. Der PCI Bus schafft ein Hochgeschwindigkeits verbindungssystem, das näher an Mikroprozessorgeschwindigkeit arbeitet als ein herkömmlicher Erweiterungsbus. Obwohl ursprünglich für 32-Bit Mikroprozessoren entwickelt, ist die PCI Spezifikation weit genug gefasst, um die 64 Bit Datenpfade der modernen Prozessoren einzuschließen. Legacy-Vorrichtungen, die mit älteren Busarchitekturen wie der ISA sind mit dem PCI Bus über eine Busbrückenschaltung verbunden.
Zahlreiche moderne Computersysteme enthalten sowohl einen PCI Bus, als auch einen ISA Bus. Der PCI Bus dient der Verbindung mit neueren Peripherievorrichtungen und/oder den Peripherievorrichtungen, die ein schnelleres Interface erfordern. Der ISA Bus ist üblicherweise mit Legacy-Vorrichtungen verbunden. Die Integrationsgrade steigen in PC-Systemen jedoch stetig an. Infolgedessen wurde vieles der funktionellen Logik, die mit Peripherievorrichtungen verbunden sein muss, in relativ wenigen IC Schaltungen (IC) integriert, die als Chipsets für den PC verkauft werden. Die IC weisen mehrere Anschlüsse, Pins oder Leitungen auf, welche die IC mit der Platine (PCB) verbinden, auf der die IC angebracht ist. Die PCB arbeitet als eine Systemplatte. Die Anschlüsse übertragen Eingangs-/Ausgangssignale (I/O) zwischen einer IC und anderen IC oder I/O Vorrichtungen, die mit der Systemplatte gekoppelt sind. Diese Systemplatten nehmen of Erweiterungs-PCB auf, um die Fähigkeiten des Computersystems zu vergrößern und Verbindungen mit Peripherievorrichtungen herzustellen, beispielsweise durch den ISA Bus.
1 zeigt ein exemplarisches bekanntes Computersystem 100, das der genannten Architektur mit einem PCI Bus und einem ISA Bus entspricht. Das Computersystem 100 weist einen Prozessor 110 auf, der mit einem sekundären Cache 115 und einem Speicher 140 verbunden ist. Die Brücke 120 schafft ein Interface zwischen dem Prozessor/Speichersystem 105 und dem PCI Bus 125. die Brücke 120 bildet eine Kommunikationsverbindung zwischen PCI-Vorrichtungen 150, 160 und 170 und für das Prozessor/Speichersystem 105. Obwohl der PCI Bus ursprünglich für Grafik beab sichtigt war, haben Hochgeschwindigkeitsgrafikanforderungen zu anderen spezialisierten Grafikbussen geführt, die als Advanced Graphics Port Bus bezeichnet werden, welche anstelle des PCI Bus für Grafikanwendungen verwendet werden können. Die PCI Vorrichtungen können IC auf der Systemplatte des Computersystems 100, Erweiterungskomponenten, die mit dem PCI Bus 125 über Erweiterungsslots verbunden sind, oder eine Kombination derselben sein. Eine zweite Brücke 130 bildet ein Businterface zwischen dem PCI Bus 125 und dem ISA Erweiterungsbus 135. Zum Kommunizieren mit Legacy-Vorrichtungen, die zum Bilden eines Interface mit dem ISA Bus ausgebildet sind, ist ein Ansatz, der dem Trend zu stärkerer Integration im PC entspricht, einen Super-I/O-Chip 170 anstelle einer Anzahl von diskreten Interfaces vorzusehen.
Der Super-I/O-Chip 170 bietet I/O-Anschlüsse und Steuerlogik für gewöhnlich verwendete Legacy-Peripherievorrichungen wie Tastaturen, DIE Laufwerke, IEEE Parallelports, Seriellkommunikationsports. Ein Bespiel für einen derartigen Super-I/O-Chip ist der National Semiconductor PC87306 Super-I/O-Chip. Somit können Legacy-Vorrichtungen im System integriert werden, indem die Brücke 130, der ISA Bus und der Super-I/O-Chip 170 verwendet werden.
Offenbarung der Endung
Die Erfindung schafft eine Vorrichtung und ein Verfahren gemäß den zugehörigen Ansprüchen.
Es wurde die Kombination einer Brückenfunktion, beispielsweise einer PCI Brücke. Mit einer Super-I/O-Funktion entdeckt. Es wurde ferner entdeckt, eine erste IC, die eine Super-I/O-Funktionslogik umfasst, für ein logisches Interface mit Legacy-Vorrichtungen und eine zweite IC vorzusehen, welche die Eingangs/Ausgangs-Anschlüsse für die Super-I/O-Funktionsschaltung aufweist, um eine physische Verbindung mit Legacy-Vorrichtungen herzustellen.
Die Erfindung schafft daher eine erste IC mit funktionale Logik und eine zweite IC, die Eingangs- und Ausgangsanschlüsse für die funktionale Logik bietet. Ein Bus verbindet die erste und die zweite integrierte Schaltung und überträgt Daten im wesentlichen kontinuierlich zwischen der ersten und der zweiten IC. Die Daten umfassen Eingangssignale der funktionalen Logik, die den Ausgangsanschlüssen der zweiten IC zugeführt werden, und Eingangssignale für die funktionale Logik von den Eingangsanschlüssen der zweiten IC.
Die Daten werden zwischen der ersten und der zweiten IC in Blöcken übertragen, wobei jeder Block eine vorbestimmte Anzahl von Datenbits aufweist und jeder Block vorbestimmte Datenslots für die Zustände der Eingangs- und Ausgangssignale aufweist, um so den Zustand des Eingangs- und des Ausgangssignals zu und von den Eingangs- und den Ausgangspins der zweiten IC mit einer vorbestimmten Rate kontinuierlich zu übertragen. Während eines Energiesparmodus unterbricht der Bus die Datenübertragung. Die Funktionslogik in der ersten IC weist einen Eingangs/Ausgangsbus, der einer Industriestandradarchitektur (ISA) entspricht, und mehrere mit dem Eingangs/Ausgangsbus gekoppelte ISA-Interfaces auf, wobei die Interfaces ein Interface zwischen dem Eingangs/Ausgangsbus und mehreren Vorrichtungen bilden. Die zweite IC weist Eingangs/Ausgangsanschlüsse zum Koppeln mit wenigstens einer Legacy-Vorrichtung auf, wobei die wenigstens eine Legacy-Vorrichtung ein Seriellport, eine Tastatur, eine Maus, ein Gameport, oder ein Musikinstrument-Digitalinterface-Port (MIDI) oder ein Diskettenlaufwerk, ein PC-Lautsprecher oder ein Infrarotport ist.
Ein derartiges System bietet die Vorteile der Kombination der Brückenfunktion und der Super-I/O-Funktion. Darüber hinaus ermöglicht die Erfindung das Einbeziehen des ISA Bus in den Brückenchip. Das Trennen der funktio nalen Super-I/O-Logik und der I/O-Anschlüsse in die erste und die zweite IC nimmt zudem Druck von der Pin-Anzahl und den Packungskosten. Mit der Zunahme der in eine IC integrierten Funktionen sind mehr I/O Pins erforderlich. Je höher die Pin-Anzahl, desto höher sind die Packungskosten. Eine kombinierte Brücken- und Super-I/O-Funktion erfordert das vorsehen von I/O für den PCI Bus und die hohe Zahl von I/O Anschlüssen, die zum Unterstützen der Legacy-Vorrichtungen erforderlich sind. Das Trennen der Logik und der I/O Funktion in separate IC verringert den Druck auf die Pin-Anzahl und die Packungskosten.
Die Erfindung bietet ferner den Vorteil Probleme zu vermeiden, die mit reduzierten Speisespannungen einhergehen. Mit der Verringerung der Prozessgeometrien, sinken auch die Speisespannungen, beispielsweise auf 3,3 Volt oder weniger, was zu Problemen bei der Verbindung mit den verschiedenen Super-I/O-Interfacepins führt. Der Super-I/O treibt üblicherweise Legacy-Vorrichtungen mit einer 5 Volt I/O-Logik. Die kleineren Geometrien für die heutigen schnelleren und dichteren IC können Probleme bei der Verbindung mit dieser Spannung haben. Die Erfindung ermöglicht den Aufbau der ersten Schaltung mit den kleineren Prozessgeometrien, um einen schnelleren und dichteren Chip zu schaffen. Die zweite IC kann jedoch mit langsameren Technologien gebaut werden, beispielsweise bei Transistoren mit Kanallängen von 0,5 Mikrometer oder mehr. Das Problem der Verbindung von 5 Volt Legacy-Interfaces mit IC, die mit kleineren Prozessgeometrien hergestellt werden, ist somit ebenfalls verringert.
Kurzbeschreibung der Zeichnungen
Die vorliegende Endung ist durch Bezugnahme auf die zugehörigen Zeichnungen besser zu verstehen und ihre zahlreichen Aufgaben, Merkmale und Vorteile für den Fachmann sind besser erkennbar, wobei die Verwendung gleicher Bezugszeichen in verschiedenen Figuren ähnliche oder identische Elemente bezeichnet.
1 zeigt ein schematisches Blockdiagramm eines bekannten PC.
2 zeigt ein Blockdiagramm eines PC, der erfindungsgemäß eine South-Bridge-Schaltung und eine Port-Erweiterungsschaltung aufweist.
3 zeigt ein Blockdiagramm der South-Bridge-Schaltung der PC Architektur der 2.
4 zeigt ein Blockdiagramm einer Porterweiterungsschaltung (PEC) des PC der 2.
5 zeigt ein Ausführungsbeispiel mit vier Leitungen des Bus, der die South-Bridge- und die Porterweiterungsschaltung des PC von 2 verbindet.
6 ist ein Zeitsteuerungsdiagramm des Porterweiterungsbus (PEB).
7 ist ein Zeitsteuerungsdiagramm zur Darstellung der Beziehung zwischen dem Blocksynchronisierungssignal, dem Bittakt, Data In und Data Out auf dem Porterweiterungsbus.
8a zeigt den von der South-Bridge auf Data Out zur Porterweiterungsschaltung übertragenen Block.
8b zeigt den von der Porterweiterungsschaltung auf Data In zur South-Bridge übertragenen Block.
9a ist ein schematisches Blockdiagramm des Porterweiterungsbushostintertace in der South Bridge.
9b ist ein schematisches Blockdiagramm der Empfangslogik des Porterweiterungsbushostinterface in der South Bridge.
10 ist ein schematisches Blockdiagramm weiterer Details der Porterweiterungsschaltung.
11 zeigt ein Ausführungsbeispiel des Porterweiterungsbus mit sechs Leitungen.
12a zeigt den von der South Bridge zur Porterweiterungsschaltung auf Parallel Data Out für den Standard/PS2 Modus am Parallelport übertragenen Block.
12b zeigt den von der Porterweiterungsschaltung zur South Bridge auf Parallel Data In für den Standard/PS2 Modus am Parallelport übertragenen Block.
13a zeigt die ECP Modus-Bitzuweisungen im Block, der der Porterweiterungsschaltung von der South Bridge zugesandt wird.
13b zeigt die ECP Modus-Bitzuweisungen im Block, der von der Porterweiterungsschaltung zur South Bridge zugesandt wird.
14a zeigt die EPP Schreibmodus-Bitzuweisungen in den Blöcken, die der Porterweiterungsschaltung zugesandt und von dieser empfangen werden.
14b zeigt die EPP Lesemodus-Bitzuweisungen in den Blöcken, die der Porterweiterungsschaltung zugesandt und von dieser empfangen werden.
15 zeigt eine Gameportkonfiguration mit zwei Joysticks.
16 ist ein schematisches Blockdiagramm der Schaltung, welche die X oder Y Position des Joysticks bestimmt.
17 ist ein Zeitsteuerungsdiagramm zur Darstellung der Funktionsweise der Schaltung in 14a.
18 zeigt ein Beispiel der Verwendung der allgemeinen I/O und der PLA bei der Porterweiterungsschaltung.
19 ist ein Zeitsteuerungsdiagramm zur Darstellung des Neustarts des Porterweiterungsbus aus einem Energiesparzustand.
Arten der Ausführung der Erfindung
2 zeigt ein erfindungsgemäßes PC-System. Das PC-System weist einen Prozessor 110 auf, der mit dem Cache-Speicher 115 und dem Speicher 140 verbunden ist. Die Brückenschaltung 203 (North Bridge) bildet ein Interface zwischen dem Prozessor und dem Speicher und dem PCI Bus 125. Die Brükkenschaltung 201 (South Bridge) bildet ein Interface zwischen dem PCI Bus 125 und mehreren Legacy-Vorrichtungen. Der Hauptteil der I/O Pins, die normalerweise erforderlich sind, um I/O für die South Bridge zu liefern, ist stattdessen in einer separaten Schaltung 205 vorgesehen, die mit der South Bridge 201 über den Porterweiterungsbus 207 verbunden ist. Die separate Schaltung 205 wird im folgenden als die Porterweiterungsschaltung (PEC) bezeichnet. Die Porterweiterungsschaltung sieht I/O 209 zum Verbinden der mehreren Legacy-Vorrichtungen, wie Modem 211, Drucker 213, Tastatur und/oder Maus 215 oder ein elektronisches Instrument 217 über ein Musical Instrument Digital Interface (MIDI) vor. Der Porterweiterungsbus 207, der die Porterweiterungsschaltung 205 und die South Bridge 201 verbindet, überträgt Signale, die an die Legacy-Vorrichtungen von der South Bridge an die Porterweiterungsschaltung 205 ausgegeben werden sollen. Der Porter weiterungsbus 207 überträgt ferner Signale, die von den Legacy-Vorrichtungen empfangen wurden, von der Porterweiterungsschaltung an die South Bridge, in einem bevorzugten Ausführungsbeispiel sind die South Bridge 201 und die Porterweiterungsschaltung 205 jeweils separate IC sind.
Weitere Legacy-Vorrichtungen werden von der South Bridge in Verbindung mit der Porterweiterungsschaltung ebenfalls unterstützt und werden im folgenden beschrieben. Die South Bridge weist die Logik auf, die zum Verbinden der Legacy-Vorrichtungen mit dem Rest des Computersystems durch den ISA Bus erforderlich ist. Zusätzlich zu der I/O Funktion kann die Porterweiterungsschaltung zusätzliche Logikfunktionen aufweisen, wie im folgenden beschrieben.
In 3 ist die South Bridge deutlicher dargestellt. Insbesondere weist die South Bridge eine Anzahl von Logikblöcken auf, um das Verbinden mit den häufigst verwendeten Legacy-I/O-Vorrichtungen zu unterstützen. In einem bevorzugten Ausführungsbeispiel kann die South Bridge beispielsweise einen oder mehrere universale asynchrone Senderempfänger (UART) Blöcke 109 aufweisen, welche bei dem dargestellten Ausführungsbeispiel sind: ein 16550 UAT, ein Infrarot(IR)-Interfaceblock 311, der den Infrared Data Association (IrDA) Standard und den Fast IR Standard unterstützt, ein Programmable Interval Timer (PIT) 312, der mit dem PC-Lautsprecher auf der Porterweiterungsschaltungsseiteverbunden ist, ein Parallelintertacecontroller 313 für das IEEE 1248 Parallelport, eine Interfacelogik 315 für die Tastatur und die Maus, eine Interfacelogik 317 für das Gameport, eine Interfacelogik 318 für ein MIDI-Port und ein Geral-I/O 319, das im folgenden beschrieben wird. Ein Diskettencontroller 321 ist ebenfalls vorgesehen. Bei einigen Ausführungsbeispielen kann der Diskettencontroller einige Eingangs/Ausgangspins an der South Bridge aufweisen und bei anderen Ausführungsbeispielen sind sämtliche Eingangs/Ausgangspins an der Porterweiterungsschaltung. Wenn der Datenseparator sich an der Porterweiterungsschaltung befindet, können sämtliche Pins auf die Porterweiterungsschaltung reflektiert werden und der I/O 322 von der South Bridge wird unnötig.
Die Logikblöcke zum logischen Verbinden der Legacy-Vorrichtungen sind mit dem ISA-Bus 307 verbunden, der in der South Bridge vorgesehen ist. Bei einem bevorzugten Ausführungsbeispiel ist der ISA Bus in dem South Bridge Chip vorgesehen und die Legacy-Vorrichtungen sind Vorrichtungen, welche eine Verbindung mit dem ISA Erweiterungsbus (Eingangs/Ausgangsbus) über die Interfacelogik in der South Bridge haben. Der ISA Bus 307 ist über die ISA Brücke 325 mit dem Gen Bus 327 verbunden, der im dargestellten Ausführungsbeispiel ein vereinfachter PCI-Bus ist. Der Gen Bus 327 ist über den Interfaceblock 329 mit dem PCI Bus 125 verbunden. Die South Bridge weist ferner Nebenbandsignafe 329 auf, die mit der North Bridge verbunden sind. Derartige Nebenbandsignale schaffen Legacy-Signale wie Interrupts, die nicht über den PCI Bus gehandhabt werden können.
Jeder der Funktionsblöcke 307–321 schafft die zum Verbinden von Signalen vom ISA Bus 307 mit jeder der Vorrichtungen, die mit der Porterweiterungsschaltung verbunden sind, erforderliche Logik. Beispielsweise kann der Block 309, der ein 16550 UART ist, mit einer seriellen Kommunikationsvorrichtung wie einem Modem verbunden sein. Der Block 313 kann mit einem Drucker oder einer anderen Vorrichtung am parallelen Port verbunden sein. Der Diskettensteuerblock 321 ist mit einem Diskettenlaufwerk verbunden und das Gameport kann mit zwei Joysticks gekoppelt sein. Der Tastatur- und Maussteuerblock 315 kann mit einer Tastatur und/oder einer Maus gekoppelt sein. Die Funktion der Steuerblöcke 307–321 in der South Bridge zum Verbinden mit den Legacy-Vorrichtungen ist bekannt und die detaillierte Funktionsweise dieser Logik wird nicht weiter beschrieben, es sei denn, dies ist für ein besseres Verständnis der beanspruchten Erfindung erforderlich. All diese Blöcke erfordern I/O Verbinder, um Signale an die verschiedenen Legacy-Vorrichtungen, mit denen sie verbunden sind, und von diesen zu lie fern und eine für die Verbindung zum ISA Bus erforderliche Logik zu schaffen.
Die I/O Fähigkeit für alle Legacy-Vorrichtungen zu schaffen sowie die Busverbindung und andere Funktionen an der South Bridge zu realisieren, würde eine IC mit mehr I/O Fähigkeit erfordern und könnte daher kostenintensiver sein. Es ist bevorzugt, eine IC aufzubauen, die kostengünstiger in quadratischen flachen Packungen gepackt werden kann und dabei teurerer Pakkungen vermieden werden können, wie Ball-Grid-Arrays, die eine höhere Pindichte erlauben, jedoch auch kostenintensiver in der Herstellung sind. In vielen Fällen kann die Verringerung der Pinzahl erheblich zur Verringerung der Packungskosten des Produkts beitragen.
Das Trennen der I/O Funktion von der Logikfunktion bietet weitere Vorteile. Mit der Verringerung der Prozessgeometrien für schnellere und dichter integrierte Schaltungen, beispielsweise Kanallängen von 0,35 Mikrometer und darunter, sinkt die Speisespannung beispielsweise auf 3,3 Volt oder weniger, was zu Problemen beim Treiben der verschiedenen Vorrichtungen an den Super-I/O-Interfacepins führen kann, was für die Legacy-Vorrichtungen typisch ist. Da für die South Bridge IC eine hohe Geschwindigkeit erwünscht ist, ist es vorzuziehen, dien Chip mit den kleineren Prozessgeometrien zu bauen, um einen schnelleren und dichteren Chip zu schaffen. Der Porterweiterungsschaltungschip kann mit langsamen Verfahren gebaut werden, bei denen beispielsweise die Transistoren Kanallängen von 0,5 Mikrometer oder mehr haben. Dies ermöglicht das Aufbauen der Porterweiterungsschaltung mit älteren und weniger teuren Prozesstechnologien und ermöglicht es der Porterweiterungsschaltung leicht eine Verbindung mit den 5 Volt Interfaces der Legacy-Vorrichtungen herzustellen. Gleichzeitig kann die geschwindigkeitsempfindlichere South Bridge mit der modernsten Prozesstechnologie aufgebaut werden, wobei Kanallängen der Transistoren der internen Logik von beispielsweise 0,35 Mikrometer möglich sind, ohne das Problem der Verbindung mit sehr vielen 5 Volt Interfaces.
Die Porterweiterungsschaltung 205 schafft daher die I/O Anschlüsse für den Logikblock 309–321 zum Koppeln der Pins der Logikblöcke 309–321 mit dem Vorrichtungen. Dies bringt das Senden der Ausgangssignale von der South Bridge zur Porterweiterungsschaltung mit einer Rate mit sich, die schneller < als die Änderungsrate der gesendeten Rate ist. Die Eingangssignale der Verbinder der Porterweiterungsschaltung müssen ferner an die Logikinterfaces in der South Bridge für die jeweilige Vorrichtung, beispielsweise ein Modem, mit einer Rate gesendet werden, die schneller als die Änderungsrate der Signale von der jeweiligen Vorrichtung ist.
Jeder der Blöcke 309–321 in der South Bridge ist mit einer Interfacelogik 323 gekoppelt, die auch als Porterweiterungsbushost bezeichnet wird. Das Porterweiterungsbushostinterface 323 ist ferner mit dem Gen Bus 327 verbunden, so daß die CPU bestimmte Register im Hostinterface lesen und in diese schreiben kann, wie im folgenden beschrieben. Das Hostinterface 323 kann mit dem ISA Bus 307 anstelle des Gen Bus 327 gekoppelt sein.
Der Bus 207, der im folgenden als der Porterweiterungsbus bezeichnet wird, verbindet die Hostinterfacelogik 323 mit der Porterweiterungslogik 205. der Porterweiterungsbus 207 dient zur Übertragung der Zustände der Ausgangssignale von den Funktionsblöcken 309–321 zu den Ausgangspins der Porterweiterungsschaltung an die jeweiligen Blöcke in der South Bridge.
Die Porterweiterungsschaltung 205 ist im Blockdiagramm der 4 dargestellt. Das Porterweiterungszielinterface 403 schafft das Interface zum Porterweiterungsbus 207. Das Interface 403 liefert Signale von der South Bridge IC an die Ausgangspins für die seriellen Ports 405, den PC-Lautsprecher 407, den Parallelport 409, die Tastatur und die Maus 411, den Gameport 413, den MIDI-Port 415, das Diskettenlaufwerk 417, den IR Port 419 und den General I/O 419. Der Steuerblock 421 bietet die Steuerfunktion für das Interface 403. Beispielsweise schafft der Steuerblock 321 ferner eine Energieverwaltungsfunktion, die im folgenden erörtert wird. Ferner decodiert der Steuerblock Befehle, die von der South Bridge gesendet wurden, und hält Statusinformationen, die an die South Bridge wie im folgenden erörtert geliefert werden können. Der Taktsynthetisierer 421 liefert mehrere Takte, die vom PC System gefordert werden. Der Taktsynthetiserer wird ebenfalls im folgenden erörtert.
Damit die Porterweiterungsschaltung 205 die I/O Funktion für die South Bridge IC liefern kann, müssen die Ausgangssignale der Interfacelogikblöcke in der South Bridge IC auf die Ausgangspins der Porterweiterungsschaltung reflektiert werden. Daher müssen die Ausgangssignale in der South Bridge abgetastet werden und an die Ausgangspins der Porterweiterungsschaltung mit einer Rate geliefert werden, die schneller als die Veränderung der Ausgangssignale ist. Darüber hinaus müssen die Eingangssignale an den Eingangspins der Porterweiterungsschaltung abgetastet werden und den Interfacelogikblöcken in der South Bridge IC mit einer Rate zugeführt werden, die schneller als die Veränderung der Eingangssignale ist. Bei einem exemplarischen Ausführungsbeispiel liefert ein protokollfreier Bus mit sechs Leitungen, der mit 50 MHz arbeitet, die erforderliche Bandbreite, um es der Porterweiterungsschaltung zu ermöglichen, I/O für die verschiedenen Interfacelogikblöcke in der South Bridge zu liefern. Die Verwendung eines derartigen Ansatzes kann die Zahl der South Bridge Pins um ungefähr 70 oder mehr Pins reduzieren. Derartige Einsparungen bei der Pinzahl führen generell zu einem weniger kostspieligen Chip.
Der Bus liegt in mehreren bevorzugten Ausführungsbeispielen vor. Bei einem ersten Ausführungsbeispiel, das zum Vorsehen der Pinreflexionsfähigkeit für langsamere Vorrichtungen dient, ist der Bus ein grundlegender serieller Vier-Pin-Bus nach 5. ein zweites Ausführungsbeispiel des Busses ist für die Unterstützung schnellerer Ports vorgesehen, beispielsweise um die nötige Bandbreite für den schnelleren Parallelport zu liefern. Unter einigen Umständen ist nur das erste Ausführungsbeispiel erforderlich, wenn beispielsweise der Parallelport nicht verwendet wird oder mit der South Bridge anstelle der Porterweiterungsschaltung verbunden ist, oder wenn die Geschwindigkeit des Porterweiterungsbusses erheblich erhöht ist.
Nach 5 weist das erste Ausführungsbeispiel des Busses einen Blocksynchronisierer 501 und einen synchronen Datentakt 507 und eine Data In Leitung 505 (Daten von der Porterweiterungsschaltung zur South Bridge) und eine Data Out Leitung 507 (von der South Bridge zur Porterweiterungsschaltung) auf. Bei dem exemplarischen Ausführungsbeispiel ist die nominelle Taktrate 50 MHz und ein Block enthält 96 Bits. Andere Blocklängen und Taktraten sind selbstverständlich möglich.
Wie in 6 dargestellt wird der Anfang jedes Blocks durch das Feststellen des Blocksync-Signals bestimmt. Das Blocksync-Signal ist vorzugsweise ein 50% Taktzyklussignal, um das Zählen der Blockbits zu vereinfachen. Andere Taktzyklen sind selbstverständlich möglich. Ein Block besteht aus 96 Taktperioden. Wie in 7 dargestellt, wird ein Datenbit zu jeder Taktperiode während jedes Blocks auf den Data In und Data Out Leitungen geliefert. Die Datenbits werden relativ zur Anstiegsflanke des Bittakts im dargestellten Ausführungsbeispiel geliefert. Bei einem Block von 96 Bits beträgt die Blockrate nominell 500 kHz. Jedes Bit in jedem Block, das ein I/O Bit repräsentiert, wird abgetastet und von/zu dem geeigneten I/O Pin der Porterweiterungsschaltung ungefähr alle 2 Mikrosekunden geliefert. Diese Geschwindigkeit ist ausreichend hoch, um die meisten Legacy-Vorrichtungen zu unterstützen, die von der Porterweiterungsschaltung unterstützt werden.
Um sicherzustellen, daß die Interfaces mit den Legacy-Vorrichtungen korrekt arbeiten, d. h. die I/O Signale adäquat reflektiert werden, ist der Bus in einem bevorzugten Ausführungsbeispiel dahingehend "protokollfrei", daß keine Aktivierungssequenzen oder komplexe Zustandsmaschinen erforderlich sind. Der Bus ist einfach eine 96-Bit Zeitschlitzstruktur, bei der jede Bitzeit einer spezifischen Funktion zugeordnet ist. Die 8a und 8b zeigen die Nicht-Parallelport-Bitzeitschlitzzuweisungen zu und von der Porterweiterungsschaltung. Alle Bits in den 8a und 8b sind in Bezug zur Vorderflanke des Blocksync-Signals numeriert. Neben der "Protokollfreiheit" übertragt der Bus kontinuierlich Blöcke zwischen der Porterweiterungsschaltung und der South Bridge. Die Blöcke sind dahingehend zusammenhängend, daß kein Zeitraum zwischen jedem Block liegt, d. h. der Start des Bits 0 ist eine Taktperiode vom Start des Bits 95 entfernt. Andere Ausführungsbeispiele können jedoch Zeiträume zwischen Blöcken vorsehen, solange der Porterweiterungsbus im wesentlichen kontinuierlich läuft, um die Geschwindigkeitsanforderungen des Pinreflexionsansatzes ausreichend zu erfüllen. Die I/O Pinwerte werden alle 2 Mikrosekunden übertragen, egal ob sie sich verändert haben oder nicht. Der Bus arbeitet jedoch nicht, während die Porterweiterungsschaltung und die South Bridge im Energiesparmodus sind, um Energieverbrauch zu reduzieren.
In den 8a und 8b sieht der Block (Link Command/Status) das Übertragen von Befehlen an die Porterweiterungsschaltung und das Empfangen von Statusangaben von der Porterweiterungsschaltung vor. Befehle werden von der South Bridge an die Porterweiterungsschaltung über die ersten neun Bits des Blocks übertragen. Das Bit 0 ist ein Flag, das im gesetzten Zustand angibt, daß das Befehlsfeld gültig ist und daher ein neuer Befehl übertragen wird. Die Bits (1 : 8) enthalten das Befehlsbyte – somit gibt es 256 mögliche Befehle. Die einzelnen Befehle können beispielsweise Anforderungen an die Porterweiterungsschaltung für eine gewisse Aktion sein (beispielsweise das Eintreten in einen Energieverwaltungszustand) oder eine Anforderung zum Lesen eines Registers in der Porterweiterungsschaltung.
Befehle werden nur einmal gesandt. Das Gültig-Bit (Bit 0) ist nur für einen einzigen Block aktiv. Befehle werden während des nächsten Blocks nach einem CPU-Schreibvorgang in das Link Command Register 901 der Porterweiterungsschaltung geliefert, das sich in dem Hostinterface in der South Bridge befindet, wie in 9a dargestellt. Ein Puffern von Befehlen ist nicht vor gesehen. Ein Befehlspuffer-Leer-Zustand 903 ist in der South Bridge geliefert, welcher angibt, daß ein neuer Befehl gesendet werden kann.
Wenn das Gültig-Bit (Bit 0) inaktiv ist, können die Verbindungsbefehlsbits 0– 7 zum Übertragen von Informationen wie statischer Befehlsinformationen verwendet werden. Derartige statische Befehlsinformationen können ein "Keep Alive" Feld aufweisen, das die Porterweiterungsschaltung darüber informiert, daß die South Bridge noch vorhanden ist.
In dem Empfangsblock, der von der Porterweiterungsschaltung empfangen wird, sind die Bits, welche den Verbindungsbefehlsbits im Übertragungsblock entsprechen, die Verbindungsstatusbits (1 : 8). Das Statusfeld hat zwei Modi. Zuerst liefert das Statusfeld statische Statusinformationen, d. h. die acht Bits reflektieren den gegenwärtigen Status der Porterweiterungsschaltung. Das statische Statusfeld kann Informationen wie den Modus des Parallelports, den Modus, in dem andere Ports arbeiten, den Energiemodus der Porterweiterungsschaltung und jegliche verfügbare diagnostische Information enthalten. Zweitens kann das Statusfeld zum Rückführen von Lesedaten verwendet werden, die durch einen spezifischen Befehl von der South Bridge angefordert wurden, d. h. einen diese spezifischen Daten, beispielsweise den Inhalt eines Registers, anfordernden Befehl, der von der South Bridge im Verbindungsbefehlsfeld gesendet wurde. Das Reaktion/Statusbit (Bit 0) gibt an, in welchem Modus das Verbindungsstatusfeld während dieses Block arbeitet.
Wenn das Reaktions/Status-Bit aktiv ist, enthält das Datenfeld (Bits 1 : 8) die Reaktion auf eine im unmittelbar vorhergehenden Block empfangene Anforderung. Reaktionen werden nur für eine einzelne Blockzeit gesendet. Wie in 9b dargestellt befindet sich in der South Bridge nur ein einziger Bytepuffer 907 (das Reaktionsregister der Porterweiterungsschaltung) für empfangene Reaktionen. Benutzersoftware sollte keine weiteren Reaktionsanforderungen stellen, bis sie die Daten aus dem Porterweiterungsschaltungsreaktionsregister gelesen hat. Ein Status-Gültig-Bit 909 wird geliefert, das die Verfügbarkeit gültiger Daten in dem Porterweiterungsschaltungsreaktionsregister für die CPU angibt. Das Bit wird gelöscht, wenn das Porterweiterungsschaltungsreaktionsregister gelesen wird. Statische Statusinformationen werden während sämtlicher Blöcke übertragen, wenn das Reaktions-/Statusbit nicht aktiv ist.
Mit Ausnahme des Verbindungsbefehl/Statusfeld, der Printerportdatenfelder, der Gameport-X- und -Y-Komparatoren und reservierter Bits sind sämtliche Bitpositionen im Block "reflektierte Pins". Der Status eines Signals auf der Sendeseite der Verbindung wird auf ein Signal auf der anderen Seite reflektiert. Der Status jedes Bits wird zu jeder Blockzeit (nominell alle 2 Mikrosekunden aktualisiert. Auf diese Weise können die Zustände von sich relativ langsam ändernden Signalen über einen seriellen Zeitteilungsbus übertragen und auf der anderen Seite wiederhergestellt werden. Der Status der Eingangspins an der Porterweiterungsschaltung wird der South Bridge über den Data In Pin zugeführt. Der Status der Ausgangspins der Porterweiterungsschaltung wird von der South Bridge über den Data Out Pin gesendet.
Die 9a und 9b zeigen das Porterweiterungsbushostinterface 323 in der South Bridge im Detail. Die an den Ausgängen der Logikintertaceblöcke 309–321 befindlichen verschiedenen Bits werden dem Multiplexer-Logikblock 910 zugeführt. Das korrekte Bit wird zur Ausgabe auf die Data Out Leitung 503 zum richtigen Zeitschlitz basierend auf dem Wert im Zähler 912 gewählt. Decodierungen des Zählerwerts dienen in der Decodierlogik 914 zum Wählen des geeigneten Bits zum Ausgeben im jeweiligen Zeitschlitz. In einem Ausführungsbeispiel kann das Ausgangsregister 916 als serielles Schieberegister ausgebildet sein, das alle 8 Bittakte mit neuen auszuschiebenden Daten geladen wird.
9b zeigt weitere Details auf der Empfangsseite des Hostintertace 323. Data In wird auf der Data In Leitung 505 von der Porterweiterungsschaltung empfangen und in dem Eingangsregister 920 abgelegt. Bei einigen Imple mentierungen kann das Register 920 ein einzelnes Bit sein, und in anderen Implementierungen kann es ein serielles Schieberegister sein, das beispielsweise ein Datenbyte puffert, bevor die Daten dem geeigneten Logikinterface zugeführt werden. Die Decodierlogik 922, welche die Eingangsdaten durch die Logik 924 zu den geeigneten Ports leitet, beispielsweise das Port 315-318, kann eine erhebliche Überlappung mit der Decodierlogik 914 in 9a haben. Wenn ein Bit empfangen wird, wird es dem geeigneten Interface zugeführt und in das Eingangsport dieses Interface getaktet. Diese Funktion kann durch Freigeben eines Takts für diesen Eingangshaltespeicher geschehen, wenn der Zeitschlitz für dieses Bit empfangen wurde.
10 zeigt weitere Details der Porterweiterungsschaltung. Daten werden auf der Data In Leitung 503 von der South Bridge empfangen. Sie werden in einem Datenregister 1001 empfangen und an das korrekte I/O Port 405 bis 419 basierend auf dem Zählerwert im Zähler 1003 und der Decodierlogik 1007 und der Logik 1011 geliefert. Die Logik 1011 kann ein Taktsignal an das korrekte Ausgangsport zur geeigneten Bitzeit liefern. Die Steuerlogik 421 weist die Befehlsdecodierlogik 1005 zum Decodieren von Befehlen auf, die von der South Bridge sowie dem Statusregister 1009 gesendet wurden. Von den I/O Ports empfangene Datenbits werden den korrekten Bitzeiten in jedem Block durch die Multiplexierlogik 1013 zugewiesen und dem Data Out Register 1015 zur geeigneten Bitzeit zugeliefert.
Ein Beispiel für die erfindungsgemäße Pinreflexion ist im folgenden angegeben. Der PC-Lautsprecher ist mit dem Zähler-Zeitgeberblock 312 in der South Bridge verbunden und die Frequenz des Lautsprechers ist durch die Frequenz des digitalen Signalausgangs des Zähler-Zeitgeberblocks 312 bestimmt, bei dem es sich um einen zu den Modellen 8253 oder 8254-2 äquivalenten Zeitgeber/Zähler handelt. Zu Beginn der Bitzeit 82 jedes Blocks wird der Zustand des Zähler/Zeitgeber-PC-Lautsprecherausgangs abgetastet. Die Bitposition 82 in dem an die Porterweiterungsschaltung übertragenen Block wird zum Reflektieren des abgetasteten Zustands aktualisiert. Am Porterweiterungsschaltungsende wird der Zustand des Data Out Pin während der Bitzeit 82 zwischengespeichert. Der PC-Lautsprecherpin an der Porterweiterungsschaltung reflektiert stets den zwischengespeicherten Wert. Der PC-Lautsprecherpin reflektiert stets den Zustand des Zähler-Zeitgeberausgangs, mit einer Verzögerung von bis zu 2 Mikrosekunden.
Funktionen in einem PC-System, die Pinreflexion verwenden, umfassen, und sind durch den beschriebenen 4 Pin Bus unterstützt, den PC-Lautsprecher, den MIDI Port, die Tastatur, die Maus, Seriellports und den General I/O. der Parallelport und der Gameport sowie der Diskettenport verwenden die Pinreflexion nicht für sämtliche Funktionen.
Der in 8a dargestellte Sendeblock weist Bits 32 : 42 für das Diskettenlaufwerk auf. Der Seriellport 0 und der Seriellport 1 sind in den Bits 48 : 50 und 53 : 55 vorgesehen. Die Bits 54 bis 57 können ebenfalls für einen Infrarotport, wie den Infrared Data Association (IrDA) Port, verwendet werden. Die Bits 65 : 68 werden für den Gameport verwendet. Das Bit 82 bietet den PC-Lautsprecherausgang. Das Bit 83 ist ein MIDI-Übertragungsbit (TX). Die Bits 84 : 95 sind benutzerdefinierte Bits. Die verbleibenden Bits sind für späteren Gebrauch vorgesehen.
Der Empfangsblock ist in 8b dargestellt und weist die Bits 32 : 35 als Eingänge vom Diskettenlaufwerk auf. Die Bits 48 : 57 sind Seriellport- 0 und Seriellportbits 1. Die Bits 54 : 57 können für ein IrDA Port oder eine Maus verwendet werden, wie angegeben. Die Bits 65 : 72 werden für Gameporteingänge verwendet. Das Bit 83 ist ein MIDI-Empfangsbit (RX). Wie gezeigt sind die Bits 84–95 Beispiele für generelle I/O Bits. Beispielsweise können das Bit 84, Vol+, das Bit 85, Vol–, und das Bit 86, stumm, zum Steuern von Lautsprechern verwendet werden, die in einem Gerät vorhanden isnd. Das Bit 87 kann als Tastensperranzeige verwendet werden, die den Zustand der Sperre an der Vorderseite des Computers anzeigt. Das Turbobit kann angeben, ob der PC im Turbomodus ist. Das Setup-Disable kann angeben, daß der Benutzer des PC nicht in einen Setup-Mode eintreten kann. CLR CMOS dient dems Löchen des Batterie-Backupspeichers, der die Basissystemkonfiguration enthält, beispielsweise welche Laufwerke installiert sind und wieviel Speicher verfügbar ist. Die Bits 91–94 können zum Anzeigen des Status von Dipschaltern der Platte verwendet werden. Das Bit 95 ist ein generelles I/O Bit. Die verbleibenden Bits im Block sind für zukünftige Verwendung reserviert.
Zwar reicht die 500 KHz Aktualisierungsrate für die beschriebenen Signale aus, jedoch ist dies Rate möglicherweise für bestimmte Vorrichtungen nicht schnell genug. Beispielsweise ist der PC-Parallelport in der Lage, bis zu 2M-Bytes pro Sekunde zu übertragen. Als Ergebnis dieser Datenrate ist es nicht praktisch, den Zustand der Druckerportpins über den im ersten Ausführungsbeispiel beschriebenen Seriellbus zu reflektieren. Daher wird ein zweites Ausführungsbeispiel vorgesehen.
In 11 wird die Gruppe der vier Pins des ersten Ausführungsbeispiels durch ein zweites Paar von Datenpins 1101 und 1103, Parallel Data In und Parallel Data Out ergänzt, die dem Parallelport gewidmet sind. Zusätzliche gewidmete Pins können für andere schnelle Vorrichtungen verwendet werden, die nicht durch das erste Ausführungsbeispiel des Porterweiterungsbusses unterstützt werden können. Die statischen Pins werden auf normale Weise über Parallel Data In und Parallel Data Out reflektiert, während die Datenpins und erforderliche Zeitsteuerungsabtastsignale in der Porterweiterungsschaltung erzeugt werden. Die gewidmeten Datenpins unterstützen die verschiedenen Parallelportmodi, die in der durch Bezugnahme zu einem Teil des Gegenstands der vorliegenden Anmeldung gemachten IEEE 1284 Spezifikation ("IEEE Standard Signaling Method for a Bidriectional Parallel Peripheral Interface for Personal Computers") definiert sind. Die IEEE 1284 Parallelportspeziflkation hebt eine Anzahl von separaten Betriebsmodi hervor, einschließlich (1) Standard, (2) PS2, (3) Enhanced (EPP) und (4) Exten ded Capabilities (ECP). Das Verbindungsbefehlsfeld (Bits 0 : 8) dient der Spezifizierung des Betriebsmodus des Parallelports.
Diese Modi stellen kurz gesagt die folgenden Fähigkeiten bereit. Im Standardmodus liegt die Nur-Schreib-Fähigkeit vor. Das heißt, der Parallelport kann nur zum Schreiben in eine externe Vorrichtung verwendet werden, normalerweise ein Drucker. Die Schreiboperation wird vollständig von CPU I/O Schreib- und Lesevorgängen von Befehls- und Statusbits gesteuert. Im typischen Standardmoduszyklus schreibt die CPU Daten in das Parallelportdatenregister in der South Bridge. Die CPU schreibt das Steuerregister in das South Bridge, wobei das Bit (0) zum Aktivieren des Strobe-Pins (StB) gesetzt wird. Als Reaktion darauf aktiviert der Drucker den Belegt-Pin und sobald die Daten durch den Drucker verarbeitet wurden und der Drucker zum Empfang des nächsten Datenbytes bereit ist, aktiviert der Drucker den Bestätigungspin (ACK). Wenn ACK aktiv wird, erzeugt dies ein Interrupt (IRQ) an die CPU. Wenn mehr Daten gesendet werden sollen, widerholt die CPU den Zyklus durch Schreiben von Daten in das Parallelportdatenregister. Die CPU kann auch die Steuerbits AutoFeed (AFD/), Druckerinitialisierung (I-NIT/ (der Schrägstrich gibt ein aktives niederpegeliges Signal an) und Eingangswahl (SLIN) setzen oder löschen. Das Steuerbit AFD/ bestimmt wie der Drucker auf einen Wagenrücklauf reagieren soll. Das Steuerbit INIT/ bewirkt das Initialisieren des Druckers. Das SLIN Bit bewirkt den On- oder Off-Line-Betrieb für Drucker, bei denen dies möglich ist. Weitere Details der Standardmodusoperation finden sich in der vorgenannten IEEE 1284 Spezifikation.
Das Umlegen eines Eingangspins bewirkt, daß der Portexpansionsbuszeitschlitz wenigstens eine Zustandsänderung sendet. Wenn ein Eingangspin von 1-0-1 kippt und die 0 sich wieder zu einer 1 ändert, bevor die 0 in den Porterweiterungsbus plaziert wird, muß der diesem Eingangspin des Porterweiterungsbusses zugewiesene Zeitschlitz wenigstens eine Zustandsänderung reflektieren. Bei einem Kippen von 0-1-0 muß der Porterweiterungs buszeitschlitz für dieses Bit eine 1 im nächsten Block nach dem Kippen übertragen und eine 0 im nachfolgenden Block. Anders ausgedrückt: jede Veränderung der Eingangspins muß zwischengespeichert werden und der Eingangspin kann nicht wieder verändert werden, bis gelesen wird. Die CPU kann ferner den Status von Fehler, Papier Leer (PE), Belegt/, ACK/, Wählen (SLCT) lesen. Das Aktivieren von ACK/– und Belegt-Impulsen bewirkt, daß der Porterweiterungsbuszeitschlitz wenigstens eine Zustandsänderung sendet.
Der PS2 Modus schafft eine Leseverbesserung gegenüber dem Standardmodus, so daß er eine Lese-/Schreibversion des Standardmodus. Die Schreiboperation ist gleich der dem Standardmodus ausgenommen der Tatsache, daß die CPU das Richtungsbit setzt, welches den PDIR Pin treibt, wodurch die Transferrichtung angegeben wird. Die Leseoperation ist gleich der Schreiboperation, mit der Ausnahme, daß das Strobe-Signal ein Dreizustandssignal ist und Belegt nicht verwendet wird. Daten werden bei der Rückflanke von ACK/ zwischengespeichert.
Die 12a und 12b zeigen die Bitzuweisungen für Daten, die über die beiden gewidmeten Datenleitungen für Standard- und PS2-Modusoperation für den Parallelport übertragen werden. Die Bits sind in Bezug auf die Vorderflanke des Blocksynchronisierungssignals nummeriert. Anders als die Zuweisungen für die anderen Ports, die durch Data In und Data Out gesteuert werden, wird das über Parallel Data In und Parallel Data Out Leitungen gesendete Feld sechs mal in jedem Block wiederholt. Der Inhalt jedes Datenfelds ist gleich und wird für das Feld 0 beschrieben. Das Datenfeld umfasst ein gültiges Bit, das angibt, daß die Daten im Feld gültig sind (Bit 0), 8 Datenbits (Bits 2 : 9) zum Übertragen an den Druckerport, ein STB/, PDIR, I-NIT/, AFD/, SLIN (Bits 10 : 14) und mehrere reservierte Bits. Die Verwendung mehrerer Zeitschlitze für die selbe Funktion, d. h. das Wiederholen des Datenfelds sechs mal pro Block, verringert die Latenz von über den Porterweiterungsbus übertragenen Daten. Ähnlich weist der von der Porterweite rungsschaltung empfangene Parallelportblock sechs Datenfelder auf, die Daten enthalten, welche am Parallelport von der Porterweiterungsschaltung empfangen werden. Jedes Datenfeld weist ein gültiges Bit, das angibt, daß Daten in dem Feld gültig sind, 8 Datenbits (2 : 9), die vom Druckerport her empfangen werden, ein Belegt, ein ACK/, PE, SLCT, ERR/ (Bits 10 : 14) und mehren reservierte Bits auf.
Der Extended Capabilities Port (ECP)Modus bewirkt vollständig automatische Lese- und Schreibzyklen. Er ist FIFO basiert und verwendet DMA. Die FIFO befinden sich in der South Bridge. Es gibt eine Lauflängencodierungskompressionsoption. Die Leseerweiterung erfolgt in der Hardware und die Schreibkompression erfolgt in Software.
Im ECP Modus arbeitet ein typischer Schreibvorgang für Befehle oder Daten an einen Drucker wie folgt. Die CPU schreibt Daten in das Datenregister in der South Bridge. Es sei darauf hingewiesen, daß die Daten eine Adresse sein können. Alternativ kann die CPU in das FIFO in der South Bridge schreiben oder es kann DMA verwendet werden. Die Portlogik in der Porterweiterungsschaltung erzeugt Strobe/(Impuls) automatisch, wenn ein Schreiben erfolgt, anstatt die CPU aufzufordern, in ein Steuerregister zu schreiben, wie im Standardmodus. Der Drucker antwortet mit Belegt. Die Rückflanke von Belegt ermöglicht, das Strobe/ inaktiv wird. Der AFD/ Pin, der als die Befehl/Daten-Angabe verwendet wird, wird gelöscht oder gemäß dem mit jedem Datenbyte gesendeten Markierungsbit gesetzt (das FIFO weist ein Markierungsbit pro Byte auf).
Der Richtungspin (statisch) ist durch Software gesteuert (ein Markierungsfeld ist in jedem Datenbyte zur Richtungsangabe vorgesehen).
Ein ECO Modus, Leseoperation, Nicht-Komprimiert umfasst die folgenden Schritte. Die CPU setzt das Richtungsbit, um einen Eingang anzugeben. Der Drucker sendet Daten, die in die Porterweiterungsschaltung bei der Rück flanke von ACK/ zwischengespeichert werden. Die Vorderflanke von ACK/ von der Peripherievorrichtung veranlasst die Porterweiterungsschaltungszustandsmaschine, AFD zu aktivieren. Die Rückflanke von ACK/ erlaubt das Deaktivieren von AFD durch die Porterweiterungsschaltung.
Daten werden der FIFO in der South Bridge über den Porterweiterungsbus gesendet. IRQ oder DMA wird durch die South Bridge erzeugt und das FIFO gelesen.
Im komprimierten Lesevorgang des ECP Modus erfolgt die RLE Erweiterung von Daten, die über den Parallelport empfangen werden, in der South Bridge. Das Belegt-Signal des Druckers gibt die Position des RLE Zahlbytes an. Ein RLE Markierungsbit wird mit dem Datenfeld an die South Bridge (über den Porterweiterungsbus) zurückgesendet, wobei angegeben wird, ob das Datenfeld eine RLE Zahl oder Daten enthält.
Die 13a und 13b zeigen die Bitzuweisungen für Daten, die über die beiden gewidmeten Datenleitungen für ECP Modusoperationen übertragen wurden. Die Bits sind in Bezug auf die Vorderflanke des Blocksynchronisationssignal numeriert. Wie bei den Zuweisungen für die Standard/PS2 Operationsmodi werden die Felder sechs mal für jeden Block wiederholt. Der Inhalt jedes Datenfelds ist gleich und wird für das Feld 0 beschrieben. Das Datenfeld weist ein Gültig-Bit auf, das angibt, daß Daten in dem Feld gültig sind (Bit 0), ein Daten CMD Bit (Bit 1), 8 Bits Daten/CMD (Bits 2 : 9) zum Übertragen an den Druckerport, INIT/, AFD/, SLIN (Bits 12 : 14) und mehrere reservierte Bits. Die Verwendung mehrerer Zeitschlitze für die selbe Funktion, d. h. das sechsmalige Wiederholen des Datenfelds pro Block, verringert die Latenz von Parallelportdaten, die über den Porterweiterungsbus übertragen werden. Ähnlich weist der von der Porterweiterungsschaltung empfangene Parallelportblock sechs Datenfelder auf, die Daten enthalten, welche auf dem Parallelport von der Porterweiterungsschaltung empfangen werden. Jedes Datenfeld weist ein Gültig-Bit auf, das angibt, daß Daten im Feld gültig sind, ein RLE Bit, das angibt, ob das Byte ein RLE Byte ist, 8 Bit Daten, die vom Druckerport empfangen wurden (Bits 2 : 9), PE, SLCT/, ERR/ (Bits 12 : 14) und mehrere reservierte Bits.
Der Enhanced Parallel Port (EPP) Modus schafft teilweise automatische Lese- und Schreibzyklen, d. h. die CPU führt einen Lese- oder Schreibvorgang aus und der Parallelportbus erstellt die Parallelportzeitsteuerung. Der CPU Zyklus wird durch IOCHRDY erweitert, während der Portzyklus abläuft. IOCHRDY ist ein Signal, das von einer Erweiterungsvorrichtung am ISA Bus verwendet werden kann, um Wartezustände in den Buszyklus einzufügen, bis die Vorrichtung bereit ist.
Der EPP Modus arbeitet allgemein wie folgt. Das ARD/ Signal liefert ein Datenstrobesignal, das angibt, daß Daten an den Datenpins anliegen. Das SLCTIN/ Signal liefert ein Adressenstrobesignal, das angibt, daß eine Adresse an den Datenpins anliegt.
Der Strobe/Pin liefert eine Schreibzyklusanzeige. Wenn der Pin high ist, gibt ein hoher Wert am Pin einen Lesevorgang an, während ein niedriger Wert einen Schreibvorgang angibt. Der BUSY Pin liefert ein Strobe vom Drucker, das angibt, daß die Daten des Druckers gültig sind.
Die EPP Modus Schreiboperation für eine Adresse ist folgendermaßen. Die CPU setzt die Richtung (in diesem Fall Schreiben), wodurch Strobe getrieben wird. Die CPU schreibt Daten in das Adressenportregister. Die Vorderflanke von IOW/ (I/O Schreibbefhl auf dem ISA Bus) treibt SLCTIN/ und IOCHRDY zurück zur CPU, was ebenso bis zur Vorderflanke des Belegt-Signals verzögert werden kann. Der SLCTIN/ Pin leifert das Adressstrobesignal, das angibt, daß Adresseninformationen an den Pins vorhanden sind. Der Drucker aktiviert Busy (Belegt). Die Porterweiterungsschaltungsparallelportsteuerlogik lässt SLCTIN/ in Reaktion auf Busy fallen. Der Porterweiterungsschal tungsparallelport lässt Strobe, Daten und IOCHRDY in Reaktion auf Busy fallen.
Eine EPP Schreiboperation für Daten ist gleich einer "Adressenoperation" mit der Ausnahme, daß die CPU in das Datenregister anstelle des Adressenregisters einschreibt. Der SLCTIN/Pin wird durch den ADF/Pin ersetzt, der den Datenstrobe liefert.
Eine EPP Leseoperation für eine Adresse umfasst das folgende. Der CPU Schreibvorgang gibt die Richtung (in diesem Fall Lesen) an, welche Strobe treibt. Die Peripherievorrichtung reagiert durch Treiben von Daten auf den Parallelport und das Aktivieren von Busy. Das Aktivieren von Busy bewirkt das Zwischenspeichern von Daten in die Porterweiterungsschaltung, das Deaktivieren von SLECTIN und das Deaktivieren von IOCHRDY. Das Deaktivieren von IOCHRDY ermöglicht es der CPU, den Lesezyklus zu beenden.
Die Parallelportlogik in der South Bridge enthält einen Zeitgeber, der einen 10 μs Fehler erzeugt, wenn die Peripherievorrichtung nicht reagiert (Busy-Signal).
Die EPP Leseoperation für Daten ist gleich der "Adressenoperation" mit der Ausnahme, daß die CPU aus dem Datenregister anstelle des Adressenregisters liest. Der AFD/Pin, der den Datenstrobe liefert, wird anstelle von SLCTIN/ aktiviert.
Es sei darauf hingewiesen, daß der EPP Modus dahingehend sehr verschieden von allen anderen Modi arbeitet, daß die Parallelportbitzeitschlitzzuweisungen nicht mit dem Blocksynchronisierungssignal ausgerichtet sind. Obwohl EPP Blöcke nicht mit dem Blocksynchronisierungssignal ausgerichtet sind, sind die Bitzeitschlitze mit dem Bittakt synchron. Bei einer EPP Modusschreiboperation beginnt ein EPP Block mit dem Empfangen eines Startbits. Der Bus (d. h. die gewidmeten Parallelport-Data-In- und -Data-Out-Leitungen) bleibt null, bis eine Eins empfangen wird, welche ein Startbit ist. Das erste nach dem Startbit empfangene Bit gibt an, ob der Parallelport Daten schreibt oder liest) Das nächste Bit gibt an, ob der Inhalt der Datenpins Adressen oder Daten (sind. Beis Schreiboperationen sind die nächsten 8 Bits die zu übertragenden Daten. Zu allen anderen Zeiten ist die Sendeseite des Bus inaktiv null (von der South Bridge zur Porterweiterungsschaltung). Nach dem Empfang des Startbits reflektiert die Empfangsseite den Zustand des Busy-Pins. Der Übergang von 1 nach 0 am Busy-Pin gibt das Ende des Schreibvorgangs an.
14b zeigt die Bitzuweisungen für eine EPP Modus Leseoperation. Ein EPP Lesezyklus beginnt mit dem Empfangen eines gültigen Startbits (von der South Bridge), gefolgt von dem Lese-Schreibbit (auf 1 gesetzt) und dem Adressen-Datenbit. Die Parallelportlogik im ECP erzeugt dann einen Leszyklus. In Empfangsrichtung ist der Bus inaktiv, bis die Lesedaten von der mit dem Bus verbundenen Peripherievorrichtung her empfangen werden. Bei Empfang der Daten sendet die Porterweiterungsschaltung diese an die South Bridge, indem sie zuert ein Startbit und danach die 8 Bits sendet.
Ein weiterer Port, der keine Pinreflexion für sämtliche Funktionen verwendet, ist der Gameport. Der Gameport hat vier reflektierte Pins, welche den Status von Joystikknöpfen (3 : 0) angeben, und vier Paare nicht-reflektierter Pins. Die vier nicht-reflektierten Paare dienen der Übertragung von Befehlen an die Porterweiterungsschaltung, um die vier Joystickpositionen X und Y zu lesen und die zugehörigen Fertigstellungsanzeigen zu empfangen.
Aufgrund der analogen Natur befinden sich die Gameportkomparatoren vorzugsweise in der Porterweiterungsschaltung. Benutzersoftware schreibt in das Game Control Register (ISA Legacy Adresse 201h) und fordert das Messen der Joystickpositionen durch die Komparatoren an. Die Anforderung wird an die Porterweiterungsschaltungen über die Bits 65 : 68 gesendet, wie in 8a dargestellt. Wenn die Vergleiche abgeschlossen sind, werden die entsprechenden Fertigstellungsbits gesetzt. Auf der Seite der South Bridge werden die Statusbits im CGame Control Register beim Übergang der jeweiligen Fertigstellungsbits (Bits 65 : 68) in dem von der Porterweiterungsschaltung empfangenen Block aktualisiert.
In 15 unterstützt der Gameport die Verbindung von bis zu zwei Joysticks 1501 und 1503 mit insgesamt vier Knöpfen. Der Status der Knöpfe wird über GAMIN Pins geliefert. Abgleichs-D/A-Wandler (DAC) sind vorgesehn, um die Offsetspannung für das Kalibrieren einzustellen. Jeder Joystick weist ein Potentiometer für jede der X und Y Richtungen und zwei Knöpfe auf. Software verwendet den Gameport, um die X und Y Position jedes der Joysticks und den Zustand jedes der Knöpfe zu bestimmen. Die vier GAMIN Pins 1505 werden intern durch einen 6 KOhm (nominell; + oder – 2 KOhm) Widerstand in der Porterweiterungsschaltung hochgezogen.
Traditionell verwendet Software die GAMIN Pins, um die Joystickpositionen zu bestimmen, indem (1) in den Gameport geschrieben wird – wobei die GAMIO Pins in den Hochimpedanzzustand versetzt werden – und (2) indem der Gameport kontinuierlich abgefragt wird und die Anzehl der Lesevorgänge verwendet wird, um zu bestimmen, wann jedes der GAMIO Bits kippt, um den Zeitpunkt für das Laden des externen Kondesators durch die X und Y Potentiometer im Joystik zu bestimmen.
16 zeigt ein Beispiel der Operation eines einzelnen Potentiometers 1601, das entweder die X oder die Y Position des Joysticks 1600 anzeigt. Die Logik 1610, welche in der Porterweiterungsschaltung liegt, weist eine Spannungsquelle 1605, einen Komparator 1607, ein Flipflop 1609 und ein Game Control Register 1611 auf.
Das externe Potentiometer 1601 im Joystick reicht normalerweise von 2,2 KOhm bis ungefähr 100 KOhm. Der externe Kondensator 1613 weist normalerweise 5600 Picofarad (pF) auf. Die Hochimpedanzzeit des Pins kann durch die folgende Formel berechnet werden: Zeit = –R C In(1 – Vth/Vcc));wobei Vth die Schwellenspannung von 2,5 Volt ist, Vcc die Pull-up-Spannung zum Potentiometer 1601 (5,0 oder 3,3 Volt) ist, R der Widerstand des Potentiometers ist, und C die Kapazitanz des Kondensators 1613 bezeichnet. Wenn Vcc 5 Volt beträgt, variiert die Zeit von ungefähr 8 bis 388 Mikrosekunden. Wenn Vcc 3,3 Volt beträgt, variiert die Zeit zwischen ungefähr 20 und 1000 Mikrosekunden.
17 zeigt ein Ladediagramm für den Betrieb der Schaltung von 16. die vier GAMIO Pins können in drei möglichen Zuständen vorliegen: Masse, Hochimpedanz und Übergang zu Masse. Die Zeit, welche die RC Schaltung benötigt, um auf 2,5 Volt zu laden, ist durch das Abtasten des Gameports bestimmt. Sobald die GAMIO Spannung 2,5 Volt übersteigt, sendet der Komparator 1607 eine Angabe an das GAMIO-Steuer-Flipflop 1609, welches den Transistor 1615 einschaltet, wodurch die RC Schaltung in den Massezustand zurückkehrt.
Ungeachtet des Grades der Integration scheint stets die Notwendigkeit einiger Kleberlogik auf der Platte zu bestehen. Darüber hinaus besteht die Notwendigkeit einer Anzahl von Allzweck-I/O-Pins, auf die zugegriffen und die über Software gesteuert werden können. Es ist vorteilhaft, eine Anzahl von I/O Pins vorzusehen, die mit programmierbarer Logik wie einer programmierbaren Logikarray (PLA) in der Porterweiterungsschaltung verbindbar ist. Diese Pins können "lokal" verwendet werden, um eine Logikfunktion auszuführen, die nicht mit der South Bridge verbunden ist (wie eine beliebige Logij auf der Platine), oder sie können in Verbindung mit den herkömmlicheren General I/O Funktionen der SIO Chips verwendet werden.
18 zeight ein Beispiel. Angenommen die Platine hat eine LED, die anzeigt, ob ein Schalter offen oder geschlossen ist, jedoch nur wenn sich der PC in einem bestimmten Betriebsmodus befindet. Dies ist eine einfache UND Funktion. Wenn der PC Zustand wahr ist (wie durch den Zwischenspeicher 1801) angegeben, und UND Schalter = wahr, dann gilt LED = EIN ansonsten LED = AUS. Ein Signal (der Schalter) ist ein Eingangsignal in die PLA über einen der General I/O Pins 1803 der Porterweiterungsschaltung. Der andere Eingang kommt vom Zwischenspeicher 1801, der durch Software eingestellt wird. Der Zwischenspeicher ist in der South Bridge und wird auf die Porterweiterungsschaltung über den Bus unter Verwendung eines der in den 8a als Bits 84 : 95 dargestellten Allzweck I/O Zeitschlitze reflektiert. Das Ergebnis der UND Operatiion wird an einem anderen der I/O Pins 1807 der Porterweiterungsschaltung ausgegeben.
Die PLA kann über SRAM, Flash EPROM oder Sicherungen programmiert werden. Bei den Ausführungsbeispielen mit SRAM und EPROM kann einer der Befehle im Verbindungsbefehlsfeld (Bits 1 : 8) verwendet werden, um anzugeben, daß die folgenden Daten im Block für den SRAM oder EPROM bestimmt sind. Die Daten umfassen zumindest eine Startadresse für die für den SRAM oder EPROM bestimmten Daten.
Andere Funktionen sind ebefalls vorteilhafterweise auf der Porterweiterungsschaltungs-IC vorgesehen. PC Platinen erfordern eine Anzahl von Taktsignalen. Diese werden üblicherweise von einem einzelnen Kristall unter Verwendung einer Taktsynthetisierer IC (beispielsweise Cypress CY2254) geliefert. Es ist aus den folgenden Gründen vorteilhaft, die Taktsynthesefunktion in die Porterweiterungsschaltung zu integrieren. Die Porterweiterungsschaltung befindet sich in einem Prozess, der für diese Art quaianaloger Funktion gut geeignet ist. Des weiteren wird eine bessere Kontrolle der Energieverwaltung durch Vorsehen der Taktsynthesefunktion im Chipset erreicht.
Die Porterweiterungsschaltung ist pad-limitiert (die Mindestgröße der IC, bestimmt durch die Anzahl der Pins um den Außenrand eines Quadrats, ist größer als die zum Aufnehmen der Chiplogik erforderliche Fläche). Das Hinzufügen der Funktuion verursacht geringe marginale Mehrkosten und die Integration verringert die Platinenchipzahl, Platinenraum und die Kosten.
Der Taktsynthetisierer ist über Nachrichten gesteuert, die über den Befehlskanal gesendet werden. Der Status wird über den Antwortkanal gesendet. Der Startzustand des Taktsynthetisierers wird über Optionswahlpins gewählt.
Andere Funktionen sind ebenfalls steuerbar. Sämtliche mit dem Diskettenlaufwerkcontroller verbundenen Pins können ferngesteuert werden. Die Lese- und die Schreibdatenpins können nur ferngesteuert werden, wenn die Datenseparationsfunktion in der Porterweiterungsschaltung angeordnet ist, ansonsten sind an der South Bridge separate gewidmete Pins erforderlich.
Die Energieverwaltung wird zu einem wichtigen Thema, da PC für einen Dauerbetrieb ausgelegt werden. Der PC nimmt Betriebsmodi an, die denen von Videorecordern ähnlich sind, bei denen die Energie stets eingeschaltet ist, jedoch ist der Videorecorder oft im "Standby-Betrieb". Die South Bridge und somit die Porterweiterungsschaltung spielen eine aktive Rolle in der Energieverwaltung. Zwei Arten der Energieverwaltungsfunktionen müssen abgedeckt werden.: 1) das Verbringen der internen Logik und der I/O Pins in einen von mehreren korrekten Zuständen, je nach Energiemodus des PC, und 2) Steuern des Betriebszustands des Rests des Systems. Der erste Fall ist einfach eine Frage der Übertragung des gewünschten Energiemodus an die Porterweiterungsschaltung über den Porterweiterungsbusbefehlskanal.
Der zweite Fall beinhaltet die Beziehung der verschiedenen I/O Funktionen (insbesondere der Allzweck I/O Pins) und der Funktionsblöcke in der South Bridge. Beispielsweise muß die Aktivität an den Steuerpins eines COM Ports, beispielsweise des Klingelanzeigepins, den PC aus dem Standby-Modus aufwecken. Es muß ein Weg für die Porterweiterungsschaltung vorgesehen sein, die South Bridge zum Starten der Bustakte (Bittakt und Blocksync) zu veranlassen. (Diese Takte werden angehalten, wenn der PC in den Standby-Modus übergeht, um den Energieverbrauch zu verringern.)
Wie in 19 gezeigt, werden, wenn der Bus angehalten wird, um den Energieverbrauch zu verringern, wie im Bereich 1901 dargestellt, sämtliche Leitungen des Porterweiterungsbusses high gehalten. Die Porterweiterungsschaltung kann veranlassen, daß der Bus wieder gestartet wird, indem sie den Daten In Pin 1903 nach low zieht ( Data In ist ein Ausgang von der Porterweiterungsschaltung zur South Bridge). Der Data In Pin sollte auf low gehalten werden, bis Blocksync nach low geht. Blocksync muß für wenigstens eine Bitzeit 1907 nach low gehen, bevor es nach high gehen kann (Start eines Blocks). Es sei darauf hingewiesen, daß das Protokoll für das Aufwachen in Bezug auf spezifische Polaritäten beschrieben wurde, jedoch auch andere Polaritäten je nach Wahl der Anzeige der Signalaktivierung möglich sind.
Der gewünschte Energiemodus kann einer von mehreren sein. Beispielsweise können fünf separate Energieverwaltungszustände sein. Der erste ist ein Ein-Zustand mit normalem Energiezustand. Der zweite Zustand ist ein Energie-Aus-Zustand. Ein dritter Zustand ist der Standby-Zustand, in dem die Aktivität an einem der Ports die Porterweiterungsschaltung wecken kann, die Takte jedoch gestoppt sind und sehr geringer Energieverbrauch herrscht. In einem vierten Zustand ist die Porterweiterungsschaltung in einem Standby-Modus, in dem Energie in gewissem Maß geliefert wird, jedoch nicht den Host durch Aktivität an Porterweiterungsschaltungsports wecken kann (die South Bridge). Die Porterweiterungsschaltung kann den Host nur wecken, wenn der Host die Porterweiterungsschaltung anweist, aufzuwachen. In einem fünften Zustand sind Teile der Porterweiterungsschaltung, beispielsweise bestimmte Ports; selektiv eingeschaltet.
Die Beschreibung der Erfindung ist illustrativ und dient nicht der Beschränkung des Rahmens der Erfindung nach den folgenden Ansprüchen. Beispielsweise wurde die Erfindung mit dem ISA Bus als Erweiterungsbus beschrieben. Bei anderen Ausführungsbeispielen kann der Erweiterungsbus verschieden sein. Beispielsweise kann mit fortschreitender Entwicklung der PC Architektin der PCI Bus der Eingangs/Ausgangsbus werden, der in den beschriebenen Ausführungsbeispielen gegenwärtig der ISA Bus ist, und die Legacy-Vorrichtungen können dijenigen sein, die heute mit dem PCI Bus verbunden sind. Bei einem derartigen Ausführungsbeispiel bildet die South Bridge ein Interface zwischen PCI Legacy-Vorrichtungen und dem PCI Bus. Andere Busse können ebenfalls als Eingang/Ausgangs- oder Erweiterungsbus verwendet werden, beispielsweise der MCA Bus. Variationen und Modifikationen der offenbarten Ausführungsbeispiele können basierend auf der Beschreibung vorgenommen werden ohne den Rahmen der Erfindung gemäß den nachfolgenden Ansprüchen zu verlassen.

Claims

Vorrichtung mit: – einer ersten IC-Schaltung (201) mit einer funktionalen Schaltung; – einer zweiten IC-Schaltung (205), die Eingangs- und Ausgangsanschlüsse (209) für die funktionale Schaltung bietet; und – einem Bus (207), der die erste und die zweite IC-Schaltung koppelt, wobei der Bus Daten im wesentlichen kontinuierlich zwischen der ersten und der zweiten IC-Schaltung überträgt, wobei die Daten Ausgangssignale von der funktionalen Schaltung, die an die Ausgangsanschlüsse der zweiten IC-Schaltung geliefert werden, und Eingangssignale für die funktionale Schaltung, die von den Eingangsanschlüssen der zweiten IC-Schaltung kommen, umfassen.
Vorrichtung nach Anspruch 1, bei der die Daten zwischen der ersten und der zweiten IC-Schaltung in Datenblöcken übertragen werden, wobei jeder Datenblock eine vorbestimmte Anzahl von Datenbits enthält, und wobei jeder Datenblock vorbestimmte Slots für die Zustände der Eingangs- und Ausgangssignale aufweist, um den Zustand der Eingangs- und Ausgangssignale kontinuierlich zu und von den Eingangs- und Ausgangspins der zweiten IC-Schaltung mit einer vorbestimmten Rate zu übertragen.
Vorrichtung nach Anspruch 1 oder Anspruch 2, bei der die funktionale Schaltung aufweist: – einen Eingangs-/Ausgangsbus (307); – mehrere mit dem Eingangs-/Ausgangsbus verbundene Interfaces (309–321), die ein Interface zwischen dem Eingangs-/Ausgangsbus und mehreren Vorrichtungen bilden.
Vorrichtung nach Anspruch 3, bei der der Eingangs-/Ausgangsbus einer Industrienormarchitektur (ISA) entspricht und die mehreren Interfaces ISA-Interfaces sind.
Vorrichtung nach Anspruch 4, bei der die zweite IC-Schaltung spezifische Eingangs-/Ausgangsanschlüsse zum Verbinden mit mindestens einer Vorrichtung aufweist, die zum Anschluß an einen ISA-Bus ausgebildet ist.
Vorrichtung nach Anspruch 5, bei der die mehreren ISA-Interfaces in der ersten IC-Schaltung ein spezifisches Interface für die wenigstens eine Vorrichtung umfassen.
Vorrichtung nach Anspruch 6, bei der die wenigstens eine Vorrichtung entweder ein serieller Port, eine Tastatur, eine Maus, ein Spieleport, ein MIDI-Port, ein Diskettenlaufwerk oder ein PC-Lautsprecher ist, und das spezifische Interface für die Vorrichtung mit der Vorrichtung durch die spezifischen Eingangs-/Ausgangsanschlüsse der zweiten IC-Schaltung verbunden ist.
Vorrichtung nach Anspruch 1, bei der die erste IC-Schaltung mit einer niedrigeren Spannung arbeitet als die zweite IC-Schaltung.
Vorrichtung nach Anspruch 1, bei der die erste IC-Schaltung aus einer Mehrzahl von Transistoren besteht, deren Kanallängen zumindest so gering wie ein erster Wert sind, und wobei die zweite IC-Schaltung aus Transistoren besteht, deren sämtliche Kanallängen größer als der erste Wert sind.
Vorrichtung nach Anspruch 1, ferner mit: – einem Prozessor (110); – einer mit dem Prozessor verbundenen Brücken-IC-Schaltung (203); – einem mit der Brücken-IC-Schaltung (203) und der ersten IC-Schaltung (201) verbundenen PCI-Bus (125).
Verfahren zum Aufteilen von Eingangs-/Ausgangsfunktionen zwischen einer ersten (201) und einer zweiten IC-Schaltung (205), wobei die erste IC-Schaltung mehrere Logikinterfaces zwischen einem Eingangs/Ausgangsbus und jeweiligen externen Vorrichtungen (211, 213, 215, 217) aufweist, mit den folgenden Schritten: – Erzeugen mehrerer Ausgangssignalwerte in den mehreren Logikinterfaces für die externen Vorrichtungen; – Übertragen der mehreren Ausgangssignalwerte von der ersten integrierten Schaltung zur zweiten IC-Schaltung (205) über einen im wesentlichen kontinuierlich arbeitenden Bus (207); – Liefern der Ausgangssignalwerte an Ausgangsanschlüsse der zweiten IC-Schaltung, wobei jeweilige Ausgangsanschlüsse der zweiten integrierten Schaltung mit den externen Vorrichtungen gekoppelt sind; – Empfangen von Eingangssignalwerten von den externen Vorrichtungen in der zweiten IC-Schaltung; und – Übertragen der Eingangssignalwerte von der zweiten zur ersten IC-Schaltung über den Bus (207).
Verfahren nach Anspruch 11, bei dem der Eingangs-/Ausgangsbus einem Industriestandardarchitekturbus entspricht.
Verfahren nach Anspruch 11, bei dem die externen Vorrichtungen PC-bezogene Vorrichtungen sind, die zum Verbinden mit einem ISA-Bus ausgebildet sind.
Verfahren nach Anspruch 13, bei dem die PC-Vorrichtungen wenigstens eine der folgenden Einrichtungen umfassen: eine Tastatur, eine Maus, ein Spieleport, ein MIDI-Port, ein Diskettenlaufwerk, einen PC-Lautsprecher und eine über einen Seriellport verbundene Vorrichtung.
Verfahren nach Anspruch 11, bei dem die Übertragung über einen seriellen Bus erfolgt.