DE69832566T2 - Halbleiterspeicher mit hierarchischer Bitleitungsstruktur aus nicht-uniformen lokalen Bitleitungen - Google Patents

Halbleiterspeicher mit hierarchischer Bitleitungsstruktur aus nicht-uniformen lokalen Bitleitungen Download PDF

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DE69832566T2
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Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft Halbleiterspeicher wie z.B. dynamische Direktzugriffsspeicher (DRAMs), und insbesondere einen Halbleiterspeicher mit einer hierarchischen Bitleitungsarchitektur mit Masterbitleitungen und lokalen Bitleitungen.
  • Hintergrund der Erfindung
  • Die hierarchische oder "segmentierte" Bitleitungsarchitektur wurde in den vergangenen Jahren entwickelt, um die Integrationsdichte von Speicherchips zu erhöhen. Diese Architektur erlaubt eine reduzierte Anzahl von Platz verbrauchenden Leseverstärkern für eine gegebene Anzahl von Speicherzellen, wodurch die Chipgröße verringert oder die Speicherkapazität für einen Chip mit vorgegebener Größe erhöht wird.
  • In einer konventionellen hierarchischen Bitleitungsarchitektur umfasst jede Spalte des Speicherzellen-Arrays eine Anzahl von lokalen Bitleitungen (LBLs) von gleicher Länge, die direkt mit den Speicherzellen verbunden sind, und eine Masterbitleitung (MBL), die aus einem Metall mit hoher Leitfähigkeit aufgebaut und in einer höheren Herstellungsschicht als die lokalen Bitleitungen angeordnet ist. Jede lokale Bitleitung kann z.B. mehrere hundert Speicherzellen verbinden. Jede Masterbitleitung ist direkt mit einem Leseverstärker verbunden und ist wahlweise mit einer Anzahl von lokalen Bitleitungen in einer gemeinsamen Spalte über eine Anzahl von Schaltern gekoppelt. Um auf eine Speicherzelle zuzugreifen (Lesen, Schreiben oder Aktualisieren), die mit einer bestimmten lokalen Bitleitung verbunden ist, wird der Schalter geschlossen, der diese lokale Bitleitung mit der Masterbitleitung verbindet, während die anderen Schalter in der Spalte geöffnet werden.
  • 1 veranschaulicht eine Speicherbank 10 eines Halbleiterspeichers des Standes der Technik, der eine hierarchische Bitleitungsarchitektur verwendet. Die Speicherbank ist in Unter-Arrays von Speicherzellen aufgeteilt, z.B. MAa bis MAd, und eine Anzahl von Leseverstärkerbänken wie z.B. 12j , 12j+1 , 12j+2 . In der dargestellten Konfiguration sind die Leseverstärker SAi innerhalb jeder Leseverstärkerbank in einer gemeinsam benutzten Konfiguration angeordnet, so dass jeder Leseverstärker Signale aus Speicherzellen auf seinen beiden Seiten in der Art des Zeitmultiplex verstärkt. Jedes Unter-Array weist N Spalten C1–CN auf; da die Leseverstärker jedoch gemeinsam benutzt werden, weist jede Leseverstärkerbank (SA-Bank) N/2 Leseverstärker auf. Jeder Leseverstärker, z.B. SA2 der Bank 12j+1 , ist auf jeder Seite mit einem Masterbitleitungspaar verbunden, das aus einer echten Masterbitleitung MBL und einer komplementären Masterbitleitung MBL besteht. In diesem Beispiel ist jede echte Masterbitleitung MBL mit vier echten lokalen Bitleitungen LBL1 bis LBL4 von gleicher Länge L verbunden, und jede komplementäre Masterbitleitung MBL ist mit vier komplementären lokalen Bitleitungen
    Figure 00020001
    bis
    Figure 00020002
    verbunden. Der Leseverstärker verstärkt eine Differenzspannung zwischen dem Paar von Masterbitleitungen – eine Masterbitleitung wird verwendet, um eine Referenzspannung zu tragen, während die andere ein Zellsignal trägt, das dorthin durch Aktivieren einer ausgewählten Speicherzelle MC übertragen wurde. Eine Wortleitung WLj in der j-ten Zeile wird in Übereinstimmung mit der Zeilenadresse aktiviert, um auf die ausgewählte Speicherzelle zuzugreifen. Die dargestellte Konfiguration ist als eine gefaltete Bitleitungsarchitektur bekannt, wobei die echten und komplementären Bitleitungen nebeneinander in nächster Nähe verlaufen. Wenn eine offene Bitleitungskonfiguration verwendet würde, würde sich die komplementäre Masterbitleitung auf der entgegengesetzten Seite des Leseverstärkers bezüglich der echten Masterbitleitung befinden.
  • FET-Schalter S sind jeweils zwischen einem Endabschnitt einer entsprechenden lokalen Bitleitung und einem Verbindungspunkt P gekoppelt, der die entsprechende Masterbitleitung verbindet. Auf an eine bestimmte lokale Bitleitung gekoppelte Speicherzellen wird durch Schließen des entsprechenden Schalters S und durch Öffnen der anderen Schalter in der entsprechenden Spalte durch geeignete Steuerspannungen auf den Steuerleitungen 231 bis 234 zugegriffen.
  • Im Allgemeinen ist die Bitleitungskapazitanz proportional zur Bitleitungslänge. Als solche ist die Bitleitungslänge durch die maximale Bitleitungskapazitanz begrenzt, die toleriert werden kann. Die maximale Kapazitanz wird im Allgemeinen durch die zulässige Lesegrenze und die Verlustleistung bestimmt. Bei der hierarchischen Bitleitungsarchitektur ist die Masterbitleitungskapazitanz pro Längeneinheit geringer als die lokale Bitleitungskapazitanz pro Längeneinheit, da die lokalen Bitleitungen direkt mit den Speicherzellen gekoppelt sind, die in erheblicher Weise zur lokalen Bitleitungskapazitanz beitragen, wohingegen die Masterbitleitungen nicht direkt mit den Zellen gekoppelt sind. Dadurch kann für eine gegebene Spaltenlänge die Gesamtkapazitanz erheblich geringer als in einem nicht hierarchischen Layout sein (d.h. Layouts mit lediglich einer Schicht Bitleitungen, wobei jede sich über die gesamte Spaltenlänge erstreckt und direkt mit den Speicherzellen gekoppelt ist). Dadurch werden durch Verwendung einer hierarchischen Architektur Leseverstärker mit geringerem Platzverbrauch für einen Chip mit einer bestimmten Anzahl von Speicherzellen benötigt. D.h. die Architektur ermöglicht, dass jeder Leseverstärker für mehrere Zellen verwendet wird, die mit den lokalen Bitleitungen und einer langen Masterbitleitung gekoppelt sind, wodurch die Anzahl von Leseverstärkern pro Chip reduziert wird. Eine kleinere Chipgröße ist damit möglich unter der Voraussetzung, dass das der den Schaltern S und der zusätzlichen Steuerschaltung zugewiesene Bereich nicht den Bereich überschreitet, der durch die Reduktion der Anzahl von Leseverstärkern eingespart wird.
  • 2 veranschaulicht eine Variante der oben diskutierten hierarchischen Bitleitungsarchitektur. Die gezeigte Konfiguration wird hierin nachfolgend als hierarchische Architektur vom Typ "Hybrid" bezeichnet. 2 zeigt den Fall, bei dem lediglich zwei lokale Bitleitungspaare (LBL1,
    Figure 00040001
    und (LBL2,
    Figure 00040002
    ) auf jeder Seite eines zugeordneten Leseverstärkers SAi angeordnet sind. In jeder Spalte Ci eines Speicherzellen-Unter-Arrays sind die lokalen Bitleitungen, die dem Leseverstärker am nächsten sind, d.h. LBL1 und
    Figure 00040003
    , mit der Drainelektrode oder Sourceelektrode eines entsprechenden Schalters 251 verbunden, wobei die andere Seite des Schalters direkt mit der Leseverstärkerelektronik an einem Schaltungsknoten 63 verbunden ist. Dieser Schaltungsknoten 63 ist im Allgemeinen derselbe Schaltungsknoten, der die Leseverstärker-Elektronik mit der entsprechenden Masterbitleitung MBL oder MBL verbindet. Ein Schalter 252 ist zwischen jeder auf der entfernten Seite liegenden lokalen Bitleitung LBL2 und
    Figure 00040004
    und der entsprechenden Masterbitleitung am Verbindungsknoten d gekoppelt. Zwischenräume (Gaps) g trennen LBL1 von LBL2 sowie
    Figure 00040005
    von
    Figure 00040006
    . Um auf eine mit LBL1 oder
    Figure 00040007
    gekoppelte Speicherzelle MC zuzugreifen, werden die Schalter 251 angeschaltet (geschlossen), während die Schalter 252 ausgeschaltet sind, und umgekehrt, um auf die mit den an der entfernten Seite liegenden lokalen Bitleitungen LBL2 und
    Figure 00040008
    gekoppelten Zellen zuzugreifen. Damit sind die mit den auf der entfernten Seite liegenden lokalen Bitleitungen gekoppelten Speicherzellen wirkend mit dem Leseverstärker über die auf der entfernten Seite liegenden lokale Bitleitung und die Masterbitleitung gekoppelt, während die Zellen, die mit der nahen lokalen Bitleitung gekoppelt sind, mit dem Leseverstärker nur über die nahe lokale Bitleitung gekoppelt sind. Somit wird die Konfiguration aus 2 als Hybrid bezeichnet. Wenn mehr als zwei lokale Bitleitungspaare auf jeder Seite der Leseverstärkers verwendet werden, dann besteht der Weg, der die Speicherzellen verbindet, die mit den nahe liegenden lokalen Bitleitungen LBL1 und
    Figure 00040009
    gekoppelt sind, nur aus der loka len Bitleitung, wohingegen die Wege, die den Leseverstärker mit den anderen Speicherzellen in der Spalte verbinden, aus der Masterbitleitung in Reihe mit der entsprechenden lokalen Bitleitung bestehen.
  • Eine Bitleitungsarchitektur gemäß 2 ist in der US-A-5,610,871 beschrieben.
  • Zusammenfassung
  • Die vorliegende Erfindung betrifft einen Halbleiterspeicher nach Anspruch 1 mit einer hierarchischen Bitleitungsarchitektur, bei der die in einer beliebigen gegebenen Spalte angeordneten lokalen Bitleitungen mit unterschiedlichen Anzahlen von Speicherzellen gekoppelt sind, um im Wesentlichen die gesamte Bitleitungskapazitanz bezüglich irgendeiner der Speicherzellen abzugleichen, wodurch die Datenspeicherzeit für den Speicher verbessert wird.
  • In einer beispielhaften Ausführungsform weist ein Halbleiterspeicher gemäß der vorliegenden Erfindung eine Mehrzahl von Zeilen und Spalten auf, wobei jede Spalte einen Leseverstärker aufweist, an den eine Masterbitleitung wirkend gekoppelt ist. Eine Mehrzahl von lokalen Bitleitungen ist in jeder Spalte angeordnet, jede an vielfache Speicherzellen gekoppelt, vertikal von der Masterbitleitung beabstandet und wahlweise mit dem Leseverstärker gekoppelt. Mindestens eine der lokalen Bitleitungen in der Spalte ist wahlweise mit dem Leseverstärker über die Masterbitleitung gekoppelt. Mindestens eine erste der lokalen Bitleitungen in der Spalte ist mit einer anderen Anzahl von Speicherzellen als mindestens eine zweite der lokalen Bitleitungen in der Spalte gekoppelt.
  • Vorzugsweise wird eine hierarchische Bitleitungskonfiguration vom Typ Hybrid verwendet, bei der eine nahe lokale Bitleitung direkt mit dem Leseverstärker über einen Schalter gekoppelt ist und eine oder mehrere entfernte lokale Bitleitungen in der Spalte wirkend mit dem Leseverstärker über die Masterbitleitung gekoppelt sind. Für diese Ausführungsform ist die nahe lokale Bitleitung an mehr Speicherzellen gekoppelt als die andere lokale Bitleitung(en) in der Spalte.
  • Kurze Beschreibung der Figuren
  • 1 veranschaulicht schematisch einen Abschnitt eines Halbleiterspeichers des Standes der Technik, der eine hierarchische Bitleitungsarchitektur verwendet;
  • 2 veranschaulicht schematisch einen Abschnitt eines Halbleiterspeichers des Standes der Technik mit einer hierarchischen Bitleitungsarchitektur, der eine Hybrid-Konfiguration verwendet;
  • 3 zeigt einen Abschnitt eines Halbleiterspeichers gemäß der vorliegenden Erfindung;
  • 4 zeigt eine Speicherbank eines Halbleiterspeichers der vorliegenden Erfindung, der gemeinsam benutzte Leseverstärker und gefaltete Bitleitungen verwendet;
  • 5 veranschaulicht schematisch eine Leseverstärkerschaltung, die innerhalb der hierin offenbarten Speicherbänke verwendet werden kann;
  • 6 eine weitere Ausführungsform des erfindungsgemäßen Gegenstands, der mehr als zwei lokale Bitleitungspaare auf einer einzelnen Seite eines Leseverstärkers verwendet; und
  • 7 veranschaulicht eine Ausführungsform der vorliegenden Erfindung, die gemeinsam benutzte Leseverstärker und offene Bitleitungen verwendet.
  • Detaillierte Beschreibung der Erfindung
  • Die vorliegende Erfindung betrifft eine verbesserte hierarchische Bitleitungsarchitektur für Halbleiterspeicher. Die Erfindung stellt eine Art und Weise bereit, die Gesamtbitleitungskapazitanz abzugleichen, wodurch die Datenspeicherzeit für die Speicherzellen in dem Array verbessert wird. Für Erläuterungszwecke wird eine beispielhafte Ausführungsform der Erfindung im Zusammenhang mit einem DRAM-Chip beschrieben. Die Erfindung hat jedoch breitere Anwendungen. Bloß beispielhaft hat die Erfindung Anwendungen in anderen Speichereinrichtungen wie z.B. EDO-DRAM, SDRAM, RAMBUS-DRAM, SLDRAM, MDRAM, SRAM, flash RAM, EPROM, EEPROM, Mask-ROM oder Merged DRAM-Logik (Embedded DRAM).
  • Um eine Grundlage für die Lehre der vorliegenden Erfindung zu schaffen, wird wiederum auf den Hybridspeicher aus 2 des Standes der Technik Bezug genommen. Die Gesamtbitleitungskapazitanz bezüglich der Zellen, die mit LBL1 gekoppelt sind, ist lediglich die lokale Bitleitungskapazitanz von LBL1, d.h. "CLBL1". Die Gesamtbitleitungskapazitanz bezüglich der Zellen die mit LBL2 gekoppelt sind, ist die lokale Bitleitungskapazitanz von LBL2 plus der Masterbitleitungskapazitanz, d.h. "CLBL2+MBL". Insoweit ist der durchschnittliche Leistungsverbrauch während des Lesens kleiner als bei der standardmäßigen hierarchischen Architektur (nicht hybride Architektur wie in 1). Eine Schwierigkeit bei der Hybridkonfiguration des Standes der Technik ist jedoch wie folgt: die Datenspeicherzeit "tret" einer Speicherzelle ist in einer Näherung erster Ordnung proportional zu 1/CBL, wobei CBL die Gesamtbitleitungskapazitanz ist. Damit ist die Datenspeicherzeit der mit LBL2 gekoppelten Zellen, d.h. "tret LBL2+MBL" kleiner als die Datenspeicherzeit tret LBL1 der mit LBL1 gekoppelten Zellen, da die Gesamtbitleitungskapazitanz CLBL2+MBL größer als CLBL1 ist. Die Datenspeicherzeit eines Chips ist nicht als eine Hälfte der Summe dieser beiden Datenspeicherzeiten definiert, son dern vielmehr als die kleinere der beiden Datenspeicherzeiten, die tret LBL2+MBL ist. Dadurch verschlechtert die kürzere Datenspeicherzeit für die an LBL2 gekoppelten Zellen die Gesamtdatenspeicherzeit für den Chip. Gemäß der Erfindung werden mindestens zwei lokale Bitleitungen innerhalb einer Masterbitleitung mit unterschiedlichen Längen bereitgestellt. Wie erläutert werden die Kapazitanzen der lokalen Bitleitungen durch die Masterbitleitung beeinflusst. Der Beitrag der Kapazitanz durch die Masterbitleitung variiert entsprechend dem Ort einer lokalen Bitleitung innerhalb der Masterbitleitung. Das Bereitstellen von mindestens zwei lokalen Bitleitungen mit unterschiedlichen Längen hebt die Kapazitanzdifferenz auf, die durch den Beitrag der Masterbitleitung auf unterschiedliche lokale Bitleitungen entstanden ist. Im Ergebnis werden die Abweichungen bei der Kapazitanz zwischen den lokalen Bitleitungen reduziert, wodurch eine gleichmäßigere Datenspeicherzeit innerhalb der Zellen der unterschiedlichen lokalen Bitleitungen erreicht wird.
  • Unter Bezugnahme auf 3 ist eine Ausführungsform der Erfindung dargestellt. Wie dargestellt weist die entfernte lokale Bitleitung LBL2 eine Länge L2 auf, die kürzer ist als die Länge L1 der nahen Bitleitung LBL1. D.h. die nahe Bitleitung LBL1 ist mit mehr Speicherzellen MC als die entfernte lokale Bitleitung LBL2 gekoppelt. (Wie hierin verwendet bezieht sich der Betriff "Länge" einer lokalen Bitleitung auf den Abstand in Spaltenrichtung der lokalen Bitleitung über die an sie gekoppelten Speicherzellen, und nicht auf zusätzliche Leitungslängen von der letzten Speicherzelle zu einem externen Verbindungspunkt. Dadurch ist eine LBL mit einer größeren Länge als eine andere LBL hierin definiert, dass sie an mehr Speicherzellen der gleichen Größe gekoppelt ist.)
  • Als Beispiel wird angenommen, um die Verbesserung bei der Datenspeicherzeit für die Bitleitungsstruktur 18 zu schätzen, dass die Längen L1 und L2 gestaltet sind, um die Gesamtbitleitungskapazitanz bezüglich der an LBL1 und LBL2 gekoppelten Zellen abzugleichen. Wenn in diesem Fall die LBL-Kapazitanz pro Zelle CLBL/Zelle = 0.23 fF, und wenn die MBL-Kapazitanz pro Zelle CMBL/Zelle = 0.11 fF ist, dann wird das LBL-Längenverhältnis, um die Datenspeicherzeit zu optimieren, für den Fall, wo CLBL1 dem Wert von CLBL2+MBL gleicht, bestimmt durch 0.23·L1 = 0.11·L1 + 0.23·L2 (1)wodurch sich ergibt: L1 = 1.9L2 (2)so dass LBL1, an 1.9 mal mehr Speicherzellen als LBL2 gekoppelt ist.
  • Die geschätzte Verbesserung bei der Datenspeicherzeit ist dann:Tret (neuer Ansatz)/tret Standardansatz) CLBL2+MBL(Standardansatz)/CLBL2+MBL(neuer Ansatz) = (0.23 + 0.11)·0.5(L1 + L2)/(0.23·0.66(L1 + L2)) = 1.12 (3).
  • Damit weist in diesem Beispiel die Bitleitungsstruktur 18 aus 3 eine 12%-ige Verbesserung der Datenspeicherzeit verglichen mit dem Hybridansatz des Standes der Technik aus 2 auf.
  • Die Bitleitungsstruktur 18 unterscheidet sich ebenfalls von der Konfiguration aus 2 darin, dass die entfernten Bitleitungsschalter 252 in die Nähe des Leseverstärkers SAi verschoben wurden. Die Schalter 252 sind jeweils zwischen den zugehörigen Masterbitleitungen MBL oder MBL und dem Verbindungsknoten 63 innerhalb des Leseverstärkers angeordnet. Das Öffnen der Schalter 252 trennt das Masterbitleitungspaar vom Leseverstärker, wodurch ermöglicht wird, dass auf die mit LBL1 oder
    Figure 00090001
    gekoppelten Zellen durch Schließen der Schal ter 251 zugegriffen wird. Das Anordnen der Schalter 252 in die Nähe des Leseverstärkers in dieser Art und Weise entfernt alle Schalter aus dem Speicherzellen-Arraybereich (für den Fall von zwei lokalen Bitleitungen pro einer Masterbitleitung wie in 3).
  • Wendet man sich nun 4 zu, ist eine Ausführungsform der vorliegenden Erfindung dargestellt, die gefaltete Bitleitungen und gemeinsam benutzte Leseverstärker verwendet. Diese und andere Ausführungsformen des erfindungsgemäßen Gegenstands, der hierin offenbart ist, können z.B. Teil eines DRAM-Chips sein. Die Speicherbank 20 umfasst Leseverstärker(SA)-Bänke, z.B. 27i-1 , 27i , 27i+1 , wobei die Leseverstärker in einer verschachtelten Konfiguration und mit lokalen Bitleitungen von ungleicher Länge angeordnet sind, um die Datenspeicherzeit wie oben erläutert zu verbessern. Die Länge L1 jeder lokalen Bitleitungen LBL1L oder LBL1R auf der nahen Seite eines zugehörigen Leseverstärkers ist größer als die Länge L2 einer lokalen Bitleitungen LBL2L oder LBL2R auf der entfernten Seite eines zugehörigen Leseverstärkers, um die Gesamtbitleitungskapazitanz und damit die Datenspeicherzeiten abzugleichen. (In 4 wird der tiefgestellte Index "L" verwendet, um die linke Seite des zugehörigen Leseverstärkers zu bezeichnen, und der tiefgestellte Index "R" kennzeichnet die rechte Seite).
  • In der dargestellten Konfiguration sind die Leseverstärker von Spalte zu Spalte miteinander verschachtelt und werden von den Speicher-Unter-Arrays auf jeder Seite gemeinsam benutzt, um Platz auf dem Chip einzusparen. Z.B. verstärkt und aktualisiert der Leseverstärker SA2 der SA-Bank 27i Zellensignale der Speicherzellen im Speicher-Unter-Array MAb über das lokale Bitleitungspaar LBL1L,
    Figure 00100001
    direkt, oder entsprechend vom Paar LBL2L,
    Figure 00100002
    über MBLL,
    Figure 00100003
    . Die Source- oder Drainelektrode des Schalters 251 auf der anderen Seite von LBL1L ist mit der Source- oder Drainelektrode des Schalters 252 an einem gemeinsamen Schaltungsknoten 63 innerhalb SA2 verbunden (wo die andere Seite des Schalters 252 mit MBLL verbunden ist). Der mit LBL1R gekoppelte Schalter 251 und der mit MBLR gekoppelte Schalter 252 sind ebenfalls mit einem gemeinsamen Schaltungsknoten 63 verbunden. Die Schalter 251 werden geschlossen, um auf die mit LBL1L gekoppelten Zellen zuzugreifen, während die Schalter 252 offen sind, und umgekehrt, um auf die mit LBL2L gekoppelten Zellen zuzugreifen. Die Steuerleitungen 231 bis 234 werden wahlweise durch geeignete, dem Fachmann bekannte Steuerelektroniken aktiviert, um die gewünschten Schalter 251 und 252 gemäß der Zeilenadresse zu öffnen oder zu schließen. Die Wortleitungen wie WLi in der "i-ten" Zeilen werden wahlweise auf herkömmliche Art und Weise aktiviert, um den Zugriff auf die bestimmte Speicherzelle MC zu steuern. Die Speicherzellen auf der gegenüberliegenden Seite von SA2, d.h. im Speicher-Unter-Array MAc, wird auf dieselbe Art und Weise zugegriffen, entweder direkt über die lokalen Bitleitungen LBL1R,
    Figure 00110001
    und die Schalter 251 oder entsprechend über LBL2R,
    Figure 00110002
    und die Schalter 252 über MBLR bzw.
    Figure 00110003
    . Die Leseverstärker sind auf eine Art Spalte-an-Spalte miteinander verschachtelt, so dass z.B. auf die Speicherzellen in ungeraden Spalten C1, C3 etc. der Unter-Arrays MAa und MAb über die SA-Bank 27i-1 zugegriffen wird; die SA-Bank 27i wird verwendet, um auf die geraden Spalten von MAb und MAc zuzugreifen; die SA-Bank 27i+1 wird verwendet, um auf die ungeraden Spalten von MAc und MAd zuzugreifen, usw.
  • 5 veranschaulicht schematisch eine beispielhafte Schaltung innerhalb eines der gemeinsam benutzten Leseverstärker SAi der Spalte Ci. Auf jeder Seite einer Latch-Schaltung 54 ist ein Paar von Multiplexerschaltern 531L , 532L oder 531R , 532R angeordnet, um das Speicher-Unter-Array MAa oder MAb auf den entsprechenden linken oder rechten Seiten des Leseverstärkers in Reaktion auf Steuersignale MUXL bzw. MUXR auszuwählen. Ein Steuersignal CTLP steuert den P-Latchabschnitt des Latches 54, während ein Steuersignal CTLN den N-Latch steuert. Abgleichschaltungen 55L und 55R sind zwischen die MUX-Schalter 53 und die Speicher-Unter-Arrays MAa bzw. MAb gekoppelt. Steuerleitungen 56 führen Vorlade- und Steuerspannungen zu jeder Abgleichschaltung 55L , 55R auf herkömmliche Weise. Spaltenauswahlschalter (nicht dargestellt) sind ebenfalls Teil der Leseverstärkerschaltung, wie üblich ist, um die gewünschte Spalte auszuwählen, auf die entsprechend der Spaltenadresse zugegriffen werden soll. Die LBL-Auswahlschalter 251 und 252 sind jeweils mit einem Schaltungspunkt 63 verbunden, wie dargestellt in der Nähe jeder Abgleichschaltung 55L und 55R . Die andere Seite (Source- oder Drainelektrode) jedes Schalters 252 ist mit der entsprechenden Masterbitleitung mittels einer Durchlochverbindung V1 verbunden. In gleicher Weise ist die entgegengesetzte Seite jedes Schalters 251 mit der zugehörigen lokalen Bitleitung mittels einer Durchlochverbindung V2 verbunden. (Die Schalter 251 und 252 sind auf der Wafer-Ebene angeordnet, während die lokalen Bitleitungen und Masterbitleitungen auf höheren Fabrikationsebenen angeordnet sind – damit sind Durchlochverbindungen zwischen Ebenen notwendig, um die Schalter mit den Bitleitungen zu verbinden).
  • 6 zeigt eine weitere Ausführungsform der vorliegenden Erfindung, bezeichnet mit 100, die mehr als zwei lokale Bitleitungspaare auf einer einzelnen Seite eines Leseverstärkers SAi verwendet. In diesem Beispiel werden vier lokale Bitleitungspaare LBL1,
    Figure 00120001
    bis LBL4,
    Figure 00120002
    verwendet. Die dem Leseverstärker am nächsten lokalen Bitleitungen, d.h. LBL1 und
    Figure 00120003
    , haben eine Länge von L1, wohingegen jede der anderen lokalen Bitleitungen eine kürzere Länge L2 aufweist. Das Verhältnis zwischen L1 und L2 kann derart gestaltet sein, dass die Gesamtbitleitungskapazitanz bezüglich aller Speicherzellen gleich ist. Die Gesamtbitleitungskapazitanz für die mit LBL1 verbundenen Zellen ist lediglich die lokale Bitleitungskapazitanz von LBL1, während die Gesamtbitleitungskapazitanz für die mit irgendeiner von LBL2 bis LBL4 verbundenen Zellen die Kapazitanz derjenigen lokalen Bitleitung plus die Masterbitleitungskapazitanz ist, die in Näherung erster Ordnung dieselbe für alle solche Speicherzellen ist. Auch kann durch Herstellen von LBL1 und
    Figure 00130001
    länger als die anderen lokalen Bitleitungen eine wesentliche Erhöhung der Datenspeicherzeit erzielt werden, analog zu der Datenspeicherzeitverbesserung, die oben für den Fall von lediglich zwei lokalen Bitleitungen pro Masterbitleitung beschrieben wurde.
  • In der dargestellten Ausführungsform 100 in 6 steuern die lokalen Bitleitungsschalter 251 bis 254 in Zugriff auf die Speicherzellen, die mit den lokalen Bitleitungspaaren LBL1,
    Figure 00130002
    bis LBL4 bzw.
    Figure 00130003
    gekoppelt sind. Ein zusätzliches Paar von Schaltern 35 wird zwischen jeder Masterbitleitung und dem entsprechenden Verbindungspunkt 63 innerhalb des Leseverstärkers hinzugefügt. Diese Schalter sind immer dann offen, wenn die Schalter 251 geschlossen sind, um auf die mit LBL1 oder
    Figure 00130004
    gekoppelten Zellen zuzugreifen, und sind geschlossen, um auf die mit den anderen LBLs gekoppelten Zellen zuzugreifen. Die Schalter 35 werden durch Steuerspannungen auf einer Steuerleitung 36 gesteuert. Die Einbeziehung der Schalter 35 dient dazu, die Wirkung der Masterbitleitungskapazitanz zu beseitigen, immer wenn auf die mit LBL1 oder
    Figure 00130005
    gekoppelten Zellen zugegriffen wird.
  • Wendet man sich nun 7 zu, ist eine weitere Ausführungsform 200 der Erfindung veranschaulicht, die eine hierarchische offene Bitleitungskonfiguration vom Typ Hybrid verwendet. In dieser Ausführungsform weisen die lokalen Bitleitungen in irgendeiner gegebenen Spalte ungleiche Längen auf wie in den oben beschriebenen Ausführungsformen. In einer offenen Bitleitungskonfiguration laufen die echten/komplementären Bitleitungspaare nicht parallel zueinander auf derselben Seite jedes Leseverstärkers. Stattdessen verläuft die echte Bitleitung eines Bitleitungspaares auf einer Seite des zugehörigen Leseverstärkers und die komplementäre Bitleitung des Paares verläuft auf der gegenüberliegenden Seite des zugehörigen Leseverstärkers. Wenn auf mit der echten Bitleitung gekoppelte Zellen zugegriffen werden soll, wird die komplementäre Leitung auf die gegenüberliegende Seite verwendet, um den Le severstärker mit einer Vorlade-Referenzspannung zu versorgen, wodurch der Leseverstärker eine differentielle Verstärkung der Differenzspannung zwischen den echten und komplementären Leitungen durchführt. In gleicher Weise wird, um auf die mit der komplementären Leitung gekoppelten Zellen zuzugreifen, die echte Bitleitung verwendet, um den Leseverstärker mit der Vorlage-Referenzspannung zu versorgen.
  • In der Ausführungsform von 7 umfasst die Speicherbank 200, die z.B. Teil eines DRAM-Chips sein kann, Leseverstärkerbänke wie z.B. 42j-1 bis 42j+1 , die jeweils zwischen zwei der Speicher-Unter-Arrays MAa bis MAd angeordnet sind. Jeder Leseverstärker wie SA2 der SA-Bank 42j ist auf einer linken Seite davon mit einem Paar von Schaltern 251 , 252 verbunden, wobei der Schalter 251 in Reihe mit der lokalen Bitleitung LBL1L, verbunden ist und der Schalter 252 in Reihe mit einer Masterbitleitung MBL verbunden ist, die direkt mit der lokalen Bitleitung LBL2 am Knoten d verbunden ist. Die Schalter 251 und 252 sind am Schaltungsknoten 63 innerhalb des Leseverstärkers miteinander verbunden. In gleicher Weise ist auf der rechten Seite von SA2 die lokale Bitleitung
    Figure 00140001
    direkt mit dem Leseverstärker über einen Schalter 251 verbunden, und
    Figure 00140002
    ist wirkend mit dem Leseverstärker über die Masterbitleitung MBL und den Schalter 252 verbunden. Um auf eine Speicherzelle in der Spalte C2 zuzugreifen, die mit LBL1 des Unter-Arrays MAb z.B. verbunden ist, wird die Wortleitung für diese Zelle aktiviert, die Schalter 251 auf beiden Seiten von SA2 werden geschlossen, und die Schalter 252 auf beiden Seiten von SA2 werden geöffnet. Die entgegengesetzten Schaltungszustände werden implementiert, um auf die mit LBL2 oder
    Figure 00140003
    gekoppelten Zellen zuzugreifen. Die Länge L1 von LBL1 und
    Figure 00140004
    ist länger als die Länge L2 von LBL2 und
    Figure 00140005
    , um eine Erhöhung der Datenspeicherzeit für den Speicher zu erreichen, analog zu dem oben beschriebenen für die gefaltete Bitleitungsarchitektur. Die Leseverstärkerschaltung ist ähnlich zu der oben unter Bezugnahme auf 5 beschriebenen, außer dass die Multiplexschalter weggelassen wurden und lediglich eine Abgleichschaltung benötigt wird.
  • Die offene Bitleitungskonfiguration von 7 kann durch Verwenden von mehr als zwei lokalen Bitleitungen pro Masterbitleitung auf jeder Seite des Leseverstärkers modifiziert werden, z.B. vier LBLs pro MBL, analog zu der gefalteten Bitleitungsausführungsform, die unter Bezugnahme auf 6 erläutert wurde.
  • Die vorliegende Erfindung ist ebenfalls auf Speicherzellen-Arrays mit Leseverstärkern anwendbar, die Referenzzellen verwenden, wie z.B. in Flash-RAM. In diesem Fall sind die Bitleitungen nicht in echten und komplementären Paaren angeordnet. Vielmehr stellt die Referenzzelle innerhalb des Leseverstärkers die Abgleich-(Referenz-)Spannung zur Verfügung, die sonst die Komplementärleitung bereitstellen würde (wenn auf die mit den echten Zellen gekoppelte Zellen zugegriffen wird) oder die die echte Bitleitung zur Verfügung stellen würde (wenn auf die mit den komplementären Bitleitungen gekoppelten Zellen zugegriffen wird). Deshalb kann für diesen Fall das Speicher-Array im Wesentlichen genauso wie in 7 dargestellt aussehen, außer dass die MBLs und LBLs auf gegenüberliegenden Seiten eines gemeinsamen Leseverstärkers nicht in Paaren, sondern stattdessen unabhängig arbeiten. Auch werden für das Design, das Referenzzellen verwendet, Multiplexschalter innerhalb der Leseverstärkerschaltung verwendet, um die linke oder rechte Seite des Leseverstärkers für den Speicherzellenzugriff auszuwählen. Wie es für die gefaltete oder offene Bitleitungskonfigurationen, die oben beschrieben wurden, der Fall ist, wären für Speicher, die Referenzzellen verwenden, die lokalen Bitleitungen, die mit einem beliebigen gegebenen Leseverstärker gekoppelt sind, von ungleicher Länge, d.h. die entfernte lokale Bitleitung ist kürzer als die nahe lokale Bitleitung, um die Datenspeicherzeit zu verbessern.
  • Während die vorliegende Erfindung in den obigen Ausführungsformen als auch eine hierarchische Architektur vom Typ Hybrid anwendbar beschrieben wurde, kann die Erfindung auch in einer hierarchischen Architektur von nicht hybridem Typ Verwendung finden, ähnlich zu der in 1 dargestellten. Nimmt man wieder auf 1 Bezug, kann die dargestellte Konfiguration des Standes der Technik gemäß der vorliegenden Erfindung modifiziert werden durch Verwenden einer anderen Länge für die lokalen Bitleitungen LBL4,
    Figure 00160001
    , die am weitesten vom Leseverstärker entfernt sind, als für die weiteren lokalen Bitleitungen. Die letzte lokale Bitleitung LBL4 weist eine unterschiedliche Bitleitungskapazitanz pro Längeneinheit als die anderen lokalen Bitleitungen in derselben Spalte auf, da die Masterbitleitung MBL in dieser Spalte nicht direkt über LBL4 verläuft. Dadurch kann durch Ändern der Länge von LBL4 die Gesamtkapazitanz bezüglich der mit LBL4 gekoppelten Speicherzellen im Wesentlichen mit Bezug auf die anderen Speicherzellen abgeglichen werden, wodurch die Speicherzeit für den Gesamtspeicher verbessert wird.
  • Aus dem voranstehenden wird damit eine neue hierarchische Bitleitungsarchitektur für Halbleiterspeicher offenbart, die eine Verbesserung bei der Datenspeicherzeit verglichen mit dem Stand der Technik ermöglicht. Die Verbesserung wird über die Verwendung von lokalen Bitleitungen ungleicher Länge erzielt, um eine gleichmäßigere Gesamtbitleitungskapazitanz in Bezug auf alle Speicherzellen bereitzustellen. Während die obige Beschreibung viele Einzelheiten enthält, sollten diese Einzelheiten nicht als Einschränkungen des Wesens der Erfindung interpretiert werden, sondern lediglich als Veranschaulichungen von bevorzugten Ausführungsformen davon. Der Fachmann wird viele andere mögliche Variationen erkennen, die innerhalb des Umfangs der wie durch die beigefügten Ansprüche definierten Erfindung liegen.

Claims (10)

  1. Halbleiterspeicher mit einer Vielzahl von Zeilen und Spalten mit: mindestens einem Leseverstärker (SAi) in jeder Spalte; einer Masterbitleitung (MBL), die wirkend mit dem Leseverstärker (SAi) gekoppelt ist; einer Vielzahl von lokalen Bitleitungen (LBL1, LBL2), die in jeder Spalte angeordnet sind, die jeweils mit Speicherzellen (MC) gekoppelt sind und vertikal von der Masterbitleitung (MBL) in der Spalte beabstandet und wahlweise mit dem Leseverstärker (SAi) gekoppelt sind, wobei mindestens eine der lokalen Bitleitungen (LBL1, LBL2) wahlweise mit dem Leseverstärker (SAi) über die Masterbitleitung (MBL) gekoppelt ist; wobei die lokalen Bitleitungen (LBL1, LBL2) jeder Spalte eine nahe lokale Bitleitung (LBL1), die wahlweise direkt mit dem Leseverstärker (SAi) über einen ersten Schalter (251 ) gekoppelt ist, und eine ferne lokale Bitleitung (LBL2) aufweisen, die wahlweise mit dem Leseverstärker (SAi) über die Masterbitleitung (MBL) und einen zweiten Schalter (252 , 35, 252 –254 ) gekoppelt ist; dadurch gekennzeichnet, dass die nahe lokale Bitleitung (LBL1) an eine größere Anzahl von Speicherzellen als die ferne lokale Bitleitung (LBL2) gekoppelt ist, und eine größere Länge in Spaltenrichtung über die entsprechenden Speicherzellen aufweist als die entfernte lokale Bitleitung (LBL2).
  2. Halbleiterspeicher nach Anspruch 1, wobei die Vielzahl von lokalen Bitleitungen (LBL1, LBL2) in jeder Spalte eine nahe lokale Bitleitung (LBL1) und eine entfernte lokale Bitleitung (LBL2) aufweisen, die jeweils wirkend mit dem zugehörigen Leseverstärker (SAi) auf dessen einer Seite gekoppelt sind.
  3. Halbleiterspeicher nach Anspruch 1, wobei der zweite Schalter (252 ) zwischen mindestens einem Abschnitt der Masterbitleitung (MBL) und dem Leseverstärker (SAi) gekoppelt ist.
  4. Halbleiterspeicher nach Anspruch 1, wobei jeder Leseverstärker (SAi) in einer gemeinsam benutzten Konfiguration angeordnet ist.
  5. Halbleiterspeicher nach Anspruch 1, wobei jede Spalte eine echte Masterbitleitung (MBL), die mit mindestens einer echten lokalen Bitleitung (LBL1, LBL2) gekoppelt ist, und eine komplementäre Masterbitleitung (MBL) aufweist, die mit mindestens einer komplementären lokalen Bitleitung (
    Figure 00180001
    ,
    Figure 00180002
    ) gekoppelt ist.
  6. Halbleiterspeicher nach Anspruch 5, wobei die echten und komplementären Master- und lokalen Bitleitungen (MBL, MBL, LBL1, LBL2,
    Figure 00180003
    ,
    Figure 00180004
    ) in einer gefalteten Bitleitungskonfiguration angeordnet sind.
  7. Halbleiterspeicher nach Anspruch 5, wobei die echten und komplementären Master- und lokalen Bitleitungen (MBL, MBL, LBL1, LBL2,
    Figure 00180005
    ,
    Figure 00180006
    ) in einer offenen Bitleitungskonfiguration angeordnet sind.
  8. Halbleiterspeicher nach Anspruch 1, wobei die unterschiedliche Anzahl von Speicherzellen derart ausgewählt wird, so dass die Gesamtbitleitungskapazitanz bezüglich aller Speicherzellen in dem Speicher im Wesentlichen abgeglichen wird.
  9. Halbleiterspeicher nach Anspruch 1, wobei die lokalen Bitleitungen jeder Spalte eine nahe lokale Bitleitung (LBL1), die wahlweise direkt mit dem Leseverstärker (SAi) über einen ersten Schalter (251 ) gekoppelt ist, und eine Vielzahl von entfernten lokalen Bitleitungen (LBL2) aufweisen, die wahlweise mit dem Leseverstärker (SAi) über die Masterbitleitung (MBL) und eine Vielzahl von zusätzlichen Schaltern gekoppelt sind.
  10. Halbleiterspeicher nach Anspruch 9, wobei die Vielzahl von zusätzlichen Schaltern den zweiten Schalter (35), der zwischen der Masterbitleitung (MBL) und dem Leseverstärker (SAi) gekoppelt ist, und eine Vielzahl von lokalen Bitleitungsschaltern (252 , 253 , 254 ) aufweisen, die jeweils zwischen einer zugehörigen entfernten lokalen Bitleitung (LBL2, LBL3, LBL4) und der Masterbitleitung (MBL) gekoppelt sind.
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