DE69838343T2

DE69838343T2 - Ein system unmd verfahren für fallenaddressenerfassung für fehlerisolation

Info

Publication number: DE69838343T2
Application number: DE69838343T
Authority: DE
Inventors: Vincent J. Federal Way ZIMMER
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1997-12-12
Filing date: 1998-11-16
Publication date: 2008-05-21
Anticipated expiration: 2018-11-17
Also published as: WO1999031591A1; US5940587A; EP1038227A4; EP1038227A1; EP1038227B1; DE69838343D1; AU1412099A

Description

1. GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft das Gebiet der Fehlerbehandlung. Im Besonderen betrifft die vorliegende Erfindung ein System und ein Verfahren zur Feststellung des Ursprungs für einen Fehlerzustand durch Manipulation des Segments und Versatzes, die zur Berechnung einer effektiven Adresse eingesetzt werden.
2. BESCHREIBUNG DES STANDS DER TECHNIK
EP-A-0444624 offenbart eine Vorrichtung zum Erzeugen einer Adresse für einen Zugriff auf einen Speicher. Eine Schaltung verschiebt eine vorbestimmte Anzahl von Bits zwischen den Versatz- und Segmentadressen. Die Verschiebung variiert abhängig von einem Segment-Override-Präfixbefehl.
Seit vielen Jahren wird die Unterbrechungsbehandlung eines elektronischen Systems durch den Einsatz einer Unterbrechungsvektortabelle (IVT) erreicht, die durch BIOS-Firmware (Basic Input/Output System) erzeugt wird. Eine IVT weist für gewöhnlich eine Reihe von Einträgen auf (z.B. 256 Vier-Byte-Einträge), die jeweils eine Adresse einer Routine aufweisen können, die der Behandlung von Unterbrechungen dient. Beim Hochfahren bzw. Einschalten lädt die Systemsoftware für gewöhnlich eine identische Adresse in jeden Eintrag der IVT. Diese Adresse richtet sich an eine Standardunterbrechungsbehandlungsroutine zur Behandlung von Unterbrechungen, für die erwartet wird, dass sie bei der Initialisierung auftreten (z.B. eine Festplattenunterbrechung, eine Zeitgeberunterbrechung, eine nicht maskierbare Unterbrechung (NMI), durch Software aufgerufene Unterbrechungen, wie etwa Abfangbefehle, etc.). Bei dieser Unterbrechungsbehandlungstechnik wird eine unerwartete Unterbrechung (Nebenunterbrechung) (als "Fehlerzustand" bezeichnet), die durch Hardware oder Software verursacht wird, nicht wirksam berücksichtigt.
Wenn heute ein Fehlerzustand auftritt, wird auf die Standardunterbrechungsbehandlungsroutine zugegriffen. Leider kann die Standardunterbrechungsbehandlungsroutine nur bestimmen, ob die Unterbrechung einer vorbestimmten Reihe externer Unterbrechungen (z.B. einer Festplattenunterbrechung, einem Zeitgeberfehler, einer NMI, etc.) zugeordnet ist, die von einer oder mehreren programmierbaren Unterbrechungssteuereinheiten (PICs) unterstützt werden, wie zum Beispiel den Steuereinheiten INTEL^® 8259. Diese Bestimmung wird erreicht, indem der Zustand der verschiedenen Logikschaltkreisanordnungen (z.B. Latches, etc.) geprüft wird, die der bzw. den PIC(s) zugeordnet sind.
Wenn der Fehlerzustand auf einer beliebigen vorbestimmten Reihe von Unterbrechungen basiert, wird eine dieser Unterbrechung zugeordnete Nummer in ein Status- bzw. Zustandsregister geladen. Der Inhalt des Zustandsregisters zeigt die Ursache für den Fehlerzustand an. Ansonsten wird ein Nullwert in das Zustandsregister geladen, wobei die Ursache für den Fehlerzustand nicht angezeigt wird. Folglich wird der Ursprung eines Fehlerzustands nur selten bestimmt, da durch die aktuelle IVT nur fünfzehn Arten von Unterbrechungen bestimmt werden können.
Natürlich ist es möglich, einen Unterbrechungsbehandlungsmechanismus zu entwickeln, bei dem jeder Eintrag der IVT mit einer Adresse einer eindeutigen Unterbrechungsbehandlungsroutine geladen wird. Dies kann eine mögliche Lösung darstellen, wenn strikte Speichergrößenbeschränkungen nicht gegeben sind. Da im BIOS jedoch nur ein begrenzter Coderaum zur Verfügung steht, würde dabei unnötig Systemleistung geopfert werden, um den Laufzeitcode in dem BIOS gegen Fehlerbehandlungscode zu ersetzen, der nur selten eingesetzt wird.
ZUSAMMENFASSUNG DER ERFINDUNG
Vorgesehen ist gemäß einem ersten Aspekt der vorliegenden Erfindung ein Verfahren gemäß dem gegenständlichen Anspruch 1.
Vorgesehen ist gemäß einem zweiten Aspekte der vorliegenden Erfindung ein System gemäß dem gegenständlichen Anspruch 9.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden genauen Beschreibung der vorliegenden Erfindung deutlich. In den Zeichnungen zeigen:
1 ein veranschaulichendes Blockdiagramm eines elektronischen Systems, das die vorliegende Erfindung verwendet;
2 ein veranschaulichendes Blockdiagramm einer Unterbrechungsvektortabelle (IVT), die durch ein System Executive wie etwa die BIOS-Firmware erzeugt wird;
3 ein Blockdiagramm eines herkömmlichen Ablaufs bei der Berechnung der effektiven Adresse;
4 ein veranschaulichendes Flussdiagramm der Ablaufschritte, die für die Erzeugung der IVT aus 2 erforderlich sind; und
5 ein veranschaulichendes Flussdiagramm der Ablaufschritte für die Erzeugung einer eindeutigen Segmentadresse der Standardunterbrechungsbehandlungsroutine des elektronischen Systems aus 1.
BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS
Die vorliegende Erfindung betrifft ein System und ein Verfahren zur Bestimmung eines Ursprungs für einen Fehlerzustand durch Modifikation eines Segments und eines Versatzes, die zur Bildung einer effektiven Adresse einer Unterbrechungsbehandlungsroutine verwendet werden, ohne dass die effektive Adresse verändert wird.
In der folgenden Beschreibung wird eine bestimmte Terminologie verwendet, um bestimmte Merkmale oder Eigenschaften der vorliegenden Erfindung allgemein zu beschreiben. Zum Beispiel kann ein "elektronisches System" einen Computer (z.B. einen Laptop bzw. ein Notebook, einen Desktop, einen Server, einen Großrechner, etc.) oder jede andere Hardwarevorrichtung umfassen, welche die Unterbrechungsbehandlung unterstützt. "Informationen" bzw. "Daten" sind allgemein als ein oder mehrere Bits (i) Daten, (ii) Adressen und/oder (iii) Steuerung definiert. Eine "Zwischenverbindung" ist jedes Medium, das zur Informationsübertragung von einer Quelle an ein Ziel verwendet wird, wie zum Beispiel ein oder mehrere Drähte, Busse, Spurleitungen oder Faseroptik bzw. Lichtwellenleiter, sowie ein kabelloses Medium. Ein "System Executive" ist ein Softwareagent, der eine intermediäre Softwaresteuerungsschicht zwischen Hardware und einer Softwareanwendung bereitstellt. Zu den Beispielen für ein System Executive zählen unter anderem, ohne darauf beschränkt zu sein, ein Betriebssystem oder ein Basic Input/Output System (BIOS).
In folgendem Bezug auf die Abbildung aus 1 zeigt diese ein veranschaulichendes Ausführungsbeispiel eines elektronischen Systems 100, das die vorliegende Erfindung einsetzt. In dem vorliegenden Ausführungsbeispiel umfasst das elektronische System 100 ein Prozessor-Teilsystem 110, ein Speicher-Teilsystem 120 und ein Ein-Ausgabe-Teilsystem (E/A-Teilsystem) 130. Die Teilsysteme sind über einen Chipsatz 140 und eine Reihe von Zwischenverbindungen, wie etwa eine Host-Zwischenverbindung 150, eine Speicherzwischenverbindung 160 und eine E/A-Zwischenverbindung 170 miteinander verbunden.
Das Prozessor-Teilsystem 110 weist einen oder mehrere Mikroprozessoren 115₁ –115_m ("m" ist eine positive ganze Zahl) auf, die mit der Host-Zwischenverbindung 150 verbunden sind. Jeder Mikroprozessor, zum Beispiel der Mikroprozessor (μP) 115₁ , weist ein Codesegment-Speicherelement (CS-Speicherelement) 116 auf. Normalerweise handelt es sich bei dem CS-Speicherelement 116 m ein 16-Bit-Register, das ein Segment aufweist bzw. enthält. Ein "Segment" ist ein Abschnitt der Anfangsadresse eines vorbestimmten Speicherblocks, der Informationen enthält, wie etwa eine Unterbrechungsvektortabelle (IVT) 200 aus 2. Es ist jedoch möglich, dass das CS-Speicherelement 116 als eine Speichervorrichtung beliebiger Bitgröße konfiguriert werden kann.
Das Speicher-Teilsystem 120 ist über eine Speicherzwischenverbindung 160 mit dem Chipsatz 140 verbunden und weist mindestens ein Speicherelement 125 auf. Vorzugsweise handelt es sich bei dem Speicherelement 125 um einen flüchtigen Speicher, wie etwa einen dynamischen Direktzugriffsspeicher (DRAM), der ein System Executive, wie etwa ein Betriebssystem laden kann, wie zum Beispiel ein Betriebssystem auf der Basis von Windows^TM, hergestellt von der Microsoft Corporation, Redmond, Washington, USA. Es ist jedoch auch möglich, dass ein nichtflüchtiger Speicher (z.B. jede Art von Nur-Lesespeicher ("ROM"), Flash-Speicher und dergleichen) an Stelle eines flüchtigen Speichers als Speicherelement 125 verwendet werden kann. Natürlich ist es auch möglich, dass eine Speichersteuereinheit 126 in dem Speicher-Teilsystem 120 implementiert wird.
Die E/A-Zwischenverbindung 170 stellt einen Kommunikationspfad zwischen einer Mehrzahl von Peripheriegeräten 135₁ –135_n ("n" ist eine positive ganze Zahl) bereit, die in dem E/A-Teilsystem 130 enthalten sind. Die E/A-Zwischenverbindung 170 kann einen PCI-Bus (PCI als Abkürzung von Peripheral Component Interconnect), einen ISA-Bus (ISA als Abkrüzung von Industry Standard Architecture) oder eine andere Art der Busarchitektur darstellen. Es ist auch möglich, dass die E/A-Zwischenverbindung 170 als einzelner Bus dargestellt ist, wobei sie jedoch auch mehrere Busse aufweisen kann, die über eine Brückenschaltkreisanordnung miteinander verbunden sind, wobei jedes Peripheriegerät bzw. jede periphere Vorrichtung 135₁ –135_n mit mindestens einem der Mehrzahl von Bussen verbunden ist. Eine periphere Vorrichtung 135₁ , ist ein nichtflüchtiges Speicherelement, das ein anderes System Executive aufweist, bei dem es sich um einen BIOS-Code handelt. Bei den anderen peripheren Vorrichtungen kann es sich unter anderem und ohne darauf beschränkt zu sein, um, eine Massenspeichervorrichtung 135₂ (z.B. ein Festplattenlaufwerk, einen CD-ROM-Player (Compact Disc Nur-Lesespeicher-Player), einen CD-R-Player, ein digitales Bandlaufwerk, ein Floppy-Disk-Laufwerk, einen DVD-Player, etc.), eine Transceiver-Vorrichtung 135_n (z.B. eine Netzwerkschnittstellenkarte (NIC), ein Modem, etc.) und dergleichen handeln.
In folgendem Bezug auf die Abbildung aus 2 ist eine IVT 200 dargestellt, die durch ein System Executive bzw. Systemausführungsprogramm (z.B. BIOS) gemäß der vorliegenden Erfindung erzeugt wird. Bei der IVT 200 handelt es sich um eine Tabelle mit einer Mehrzahl von Einträgen 201₁ –210_r ("r" ist eine positive ganze Zahl). Jeder Eintrag entspricht einer Unterbrechung, die von dem elektronischen System 100 unterstützt wird. Gemäß der Abbildung ist jeder Eintrag 201₁ –210_r dafür zuständig, eine Abfang- bzw. Auffangadresse an einen Mikroprozessor bereitzustellen (z.B. einen Mikroprozessor 115₁ aus 1). Die Abfangadresse 220 weist ein Segment 230 und einen Versatz 240 auf, die, wenn sie kombiniert werden, eine effektive physische Adresse für eine Standardunterbrechungsbehandlungsroutine erzeugen, die von dem Speicherelement 125 aus 1 erfasst wird.
Wie dies in der Abbildung aus 3 dargestellt ist, wird in Bezug auf herkömmliche INTEL^® Mikroprozessorarchitekturen und andere kompatible Architekturen die effektive Adresse, die der Standardunterbrechungsbehandlungsroutine zugeordnet ist, durch den Mikroprozessor 115₁ aus 1 berechnet, der das Segment 230 der Abfangadresse 220 abruft. Das Segment 230 wird mit sechzehn (16) multipliziert und zu dem aus der Abfangadresse 220 erhaltenen Versatz 240 addiert. Die resultierende Summe entspricht der effektiven Adresse der Standardunterbrechungsbehandlungsroutine gemäß der Definition durch die erste Gleichung: Effektive Adresse = Segment(Routine) × 16 + Versatz(Routine) (1)
Da die effektive Adresse abhängig ist von dem Segment und dem Versatz, kann die gleichzeitige Anpassung sowohl von Segment als auch Versatz ausgeführt werden, ohne die effektive Adresse zu modifizieren. Die Manipulation dieser Faktoren bildet die effektive Adresse, die einen Mechanismus bereitstellen kann, um die Ursprünge einer umfassenden Vielzahl von Fehlerbedingungen anzuzeigen, ohne dass mehrere Standardunterbrechungsbehandlungsroutinen erforderlich sind.
In Bezug auf die Abbildung aus 4 zeigt diese ein Flussdiagramm einer Technik zur Vorbereitung der IVT aus der Abbildung aus 2. Zuerst wird eine Adresse der Standardunterbrechungsbehandlungsroutine bestimmt, da diese Adresse für alle Prozeduren in dem System Executive allgemein bekannt ist, ebenso wie alle Subroutinen, die mit dem System Executive verknüpft sind. Im Besonderen weist der frühe Initialisierungscode (der für die Einrichtung der IVT verwendet wird) Zugriff auf die Adresse der Standardunterbrechungsbehandlungsroutine auf, so dass permutierte Versionen dieser Adresse erzeugt werden (Schritt 300). Zur deutlicheren Darstellung wird diese Adresse, die der Standardunterbrechungsbehandlungsroutine zugeordnet ist, als Abfangadresse "TRAP_ADDR" bezeichnet.
Als nächstes wird ein Indexparameter ("IDX" genannt) anfänglich auf einen vorbestimmten Wert gesetzt (Schritt 310). Dieser vorbestimmte Wert stellt eine Eintragsnummer dar, von der die Indexierung der Einträge der IVT beginnt. Dieser vorbestimmte Wert wird (i) geprüft, um sicherzustellen, dass er weiterhin innerhalb eines gegebenen Bereichs liegt, der der Anzahl der Einträge der IVT entspricht, und (ii) modifiziert (d.h. heraufgesetzt oder herabgesetzt), = nachdem das Segment und der Versatz, die in dem jeweiligen indexierten Eintrag gespeichert sind, verändert worden sind (Schritte 320 und 350). Als Folge dessen fungiert IDX als Zähler.
Bevor der vorbestimmte Wert von IDX modifiziert wird, wird der Wert von TRAP_ADDR in dem indexierten Eintrag der IVT 200 aus 2 verändert, indem ein erster dynamischer vorbestimmter Wert zu einem ersten Abschnitt von TRAP_ADDR addiert und ein zweiter vorbestimmter Wert von einem zweiten Abschnitt von TRAP_ADDR subtrahiert wird (Schritte 330 und 340). Im Besonderen wird der erste Abschnitt (z.B. das Segment) verändert, um einen eindeutigen Wert zu erzeugen, indem ein dynamischer Wert (IDX × 16) zu dem aktuellen Wert addiert wird. Als Folge dessen unterscheidet sich der Inhalt jedes Eintrags der IVT von dem Inhalt anderer Einträge, da IDX für jeden Eintrag eindeutig ist. Somit kann die erste Berechnung des eindeutigen Segments, das mit dem ersten Byte eines Vier-Byte-Eintrags beginnt, durch die folgende zweite Gleichung dargestellt werden: MEM[IDX × 4 + 0] = SEG(TRAP_ADDR) + (IDX × 16) (2).
Als nächstes wird der zweite Abschnitt (z.B. der Versatz) verändert, um den Effekten der Veränderung des Segments entgegenzuwirken. Dies stellt sicher, dass die effektive Adresse konstant bleibt, ohne Modifikation der internen Berechnungen (siehe erste Gleichung), so dass die effektive Adresse der Standardunterbrechungsbehandlungsroutine erzeugt wird. Gemäß dem vorstehend beschriebenen Ausführungsbeispiel würde der eindeutige Versatz um IDX × 256 reduziert, da eine Verschiebung um vier Bits des Segments (effektiv ein 20-Bit-Wert) einer 8-Bit-Verschiebung des Versatzes (effektiv ein 16-Bit-Wert) gleich kommt. Die Berechnung des eindeutigen Versatzes, beginnend mit dem dritten Byte des Eintrags ist in der dritten Gleichung dargestellt: MEM[IDX × 4 + 2] = VERSATZ(TRAP_ADDR) – (IDX × 256) (3).
In folgendem Bezug auf die Abbildung aus 5 sind die Verfahrensschritte für einen Fehlerzustand dargestellt. Wenn ein Fehlerzustand bzw. eine Fehlerbedingung (z.B. eine unerwartete Unterbrechung) detektiert wird, wird der Inhalt des CS-Speicherelements in ein Universalregister transportiert (Schritte 400 und 410). Danach wird der sich dann in dem Universalregister befindende Inhalt um vier Bits nach rechts verschoben (Schritt 415). Dies ist notwendig, um einen Index zu erzeugen, der eine 1:1 Abbildung zu dem IVT-Eintrag aufweist, der die störende bzw. Nebenunterbrechung verursacht hat.
Im Besonderen weist ein veranschaulichender Bereich von Eingangsunterbrechungsmerkmalen 256 Unterbrechungen auf, die unter Verwendung eines 8-Bit-Wertes (0 bis 255) codiert werden können. Durch eine Verschiebung nach rechts um vier, wird der IVT-Versatzeintrag auf praktische Weise in das wertniedrigste Byte des CS-Registers ausgerichtet. Somit normalisiert die Verschiebung nach rechts TRAP_ADDRESS auf eine 8-Bit-Zahl bzw. 8-Bit-Nummer, die eine Nebenunterbrechung eindeutig darstellt. Die 8-Bit-Nummer kann beim Prüfen bzw. Testen eines elektronischen Systems von einer herkömmlichen "Port 80h"-Karte eingesetzt werden.
Die "Port80h"-Karten werden zurzeit von PC-Herstellern und Anbietern von PC BIOS eingesetzt, um den Fortschritt von Operationen von Selbsttests nach dem Einschalten von PCs (POST) zu prüfen. Jeder Aufgabe in einem POST ist ein Codewert zugeordnet, d.h. ein 8-Bit-Wert, der in eine bestimmte E/A-Adresse geschrieben wird (z.B. die E/A-Position 80h, wobei "h" eine hexadezimale Ziffer anzeigt), und wobei dies unmittelbar vor der Ausführung einer POST-Aufgabe erfolgt. Darüber hinaus kann jede Eingangsunterbrechung an eine bestimmte E/A-Adresse geschrieben werden, um Eingangsunterbrechungen während dem Testen bzw. Prüfen des elektronischen Systems zu überwachen. Bei einem Systemausfall vor dem Hochfahren eines Betriebssystems kann somit der letzte an das System ausgegebene Codewert ebenso geprüft werden, wie die Nebenunterbrechung. Neben Port 80h-Karten können Nebenfehler auch über viele andere Arten von Aufzeichnungsmechanismen aufgezeichnet werden, wobei der Codewert zum Beispiel in einem Verlaufsprotokoll in einem nichtflüchtigen Speicher und/oder Elementen der Systemspeicher-Datenstruktur (z.B. BIOS-Datenbereich ("BDA") an einer physikalischen Adresse 0×400) aufgezeichnet werden kann, wie dies in dem Schritt 420 dargestellt ist.
Vorstehend wurden verschiedene Ausführungsbeispiele der vorliegenden Erfindung beschrieben, wobei der Fachmann auf dem Gebiet jedoch erkennt, dass auch andere Ausführungsbeispiele der Erfindung leicht vorstellbar sind, ohne dabei vom Umfang der vorliegenden Erfindung abzuweichen. Ferner wurde auf die detaillierte Ausführung allgemein bekannter Schaltkreisanordnungen und Verfahrensschritte verzichtet, um die vorliegende Erfindung nicht unnötig zu verschleiern. Die vorliegende Erfindung kann somit gemäß den Ausführungen in den folgenden Ansprüchen definiert werden.

Claims

Verfahren zur Fehlerbehandlung in einem elektronischen System, wobei das Verfahren die folgenden Schritte umfasst: das Bereitstellen einer Adresse (220) einer Softwareroutine zur Fehlerbehandlung, die zumindest beim Einschalten des elektronischen Systems verwendet wird, wobei die Adresse ein Segment (230) und einen Versatz (240) aufweist, der zur Berechnung einer effektiven Adresse der Software-Routine verwendet wird; das Ausführen einer arithmetischen Operation an dem Segment (330), um ein eindeutiges Segment zu erzeugen, das sich um eine erste Zahl von dem Segment unterscheidet; und das Ausführen einer arithmetischen Operation an dem Versatz (340), um einen eindeutigen Versatz zu erzeugen, der sich von dem Versatz um eine zweite Zahl unterscheidet, die einen Faktor der ersten Zahl darstellt, so dass die effektive Adresse unverändert bleibt.
Verfahren nach Anspruch 1, wobei der Schritt des Ausführens der Operation an dem Segment die folgenden Schritte aufweist; das Multiplizieren einer dynamischen Zahl und einer ersten statischen Zahl miteinander, zur Berechnung der ersten Zahl; und das Addieren der ersten Zahl zu dem Segment, um das eindeutige Segment zu erzeugen.
Verfahren nach Anspruch 2, wobei die dynamische Zahl eine Indexzahl darstellt, die einen Eintrag einer Unterbrechungsvektortabelle anzeigt, die eine Adresse aufweist.
Verfahren nach Anspruch 3, wobei die erste statische Zahl einer binären Darstellung von sechzehn entspricht.
Verfahren nach Anspruch 2, wobei der Schritt des Ausführens der Operation an dem Versatz die folgenden Schritte aufweist: das Multiplizieren der dynamischen Zahl und einer zweiten statischen Zahl miteinander, zur Berechnung der zweiten Zahl; und das Subtrahieren der zweiten Zahl von dem Versatz, so dass der eindeutige Versatz erzeugt wird.
Verfahren nach Anspruch 5, wobei die dynamische Zahl eine Indexzahl darstellt, die einen Eintrag einer Unterbrechungsvektortabelle anzeigt, welche die Adresse aufweist.
Verfahren nach Anspruch 6, wobei die zweite statische Zahl gleich zweihundertundsechsundfünfzig ist.
Verfahren nach Anspruch 1, wobei die Softwareroutine eine Standardunterbrechungsbehandlungsroutine umfasst.
System (100), das folgendes umfasst: ein Speicherelement (125, 135₂ ); und einen Mikroprozessor (116), der sich in Übertragungsverbindung mit dem Speicherelement befindet, wobei der Mikroprozessor in der Lage ist, ein Systemausführungsprogramm (135) zu verarbeiten, das sich in dem Speicherelement befindet, um eine Unterbrechungsvektortabelle (200) zu erzeugen, wobei jeder Eintrag der Unterbrechungsvektortabelle eine Adresse (220) mit einem Segment (230) und einem Versatz (240) aufweist, die beide zur Berechnung einer effektiven Adresse einer Standardunterbrechungsbehandlungsroutine verwendet werden können, wobei jedes Segment von einem ursprünglichen Segmentwert um einen ersten eindeutigen Wert ansteigt, während der entsprechende Versatz von einem ursprünglichen Versatzwert um einen zweiten eindeutigen Wert abnimmt, der einen Faktor des ersten eindeutigen Wertes ist, so dass die effektive Adresse der Standardunterbrechungsbehandlungsroutine unverändert bleibt.
System nach Anspruch 9, wobei das Speicherelement ein nichtflüchtiges Speicherelement umfasst, das das Systemausführungsprogramm aufweist, das ein Betriebssystem- oder einen BIOS-Code (Basic Input/Output System) aufweist.