DE69838462T2

DE69838462T2 - Verbesserte feldprogrammierbare Gatteranordnung

Info

Publication number: DE69838462T2
Application number: DE69838462T
Authority: DE
Inventors: Samuel W. Mountain View Beal; Sinan San Carlos Kaptonoglu; Jung-Cheun San Jose Lien; William Palo Alto Shu; King W. Los Altos Chan; William C. Sunnyvale Plants
Original assignee: Actel Corp
Current assignee: Microsemi SoC Corp
Priority date: 1997-02-28
Filing date: 1998-02-03
Publication date: 2008-06-12
Anticipated expiration: 2018-02-04
Also published as: DE69838462D1; EP1237280A2; EP1237281A2; US7382155B2; US20050081177A1; EP1237281A3; EP1229652A3; WO1998038741A1; EP1229652A2; US6791353B1; DE69813974D1; US20110234258A1; DE69813974T2; EP0901716B1; EP0901716A1; US6150837A; JP3926398B2; KR20000065061A; US20100244894A1; EP1229651A2

Description

Hintergrund der Erfindung
1. Gebiet der Erfindung
Diese Erfindung betrifft das Gebiet der vor Ort programmierbaren Logikbausteine (FPGAs, vom engl. Field Programmable Gate Arrays). Insbesondere betrifft sie eine Vorrichtung zum Ausweiten der Funktionalität von FPGAs durch Vorsehen eines Mittels für das Einschließen von anwender-spezifizierten Funktionen durch Einschließen eines anderen Funktionsschaltungsaufbaus auf dem integrierten Schaltungschip mit dem FPGA-Schaltungsaufbau und insbesondere mit einem solchen Schaltungsaufbau, der als maskenprogrammierbare Logikbausteinbereiche auf der integrierten Schaltung implementiert ist.
2. Stand der Technik
Eine integrierte Schaltung nutzt ein Netz aus Metallverbindungen zwischen den einzelnen Halbleiterbestandteilen, die mit standardmäßigen photolithographischen Prozessen während der Scheibenherstellung strukturiert werden. Zum Verbessern der Flexibilität der Verbindungen können mehrere Ebenen von metallisierten Leiterbildern verwendet werden.
Es ist seit langem bekannt, dass ein anwenderprogrammierbares Verbindungsverfahren oder die Herstellerprogrammierbarkeit kurz vor Lieferung niedrigere Anlagenkosten und schnellere Lieferzeit erlauben würden. Zu diesem Zweck wurden Logikbausteinschaltungen entwickelt.
Eine Logikbausteinschaltung ist eine Anordnung unspezifischer Torschaltungen mit unspezifischen Verdrahtungskanälen. Zum Implementieren einer bestimmten Schaltungsfunktion wird die Schaltung in die Anordnung abgebildet und die Verdrahtungskanäle und geeigneten Verbindungen werden zum Implementieren der erforderlichen Schaltungsverbindungen, die die Schaltungsfunktion bilden, programmiert.
Eine Logikbausteinschaltung kann zum Implementieren praktisch jeder Funktionsgruppe programmiert werden. Eingangssignale werden von der programmierten Schaltung verarbeitet, um die erwünschte Gruppe von Ausgaben zu erzeugen. Solche Eingaben fließen von dem System des Anwenders durch Eingangspuffer, dann durch die Schaltung und schließlich mittels Ausgangspuffer wieder aus dem System des Anwenders heraus. Solche Puffer bieten beliebige oder alle der folgenden Eingangs-/Ausgangsfunktionen (I/O): Spannungsverstärkung, Stromverstärkung, Pegelumsetzung, Verzögerung, Signalentkoppelung oder Hysterese.
Wenn die Verdrahtungskanäle und geeigneten Verbindungen von dem Hersteller nach den Konstruktionsmasken programmiert werden, dann wird die Logikbausteinschaltung als maskenprogrammierbarer Logikbaustein bezeichnet.
Wenn die Verdrahtungskanäle und geeigneten Verbindungen von dem Anwender gemäß programmierbaren Schaltungselementen programmiert werden, dann wird die Logikbausteinschaltung als FPGA bezeichnet.
Es gibt im Wesentlichen zwei Konfigurationen von programmierbaren Schaltungselementen, die genutzt werden, um dem Anwender Flexibilität beim Programmieren des FPGA zu bieten. In der ersten Konfiguration, die zum Beispiel durch EI Gamal, et al. in dem U.S. Patent Nr. 4,758,745 offenbart wird, kann der FPGA von dem Anwender dauerhaft programmiert werden. In der zweiten Konfiguration, die zum Beispiel durch Freeman in dem U.S. Patent Nr. 4,870,302 offenbart wird, kann der FPGA von dem Anwender veränderlich programmiert werden.
Im Vergleich bietet ein maskenprogrammierbarer Logikbaustein höhere Funktionalität und Leistung und eine effizientere Platznutzung, während ein FPGA geringere Konstruktionskosten und größere Anwenderflexibilität bietet. Ferner kann ein maskenprogrammierbarer Logikbaustein eine Auswahl an I/O-Funktionen und häufig bei höherer Geschwindigkeit als ein FPGA bieten. Eine andere dedizierte Funktionsschaltung kann ebenfalls höhere Funktionalität und Leistung als ihre aus FPGA-Komponenten konfigurierte Entsprechung bieten.
Das Nebeneinanderbestehen eines FPGA und eines maskenprogrammierbaren Logikbausteins in einer Vorrichtung, die von dem Anwender programmiert werden kann, wird in dem technischen IBM-Offenbarungsbulletin, Band 38, Nr. 4, April 1995, Seite 499 XP002042363 „Mixture of Field and Factory Programmed Logic Cells in a Single Device", offenbart. Khan U.R. et al: „FPGA architectures for ASIC hardware emulators", ASIC Conference and Exhibit, 1993. Proceedings of the sixth annual IEEE International Conference, Rochester, NY, USA, 27. Sept. – 1. Okt. 1993, Seiten 336–340, XP010144144 ISBN: 0-7803-1375-5, offenbart die Verwendung von „Wegen mit geringem Laufzeitunterschied und hoher Ausgangslast" zum Verbessern der Datenwege in FPGAs.
Aufgaben und Vorteile der Erfindung
Demgemäß besteht eine Aufgabe der vorliegenden Erfindung darin, einen verbesserten FGA vorzusehen, der die Funktionalität, Leistung und Effizienz eines maskenprogrammierbaren Logikbausteins bieten kann, während die niedrigeren Konstruktionskosten und die Anwenderflexibilität eines FPGA erhalten bleiben.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, einen FPGA mit den von einem maskenprogrammierbaren Logikbaustein gebotenen verbesserten Eingangs-/Ausgangsfähigkeiten vorzusehen.
Eine noch andere Aufgabe der vorliegenden Erfindung besteht darin, die integrierte Schaltungstechnologie von FPGAs mit der eines anderer Funktionsschaltungsaufbaus auf dem gleichen integrierten Schaltungschip zu kombinieren.
Diese und viele andere Aufgaben und Vorteile der vorliegenden Erfindung werden für den Durchschnittsfachmann bei Heranziehen der Zeichnungen und der folgenden Beschreibung der Erfindung offensichtlich.
Kurzdarlegung der Erfindung
Erfindungsgemäß wird wie in Anspruch 1 beansprucht ein verbesserter FPGA offenbart. Ein Bereich eines integrierten Schaltungschips umfasst einen dedizierten Funktionsschaltungsaufbau oder maskenprogrammierbaren Schaltungsaufbau zum Vorsehen von kritischen Schaltungsfunktionen, die die unter Verwendung nur von vor Ort programmierbaren Herstellungsverfahren nicht angemessen oder kosteneffektiv. implementiert werden können.
Eine erfindungsgemäße integrierte FPGA-Schaltung umfasst mehrere Logikzellen oder Logikmodule, die in einer Anordnung oder Matrix platziert sind. Die Anordnung weist eine Gruppe von vertikalen Verdrahtungskanälen und eine Gruppe von horizontalen Verdrahtungskanälen auf, die von dem Anwender zum Verbinden der verschiedenen Logikzellen programmiert werden, um die erforderlichen Logikfunktionen zu implementieren.
Die Verbindungen zu den Verdrahtungskanälen werden von anwenderprogrammierbaren Verbindungselementen hergestellt, die an der Schnittstelle von beliebigen zwei zu verbindenden Drähten angeordnet sind. Zum Herstellen einer Verbindung wird das anwenderprogrammierbare Verbindungselement programmiert, was zu einer elektrischen Verbindung geringer Impedanz zwischen den beiden Drähten führt. Es können verschiedene Arten von anwenderprogrammierbaren Verbindungselementen wie Antifuses, Pass-Transistoren, Speicherelemente, nichtflüchtigem Speicher einschließlich Flash, EEPROMs und EPROMS, in der erfindungsgemäßen Architektur verwendet werden.
Um eine effizientere Nutzung der Verdrahtungskanäle zu bieten, werden mehrere dieser programmierbaren Elemente zum Segmentieren der vertikalen und horizontalen Kanäle in kürzere Drahtlängen verwendet. Diese Segmente können miteinander verbunden werden, um durch Programmieren der programmierbaren Elemente längere Drahtverbindungen zu bilden, oder können unverändert bleiben, um unabhängige Segment-Drahtlängen vorzusehen und das mehrfache Verwenden der gleichen Verdrahtungskanalposition für verschiedene Schaltungsverbindungen zu ermöglichen.
Der Programmierschaltungsaufbau ist typischerweise am Rand der Anordnung angeordnet. Programmier- und Anschlussflexibilitätsinformationen werden in die Programmierschaltung verschoben, und geeignete elektrische Spannungen werden zum Bewirken der erwünschten Verbindungsstrukturen angelegt. Die gleichen vertikalen und horizontalen Kanäle, die für Verdrahtungskanäle bei Normalbetrieb verwendet werden, können zum Programmieren der verschiedenen Verbindungen und zum Vorsehen eines vollständigen Tests der Anordnungsmodule und Verdrahtungswege verwendet werden. Alternativ kann ein direktes Programmieren einzelner Elemente durchgeführt werden. Die verschiedenen Schaltungen und Prozesse zum Programmieren von anwenderprogrammierbaren Verbindungselementen sind auf dem Gebiet gut bekannt und sind nicht Teil der vorliegenden Erfindung. Einzelheiten der Programmierung werden hier nicht erläutert, um ein unnötiges Komplizieren der Offenbarung zu vermeiden.
Die in dem FPGA-Bereich der Anordnung verwendeten Logikmodule können universelle Logikelemente sein, die bei der Implementierung von Direktzugriffslogikfunktionen, die durch die Verwendung ausgewählter anwenderprogrammierbarer Elemente festgelegt werden, sehr effizient sind. Der Durchschnittsfachmann wird erkennen, dass zahlreiche unterschiedliche Module zur Verfügung stehen.
Mindestens ein Bereich der Anordnung ist nicht von Logikmodulen belegt, sondern umfasst stattdessen einen anderen Schaltungsaufbau. In einer Ausführung der Erfindung umfasst der andere Schaltungsaufbau eine maskenprogrammierbare Schaltung, beispielsweise einen maskenprogrammierbaren Logikbaustein. Andere spezifische Ausführungen der Erfindung umfassen Schaltungen wie Analog-Blöcke (A/D, D/A, Spannungsreferenz, Operationsverstärker, Komparatoren, PLL, DPLL, DLL, Kristalloszillatoren), spezialisierte digitale Blöcke (SRAM, DRAM, ROM, PROM, EPROM, EEPROM, FIFO, Multiplexer, Mikroprozessoren, eingebettete Steuerungen, ALU, Gleitpunktprozessor, DSP, Feldrechner) und spezialisierte I/O-Funktionen (GTL, PECL, LVDS, Bus-Steuerungen für PCI, ISDA, EISA, RAMBUS, etc., Netzwerk-Sender-Empfänger, serielle Hochgeschwindigkeitsverbindungen).
Ein Schnittstellenschaltungsaufbau ermöglicht das Herstellen von Verbindungen zwischen der maskenprogrammierbaren Schaltung, den Logikmodulen in der Anordnung und einem I/O-Schaltungsaufbau, der an I/O-Kontaktstifte auf der integrierten Schaltung anbindet Nach einer Ausgestaltung der vorliegenden Erfindung sind eine oder mehrere Logikmodulstellen an oder nahe der Schnittstelle zwischen dem FPGA-Bereich und dem maskenprogrammierbaren Bereich der integrierten Schaltung durch Schnittstellenschaltungen zum Herstellen von Verbindungen zwischen dem FPGA-Bereich und dem maskenprogrammierbaren Bereich der integrierten Schaltung belegt.
Der Endnutzer wählt aus einem breiten Bereich an Funktionen und spezifiziert sie gegenüber dem Hersteller. Der Hersteller wiederum programmiert einige Funktionen mit Hilfe von maskenprogrammierbaren Verfahren in die integrierte Schaltung, wobei es dem Anwender überlassen bleibt, andere Funktionen unter Verwendung des vor Ort programmierbaren Bereichs der integrierten Schaltung in die integrierte Schaltung zu programmieren.
In einer erfindungsgemäßen Ausführung enthält der maskenprogrammierbare Bereich der integrierten Schaltung einen Logikbaustein zum Implementieren eines breiten Bereichs an Funktionen. Der maskenprogrammierbare Logikbaustein ist mittels eines Schaltungsschnittstellenbereichs der integrierten Schaltung mit dem FPGA verbunden. Die Schaltungsschnittstelle kann entweder maskenprogrammierbare oder vor Ort programmierbare Schaltungen zum Steuern und Verarbeiten der Signale enthalten, die von und zu sowohl dem maskenprogrammierbaren Logikbaustein als auch dem FPGA fließen. Der maskenprogrammierbare Logikbaustein, der FPGA und die Schaltungsschnittstelle sind alle mit einem I/O-Bereich der integrierten Schaltung verbunden. Der I/O-Bereich der integrierten Schaltung kann entweder maskenprogrammierbare oder vor Ort programmierbare Schaltungen zum Steuern und Verarbeiten der Signale enthalten, die von externen Quellen in die integrierte Schaltung fließen oder aus der integrierten Schaltung zu externen Quellen fließen.
In einer alternativen erfindungsgemäßen Ausführung enthält der maskenprogrammierbare Bereich der integrierten Schaltung I/O-Schaltungen zum Implementieren eines breiten Bereichs an Funktionen zum Steuern und Verarbeiten der Signale, die von externen Quellen in die integrierte Schaltung fließen oder aus der integrierten Schaltung zu externen Quellen fließen. Die maskenprogrammierbaren I/O-Schaltungen sind mittels eines Schaltungsschnittstellenbereichs der integrierten Schaltung mit dem FPGA verbunden. Die Schaltungsschnittstelle kann entweder maskenprogrammierbare oder vor Ort programmierbare Schaltungen zum Steuern und Verarbeiten der Signale enthalten, die von und zu dem FPGA fließen. Sowohl die Schaltungsschnittstelle als auch der FPGA können auch direkt Signale von externen Quellen erhalten oder Signale an diese senden.
Der Fachmann wird die allgemeine Anwendbarkeit des maskenprogrammierbaren verbesserten FPGA, der hierin offenbart wird, bei anderen Arten von Schaltungen, sowohl analog als auch digital, erkennen.
Kurzbeschreibung der Zeichnungen
1 ist ein Blockdiagramm einer bevorzugten erfindungsgemäßen Ausführung mit sowohl einem FPGA-Bereich als auch einem maskenprogrammierbaren Logikbausteinbereich.
2 ist ein Blockdiagramm einer bevorzugten erfindungsgemäßen Ausführung einer Schnittstellenschaltung, die zwischen dem FPGA-Bereich, dem maskenprogrammierbaren Bereich und einem I/O-Treiber der integrierten Schaltung angeordnet ist.
3 ist ein schematisches Diagramm einer derzeit bevorzugten Ausführung der Schnittstellenschaltung von 2.
4 ist ein Blockdiagramm einer erfindungsgemäßen Ausführung mit sowohl einem FPGA-Bereich als auch einem maskenprogrammierbaren Logikbausteinbereich, wobei eine veranschaulichende I/O-Routing-Anordnung gezeigt wird.
Beschreibung der bevorzugten Ausführungen
Der Durchschnittsfachmann wird erkennen, dass die folgende Beschreibung der vorliegenden Erfindung lediglich veranschaulichend ist und in keiner Weise einschränkend sein soll. Für einen Fachmann sind andere Ausführungen der Erfindung bei Prüfung der enthaltenen Offenbarung nahe liegend.
Unter Bezug zunächst auf 1 wird ein Blockdiagramm einer bevorzugten Ausführung einer verbesserten integrierten FPGA-Schaltung 10 gezeigt. Die integrierte Schaltung 10 wird eine Reihe von Blöcken umfassend gezeigt. Die Anzahl, Größe und Position der Blöcke, die in 1 gezeigt werden, ist für die erfindungsgemäße Arbeitsweise nicht ausschlaggebend, und die in 1 gezeigte Anordnung dient nur dem Zweck der Veranschaulichung. Der Durchschnittsfachmann wird erkennen, dass eine großen Anzahl alternativer Implementierungen möglich sind, die innerhalb des Schutzumfangs der vorliegenden Erfindung enthalten sind.
Zunächst enthält die integrierte Schaltung 10 einen FPGA-Bereich 12. Der FPGA 12 umfasst eine Anordnung von Logikfunktionsmodulen und unspezifischen Verdrahtungskanälen, die miteinander und mit dem I/O der integrierten Schaltung 10 mittels anwenderprogrammierbarer Verbindungselemente verbindbar sind, wie auf dem Gebiet bekannt ist. Der Endanwender kann den FPGA 12 so konfigurieren, dass er einen breiten Bereich an Funktionen in der integrierten Schaltung 10 ausführt. Die verwendeten Verfahren zum Implementieren anwenderdefinierter Funktionen, die einen FPGA einsetzen, sind dem Durchschnittsfachmann gut bekannt und werden hierin nicht näher offenbart.
Zudem umfasst die integrierte Schaltung 10 Bereiche 14 und 16 anderen Schaltungsaufbaus. Zur Offenbarung der hierin offenbarten veranschaulichenden Ausführung ist der andere Schaltungsaufbau ein maskenprogrammierbarer Logikbaustein. Der Durchschnittsfachmann wird aus dieser Offenbarung erkennen, dass viele andere Arten von Schaltungsaufbau in den Bereichen 14 und 16 vorbehaltlich lediglich von Kompatibilität mit dem FPGA-Herstellungsprozess verwendet werden können. Die Anzahl anderer Arten von Schaltungsfunktionen, die in den Bereichen 14 und 16 eingesetzt werden könnten, ist somit praktisch unbegrenzt. Der Durchschnittsfachmann wird auch nachvollziehen, dass, auch wenn in dem Blockdiagramm von 1 zwei Bereiche 14 und 16 gezeigt werden, ein solcher Bereich oder mehr als zwei Bereiche in eine erfindungsgemäße integrierte Schaltung integriert werden könnten.
Die maskenprogrammierbaren Logikbausteine in den Bereichen 14 und 16 umfassen eine Anordnung von unspezifischen Toren mit unspezifischen Verdrahtungskanälen. Während der Herstellung werden diese Tore in den maskenprogrammierbaren Logikbausteinbereichen 14 und 16 miteinander verbunden, um beliebige Funktionen aus einem breiten Bereich von Funktionen in der integrierten Schaltung 10 zu implementieren. Die in die maskenprogrammierbaren Logikbausteinbereiche 14 und 16 programmierten Funktionen werden im Allgemeinen von einem Anwender vorgegeben oder spiegeln eine Industrienorm wieder. Die zum Implementieren von Funktionen unter Verwendung eines maskenprogrammierbaren Logikbausteins verwendeten Verfahren sind dem Durchschnittsfachmann gut bekannt und werden hierin nicht weiter offenbart.
Die integrierte Schaltung 10 umfasst einen Schnittstellenbereich 18. Der Schnittstellenbereich 18 umfasst eine beliebige Anzahl und Auswahl an Elementen, die zwischen dem FPGA-Bereich 12, den maskenprogrammierbaren Logikbausteinbereichen 14 und 16 und dem I/O der integrierten Schaltung 10 eine Verbindung herstellen. Die Schaltungsschnittstellenelemente können so einfach wie eine Direktverbindung zwischen dem FPGA-Bereich 12 und den maskenprogrammierbaren Logikbausteinbereichen 14 und 16 oder so kompliziert wie ein Logikmodul sein, das die Verbindung zwischen dem FPGA-Bereich 12 und den maskenprogrammierbaren Logikbausteinbereichen 14 und 16 steuert und/oder konditioniert. Die Wahl von Schaltungsschnittstellenelementen wird im Allgemeinen durch die Natur des in den Bereichen 14 und 16 und in dem FPGA-Bereich 12 angeordneten Schaltungsaufbaus bestimmt. Die zum Implementieren der Schaltungsschnittstellenelemente verwendeten Verfahren werden zum Teil durch die zum Implementieren der Funktionen in dem FPGA 12 und dem maskenprogrammierbaren Logikbaustein 14 verwendeten Verfahren vorgegeben. Die zum Implementieren der Schaltungsschnittstellenelemente verwendeten Verfahren sind dem Durchschnittsfachmann gut bekannt und werden hierin nicht weiter offenbart.
Ein verteiltes Vorgehen wird bevorzugt für die Anordnung der I/O-Verbindungen an den Bereichen 14 und 16 durch die Matrix von Logikmodulen in der zum Konfigurieren des FPGA-Bereichs 12 der integrierten Schaltung 10 verwendeten Software-Bibliothek ergriffen. Bei manchen Implementierungen sind feste Positionen, d.h. Logikmodule, so definiert, dass sie so gleichmäßig, wie die Schaltungsanordnung es zulässt, mit den Bereichen 14 und 16 verbindbar sind.
Die integrierte Schaltung 10 umfasst auch einen I/O-Abschnitt 20. Der I/O-Abschnitt 20 sieht die erforderlichen Elemente zur Verbindung zwischen der integrierten Schaltung 10 und anderen Komponenten in einem externen System vor. Während der I/O-Abschnitt 20 an einer einzigen Stelle in dem Blockdiagramm von 1 gezeigt wird, wird der Durchschnittsfachmann erkennen, dass der I/O 20 für effiziente Nutzung über dem Bereich des Chips, auf dem die integrierte Schaltung 10 hergestellt ist, verteilt sein kann.
Die physikalische Verbindung mit dem externen Anwender wird durch Kontaktflecken 22a, 22b, 22c und 22d vorgesehen. Ein Durchschnittsfachmann wird erkennen, dass die Anzahl und Position der Kontaktflecken 22a, 22b, 22c und 22d je nach der bestimmen Anwendung, die für den erfindungsgemäßen Betrieb erforderlich ist, breit variieren kann.
Die Kontaktflecken 22a, 22b, 22c und 22d sind mit dem I/O-Abschnitt 20 verbunden. Der I/O-Abschnitt 20 ist mit der I/O-Schnittstelle 24 verbunden, die eine beliebige Anzahl und Auswahl an maskenprogrammierbaren und/oder vor Ort programmierbaren Elementen umfasst, die zwischen dem externen Anwender und einem oder allen aus: FPGA-Bereich 12, maskenprogrammierbaren Logikbausteinbereichen 14 und 16 und der an der integrierten Schaltung 10 befindlichen Schaltungsschnittstelle 18 eine Verbindung vorsieht. Die I/O-Schnittstellenelemente können so einfach wie eine Direktverbindung zwischen dem externen Anwender und der integrierten Schaltung 10 oder so kompliziert wie ein Logikmodul, das die Verbindung zwischen dem externen Anwender und der integrierten Schaltung 10 steuert und/oder konditioniert, sein. Die Wahl der I/O-Schnittstellenelemente wird im Allgemeinen von dem Anwender vorgegeben oder spiegelt eine Industrienorm wieder. Die zum Implementieren der I/O-Schnittstellenelemente verwendeten Verfahren sind dem Durchschnittsfachmann gut bekannt und werden hierin nicht weiter offenbart.
Die Leistungs- und Funktionalitätssteigerung des in 1 gezeigten maskenprogrammierbaren verbesserten FPGA ist solcher Art, dass ein breiter Anwendungsbereich möglich ist. Einige spezifische Anwendungen werden nun offenbart, sie stellen aber keineswegs den gesamten Umfang der Anwendungen dar, die innerhalb der vorliegenden Erfindung möglich sind.
Zum Beispiel können Dreizustandspuffer in die Schaltungsschnittstelle 18 entweder durch vor Ort programmierbare oder maskenprogrammierbare Verfahren programmiert werden. Diese Dreizustandspuffer können dann während eines Test- oder Normalbetriebs nach Bedarf zum Isolieren des FPGA-Bereichs 12 von dem maskenprogrammierbaren Logikbaustein 14 und/oder umgekehrt verwendet werden.
Alternativ können Transistoren wie Hochspannungs-Pass-Gates in die Schaltungsschnittstelle 18 programmiert und zur Isolierung verwendet werden. In jedem Fall kann der Zustand der Isolierung von dem externen Anwender durch den I/O-Abschnitt 20 durch gezieltes Ein- oder Ausschalten der Isolierung ermittelt werden.
Eine andere Nutzung für einen der maskenprogrammierbaren Logikbausteinbereiche 14 oder 16 besteht darin, ihn als Dechiffrierungsschaltung zu konfigurieren. Diese Dechiffrierungsschaltung empfängt verschlüsselte Konfigurationsdaten von dem externen Anwender, entschlüsselt diese Daten und leitet die entschlüsselten Daten weiter zum FPGA-Bereich 12. Der Durchschnittsfachmann wird erkennen, dass zu diesem Zweck der maskenprogrammierbare Logikbausteinbereich 14 oder 16 als eine von zahlreichen bekannten Dechiffrierungsschaltungen ausgelegt werden kann.
Wenn einer der maskenprogrammierbaren Logikbausteinbereiche 14 oder 16 als Dechiffrierungsschaltung ausgelegt wurde, wird der FPGA-Bereich 12 der integrierten Schaltung mit einer Konfigurationssteuerschaltung programmiert, die die entschlüsselten Konfigurationsdaten empfängt und sie zum Konfigurieren der programmierbaren Elemente des FPGA 12 nutzt, um die von dem externen Anwender gewünschte Funktion auszuführen. Auf diese Weise kann die Konfiguration des FPGA 12 mit Ausnahme der Personen, die die verschlüsselten Konfigurationsdaten erzeugt haben, vertraulich gehalten werden. Dies ist insbesondere nützlich, wenn der FPGA 12 eines der bekannten durch Anwender umprogrammierbaren Verbindungselemente einsetzt.
Die Fähigkeit zum Umprogrammieren der veränderlich programmierbaren Schaltungselemente in dem FPGA 12 ist eine andere Nutzung, wofür die maskenprogrammierbaren Logikbausteinbereiche 14 und 16 programmiert werden können. Zunächst ermöglicht dies das Ändern einer von dem FPGA-Bereich 12 ausgeführten Funktion basierend auf festgelegten Kriterien. Zum anderen ermöglicht dies das Programmieren des FPGA-Bereichs 12 in solcher Art, dass eine von dem maskenprogrammierbaren Logikbaustein 14 ausgeführte Funktion geändert wird.
Zusätzlich zum Umprogrammieren des FPGA 12 können die maskenprogrammierbaren Logikbausteinbereiche 14 und 16 mit einer eingebauten Testfolge zum Testen des FPGA 12 auf Anweisung des externen Anwenders oder automatisch bei Start programmiert werden. Dem Durchschnittsfachmann sind zahlreiche Testschaltungen dieser Art bekannt.
Die maskenprogrammierbaren Logikbausteinbereiche 14 und 16 können auch eingesetzt werden, um eine standardisierte Schnittstelle zwischen dem externen Anwender und dem FPGA 12 vorzusehen. Zunächst können die maskenprogrammierbaren Logikbausteinbereiche 14 und 16 Busschnittstellenfunktionen wie PCI, VME oder USB ausführen. Zum anderen können die maskenprogrammierbaren Logikbausteinbereiche 14 und 16 Funktionen eines lokalen Netzwerks (LAN) wie Ethernet, Frame Relay und ATM ausführen.
Eine andere Nutzung für einen der maskenprogrammierbaren Logikbausteinbereiche 14 und 16 ist das Auslegen als Mikroprozessor oder eingebettete Steuerung, in Form einer der zahlreichen beliebten Bauarten, die in der Industrie zum Einsatz kommen.
Erfindungsgemäß ist der FPGA 12 mit einer hohen Ausgangslast programmiert, die maskenprogrammierbaren Logikbausteinbereiche 14 und 16 sind mit einem Takttreiber mit hohem Antrieb und geringem Laufzeitunterschied programmiert. Takttreiberstufen mit geringem Laufzeitunterschied sind auf dem Gebiet gut bekannt.
Der zum Erzeugen und Programmieren des in 1 gezeigten maskenprogrammierbaren verbesserten FPGA verwendete Prozess beruht auf einer Kombination von Verfahren, die dem Durchschnittsfachmann gut bekannt sind. Der allgemeine Prozess wird nachstehend umrissen.
Zunächst wird der allgemeine Bedarf ermittelt, dem die integrierte Schaltung 10 entsprechen soll. Dies kann ausschließlich auf Spezifikationen, die von einem Anwender oder einer Anwendergruppe geliefert werden, oder auf einer Entscheidung, die allein vom Hersteller beruhend auf Marktanalyse getroffen wird, beruhen.
Als Nächstes legt der Hersteller die Einzelheiten der integrierten Schaltung 10 fest, wobei er sicherstellt, dass so viel Flexibilität wie möglich zugestanden wird. Dies umfasst das Auswählen der relativen Größen der Blöcke der integrierten Schaltung 10 und der Logikschaltungen, die in jedem Block zur Verfügung stehen. Dann fertigt der Hersteller die integrierte Schaltung 10 und programmiert mit Hilfe von maskenprogrammierbaren Verfahren einige Funktionen in die integrierte Schaltung 10. Diese Funktionen können so einfach wie eine Verbindung oder so kompliziert wie eine Standardschnittfläche oder ein Mikroprozessor sein.
Die integrierte Schaltung 10 wird dann entweder zum Anwender geliefert, der mit Hilfe der anwenderprogrammierbaren Verbindungselemente zusätzliche Funktionen in die integrierte Schaltung 10 programmiert. Der Durchschnittsfachmann wird erkennen, dass der Schritt des Maskenprogrammierens entsprechend individuellen Anwenderspezifikationen ausgeführt werden könnte. Das Ergebnis der Programmierung ist eine integrierte Schaltung 10, die eine Schaltung enthält, die eine verbesserte, vom Anwender festgelegte Funktion ausführt.
Wenn die integrierte Schaltung 10 umkonfigurierbare anwenderprogrammierbare Elemente umfasst, kann die Endkonfiguration der integrierten Schaltung entweder durch den Hersteller oder durch den Anwender geändert werden, und die sich ergebende Funktion kann ebenfalls geändert werden. Dies führt zu einer flexibleren integrierten Schaltung.
Nach einer anderen Ausgestaltung der vorliegenden Erfindung können die Bereiche 14 und 16 so programmiert werden, dass sie durch deren Konfigurieren in einer aus einer Reihe vorab festgelegter Betriebsarten arbeiten. In einer Programmierbetriebsart können ein oder mehrere I/O-Kontaktstifte der integrierten Schaltung zum Konfigurieren der Funktion der Bereiche 14 und 16 verwendet werden. In einer Betriebsart können diese I/O-Kontaktstifte für normale I/O-Funktionen verwendet werden. Den I/O-Kontaktstiften duale Funktionen zuzuweisen ist auf dem Gebiet gut bekannt.
Zudem können die Bereiche 14 und 16 deaktiviert werden, was einen Verkauf der integrierten Schaltung allein als FPGA ermöglicht. Wenn diese Bereiche von der Programmiersoftware als nicht vorhanden erkannt werden, erscheint kein Schaltungsaufbau in der die integrierte Schaltung beschreibenden Verbindungsliste.
Unter Bezug nun auf 2 wird ein Blockdiagramm einer bevorzugten Ausführung einer erfindungsgemäßen Schnittstellenschaltung 30 zur Verwendung zwischen dem FPGA-Bereich 12, einem der maskenprogrammierbaren Bereiche 14 oder 16 und einem I/O-Treiber 32 der integrierten Schaltung dargestellt. Die Schnittstellenschaltung 30 kann für jeden I/O-Kontaktstift 34 verwendet werden, der direkten Zugriff auf die maskenprogrammierbaren Bereiche 14 oder 16 hat.
Der I/O-Pad 34 wird abhängig davon, ob der I/O-Pad 34 als Eingang oder als Ausgang der integrierten Schaltung 10 dient, von der Padtreiberschaltung 32 angesteuert oder steuert diese an. Wie für den Durchschnittsfachmann ersichtlich ist, umfasst die Padtreiberschaltung 32 einen bidirektionalen Puffer mit einem Eingangspuffer 38 und einem Ausgangspuffer 40, der für drei Zustände ausgelegt ist. Die drei Signalleitungen, die der Padtreiberschaltung 32 zugeordnet sind, sind die Padeingangsleitung (PI) 42, die Padausgangsleitung (PO) 44 und die Padaktivierungsleitung (PE) 46. Die PI-Leitung 42 befördert Eingangssignale vom Ausgang des Eingangspuffers 38, die PO-Leitung 44 befördert Ausgangssignale zum Eingang des Ausgangspuffers 40 und die PE-Leitung 46 ist die Dreizustandssteuerung für den Ausgangspuffer 40. Die Arbeitsweise der Padtreiberschaltung 32 ist auf dem Gebiet gut bekannt.
Erfindungsgemäß sieht die Schnittstellenschaltung 30 eine Möglichkeit vor, die Padtreiberschaltung 32 mit sowohl dem FPGA-Bereich 12 als auch den maskenprogrammierbaren Bereichen 14 oder 16 der integrierten Schaltung 10 kommunizieren zu lassen. Jeder von FPGA-Bereich 12 und maskenprogrammierbaren Bereichen 14 oder 16 weist drei ihm zugeordnete Signalleitungen auf. Der FPGA-Bereich 12 hat eine Signaleingangsleitung (FI) 48, eine Signalsausgangsleitung (FO) 50 und eine Signalaktivierungsleitung (FE) 52. Die FI-Leitung 48 befördert Eingangssignale in den FPGA-Bereich 12, die FO-Leitung 50 befördert Ausgangssignale von dem FPGA-Bereich 12 und die PE-Leitung 52 ist eine Dreizustandsteuerleitung. Die maskenprogrammierbaren Bereiche 14 und 16 haben drei ihnen zugeordnete Signalleitungen: die Signaleingangsleitung (GI) 54, die Signalausgangsleitung (GO) 56 und die Signalaktivierungsleitung (GE) 58. Die GI-Leitung 54 befördert Eingangssignale in den maskenprogrammierbaren Bereich 14 oder 16, die GO-Leitung 56 befördert Ausgangssignale von dem maskenprogrammierbaren Bereich 14 oder 16 und die GE-Leitung 58 ist eine Dreizustandsteuerleitung. Der Durchschnittsfachmann wird erkennen, dass eine Schnittstelle 30 für jeden I/O der integrierten Schaltung 10 vorgesehen werden kann.
Unter Bezug nun auf 3 wird ein schematisches Diagramm einer derzeit bevorzugten Ausführung der Schnittstellenschaltung 30 von 2 dargestellt. Ein erster Multiplexer 60 weist einen von einem Steuersignal Q0 angesteuerten Steuereingang, einen von dem FE-Signal angesteuerten ersten Dateneingang, einen von dem GE-Eingangssignal angesteuerten zweiten Dateneingang und einen das PE-Signal darstellenden Ausgang auf. Ein zweiter Multiplexer 62 weist einen von einem Steuersignal Q0 angesteuerten Steuereingang, einen von dem FO-Signal angesteuerten ersten Dateneingang, einen von dem GO-Eingangssignal angesteuerten zweiten Dateneingang und einen das PO-Signal darstellenden Ausgang auf. Ein dritter Multiplexer 64 weist einen Steuereingang, einen von dem PI-Signal angesteuerten ersten Dateneingang, einen von dem GO-Eingangssignal angesteuerten zweiten Dateneingang und einen das FI-Signal darstellenden Ausgang auf. Ein vierter Multiplexer 66 weist einen Steuereingang, einen von dem PI-Signal angesteuerten ersten Dateneingang, einen von dem FO-Eingangssignal angesteuerten zweiten Dateneingang und einen das GI-Signal darstellenden Ausgang auf.
Die ersten bis vierten Multiplexer 6, 62, 64 und 66 werden bevorzugt mit Hilfe von Dreizustandspuffern statt Pass-Transistoren gebildet. Die Verwendung dieser Dreizustandspuffer ermöglicht das Ansteuern langer Leitungen.
Ein fünfter Multiplexer 68 weist einen von einem Steuersignal Q1 angesteuerten Steuereingang, einen von dem PE-Signal angesteuerten ersten Dateneingang, einen von einem Steuersignal Q2 angesteuerten zweiten Dateneingang und einen den Steuereingang des dritten Multiplexers 64 ansteuernden Ausgang auf. Ein sechster Multiplexer 70 weist einen von einem Steuersignal Q3 angesteuerten Steuereingang, einen von dem PE-Signal angesteuerten ersten Dateneingang, einen von dem Q4-Eingangssignal angesteuerten zweiten Dateneingang und einen den Steuereingang des vierten Multiplexers 66 ansteuernden Ausgang auf.
Das Steuer-Bit QO ermöglicht es entweder dem FPGA-Bereich 12 oder dem maskenprogrammierbaren Bereich 14 oder 16, den für drei Zustände ausgelegten Ausgangspuffer 40 zu steuern, indem entweder die FO- oder FE-Leitungen oder die GO- und GE-Leitungen als Quelle für die PO- bzw. PE-Leitungen gewählt werden.
Die Steuer-Bits Q1 und Q2 ermöglichen das Beliefern des FI-Eingangs zum FPGA-Bereich 12 durch entweder das GO- oder das PI-Signal. Wenn Q1 = 1, ist die Auswahl abhängig vom Zustand des Q2-Steuerbits statisch. Wenn Q1 = 0, ist die FI-Quellenwahl abhängig vom Wert von PE dynamisch. Dies ist nützlich, wenn Q0 = 1 (d.h. der maskenprogrammierbare Logikbausteinbereich 14 oder 16 ist zum Steuern des in drei Zuständen auslegbaren Ausgangspuffers 40 programmiert), da es dem FPGA-Bereich 12 das Überwachen externer Daten, die mittels des Eingangspuffers 38 und PI in die integrierte Schaltung gebracht werden können, wenn der in drei Zuständen auslegbare Ausgangspuffer 40 deaktiviert ist (PE = 0), und das Überwachen interner Daten, die die integrierte Schaltung mittels GO und des in drei Zuständen auslegbaren Ausgangspuffers 40 verlassen können, wenn er aktiviert ist (PE = 1), ermöglicht.
In ähnlicher Weise ermöglichen die Steuer-Bits Q3 und Q4 ermöglichen das Beliefern des GI-Eingangs zum maskenprogrammierbaren Logikbausteinbereich 12 durch entweder das FO- oder das PI-Signal. Wenn Q3 = 1, ist die Auswahl abhängig vom Zustand des Q4-Steuerbits statisch. Wenn Q3 = 0, ist die GI-Quellenwahl abhängig vom Wert von PE dynamisch. Dies ist nützlich, wenn Q0 = 0 (d.h. der FPGA-Bereich 12 ist zum Steuern des in drei Zuständen auslegbaren Ausgangspuffers 40 programmiert), da es dem maskenprogrammierbaren Bereich 14 oder 16 das Überwachen externer Daten, die mittels des Eingangspuffers 38 und PI in die integrierte Schaltung gebracht werden können, wenn der in drei Zuständen auslegbare Ausgangspuffer 40 deaktiviert ist (PE = 0), und das Überwachen interner Daten, die die integrierte Schaltung mittels FO und des in drei Zuständen auslegbaren Ausgangspuffers 40 verlassen können, wenn er aktiviert ist (PE = 1), ermöglicht.
Die Q0- bis Q4-Steuerbits können durch anwenderprogrammierbare Verbindungselemente gesteuert werden, die während der FPGA-Vorrichtungsprogrammierung durch den Endanwender gezielt programmiert werden können. Zum Beispiel kann jeder der Q0- bis Q4-Knoten separat aktiv oder passiv hochgezogen werden, sofern er nicht durch Programmieren eines diesem zugeordneten anwenderprogrammierbaren Verbindungselements nach unten gezogen wird.
Somit wird der Knoten QO veranschaulichend mit VDD durch eine Hochziehvorrichtung 72 und mit der Erde durch das anwenderprogrammierbare Verbindungselement verbunden gezeigt, das als ein durch Bezugsziffer 74 angezeigter Kreis gezeigt wird. Der Knoten Q1 wird veranschaulichend mit VDD durch eine Hochziehvorrichtung 76 und mit der Erde durch das anwenderprogrammierbare Verbindungselement verbunden gezeigt, das als ein durch Bezugsziffer 78 angezeigter Kreis gezeigt wird. Der Knoten Q2 wird veranschaulichend mit VDD durch eine Hochziehvorrichtung 80 und mit der Erde durch das anwenderprogrammierbare Verbindungselement verbunden gezeigt, das als ein durch Bezugsziffer 82 angezeigter Kreis gezeigt wird. Der Knoten Q3 wird veranschaulichend mit VDD durch eine Hochziehvorrichtung 84 und mit der Erde durch das anwenderprogrammierbare Verbindungselement verbunden gezeigt, das als ein durch Bezugsziffer 86 angezeigter Kreis gezeigt wird. Der Knoten Q4 wird veranschaulichend mit VDD durch eine Hochziehvorrichtung 88 und mit der Erde durch das anwenderprogrammierbare Verbindungselement verbunden gezeigt, das als ein durch Bezugsziffer 90 angezeigter Kreis gezeigt wird.

Die Tabellen 1 und 2 sind Wahrheitstabellen, die die Arbeitsweise der Schnittstelle 30 erklären TABELLE 1: FI-ARBEITSWEISE

QO	Q1	Q2	ANMERKUNGEN
0	0	0	Nicht verwendet
0	0	1	Nicht verwendet
0	1	0	FPGA-Eingang FI immer von I/O-Pad-Eingang PI
0	1	1	FPGA-Eingang FI immer von Logikbausteinausgang GO
1	0	0	Dreizustandssignal, gesteuert von Logikbaustein; FPGA überwacht GO, wenn Ausgang, PI, wenn Eingang
1	0	1	Nicht verwendet
1	1	0	FPGA-Eingang FI immer von I/O-Pad-Eingang PI
1	1	1	FPGA-Eingang FI immer von Logikbausteinausgang GO

TABELLE 2: GI-ARBEITSWEISE

QO	Q3	Q4	ANMERKUNGEN
0	0	0	Dreizustandssignal, gesteuert von Logikbaustein; FPGA überwacht GO, wenn Ausgang, PI, wenn Eingang
0	0	1	Nicht verwendet
0	1	0	Logikbausteineingang Glimmer von I/O-Pad-Eingang PI
0	1	1	Logikbausteineingang Glimmer von FPGA-Ausgang FO
1	0	0	Nicht verwendet
1	0	1	Nicht verwendet
1	1	0	Logikbausteineingang Glimmer von I/O-Pad-Eingang PI
1	1	1	Logikbausteineingang Glimmer von FPGA-Ausgang FO

Die Steuersignale QO bis Q4 können ebenfalls von Registern gesteuert werden, um die Signalwegdefinitionen als Funktion von Zeit zu ändern, wie auf dem Gebiet bekannt ist.
4 ist ein Blockdiagramm einer bevorzugten Ausführung einer erfindungsgemäßen integrierten Schaltung 100 mit sowohl einem FPGA-Bereich 102 als auch einem anderen Schaltungsbereich 104, der zum Beispiel ein maskenprogrammierbarer Logikbausteinbereich sein kann. 4 zeigt eine andere veranschaulichende I/O-Routing-Anordnung zur Verwendung in der vorliegenden Erfindung.
Um den Umfang des integrierten Schaltungschips sind mehrere I/O-Pads 106a bis 106j angeordnet, wie auf dem Gebiet bekannt ist. Der Durchschnittsfachmann wird erkennen, dass (in 4 nicht dargestellte) I/O-Puffer vorgesehen werden können.
Zudem sind mehrere Verdrahtungskanäle an der integrierten Schaltung angeordnet. Jeder Verdrahtungskanal umfasst mehrere Verbindungsleiter. Mehrere dieser Verdrahtungskanäle werden in 4 sowohl in horizontaler als auch vertikaler Richtung angeordnet gezeigt. Der Durchschnittsfachmann wird aber erkennen, dass viel mehr Verdrahtungskanäle, als in 4 gezeigt werden, typischerweise in einer integrierten Schaltung vorhanden sind, die nach der Lehre der vorliegenden Erfindung gebaut ist.
Zum Beispiel werden drei horizontale Verdrahtungskanäle gezeigt. Der oberste horizontale Verdrahtungskanal umfasst Verbindungsleiter 108a bis 108d. Der mittlere horizontale Verdrahtungskanal umfasst Verbindungsleiter 110a bis 110d. Der untere horizontale Verdrahtungskanal umfasst Verbindungsleiter 112a bis 112d.
Zudem werden in 4 zwei vertikale Verdrahtungskanäle gezeigt. Der äußerste linke vertikale Verdrahtungskanal umfasst Verbindungsleiter 114a bis 114d. Der äußerste rechte vertikale Verdrahtungskanal umfasst Verbindungsleiter 116a bis 116d.
Wenngleich dies in der Figur nicht gezeigt wird, wird der Durchschnittsfachmann nachvollziehen, dass die Verbindungsleiter unterschiedliche Längen aufweisen können. Einige erstrecken sich über die volle Länge (oder Breite) der Anordnung, und einige sind in mindestens zwei Segmente unterteilt, um die Verbindungsfähigkeit der integrierten Schaltung 100 zu maximieren.
Nach der in 4 gezeigten Ausgestaltung der Erfindung sind einige der I/O-Pads 106a bis 106j mit Verbindungsleitern festverdrahtet und einige sind mit den Verbindungsleitern programmierbar verbindbar. Die I/O-Pads 106a, 106c, 106f, 106h und 106j sind mit den Verbindungsleitern 108a, 116d, 112b, 112a bzw. 114d festverdrahtet. Die I/O-Pads 106b, 106d, 106e, 106g und 106i sind mit jedem der Verbindungsleiter in den Verdrahtungskanälen, die ihre Leiter schneiden, programmierbar verbindbar. Zum Beispiel ist I/O-Pad 106b mit einem der Verbindungsleiter 108a bis 108d mittels einzelner anwenderprogrammierbarer Verbindungselemente verbindbar, die an den Bereichen, an denen der I/O-Pad die Verbindungsleiter schneidet, als kleine Kreise gezeigt werden.
Zudem sind die einzelnen Verbindungsleiter beim Schneiden von Verdrahtungskanälen mittels einzelner anwenderprogrammierbarer Verbindungselemente, die als kleine Kreise an den Bereichen gezeigt werden, an denen sich die Verbindungsleiter schneiden, miteinander programmierbar verbindbar.
Zum Beispiel sind die Verbindungsleiter 108a bis 108d mit jedem der Verbindungsleiter 114a bis 114d oder einem der Verbindungsleiter 116a bis 116d programmierbar verbindbar.
Die Eingänge und Ausgänge einzelner Logikfunktionsmodule in dem FPGA-Bereich 102 der integrierten Schaltung 100 sind mit den Verbindungsleitern in der gleichen, vorstehend beschriebenen Weise programmierbar verbindbar. Veranschaulichende Eingänge oder Ausgänge 118, 120, 122, 124, 126, 128 und 130 werden gezeigt, wie sie die verschiedenen Verdrahtungskanäle schneiden, und werden mit darin enthaltenen einzelnen Verbindungsleitern mittels anwenderprogrammierbarer Verbindungselemente, die als kleine Kreise gezeigt werden, verbindbar gezeigt.
Die Eingänge und Ausgänge des anderen Schaltungsbereichs 104 der integrierten Schaltung 100 haben zwei Arten von Verbindungsfähigkeit zu den I/O-Pads 106a bis 106j. Der Eingang/Ausgang 132 ist zum Beispiel mit einem Verbindungsleiter 112b festverdrahtet, der mit dem I/O-Pad 106f festverdrahtet ist. Der Eingang/Ausgang 134 ist mit einem beliebigen der Verbindungsleiter 112a bis 112d programmierbar verbindbar und somit auch mit dem I/O-Pad 106e mittels anwenderprogrammierbarer Verbindungselemente programmierbar verbindbar.
Die Eingang/die Ausgänge 136 und 138 des anderen Schaltungsbereichs 104 sind mit den Verbindungsleitern 110a bzw. 110d festverdrahtet, und der Eingang/die Ausgänge 140 und 142 des anderen Schaltungsbereichs 104 sind mit einem beliebigen der Verbindungsleiter 110a bis 110d programmierbar verbindbar, alle mittels anwenderprogrammierbarer Verbindungselemente.
Während veranschaulichende Ausführungen und Anwendungen dieser Erfindung gezeigt und beschrieben wurden, wäre für einen Durchschnittsfachmann offensichtlich, dass viel mehr Abwandlungen, als vorstehend erwähnt wurden, möglich sind, ohne von den hierin dargelegten erfinderischen Konzepten abzuweichen.

Claims

Integrierte Schaltungsanordnung mit mehreren Bereichen, welche umfasst: mindestens einen vor Ort programmierbaren Logikbausteinbereich; mindestens einen maskenprogrammierbaren Logikbausteinbereich; mindestens einen Schnittstellenbereich der Schaltung, welcher Kommunikation zwischen dem mindestens einen vor Ort programmierbaren Logikbausteinbereich und dem mindestens einen maskenprogrammierbaren Logikbausteinbereich vorsieht; und mindestens einen Eingangs-/Ausgangsbereich zum Vorsehen von Eingabe/Ausgabe zur integrierten Schaltungsanordnung, dadurch gekennzeichnet, dass der mindestens eine vor Ort programmierbare Logikbausteinbereich mit hoher Ausgangslast zu programmieren ist und dass der mindestens eine maskenprogrammierbare Logikbausteinbereich zum Anschließen an die hohe Ausgangslast mit einer Takttreiberstufe mit hohem Antrieb und geringem Laufzeitunterschied zu programmieren ist.