DE69838695T2 - System und Verfahren zur Verstärkung einer Anschlussfläche - Google Patents
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Description
- TECHNISCHES GEBIET DER ERFINDUNG
- Diese Erfindung betrifft allgemein das Gebiet von Halbleitervorrichtungen und -Prozessen. Die Erfindung betrifft insbesondere ein System und ein Verfahren zum Verstärken einer Bondkontaktstelle.
- HINTERGRUND DER ERFINDUNG
- Ein wohlbekanntes Problemgebiet bei der Halbleiterverarbeitung ist der Prozess des Befestigens von Löt-, Draht- oder anderen Bondelementen an einer Bondkontaktstelle auf einer integrierten Halbleiterschaltung. Diese Bondkontaktstellen sind typischerweise über einer oder mehreren Schichten oder Stapeln brüchiger und/oder weicher dielektrischer Materialien, typischerweise einem Oxid von Silicium und einigen organischen Materialien für Planarisierungs- und Isolationszwecke, angeordnet. Einige dielektrische Materialien, wie Wasserstoffsilsesquioxan (HSQ), Aerogele, organische Polyimide und Parylene sind wegen ihrer verglichen mit Siliciumoxiden niedrigen Dielektrizitätskonstanten vorteilhaft, jedoch strukturell und mechanisch schwächer.
- Während des Bondprozesses führen mechanische Belastungen und Ultraschallspannungen, die durch die Bondkapillarspitze auf die Bondkontaktstelle ausgeübt werden, häufig zu einem Brechen der darunter liegenden Dielektrika, zu einer Verformung der darunter liegenden Metallstrukturen und einer Ablösung der Schichten in den Metallstrukturen. Diese Bondfehler können als Krater in der Bondkontaktstelle und darunter liegenden Schichten auftreten, wenn die Bondkapillarspitze von der Bondkontaktstelle fortgezogen wird. Diese Defekte sind jedoch häufig während des Bondens nicht sichtbar, sondern zeigen sich während anschließender Zug- und Schertests der Bondstellen, Zuverlässigkeitstests, wie Wärmezyklus- oder Wärmeschocktests, oder beim Deprocessing und Zerlegen.
- Überdies kann sich die Schwäche der Bondkontaktstellenstruktur auch während des Prüfens des Wafers vor dem Bonden zeigen. Wiederum können die durch die Prüfspitzen, die typischerweise aus einem harten Metall, wie Wolfram, bestehen, ausgeübten Spannungen lokalisierte Brüche in den Kontaktstellen hervorrufen, wenngleich sie auf den Bondkontaktstellen Kontakt mit einem weichen Metall (Aluminium) herstellen. Diese Brüche sind ebenso ein Zuverlässigkeitsproblem wie jene, die während des Bondens hervorgerufen werden.
- Traditionell wurden die Bondfehler durch Ändern der Bondparameter, wie der Ultraschallleistung und der Impulswellenform, der Bondtemperatur, der Bondzeit, der Klemmkraft, der Form der Bondkapillarspitze usw., adressiert. Es wurde viel Zeit dafür aufgewandt, mit Parametereinstellungen und Kombinationen von diesen zu experimentieren. Wenngleich allgemeine Leitlinien für Parametereinstellpunkte und Konfigurationen entwickelt wurden, bleiben die Bondfehler auf einem ausreichend bedeutsamen Niveau, um weiterhin die Zuverlässigkeit integrierter Schaltungsvorrichtungen zu bedrohen. Die Fehlerniveaus sind jedoch niedrig, so dass Bondfehler nur sichtbar werden, nachdem einige zehntausend Vorrichtungen gebondet wurden.
- Neuere technologische Fortschritte bei der Halbleiterverarbeitung verbessern die Situation nicht. Neue dielektrische Materialien mit niedrigeren Dielektrizitätskonstanten werden verwendet, um die Schaltungsgeschwindigkeiten zu erhöhen, sie sind jedoch mechanisch schwächer als die herkömmlichen durch plasmaverstärkte chemische Dampfabscheidung (CVD) hergestellten Dielektrika. Das Verringern der Abmessungen der Bondkontaktstellen macht es notwendig, die vertikale Bindungskraft oder die vertikalen Bindungskräfte zu erhöhen, welche auf die Verwendung von Ultraschallenergie zur Bildung wirksamer Bondstellen zurückzuführen sind. Die Nichtverfügbarkeit höherer Bondparametereinstellungen aus Furcht vor einer Beschädigung der Bondkontaktstellen führt auch zu längeren Bondbildungszeiten und folglich zu einem Verlust an Durchsatz. All diese bedeutsamen Änderungen weisen auf einen Trend ernsterer Fehler und einer Erhöhung ihrer Häufigkeit hin.
- In
US-A-5 288 661 ist eine Halbleitervorrichtung mit einem Substrat beschrieben, in dessen Peripherie Elemente isolierende Bereiche gebildet sind. Eine Bondkontaktstelle wird über dem Elemente isolierenden Bereich gebildet, wobei eine Isolationsschicht dazwischen bereitgestellt wird. Eine darunter liegende Schicht mit einer Pufferfunktion ist an der Oberfläche der Bondkontaktstelle und des Halbleitersubstrats gebildet. - ZUSAMMENFASSUNG DER ERFINDUNG
- Demgemäß besteht ein Bedarf an einem zuverlässigen Weg zum Verhindern oder Minimieren des Auftretens von Prüf- und Bondfehlern, wenn sich Bondkontaktstellen über einer oder mehreren strukturell und mechanisch schwachen dielektrischen Schichten befinden.
- Gemäß der vorliegenden Erfindung sind ein System und ein Verfahren zum Verstärken von Bondkontaktstellen vorgesehen, welche die Nachteile, die mit Vorrichtungen und Verfahren aus dem Stand der Technik verbunden sind, beseitigen oder erheblich verringern.
- Gemäß einem Aspekt der Erfindung ist vorgesehen: ein Verstärkungssystem für eine Bondkontaktstelle mit: mindestens einer dielektrischen Schicht, die unter der Bondkontaktstelle angeordnet ist, und einer mit einem Muster versehenen Verstärkungsstruktur, die in der mindestens einen dielektrischen Schicht angeordnet ist, dadurch gekennzeichnet, dass die mit einem Muster versehene Verstärkungsstruktur aus miteinander verbindenden Metallisierungsleitungen besteht.
- Gemäß einem anderen Aspekt der Erfindung ist vorgesehen: ein Verfahren zum Verstärken einer Bondkontaktstelle in einer integrierten Halbleiterschaltung mit den folgenden Schritten: Bilden einer Metallschicht, Strukturieren der Metallschicht in einem vorgegebenen Bereich zu einem vorgegebenen Muster mit mehreren vakanten Bereichen und Bilden einer dielektrischen Schicht über der strukturierten Metallschicht, sowie Füllen der vakanten Bereiche in der strukturierten Metallschicht. Dann wird eine Bondkontaktstelle auf der dielektrischen Schicht über der strukturierten Metallschicht gebildet.
- Ein technischer Vorteil der vorliegenden Erfindung ist die verbesserte strukturelle Integrität von Bondkontaktstellen, so dass während des Bondens und Prüfens ausgeübte Kräfte die Bondkontaktstelle und die darunter liegenden Strukturen nicht beschädigen. Diese technischen Vorteile sind möglich, ohne dass Bond- oder Prüfparameter geändert werden, welche den Prozessdurchsatz verringern könnten. Das Ergebnis ist eine zuverlässigere integrierte Schaltung und eine Verringerung von Bondfehlern.
- KURZBESCHREIBUNG DER ZEICHNUNG
- Für ein besseres Verständnis der vorliegenden Erfindung wird auf die anliegende Zeichnung Bezug genommen. Es zeigen:
- –
1 eine Schnittansicht einer Ausführungsform einer Bondkontaktstellen verstärkenden Struktur gemäß den Lehren der vorliegenden Erfindung, - –
2 eine Draufsicht der Bondkontaktstellen verstärkenden Struktur in1 gemäß den Lehren der vorliegenden Erfindung, - –
3 eine Schnittansicht einer anderen Ausführungsform der Bondkontaktstellen verstärkenden Struktur gemäß den Lehren der vorliegenden Erfindung, - – die
4A und4B Draufsichten der Bondkontaktstellen verstärkenden Struktur in3 gemäß den Lehren der vorliegenden Erfindung, - –
5 eine Schnittansicht einer anderen Ausführungsform der Bondkontaktstellen verstärkenden Struktur gemäß den Lehren der vorliegenden Erfindung, - –
6 eine Draufsicht der Bondkontaktstellen verstärkenden Struktur in5 gemäß den Lehren der vorliegenden Erfindung und - – die
7 –11 weitere Draufsichten verschiedener Ausführungsformen der Bondkontaktstellen verstärkenden Struktur gemäß den Lehren der vorliegenden Erfindung. - DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
- Der Erläuterung dienende Ausführungsformen der vorliegenden Erfindung sind in den
1 –11 dargestellt, wobei gleiche Bezugszahlen verwendet werden, um gleiche und entsprechende Teile der verschiedenen Darstellungen zu bezeichnen. - In
1 ist eine Verstärkungsstruktur10 für eine Bondkontaktstelle12 dargestellt. Ein zentraler Abschnitt16 der Bondkontaktstelle12 ist freigelegt und von einer schützenden Oxidschicht14 befreit, um eine Nagelkopfbondierung (nicht dargestellt) entgegenzunehmen, die typischerweise aus Aluminium, Gold, Kupfer, Lötmaterial oder vergleichbaren Materialien besteht. Die Bondkontaktstelle12 ist typischerweise ein mehrschichtiger Stapel beispielsweise aus Aluminium und einer oder mehreren Schichten aus Titannitrid und Titan. Die darunter liegende Bondkontaktstelle14 besteht aus einer oder mehreren dielektrischen Intermetallschichten oder einem oder mehreren dielektrischen Stapeln20 –22 , die jeweils aus mehreren dielektrischen Schichten bestehen. Jede dielektrische Intermetallschicht oder jeder dielektrische Intermetallstapel20 –22 kann ein Verstärkungsgitter30 aufweisen, das in mindestens einem der dielektrischen Intermetallstapel20 –22 angeordnet ist.2 zeigt eine Draufsicht des Verstärkungsgitters30 , das ein sich regelmäßig wiederholendes Muster mit mehreren Leerstellen oder vakanten Bereichen aufweist. - Mindestens eine Schicht der dielektrischen Intermetallmaterialien innerhalb jeder dielektrischen Schicht oder jedes Stapels
20 –22 besteht aus einem mechanisch und strukturell schwachen dielektrischen Material, wie Oxid, Wasserstoffsilsesquioxan (HSQ), Aerogele, organische Polyimide, Parylene und dergleichen. Diese dielektrischen Materialien werden nachstehend allgemein als schwache dielektrische Materialien bezeichnet. Jeder dielektrische Intermetallstapel20 –22 kann beispielsweise eine erste dielektrische Schicht32 , eine schwache dielektrische Schicht34 und eine zweite dielektrische Schicht36 aufweisen. Die dielektrischen Schichten32 und36 können aus TEOS (Tetraethylorthosilicat) oder einem anderen durch ein geeignetes Verfahren gebildeten Oxidmaterial bestehen. Es ist ersichtlich, dass durch Bereitstellen einer Verstärkungsstruktur30 mit einer vorbestimmten Höhe die Dicke t der schwachen dielektrischen Schicht34 auf der Verstärkungsstruktur30 stark verringert wird. Überdies ist die Verstärkungsstruktur30 eine verbundene oder zwischenverbundene Gitterstruktur mit mehreren Leerstellen oder vakanten Bereichen40 zum Aufnehmen eines großen Teils des schwachen dielektrischen Materials34 . Dementsprechend stellt die Verstärkungsstruktur30 eine Unterstützung und mechanische Stärke für die dielektrischen Intermetallstapel20 –22 bereit, wodurch die Fälle einer Kraterbildung und anderer Bondfehler, die durch das Drahtbonden hervorgerufen werden, erheblich verringert werden. - Es ist anhand der
1 und2 ersichtlich, dass die Verstärkungsstruktur30 im Allgemeinen planar ist und eine Dicke aufweist, die kleiner ist als die gewünschte Dicke der dielektrischen Intermetallstapel20 –22 . Überdies ist die Verstärkungsstruktur30 vorzugsweise so bemessen, dass sie im Allgemeinen in einen durch die Bondkontaktstelle12 definierten Bereich passt und sich nicht erheblich darüber hinaus erstreckt. Wenn mehr als eine Verstärkungsschicht verwendet wird, kann die Verstärkungsstruktur30 für jeden dielektrischen Intermetallstapel20 –22 direkt über der anderen, wie dargestellt, ausgerichtet sein oder gegenüber der anderen versetzt sein. Es wird erwogen, dass eine beliebige Anzahl, einschließlich eins, von Verstärkungsstrukturen oder – schichten verwendet werden kann, um eine verbesserte strukturelle Integrität und Robustheit zu erreichen. Es wird auch erwogen, dass dielektrische Intermetallschichten oder -stapel20 –22 Verstärkungsstrukturen verschiedener Muster aufweisen können, wenngleich diese Entwürfe zusätzliche Kosten für die Verwendung verschiedener Masken zum strukturierten Ätzen der verschiedenen Metallverstärkungsstrukturen erfordern können. - Die Bondkontaktstellen-Verstärkungsstruktur
10 kann durch Bilden einer Schicht aus Metall oder einem anderen geeigneten Leiter oder Halbleiter mit einer vorgegebenen Dicke zu Beginn jeder dielektrischen Intermetallschicht oder jedes dielektrischen Intermetallstapels20 –22 gebildet werden. Die Verstärkungsschicht wird dann zu dem gewünschten Muster, wie den in den1 und2 dargestellten Gittermustern, strukturgeätzt. Anschließende dielektrische Materialien werden dann über der strukturierten Verstärkungsschicht gebildet, wie eine einzige dielektrische Schicht oder Oxidschicht32 , eine schwache dielektrische Schicht34 und eine Oxidschicht36 , wie dargestellt ist. Es sei bemerkt, dass die schwache dielektrische Schicht34 durch eine Anzahl von Verfahren, wie Aufschleudern, plasmaverstärkte chemische Dampfabscheidung (CVD) und Dampfkondensation, gebildet werden kann. - In den
3 ,4A und4B ist eine andere Ausführungsform der Bondkontaktstellen-Verstärkungsstruktur70 dargestellt. Eine Bondkontaktstelle72 ist unterhalb eines schützenden Überzugs aus Oxid74 angeordnet und für das Draht/Lötmittel/Flip-Chip/Keil-Bonden teilweise freigelegt. Zwei dielektrische Intermetallstapel76 und78 , die unter der Bondkontaktstelle72 liegen, weisen Verstärkungsstrukturen80 und82 auf. Die Verstärkungsstrukturen80 und82 weisen ein sich wiederholendes und nicht verbundenes Muster in der Art eines Kruzifixmusters, das wie dargestellt in regelmäßiger Weise angeordnet ist, auf. Es ist ersichtlich, dass die Verstärkungsstrukturen80 und82 leicht gegeneinander versetzt sein können, wie dargestellt ist. Die integrierte Halbleiterschaltung kann eine, zwei oder mehr als zwei dielektrische Intermetallschichten oder -stapel mit der Kruzifix-Verstärkungsstruktur aufweisen, wenngleich hier nur zwei dargestellt sind. - Eine weitere Ausführungsform der Verstärkungsstruktur ist in den
5 und6 im Querschnitt bzw. in Draufsicht dargestellt. Dielektrische Intermetallstapel96 und98 liegen unter einer Bondkontaktstelle92 , die teilweise durch einen schützenden Überzug94 bedeckt ist. Die dielektrischen Intermetallstapel96 und98 weisen jeweilige Verstärkungsstrukturen100 und102 auf. Die Verstärkungsstruktur100 in dem dielektrischen Intermetallstapel96 weist parallele Verstärkungslinien auf, die vorzugsweise senkrecht zu parallelen Verstärkungslinien der Verstärkungsstruktur102 im dielektrischen Intermetallstapel98 orientiert sind. Dementsprechend können die dielektrischen Intermetallstapel in einer integrierten Halbleiterschaltung Verstärkungslinien aufweisen, die abwechselnd zueinander orientiert sind, um eine verbesserte mechanische Stabilität und Festigkeit bereitzustellen. Es wird weiter erwogen, Verstärkungslinien bereitzustellen, die in einer anderen Weise als in abwechselnden Schichten orientiert sind. - In
7 ist eine alternative Ausführungsform110 der vorliegenden Erfindung dargestellt. Das Verstärkungsstrukturmuster110 weist Verstärkungslinien auf, die mehrere miteinander verbundene oder nicht miteinander verbundene verschachtelte Rechtecke oder Quadrate, die unter der Bondkontaktstelle liegen, bilden. -
8 zeigt eine weitere alternative Ausführungsform112 möglicher Verstärkungsmuster. Die Verstärkungsstruktur112 kann mehrere verschachtelte nicht verbundene Kreise oder Ellipsen aufweisen, die unter der Bondkontaktstelle liegen, wie dargestellt ist. Eine Variation der verschachtelten Kreisstruktur112 ist eine verbundene oder kreuzweise verstärkte verschachtelte Kreis- oder Ellipsenverstärkungsstruktur114 , wie in9 dargestellt ist. Eine weitere Variation ist eine in10 dargestellte kreisförmige oder elliptische spiralförmige Verstärkungsstruktur116 . Es ist ersichtlich, dass die Lehren der vorliegenden Erfindung weiter eine beliebige verschachtelte oder spiralförmige, entweder verbundene oder nicht verbundene Konfiguration vorsehen, die für das Verstärkungsstrukturmuster verwendet wird. - In
11 ist eine Verstärkungsstruktur118 mit einem sich wiederholenden verbundenen Bienenwabenmuster dargestellt. Die Natur hat gezeigt, dass die Bienenwabenstruktur eine überlegene strukturelle Integrität und Stärke aufweist und daher die schwachen dielektrischen Schichten erheblich verstärken würde. - Es ist anhand des vorstehend Erwähnten auch ersichtlich, dass die Verstärkungsstruktur eine Vielzahl von Mustern annehmen kann. Im Allgemeinen kann das Muster regelmäßig und wiederholend sein, wie die gitterförmigen, kruzifixförmigen, bienenwabenförmigen und verschachtelten Konfigurationen. Das Muster kann auch verbundene oder nicht verbundene Verstärkungselemente aufweisen. Es können auch sich nicht wiederholende Muster verwendet werden. Das Verstärkungsstrukturmuster belegt vorzugsweise den gesamten oder einen erheblichen Bereich unter der Bondkontaktstelle und ermöglicht es, dass das schwache dielektrische Material die vakanten Bereiche zwischen den Verstärkungslinien der Verstärkungsstruktur füllt. Überdies kann die Zusammensetzung der Verstärkungsstruktur derjenigen der Metallisierung in den entsprechenden Metallschichten gleichen. Beispielsweise kann die Verstärkungsstruktur eine untere Titannitrid/Titannitrid/Titan-Schicht, eine mittlere Aluminiumschicht und eine obere Titannitridschicht aufweisen. Die Verstärkungsstruktur kann auch aus anderen leitenden Materialien oder Halbleitermaterialien bestehen.
- Es sei bemerkt, dass die Verstärkungsstruktur gemäß der vorliegenden Erfindung auf das Verstärken jeder Bondkontaktstelle mit darunter liegenden schwachen dielektrischen Schichten anwendbar ist, so dass sie Spannungen und Kräften widerstehen kann, die während Verdrahtungs-, Lot- oder anderer Bondprozesse, wie Flip-Chip-Bonden, Ultraschallbonden, Thermoschallbonden, Thermokompressionsbonden, Löthöcker oder Höckerbonden und während eines Waferprüfvorgangs vor dem Bonden ausgeübt werden.
- Dementsprechend umfassen die Lehren der vorliegenden Erfindung jede Struktur, die im Wesentlichen innerhalb der Bondkontaktstelle aufgebaut ist, welche die darunter liegenden brüchigen und/oder weichen dielektrischen Strukturen mechanisch verstärkt. Es ist besonders vorteilhaft, wenn die Verstärkungsstruktur aus einer existierenden Schicht besteht, die bereits strukturiert wurde, wie die verbindenden Metallleitungen.
- Wenngleich mehrere Ausführungsformen der vorliegenden Erfindung und ihre Vorteile detailliert beschrieben wurden, sei bemerkt, dass Abwandlungen, Änderungen, Substitutionen, Transformationen, Modifikationen, Variationen und Veränderungen daran vorgenommen werden können, ohne von dem in den anliegenden Ansprüchen dargelegten Schutzumfang der Erfindung abzuweichen.
Claims (19)
- Verstärkungssystem (
10 ,70 ,90 ) für eine Bondkontaktstelle (12 ,72 ,92 ) mit: mindestens einer dielektrischen Schicht (20 ,21 ,22 ,76 ,78 ,96 ,98 ), die unter der Bondkontaktstelle angeordnet ist, und einer mit einem Muster versehenen Verstärkungsstruktur (30 ,80 ,82 ,100 ,102 ), die in der mindestens einen dielektrischen Schicht angeordnet ist, dadurch gekennzeichnet, dass die mit einem Muster versehene Verstärkungsstruktur (30 ,80 ,82 ,100 ,102 ) aus miteinander verbindenden Metallisierungsleitungen besteht. - Verstärkungssystem nach Anspruch 1, wobei die mindestens eine dielektrische Schicht (
20 ,21 ,22 ,76 ,78 ,96 ,98 ) eine schwache organische dielektrische Schicht (34 ) aufweist. - Verstärkungssystem nach Anspruch 1 oder 2, wobei die mit einem Muster versehene Verstärkungsstruktur (
30 ,80 ,82 ,100 ,102 ) aus Verstärkungslinien aus einem Material besteht, das stärker als die dielektrische Schicht (20 ,21 ,22 ,76 ,78 ,96 ,98 ) ist. - Verstärkungssystem nach Anspruch 1, wobei die mindestens eine dielektrische Schicht (
20 ,21 ,22 ,76 ,78 ,96 ,98 ) mindestens ein mehrschichtiger dielektrischer Stapel ist. - Verstärkungssystem nach einem der Ansprüche 1 bis 4, wobei die mit einem Muster versehene Verstärkungsstruktur (
30 ,80 ,82 ,100 ,102 ) eine erhebliche Fläche unter der Bondkontaktstelle (12 ,72 ,92 ) belegt. - Verstärkungssystem nach einem der Ansprüche 1 bis 5, wobei die mit einem Muster versehene Verstärkungsstruktur (
30 ,80 ,82 ,100 ,102 ) vakante Bereiche (40 ) aufweist, die durch die dielektrische Schicht gefüllt sind. - Verstärkungssystem nach einem der Ansprüche 1 bis 6, wobei die mit einem Muster versehene Verstärkungsstruktur ein Gittermuster (
30 ) aufweist. - Verstärkungssystem nach einem der Ansprüche 1 bis 6, wobei die mit einem Muster versehene Verstärkungsstruktur ein sich wiederholendes Kruzifixmuster (
80 ,82 ) aufweist. - Verstärkungssystem nach einem der Ansprüche 1 bis 6, wobei die mit einem Muster versehene Verstärkungsstruktur ein Bienenwabenmuster (
118 ) aufweist. - Verstärkungssystem nach einem der Ansprüche 1 bis 9, wobei die mit einem Muster versehene Verstärkungsstruktur abwechselnde Schichten (
100 ,102 ) mit parallelen Linien, die allgemein senkrecht zueinander orientiert sind, aufweist. - Verstärkungssystem nach einem der Ansprüche 1 bis 10, wobei die mit einem Muster versehene Verstärkungsstruktur mehrere verbundene Strukturelemente (
114 ) aufweist. - Verstärkungssystem nach einem der Ansprüche 1 bis 11, wobei die mit einem Muster versehene Verstärkungsstruktur mehrere sich wiederholende Strukturelemente (
30 ,80 ,82 ,110 ,112 ) aufweist. - Verstärkungssystem nach Anspruch 1, wobei die mit einem Muster versehene Verstärkungsstruktur mehrere sich wiederholende, nicht miteinander verbundene Strukturelemente (
110 ,112 ) aufweist. - Verfahren zum Verstärken einer Bondkontaktstelle (
12 ,72 ,92 ) in einer integrierten Halbleiterschaltung mit folgenden Schritten: Bilden einer Verstärkungsschicht, Strukturieren der Verstärkungsschicht in einem vorgegebenen Bereich zu einem vorgegebenen Muster mit mehreren vakanten Bereichen, Bilden einer dielektrischen Schicht über der strukturierten Verstärkungsschicht und Füllen der vakanten Bereiche darin und Bilden einer Bondkontaktstelle auf der dielektrischen Schicht über der strukturierten Verstärkungsschicht. - Verfahren nach Anspruch 14, wobei der Schritt des Bildens der dielektrischen Schicht die Schritte des Bildens einer schwachen dielektrischen Schicht aufweist.
- Verfahren nach Anspruch 14 oder 15, wobei der Strukturierungsschritt den Schritt des Strukturierens der Verstärkungsschicht mit einem sich wiederholenden und verbundenen Muster aufweist.
- Verfahren nach Anspruch 14 oder 15, wobei der Strukturierungsschritt den Schritt des Strukturierens der Verstärkungsschicht mit einem sich wiederholenden und nicht verbundenen Muster aufweist.
- Verfahren nach einem der Ansprüche 14 bis 17, wobei der Strukturierungsschritt den Schritt des Strukturierens der Verstärkungsschicht mit einer verschachtelten Konfiguration aufweist.
- Verfahren nach einem der Ansprüche 14 bis 18, bei dem weiter die Schritte des Bildens und Strukturierens der Verstärkungsschicht und des Bildens der dielektrischen Schicht mindestens einmal ausgeführt werden, bevor die Bondkontaktstelle darauf gebildet wird.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/847,239 US6143396A (en) | 1997-05-01 | 1997-05-01 | System and method for reinforcing a bond pad |
US847239 | 1997-05-01 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69838695D1 DE69838695D1 (de) | 2007-12-27 |
DE69838695T2 true DE69838695T2 (de) | 2008-10-30 |
Family
ID=25300153
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69838695T Expired - Lifetime DE69838695T2 (de) | 1997-05-01 | 1998-04-30 | System und Verfahren zur Verstärkung einer Anschlussfläche |
Country Status (7)
Country | Link |
---|---|
US (2) | US6143396A (de) |
EP (1) | EP0875934B1 (de) |
JP (1) | JPH1154544A (de) |
KR (1) | KR100567298B1 (de) |
DE (1) | DE69838695T2 (de) |
SG (1) | SG115319A1 (de) |
TW (1) | TW370710B (de) |
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---|---|---|---|---|
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition |