DE69838695T2 - System und Verfahren zur Verstärkung einer Anschlussfläche - Google Patents

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Description

  • TECHNISCHES GEBIET DER ERFINDUNG
  • Diese Erfindung betrifft allgemein das Gebiet von Halbleitervorrichtungen und -Prozessen. Die Erfindung betrifft insbesondere ein System und ein Verfahren zum Verstärken einer Bondkontaktstelle.
  • HINTERGRUND DER ERFINDUNG
  • Ein wohlbekanntes Problemgebiet bei der Halbleiterverarbeitung ist der Prozess des Befestigens von Löt-, Draht- oder anderen Bondelementen an einer Bondkontaktstelle auf einer integrierten Halbleiterschaltung. Diese Bondkontaktstellen sind typischerweise über einer oder mehreren Schichten oder Stapeln brüchiger und/oder weicher dielektrischer Materialien, typischerweise einem Oxid von Silicium und einigen organischen Materialien für Planarisierungs- und Isolationszwecke, angeordnet. Einige dielektrische Materialien, wie Wasserstoffsilsesquioxan (HSQ), Aerogele, organische Polyimide und Parylene sind wegen ihrer verglichen mit Siliciumoxiden niedrigen Dielektrizitätskonstanten vorteilhaft, jedoch strukturell und mechanisch schwächer.
  • Während des Bondprozesses führen mechanische Belastungen und Ultraschallspannungen, die durch die Bondkapillarspitze auf die Bondkontaktstelle ausgeübt werden, häufig zu einem Brechen der darunter liegenden Dielektrika, zu einer Verformung der darunter liegenden Metallstrukturen und einer Ablösung der Schichten in den Metallstrukturen. Diese Bondfehler können als Krater in der Bondkontaktstelle und darunter liegenden Schichten auftreten, wenn die Bondkapillarspitze von der Bondkontaktstelle fortgezogen wird. Diese Defekte sind jedoch häufig während des Bondens nicht sichtbar, sondern zeigen sich während anschließender Zug- und Schertests der Bondstellen, Zuverlässigkeitstests, wie Wärmezyklus- oder Wärmeschocktests, oder beim Deprocessing und Zerlegen.
  • Überdies kann sich die Schwäche der Bondkontaktstellenstruktur auch während des Prüfens des Wafers vor dem Bonden zeigen. Wiederum können die durch die Prüfspitzen, die typischerweise aus einem harten Metall, wie Wolfram, bestehen, ausgeübten Spannungen lokalisierte Brüche in den Kontaktstellen hervorrufen, wenngleich sie auf den Bondkontaktstellen Kontakt mit einem weichen Metall (Aluminium) herstellen. Diese Brüche sind ebenso ein Zuverlässigkeitsproblem wie jene, die während des Bondens hervorgerufen werden.
  • Traditionell wurden die Bondfehler durch Ändern der Bondparameter, wie der Ultraschallleistung und der Impulswellenform, der Bondtemperatur, der Bondzeit, der Klemmkraft, der Form der Bondkapillarspitze usw., adressiert. Es wurde viel Zeit dafür aufgewandt, mit Parametereinstellungen und Kombinationen von diesen zu experimentieren. Wenngleich allgemeine Leitlinien für Parametereinstellpunkte und Konfigurationen entwickelt wurden, bleiben die Bondfehler auf einem ausreichend bedeutsamen Niveau, um weiterhin die Zuverlässigkeit integrierter Schaltungsvorrichtungen zu bedrohen. Die Fehlerniveaus sind jedoch niedrig, so dass Bondfehler nur sichtbar werden, nachdem einige zehntausend Vorrichtungen gebondet wurden.
  • Neuere technologische Fortschritte bei der Halbleiterverarbeitung verbessern die Situation nicht. Neue dielektrische Materialien mit niedrigeren Dielektrizitätskonstanten werden verwendet, um die Schaltungsgeschwindigkeiten zu erhöhen, sie sind jedoch mechanisch schwächer als die herkömmlichen durch plasmaverstärkte chemische Dampfabscheidung (CVD) hergestellten Dielektrika. Das Verringern der Abmessungen der Bondkontaktstellen macht es notwendig, die vertikale Bindungskraft oder die vertikalen Bindungskräfte zu erhöhen, welche auf die Verwendung von Ultraschallenergie zur Bildung wirksamer Bondstellen zurückzuführen sind. Die Nichtverfügbarkeit höherer Bondparametereinstellungen aus Furcht vor einer Beschädigung der Bondkontaktstellen führt auch zu längeren Bondbildungszeiten und folglich zu einem Verlust an Durchsatz. All diese bedeutsamen Änderungen weisen auf einen Trend ernsterer Fehler und einer Erhöhung ihrer Häufigkeit hin.
  • In US-A-5 288 661 ist eine Halbleitervorrichtung mit einem Substrat beschrieben, in dessen Peripherie Elemente isolierende Bereiche gebildet sind. Eine Bondkontaktstelle wird über dem Elemente isolierenden Bereich gebildet, wobei eine Isolationsschicht dazwischen bereitgestellt wird. Eine darunter liegende Schicht mit einer Pufferfunktion ist an der Oberfläche der Bondkontaktstelle und des Halbleitersubstrats gebildet.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Demgemäß besteht ein Bedarf an einem zuverlässigen Weg zum Verhindern oder Minimieren des Auftretens von Prüf- und Bondfehlern, wenn sich Bondkontaktstellen über einer oder mehreren strukturell und mechanisch schwachen dielektrischen Schichten befinden.
  • Gemäß der vorliegenden Erfindung sind ein System und ein Verfahren zum Verstärken von Bondkontaktstellen vorgesehen, welche die Nachteile, die mit Vorrichtungen und Verfahren aus dem Stand der Technik verbunden sind, beseitigen oder erheblich verringern.
  • Gemäß einem Aspekt der Erfindung ist vorgesehen: ein Verstärkungssystem für eine Bondkontaktstelle mit: mindestens einer dielektrischen Schicht, die unter der Bondkontaktstelle angeordnet ist, und einer mit einem Muster versehenen Verstärkungsstruktur, die in der mindestens einen dielektrischen Schicht angeordnet ist, dadurch gekennzeichnet, dass die mit einem Muster versehene Verstärkungsstruktur aus miteinander verbindenden Metallisierungsleitungen besteht.
  • Gemäß einem anderen Aspekt der Erfindung ist vorgesehen: ein Verfahren zum Verstärken einer Bondkontaktstelle in einer integrierten Halbleiterschaltung mit den folgenden Schritten: Bilden einer Metallschicht, Strukturieren der Metallschicht in einem vorgegebenen Bereich zu einem vorgegebenen Muster mit mehreren vakanten Bereichen und Bilden einer dielektrischen Schicht über der strukturierten Metallschicht, sowie Füllen der vakanten Bereiche in der strukturierten Metallschicht. Dann wird eine Bondkontaktstelle auf der dielektrischen Schicht über der strukturierten Metallschicht gebildet.
  • Ein technischer Vorteil der vorliegenden Erfindung ist die verbesserte strukturelle Integrität von Bondkontaktstellen, so dass während des Bondens und Prüfens ausgeübte Kräfte die Bondkontaktstelle und die darunter liegenden Strukturen nicht beschädigen. Diese technischen Vorteile sind möglich, ohne dass Bond- oder Prüfparameter geändert werden, welche den Prozessdurchsatz verringern könnten. Das Ergebnis ist eine zuverlässigere integrierte Schaltung und eine Verringerung von Bondfehlern.
  • KURZBESCHREIBUNG DER ZEICHNUNG
  • Für ein besseres Verständnis der vorliegenden Erfindung wird auf die anliegende Zeichnung Bezug genommen. Es zeigen:
  • 1 eine Schnittansicht einer Ausführungsform einer Bondkontaktstellen verstärkenden Struktur gemäß den Lehren der vorliegenden Erfindung,
  • 2 eine Draufsicht der Bondkontaktstellen verstärkenden Struktur in 1 gemäß den Lehren der vorliegenden Erfindung,
  • 3 eine Schnittansicht einer anderen Ausführungsform der Bondkontaktstellen verstärkenden Struktur gemäß den Lehren der vorliegenden Erfindung,
  • – die 4A und 4B Draufsichten der Bondkontaktstellen verstärkenden Struktur in 3 gemäß den Lehren der vorliegenden Erfindung,
  • 5 eine Schnittansicht einer anderen Ausführungsform der Bondkontaktstellen verstärkenden Struktur gemäß den Lehren der vorliegenden Erfindung,
  • 6 eine Draufsicht der Bondkontaktstellen verstärkenden Struktur in 5 gemäß den Lehren der vorliegenden Erfindung und
  • – die 711 weitere Draufsichten verschiedener Ausführungsformen der Bondkontaktstellen verstärkenden Struktur gemäß den Lehren der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Der Erläuterung dienende Ausführungsformen der vorliegenden Erfindung sind in den 111 dargestellt, wobei gleiche Bezugszahlen verwendet werden, um gleiche und entsprechende Teile der verschiedenen Darstellungen zu bezeichnen.
  • In 1 ist eine Verstärkungsstruktur 10 für eine Bondkontaktstelle 12 dargestellt. Ein zentraler Abschnitt 16 der Bondkontaktstelle 12 ist freigelegt und von einer schützenden Oxidschicht 14 befreit, um eine Nagelkopfbondierung (nicht dargestellt) entgegenzunehmen, die typischerweise aus Aluminium, Gold, Kupfer, Lötmaterial oder vergleichbaren Materialien besteht. Die Bondkontaktstelle 12 ist typischerweise ein mehrschichtiger Stapel beispielsweise aus Aluminium und einer oder mehreren Schichten aus Titannitrid und Titan. Die darunter liegende Bondkontaktstelle 14 besteht aus einer oder mehreren dielektrischen Intermetallschichten oder einem oder mehreren dielektrischen Stapeln 2022, die jeweils aus mehreren dielektrischen Schichten bestehen. Jede dielektrische Intermetallschicht oder jeder dielektrische Intermetallstapel 2022 kann ein Verstärkungsgitter 30 aufweisen, das in mindestens einem der dielektrischen Intermetallstapel 2022 angeordnet ist. 2 zeigt eine Draufsicht des Verstärkungsgitters 30, das ein sich regelmäßig wiederholendes Muster mit mehreren Leerstellen oder vakanten Bereichen aufweist.
  • Mindestens eine Schicht der dielektrischen Intermetallmaterialien innerhalb jeder dielektrischen Schicht oder jedes Stapels 2022 besteht aus einem mechanisch und strukturell schwachen dielektrischen Material, wie Oxid, Wasserstoffsilsesquioxan (HSQ), Aerogele, organische Polyimide, Parylene und dergleichen. Diese dielektrischen Materialien werden nachstehend allgemein als schwache dielektrische Materialien bezeichnet. Jeder dielektrische Intermetallstapel 2022 kann beispielsweise eine erste dielektrische Schicht 32, eine schwache dielektrische Schicht 34 und eine zweite dielektrische Schicht 36 aufweisen. Die dielektrischen Schichten 32 und 36 können aus TEOS (Tetraethylorthosilicat) oder einem anderen durch ein geeignetes Verfahren gebildeten Oxidmaterial bestehen. Es ist ersichtlich, dass durch Bereitstellen einer Verstärkungsstruktur 30 mit einer vorbestimmten Höhe die Dicke t der schwachen dielektrischen Schicht 34 auf der Verstärkungsstruktur 30 stark verringert wird. Überdies ist die Verstärkungsstruktur 30 eine verbundene oder zwischenverbundene Gitterstruktur mit mehreren Leerstellen oder vakanten Bereichen 40 zum Aufnehmen eines großen Teils des schwachen dielektrischen Materials 34. Dementsprechend stellt die Verstärkungsstruktur 30 eine Unterstützung und mechanische Stärke für die dielektrischen Intermetallstapel 2022 bereit, wodurch die Fälle einer Kraterbildung und anderer Bondfehler, die durch das Drahtbonden hervorgerufen werden, erheblich verringert werden.
  • Es ist anhand der 1 und 2 ersichtlich, dass die Verstärkungsstruktur 30 im Allgemeinen planar ist und eine Dicke aufweist, die kleiner ist als die gewünschte Dicke der dielektrischen Intermetallstapel 2022. Überdies ist die Verstärkungsstruktur 30 vorzugsweise so bemessen, dass sie im Allgemeinen in einen durch die Bondkontaktstelle 12 definierten Bereich passt und sich nicht erheblich darüber hinaus erstreckt. Wenn mehr als eine Verstärkungsschicht verwendet wird, kann die Verstärkungsstruktur 30 für jeden dielektrischen Intermetallstapel 2022 direkt über der anderen, wie dargestellt, ausgerichtet sein oder gegenüber der anderen versetzt sein. Es wird erwogen, dass eine beliebige Anzahl, einschließlich eins, von Verstärkungsstrukturen oder – schichten verwendet werden kann, um eine verbesserte strukturelle Integrität und Robustheit zu erreichen. Es wird auch erwogen, dass dielektrische Intermetallschichten oder -stapel 2022 Verstärkungsstrukturen verschiedener Muster aufweisen können, wenngleich diese Entwürfe zusätzliche Kosten für die Verwendung verschiedener Masken zum strukturierten Ätzen der verschiedenen Metallverstärkungsstrukturen erfordern können.
  • Die Bondkontaktstellen-Verstärkungsstruktur 10 kann durch Bilden einer Schicht aus Metall oder einem anderen geeigneten Leiter oder Halbleiter mit einer vorgegebenen Dicke zu Beginn jeder dielektrischen Intermetallschicht oder jedes dielektrischen Intermetallstapels 2022 gebildet werden. Die Verstärkungsschicht wird dann zu dem gewünschten Muster, wie den in den 1 und 2 dargestellten Gittermustern, strukturgeätzt. Anschließende dielektrische Materialien werden dann über der strukturierten Verstärkungsschicht gebildet, wie eine einzige dielektrische Schicht oder Oxidschicht 32, eine schwache dielektrische Schicht 34 und eine Oxidschicht 36, wie dargestellt ist. Es sei bemerkt, dass die schwache dielektrische Schicht 34 durch eine Anzahl von Verfahren, wie Aufschleudern, plasmaverstärkte chemische Dampfabscheidung (CVD) und Dampfkondensation, gebildet werden kann.
  • In den 3, 4A und 4B ist eine andere Ausführungsform der Bondkontaktstellen-Verstärkungsstruktur 70 dargestellt. Eine Bondkontaktstelle 72 ist unterhalb eines schützenden Überzugs aus Oxid 74 angeordnet und für das Draht/Lötmittel/Flip-Chip/Keil-Bonden teilweise freigelegt. Zwei dielektrische Intermetallstapel 76 und 78, die unter der Bondkontaktstelle 72 liegen, weisen Verstärkungsstrukturen 80 und 82 auf. Die Verstärkungsstrukturen 80 und 82 weisen ein sich wiederholendes und nicht verbundenes Muster in der Art eines Kruzifixmusters, das wie dargestellt in regelmäßiger Weise angeordnet ist, auf. Es ist ersichtlich, dass die Verstärkungsstrukturen 80 und 82 leicht gegeneinander versetzt sein können, wie dargestellt ist. Die integrierte Halbleiterschaltung kann eine, zwei oder mehr als zwei dielektrische Intermetallschichten oder -stapel mit der Kruzifix-Verstärkungsstruktur aufweisen, wenngleich hier nur zwei dargestellt sind.
  • Eine weitere Ausführungsform der Verstärkungsstruktur ist in den 5 und 6 im Querschnitt bzw. in Draufsicht dargestellt. Dielektrische Intermetallstapel 96 und 98 liegen unter einer Bondkontaktstelle 92, die teilweise durch einen schützenden Überzug 94 bedeckt ist. Die dielektrischen Intermetallstapel 96 und 98 weisen jeweilige Verstärkungsstrukturen 100 und 102 auf. Die Verstärkungsstruktur 100 in dem dielektrischen Intermetallstapel 96 weist parallele Verstärkungslinien auf, die vorzugsweise senkrecht zu parallelen Verstärkungslinien der Verstärkungsstruktur 102 im dielektrischen Intermetallstapel 98 orientiert sind. Dementsprechend können die dielektrischen Intermetallstapel in einer integrierten Halbleiterschaltung Verstärkungslinien aufweisen, die abwechselnd zueinander orientiert sind, um eine verbesserte mechanische Stabilität und Festigkeit bereitzustellen. Es wird weiter erwogen, Verstärkungslinien bereitzustellen, die in einer anderen Weise als in abwechselnden Schichten orientiert sind.
  • In 7 ist eine alternative Ausführungsform 110 der vorliegenden Erfindung dargestellt. Das Verstärkungsstrukturmuster 110 weist Verstärkungslinien auf, die mehrere miteinander verbundene oder nicht miteinander verbundene verschachtelte Rechtecke oder Quadrate, die unter der Bondkontaktstelle liegen, bilden.
  • 8 zeigt eine weitere alternative Ausführungsform 112 möglicher Verstärkungsmuster. Die Verstärkungsstruktur 112 kann mehrere verschachtelte nicht verbundene Kreise oder Ellipsen aufweisen, die unter der Bondkontaktstelle liegen, wie dargestellt ist. Eine Variation der verschachtelten Kreisstruktur 112 ist eine verbundene oder kreuzweise verstärkte verschachtelte Kreis- oder Ellipsenverstärkungsstruktur 114, wie in 9 dargestellt ist. Eine weitere Variation ist eine in 10 dargestellte kreisförmige oder elliptische spiralförmige Verstärkungsstruktur 116. Es ist ersichtlich, dass die Lehren der vorliegenden Erfindung weiter eine beliebige verschachtelte oder spiralförmige, entweder verbundene oder nicht verbundene Konfiguration vorsehen, die für das Verstärkungsstrukturmuster verwendet wird.
  • In 11 ist eine Verstärkungsstruktur 118 mit einem sich wiederholenden verbundenen Bienenwabenmuster dargestellt. Die Natur hat gezeigt, dass die Bienenwabenstruktur eine überlegene strukturelle Integrität und Stärke aufweist und daher die schwachen dielektrischen Schichten erheblich verstärken würde.
  • Es ist anhand des vorstehend Erwähnten auch ersichtlich, dass die Verstärkungsstruktur eine Vielzahl von Mustern annehmen kann. Im Allgemeinen kann das Muster regelmäßig und wiederholend sein, wie die gitterförmigen, kruzifixförmigen, bienenwabenförmigen und verschachtelten Konfigurationen. Das Muster kann auch verbundene oder nicht verbundene Verstärkungselemente aufweisen. Es können auch sich nicht wiederholende Muster verwendet werden. Das Verstärkungsstrukturmuster belegt vorzugsweise den gesamten oder einen erheblichen Bereich unter der Bondkontaktstelle und ermöglicht es, dass das schwache dielektrische Material die vakanten Bereiche zwischen den Verstärkungslinien der Verstärkungsstruktur füllt. Überdies kann die Zusammensetzung der Verstärkungsstruktur derjenigen der Metallisierung in den entsprechenden Metallschichten gleichen. Beispielsweise kann die Verstärkungsstruktur eine untere Titannitrid/Titannitrid/Titan-Schicht, eine mittlere Aluminiumschicht und eine obere Titannitridschicht aufweisen. Die Verstärkungsstruktur kann auch aus anderen leitenden Materialien oder Halbleitermaterialien bestehen.
  • Es sei bemerkt, dass die Verstärkungsstruktur gemäß der vorliegenden Erfindung auf das Verstärken jeder Bondkontaktstelle mit darunter liegenden schwachen dielektrischen Schichten anwendbar ist, so dass sie Spannungen und Kräften widerstehen kann, die während Verdrahtungs-, Lot- oder anderer Bondprozesse, wie Flip-Chip-Bonden, Ultraschallbonden, Thermoschallbonden, Thermokompressionsbonden, Löthöcker oder Höckerbonden und während eines Waferprüfvorgangs vor dem Bonden ausgeübt werden.
  • Dementsprechend umfassen die Lehren der vorliegenden Erfindung jede Struktur, die im Wesentlichen innerhalb der Bondkontaktstelle aufgebaut ist, welche die darunter liegenden brüchigen und/oder weichen dielektrischen Strukturen mechanisch verstärkt. Es ist besonders vorteilhaft, wenn die Verstärkungsstruktur aus einer existierenden Schicht besteht, die bereits strukturiert wurde, wie die verbindenden Metallleitungen.
  • Wenngleich mehrere Ausführungsformen der vorliegenden Erfindung und ihre Vorteile detailliert beschrieben wurden, sei bemerkt, dass Abwandlungen, Änderungen, Substitutionen, Transformationen, Modifikationen, Variationen und Veränderungen daran vorgenommen werden können, ohne von dem in den anliegenden Ansprüchen dargelegten Schutzumfang der Erfindung abzuweichen.

Claims (19)

  1. Verstärkungssystem (10, 70, 90) für eine Bondkontaktstelle (12, 72, 92) mit: mindestens einer dielektrischen Schicht (20, 21, 22, 76, 78, 96, 98), die unter der Bondkontaktstelle angeordnet ist, und einer mit einem Muster versehenen Verstärkungsstruktur (30, 80, 82, 100, 102), die in der mindestens einen dielektrischen Schicht angeordnet ist, dadurch gekennzeichnet, dass die mit einem Muster versehene Verstärkungsstruktur (30, 80, 82, 100, 102) aus miteinander verbindenden Metallisierungsleitungen besteht.
  2. Verstärkungssystem nach Anspruch 1, wobei die mindestens eine dielektrische Schicht (20, 21, 22, 76, 78, 96, 98) eine schwache organische dielektrische Schicht (34) aufweist.
  3. Verstärkungssystem nach Anspruch 1 oder 2, wobei die mit einem Muster versehene Verstärkungsstruktur (30, 80, 82, 100, 102) aus Verstärkungslinien aus einem Material besteht, das stärker als die dielektrische Schicht (20, 21, 22, 76, 78, 96, 98) ist.
  4. Verstärkungssystem nach Anspruch 1, wobei die mindestens eine dielektrische Schicht (20, 21, 22, 76, 78, 96, 98) mindestens ein mehrschichtiger dielektrischer Stapel ist.
  5. Verstärkungssystem nach einem der Ansprüche 1 bis 4, wobei die mit einem Muster versehene Verstärkungsstruktur (30, 80, 82, 100, 102) eine erhebliche Fläche unter der Bondkontaktstelle (12, 72, 92) belegt.
  6. Verstärkungssystem nach einem der Ansprüche 1 bis 5, wobei die mit einem Muster versehene Verstärkungsstruktur (30, 80, 82, 100, 102) vakante Bereiche (40) aufweist, die durch die dielektrische Schicht gefüllt sind.
  7. Verstärkungssystem nach einem der Ansprüche 1 bis 6, wobei die mit einem Muster versehene Verstärkungsstruktur ein Gittermuster (30) aufweist.
  8. Verstärkungssystem nach einem der Ansprüche 1 bis 6, wobei die mit einem Muster versehene Verstärkungsstruktur ein sich wiederholendes Kruzifixmuster (80, 82) aufweist.
  9. Verstärkungssystem nach einem der Ansprüche 1 bis 6, wobei die mit einem Muster versehene Verstärkungsstruktur ein Bienenwabenmuster (118) aufweist.
  10. Verstärkungssystem nach einem der Ansprüche 1 bis 9, wobei die mit einem Muster versehene Verstärkungsstruktur abwechselnde Schichten (100, 102) mit parallelen Linien, die allgemein senkrecht zueinander orientiert sind, aufweist.
  11. Verstärkungssystem nach einem der Ansprüche 1 bis 10, wobei die mit einem Muster versehene Verstärkungsstruktur mehrere verbundene Strukturelemente (114) aufweist.
  12. Verstärkungssystem nach einem der Ansprüche 1 bis 11, wobei die mit einem Muster versehene Verstärkungsstruktur mehrere sich wiederholende Strukturelemente (30, 80, 82, 110, 112) aufweist.
  13. Verstärkungssystem nach Anspruch 1, wobei die mit einem Muster versehene Verstärkungsstruktur mehrere sich wiederholende, nicht miteinander verbundene Strukturelemente (110, 112) aufweist.
  14. Verfahren zum Verstärken einer Bondkontaktstelle (12, 72, 92) in einer integrierten Halbleiterschaltung mit folgenden Schritten: Bilden einer Verstärkungsschicht, Strukturieren der Verstärkungsschicht in einem vorgegebenen Bereich zu einem vorgegebenen Muster mit mehreren vakanten Bereichen, Bilden einer dielektrischen Schicht über der strukturierten Verstärkungsschicht und Füllen der vakanten Bereiche darin und Bilden einer Bondkontaktstelle auf der dielektrischen Schicht über der strukturierten Verstärkungsschicht.
  15. Verfahren nach Anspruch 14, wobei der Schritt des Bildens der dielektrischen Schicht die Schritte des Bildens einer schwachen dielektrischen Schicht aufweist.
  16. Verfahren nach Anspruch 14 oder 15, wobei der Strukturierungsschritt den Schritt des Strukturierens der Verstärkungsschicht mit einem sich wiederholenden und verbundenen Muster aufweist.
  17. Verfahren nach Anspruch 14 oder 15, wobei der Strukturierungsschritt den Schritt des Strukturierens der Verstärkungsschicht mit einem sich wiederholenden und nicht verbundenen Muster aufweist.
  18. Verfahren nach einem der Ansprüche 14 bis 17, wobei der Strukturierungsschritt den Schritt des Strukturierens der Verstärkungsschicht mit einer verschachtelten Konfiguration aufweist.
  19. Verfahren nach einem der Ansprüche 14 bis 18, bei dem weiter die Schritte des Bildens und Strukturierens der Verstärkungsschicht und des Bildens der dielektrischen Schicht mindestens einmal ausgeführt werden, bevor die Bondkontaktstelle darauf gebildet wird.
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TW (1) TW370710B (de)

Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4651815B2 (ja) * 1998-01-23 2011-03-16 ローム株式会社 ダマシン配線および半導体装置
US6232662B1 (en) * 1998-07-14 2001-05-15 Texas Instruments Incorporated System and method for bonding over active integrated circuits
US6037668A (en) * 1998-11-13 2000-03-14 Motorola, Inc. Integrated circuit having a support structure
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6191023B1 (en) * 1999-11-18 2001-02-20 Taiwan Semiconductor Manufacturing Company Method of improving copper pad adhesion
US6198170B1 (en) 1999-12-16 2001-03-06 Conexant Systems, Inc. Bonding pad and support structure and method for their fabrication
KR100358567B1 (ko) * 1999-12-28 2002-10-25 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100324341B1 (ko) * 2000-02-15 2002-02-16 박종섭 반도체 장치의 패드 형성방법
US6495917B1 (en) * 2000-03-17 2002-12-17 International Business Machines Corporation Method and structure of column interconnect
JP2003530696A (ja) * 2000-04-12 2003-10-14 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体装置
KR100388220B1 (ko) * 2000-10-17 2003-06-19 주식회사 하이닉스반도체 반도체장치의 패드부 구조
US6552433B1 (en) * 2001-05-17 2003-04-22 Taiwan Semiconductor Manufacturing Company Bond pads using mesh pattern via structures for protecting devices/circuits under I/O pads
FR2824954A1 (fr) * 2001-05-18 2002-11-22 St Microelectronics Sa Plot de connexion d'un circuit integre
US20020195723A1 (en) * 2001-06-25 2002-12-26 Daniel Collette Bond pad structure
JP2003136623A (ja) * 2001-08-22 2003-05-14 Tdk Corp モジュール部品、コア基板要素集合体、多層基板、コア基板要素集合体の製造方法、多層基板の製造方法、及びモジュール部品の製造方法
US6864166B1 (en) 2001-08-29 2005-03-08 Micron Technology, Inc. Method of manufacturing wire bonded microelectronic device assemblies
SG117395A1 (en) 2001-08-29 2005-12-29 Micron Technology Inc Wire bonded microelectronic device assemblies and methods of manufacturing same
US6678950B1 (en) * 2001-11-01 2004-01-20 Lsi Logic Corporation Method for forming a bonding pad on a substrate
US20030127716A1 (en) * 2002-01-09 2003-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Single layer wiring bond pad with optimum AL film thickness in Cu/FSG process for devices under pads
KR100416614B1 (ko) * 2002-03-20 2004-02-05 삼성전자주식회사 본딩패드 하부구조를 보강하기 위한 반도체 소자 및 그제조방법
TW539621B (en) * 2002-04-03 2003-07-01 Benq Corp Ink jet printer with independent driving circuit for preheat and heat maintance
US6784556B2 (en) * 2002-04-19 2004-08-31 Kulicke & Soffa Investments, Inc. Design of interconnection pads with separated probing and wire bonding regions
US6909196B2 (en) 2002-06-21 2005-06-21 Micron Technology, Inc. Method and structures for reduced parasitic capacitance in integrated circuit metallizations
JP2004095916A (ja) * 2002-08-30 2004-03-25 Fujitsu Ltd 半導体装置及びその製造方法
US7692315B2 (en) * 2002-08-30 2010-04-06 Fujitsu Microelectronics Limited Semiconductor device and method for manufacturing the same
US6908841B2 (en) * 2002-09-20 2005-06-21 Infineon Technologies Ag Support structures for wirebond regions of contact pads over low modulus materials
US7288845B2 (en) * 2002-10-15 2007-10-30 Marvell Semiconductor, Inc. Fabrication of wire bond pads over underlying active devices, passive devices and/or dielectric layers in integrated circuits
KR100448344B1 (ko) * 2002-10-22 2004-09-13 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지 제조 방법
JP4170103B2 (ja) * 2003-01-30 2008-10-22 Necエレクトロニクス株式会社 半導体装置、および半導体装置の製造方法
US6963138B2 (en) * 2003-02-03 2005-11-08 Lsi Logic Corporation Dielectric stack
US6982493B2 (en) 2003-04-03 2006-01-03 International Business Machines Corporation Wedgebond pads having a nonplanar surface structure
US6864578B2 (en) * 2003-04-03 2005-03-08 International Business Machines Corporation Internally reinforced bond pads
US6798035B1 (en) * 2003-06-20 2004-09-28 Lsi Logic Corporation Bonding pad for low k dielectric
JP2005085939A (ja) * 2003-09-08 2005-03-31 Renesas Technology Corp 半導体装置およびその製造方法
EP1519411A3 (de) * 2003-09-26 2010-01-13 Panasonic Corporation Halbleitervorrichtung und Verfahren zu ihrer Herstellung
JP4579621B2 (ja) * 2003-09-26 2010-11-10 パナソニック株式会社 半導体装置
US6960836B2 (en) * 2003-09-30 2005-11-01 Agere Systems, Inc. Reinforced bond pad
US7067902B2 (en) * 2003-12-02 2006-06-27 International Business Machines Corporation Building metal pillars in a chip for structure support
EP1695384A2 (de) * 2003-12-10 2006-08-30 Philips Intellectual Property & Standards GmbH Drahtbondierte halbleiterkomponente mit verstärkter innenverbindungsmetallisierung
CN100466236C (zh) * 2003-12-29 2009-03-04 旺宏电子股份有限公司 半导体元件的结构
JP4938983B2 (ja) * 2004-01-22 2012-05-23 川崎マイクロエレクトロニクス株式会社 半導体集積回路
US7629689B2 (en) * 2004-01-22 2009-12-08 Kawasaki Microelectronics, Inc. Semiconductor integrated circuit having connection pads over active elements
JP4913329B2 (ja) * 2004-02-09 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置
JP2007019128A (ja) * 2005-07-06 2007-01-25 Sony Corp 半導体装置
JP4957013B2 (ja) * 2006-02-24 2012-06-20 凸版印刷株式会社 半導体素子搭載用基板
DE102006046182B4 (de) * 2006-09-29 2010-11-11 Infineon Technologies Ag Halbleiterelement mit einer Stützstruktur sowie Herstellungsverfahren
US7791199B2 (en) * 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
EP2575166A3 (de) * 2007-03-05 2014-04-09 Invensas Corporation Chips mit über Durchgängen an Frontkontakte verbundenen Rückkontakten
DE102007011126B4 (de) * 2007-03-07 2009-08-27 Austriamicrosystems Ag Halbleiterbauelement mit Anschlusskontaktfläche
JP2008258258A (ja) * 2007-04-02 2008-10-23 Sanyo Electric Co Ltd 半導体装置
US8183151B2 (en) 2007-05-04 2012-05-22 Micron Technology, Inc. Methods of forming conductive vias through substrates, and structures and assemblies resulting therefrom
JP4522435B2 (ja) * 2007-06-05 2010-08-11 富士通テン株式会社 高周波回路装置、及びレーダ装置
US7919839B2 (en) * 2007-07-24 2011-04-05 Northrop Grumman Systems Corporation Support structures for on-wafer testing of wafer-level packages and multiple wafer stacked structures
WO2009013678A2 (en) 2007-07-26 2009-01-29 Nxp B.V. Reinforced structure for a stack of layers in a semiconductor component
KR101120285B1 (ko) 2007-07-30 2012-03-07 엔엑스피 비 브이 스트레스 완충 반도체 부품 및 그의 제조 방법
KR101588723B1 (ko) 2007-07-31 2016-01-26 인벤사스 코포레이션 실리콘 쓰루 비아를 사용하는 반도체 패키지 공정
US20090079082A1 (en) * 2007-09-24 2009-03-26 Yong Liu Bonding pad structure allowing wire bonding over an active area in a semiconductor die and method of manufacturing same
FR2925980B1 (fr) * 2007-12-28 2010-06-04 St Microelectronics Sa Plot de contact electrique
JP4701264B2 (ja) * 2008-04-18 2011-06-15 ルネサスエレクトロニクス株式会社 半導体装置、および半導体装置の製造方法
KR20100060309A (ko) * 2008-11-27 2010-06-07 주식회사 동부하이텍 반도체 소자
JP5452064B2 (ja) 2009-04-16 2014-03-26 ルネサスエレクトロニクス株式会社 半導体集積回路装置
FR2956927B1 (fr) * 2010-02-26 2012-04-20 Thales Sa Membrane reflechissante deformable pour reflecteur reconfigurable, reflecteur d'antenne reconfigurable et antenne comportant une telle membrane
DE102011107349B4 (de) 2010-06-30 2016-05-12 Micronas Gmbh Bondkontaktstelle auf einem Halbleitersubstrat
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
KR101059490B1 (ko) 2010-11-15 2011-08-25 테세라 리써치 엘엘씨 임베드된 트레이스에 의해 구성된 전도성 패드
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
CA2825655C (en) 2011-01-28 2019-04-30 Crane & Co., Inc. A laser marked device
US8802554B2 (en) * 2011-02-15 2014-08-12 Marvell World Trade Ltd. Patterns of passivation material on bond pads and methods of manufacture thereof
BR112013033917A2 (pt) 2011-06-28 2019-09-24 Visual Physics Llc laminado de película óptica papel de fraco ou nulo enrolamento
US9064707B2 (en) 2011-09-14 2015-06-23 Micronas Gmbh Bonding contact area on a semiconductor substrate
EP2760680B2 (de) 2011-09-26 2023-02-15 Crane Security Technologies, Inc. Verfahren zur herstellung einer verbunstoffbahn und sicherheitsvorrichtungen aus der verbundstoffbahn
JP5926988B2 (ja) * 2012-03-08 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置
WO2013188518A1 (en) 2012-06-13 2013-12-19 Visual Physics, Llc Micro-optic material with improved abrasion resistance
US9768221B2 (en) * 2013-06-27 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Pad structure layout for semiconductor device
US10804153B2 (en) 2014-06-16 2020-10-13 STATS ChipPAC Pte. Ltd. Semiconductor device and method to minimize stress on stack via
US9768134B2 (en) 2015-01-29 2017-09-19 Micron Technology, Inc. Methods of forming conductive materials on semiconductor devices, and methods of forming electrical interconnects
US10896888B2 (en) * 2018-03-15 2021-01-19 Microchip Technology Incorporated Integrated circuit (IC) device including a force mitigation system for reducing under-pad damage caused by wire bond

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3918148A (en) * 1974-04-15 1975-11-11 Ibm Integrated circuit chip carrier and method for forming the same
US4357203A (en) * 1981-12-30 1982-11-02 Rca Corporation Plasma etching of polyimide
US4572754A (en) * 1984-05-21 1986-02-25 Ctx Corporation Method of making an electrically insulative substrate
FR2591587A1 (fr) * 1985-12-17 1987-06-19 Saint Gobain Vitrage Film organo-mineral depose sur un substrat en verre eventuellement revetu d'une ou plusieurs couches metalliques minces.
JPS62251136A (ja) * 1986-04-25 1987-10-31 三菱樹脂株式会社 金属複合積層板
JPS6465895A (en) * 1987-09-07 1989-03-13 Hitachi Cable Mesh-shaped metal core substrate
US4963697A (en) * 1988-02-12 1990-10-16 Texas Instruments Incorporated Advanced polymers on metal printed wiring board
US4882454A (en) * 1988-02-12 1989-11-21 Texas Instruments Incorporated Thermal interface for a printed wiring board
JPH0797602B2 (ja) * 1988-05-06 1995-10-18 日本電気株式会社 半導体集積回路装置
JPH0226039A (ja) * 1988-07-14 1990-01-29 Mitsubishi Electric Corp 半導体装置
US5068714A (en) * 1989-04-05 1991-11-26 Robert Bosch Gmbh Method of electrically and mechanically connecting a semiconductor to a substrate using an electrically conductive tacky adhesive and the device so made
JP2598328B2 (ja) * 1989-10-17 1997-04-09 三菱電機株式会社 半導体装置およびその製造方法
US5085922A (en) * 1990-05-22 1992-02-04 Mitsubishi Denki Kabushiki Kaisha Printed circuit board
JP2543230B2 (ja) * 1990-06-20 1996-10-16 松下電器産業株式会社 光学情報記録媒体
US5391516A (en) * 1991-10-10 1995-02-21 Martin Marietta Corp. Method for enhancement of semiconductor device contact pads
US5316976A (en) * 1992-07-08 1994-05-31 National Semiconductor Corporation Crater prevention technique for semiconductor processing
US5309025A (en) * 1992-07-27 1994-05-03 Sgs-Thomson Microelectronics, Inc. Semiconductor bond pad structure and method
US5274912A (en) * 1992-09-01 1994-01-04 Rogers Corporation Method of manufacturing a multilayer circuit board
JP3040267B2 (ja) * 1992-10-23 2000-05-15 日本カーバイド工業株式会社 再帰反射性シートの製造方法
JPH06196603A (ja) * 1992-12-23 1994-07-15 Shinko Electric Ind Co Ltd リードフレームの製造方法
US5278077A (en) * 1993-03-10 1994-01-11 Sharp Microelectronics Technology, Inc. Pin-hole patch method for implanted dielectric layer
US5561085A (en) * 1994-12-19 1996-10-01 Martin Marietta Corporation Structure for protecting air bridges on semiconductor chips from damage
JP3400164B2 (ja) * 1995-01-23 2003-04-28 三井金属鉱業株式会社 多層プリント配線板およびその製造方法
US5703408A (en) * 1995-04-10 1997-12-30 United Microelectronics Corporation Bonding pad structure and method thereof
JPH08309926A (ja) * 1995-05-17 1996-11-26 Nitto Boseki Co Ltd 積層板材及びそれから作製した織機の綜絖枠
US5777379A (en) * 1995-08-18 1998-07-07 Tessera, Inc. Semiconductor assemblies with reinforced peripheral regions
US5677230A (en) * 1995-12-01 1997-10-14 Motorola Method of making wide bandgap semiconductor devices
US5686762A (en) * 1995-12-21 1997-11-11 Micron Technology, Inc. Semiconductor device with improved bond pads
US5844523A (en) * 1996-02-29 1998-12-01 Minnesota Mining And Manufacturing Company Electrical and electromagnetic apparatuses using laminated structures having thermoplastic elastomeric and conductive layers
US5700735A (en) * 1996-08-22 1997-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bond pad structure for the via plug process
US5792538A (en) * 1997-02-28 1998-08-11 Wea Manufacturing, Inc. Playable optical picture disc
SG72852A1 (en) * 1997-08-15 2000-05-23 Ricoh Kk Optical recording medium and recording and reproducing method using the same

Also Published As

Publication number Publication date
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