DE69909205T2 - Verfahren zur Herstellung vertikaler Transistoren - Google Patents

Verfahren zur Herstellung vertikaler Transistoren Download PDF

Info

Publication number
DE69909205T2
DE69909205T2 DE69909205T DE69909205T DE69909205T2 DE 69909205 T2 DE69909205 T2 DE 69909205T2 DE 69909205 T DE69909205 T DE 69909205T DE 69909205 T DE69909205 T DE 69909205T DE 69909205 T2 DE69909205 T2 DE 69909205T2
Authority
DE
Germany
Prior art keywords
layer
silicon
semiconductor
dopant
plug
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69909205T
Other languages
English (en)
Other versions
DE69909205D1 (de
Inventor
John M. Short Hills Hergenrother
Donald Paul Summit Monroe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nokia of America Corp
Original Assignee
Lucent Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lucent Technologies Inc filed Critical Lucent Technologies Inc
Application granted granted Critical
Publication of DE69909205D1 publication Critical patent/DE69909205D1/de
Publication of DE69909205T2 publication Critical patent/DE69909205T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666Vertical transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827Vertical transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642Vertical transistors

Description

  • Technisches Gebiet
  • Die Erfindung ist auf einen Prozess zum Herstellen vertikaler Transistoren gerichtet.
  • Hintergrundbildende Technik
  • Bei integrierten Schaltkreisen besteht ein Trend zu höherer Bauteiledichte hin, um die Anzahl von Bauteilen pro Flächeneinheit zu erhöhen. Die Bauteiledichte wird dadurch erhöht, dass einzelne Bauteile kleiner gemacht werden und die Bauteile dichter beieinander platziert werden. Die Bauteileabmessungen (als Charakteristikumsgröße oder Designregeln bezeichnet) nehmen von 0,25 μm auf 0,18 μm und darunter ab. Es ist auch erwünscht, den Abstand zwischen Bauteilen in vergleichbarer Weise zu verringern.
  • Derzeit verfügen die meisten MOS(metal oxide semiconductor)-Transistoren über planare Konfiguration. Bei einem planaren MOS-Bauteil verläuft die Richtung des Stromflusses parallel zur Ebene der Substratfläche. Es ist zwar erforderlich, die Größe dieser Bauteile zu verringern, um eine erhöhte Bauteiledichte zu erzielen, jedoch wird die Herstellung dieser kleinen Bauteile zunehmend schwierig. Insbesondere wird die Lithographie extrem schwierig, wenn die Bauteileabmessungen unter die Wellenlänge der Strahlung abnehmen, die dazu verwendet wird, in einem strahlungsempfindlichen Material ein Bild eines Musters zu zeichnen.
  • Als Alternative zur stärker platzaufwändigen planaren Konfiguration von Bauteilen wurde eine Konfiguration eines vertikalen Bauteils vorgeschlagen, wie von H. Takato et al. in "Impact of Surrounding Gate Transistor (SGT) for Ultra-High-Density LSTs", IEEE Transactions on Electron Devices, Vol. 38(3), S. 573–577 (1991) beschrieben. Eine schematische Darstellung dieses Bauteils ist die 1. Das Bauteil 10 verfügt über eine Source 15, einen Drain 20 und einen Kanal 25. Die Länge des Kanals 25 verläuft senkrecht zur Oberfläche des Substrats 30, auf dem das Bauteil 10 ausgebildet ist. Das Bauteil wird als Vertikaltransistor bezeichnet, da die Länge des Kanals senkrecht zur Substratfläche verläuft. Ein Gate 35 umgibt den Kanal 25.
  • Obwohl Vertikal-MOSFETs (metal oxide semiconductor field effect transistors) dichter als Planar-MOSFETs gepackt werden können, sind die Bearbeitungsprobleme bei Vertikaltransistoren nicht trivial. Daher ist ein Prozess erwünscht, der es einfacher und effizienter macht, Vertikal-MOSFETs herzustellen.
  • Auch das US-Patent Nr. 5,578,850 für Fitch et al. beschreibt einen Transistor, bei dem die Länge des Kanals senkrecht zur Substratfläche verläuft. Fitch et al. beschreiben einen Prozess, bei dem ein mehrschichtiger Stapel auf der Substratfläche hergestellt wird. Dieser mehrschichtige Stapel enthält eine als Gateelektrode dienende leitende Schicht. Im mehrschichtigen Stapel wird ein Graben hergestellt, und in diesem wird ein Halbleitermaterial epitaktisch gezüchtet. Im Halbleitermaterial werden Bauteilbereiche durch In-situ-Dotierung erzeugt.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die Erfindung ist auf ein Verfahren zum Herstellen eines Vertikal-MOSFETs gerichtet. Bei diesem Prozess wird eine erste Schicht eines elektrisch isolierenden Materials, z. B. Siliciumnitrid (Si3N4) auf einem Halbleitersubstrat hergestellt. Zu geeigneten Halbleitersubstraten gehören Siliciumsubstrate und Silicium-auf-Isolator(SOI)-Substrate. Der Oberflächenbereich des Siliciumsubstrats wurde stark dotiert (d. h. mit einer Dotierstoffkonzentration über 1 × 1019 Atome/cm3). Die erste Schicht des isolierenden Materials verfügt über eine Dicke im Bereich von ungefähr 25 nm bis ungefähr 250 nm. Die Dicke der ersten Schicht wird so ausgewählt, dass die Gate-Source-Kapazität (Cgs) zwischen dem Gate und der Source oder dem Drain (– abhängig davon, ob die Source oder der Drain im Substrat ausgebildet ist, ausreichend niedrig ist. Diese Überlegung begünstigt eine Dicke mit einem höheren Anteil im oben angegebenen Bereich. Die Dicke der ersten Schicht wird auch so ausgewählt, dass der Serienwiderstand der Source/Drain-Erstreckung ausreichend niedrig ist und ein Herausdiffundieren aus dem stark dotierten Bereich des Substrats zum Erzeugen der Source/Drain-Erstreckung leicht erzielt wird. Diese Überlegungen berücksichtigen eine Dicke innerhalb des unteren Teils des oben angegebenen Bereichs. Der Fachmann ist dazu in der Lage, eine geeignete Dicke auf Grundlage der oben angegebenen Überlegungen, und auch auf Grund anderer Überlegungen, wie sie für spezielle Ausführungsformen gelten, auszuwählen.
  • Auf der ersten Materialschicht wird eine zweite Materialschicht hergestellt. Jedoch weist das Material der zweiten Schicht (z. B. Siliciumdioxid (SiO2)) einen deutlich anderen Ätzwiderstand gegen ein ausgewähltes Ätzmittel als das isolierende Material der ersten Schicht auf. Genauer gesagt, ist, für das ausgewählte Ätzmittel, die Ätzrate des Materials der zweiten Schicht viel höher als diejenige des isolierenden Materials der ersten Schicht. Es ist von Vorteil, wenn die Ätzrate der zweiten Materialschicht im ausgewählten Ätzmittel mindestens ungefähr das Zehnfache derjenigen der ersten Materialschicht ist. Für das ausgewählte Ätzmittel ist die Ätzrate des Materials der zweiten Schicht auch mindestens das Zehnfache derjenigen eines Halbleitermaterials, in dem der Kanal des Bauteils ausgebildet wird. Kristallines Silicium ist ein Beispiel eines derartigen Halbleitermaterials. Es ist von Vorteil, wenn die Ätzrate des Materials der zweiten Schicht mindestens das 100-fache derjenigen des Halbleitermaterials ist.
  • Die Dicke der zweiten Materialschicht wird so ausgewählt, dass sie die körperliche Gatelänge des Bauteils definiert. Dies, da diese zweite Schicht eine Opferschicht ist, d. h., da sie entfernt wird und das Gate des Bauteils in den durch diese Schicht festgelegten Raum ausgebildet wird. Das Festlegen der Gatelänge auf diese Weise sorgt für eine viel bessere Gatelängensteuerung als sie unter Verwendung herkömmlicher Lithographietechniken erzielbar ist.
  • Auf der zweiten Schicht wird eine dritte Materialschicht hergestellt. Das für die dritte Schicht ausgewählte Material ist ein elektrisch isolierendes Material. Es ist von Vorteil, wenn das isolierende Material in der dritten Schicht eine kleinere Ätzrate im ausgewählten Ätzmittel als das Material der zweiten Schicht hat. Es ist von Vorteil, wenn das Verhältnis der Ätzrate, im ausgewählten Ätzmittel, des Materials in der zweiten Schicht zu derjenigen des Materials in der dritten Materialschicht mindestens 10 zu 1 ist. Vom Standpunkt einfacher Bearbeitung her ist es von Vorteil, wenn das Material der ersten Schicht dasselbe wie das der dritten Schicht ist.
  • Dann wird durch die Dreischichtstruktur ein Fenster oder Graben (nachfolgend einfach als Fenster bezeichnet) bis in die stark dotierte Fläche des Siliciumsubstrats geätzt. Die Abmessungen des Fensters werden durch Größenbeschränkungen für das spezielle Bauteil und die Beschränkungen der zum Herstellen des Fensters verwendeten Lithographietechniken bestimmt. Das Fenster wird unter Verwendung herkömmlicher Lithographietechniken hergestellt. Genauer gesagt, wird auf der Dreischichtstruktur durch Herstellen einer Schicht eines energiedefinierbaren Materials auf ihr und durch Einbringen eines Bilds eines Musters in die Schicht desselben eine Maske hergestellt. Dann wird das Muster entwickelt, und nur derjenige Teil der Dreischichtstruktur, der durch die Maske belichtet wurde, ist der Teil, der den Abmessungen und der Platzierung des gewünschten Fensters oder Grabens entspricht. Dann wird das Fenster in die Dreischichtstruktur eingesetzt. Nachdem das Fenster geätzt ist, werden die auf der Substratfläche verbliebenen Teile der Maske unter Verwendung herkömmlicher Hilfsmittel, wie sie dem Fachmann gut bekannt sind, entfernt.
  • Dann wird das Fenster mit einem Halbleitermaterial aufgefüllt. Obwohl das Halbleitermaterial entweder kristallin, polykristallin oder amorph ist, ist es typischerweise ein kristallines Material wie Silicium, Siliciumgermanium oder Siliciumgermaniumcarbid. Die Zusammensetzung des kristallinen Halbleitermaterials muss nicht gleichmäßig sein. Das kristalline Halbleitermaterial ist entweder dotiert oder undotiert. Techniken zum Herstellen kristalliner Halbleitermaterialien sind dem Fachmann gut bekannt. Zum Beispiel wird bei einer Technik das kristalline Material epitaktisch im Fenster oder Graben hergestellt. Bei einer anderen Ausführungsform wird eine amorphe Schicht des Halbleitermaterials auf dem Substrat abgeschieden und es wird das gesamte Halbleitermaterial mit Ausnahme desjenigen, das im Fenster und einem kleinen Kontaktpfropfen an der Oberseite desselben abgeschieden ist, entfernt. Dann wird das amorphe Halbleitermaterial getempert, um es umzukristallisieren (Festphasenepitaxie).
  • Der Kanal des Bauteils und die Source- und die Drainerstreckung desselben werden im im Fenster ausgebildeten Halbleiter(z. B. Silicium)pfropfen ausgebildet. Daher ist der Siliciumpfropfen in bestimmten Bereichen dotiert. Es wird eine Anzahl von Arten zum Dotieren des Siliciumpfropfens als geeignet in Betracht gezogen. Bei einer Ausführungsform wird ein dotierer Siliciumpfropfen entweder während der Züchtung in situ hergestellt, oder durch Implantation nach der Herstellung des Pfropfens oder durch irgendeine andere geeignete Maßnahme. Dotierstoffe von entgegengesetztem Typ können von einer oder mehreren benachbarten Mehrfach-Materialschichten (d. h. den Mehrfach-Materialschichten, in denen das kristalline, mit einem Halbleiter aufgefüllte Fenster ausgebildet ist) in den Pfropfen einge trieben werden, um die Source- und Drainerstreckung zu erzeugen. Diese Technik ist als Festphasendiffusion bekannt. Bei Festphasendiffusion wird ein dotiertes Oxid (z. B. Siliciumdioxid) als Dotierstoffquelle verwendet. Das Siliciumdioxid wird mit dem gewünschten Dotierstoff (z. B. Arsen, Phosphor, Bor) dotiert. Bei erhöhten Temperaturen wird der Dotierstoff aus dem dotierten Oxid in das benachbarte kristalline Halbleitermaterial eingetrieben. Diese Technik ist von Vorteil, da das Dotierungsgebiet durch die Grenzfläche zwischen dem Pfropfen und der als Dotierstoffquelle verwendeten Materialschicht definiert ist. Diese Technik erlaubt die Herstellung selbst ausgerichteter Source/Drain-Erstreckungen (d. h. von Source-und Drain-Erstreckungsbereichen, die mit dem Gate ausgerichtet sind).
  • Der Fachmann ist mit der Art vertraut, gemäß der Dotierstoffe in situ eingebracht werden, wenn eine Materialschicht mittels chemischer Dampfabscheidung hergestellt wird, und derartige Techniken werden hier nicht detailliert beschrieben. Allgemein gesagt, werden die Dotierstoffe zum geeigneten Zeitpunkt während der Abscheidung des Materials in die Atmosphäre eingebracht, so dass die Dotierstoffe am gewünschten Ort im Siliciumpfropfen mit der gewünschten Konzentration vorhanden sind. Bei anderen Ausführungsformen werden Dotierstoffe in den Kanal implantiert, nachdem diese hergestellt wurde, oder sie werden aus dem stark dotierten Substrat in die Unterseite des Pfropfens eindiffundiert.
  • Nachdem der Pfropfen aus dotiertem Silicium (oder einem anderen Halbleiter) hergestellt ist, wird auf dem Substrat eine vierte Materialschicht hergestellt. Diese Materialschicht verfügt über einen Ätzwiderstand im ausgewählten Ätzmittel, der zum Ätzwiderstand der ersten und dritten Materialschicht passt. Es ist von Vorteil, beruhend auf Prozessverlegungen, dass diese Materialschicht dieselbe wie die dritte Materialschicht ist.
  • Auf dem Substrat wird unter Verwendung herkömmlicher Lithographietechniken eine andere Ätzmaske hergestellt. Diese Ätzmaske wird so strukturiert, dass der vierten Materialschicht über dem Siliciumpfropfen und der Teil der vierten Materialschicht angrenzend an diesen nicht durch die Maske freigelegt sind. Die sich ergebende maskierte Struktur wird dann anisotrop bis zur zweiten Materialschicht geätzt. Als Ergebnis des Ätzvorgangs ist der Teil der zweiten Schicht unter dem unmaskierten Teil der Struktur freigelegt. Die sich ergebende Struktur wird dann isotrop geätzt. Als Ergebnis des Ätzvorgangs und der Differenz der Ätzraten zwischen der zweiten Materialschicht und der ersten sowie dritten Materialschicht wird die zweite Materialschicht vollständig entfernt, jedoch verbleiben die erste Materialschicht und der Teil der dritten/vierten Materialschicht über dem Silicium pfropfen und angrenzend an die Oberseite desselben. Als Ergebnis dieses Ätzvorgangs ist ein Teil des Siliciumpfropfens freigelegt, der der Dicke der zweiten Schicht entspricht. Der freigelegte Teil des Siliciumpfropfens legt die Gatelänge des hergestellten Bauteils fest.
  • Dann wird das Substrat Bedingungen unterworfen, bei denen eine Schicht eines thermischen Oxids auf den freigelegten Teil des Siliciumpfropfens aufgewachsen wird. Die Schicht des thermischen Oxids wird dann unter Verwendung herkömmlicher Hilfsmittel wie eines Nassätzmittels (z. B. wässrige Fluorwasserstoffsäure) oder Fluorwasserstoffsäureanhydrid entfernt. Diese Opferoxidation erfolgt zum Reparieren von Seitenwanddefekten. Nachdem die Schicht des thermischen Oxids entfernt wurde, wird auf dem freigelegten Teil des Siliciumpfropfens eine Schicht eines Gatedielektrikums (z. B. Siliciumdioxid oder andere Materialien mit geeignet hoher Dielektrizitätskonstante) hergestellt. Zu Beispielen anderer geeigneter Gatedielektrikumsmaterialien gehören Siliciumdioxid, Siliciumnitrid, Siliciumoxynitrid und Metalloxide (z. B. Tantalpentoxid, Titanoxid und Aluminiumoxid). Die Dicke des Gatedielektrikums liegt im Bereich von ungefähr 1 nm bis ungefähr 20 nm. Die ausgewählte Dicke hängt von der Dielektrizitätskonstanten des dielektrischen Materials ab.
  • Bei einer Ausführungsform wird eine Gatedielektrikumsschicht aus Siliciumdioxid durch Erwärmen des Substrats auf eine Temperatur im Bereich von ungefähr 700°C bis ungefähr 1100°C in eine Sauerstoff enthaltenden Atmosphäre hergestellt. Es werden sowohl Ofenoxidation als auch schnelle thermische Oxidation als geeignet angesehen. Es werden auch andere Hilfsmittel wie chemische Dampfabscheidung, Strahl-Dampfabscheidung oder Atomschichtabscheidung als geeignet zum Herstellen des Gatedielektrikums angesehen. Bedingungen zum Herstellen eines Gatedielektrikums gewünschter Dicke sind dem Fachmann gut bekannt.
  • Dann wird eine Gateelektrode durch Abscheiden einer ausreichend geometrisch passenden Schicht eines geeigneten Gatematerials (z. B. in situ dotiertes amorphes Silicium) auf dem Substrat hergestellt. Die Schicht wird strukturiert und anschließend zum Herstellen des Gates umkristallisiert. Die Gatekonfiguration hängt stark von der Designwahl ab. Jedoch umgibt das Gate den Teil des Siliciumpfropfens mit dem darauf hergestellten Gateoxid.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine schematische Ansicht eines Vertikaltransistors.
  • 2A2J veranschaulichen die Prozessabfolge bei einer Ausführungsform der Erfindung.
  • 3A3P veranschaulichen die Prozessabfolge bei einer zweiten Ausführungsform der Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Die Erfindung ist auf einen Prozess zum Herstellen eines Vertikaltransistors gerichtet. Bei diesem Prozess werden mehrere Materialschichten auf der Fläche eines Siliciumsubstrats hergestellt, in der entweder ein Source- oder ein Drainbereich für das Bauteil ausgebildet ist. Die mehreren Schichten verfügen über verschiedene Ätzwiderstände in einem ausgewählten Ätzmittel. Eine der Schichten in der Mehrfachschichtstruktur ist eine Opferschicht, die zum Festlegen der körperlichen Gatelänge des Bauteils verwendet wird. Genauer gesagt, spezifizieren die Dicke und die Platzierung der Opferschicht die Dicke und die Platzierung des Gates des Vertikaltransistors.
  • Nun wird eine Ausführungsform der Erfindung unter Bezugnahme auf die 2A2J beschrieben. Gemäß der 2A wird ein stark dotierter Sourcebereich 105 im Siliciumsubstrat 100 hergestellt. Bei dieser Ausführungsform wird der Sourcebereich des Bauteils im Siliciumsubstrat hergestellt, und der Drainbereich wird auf der Oberseite des anschließend hergestellten Vertikalkanals hergestellt. Bei einer alternativen Ausführungsform wird der Drainbereich im Substrat hergestellt und der Sourcebereich wird auf der obersten Seite des anschließend hergestellten Vertikalkanals hergestellt. Die Ausführungsform, bei der der Sourcebereich im Substrat hergestellt wird, ist Gegenstand dieser Beschreibung. Ausgehend von dieser Beschreibung kann der Fachmann leicht ein Bauteil herstellen, bei dem der Drainbereich im Siliciumsubstrat ausgebildet ist und der Sourcebereich auf der Oberseite des anschließend hergestellten Vertikalkanals ausgebildet ist.
  • Die Tiefe des stark dotierten Sourcebereichs, die Konzentration des Dotierstoffs in diesem sowie der Typ des Dotierstoffs (d. h. n- oder p-Typ) hängen alle von der Designwahl ab. Als geeignet wird ein stark dotierter Sourcebe reich 105 betrachtet, bei dem der Dotierstoff Phosphor (P), Arsen (As), Antimon (Sb) oder Bor (B) ist, die Dotierstoffkonzentration im Bereich von ungefähr 1 × 1019 Atome/cm3 bis ungefähr 5 × 1020 Atome/cm3 liegt und die Tiefe des Bereichs im Substrat weniger als ungefähr 200 nm beträgt.
  • Gemäß der 2B werden drei Materialschichten 110, 115 und 120 auf dem stark dotierten Sourcebereich 105 im Siliciumsubstrat 100 hergestellt. Die erste Materialschicht 110 besteht aus einem elektrisch isolierenden Material wie Si3N4. Die Materialschicht 110 isoliert den tiefen Sourcebereich 105 elektrisch gegen die darüber liegende Gateelektrode 155 in der 2J). So besteht die Materialschicht 110 aus einem Material und sie verfügt über eine Dicke, die mit diesem Ziel übereinstimmen. Für die Materialschicht 110 wird eine Dicke im Bereich von ungefähr 25 nm bis ungefähr 250 nm als geeignet angesehen.
  • Auf der ersten Materialschicht 110 wird eine zweite Materialschicht 115 hergestellt. Jedoch zeigt das Material der zweiten Schicht 115 einen deutlich anderen Ätzwiderstand gegen ein ausgewähltes Ätzmittel als das Isoliermaterial der ersten Schicht 110. Genauer gesagt, ist beim ausgewählten Ätzmittel die Ätzrate des Materials der zweiten Schicht 115 viel höher als diejenige des isolierenden Materials der ersten Schicht 110. Es ist von Vorteil, wenn, beim ausgewählten Ätzmittel, die Ätzrate des Materials der zweiten Schicht 115 viel höher als diejenige eines Halbleitermaterials ist, in dem der Kanal des Bauteils hergestellt wird (d. h. das Pfropfenmaterial (130 in der 2D)). Kristallines Silicium ist ein Beispiel eines geeigneten Pfropfen-Halbleitermaterials.
  • Die Dicke der zweiten Materialschicht 115 wird so ausgewählt, dass sie die körperliche Gatelänge des Bauteils festlegt. Dies, da diese zweite Schicht 115 eine Opferschicht ist, d. h., dass sie entfernt wird und das Gate des Bauteils im durch diese Schicht definierten Raum ausgebildet wird. Wenn die zu opfernde zweite Schicht 115 entfernt ist, wird das Gateoxid (150 in der 2H) auf dem hergestellt, was den Kanal des Bauteils bilden soll.
  • Auf der zweiten Schicht 115 wird eine dritte Materialschicht 120 hergestellt. Das für die dritte Schicht 120 ausgewählte Material ist ein elektrisch isolierendes Material. Es ist von Vorteil, wenn das isolierende Material in der zweiten Schicht 120 eine niedriger Ätzrate im ausgewählten Ätzmittel als das Material der zweiten Schicht 115 hat. Es ist von Vorteil, wenn das Verhältnis der Ätzrate im ausgewählten Ätzmittel, des Materials in der zweiten Schicht 115 zu derjenigen des Materials in der dritten Materialschicht 120 mindestens ungefähr 10 zu 1 beträgt.
  • Gemäß der 2c wird dann eine Öffnung, wie ein Fenster oder ein Graben 125 (der Zweckdienlichkeit halber wird ein Fenster oder Graben nachfolgend einfach als Fenster bezeichnet) durch die drei Schichten 110, 115 und 120 in die stark dotierte Fläche 105 des Siliciumsubstrats 100 eingeätzt. Die Querschnittsdicke (Horizontalabmessung im Querschnitt) des Fensters ist durch Größenbeschränkungen für das spezielle Bauteil und Beschränkungen der zum Herstellen des Fensters verwendeten Lithographietechniken bestimmt. Die Länge des Grabens (Menge rechtwinklig sowohl zur Horizontalabmessung im Querschnitt als auch zur Vertikalrichtung) hängt stark von der Designwahl ab. Für eine vorgegebene Horizontalabmessung des Querschnitts nimmt der durch den in der Öffnung ausgebildeten Leiter geführte Strom mit zunehmender Grabenmenge zu. Das Fenster wird unter Verwendung herkömmlicher Lithographietechniken hergestellt.
  • Gemäß der 2D wird das Fenster 125 dann mit einem einkristallinen Halbleitermaterial wie Silicium 130 gefüllt. Zu anderen Beispielen kristalliner Halbleitermaterialien gehören Siliciumgermanium und Siliciumgermaniumcarbid. Das kristalline Halbleitermaterial ist entweder dotiert oder undotiert. Techniken zum Herstellen kristalliner Halbleitermaterialien in Fenstern sind dem Fachmann gut bekannt. Zum Beispiel wird das kristalline Material epitaktisch im Fenster 125 hergestellt. Bei einer anderen Ausführungsform wird eine amorphe Schicht des Halbleitermaterials auf der Oberfläche des Substrats abgeschieden und das gesamte Halbleitermaterial 130 mit Ausnahme des im Fenster 125 abgeschiedenen und eines kleinen Pfropfens 131 an der Oberseite des Fensters 125 wird entfernt. Das amorphe Halbleitermaterial wird dann zum Umkristallisieren desselben getempert.
  • Der im Fenster 125 hergestellte Halbleiter(z. B. Silicium)pfropfen wird zum Kanal des Bauteils. Daher wird der Siliciumpfropfen 130 dotiert, um den Kanal (nicht dargestellt) und auch die Source- und Drainerstreckungen (ebenfalls nicht dargestellt) auszubilden. In den Siliciumpfropfen 130 werden zum Ausbilden der Source- und der Drainerstreckung Dotierstoffe eines Typs (d. h. des n- oder p-Typs) eingeführt, und Dotierstoffe des entgegengesetzten Typs werden in den Pfropfen eingeführt, um den Kanal auszubilden. Es wird eine Anzahl von Arten zum Dotieren des Siliciumpfropfens als geeignet angesehen. Als geeignete Maßnahmen werden In-situ-Dotierung des Siliciumpfropfens während seiner Herstellung oder Implantierung der Dotierstoffe in denselben nach seiner Herstellung angesehen.
  • Dotierstoffe können unter Verwendung der Schichten 110 und 120 als Dotierstoffquellen für die Source- und die Drainerstreckung in den einkristallinen Siliciumpfropfen 130 eingetrieben werden. Diese Technik ist als Festphasendiffusion bekannt, bei der ein Oxid (z. B. Siliciumdioxid als Dotierstoffquelle verwendet wird. Das Siliciumdioxid wird mit dem gewünschten Dotierstoff (z. B. Arsen, Phosphor, Bor) dotiert. Bei erhöhter Temperatur wird der Dotierstoff aus dem dotierten Oxid in das benachbarte undotierte (oder mit einem Dotierstoff vom entgegengesetzten Typ leicht dotierte) kristalline Halbleitermaterial eingetrieben. Diese Technik ist vorteilhaft, da das dotierte Gebiet durch die Grenzfläche zwischen dem Siliciumpfropfen 130 und der mindestens einen Materialschicht 110 und 120, die als Dotierstoffquelle verwendet wird, festgelegt ist. Diese Technik ermöglicht die Herstellung selbst ausgerichteter Source/Drain-Erstreckungen (d. h., dass die Source/Drain-Erstreckungen zum Gate ausgerichtet sind). Beispiele von Festphasen-Diffusionstechniken sind von M. Ono et al, in "Sub-50 nm Gate Length N-MOSFETs with 10 nm Phosphorus Source and Drain Junctions," IEDM93, S. 119–122 (1993) und M. Saito et al. In "An SPDD D-MOSFET Structure Suitable for 1.0 and Sub 0,1 Micron Channel Length and Its Electrical Characteristics", IEDM92, S. 897–900 (1992), die hier durch Bezugnahme eingeschlossen werden, beschrieben.
  • Der Fachmann ist mit der Art vertraut, gemäß der Dotierstoffe in situ eingebracht werden, wenn eine Materialschicht durch chemische Dampfabscheidung hergestellt wird und derartige Techniken werden hier nicht detailliert beschrieben. Allgemein gesagt, werden die Dotierstoffe zum geeigneten Zeitpunkt bei der Abscheidung des Materials in die Atmosphäre eingebracht, so dass die Dotierstoffe am gewünschten Ort im Siliciumpfropfen mit der gewünschten Konzentration vorhanden sind. Bei anderen Ausführungsformen werden Dotierstoffe nach der Herstellung des Kanals in diesen implantiert und aus dem stark dotierten Substrat in den Boden des Pfropfens diffundiert, um einen Source/Drain-Erstreckungsbereich auszubilden. Ionenimplantation ist eine geeignete Maßnahme zum Herstellen der Source/Drain-Erstreckungsbereiche an der Oberseite des Pfropfens.
  • Nachdem das Fenster 125 mit einkristallinem Silicium 130 gefüllt ist und dieses auf die gewünschte Weise dotiert ist, wird auf dem Substrat eine vierte Schicht eines isolierenden Materials 135 hergestellt, wie es in der 2E dargestellt ist. Die Schicht 135 ist ein Material mit einem Ätzwi derstand im ausgewählten Ätzmittel, der zum Ätzwiderstand der Schichten 110 und 120 passt. Auf Grundlage von Prozessüberlegungen ist es vorteilhaft, wenn die Schicht 135 aus demselben Material wie die darunter liegende Schicht 120 besteht. Wenn einmal der Siliciumpfropfen 130 dotiert ist und der Dotierstoff auf die gewünschte Weise im Pfropfen 130 verteilt ist, wird das Substrat keinen Bedingungen unterworfen, die die Verteilung des Dotierstoffs im Siliciumpfropfen 130 wesentlich beeinflussen würden. Demgemäß wird das Substrat nach diesem Schritt keinen Temperaturen über 1100°C ausgesetzt. Es ist von Vorteil, wenn das Substrat nach diesem Punkt im Prozess keinen Temperaturen über 1000°C ausgesetzt wird. Bei bestimmten Ausführungsformen wird das Substrat nach diesem Punkt im Prozess keinen Temperaturen über 900°C für längere Zeitspannen (z. B. über einigen Minuten) ausgesetzt. Jedoch kann das Substrat schneller thermischer Temperung bei einer Temperatur von bis zu ungefähr 1000°C ausgesetzt werden, ohne dass die Verteilung des Dotierstoffs im Siliciumpfropfen 130 nachteilig beeinflusst würde.
  • Ruf der mehrschichtigen Struktur wird unter Verwendung herkömmlicher Lithographietechniken eine andere Ätzmaske (nicht dargestellt) hergestellt. Diese Ätzmaske wird so strukturiert, dass der Teil der vierten Materialschicht über dem mit Silicium gefüllten Fenster und dem Teil der vierten Materialschicht angrenzend an die Fenster nicht durch die Maske belichtet werden. Die Struktur mit der darauf hergestellten Ätzmaske wird dann unter Verwendung eines herkömmlichen Trockenätzmittels anisotrop geätzt. In einem Trockenätzmittel sind die Ätzraten der Schichten 110, 115, 120 und 135 ungefähr gleich, oder die Schicht 115 zeigt eine niedrigere Ätzrate als die Schichten 110, 120 und 135. Die als Ergebnis dieses Ätzvorgangs erzielte Struktur ist in der 2F dargestellt. Als Ergebnis dieses Ätzvorgangs sind die Teile der Schichten 135 und 120, die durch die Maske belichtet wurden, vollständig entfernt. Auch wird der nicht durch die Maske bedeckte Teil der Schicht 115 über diese Dicke hinweg teilweise abgeätzt.
  • Dann wird das Substrat einem Nassätzmittel oder einem Mittel für isotropes Trockenätzen unterworfen. Die Ätzrate der Schicht 115 in diesem Mittel ist deutlich höher als die Ätzrate der Schichten 110, 120 und 135. Wie es in der 2E dargestellt ist, wird auf Grund der Ätzselektivität im Nassätzmittel die Opferschicht zwischen den Schichten 110 und 120 vollständig entfernt, ohne dass ein wesentlicher Teil der Schicht 110 und der verbliebenen Teile der Schichten 120 und 135 entfernt würde. Der Teil der Schichten 120 und 135 auf der Oberseite 140 des Siliciumpfropfens 130 und angrenzend dar an verbleiben. Als Ergebnis dieses Ätzvorgangs ist der der Dicke der Schicht 115 entsprechende Teil des Siliciumpfropfens 130 freigelegt. Die freigelegte Fläche 145 des Pfropfens 130 bildet die körperliche Gatelänge des herzustellenden Bauteils.
  • Dann wird das Substrat in einer Sauerstoff enthaltenden Atmosphäre erwärmt, um auf die freigelegte Oberfläche des kristallinen Siliciumpfropfens 130 eine Schicht aus thermischem Oxid (nicht dargestellt) aufzuwachsen. Die dünne Schicht des thermischen Oxids wird unter Verwendung herkömmlicher Mittel wie eines Nassätzmittels (z. B. wässrige Fluorwasserstoffsäure) entfernt. Als Ergebnis der Herstellung und Entfernung des thermischen Opferoxids ist die Oberfläche des Siliciumpfropfens 130 glatter, und es ist ein Teil der Seitenwanddefekte beseitigt. Die speziellen Bedingungen, wie sie zum Herstellen und Entfernen des Opferoxids verwendet werden, werden wahlweise dazu ausgewählt, die Breite des Siliciumpfropfens auf eine gewünschte Abmessung zuzuschneiden.
  • Nachdem die dünne Schicht des thermischen Oxids entfernt ist, wird auf dem freigelegten Teil des Siliciumpfropfens 130 eine Schicht eines Gatedielektrikums (z. B. Siliciumdioxid), Siliciumoxynitrid, Siliciumnitrid oder Metalloxid) 150 (2A) hergestellt. Die Dicke des Gatedielektrikums beträgt ungefähr 1 nm bis ungefähr 20 nm. Bei einer Ausführungsform wird die Siliciumdioxidschicht durch Erwärmen des Substrats auf eine Temperatur im Bereich von ungefähr 700°C bis ungefähr 1100°C in eine Sauerstoff enthaltenden Atmosphäre hergestellt. Andere Mittel zum Herstellen des Gatedielektrikums, wie chemische Dampfabscheidung, Strahl-Dampfabscheidung und Atomschichtabscheidung werden ebenfalls als geeignet angesehen. Bedingungen zum Herstellen eines Gatedielektrikums mit gewünschter Dicke sind dem Fachmann gut bekannt.
  • Gemäß der 2I wird dann durch Abscheiden einer geometrisch passenden Schicht 155 aus geeignetem Gatematerial (z. B. in-situ-dotiertes amorphes Silicium) eine Gateelektrode hergestellt. Dann wird das amorphe Silicium anschließend unter Verwendung von Bedingungen umkristallisiert, die die Dotierstoffprofile der Dotierstoffe im Siliciumpfropfen nicht wesentlich beeinflussen. Zu anderen Beispielen geeigneter Gatematerialien gehören polykristallines Silicium, Siliciumgermanium und Siliciumgermaniumcarbid. Auch werden Metalle und Metalle enthaltende Verbindungen mit relativ niedrigem spezifischen widerstand, die mit dem Gatedielektrikumsmaterial und Halbleiterbearbeitung verträglich sind, als geeignete Gatematerialien ange sehen. Es ist von Vorteil, wenn das Gatematerial über eine Arbeitsfunktion verfügt, die im Wesentlichen nahe der Mitte der Bandlücke des Materials des Siliciumpfropfens liegt. Zu Beispielen derartiger Metalle gehören, Titannitrid, Wolfram, Wolframsilicid, Tantal, Tantalnitrid und Molybdän. Zu geeigneten Maßnahmen zum Herstellen der Gatematerialschicht gehören chemische Dampfabscheidung, Elektroplattierung und Kombinationen hiervon.
  • Gemäß der 2J wird die Schicht 155 strukturiert, um das Gate 155 auszubilden. Die Gatekonfiguration hängt stark von der Designwahl ab. Jedoch umgibt das Gate den Teil des Siliciumpfropfens mit dem darauf ausgebildeten Gateoxid.
  • Nun wird eine andere Ausführungsform der Erfindung unter Bezugnahme auf die 3A3P beschrieben. Gemäß der 3A wird ein stark dotierter Sourcebereich 205 in einem Siliciumsubstrat 200 hergestellt. Ein Beispiel eines geeigneten Substrats 200 ist ein mit Bor dotiertes Siliciumsubstrat. Die Konzentration des Bor-Dotierstoffs beträgt ungefähr 2 × 215 Atome/cm3. Die Tiefe des tiefen Sourcebereichs, die Konzentration des Dotierstoffs in ihm sowie der Typ des Dotierstoffs (d. h. n- oder p-Typ) hängen alle von der Designwahl ab. Als geeignet wird ein tiefer n+-Sourcebereich 205 angesehen, bei dem der Dotierstoff Antimon oder Arsen ist, die Dotierstoff-Spitzenkonzentration größer als 1 × 1019 Atome/cm3 ist und die Tiefe des dotierten Bereichs im Substrat kleiner als ungefähr 200 nm ist.
  • Gemäß der 3B werden auf dem tiefen Sourcebereich 205 im Siliciumsubstrat 200 fünf Materialschichten 210, 211, 215, 216 und 220 hergestellt. Die erste Materialschicht 210 ist ein elektrisch isoierendes Material. Die Materialschicht 210 isoliert den tiefen Sourcebereich 205 elektrisch gegenüber dem, was schließlich die darüber liegende Gateelektrode (265 in der 3P) bildet. So besteht die Materialschicht 210 aus einem Material und sie verfügt über eine Dicke, die mit diesem Ziel übereinstimmen. Zu Beispielen geeigneter Materialien gehören dotierte Siliciumoxide. Bei bestimmten Ausführungsformen wird die erste Schicht auch als Quelle für Dotierstoffe verwendet. Die Dotierstoffquelle wird dazu verwendet, den anschließend hergestellten Vertikalkanal (3C) des Halbleiters zu bilden. Ein Beispiel einer Siliciumoxid-Dotierungsquelle ist PSG (Phosphorsilikatglas, d. h. mit Phosphor dotiertes Siliciumoxid). Der Fachmann kennt geeignete Maßnahmen zum Herstellen einer PSG-Schicht auf einem Substrat (z. B. plasmaunterstützte chemische Dampfabscheidung (CVD)). Geeignete Dicken liegen im Bereich von ungefähr 25 nm bis ungefähr 250 nm.
  • Auf der ersten Materialschicht 210 wird eine zweite Materialschicht 211 hergestellt. Die zweite Schicht ist als Ätzstopp vorgesehen. Ein Ätzstopp ist, wie es der Fachmann weiß, so konzipiert, dass verhindert wird, dass sich ein Ätzvorgang bis in eine darunter liegende Schicht oder Schichten ausbreitet. Der Fachmann weiß, dass die Wahl der Ätzstoppschicht durch die speziellen zum Ätzen der darüber liegenden Schichten verwendeten Ätzmittel bestimmt ist. Beim erfindungsgemäßen Prozess, bei dem die oben liegenden Schichten aus PSG und undotiertem Siliciumoxid (z. B. aus Tetraethylenorthosilikat (TEOS) hergestelltes Siliciumoxid) bestehen, wird ein Ätzstoppmaterial ausgewählt, das Ätzmittel für derartige Materialien effektiv daran hindert, zu darunter liegenden Schichten vorzudringen. Als geeignetes Ätzstoppmaterial wird Siliciumnitrid, Si3N4, angesehen. Die Dicke einer Ätzstoppschicht hängt stark vom Widerstand des Ätzstoppmaterials gegen das ausgewählte Ätzmittel ab (d. h., bei einem effektiven Ätzstopp kann das Ätzmittel die Ätzstoppschicht nicht in der zum Ausführen des Ätzvorgangs benötigten Zeit durchdringen).
  • Auf der zweiten Materialschicht 211 wird eine dritte Materialschicht 215 hergestellt. Jedoch zeigt das isolierende Material der dritten Schicht 215 einen deutlich anderen Ätzwiderstand gegen ein ausgewähltes Ätzmittel als das isolierende Material der Ätzstoppschicht 211. Genauer gesagt, ist beim ausgewählten Ätzmittel die Ätzrate des isolierenden Materials der dritten Schicht 215 viel höher als diejenige des isolierenden Materials der Ätzstoppschicht 211.
  • Die Dicke der dritten Materialschicht 215 wird so ausgewählt, dass sie der Gatelänge des Bauteils entspricht. Wenn die dritte Opferschicht 215 entfernt wird, wird das Gateoxid (250 in der 3M) auf dem hergestellt, was zum Kanal 260 (3P) des Bauteils wird.
  • Auf der dritten Schicht 215 wird eine vierte Materialschicht 216 hergestellt. Diese vierte Materialschicht 216 hat dieselbe Funktion wie die Schicht 211. Daher bestimmen die Überlegungen, die die Auswahl des Materials und der Dicke der Schicht 211 bestimmen auch die Auswahl des Materials und der Dicke der Schicht 216.
  • Auf der vierten Schicht 216 wird eine fünfte Schicht eines isolierenden Materials 220 hergestellt. Es ist von Vorteil, wenn das isolierende Material in der fünften Schicht 220 im ausgewählten Ätzmittel dieselbe Ätzrate wie das isolierende Material der ersten Schicht 210 aufweist. Vom Standpunkt einfacher Bearbeitung her ist es von Vorteil, wenn das Material der ersten Schicht 210 dasselbe wie dasjenige der fünften Schicht 220 ist.
  • Gemäß der 3C wird dann ein Fenster 225 durch die fünf Schichten 210, 211, 215, 216 und 220 zum stark dotieren Bereich 205 des Siliciumsubstrats 200 geätzt. Der Durchmesser des Fensters ist durch die Größenbeschränkungen für das spezielle Bauteil und die Beschränkungen der zum Herstellen des Fensters verwendeten Lithographietechniken bestimmt. Das Fenster wird unter Verwendung herkömmlicher Lithographietechniken hergestellt. Das Fenster 225 wird dann einem chemischen Reinigungsvorgang (z. B. RCA- oder Piranha-Reinigungsvorgang) unterzogen, um das Silicium am Boden des Fensters zu reinigen. Als Ergebnis dieses Reinigungsschritts werden kleine Teile der Schichten 210 und 220 angrenzend an das Fenster 225 entfernt. Das Ergebnis dieses Ätzvorgangs ist in der 3D dargestellt.
  • Gemäß der 3E wird das Fenster 225 dann mit einem kristallinen Halbleitermaterial (z. B. Silicium) 230 aufgefüllt. Techniken zum Herstellen einkristallinen Siliciums in Fenstern sind dem Fachmann gut bekannt. Bei einer Ausführungsform wird epitaktisches Silicium selektiv im Fenster 225 abgeschieden. Bei einer anderen Ausführungsform wird amorphes Silicium auf der gesamten Substratfläche abgeschieden, und es wird das gesamte im Fenster 225 abgeschiedene Silicium 230 mit Ausnahme eines kleinen Teils 231 an der Oberseite des Fensters entfernt. Dann wird das amorphe Halbleitermaterial durch Tempern des Substrats umkristallisiert.
  • Der im Fenster 225 hergestellte kristalline Siliciumpfropfen 230 wird zum Kanal des Bauteils (260 in der 3P). Daher wird der kristalline Siliciumpfropfen 230 dotiert. Es ist von Vorteil, wenn der Dotierstoff für den Kanalbereich 260 in situ eingebracht wird, während der Pfropfen 230 hergestellt wird. Jedoch wird auch eine Implantation des Dotierstoff als geeignet betrachtet.
  • Nachdem das Fenster 225 mit dem kristallinen Halbleiter 230 aufgefüllt ist und dieser auf die gewünschte Weise dotiert wurde, wird auf dem Substrat eine sechste Materialschicht 235 hergestellt, wie es in der 2F dargestellt ist. Die Schicht 235 ist ein Material, das für einen selbst ausgerichteten oberen Kontakt (Drainkontakt 235 in der 3G) sorgt. Ein Beispiel eines geeigneten Materials ist dotiertes polykristallines Silicium. Der ausgewählte Dotierstoff ist vom Dotierstofftyp entgegengesetzt zu dem, der zum Dotieren des Siliciumkanals (260 in der 3P) verwendet wird. Die Konzentration des Dotierstoffs ist höher als ungefähr 1020 Atom/cm3.
  • Wie es in der 3F dargestellt ist, wird auf der Schicht 235 eine Materialschicht 236 abgeschieden. Dieses Material wird so strukturiert, dass der verbliebene Teil über den kristallinen Siliciumpfropfen 230 und dem dazu benachbarten Bereich liegt (3G). Das Material für die Schicht 236 wird so ausgewählt, dass es eine Ätzrate deutlich unter der des Materials der Schicht 215 im zum Entfernen der Schicht 215 ausgewählten Ätzmittel aufweist. Diesbezüglich ist es von Vorteil, wenn das für die Schicht 236 ausgewählte Material dasselbe wie dasjenige der Schichten 211 und 216 ist. Ein Beispiel eines geeigneten Materials ist Siliciumnitrid. Die Schicht aus Siliciumnitrid 236 wird unter Verwendung der bereits beschriebenen Techniken auf der Schicht 235 hergestellt.
  • Wie es in der 3G dargestellt ist, werden die Schichten 236, 235 und 220 unter Verwendung herkömmlicher Lithographietechniken strukturiert (unter Verwendung eines oder mehrerer Trockenätzschritte), so dass nur diejenigen Teile der Schichten verbleiben, die entweder über dem mit Silicium gefüllten Fenster und/oder angrenzend daran liegen. Die restlichen Teile der Schichten 220, 235 und 236 bilden den Drain des Bauteils. Wie es in der 3H dargestellt ist, wird dann eine Materialschicht 240 abgeschieden. Das Material für die Schicht 240 wird so ausgewählt, dass es eine Ätzrate deutlich unter derjenigen des Material der Schicht 215 im zum Entfernen der Schicht 215 ausgewählten Ätzmitte aufweist. Ein Beispiel für ein geeignetes Material der Schicht 240 ist Siliciumnitrid. Die Dicke der Schicht 240 wird so ausgewählt, dass die verbliebenen Teile der Schichten 235 und 220 vor einem Kontakt mit anschließenden Ätzmittel geschützt sind. Dann wird die Schicht 240 unter Verwendung eines anisotropen Ätzmittels, wie durch einen Trocken-Plasmaätzvorgang geätzt. Wie es in der 3I dargestellt ist, ist der einzige Teil der Schicht 240, der nach dem anisotropen Ätzen verblieben ist, der Teil angrenzend an die Schichten 220 und 235. Als Ergebnis dieses Ätzvorgangs ist die Schicht 215 freigelegt.
  • Dann wird das Substrat einem Nassätzen (z. B. in wässriger Fluorwasserstoffsäure) oder einem isotropen Trockenätzen (z. B. in Fluorwasserstoffsäure-Anhydrid) unterzogen, wodurch der freigelegte, verbliebene Teil der Schicht 215 entfernt wird. Wie es in der 3J dargestellt ist, ist der verbliebene Teil der Schicht 210 immer noch durch die Schicht 211 bedeckt, und die Schichten 220 und 235 sind durch die verbliebenen Teile der Schich ten 216, 236 und 240 eingeschlossen. Demgemäß bleiben die verbliebenen Teile der Schichten 210, 220 und 235 gegen einen Kontakt mit anschließenden Ätzmitteln isoliert.
  • Gemäß der 3K wird auf die freigelegte Fläche des Siliciumpfropfens 230 ein thermisches Opfer-Siliciumdioxid 245 aufgewachsen. Dicken des Opfer-Siliciumoxids in der Größenordnung von ungefähr 10 nm werden als geeignet angesehen. Das Opfer-Siliciumoxid 245 wird dann unter Verwendung eines herkömmlichen isotropen Ätzvorgangs (z. B. mit wässriger Fluorwasserstoffsäure) entfernt (3L). Als Ergebnis der Herstellung und des Entfernes des Opferoxids ist die Oberfläche des Siliciumpfropfens 230 glatter, und es sind einige der Seitenwanddefekte beseitigt. Die Schicht 211 hindert das Nassätzmittel an einem Kontakt mit der Schicht 210. Als Ergebnis dieses Ätzvorgangs ist derjenige Teil des Siliciumpfropfens 230 freigelegt, der der Abscheidungsdicke der Schicht 215 entspricht. Der freigelegte Teil des Pfropfens 230 bestimmt die körperliche Gatelänge des herzustellenden Bauteils.
  • Dann wird das Substrat Bedingungen unterworfen, durch die auf dem freigelegten Teil des Siliciumpfropfens 230 eine Gatedielektrikumsschicht 250 ausgebildet wird. Die sich ergebende Struktur ist in der 3M dargestellt. Die Dicke des Gatedielektrikums 250 beträgt ungefähr 1 nm bis ungefähr 20 nm. Ein Beispiel einer geeigneten Dicke ist 6 nm. Wenn z. B. der Siliciumpfropfen aus Silicium besteht, wird eine Gatedielektrikumsschicht aus Siliciumdioxid durch Erwärmen des Substrats auf eine Temperatur im Bereich von ungefähr 700°C bis ungefähr 1100°C in einer Sauerstoff enthaltenden Atmosphäre hergestellt. Es werden auch andere Maßnahmen zum Herstellen eines Gatedielektrikums (z. B. chemische Dampfabscheidung, Strahl-Dampfabscheidung oder Atomschichtabscheidung) als geeignet angesehen.
  • Bedingungen zum Herstellen eines Gatedielektrikums der gewünschten Dicke sind dem Fachmann gut bekannt.
  • Gemäß der 3N wird dann durch Abscheiden einer Schicht 255 mit ausreichender geometrischer Anpassung und aus einem geeigneten Gatematerial hergestellt (z. B. als Schicht aus dotiertem amorphem Silicium, in die der Dotierstoff in situ eingebracht wird). Das amorphe Silicium wird anschließend umkristallisiert, um polykristallines Silicium zu bilden. Die Dotierstoffkonzentration reicht dafür aus, dass der spezifische Widerstand der Schicht 255 ausreichend niedrig ist. Gemäß der 30 wird die Schicht 255 strukturiert, um das Gate des Bauteils 265 zu bilden. Die Gatekonfiguration hängt stark von der Designwahl ab. Jedoch umgibt das Gate den Teil des Siliciumpfropfens 230 mit dem darauf ausgebildeten Gateoxid 250.
  • Gemäß der 3P werden dann Dotierstoffe durch Festphasendiffusion aus den Dotierstoffquelle-Schichten 210 und 220 in den kristallinen Siliciumpfropfen 230 eingetrieben, um die Sourceerstreckung 232 und die Drainerstreckung 233 auszubilden. Der Vorteil dieser Technik besteht darin, dass die Source- und die Drainerstreckung (und demgemäß der Kanal des Bauteils) mit dem ausgerichtet werden, was später das Gate des Bauteils bildet. Die Konzentration des Dotierstoffs im Teil des kristallinen Siliciumpfropfens 230, der durch Festphasendiffusion hinsichtlich der Quelleschichten 210 und 220 dotiert wurde, beträgt typischerweise mindestens ungefähr 1 × 1019/cm3, wobei Dotierstoffkonzentrationen von ungefähr 5 × 1019/cm3 als vorteilhaft angesehen werden. Durch diese Festphasen-Diffusionstechnik sind sehr flache Source- und Drainerstreckungen erzielbar. Der Weg, über den die Sourceerstreckung 232 und die Drainerstreckung 233 in den Pfropfen 230 eindringen, beträgt vorzugsweise weniger als die halbe Breite desselben. Das Begrenzen des Eindringens des Dotierstoffs auf diese Weise vermeidet eine wesentliche Überlappung in dotierten Bereichen von entgegengesetzten Seiten des Pfropfens 230 her. Auch ist der Weg, über den sich die Sourceerstreckung 232 und die Drainerstreckung 233 unter das Gate des Bauteils erstrecken, vorzugsweise auf weniger als ein Viertel der Gatelänge beschränkt. Die Dotierstoffe sind vom Typ entgegengesetzt zu dem des Dotierstoffs im Kanalbereichs 260 des Pfropfens 230.
  • Bei einer alternativen Ausführungsform (nicht dargestellt) wird der obere Teil 231 des Siliciumpfropfens 230 (3E) so abpoliert, dass die Oberseite desselben mit der Oberseite der Schicht 220 koplanar ist. Eine Maßnahme wie chemisch-mechanisches Polieren wird als geeignet angesehen. Das Abpolieren des oberen Teils des Siliciumpfropfens 230 auf diese Weise erlaubt eine bessere Kontrolle der Diffusion von Dotierstoffen aus der Schicht 235 in den Siliciumpfropfen 230, um den oberen Source/Drain-Kontakt herzustellen.
  • Bei noch einer anderen, alternativen Ausführungsform wird auf der Schicht 205 eine dünne Schicht (mit z. B. einer Dicke von ungefähr 25 nm) aus undotiertem Siliciumdioxid hergestellt. Gemäß der 3E wirkt diese Schicht (nicht dargestellt) als Barriere gegen Festphasendiffusion des Dotierstoffs Phosphor aus der stark dotierten Dotierstoffquelle-Schicht 210 herunter durch die Schicht 205 und herauf in den Siliciumpfropfen 230, wenn dieser hergestellt wird.
  • Die oben beschriebenen Ausführungsformen sind zum Veranschaulichen spezieller Beispiele von Prozessen unter Nutzung der Erfindung angegeben. Der Fachmann erkennt, dass viele Prozessabfolgen, Materialien und Maßnahmen existieren, die zum Ausüben der Erfindung von Nutzen sind. Die Erfindung ist nicht als auf die veranschaulichenden Ausführungsformen beschränkt auszulegen, sondern sie ist nur mit Beschränkungen auszulegen, die durch die beigefügten Ansprüche erforderlich sind.

Claims (11)

  1. Verfahren zur Herstellung eines Vertikaltransistors, umfassend: – Herstellen eines ersten Bauteilbereichs (105), der aus der aus einem Sourcebereich und einem Drainbereich eines Halbleiterbauteils bestehenden Gruppe ausgewählt ist, in einem Halbleitersubstrat (100); – Herstellen mindestens dreier Materialschichten (110, 115, 120) auf dem ersten Bauteilbereich im Halbleitersubstrat, wobei die zweite Schicht (115) zwischen die erste und die dritte Schicht eingefügt ist; – Herstellen eines Fensters (125) in den mindestens drei Materialschichten, wobei das Fenster am ersten, im Halbleitersubstrat (100) ausgebildeten Bauteilbereich (105) endet; – Füllen des Fensters mit einem Halbleitermaterial (130), um dadurch in den mindestens drei Materialschichten (110, 115, 120) einen Halbleiterpfropfen zu bilden, der über ein erstes und ein zweites Ende verfügt, von denen das erste mit dem ersten Bauteilbereich (105) in Kontakt steht; – Herstellen eines zweiten Bauteilbereichs, der aus der aus einem Sourcebereich und einem Drainbereich bestehenden Gruppe ausgewählt ist, im zweiten Ende des Siliciumstopfens (140), wobei vom ersten und zweiten Bauteilbereich der eine ein Sourcebereich und der andere ein Drainbereich ist; – Entfernen eines Teils der dritten Schicht (120), um dadurch die zweite Schicht (115) unter dem entfernten Teil der dritten Schicht freizulegen; – Entfernen der zweiten Schicht (115), um dadurch einen Teil des Halbleiterpfropfens (130) freizulegen; – Herstellen einer Schicht aus dielektrischem Material (150) auf dem freigelegten Teil des Halbleiterpfropfens (130); – Herstellen eines Gates (155) in Kontakt mit der Schicht aus dielektrischem Material.
  2. Verfahren nach Anspruch 1, bei dem die zweite Schicht durch Ätzen in einem isotropen Ätzmittel entfernt wird, wobei die erste Schicht eine erste Ätzrate, die zweite Schicht eine zweite Ätzrate und die dritte Schicht eine dritte Ätzrate in dem Ätzmittel aufweisen und wobei die zweite Ätzrate mindestens zehn Mal höher als die erste und die dritte Ätzrate im Ätzmittel ist.
  3. Verfahren nach Anspruch 1 oder Anspruch 2, bei dem der Halbleiterpfropfen ein dotierter Halbleiterpfropfen ist und der Dotierstoff aus der aus n- und aus p-Dotierstoffen bestehenden Gruppe ausgewählt ist.
  4. Verfahren nach Anspruch 3, bei dem das Halbleitermaterial ein kristallines Halbleitermaterial ist, das aus der aus Silicium, Germanium-Silicium und Germanium-Silicium-Kohlenstoff bestehenden Gruppe ausgewählt ist, und bei dem der dotierte Halbleiterpfropfen dadurch hergestellt wird, dass der Dotierstoff in situ in das Halbleitermaterial eingeführt wird, während das Halbleitermaterial im Fenster abgeschieden wird, oder durch Implantieren des Dotierstoffs in das Halbleitermaterial, nachdem dieses im Fenster abgeschieden wurde.
  5. Verfahren nach einem der vorstehenden Ansprüche, bei dem die erste und die dritte Schicht aus einem elektrisch isolierenden Material bestehen.
  6. Verfahren nach Anspruch 5, bei dem das elektrisch isolierende Material aus Siliciumnitrid, Siliciumdioxid und dotiertem Siliciumdioxid ausgewählt wird.
  7. Verfahren nach Anspruch 1, ferner umfassend das Herstellen einer Ätzstoppschicht auf der ersten und/oder der zweiten Materialschicht.
  8. Verfahren nach einem der vorstehenden Ansprüche, ferner umfassend das Herstellen einer Diffusionsbarriereschicht auf dem ersten Bauteilbereich bevor die mindestens drei Materialschichten darauf hergestellt werden.
  9. Verfahren nach Anspruch 6, bei dem das elektrisch isolierende Material dotiertes Siliciumdioxid ist, das eine Dotierstoffquelle für eine Source- und eine Drainerweiterung ist, und wobei es ferner zum Verfahren gehört, den Halbleiterpfropfen mit einem Dotierstoff aus der ersten und der dritten Schicht zu dotieren, um Source- und Drainerweiterungen im Halbleiterpfropfen auszubilden.
  10. Verfahren nach Anspruch 9, bei dem der Typ des Dotierstoffs im dotierten Siliciumdioxid aus der aus dem n- und dem p-Typ bestehenden Gruppe ausgewählt wird und der Dotierstoff entgegengesetzt zum Typ des Dotierstoffs im Halbleiterpfropfen ist.
  11. Verfahren nach einem der vorstehenden Ansprüche, ferner umfassend das Herstellen einer Schicht aus thermischem Oxid auf dem freigelegten Teil des Halbleiterpfropfens, Entfernen der Schicht aus thermischem Oxid und anschließendes Herstellen der Schicht aus dielektrischem Material auf dem freigelegten Teil des Halbleiterpfropfens.
DE69909205T 1998-08-28 1999-08-17 Verfahren zur Herstellung vertikaler Transistoren Expired - Lifetime DE69909205T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US143274 1998-08-28
US09/143,274 US6027975A (en) 1998-08-28 1998-08-28 Process for fabricating vertical transistors

Publications (2)

Publication Number Publication Date
DE69909205D1 DE69909205D1 (de) 2003-08-07
DE69909205T2 true DE69909205T2 (de) 2004-04-15

Family

ID=22503349

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69909205T Expired - Lifetime DE69909205T2 (de) 1998-08-28 1999-08-17 Verfahren zur Herstellung vertikaler Transistoren

Country Status (5)

Country Link
US (1) US6027975A (de)
EP (1) EP0989599B1 (de)
JP (1) JP3506965B2 (de)
KR (1) KR100572647B1 (de)
DE (1) DE69909205T2 (de)

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6328794B1 (en) * 1993-06-26 2001-12-11 International Business Machines Corporation Method of controlling stress in a film
US6027975A (en) * 1998-08-28 2000-02-22 Lucent Technologies Inc. Process for fabricating vertical transistors
US6245623B1 (en) * 1998-11-06 2001-06-12 Advanced Micro Devices, Inc. CMOS semiconductor device containing N-channel transistor having shallow LDD junctions
KR100281124B1 (ko) * 1999-01-20 2001-01-15 김영환 반도체소자 및 그의 제조방법
TW410382B (en) * 1999-06-11 2000-11-01 United Microelectronics Corp Method of manufacturing forming metal oxide semiconductor transistor with raised source/drain
EP1063697B1 (de) * 1999-06-18 2003-03-12 Lucent Technologies Inc. Fertigungsverfahren zur Herstellung eines CMOS integrieten Schaltkreises mit vertikalen Transistoren
US6670242B1 (en) 1999-06-24 2003-12-30 Agere Systems Inc. Method for making an integrated circuit device including a graded, grown, high quality gate oxide layer and a nitride layer
US6551946B1 (en) 1999-06-24 2003-04-22 Agere Systems Inc. Two-step oxidation process for oxidizing a silicon substrate wherein the first step is carried out at a temperature below the viscoelastic temperature of silicon dioxide and the second step is carried out at a temperature above the viscoelastic temperature
US20030235957A1 (en) * 2002-06-25 2003-12-25 Samir Chaudhry Method and structure for graded gate oxides on vertical and non-planar surfaces
US6506653B1 (en) * 2000-03-13 2003-01-14 International Business Machines Corporation Method using disposable and permanent films for diffusion and implant doping
US6518622B1 (en) * 2000-03-20 2003-02-11 Agere Systems Inc. Vertical replacement gate (VRG) MOSFET with a conductive layer adjacent a source/drain region and method of manufacture therefor
US6603168B1 (en) 2000-04-20 2003-08-05 Agere Systems Inc. Vertical DRAM device with channel access transistor and stacked storage capacitor and associated method
US6300199B1 (en) * 2000-05-24 2001-10-09 Micron Technology, Inc. Method of defining at least two different field effect transistor channel lengths using differently angled sidewall segments of a channel defining layer
KR100594218B1 (ko) * 2000-05-30 2006-07-03 삼성전자주식회사 수직채널형 mos 트랜지스터의 채널형성 방법
FR2810792B1 (fr) * 2000-06-22 2003-07-04 Commissariat Energie Atomique Transistor mos vertical a grille enterree et procede de fabrication de celui-ci
US6903411B1 (en) * 2000-08-25 2005-06-07 Agere Systems Inc. Architecture for circuit connection of a vertical transistor
US6617173B1 (en) * 2000-10-11 2003-09-09 Genus, Inc. Integration of ferromagnetic films with ultrathin insulating film using atomic layer deposition
US6506638B1 (en) * 2000-10-12 2003-01-14 Advanced Micro Devices, Inc. Vertical double gate transistor structure
US6599789B1 (en) * 2000-11-15 2003-07-29 Micron Technology, Inc. Method of forming a field effect transistor
US6664143B2 (en) * 2000-11-22 2003-12-16 North Carolina State University Methods of fabricating vertical field effect transistors by conformal channel layer deposition on sidewalls
KR100393208B1 (ko) 2001-01-15 2003-07-31 삼성전자주식회사 도핑된 다결정 실리콘-저매니움막을 이용한 반도체 소자및 그 제조방법
US6455377B1 (en) * 2001-01-19 2002-09-24 Chartered Semiconductor Manufacturing Ltd. Method to form very high mobility vertical channel transistor by selective deposition of SiGe or multi-quantum wells (MQWs)
KR101027485B1 (ko) 2001-02-12 2011-04-06 에이에스엠 아메리카, 인코포레이티드 반도체 박막 증착을 위한 개선된 공정
US7026219B2 (en) * 2001-02-12 2006-04-11 Asm America, Inc. Integration of high k gate dielectric
US6706603B2 (en) * 2001-02-23 2004-03-16 Agere Systems Inc. Method of forming a semiconductor device
US6518616B2 (en) 2001-04-18 2003-02-11 International Business Machines Corporation Vertical gate top engineering for improved GC and CB process windows
US6780735B2 (en) * 2001-04-30 2004-08-24 International Business Machines Corporation Method to increase carbon and boron doping concentrations in Si and SiGe films
US6551942B2 (en) 2001-06-15 2003-04-22 International Business Machines Corporation Methods for etching tungsten stack structures
US6690040B2 (en) * 2001-09-10 2004-02-10 Agere Systems Inc. Vertical replacement-gate junction field-effect transistor
US6759730B2 (en) * 2001-09-18 2004-07-06 Agere Systems Inc. Bipolar junction transistor compatible with vertical replacement gate transistor
US20030052365A1 (en) * 2001-09-18 2003-03-20 Samir Chaudhry Structure and fabrication method for capacitors integratible with vertical replacement gate transistors
US6686604B2 (en) * 2001-09-21 2004-02-03 Agere Systems Inc. Multiple operating voltage vertical replacement-gate (VRG) transistor
US6709904B2 (en) 2001-09-28 2004-03-23 Agere Systems Inc. Vertical replacement-gate silicon-on-insulator transistor
US6429109B1 (en) 2001-12-14 2002-08-06 Chartered Semiconductor Manufacturing Ltd Method to form high k dielectric and silicide to reduce poly depletion by using a sacrificial metal between oxide and gate
US6773994B2 (en) 2001-12-26 2004-08-10 Agere Systems Inc. CMOS vertical replacement gate (VRG) transistors
US7186630B2 (en) * 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
US7071043B2 (en) * 2002-08-15 2006-07-04 Micron Technology, Inc. Methods of forming a field effect transistor having source/drain material over insulative material
US6806126B1 (en) * 2002-09-06 2004-10-19 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor component
US7372091B2 (en) * 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
US7667250B2 (en) * 2004-07-16 2010-02-23 Aptina Imaging Corporation Vertical gate device for an image sensor and method of forming the same
US7241655B2 (en) * 2004-08-30 2007-07-10 Micron Technology, Inc. Method of fabricating a vertical wrap-around-gate field-effect-transistor for high density, low voltage logic and memory array
JP2006310651A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体装置の製造方法
US20060255412A1 (en) * 2005-05-13 2006-11-16 Nirmal Ramaswamy Enhanced access devices using selective epitaxial silicon over the channel region during the formation of a semiconductor device and systems including same
US7504685B2 (en) 2005-06-28 2009-03-17 Micron Technology, Inc. Oxide epitaxial isolation
KR100675285B1 (ko) * 2005-10-10 2007-01-29 삼성전자주식회사 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법
US7491995B2 (en) 2006-04-04 2009-02-17 Micron Technology, Inc. DRAM with nanofin transistors
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
KR20080110366A (ko) * 2007-06-15 2008-12-18 주식회사 동부하이텍 반도체 소자의 게이트 형성 방법
KR101202158B1 (ko) * 2007-12-05 2012-11-15 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 반도체 장치
US8896056B2 (en) * 2007-12-05 2014-11-25 Unisantis Electronics Singapore Pte Ltd. Surrounding gate transistor semiconductor device
US8078063B2 (en) * 2008-02-05 2011-12-13 Finisar Corporation Monolithic power monitor and wavelength detector
KR101559868B1 (ko) 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
KR101031476B1 (ko) * 2008-07-25 2011-04-26 주식회사 하이닉스반도체 올 어라운드 게이트형 반도체 장치 및 그 제조 방법
JP4530098B1 (ja) * 2009-05-29 2010-08-25 日本ユニサンティスエレクトロニクス株式会社 半導体装置
CN102931237B (zh) * 2012-10-10 2015-07-22 哈尔滨工程大学 垂直非对称环栅mosfet器件的结构及其制造方法
CN102983171B (zh) * 2012-12-11 2015-10-28 哈尔滨工程大学 垂直无结环栅mosfet器件的结构及其制造方法
US9012278B2 (en) * 2013-10-03 2015-04-21 Asm Ip Holding B.V. Method of making a wire-based semiconductor device
KR102168936B1 (ko) 2014-03-28 2020-10-22 인텔 코포레이션 수직 반도체 디바이스들을 위한 선택적으로 재성장된 상부 컨택트
US20150380258A1 (en) * 2014-06-25 2015-12-31 Stmicroelectronics, Inc. Method for controlling height of a fin structure
JP5989238B2 (ja) 2014-08-28 2016-09-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. 半導体装置、及び、半導体装置の製造方法
US9882047B2 (en) 2016-02-01 2018-01-30 International Business Machines Corporation Self-aligned replacement metal gate spacerless vertical field effect transistor
US9711618B1 (en) 2016-03-31 2017-07-18 International Business Machines Corporation Fabrication of vertical field effect transistor structure with controlled gate length
US9954109B2 (en) 2016-05-05 2018-04-24 International Business Machines Corporation Vertical transistor including controlled gate length and a self-aligned junction
JP6310500B2 (ja) * 2016-05-25 2018-04-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. 半導体装置、及び、半導体装置の製造方法
US11239342B2 (en) 2018-06-28 2022-02-01 International Business Machines Corporation Vertical transistors having improved control of top source or drain junctions

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60128654A (ja) * 1983-12-16 1985-07-09 Hitachi Ltd 半導体集積回路
US5140388A (en) * 1991-03-22 1992-08-18 Hewlett-Packard Company Vertical metal-oxide semiconductor devices
JPH05183158A (ja) * 1991-10-18 1993-07-23 Nec Corp 半導体装置およびその製造方法
US5612563A (en) * 1992-03-02 1997-03-18 Motorola Inc. Vertically stacked vertical transistors used to form vertical logic gate structures
JPH05267678A (ja) * 1992-03-17 1993-10-15 Rohm Co Ltd 半導体装置およびその製造方法
JPH06169089A (ja) * 1992-05-07 1994-06-14 Nec Corp 縦型mosfetの製造方法
JP3229012B2 (ja) * 1992-05-21 2001-11-12 株式会社東芝 半導体装置の製造方法
US5324673A (en) * 1992-11-19 1994-06-28 Motorola, Inc. Method of formation of vertical transistor
US5918155A (en) * 1995-03-13 1999-06-29 Hitachi, Ltd. Satellite communication system and method thereof
JPH098290A (ja) * 1995-06-20 1997-01-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5943574A (en) * 1998-02-23 1999-08-24 Motorola, Inc. Method of fabricating 3D multilayer semiconductor circuits
US6027975A (en) * 1998-08-28 2000-02-22 Lucent Technologies Inc. Process for fabricating vertical transistors

Also Published As

Publication number Publication date
KR100572647B1 (ko) 2006-04-24
EP0989599B1 (de) 2003-07-02
DE69909205D1 (de) 2003-08-07
US6027975A (en) 2000-02-22
KR20000017583A (ko) 2000-03-25
EP0989599A1 (de) 2000-03-29
JP3506965B2 (ja) 2004-03-15
JP2000091578A (ja) 2000-03-31

Similar Documents

Publication Publication Date Title
DE69909205T2 (de) Verfahren zur Herstellung vertikaler Transistoren
DE10214066B4 (de) Halbleiterbauelement mit retrogradem Dotierprofil in einem Kanalgebiet und Verfahren zur Herstellung desselben
DE10323013B4 (de) Verfahren zur Herstellung eines Halbleiterbauelementes mit PMOS- und NMOS-Transistor
EP0809860B1 (de) Verfahren zur Herstellung einer SCHICHTSTRUKTUR MIT EINER SILICID-SCHICHT
DE112008002270B4 (de) Verfahren zur Herstellung von MOS-Strukturen mit einem geringeren Kontaktwiderstand
DE112007003116B4 (de) Verfahren zur Herstellung eines verspannten Transistors und Transistor
DE3932621A1 (de) Halbleitervorrichtung und verfahren zur herstellung derselben
DE4212829A1 (de) Verfahren zur herstellung von metall-oxid-halbleiter-feldeffekttransistoren
DE102011088584B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE3225398A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE102004056022A1 (de) Verfahren zur Bildung eines Nickelsalicids und Verfahren zur Herstellung eines Halbleiterbauelements unter Verwendung desselben
DE102017115412A1 (de) Verfahren zur Herstellung eines Supberjunctionbauelements
DE10351008B4 (de) Verfahren zur Herstellung von Transistoren mit erhöhten Drain- und Sourcegebieten mit unterschiedlicher Höhe sowie ein Halbleiterbauelement
DE10234931A1 (de) Verfahren zur Herstellung eines Metallsilizidgates in einer standardmässigen MOS-Prozesssequenz
DE102004033148B4 (de) Verfahren zum Herstellen einer Schicht-Anordnung und Schicht-Anordnung zur Verwendung als Doppelgate-Feldeffekttransistor
EP1138085A2 (de) Feldeffektgesteuerter transistor und verfahren zu dessen herstellung
DE10012112C2 (de) Steg-Feldeffekttransistor und Verfahren zum Herstellen eines Steg-Feldeffekttransistors
EP0000545B1 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit Selbstjustierung
DE69738558T2 (de) Verfahren zur Herstellung eines Transistors mit selbstausrichtenden Kontakten
DE60132129T2 (de) Halbleiterbauelement mit LDD-Struktur und dessen Herstellungsverfahren
DE19543859B4 (de) Transistor und Transistorherstellungsverfahren
WO2005109495A1 (de) Verfahren zur herstellung einer halbleiter-schaltungsanordnung
DE10317098A1 (de) Verfahren zur Herstellung eines Bipolartransistors
DE10241397B4 (de) Verfahren zur Herstellung eines Halbleiterelements mit T-förmiger Gate-Struktur mit Seitenwandabstandselementen, die in-situ hergestellt sind
EP1436842B1 (de) Bipolar-transistor und verfahren zum herstellen desselben

Legal Events

Date Code Title Description
8364 No opposition during term of opposition