DE69909930T2

DE69909930T2 - Verfahren zum Löschen und Programmieren von Speicheranordnungen

Info

Publication number: DE69909930T2
Application number: DE69909930T
Authority: DE
Inventors: Jeffrey Devin New Providence Bude; Marco Annandale Mastrapasqua
Original assignee: Lucent Technologies Inc
Current assignee: Nokia of America Corp
Priority date: 1998-10-13
Filing date: 1999-10-05
Publication date: 2004-04-22
Anticipated expiration: 2019-10-06
Also published as: JP2000123585A; JP3660541B2; US6011722A; KR20000029024A; KR100553948B1; EP0994487A1; DE69909930D1; EP0994487B1

Description

Technisches Gebiet
Die Erfindung ist auf ein Verfahren zum Löschen und Programmieren elektrisch programmierbarer Festwertspeicher(EPROMs und EEPROMs)-Elementen in einer NOR-Architektor gerichtet.
Hintergrund der Erfindung
Ein nichtflüchtiger Speicher ist ein Typ eines Speichers, der gespeicherte Daten aufrecht erhält, wenn die Spannung weggenommen ist. Es existieren verschiedene Typen nichtflüchtiger Speicher einschließlich Festwertspeichern (ROMs), löschbaren, programmierbaren Festwertspeichern (EPROMs) sowie elektrisch löschbaren, programmierbaren Festwertspeichern (EEPROMs). Diese Speicher verfügen über ein Array einzelner Speicherelemente, und ein einzelnes Element im Array wird auch als Zelle bezeichnet. Ein Array von Elementen bildet typischerweise eine Untergruppe des gesamten Speichers. Ein EPROM wird unter Verwendung von ultraviolettem Licht gelöscht, und ein EEPROM wird unter Verwendung eines elektrischen Signals gelöscht. Zum Schreiben von EPROMs und EEPROMs wird ein elektrisches Signal verwendet. Bei einem herkömmlichen Flash-EEPROM ("Flash" zeigt an, dass alle Speicherzellen oder Sektoren von Zellen auf einmal gelöscht werden) werden Speicherzellen gleichzeitig mit einer niedrigen Schwellenspannung gelöscht und dann, entweder individuell oder in kleinen Gruppen, auf eine hohe Schwellenspannung programmiert. EPROMs und EEPROMs werden allgemein in Datenverarbeitungssystemen genutzt, die einen umprogrammierbaren nichtflüchtigen Speicher benötigen.
Eine typische Elementestruktur für EEPROM-Zellen ist der Polysiliciumtransistor mit potenzialfreiem Gate. Eine typische Struktur mit potenzialfreiem Gate ist in der 1 dargestellt. Wie es in der 1 dargestellt ist, befindet sich ein potenzialfreies Gate 10, das zwischen Isolatorschichten 20 und 60 eingebettet ist, zwischen dem Substrat 30 und der normalen Auswählgateelektrode 40. Die in der 1 dargestellte Struktur ist eine Stapelgate-Speicherzelle, wobei das Wort "Stapel" anzeigt, dass das potenzialfreie Gate 10 auf den Sourceabschnitt 50 und den Drainabschnitt 70 des Substrats aufgestapelt ist. Eine andere EPROM-Struktur ist eine Struktur mit geteiltem Gate, wobei der Teil des potentialfreien Gates nur über dem Drain liegt und kein Teil desselben über der Source liegt. EPROM- und EEPROM-Elementestrukturen mit unterteiltem Gate sind im US-Patent Nr. 5,349,220 beschrieben. Im Ergebnis muss bei EPROMs und EEPROMs die Auswählgatespannung kapazitiv in Reihe zum potentialfreien Gate statt direkt an den darunter liegenden Kanal gekoppelt werden.
Es existieren n-Kanal- und p-Kanal-Elemente mit den obigen Strukturen. Bei den n-Kanal-Elementen sind die Source und der Drain mit einem n-Dotierstoff dotiert, und das Substrat ist mit einem p-Dotierstoff dotiert. Bei p-Kanal-Elementen enthalten die Source und der Drain einen p-Dotierstoff und das Substrat enthält einen n-Dotierstoff. In Substraten auf Siliciumbasis, wie Silicium oder Siliciumgermanium(SiGe)legierungen ist Bor ein Beispiel für einen p-Dotierstoff, und Arsen und Phosphor sind Beispiele für geeignete n-Dotierstoffe.
EPROMs und EEPROMs werden dadurch programmiert, dass ein Satz von Vorspannungen an das in der 1 dargestellte Bauelement angelegt wird. Die an das Auswählgate (nachfolgend als Steuergate bezeichnet) angelegte Spannung ist V_C, die an den Drain angelegte Spannung ist V_D, und die an die Source angelegte Spannung ist v_S. Die an das Substrat angelegte Spannung wird als V_B bezeichnet, und typischerweise wird an alle Zellen in einem Array dieselbe Spannung V_B angelegt. Programmieren, wie hier verwendet, ist das Hinzufügen negativer Ladung zum potenzialfreien Gate.
Spannungsdifferenzen, die typischerweise als Vorspannung bezeichnet werden, zwischen diesen verschiedenen Anschlüssen, werden auf die folgende Weise gekennzeichnet: zum Beispiel V_CS = V_S – V_S, usw. Bei n-Kanal-Bauteilen werden Schreib-Vorspannungen dazu verwendet, zusätzliche negative Ladung auf das potenzialfreie Gate zu bringen, um dadurch die Zelle zu schreiben. Wenn jedoch der geladene Zustand als "ungeschriebener" Zustand gewählt wird, wird durch Zuführen zusätzlicher negativer Ladung zum potenzialfreien Gate die Zelle gelöscht. Vorspannungsbedingungen, wie sie zum Herbeiführen eines stärker negativ geladenen Zustands verwendet werden, sind von Vorspannungsbedingungen verschieden, die zum Lesen des geladenen Zustands oder zum Erzeugen eines stärker positiv geladenen Zustands verwendet werden.
Diese Schreib-Vorspannungen sind typischerweise eine hohe Steuergate-zu-5ource-Spannung (V_CS) und/oder eine hohe Drain-zu-Source-Spannung (V_DS). Diese Programmierspannungen reichen aus, um für eine Übertragung von Elektronen vom Volumen des Elementbereichs (Kanal 80 und/oder Source 50 und/ oder Drain 70) zum potenzialfreien Gate 10 zu sorgen, wenn sie eingefangen werden, um dadurch das potenzialfreie Gate stärker negativ zu laden. Die Ladung wird im potenzialfreien Gate 10 eingefangen, da dieses durch eine isolierende Oxidschicht 60 vom Auswählgate 40 und durch eine weitere dünne isolierende Oxidschicht 20 gegen den Drain-Source-Substratbereich isoliert ist. Der Effekt des Einfangens von Elektronen im potenzialfreien Gate besteht im Erhöhen der Schwellenspannung (V_TH) auf einen vorbestimmten Pegel. Ferner liegen diese Programmierspannungen außerhalb des Bereichs normaler Lese-Vorspannungsbedingungen, so dass während des Lesens kein unbeabsichtigtes Schreiben erfolgt.
EPROMs und EEPROMs beinhalten typischerweise ein Array von Transistoren mit potenzialfreiem Gate. Die Spannung V_TH einer vorgegebenen Zelle kann durch Lesen mittels eines Leseverstärkers bestimmt werden und in den zugehörigen logischen Wert decodiert werden. Zum Beispiel wird bei einem herkömmlichen Speicher mit zwei Zuständen eine hohe Spannung V_TH, die durch den oben beschriebenen Schreibvorgang erzielt wird, als logisch Eins decodiert. Andererseits wird die charakteristische Spannung V_TH (die Spannung V_TH eines Elements, in das nicht durch Hinzufügen negativer Ladung zum potenzialfreien Gate 10 geschrieben wurde) als logisch Null decodiert. Da das potenzialfreie Gate isoliert ist, kann die Zelle für Perioden bis zu zehn Jahren und sogar noch länger programmiert oder gelöscht bleiben. Jedoch treten bestimmte Probleme auf, wenn Stapelgate-Speicherzellen in Arrays von Speicherelementen gelöscht und geschrieben werden, die in einer als NOR-Array bekannten üblichen Architektur konfiguriert sind. Eine NDR-Architektur besteht aus mehreren EPROM-oder EEPROM-Zellen. In einer NDR-Architektur sind mindestens vier Zellen so angeordnet, dass eine Abfolge von Zellen in zwei Richtungen vorliegt. Die Abfolge von Zellen in der ersten Richtung wird als Zeilen von Zellen bezeichnet, und die Abfolge von Zellen in der zweiten Richtung wird als Spalten von Zellen bezeichnet. Bei einem NOR-Array ist es erforderlich, dass mindestens zwei Zellenzeilen und mindestens zwei Zellenspalten vorliegen. Ferner verfügt in einem NOR-Array jede Spalte von Zellen über ihre eigene spezielle Bitleitung, und die Drains der Zellen in einer vorgegebenen Spalte sind elektrisch mit derselben Bitleitung verbunden. Noch ferner verfügt jede Zeile von Zellen über ihre eigene spezielle Wortleitung, und die Gates der Zellen in einer vorgegebenen Zeile sind alle elektrisch mit derselben Wortleitung verbunden. Die Sources sind mit einer Sourcespannungs(V_S)versorgung verbunden. In einem NOR-Array können mehr als eine Bitleitung gleichzeitig ausgewählt werden, jedoch wird zu einem Zeitpunkt nur eine einzelne Wortleitung ausgewählt.
Die Zellen im Array werden individuell programmiert und gelesen. Eine Zelle wird dadurch zum Programmieren oder Lesen "ausgewählt", dass an die Wortleitung und die Bitleitung, die mit der ausgewählten Zelle verbunden sind, bestimmte Spannungen angelegt werden. Diese Spannungen unterscheiden sich von denjenigen Spannungen, die an die restlichen Zellen im Array angelegt werden. Die restlichen Zellen im Array sind nicht ausgewählt. Zum Beispiel wird eine ausgewählte Zelle typischerweise dadurch gelesen, dass Spannungen an die Wort- und Bitleitungen des ausgewählten Elements angelegt werden. Genauer gesagt, wird an die Wortleitung eine Spannung V_CS angelegt, die größer als eine gewünschte Spannung V_THist, und an die Bitleitung des ausgewählten Elements wird eine Spannung V_DS von ungefähr einem (1) Volt angelegt. An die restlichen Wort- und Bitleitungen im Array angelegte Spannungen führen zum Anlegen von V_CS = 0 und V_DS = 0 an die nicht-ausgewählten Elemente. Nachfolgend wird V_S = 0 angenommen (jedoch ist zu beachten, dass V_S null oder größer sein kann). Wenn V_S = 0 gilt, gelten V_CS = V_C (an die Wortleitung angelegte Spannung) und V_DS = V_D (an die Bitleitung angelegte Spannung). Bei diesen Bedingungen wird die mindestens eine ausgewählte Zelle gelesen. Außerdem hat, bei normalen Lesebedingungen V_BS den Wert Null.
Vor dem Zuführen einer Ladung auf die potenzialfreien Gates der Zellen in einem NOR-Unterarray von Speicherzellen werden alle Zellen im Unterarray gleichzeitig gelöscht. Wenn ein NOR-Array von Speicherzellen gelöscht wird, ist die Verteilung von V_TH im Speicher ungefähr 2 Volt breit. Dies erfordert es, dass der Löschvorgang sorgfältig gesteuert wird, um ein "Überlöschen" von Zellen zu vermeiden. Eine Zelle ist dann überlöscht, wenn ihre Spannung V_TH kleiner als null ist. Eine Zelle mit V_TH unter null kann während des Lesens nicht nicht-ausgewählt werden. Eine derartige Zelle kann nicht in diesem Zustand verbleiben, da sie den Betrieb des Arrays nachteilig beeinflusst.
Alle Zellen im programmierten Array müssen eine Spannung V_TH aufweisen, die ausreichend größer als null ist, damit sie durch Anlegen einer Spannung V_CS vom Wert Null nicht-ausgewählt werden können. So wie hier verwendet, repräsentiert V_TH die Ladung auf dem potenzialfreien Gate einer Zelle, und sie bestimmt so den Zustand der Zelle. Nachfolgend wird beschrieben, wie Werte von V_TH durch den Leseverstärker als Ein oder Aus decodiert werden. Wie hier verwendet, ist V_TH die Spannung des Elements, die bestimmt, ob das Element durch den Leseverstärker als Ein oder Aus gelesen wird.
V_TH ist hier so definiert, dass ein mit der Bitleitung verbundener Leseverstärker ein Element als Ein liest, wenn V_C den Wert V_TH des Elements oder höher aufweist, und V_D größer als null ist. Ein mit einer Bitleitung verbundener Leseverstärker liest ein Element aus Aus, wenn V_C kleiner als der Wert V_TH des Elements ist. Daher müssen in dem Ausmaß, in dem Zellen in einem NOR-Array überlöscht sind, diese Zellen durch eine Konvergenztechnik auf V_TH über null umprogrammiert werden. Diese überlöschten Zellen können nicht unter Verwendung herkömmlicher Techniken zum Indizieren heißer Kanalelektroden gesteuert geschrieben werden, um eine Ladung auf das potenzialfreie Gate zu bringen, da Zellen mit einem Wert V_TH unter null zu einem großen Bitleitungs-Leckstrom beitragen. Ein großer Bitleitungs-Leckstrom erschwert es, den Wert V_CS zu liefern, der zum Schreiben der Zellen erforderlich ist. Ferner ist es selbst dann, wenn eine oder mehrere dieser überlöschten Zellen geschrieben werden, möglich, dass nicht ausgewählte Zellen im Prozess geschrieben werden. So stört das Vorliegen überlöschter Zellen das Programmieren der Elemente im Array. Gemäß US-A-S 568 419 werden überlöschte Zellen erfasst und schwach programmiert. Gemäß US-A-5 654 920 wird der Leckstrom von überlöschten Zellen dadurch verringert, dass eine negative Spannung an das Gate der nicht-ausgewählten Speicherzellen angelegt wird.
Programmieren, wie oben definiert, ist das Hinzufügen negativer Ladung zum potenzialfreien Gate, so dass der Wert V_TH der Zelle ansteigt. Löschen ist das Entfernen negativer Ladung vom potenzialfreien Gate, so dass der Wert V_TH der Zelle abnimmt. Programmieren kann dazu verwendet werden, den überlöschten Zustand zu korrigieren, in dem für einige der Zellen V_TH ≤ 0 gilt, was durch Programmieren aller Zellen auf einen gewissen niedrigen V_TH-TAR Zustand erfolgt, der dem niedrigsten logischen Zustand mit dem niedrigsten Wert V_TH entspricht. Zusätzliche logische Zustände können auf höhere Werte von V_TH-TAR Programmiert werden. Zum Beispiel verfügt ein herkömmlicher Speicher mit zwei Zuständen (logisch 0 und logisch 1) über V_TH-TAR (0) und V_TH-TAR (1) in solcher Weise, dass 0 < V_TH-TAR (0) < V_TH-TAR (1) gilt. Die Soll-Schwellenspannung für den Löschschritt, V_TH-TAR (Löschen), ist V_TH-TAR (0) oder kleiner; diese Wahl gewährleistet, dass alle Zellen vor irgendeinem Programmierschritt auf den Zustand logisch 0 oder darunter gelöscht werden. Nachfolgend ist V_TH-TAR der Soll-Schwellenwert für entweder den Programmier- oder den Löschzyklus, bei dem V_TH entweder auf V_TH-TAR entsprechend einem der logischen Zustände, erhöht wird oder auf die Lösch-Schwellenspannung abgesenkt wird.
Auch ist es wegen Variationen zwischen einzelnen Elementen, Variationen von Leseverstärkern, der Gleichmäßigkeit der Programmierkonvergenz, Änderungen der Umgebungstemperatur während des Programmierens usw. wünschenswert und manchmal erforderlich, klarzustellen, dass das NOR-Array korrekt programmiert oder korrekt gelöscht wurde. Eine derartige Verifizierung ist häufig erforderlich, um zu gewährleisten, dass jedes Element im Array die gewünschte Ladungsmenge auf dem potenzialfreien Gate trägt.
Jedoch liefern die zum Verifizieren der Ladungsmenge auf dem potenzialfreien Gate eines ausgewählten Elements verwendeten Bedingungen keine zuverlässige Information zum Ladungszustand des ausgewählten Elements, wenn sich überlöschte Zellen im Array befinden. Wenn das Lesen ungenau erfolgt, ist es nicht bekannt, ob das Element korrekt programmiert oder gelöscht wurde. Demgemäß sind Verfahren zum Programmieren oder Löschen des potenzialfreien Gates von EEPROM-Elementen in NOR-Arrays erwünscht, die weniger anfällig für Fehler sind, die durch überlöschte Zellen hervorgerufen werden. Es ist ein Verfahren zum Programmieren des potenzialfreien Gates von EPROM- oder EEPROM-Elementen in NOR-Arrays erwünscht, durch das die Ladung auf dem potenzialfreien Gate genauer verifiziert werden kann.
ZUSAMMENFASSUNG DER ERFINDUNG
Gemäß der Erfindung ist ein Prozess entsprechend dem Anspruch 1 oder dem Anspruch 2 geschaffen, der dadurch gekennzeichnet ist, dass zwischen den Drain und die Source der ausgewählten Elemente eine Spannung von 0 V angelegt wird.
Der Einfachheit der Beschreibung halber wird die Erfindung für n-Kanal-Elemente beschrieben. Demgemäß gelten alle unten angegebenen Vorspannungen und Ungleichungen (z. B. V_CS < 0) für n-Kanal-Elemente. Der Fachmann erkennt, dass für p-Kanal-Elemente alle angegebenen Vorspannungen und Ungleichungen dem Vorzeichen nach entgegengesetzt zu denen sind, die für n-Kanal-Elemente angegeben sind, jedoch mit demselben Absolutwert.
Zum Beispiel wird beim erfindungsgemäßen Programmierzyklus eine Zelle im Array dadurch ausgewählt, dass V_CS > 0 (über die Wortleitung für die ausgewählte Zelle) undV_DS > 0 (über die Bitleitung für die ausgewählte Zelle) angelegt werden. Zu einem Zeitpunkt kann mehr als ein Element dadurch programmiert werden, dass der vorgegebene Wert V_DS an mehr als eine Bitleitung angelegt wird. Typischerweise ist V_CS größer als null Volt und kleiner als 10 Volt, und V_DS ist größer als null Volt und kleiner als 5 Volt. Der an das Gesamtarray angelegte Wert V_BS ist null oder kleiner. Die anderen Zellen im Array werden durch Anlegen eines Werts V_CS angelegt, der null oder kleiner ist (über die Wortleitungen für die nicht ausgewählten Zellen). Mindestens eine der Spannungen V_Cs und V_BS ist kleiner als null.
In Zusammenhang mit der Erfindung sind eine nicht ausgewählte Wortleitung oder eine nicht ausgewählte Bitleitung (oder mehrere dieser Leitungen) die Wortleitungen oder die mindestens eine Bitleitung, die nicht mit dem ausgewählten Element verbunden sind. Bei den Ausführungsformen, bei denen die an die nicht-ausgewählten Elemente angelegte Spannung V_CS negativ ist, kann v_CS nicht zu negativ sein, oder die zuvor programmierten Zellen im Array sind empfindlicher für ein fehlerhaftes Löschen (durch einen Tunnelvorgang). Diesbezüglich wird eine Spannung V_CS, die ungefähr –2 Volt bis weniger als 0 Volt beträgt, als geeignet angesehen. Selbst überlöschte Zellen mit einer Spannung V_TH von null oder kleiner können nicht-ausgewählt werden, wenn V_CS ≤ V_TH ≤ 0 gilt. Demgemäß verringert bei V_CS < 0 die Wahrscheinlichkeit, dass überlöschte Zellen zu fehlerhaftem Lesen und Programmieren führen.
Wenn das Element programmiert wird, wird die Ladung des potenzialfreien Gates periodisch verifiziert (d. h., es werden Bedingungen zum "Lesen" der Ladung auf dem potenzialfreien Gate eingestellt), um zu ermitteln, ob die Ladung auf dem potenzialfreien Gate dem gewünschten Programmierzustand für dieses Element entspricht oder darüber liegt. Der gewünschte Programmierzustand ist V_TH-TAR. Demgemäß besteht das Ziel des Programmierverifizierschritts darin, zu ermitteln, ob der Wert V_TH der ausgewählten Zelle dem Wert V_TH-TAR entspricht oder nahe bei diesem liegt. Der Fachmann erkennt, dass es von Vorteil ist, wenn V_TH dem Wert V_TH-TAR entspricht, obwohl es akzeptierbar ist, dass ein Wert V_TH vorliegt, der geringfügig über V_TH-TAR liegt, wobei immer noch ein angemessenes Funktionsvermögen des programmierten Speichers erzielt wird. Das Ausmaß, gemäß dem V_TH den Wert V_TH-TAR überschreiten kann, hängt von den Betriebstoleranzen des speziellen Elements ab. Diesbezüglich ist es nicht wünschenswert, dass V_TH kleiner als V_TH-TAR ist.
Während des Programmierverifizierschritts entspricht die Spannung V_CS, wie sie an das ausgewählte Element angelegt wird, V_TH-TAR oder sie ist höher als V_TH-TAR(jedoch kleiner als die zum Programmieren des Elements verwendete Spannung V_CS). Während des Programmierverifizierschritts wird das Anlegen einer negativen Spannung V_BS an die ausgewählten Zellen (typischerweise wird die negative Spannung V_BS an alle Elemente im Array und nicht gerade die ausgewählte Zelle angelegt) und/oder einer Spannung V_CS, die kleiner als null ist, an die nicht ausgewählten Zellen aufrecht erhalten. Wenn während des Programmierverifizierschritts V_TH der ausgewählten Zellen kleiner als V_TH-TAR ermittelt wird, wird der Programmier/Programmierverifizier-Zyklus fortgesetzt. Wenn während des Programmierverifizierschritts V_TH als V_TH-TAR entsprechend oder größer ermittelt wird, wird das Programmieren dieser speziellen Zelle abgeschlossen. Es ist von Vorteil, wenn, während das programmierte Array gelesen wird, die an die nicht-ausgewählten Elemente angelegte Spannung V_CS dieselbe wie diejenige Spannung V_CS ist, die während des Programmierens an die nicht-ausgewählten Elemente angelegt wird. Es ist auch von Vorteil, wenn V_BS für den Programmierschritt mit V_BS für den Programmierverifizierschritt übereinstimmt.
Einige Elemente werden unter Bedingungen programmiert, die das Anlegen einer negativen Substratvorspannung erfordern. Beispielhafte Bedingungen zum Programmieren eines EEPROM-Elements unter Verwendung einer negativen Spannung V_BS sind im US-Patent Nr. 5,659,504 für Bude et al. beschrieben. Unabhängig davon, ob V_BS null oder kleiner ist, wird dieselbe Spannung V_BS an alle Elemente in einem vorgegebenen Array angelegt.
Wenn Elemente unter Verwendung einer negativen Substratvorspannung (V_BS) zu programmieren sind, wird diese auch dann angelegt, wenn die Zelle während des Programmierverifizierschritts gelesen wird. Ein genaues Verifizieren der Programmierung wird trotz der Tatsache ausgeführt, dass das Anlegen einer negativen Substratvorspannung während der Programmierverifizierung den Wert V_TH-TAR durch die Körpereffektverschiebung verschiebt (d. h. durch die Beziehung zwischen der Substratvorspannung und der Schwellenspannung des Elements, wie durch ein vorgegebenes Leseschema bestimmt). Die Körpereffektverschiebung ist dann null, wenn V_BS null ist. Bei den erfindungsgemäßen Elementearrays variiert die durch die Körpereffektverschiebung hervorgerufene Verschiebung von V_TH-TAR nicht wesentlich von Zelle zu Zelle. So wird, wenn einmal die Körpereffektverschiebung hinsichtlich V_TH-TRR für eine Zelle in einem speziellen Array bestimmt ist, die Programmierverifi zierung betreffend V_TH-TAR unter Verwendung eines Werts V_CS für ausgewählte Zellen ausgeführt, der V_TH-TAR zuzüglich dieser Körpereffektverschiebung entspricht. Beim Verifizieren jeder Zelle wird dieselbe Körpereffektverschiebung verwendet. Dies ist von Vorteil, da ein Einschalten der Substratvorspannung zum Programmieren und ein Ausschalten derselben für die Programmierverifizierung sowohl Energie als auch Zeit verbraucht. Daher wird für den Programmierverifizierschritt keine negative Spannung V_BS verwendet, wenn zum Programmieren des Elements eine Spannung V_BS vom Wert Null verwendet wird.
Bei den Ausführungsformen der Erfindung, bei denen die Elemente unter Verwendung einer negativen Spannung V_BS programmiert werden, erfolgt die Programmierverifizierung durch Anlegen der folgenden Spannungen an das ausgewählte Element: 1.) negative V_BS mit ungefähr demselben Wert wie der V_BS, die während des Programmierens an das Element angelegt wird; 2.) Steuergatespannung V_CS, die V_TH-TAR zuzüglich der Körpereffektverschiebung entspricht; und 3.) Spannung V_DS, die größer als null ist.
Es ist von Vorteil, wenn sowohl V_B als auch V_S für den Programmierverifizierschritt ungeführ gleich groß wie V_B und V_S für den Programmierschritt sind. Der Fachmann erkennt, dass der Umfang an Energie und Zeit, wie für die Programmierverifizierung erforderlich, umso größer sind, je größer die Differenz zwischen diesen Werten zwischen der Programmierung und der Programmierverifizierung ist. Daher ist es von Vorteile, diese Werte während der Programmierung und der Programmierverifizierung ungefähr gleich zu halten, um die für die Programmierverifizierung benötigte Energie und Zeit innerhalb akzeptierbarer Grenzen zu halten.
Bei einer zweiten Ausführungsform der Erfindung ist es von Vorteil, wenn während entweder der Programmierung, der Programmierverifizierung oder der Löschverifizierung eine negative Spannung V_CS an die Wortleitungen der ausgewählten Elemente im Array angelegt wird (d. h. an diejenigen Wortleitungen, die nicht die Wortleitung für das ausgewählte Element, wie oben beschrieben, bilden). Beim erfindungsgemäßen Prozess ist es von Vorteil, die negative Spannung V_CS an die nicht-ausgewählten Zellen anzulegen, wenn die Zellen unter Verwendung einer negativen Spannung V_BS programmiert werden oder wenn die Zellen unter Verwendung einer Null entsprechenden Spannung V_BS programmiert werden.
Wenn z. B. die Programmierbedingungen für die ausgewählte Zelle die folgen den sind: V_BS = 0; V_CS > 0 und V_DS > 0, sind die Bedingungen, wie sie für die nicht ausgewählten Zellen während der Programmierung gelten, die folgenden: V_BS = 0; V_CS < 0 und V_DS = 0. Wenn die Programmierverifizierbedingungen die folgenden sind: V_BS = 0; V_CS = V_TH-TAR und V_DS > 0, sind die Bedingungen, wie sie für die nicht ausgewählten Zellen während der Programmierverifizierung gelten, die folgenden: V_BS = 0; V_CS < 0 und V_DS = 0. Bei diesen Beispielen wird das Element programmiert, und die Programmierung wird ohne Verwendung einer negativen Spannung V_BS verifiziert.
Wenn die Programmierbedingungen die folgenden sind: V_BS < 0; V_CS > 0 und V_DS > 0, sind die Bedingungen, wie sie für die nicht ausgewählten Zellen während der Programmierung gelten, die folgenden: V_BS < 0; V_CS < 0 und V_DS = 0. Wenn die Programmierverifizierbedingungen die folgenden sind: V_BS < 0; V_CS = V_TH-TAR + Körpereffektverschiebung; und V_DS > 0, sind die Bedingungen, wie sie für die nicht ausgewählten Zellen während der Programmierverifizierung gelten, die folgenden: V_BS < 0; V_CS < 0 und V_DS = 0. In diesen Beispielen wird das Element programmiert, und die Programmierung wird mit einer negativen Spannung V_BS verifiziert.
Bei anderen Ausführungsformen der Erfindung wird eine Löschverifizierung ausgeführt, um zu ermitteln, wann der Löschvorgang abgeschlossen ist. Der Löschvorgang ist dann abgeschlossen, wenn alle Zellen eine Spannung V_TH aufweisen, die ≤ V_TH-TAR für den Löschvorgang ist. V_TH-TAR für den Löschvorgang ist im Allgemeinen kleiner als V_TH-TAR für die Programmierung. Wenn das Array gelöscht wird, wird als Erstes die Ladung auf dem potenzialfreien Gate jedes Elements verifiziert. Die Verifizierung erfolgt unter Verwendung der oben beschriebenen Bedingungen. Diese Löschverifizierung wird auch unter Anlegen entweder einer negativen Spannung V_BS an die Elemente im Array und einer Steuergate-Vorspannung (V_CS), die die Summe aus dem Soll-Schwellenwert (V_TH-TAR des Elements und dem Körpereffekt ist, und/oder einer negativen Spannung V_CS an die nicht ausgewählten Zellen ausgeführt. Da jedoch in Zusammenhang mit einer Löschverifizierung nicht dieselben Energie- und Zeitüberlegungen wie für die Programmierverifizierung vorliegen, ist es nicht erforderlich oder von Vorteil, dass V_B und V_S während der Löschverifizierung ungefähr gleich groß wie V_B und VS während des Löschens sind.
Das Anlegen einer negativen Spannung V_CS an nicht ausgewählte Zellen oder einer negativen Spannung V_B an alle Zellen verhindert, dass ein Strom durch die nicht-ausgewählten Elemente zur ausgewählten Bitleitung läuft. Durch Verhindern des Leckstroms durch die überlöschten Elemente werden Fehler beim Verifizieren der Ladung auf dem potenzialfreien Gate der Elemente vermieden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist eine schematische Darstellung eines Stapelgate-EEPROM-Elements.
2 ist eine schematische Darstellung eines NOR-Arrays von Elementen.
3 ist eine schematische Veranschaulichung eines Prozesses zum Programmieren eines Elements, bei dem die Ladung auf dem potenzialfreien Gate während der Programmierung verifiziert wird.
4 ist eine schematische Veranschaulichung eines Prozesses zum Löschen eines NOR-Arrays, bei dem die Ladung auf dem potenzialfreien Gate einzelner Elemente im Array während des Löschens verifiziert wird.
5 ist ein Histogramm zur Körpereffektverschiebung bei Stapelgate-Speicherelementen in einem NOR-Array, wenn das Array vier verschiedenen negativen Spannungswerten V_BS (–0,5 V, –1,0 V, –1,5 V und –2,0 v) unterzogen wird.
DETAILLIERTE BESCHREIBUNG
Die Erfindung ist auf einen Prozess zum Programmieren und Löschen von Stapelgate-Elementen in einem NOR-Array und zum Verifizieren der Ladung auf dem potenzialfreien Gate einzelner Elemente im NOR-Array gerichtet, wenn ein Element entweder gelöscht oder programmiert wird. Ein grundlegendes NOR-Array ist in der 2 veranschaulicht. Das NOR-Array 100 verfügt über zwei Spalten 110 und 120 sowie zwei Zeilen 130 und 140. Jede Spalte von Elementen, 110 und 120, verfügt über eine Bitleitung, 150 bzw. 160, die ihr zugeordnet ist. Jede Zeile von Elementen, 130 und 140, verfügt über eine Wortleitung, 170 bzw. 180, die ihr zugeordnet ist. Die Elemente des Arrays 100 sind 181, 182, 183 und 184. Das Drain jedes Elements, 181, 182, 183 und 184, ist mit der Bitleitung für das spezielle Element verbunden. Das Gate jedes Elements, 181, 182, 183 und 184, ist mit der Drainleitung für das spezielle Element verbunden. Die Elemente 181, 182, 183 und 184 verfügen über gemeinsame Spannungen V_B und V_S.
Bei einem herkömmlichen NOR-Array wird ein Element dadurch ausgewählt, dass eine bestimmte Spannung an eine Wortleitung und mindestens eine Bitleitung angelegt wird. Der Zweckdienlichkeit dieser Beschreibung halber wird der Betrieb eines einfachen Betriebs beschrieben, bei dem zu einem jeweiligen Zeitpunkt eine Spannung nur an eine der Bitleitungen im Array angelegt wird.
Zum Beispiel wird, gemäß der 2, das Element 181 dadurch ausgewählt, dass eine Spannung über null an die Wortleitung 170 angelegt wird und eine Spannung über null an die Bitleitung 150 angelegt wird, während die Spannungen an der Bitleitung 160 und der Wortleitung 180 auf Null gehalten werden. So wird das Element 181 an der Schnittstelle zwischen der Bitleitung 150 und der Wortleitung 170 ausgewählt. Die drei anderen Elemente (182, 183 und 184) sind "nicht-ausgewählt".
Beim erfindungsgemäßen Prozess erfolgt das Programmieren oder Löschen eines ausgewählten Elements durch periodisches Verifizieren der Ladung auf dem potenzialfreien Gate des Elements, während dasselbe programmiert oder gelöscht wird. Während der Programmierverifizier-Löschverifizier-Schritte wird ermittelt, ob die tatsächliche Spannung V_TH des Elements die Spannung V_TH-TAR des Elements für den Programmier-oder Löschschritt ist oder nicht (V_TH-TAR ist für die Programmierung und die Löschung verschieden, und es gilt V_TH-TAR(Programmieren) ≥ V_TH-TAR(Löschen)). Demgemäß ist der Verifizierschritt ein Leseschritt, der während des Programmierens oder Löschens eines Arrays von Speicherzellen periodisch ausgeführt wird.
In einem Standardleseschritt wird die Zelle unter Verwendung V_DS > 0, V_CS vom Wert V_TH-TAR(Löschen) oder größer, jedoch entsprechend V_TH-TAR(Programmieren) oder kleiner (d. h. V_TH-TAR(Löschen) ≤ V_CS V_TH-TAR(Programmieren)) und V_BS = 0 gelesen. Bei diesem Prozess gelten Bedingungen für entweder das ausgewählte Element im Array, die nicht-ausgewählten Elemente im Array oder beide, und zwar während entweder des Programmierens oder des Programmierverifizierens oder des Löschverifizierens, was es erlaubt, diese Schritte effizient und genau auszuführen.
Gemäß einer Erscheinungsform der Erfindung wird beim Verifizieren der Ladung auf dem potenzialfreien Gate während der Programmierverifizierung für unter Verwendung einer negativen Spannung V_BS programmierte Elemente eine negative Spannung V_BS verwendet. Dies erlaubt es, die Verifizierung effizienter auszuführen, da es nicht erforderlich ist, von einer negativen Span nung V_BS während des Programmierens auf eine Spannung V_BS vom Wert Null während des Verifizierens umzuschalten (was sowohl Zeit als auch Energie verbraucht). Da das Anlegen einer negativen Spannung V_BS zu einer Körpereffektverschiebung des Werts V_TH des Elements führt, muss die Spannung V_BS, die während des Verifizierens an das ausgewählten Element angelegt wird, die Summe aus V_TH-TAR und der Körpereffektverschiebung sein (mit γ(V_BS) bezeichnet). Das Einstellen von V_BS auf diese Weise während der Verifizierung gewährleistet, dass dann, wenn das Speicherarray während normaler Operationen unter Verwendung einer Spannung V_BS vom Wert Null (im Gegensatz zum Lesen in Zusammenhang mit dem Verifizieren in einem Programmier- oder Löschzyklus) gelesen wird, das korrekte Ergebnis erhalten wird.
Gemäß einer anderen Erscheinungsform der Erfindung wird während des Programmierens, Programmierverifizierens oder Löschverifizierens eine negative Spannung V_CS an die nicht-ausgewählten Elemente im Array angelegt. Das Anlegen der negativen Spannung V_CS vermeidet Fehler beim Programmieren oder Verifizieren von V_TH-TAR für die ausgewählten Zellen.
In der folgenden Tabelle 1 ist eine Zusammenfassung für die Bedingungen angegeben, wie sie durch die Erfindung in Betracht gezogen werden.
Tabelle 1 Programmverifizierzyklus
Löschverifizierzyklus
Die Spannung V_DS, die während der Programmierverifizierung an die ausgewählten Zellen angelegt wird, beträgt typischerweise ungefähr 0,8 V bis 1,5 V. Die während der Programmierung an die ausgewählten Zellen angelegte Spannung V_DS beträgt ungefähr 2,5 V bis ungefähr 6 V. Die während der Programmierung an die ausgewählten Zellen angelegte Spannung V_CS beträgt typischerweise ungefähr 2 V bis ungefähr 12 V. Die Spannung V_B-PROG beträgt typischerweise –2 V bis ungefähr –3 V.
Beispiele von V_CS, V_CD oder V_CB während des Löschens sind ungefähr –15 bis ungefähr –20 V. Der Fachmann erkennt, dass die während des Löschens an das Array angelegten speziellen Spannungen von der Kopplung zwischen dem potenzialfreien Gate und dem Steuergate sowie der Dicke des Gateoxids abhängen.
In der 3 ist ein Flussdiagramm für einen Programmierzyklus gemäß einer Erscheinungsform der Erfindung veranschaulicht. Der Zyklus startet mit einem Lesen der ausgewählten Zelle zum Bestimmen der Schwellenspannung (V_TH) (d. h. der Ladung auf dem potenzialfreien Gate) und zum Vergleichen derselben mit V_TH-TAR (Programmierverifizierschritt 100). Die Programmierverifizierung erfolgt durch Anlegen einer Spannung V_CS an das ausgewählte Element, die dem gewünschten Wert V_TH des ausgewählten Elements entspricht oder größer ist. Wenn während des Programmierverifizierschritts 100 ermittelt wird, dass V_TH kleiner als V_TH-TAR ist, werden Bedingungen zum Programmieren der Zelle verwendet (Programmierschritt 106). Während des Programmierens wird der Verifizierschritt periodisch ausgeführt, um die Ladung auf dem potenzialfreien Gate zu prüfen. Der Zyklus (1) Programmierverifizierung und (2) Programmierung wird fortgesetzt, bis der Wert V_TH des Ele ments dem Wert V_TH-TAR entspricht oder diesen überschreitet. Wenn während der Programmierverifizierung ermittelt wird, dass der Wert V_TH des Elements gleich groß wie V_TH-TAR oder größer ist, wird im Schritt 120 eine andere Zelle zur Programmierung ausgewählt.
Die Schritte des in der 3 beschriebenen Zyklus können gleichzeitig für eine oder mehr als eine Zelle an einer vorgegebenen Wortleitung angewandt werden. Jedoch können die Schritte des Zyklus nicht gleichzeitig für Zellen an verschiedenen Wortleitungen im selben Array ausgeführt werden.
Die Bedingungen, gemäß denen das Element während des in der 3 dargestellten Zyklus gelesen wird, hängen von den Programmierbedingungen ab. Wenn das Element unter Verwendung von V_CS und V_DS über null und einer Substratvorspannung (V_BS) vom Wert Null programmiert wird, erfolgt die Programmierverifizierung unter Verwendung eines Werts V_CS, der dem gewünschten Wert V_TH entspricht oder größer ist. Der Wert V_DS während der Programmierverifizierung ist kleiner als der Wert V_DS während der Programmierung (0 ≤ V_DS ≤ 1,5), und V_DS ist null.
Wenn das Element unter Verwendung von V_CS und V_DS über null und einer negativen Substratvorspannung programmiert wird (d. h., V_BS ist –0,5 V oder negativer), erfolgt die Leseverifizierung unter Verwendung eines Werts V_CS, der dem gewünschten Wert V_TH zuzüglich der Körpereffektverschiebung (γ(V_VS)) entspricht oder größer ist. Die Körpereffektverschiebung ist die Verschiebung der Schwellenspannung, die durch die negative Substratvorspannung hervorgerufen wird, wie sie durch ein vorgegebenes Leseschema bestimmt ist. Da diese Verschiebung der Schwellenspannung für alle Elemente im Array gleich ist, werden Elemente dadurch gelesen, dass eine Spannung V_CS angelegt wird, die der Summe von V_TH und dem Körpereffekt entspricht oder größer ist, wobei für alle Zellen derselbe Wert der Körpereffektverschiebung verwendet wird. Der Wert V_BS während der Programmierverifizierung ist derselbe wie der Wert V_BS während der Programmierung.
Bei einigen Ausführungsformen der Erfindung ist es von Vorteil, an alle anderen Wortleitungen im Array eine negative Spannung V_CS anzulegen. Gemäß dem in der 2 dargestellten Array wird die negative Spannung V_CS nur an die Wortleitung 180 angelegt, mit der das ausgewählte Element 181 nicht verbunden ist. Die Vorteile, wie sie durch das Anlegen einer negativen Spannung V_CS an die nicht ausgewählten Zellen erzielt werden (d. h. eine genaue Programmierung oder Verifizierung) werden unabhängig davon erzielt, ob V_BS null oder negativ ist.
Beim in der 3 dargestellten Flussdiagramm wird das Element vor der Programmierung einer Leseverifizierung unterzogen. Bei einer alternativen Ausführungsform wird das Element erst dann einer Programmierverifizierung unterzogen, nachdem es für ein gewisses ausgewähltes Zeitintervall programmiert wurde.
In der 4 ist ein Flussdiagramm eines erfindungsgemäßen Löschzyklus dargestellt. Der Zyklus startet dadurch, dass alle Zellen im Array einer Bedingung 200 unterzogen werden, mit der Ladungen aus dem potenzialfreien Gate gelöscht werden, um dadurch dafür zu sorgen, dass das potenzialfreie Gate stärker positiv geladen wird. In der obigen Tabelle 1 ist eine Zusammenfassung geeigneter Bedingungen zum Löschen eines Arrays von Speicherzellen angegeben. Nachdem die Zellen gelöscht sind, wird für jede Zelle individuell ein Verifizierschritt 210 ausgeführt, um die Ladung auf dem potenzialfreien Gate zu ermitteln.
Bei einer Ausführungsform des erfindungsgemäßen Löschverifizierzyklus wird der Verifizierschritt dadurch ausgeführt, dass eine negative Spannung V_BS an alle Zellen angelegt wird (es wird keine negative Spannung V_BS zum Löschen des Arrays verwendet). Wenn die Verifizierung unter Verwendung einer negativen Spannung V_BS ausgeführt wird, entspricht die an die ausgewählte Zelle während des Verifizierschritts angelegte Spannung V_CS dem Wert V_TH- _TAR zuzüglich γ(V_BS). Bei dieser Ausführungsform hat die Spannung V_CS, wie sie während der Leseverifizierung an die nicht ausgewählten Zellen angelegt wird, den Wert Null. Das Anlegen einer negativen Spannung V_CS an die Zelle, die während der Leseverifizierung gelesen wird, gewährleistet, dass dann, wenn im Array irgendwelche überlöschten Zellen vorhanden sind, diese überlöschten Zellen für keinen ausreichenden Bitleitungs-Leckstrom sorgen, der bewirken würde, dass eine Zelle, die als "Aus" zu lesen ist, als "Ein" gelesen würde. Die negative Spannung V_BS wird während der Löschverifizierung unabhängig davon angelegt, ob zum Programmieren der Zellen eine negative Spannung V_BS verwendet wird oder nicht. Da das Array auf einmal gelöscht wird und nicht zellenweise, verbraucht das Schalten der Zellen zwischen den Löschbedingungen und einer negativen Spannung V_BS für die Löschverifizierung keine wesentlichen Mengen an Zeit oder Energie (wie dies der Fall wäre, wenn eine Zelle ohne negative Spannung V_BS programmiert würde und anschließend unter Verwendung einer negativen Spannung V_BS verifiziert würde). Bei einer zweiten Ausführungsform des Löschverifizierzyklus wird eine V_TH-TAR(Löschen) entsprechende Spannung V_CS im Löschverifizierschritt an das ausgewählte Element angelegt, und während dieses Löschverifizierschritts wird eine negative Spannung V_CS an die nicht-ausgewählten Elemente angelegt. Bei einer dritten Ausführungsform wird während der Löschverifizierung eine negative Spannung V_BS sowohl an die ausgewählten als auch die nicht ausgewählten Zellen angelegt, eine V_TH-TAR + γ(V_BS) entsprechende Spannung V_CS wird an das ausgewählte Element angelegt, und an die nichtausgewählten Elemente wird eine negative Spannung V_CS angelegt.
Wenn während des Löschverifizierschritts im Löschzyklus ermittelt wird, dass die Spannung V_TH eines der Elemente im Array oder mehrerer größer als V_TH-TAR(Löschen) ist, wird das Array etwas mehr gelöscht. Während des Löschens wird periodisch der Löschverifizierschritt ausgeführt, um die Ladung auf dem potenzialfreien Gate zu prüfen. Der Zyklus des (1) Löschens und des (2) Löschverifizierens wird fortgesetzt, bis der Wert V_TH aller Elemente im Array unter V_TH-TAR(Löschen; typischerweise ist V_TH-TAR im Löschzusammenhang kleiner als V_TH-TAR im Programmierzusammenhang) liegt. Wenn während des Löschverifizierschritts ermittelt wird, dass der Wert V_TH der Zellen im Array dem Wert V_TH-TAR(Löschen) entspricht, ist der Löschvorgang vollständig. Der Löschzyklus startet mit einem Löschen gefolgt von einer Löschverifizierung. Im Gegensatz zum Programmierzyklus ist es nicht praxisgerecht, die Reihenfolge der Schritte des Löschens und des Verifizierens durch Lesen umzukehren.
Bei der Erfindung muss der zur Löschverifizierung verwendete Wert V_TH-TAR nicht dem zur Programmierverifizierung entsprechenden Wert V_TH-TAR entsprechen. Bei einigen Ausführungsformen ist V_TH-TAR(Löschen) um mindestens ein Volt kleiner als V_TH-TAR(Programmieren). Dies gewährleistet eine Schwellenspannungstoleranz zwischen den Zuständen 0 und 1. Typischerweise beträgt, während normaler Leseoperationen (in Unterscheidung zu den Verifizieroperationen während des Programmierens oder Löschens), V_CS ungefähr die Hälfte von (V_TH-TAR(Löschen) + V_TH-TAR(Schreiben). V_TH-TAR ist immer größer als null.
Beispiel 1
Es wurde der Wert V_th einzelner Elemente in einem Array von Stapelelementelementen ermittelt. Das Array umfasste 256 Elemente auf 256 Elemente. Die Elemente waren Stapelgate-EEPROM-Elemente. Die Elemente verfügten über eine Signallänge von 0,48 μm. Der Wert von V_TH als Funktion der Substratvorspan nung (V_TH(V_BS)) jeder Zelle wurde wie folgt gemessen. Als Erstes wurden Zellen individuell mit V_BS = 0 gelesen. Eine vorgegebene Zelle wurde dadurch zum Lesen ausgewählt, dass V_DS = 0,8. angelegt wurde, wobei verschiedene Werte von V_BS (mit n indiziert, d. h. V_CS(n)) von 2 V bis 6 V mit Inkrementen von 50 mV verwendet wurden. Der V_TH(0) einer vorgegebenen Zelle wurde als niedrigster Wert von V_CS(n) ermittelt, für den die Zelle durch den an der ausgewählten Bitleitung angebrachten Leseverstärker als "Ein" gelesen wurde. Der Wert V_TH jeder Zelle wurde durch diese Prozedur erneut ermittelt, wenn die Zellen im Array Spannungen V_BS = –0,5 V, –1 V, –1,5 V und –2 V unterzogen wurden, was V_TH(0,5), V_TH(–1), V_TH(–1,5) und V_TH(–2) ergab. Die Körpereffektverschiebung (γ(V_BS)) einer Zelle wurde als V_TH(V_BS) – V_TH(0) ermittelt.
Die 5 veranschaulicht die Anzahl der Zellen im Array mit einer vorgegebenen Körpereffektverschiebung mit Intervallen von 50 mV. Die Spannungen der Körpereffektverschiebung fallen für alle Elemente im Array, an die eine Spannung V_BS von –0,5 V und –1 V angelegt wurde, in zwei Intervalle von 50 milliVolt. Die Spannungen der Körpereffektverschiebung fallen für alle Elemente im Array, an die eine Spannung V_BS von –1,5 V und –2 V angelegt wurde, in drei Intervalle von 50 milliVolt. Die 5 zeigt, dass, für eine vorgegebene negative Spannung V_BS, die Körpereffektverschiebung gegenüber der Schwellenspannung der Elemente von Element zu Element im Elementearray wenig variiert. So zeigt die 5, dass der Wert V_TH (wobei es sich unter normalen Lesebedingungen mit V_BS = 0 um V_TH-TAR handelt) einer Zelle dadurch bestimmt wird, dass verifiziert wird, dass ihr Wert V_TH, wenn mit V_BS < 0 gelesen wird, V_TH-TAR + γ(V_BS) ist, wobei γ(V_BS) ein einzelner Wert ist, der für alle Zellen im gesamten Array gewählt wird.

Claims

Prozess zum Ändern der Ladung auf dem potenzialfreien Gate einer Anzahl von n-Kanal-Stapelgate-Elementen in einem NOR-Array, umfassend – Verifizieren, ob eine Schwellenspannung (V_TH) mindestens eines solchen Elements an einer ausgewählten Wortleitung in einem Array derartiger Elemente von einer Soll-Schwellenspannung verschieden ist, wobei das mindestens eine derartige Element das ausgewählte Element in einem Array derartiger Elemente ist und wobei die anderen Elemente als das ausgewählte Element im Array die nicht-ausgewählten Elemente sind, durch Anlegen einer Substratvorspannung (V_BS) vom Wert Null oder kleiner an die ausgewählten und die nicht-ausgewählten Elemente sowie einer Gate-zu-Source-Spannung (V_CS) vom Wert Null oder kleiner an die nicht-ausgewählten Elemente, und wobei von der Substratvorspannung (V_BS) und der Gate-zu-Source-Spannung (V_CS) mindestens eine kleiner als null ist, und durch Anlegen einer Drain-zu-Source-Spannung (V_DS) vom Wert Null an die nicht-ausgewählten Elemente; und – das ausgewählte Element wird, wenn die Schwellenspannung (V_TH) des Elements von der Soll-Schwellenspannung verschieden ist, Bedingungen unterworfen, die die Ladung auf dem potenzialfreien Gate ändern.
Prozess zum Ändern der Ladung auf dem potenzialfreien Gate einer Anzahl von p-Kanal-Stapelgate-Elementen in einem NOR-Array, umfassend: – Verifizieren, ob eine Schwellenspannung (V_TH) mindestens eines solchen Elements an einer ausgewählten Wortleitung in einem Array derartiger Elemente von einer Soll-Schwellenspannung verschieden ist, wobei das mindestens eine derartige Element das ausgewählte Element in einem Array derartiger Elemente ist und wobei die anderen Elemente als das ausgewählte Element im Array die nicht-ausgewählten Elemente sind, durch Anlegen einer Substratvorspannung (V_BS) vom Wert Null oder größer an die ausgewählten und die nicht-ausgewählten Elemente sowie einer Gate-zu-Source-Spannung (V_CS) vom Wert Null oder größer an die nicht-ausgewählten Elemente, und wobei von der Substratvorspannung (V_BS) und der Gate-zu-Source-Spannung (V_CS) mindestens eine größer als null ist, und durch Anlegen einer Drain-zu-Source-Spannung (V_DS) vom Wert Null an die nicht-ausgewählten Elemente; und – das ausgewählte Element wird, wenn die Schwellenspannung (V_TH) des Elements von der Soll-Schwellenspannung verschieden ist, Bedingungen unterworfen, die die Ladung auf dem potenzialfreien Gate ändern.
Prozess nach Anspruch 1, bei dem die Substratvorspannung (V_BS) kleiner als null ist und die an die nicht-ausgewählten Elemente angelegte Gate-zu-Source-Spannung (V_CS) null ist, und bei dem die Gate-zu-Source-Spannung (V_CS), die während des Verifizierens an das ausgewählte Element gelegt wird, der Soll-Schwellenspannung zuzüglich einer Körpereffektverschiebung entspricht.
Prozess nach Anspruch 1, bei dem die Substratvorspannung (V_BS) null ist und die an die nicht-ausgewählten Elemente angelegte Gate-zu-Source-Spannung (V_CS) kleiner als null ist, und bei dem die Gate-zu-Source-Spannung (V_CS), die an das ausgewählte Element gelegt wird, der Soll-Schwellenspannung entspricht.
Prozess nach Anspruch 1, bei dem die Substratvorspannung (V_BS) kleiner als null ist und die an die nicht-ausgewählten Elemente angelegte Gate-zu-Source-Spannung (V_CS) kleiner als null ist, und bei dem die Gate-zu-Source-Spannung (V_CS), die an das ausgewählte Element gelegt wird, der Soll-Schwellenspannung zuzüglich einer Körpereffektverschiebung entspricht.
Prozess nach Anspruch 3, bei dem die Bedingungen, die die Ladung auf dem potenzialfreien Gate ändern, Programmierbedingungen sind, zu denen das Anlegen einer Substratvorspannung (V_BS) vom Wert Null an das ausgewählte Element und die nicht-ausgewählten Elemente und das Anlegen einer Gate-zu-Source-Spannung (V_CS) an das ausgewählte Element und einer Gate-zu-Source-Spannung (V_CS) unter Null and die nicht-ausgewählten Elemente, und wobei diese Programmierbedingungen dann angewandt werden, wenn die Schwellenspannung (V_TH) des Elements kleiner als die Soll-Schwellenspannung ist.
Prozess nach Anspruch 3, bei dem die Bedingungen, die die Ladung auf dem potenzialfreien Gate ändern, Programmierbedingungen sind, zu denen es gehört, eine negative Substratvorspannung (V_BS) an das ausgewählte und die nicht-ausgewählten Elemente, eine Gate-zu-Source-Spannung (V_CS) über Null an das ausgewählte Element und eine Gate-zu-Source-Spannung (V_CS), die gleich ist, an die nicht-ausgewählten Elemente anzulegen, und wobei diese Programmierbedingungen dann angewandt werden, wenn die Schwellenspannung (V_TH) des Elements kleiner als die Soll-Schwellenspannung ist.
Prozess nach Anspruch 5, bei dem die Bedingungen, die die Ladung auf dem potenzialfreien Gate ändern, Programmierbedingungen sind, zu denen es gehört, eine negative Substratvorspannung (V_BS) an das ausgewählte und die nicht-ausgewählten Elemente, eine Gate-zu-Source-Spannung (V_CS) über Null an das ausgewählte Element und eine Gate-zu-Source-Spannung (V_CS) unter Null an die nicht-ausgewählten Elemente anzulegen, und wobei diese Programmierbedingungen dann angewandt werden, wenn die Schwellenspannung (V_TH) des Elements kleiner als die Soll-Schwellenspannung ist.
Prozess nach Anspruch 3, ferner mit dem Bestimmen einer Körpereffektverschiebung für die Elemente im Array von Elementen.
Prozess nach einem der Ansprüche 3, 4, oder 5, bei dem die Speicherelemente EEPROM-Elemente sind und die Bedingungen, die die Ladung auf dem potenzialfreien Gate ändern Löschbedingungen sind, die dann angewandt werden, wenn die Schwellenspannung (v_TH) des Elements größer als die Soll-Schwellenspannung ist.