DE69924486T2

DE69924486T2 - Spezielle schnittstellenarchitektur für eine hybride schaltung

Info

Publication number: DE69924486T2
Application number: DE69924486T
Authority: DE
Inventors: W. King CHAN; Chiu William SHU; Sinan Kaptanoglu; Fung Chi CHENG
Original assignee: Actel Corp
Current assignee: Microsemi SoC Corp
Priority date: 1998-04-28
Filing date: 1999-04-05
Publication date: 2006-02-16
Anticipated expiration: 2019-04-06
Also published as: DE69924486D1; US7389487B1; EP1080531B1; EP1080531A1; WO1999056394A1; US8990757B2; US20080204074A1

Description

Die vorliegende Erfindung betrifft eine integrierte Hybridschaltung, welche einen FPGA-Teil und einen ASIC-Teil enthält. Insbesondere betrifft diese Erfindung eine Schnittstelle zwischen dem FPGA- und dem ASIC-Teil einer integrierten Hybridschaltung.
Ein feldprogrammierbares Gatterfeld (FPGA, von engl. Field Programmable Gate Array) kann zur Ausführung vieler verschiedener Logikfunktionen programmiert werden, was es Entwicklern möglich macht, Schaltungen für spezifische Anwendungen zu entwickeln. Andere Vorteile eines FPGA sind, dass die Entwicklungszeit kurz ist, so dass es viel schneller auf den Markt gebracht werden kann, und das Design sich problemlos ändern lässt. Bei einem FPGA bleiben aber viele der Gatter eventuell ungenutzt. Eine anwendungsspezifische integrierte Schaltung (ASIC, von engl. Application-Specific Integrated Circuit) ist dagegen nur für das Ausführen bestimmter spezifischer Aufgaben ausgelegt und führt daher nicht zu unnützen Gattern. Das Design und die Testphase einer ASIC ist dagegen recht komplex und teuer, da eine ASIC maskenprogrammiert werden muss, und daher macht die Fertigung einer ASIC finanziell nur Sinn, wenn die ASIC in großen Mengen hergestellt wird.
Eine integrierte Hybridschaltung (IC, von engl. Integrated Circuit) bietet einige der Vorteile beider Designs. Eine Hybrid-IC umfasst sowohl einen FPGA- als auch einen ASIC-Teil. Bei der Entwicklung einer Hybrid-IC ist ein Hauptanliegen das Vorsehen einer geeigneten Schnittstelle zwischen dem FPGA- und dem ASIC-Teil der IC. Damit die IC ihre Aufgaben einwandfrei erfüllen kann, müssen die FPGA- und ASIC-Teile effektiv miteinander kommunizieren können. Herkömmlicherweise wird die Schnittstelle so ausgelegt, dass der ASIC-Teil durch die Grenzfläche zwischen dem FPGA-Teil und dem ASIC-Teil unter Verwendung mehrerer Verbindungen zwischen der Kante des ASIC-Teils und der Kante des FPGA-Teils zur Kommunikation mit dem FPGA-Teil veranlasst wird, wie nachstehend beschrieben wird.
1A–1F zeigen verschiedene Beispiele unterschiedlicher Designs der Schaltungsanordnungsarchitektur einer vorbekannten Hybrid-IC. In 1A–1F weist jede IC 2 mehrere I/O-Module 10 auf, welche entlang des Umfangs der IC 2 verlaufen, wobei die Ausrichtung des FPGA-Teils 14 und des ASIC-Teils 2 in den Figuren unterschiedlich ist.
1A zeigt einen kleineren ASIC-Teil 12, der unter einem größeren FPGA-Teil 14 angeordnet ist. 1B zeigt einen größeren ASIC-Teil 12, der unter einem kleineren FPGA-Teil 14 angeordnet ist. 1C zeigt einen ASIC-Teil 12, der an der Ecke rechts unten eines FPGA-Teils 14 angeordnet ist. 1D zeigt einen ASIC-Teil 12, der an der Ecke links oben eines FPGA-Teils 14 angeordnet ist. 1E zeigt einen ASIC-Teil 12, der in einem FPGA-Teil 14 nahe der Ecke rechts unten angeordnet ist. 1F zeigt einen FPGA-Teil 14, der in einem ASIC-Teil 12 nahe der Ecke oben links angeordnet ist. Es versteht sich, dass andere Ausrichtungen des FPGA-Teils 14 und des ASIC-Teils 12 der IC 2 auf dem Gebiet bekannt sind.
In 2 werden der FPGA-Teil 14 und der ASIC-Teil 12 von IC 2, die in 1A dargestellt sind, in größerem Detail gezeigt. In 2 besteht der FPGA-Teil 14 aus einer Anordnung von Logikmodulen 16, wobei horizontale und vertikale Routing-Ressourcen für das Verbinden der Logikmodule 16 sowie für die Kommunikation mit dem ASIC-Teil 12 vorgesehen sind. Die Kommunikation zwischen dem ASIC-Teil 12 und dem FPGA-Teil 14 wird dann durch Verbinden des ASIC-Teils 12 mit der Grenzfläche zwischen dem FPGA-Teil 14 und dem ASIC-Teil 12 verwirklicht. Die Grenzfläche zwischen dem FPGA-Teil 14 und dem ASIC-Teil 12 ist mit den vertikalen oder horizontalen Routing-Ressourcen verbunden. Signale werden dann von dem ASIC-Teil 12 durch die Grenzfläche zwischen dem ASIC-Teil 12 und dem FPGA-Teil 14 und durch die horizontalen und vertikalen Routing-Ressourcen geschickt, bis sie die erwünschten Logikmodule 16 erreichen. Die Kommunikation von den Logikmodulen 16 des FPGA-Teils 14 zu dem ASIC-Teil 12 wird in umgekehrter Weise durch Senden von Signalen von den erwünschten Logikmodulen 16 durch die horizontalen und vertikalen Routing-Ressourcen des FPGA-Teils 14 bis zum Erreichen der Grenzfläche zwischen dem FPGA-Teil 14 und dem ASIC-Teil 12 und in den ASIC-Teil 12 verwirklicht.
3 zeigt eine andere Ausführung einer vorbekannten Hybrid-IC. Diese Ausführung enthält einen FPGA-Teil 14 mit einem hierarchischen Design mit mehreren Ebenen (in diesem Beispiel ein hierarchisches Design mit drei Ebenen) an Stelle einfach einer Anordnung von Logikmodulen. Der FPGA-Teil 14 umfasst neun Logikblöcke 18 mit horizontalen und vertikalen Routing-Ressourcen. Jeder Logikblock 18 umfasst weitere neun Logikblöcke 20 mit lokalen Routing-Ressourcen. Die Logikblöcke in der zweiten Ebene des hierarchischen Designs werden in dieser Schrift als Cluster bezeichnet, um sie von den Logikblöcken in der ersten Ebene des hierarchischen Designs zu unterscheiden. Es versteht sich jedoch, dass der Begriff „Cluster" nicht als Beschränkung der Erfindung auf ein Design mit nur drei Ebenen verstanden werden sollte, da ein solches hierarchisches Design denkbar eine unbegrenzte Anzahl an Ebenen, jede mit Logikblöcken und lokalen Routing-Ressourcen, aufweisen kann. Jeder der Logikblöcke (Cluster) 20 umfasst dann mehrere Logikblöcke, welche in diesem Beispiel Logikmodule mit lokalen Routing-Ressourcen sind, sie können aber auch konfigurierbare Funktionsgeneratoren, eine Logikblöcke, welche eine andere Ebene von Logikblöcken enthalten, etc. sein.
Die Kommunikation zwischen dem ASIC-Teil 12 und dem FPGA-Teil 14 wird durch Verbinden des ASIC-Teils 12 mit der Grenzfläche zwischen dem FPGA-Teil 14 und dem ASIC-Teil 12 und der ersten Ebene horizontaler oder vertikaler Routing-Ressourcen mit der Grenzfläche zwischen dem FPGA-Teil 14 und dem ASIC-Teil 12 verwirklicht. Dann werden Signale von dem ASI-Teil 12 durch die Grenzfläche zwischen dem FPGA-Teil 14 und dem ASIC-Teil 12 und durch die horizontalen und vertikalen Routing-Ressourcen an der ersten hierarchischen Ebene (die zwischen jedem Logikblock 18 angeordneten Routing-Ressourcen) geschickt. Die Signale gelangen dann zu den horizontalen und vertikalen Routing-Ressourcen an der zweiten hierarchischen Ebene (den Routing-Ressourcen zwischen jedem Logikblock oder Cluster 20) und dann zu der dritten hierarchischen Ebene (den Routing-Ressourcen zwischen jedem Logikblock auf dieser Ebene).
Die beschriebenen Schnittstellen haben mehrere Nachteile. Zum einen laufen diese Schnittstellen bei verhältnismäßig geringen Geschwindigkeiten. Diese geringe Geschwindigkeit wird durch die relativ großen Strecken zwischen den Logikmodulen und der Schnittstelle noch langsamer. Zum anderen liegt an der Grenzfläche zwischen dem FPGA-Teil 14 und dem ASIC-Teil 12 in diesen Arten von Design häufig eine Routing-Verstopfung vor. Das Entschärfen dieser Routing-Verstopfung unter Verwendung einer Routing-Ressource macht es erforderlich, dass zwischen dem FPGA-Teil 14 und dem ASIC-Teil 12 der Routing-Ressource beträchtlicher Platz zugeteilt wird.
Neben dem Routing- und Geschwindigkeitsproblem vorbekannter Schnittstellen kann die feste Pinposition und die Reihenfolge der von dem ASIC- 12 zu dem FPGA-Teil 14 gesandten Signale Platz- und Routenschwierigkeiten der FPGA verursachen. Ferner kann auch die asymmetrische Anzahl an I/O-Verbindungen, die für jede Seite des FPGA-Teils benötigt werden, Platz- und Routenschwierigkeiten der FPGA verursachen.
Ein anderer Nachteil dieser Schnittstellen ist die Erfordernis, dass sowohl der FPGA-Teil 14 als auch der ASIC-Teil 12 während der Designphase an der IC 2 festverdrahtet werden. Dies verhindert die Nutzung von austauschbaren Modulen für den FPGA-Teil 14 und den ASIC-Teil 12.
Es ist eindeutig eine Schnittstelle zwischen dem FPGA-Teil und dem ASIC-Teil einer Hybrid-IC erforderlich, die nicht unter den Nachteilen des Stands der Technik leidet.
WO 98/13938 offenbart ein heterogenes IC-Bauelement, welches eine FPGA umfasst, die mit einem mit Maske ausgelegten anwendungsspezifischen Logikbereich verbunden ist. Das Routing von Signalen wird als Kombination aus mit Maske ausgelegten und feldprogrammierbaren Verbindungen umgesetzt.
Die vorliegende Erfindung gibt eine Schnittstellenarchitektur nach den beigefügten Ansprüchen an die Hand. Das Schnittstellendesign für eine Hybrid-IC verwendet eigene Schnittstellenleiterzüge, um Signale distributiv mit den Logikblöcken des FPGA-Teils verbinden zu lassen, was eine schnellere und effizientere Kommunikation zwischen dem FPGA- und dem ASIC-Teil der Hybrid-IC ermöglicht.
Nach einer ersten erfindungsgemäßen Ausführung werden mehrere eigens vorgesehene Schnittstellenleiterzüge direkt zwischen dem ASIC-Teil und jedem einzelnen Logikblock auf der niedrigsten Ebene des FPGA-Teils einer Hybrid-IC verbunden. Durch Versehen einer direkten Verbindung von dem ASIC-Teil zu den einzelnen Logikblöcken des FPGA-Teils können die lokalen Routing-Ressourcen umgangen werden. Dadurch wird die Verstopfung im System geringer.
Nach einer zweiten erfindungsgemäßen Ausgestaltung werden die eigens vorgesehenen Schnittstellenleiterzüge direkt zwischen dem ASIC-Teil mit Logikblöcken auf jeder Ebene des FPGA-Teils einer Hybrid-IC verbunden. Die Verbindung mit der niedrigsten Ebene von Logikblöcken wird durch Verwenden lokaler Routing-Ressourcen verwirklicht. Dieses Design hat den Vorteil, dass einige der lokalen Routing-Ressourcen umgangen, Verstopfung entschärft und die Geschwindigkeit erhöht wird, wobei aber einige lokale Routing-Ressourcen die Verbindung mit den Logikblöcken auf der niedrigsten Ebene des FPGA-Teils der Hybrid-IC vornehmen können.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1A–1F zeigen verschiedene Anordnungen des ASIC-Teils und des FPGA-Teils einer vorbekannten Hybrid-IC.
2 zeigt eine vorbekannte erste Ausführung der Anordnung von Logikmodulen und deren Verbindung mit einem ASIC-Teil einer Hybrid-IC.
3 zeigt eine vorbekannte zweite Ausführung der Anordnung von Logikmodulen und deren Verbindung mit einem ASIC-Teil einer Hybrid-IC.
4 zeigt eine allgemeine Ansicht einer bevorzugten erfindungsgemäßen Ausführung.
5 zeigt die Ausführung aus 4 in größerem Detail, wobei die innere Funktionsweise des FPGA-ASIC-Routingkanals, der Schnittstellenpuffer und der direkten Schnittstellenleiterzüge gezeigt wird.
6 zeigt die Ausführung aus 4 in größerem Detail, wobei sie veranschaulicht, wie die direkten Schnittstellenleiterzüge mit den Logikmodulen oder den lokalen oder globalen Routing-Ressourcen verbunden sind.
7 zeigt eine andere erfindungsgemäße Ausführung, welche das Hinzufügen von JTAG- oder anderen Diagnosepuffern zur Verbindung zwischen dem ASIC-Teil und dem FPGA-Teil der Hybrid-IC veranschaulicht.
8 zeigt die Ausführung aus 7 in größerem Detail, wobei sie die innere Funktionsweise des FPGA-ASIC-Routingkanals, der Schnittstellenpuffer, der JTAG-Puffer und der direkten Schnittstellenleiterzüge veranschaulicht.
9 zeigt eine andere erfindungsgemäße Ausführung, welche veranschaulicht, wie die I/O-Module durch die Schnittstelle zwischen dem FPGA-Teil und dem ASIC-Teil direkt mit der FPGA verbunden werden können.
10 zeigt eine andere erfindungsgemäße Ausführung, welche veranschaulicht, wie die Schnittstelle zu zwei Seiten des IC erweitert werden kann.
11 zeigt eine andere erfindungsgemäße Ausführung, welche veranschaulicht, wie der ASIC-Teil direkt mit den Schnittstellenpuffern verbunden werden kann, ohne durch einen programmierbaren Routingkanal zu verlaufen.
12 zeigt eine andere erfindungsgemäße Ausführung, welche veranschaulicht, dass der ASIC-Teil direkt mit dem FPGA-Teil verbunden werden kann, ohne durch einen programmierbaren Routingkanal oder Schnittstellenpuffer zu verlaufen.
13 zeigt eine andere erfindungsgemäße Ausführung, welche veranschaulicht, dass die I/O-Module oder Schnittstellenpuffer in den einzelnen Komponenten angeordnet werden können.
14 zeigt eine andere erfindungsgemäße Ausführung, welche veranschaulicht, dass die I/O-Module oder Schnittstellenpuffer in den einzelnen Komponenten angeordnet werden können, wobei sie sich nur in der unteren Reihe von Komponenten befinden.
EINGEHENDE BESCHREIBUNG DER ERFINDUNG
Der Fachmann auf dem Gebiet wird erkennen, dass die folgende Beschreibung der vorliegenden Erfindung nur veranschaulichend und in keiner Weise einschränkend ist. Für einen solchen Fachmann sind andere Ausführungen der Erfindung nahe liegend.
Nach einer ersten erfindungsgemäßen Ausführung werden mehrere eigens vorgesehene Schnittstellenleiterzüge direkt zwischen dem ASIC-Teil und jedem einzelnen Logikblock auf der untersten Ebene des FPGA-Teils einer Hybrid-IC verbunden. Durch Vorsehen einer direkten Verbindung von dem ASIC-Teil zu den einzelnen Logikblöcken des FPGA-Teils können die lokalen Routing-Ressourcen umgangen werden. Dadurch gibt es weniger Verstopfung im System.
Nach einer zweiten erfindungsgemäßen Ausgestaltung werden mehrere eigens vorgesehene Schnittstellenleiterzüge direkt zwischen dem ASIC-Teil und Logikblöcken auf einer beliebigen Ebene des FPGA-Teils einer Hybrid-IC verbunden. Das Design hat den Vorteil, dass einige der lokalen Routing-Ressourcen umgangen werden, Verstopfung verringert und die Geschwindigkeit erhöht wird, aber einige lokale Routing-Ressourcen die Verbindung zu den Logikblöcken auf der niedrigsten Ebene des FPGA-Teils der Hybrid-IC vornehmen können.
Ein Durchschnittsfachmann wird erkennen, dass der FPGA-Teil ein hierarchisches Design bestehend aus einer beliebigen Anzahl an Ebenen aufweisen kann, wobei jede Ebene einen oder mehrere Blöcke enthält, jeder Block möglicherweise eine weitere Ebene oder Blöcke oder – auf der niedrigsten Ebene des Designs – ein Logikmodul, einen konfigurierbaren Funktionsgenerator etc. enthalten kann. Jede Ebene des hierarchischen Designs kann dann auch lokale Routing-Ressourcen haben, was die Kommunikation zwischen jedem Block, aber auch die Kommunikation mit einem eigens vorgesehenen Schnittstellenleiterzug ermöglicht, wenn der Designer dies wünscht.
In 4 wird eine hierarchische FPGA-Architektur ähnlich der oben unter Bezug auf 3 beschriebenen Architektur dargestellt. Die hierarchische FPGA-Architektur weist kurz gesagt verschiedene horizontale und vertikale Verbindungsleiter auf, die Gruppen von Logikressourcen auf jeder Ebene in dem hierarchischen Design programmierbar verbinden. 4 veranschaulicht weiterhin die Architektur einer Hybrid-IC 2 mit eigens vorgesehenen Schnittstellenleiterzügen 24, welche auf der niedrigsten Ebene des FPGA-Teils 14 zwischen dem ASIC-Teil 12 und jedem Logikblock 20 verbunden sind. Die Erfindung ist nicht auf die direkte Verbindung mit den Logikblöcken 20 im hierarchischen Design von 4 beschränkt, sondern kann auch zum direkten Verbinden mit den Logikblöcken auf jeder Ebene des FPGA-Teils 14 jeder Hybrid-IC eingesetzt werden. In einer alternativen Ausführung können die eigens vorgesehenen Schnittstellenleiterzüge 24 mit den lokalen Verbindungsleitern zwischen den Logikblöcken 20 eines FPGA-Teils einer Hybrid-IC verbunden werden. Dies kann durch Verbinden der eigens vorgesehenen Schnittstellenleiterzüge 24 mit den lokalen Verbindungsleitern an der Kante eines auf einer höheren Ebene angeordneten Blocks 22 verwirklicht werden.
In 4 werden Schnittstellenpuffer 26 und ein Routingkanal 28 zwischen den FPGA-Teilen und dem ASIC-Teil positioniert. Die eigens vorgesehenen Schnittstellenleiterzüge 24 verlaufen von den einzelnen Komponenten zu den Schnittstellenpuffern 26. Die Schnittstellenpuffer 26 sind mit dem Routingkanal 28 verbunden, welcher wiederum mit dem ASIC-Teil 12 verbunden ist. Somit läuft ein Signal von dem ASIC-Teil 12 durch den Routingkanal 28, dann durch die Schnittstellenpuffer 26, dann zu den eigens vorgesehenen Schnittstellenleiterzügen, welche die Verbindung zu den einzelnen Logikmodulen abschließen. Die Schnittstellenpuffer 26 und der Routingkanal 28 sind jedoch optionale Bauelemente und sind für die Nutzung der vorliegenden Erfindung nicht erforderlich.
5 zeigt die Schnittstellenpuffer 26 und den FPGA-ASIC-Routingkanal 28 aus 4 in größerem Detail. Jeder Schnittstellenpuffer 26 kann einen Ausgangspuffer 30, einen Eingangspuffer 32, erste, zweite und dritte Multiplexer 34-1, 34-2 und 34-3, ein konfigurierbares Register, Speicher oder programmierbare Elemente 36 enthalten und kann auch ein erstes und zweites lokales Freigabeelement 38-1 und 38-2 enthalten. Das erste und das zweite lokale Freigabeelement 38-1 und 38-2 können mit Programmierelementen in dem FPGA-ASIC-Routingkanal 28 verbunden sein. Der Schnittstellenpuffer 26 ist aber nicht auf dieses Design beschränkt und kann jede Art von Puffer- oder Logikbauelement sein, das Puffern vornimmt. Daher können von dem ASIC-Teil 12 zu dem FPGA-Teil 14 zu sendende Signale zuerst den FPGA-ASIC-Routingkanal 28 durchlaufen, welcher sie zu den entsprechenden lokalen Freigabeelementen 38 leitet, welche wiederum den Schnittstellenpuffer 26 zu dem entsprechenden eigens vorgesehenen nach innen laufenden Schnittstellenleiterzug durchlaufen, welcher zu einem Logikblock in dem FPGA-Teil 14 führt. Sollten die gleichen Signale an mehrere Logikblöcke eines FPGA-Teils 14 gleichzeitig geschickt werden müssen, können globale Freigabeelemente 40 verwendet werden, welche mit allen Schnittstellenpuffern in gleicher Weise verbinden, wie die lokalen Freigabeelemente 38 mit einzelnen Schnittstellenpuffern verbinden.
Signale von dem FPGA-Teil 14 zu dem ASIC-Teil 12 werden in umgekehrter Richtung gehandhabt. Ein interessantes Ergebnis des Designs der in 5 dargestellten Schnittstellenpuffer ist die Fähigkeit der Schnittstellenpuffer, das Ausgangssignal des FPGA-Teils 14 zurück in den FPGA-Teil 14 zu leiten, ohne zuerst den FPGA-ASIC-Routingkanal 28 oder den ASIC 14 selbst zu durchlaufen. Dies bietet mehr Flexibilität bei Design und Programmierung dieser integrierten Schaltungen, da die Kommunikation zwischen Elementen des FPGA-Teils 14 ohne Verwendung von Routing-Ressourcen innerhalb des FPGA-Teils 14 selbst erleichtert werden kann.
Der in 5 dargestellte FPGA-ASIC-Routingkanal 28 kann entweder festverdrahtet sein oder mehrere Programmierelemente 42 enthalten. Diese Programmierelemente können Elemente wie zum Beispiel ein SRAM, ein Antifuse und ein EPROM sein. Diese Routing-Ressource wird eingesetzt, um die Signalverteilung zwischen dem ASIC-Teil 12 und dem FPGA-Teil 14 zu erleichtern. Es versteht sich für den Durchschnittsfachmann, dass es viele Möglichkeiten gibt, diese Signalverteilung zu verwirklichen, wovon nur eine durch einen FPGA-ASIC-Routingkanal 28 erfolgt.
6 zeigt in größerem Detail die Verbindungen zwischen den eigens vorgesehenen Schnittstellenleiterzügen und den einzelnen Blöcken oder Modulen oder den lokalen oder globalen Routing-Ressourcen des FPGA-Teils 14 des Hybrid-FPGA-ASIC 2 von 4. In 6 werden Logikmodule als Blöcke 44 auf der niedrigsten Ebene des FPGA-Teils 14 dargestellt. Der Durchschnittsfachmann wird aber erkennen, dass eine beliebige Anzahl verschiedener Arten von Modulen auf der niedrigsten Ebene eines FPGA-Teils 14 angeordnet werden kann. 6 zeigt drei der vielen verschiedenen Möglichkeiten, wie die eigens vorgesehenen Schnittstellenleiterzüge 24 verbunden werden können. Übergang 46 zeigt einen eigens vorgesehenen Schnittstellenleiterzug 24, welcher mit einem Block (Cluster) 20 in der zweiten Ebene des hierarchischen Designs festverdrahtet ist. Übergang 48 zeigt einen eigens vorgesehenen Schnittstellenleiterzug 24, welcher mit einem Block (Cluster) 20 in der zweiten Ebene des hierarchischen Designs durch Verwendung eines programmierbaren Elements festverdrahtet ist. In den mit jedem der Übergänge 46 und 48 verbundenen Blöcken 20 müssen lokale Routing-Ressourcen im Block 20 die Verbindung zwischen den eigens vorgesehenen Schnittstellenleiterzügen 24 und dem Logikblock 44 auf der niedrigsten Ebene des Designs herstellen. Übergang 50 zeigt einen eigens vorgesehenen Schnittstellenleiterzug 24, welche auf der niedrigsten Ebene des FPGA-Teils 14 direkt mit einem Block 44 verbunden ist.
Das Verbinden der eigens vorgesehenen Schnittstellenleiterzüge direkt mit jedem Block 44 auf der niedrigsten Ebene des FPGA-Teils 14 führt zu weniger Verstopfung und daher zu Kommunikationen bei höherer Geschwindigkeit durch die integrierte Schaltung. Die Verbindung direkt mit jedem Block 44 auf der niedrigsten Ebene des FPGA-Teils 14 erfordert jedoch eine große Anzahl an direkten Schnittstellenleiterzügen 24. Daher kann es wünschenswert sein, einen Teil oder alle der eigens vorgesehenen Schnittstellenleiterzüge 24 mit Blöcken auf einer höheren Ebene des hierarchischen Designs zu verbinden und die lokalen Routing-Ressourcen die Verbindung abschließen zu lassen. Dies reduziert die Anzahl an eigens vorgesehenen Schnittstellenleiterzügen 24, welche auf der IC erforderlich sind. Zwar reduziert dies auch die Geschwindigkeit der Kommunikationen, doch ist es immer noch schneller als die vorbekannten Schnittstellen und vermeidet die Routing-Verstopfung an der FPGA-ASIC-Grenzfläche, die im Stand der Technik eintritt.
In einer in 7 gezeigten alternativen Ausführung wird ein JTAG oder ein anderes diagnostisches 52 Merkmal mit mehreren JTAG- oder Diagnosepuffern 54 gezeigt. Dieses Merkmal ist beim Testen der Hybrid-IC 2 nützlich.
8 zeigt in größerem Detail den unteren Teil einer IC, welche einen solchen JTAG oder ein anderes Diagnosemerkmal 52 aufweist, die in 7 gezeigt werden. Ein Durchschnittsfachmann wird erkennen, dass der JTAG oder ein anderes Diagnosemerkmal 52 nur eine Möglichkeit für das Testen einer Hybrid-IC ist und es viele Möglichkeiten der Umsetzung gibt, wovon nur eine in den Figuren gezeigt wird.
In einer in 9 gezeigten anderen alternativen Ausführung können I/O-Module 10, welche in den vorherigen Figuren direkt an dem ASIC-Teil 12 angebracht waren, stattdessen direkt mit dem FPGA 14 verbunden werden, entweder mit oder ohne den JTAG oder ein anderes Diagnosemerkmal 52, den FPGA-ASIC-Routingkanal 28 und die Schnittstellenpuffer 26. Zudem können die I/O-Module 10 direkt mit dem FPGA-ASIC-Routingkanal 28 oder mit dem JTAG oder den anderen Diagnosepuffern 52 verbunden werden. Einzelne I/O-Module können auch mit mehr als einem Bauelement verbunden werden, wodurch gleichzeitig ein Eingangs- oder Ausgangssignal zu vielen Bauelementen geliefert wird.
In 10 wird erfindungsgemäß eine zweite Seite 72 der Hybrid-IC gezeigt. Eigens vorgesehene Schnittstellenleiterzüge von der zweiten Seite 72 können entweder direkt mit den Logikblöcken des FPGA-Teils 14 verbinden oder mit den eigens vorgesehenen Schnittstellenleiterzügen der ersten Seite unter Verwendung programmierbarer Elemente oder dergleichen. Der Durchschnittsfachmann wird erkennen, dass es viele Möglichkeiten gibt, die eigens vorgesehenen Schnittstellenleiterzüge der zweiten Seite 72 entweder mit dem FPGA-Teil 14 oder mit den eigens vorgesehenen Schnittstellenleiterzügen der ersten Seite zu verbinden. Es ist auch eindeutig, dass die vorliegende Erfindung analog auf eine drei- oder vierseitige Ausführung übertragen werden kann.
11 zeigt ein Beispiel einer Hybrid-IC 2, die Schnittstellenpuffer 26 nutzt, aber keinen FPGA-ASIC-Routingkanal. 12 zeigt ein Beispiel einer Hybrid-IC 2, die weder Schnittstellenpuffer noch einen FPGA-ASIC-Routingkanal nutzt, sondern stattdessen den ASIC-Teil 12 direkt mit dem FPGA-Teil 14 durch die eigens vorgesehenen Schnittstellenleiterzüge verbindet.
13 zeigt eine andere Art der Platzierung von Schnittstellenpuffern oder I/O-Modulen an dem Hybrid-FPGA-ASIC. Ein Eingangs-/Ausgangsmodul (IOM) 82 oder ein Schnittstellenpuffer 84 können in die Logikblöcke in dem FPGA-Teil angeordnet werden, falls der Designer dies wünscht. 14 zeigt ein Design ähnlich dem von 13, wobei lediglich jeder IOM 82 und Schnittstellenpuffer 84 in der unteren Reihe von Blöcken oder Clustern platziert wird, um die Länge der eigens vorgesehenen Schnittstellenleiterzüge zu verringern, die sie mit dem ASIC-Teil verbinden.

Claims

Schnittstellenarchitektur in einer integrierten Schaltung, welche umfasst: – einen FPGA-Teil (14) der integrierten Schaltung mit Logikblöcken (20) für das Implementieren von logischen Funktionen und mit Verbindungskonnektoren für das programmierbare Verbinden der Logikblöcke; – einen ASIC-Teil (12) der integrierten Schaltung mit maskenprogrammierten Logikschaltungen und maskenprogrammierten Verbindungsleitern zwischen den Logikschaltungen; – maskenprogrammierte zugeordnete Schnittstellenspuren (24), welche zwischen den Logikblöcken in dem FPGA-Teil und den maskenprogrammierten Verbindungsleitern in dem ASIC-Teil angeschlossen sind; und – Schnittstellenpuffer, welche in Reihe mit den zugeordneten Schnittstellenspuren zwischen dem FPGA-Teil und dem ASIC-Teil angeordnet sind; dadurch gekennzeichnet, dass: jeder der Schnittstellenpuffer umfasst: – einen Eingangspuffer (32) – einen Ausgangspuffer (30), wobei der Ausgangspuffer mit dem Eingangspuffer verbunden ist; – drei Multiplexer, wobei zwei der Multiplexer (34-1, 34-2) mit dem Ausgangspuffer verbunden sind und einer der Multiplexer (34-3) mit dem Eingangspuffer verbunden ist; und – ein konfigurierbares Register, einen konfigurierbaren Speicher oder ein konfigurierbares programmierbares Element (36), welcher bzw. welches mit jedem Satz Multiplexer verbunden ist.
Schnittstellenarchitektur nach Anspruch 1, dadurch gekennzeichnet, dass die Verbindungsleiter in dem FPGA-Teil lokale Routing-Ressourcen umfassen.
Schnittstellenarchitektur nach Anspruch 1, welche weiterhin einen zwischen den zugeordneten Schnittstellenspuren und dem ASIC-Teil angeordneten FPGA-ASIC Routing-Kanal umfasst.
Schnittstellenarchitektur nach Anspruch 1, dadurch gekennzeichnet, dass der FPGA-Teil ein hierarchisches Design mit mehreren Ebenen aufweist, wobei jede der Ebenen lokale Routing-Ressourcen und mehrere Blöcke enthält, wobei jeder der Blöcke entweder ein Modul oder eine andere der Ebenen umfasst.
Schnittstellenarchitektur nach Anspruch 1, dadurch gekennzeichnet, dass der FPGA-Teil der integrierten Schaltung mehrere Ebenen aufweist, wobei jede der Ebenen lokale Routing-Ressourcen und mehrere Blöcke enthält, wobei jeder der Blöcke entweder ein Modul oder eine andere der Ebenen umfasst; und dass die maskenprogrammierten zugeordneten Schnittstellenspuren zwischen den Modulen oder Blöcken in dem FPGA-Teil und den maskenprogrammierten Verbindungsleitern in dem ASIC-Teil angeschlossen sind.
Schnittstellenarchitektur nach Anspruch 5, dadurch gekennzeichnet, dass jeder der Blöcke in dem FPGA-Teil lokale Routing-Ressourcen enthält.
Schnittstellenarchitektur nach Anspruch 5, welche weiterhin einen zwischen den zugeordneten Schnittstellenspuren und dem ASIC-Teil angeordneten FPGA-ASIC-Routingkanal umfasst.
Schnittstellenarchitektur nach Anspruch 3 oder 7, dadurch gekennzeichnet, dass der FPGA-ASIC-Routingkanal maskenprogrammierbar ist.
Schnittstellenarchitektur nach Anspruch 3 oder 7, dadurch gekennzeichnet, dass der FPGA-ASIC-Routingkanal feldprogrammierbar ist.
Schnittstellenarchitektur nach Anspruch 1, welche weiterhin zwischen den zugeordneten Schnittstellenspuren und dem ASIC-Teil angeordnete JTAG-Puffer umfasst.
Schnittstellenarchitektur nach Anspruch 1 oder 9, welche weiterhin mehrere am Umfang der IS angeordnete I/O-Module umfasst.
Schnittstellenarchitektur nach Anspruch 11, dadurch gekennzeichnet, dass eines oder mehrere der I/O-Module durch einen Routingkanal mit dem FPGA-Teil verbunden ist/sind.
Schnittstellenarchitektur nach Anspruch 11, dadurch gekennzeichnet, dass eines oder mehrere der I/O-Module an dem ASIC-Teil angeschlossen ist/sind.
Schnittstellenarchitektur nach Anspruch 11 bei Abhängigkeit von Anspruch 9, dadurch gekennzeichnet, dass eines oder mehrere der I/O-Module an dem FPGA-ASIC-Routingkanal angeschlossen ist/sind.
Schnittstellenarchitektur nach Anspruch 1, dadurch gekennzeichnet, dass sich der ASIC-Teil angrenzend an einer Seite des FPGA-Teils befindet.
Schnittstellenarchitektur nach Anspruch 1, dadurch gekennzeichnet, dass sich der ASIC-Teil angrenzend an zwei Seiten des FPGA-Teils befindet.
Schnittstellenarchitektur nach Anspruch 1, dadurch gekennzeichnet, dass sich der ASIC-Teil angrenzend an drei Seiten des FPGA-Teils befindet.
Schnittstellenarchitektur nach Anspruch 1, dadurch gekennzeichnet, dass sich der ASIC-Teil angrenzend an vier Seiten des FPGA-Teils befindet.
Integrierte Schaltung mit einer Schnittstellenarchitektur nach einem der vorhergehenden Ansprüche.
Maske mit einem Muster, welches mindestens einen Teil einer Prozessschicht darstellt, welche zum Bilden einer integrierten Schaltung nach Anspruch 19 verwendbar ist.