DE69925953T2

DE69925953T2 - Prüfung einer Halbleitereinrichtung und Verfahren zur Herstellung einer Halbleitereinrichtung inklusiv eines Prüfungsverfahrens

Info

Publication number: DE69925953T2
Application number: DE69925953T
Authority: DE
Inventors: Takefumi Nakahara-ku Ueda
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 1998-04-24
Filing date: 1999-04-23
Publication date: 2005-12-22
Anticipated expiration: 2019-04-24
Also published as: CN1157775C; CN1233850A; EP0955551A3; HK1023182A1; DE69925953D1; JP2000009810A; EP0955551A2; JP3662439B2; EP0955551B1; US6721676B1

Description

Hintergrund der Erfindung
Die vorliegende Erfindung bezieht sich allgemein auf die Herstellung von Halbleitervorrichtungen und spezieller auf eine Prüfung einer Halbleitervorrichtung während eines Herstellungsprozesses derselben und einen Testdaten-Prozessor, der bei einem solchen Testen zur Erzeugung von Testdaten verwendet wird.
Mit Zunahme in der Integrationsdichte, nimmt das Ausmaß von integrierten Schaltungen mehr und mehr zu. In solchen höchst integrierten Schaltkreisen wird das Testen zur Verifikation der einwandfreien Funktion der integrierten Schaltung zu einem wichtigen Problem.
Herkömmlich wurde das Testen von integrierten Schaltungen durchgeführt, indem Simulationsdaten verwendet wurden, die den erwarteten funktionalen Betrieb einer integrierten Schaltung repräsentieren, erzeugt durch Softwaresimulation, wobei die Simulationsdaten allgemein in der Form von Abtastdaten bereitgestellt werden, abgetastet auf einer Zeitachse mit einem vorbestimmten Abtastintervall. Die derartig abgetasteten Simulationsdaten werden dann durch einen Testdaten-Prozessor verarbeitet, der die abgetasteten Simulationsdaten, die derartig erhalten wurden in Testdaten umwandelt, die geeignete zu Verwendung beim tatsächlichen Testen der integrierten Schaltungen sind. Es sollte bemerkt werden, dass das Testen der integrierten Schaltungen durch eine Testvorrichtung durchgeführt wird, während die Testdaten verwendet werden, welche das Ergebnis der Simulation im Sinne von Betriebszyklen repräsentieren. Üblicherweise werden die Testdaten durch Abtasten der Simulationsdaten mit einen speziellen Abtastintervall erzeugt, dass eine Periode hat, die mit den Intervall des Betriebszyklus übereinstimmt.
1 und 2a bis 2d repräsentieren ein herkömmliches Beispiel, dass mit einen Testdaten-Prozessor durchgeführt wurde, zur Umwandlung der Simulationsdaten in Testdaten, wobei 1 ein Ablaufdiagramm des Testdaten-Prozessor darstellt, während 2a bis 2d Beispiele von Ereignis-Informationen und Zyklusinformationen, der Testdaten darstellen. Es sollte bemerkt werden, dass die Ereignis-Information den Takt der Simulationsdaten darstellt, während die Zyklusinformation die Ereignis-Information für jeden derartig erhaltenen Zyklus darstellt, indem die Simulationsdaten mit dem vorbestimmten Abtastintervall abgetastet werden.
Nachfolgend wird der Ablauf zur Verifikation des Betriebs einer integrierten Schaltung 100 aus 2A mit Bezug auf das Ablaufdiagrammen von 1 beschrieben werden. In dem Beispiel aus 2a hat die integrierte Schaltung 100 Eingangsanschlüsse 101 und 102 und einen Ausgangsanschluss 103.
Bezug nehmend auf 1, wird zunächst ein Schritt S100 durchgeführt, in welchem das Ereignis (Zustandsübergang) für die Signale detektiert wird, die an den Eingangs-/Ausgangs- Anschlüssen 101 bis 103 aus dem Diagramm von 2 auftreten, wobei 2B den Zustand der Signale darstellt, die an den Eingangs-/Ausgangs- Anschlüssen 101 bis 103 auftreten. Es sollte bemerkt werden, dass das Diagramm aus 2 als Ergebnis der Software-Simulation der Funktion der integrierten Schaltung 100 erhalten wird und anzeigt, dass der integrierte Schaltkreis 100 ein Ausgangssignal am Ausgangsanschluss 103 als Reaktion auf die Eingangssignale erzeugt, die den Eingangsanschlüssen 101 und 102 zugeführt werden.
Nach dem Schritt S100, wird ein Schritt S110 auf die Simulationsdaten von 2B ausgeführt, um daraus die Testtakt-Informationen zu extrahieren, die in 2D dargestellt sind. Es sollte bemerkt werden, dass die Testtakt-Informationen aus 2D benötigt werden, wenn die Ereignis-Informationen abgetastet werden, die in den Simulationsdaten aus 2D enthalten sind, um die Testdaten zu erzeugen.
Bezug nehmend auf 2D enthält die Testtakt-Information: eine Taktnummer TNO welche verwendet wird, um eine Vielzahl von verschiedenen Testtakt-Informationen voneinander zu unterscheiden; Zyklusinformationen Zyklus, welche das Abtastintervall angeben, dass für die Abtastung der Ereignis-Informationen aus den Simulationsdaten von 2D verwendet wurde; und einen Ereignisunterscheider, der den Modus des Signalübergangs für jedes der Signale darstellt, die an den Eingangsanschlüssen 101 und 102 und dem Ausgangsanschluss 103 auftreten, wobei bemerkt werden sollte, dass der Ereignisunterscheider verwendet wird, um den Signalübergangsmodus zu unterscheiden, welcher in jedem Abtastintervall auf tritt. Zum Beispiel kann eine Darstellung so wie NRZ oder RZ für den Ereignisunterscheider verwendet werden, wobei NRZ den nicht-Rückkehr-zu-null Übergangsmodus repräsentiert, während RZ den Rückkehr-zu- null-Übergangsmodus repräsentiert. Im veranschaulichen Beispiel gibt es lediglich eine TNO, wobei es eine Anzahl von verschiedenen Taktnummern TNO geben kann, die verschiedenen Testtakt-Informationen entsprechen, wobei solche verschiedenen Testtakt-Informationen als Schablone zur Abtastung der Simulationsdaten aus 2B mit jeweiligen, gegenseitig verschiedenen Takten und Abtastintervallen- oder -zyklen verwendet werden.
Nach dem Schritt S110 schreitet der Prozess nach Schritt S120 voran, bei dem die Simulationsdaten aus 2B gemäß den Testtakt-Informationen aus 2D für jede TNO abgetastet werden und ein Schritt S130 wird nachfolgend durchgeführt, bei dem die Testdaten, die in 2C dargestellt werden, im Schritt S130 aus den Simulationsdaten erzeugt werden, die im Schritt S120 abgetastet wurden. Es sollte bemerkt werden, das die Testdaten darin, zusätzlich zur Taktnummer TNO den logischen Zustand der Signale der Eingangs-und Ausgangs-Anschlüsse 101 bis 103, zur voranstehenden Taktzeit enthalten, welche durch die TNO festgelegt ist.
In dem veranschaulichen Beispiel aus 2B sollte bemerkt werden, dass dort lediglich ein Ereignistakt existiert, der alle 5 ns (Nanosekunden) auftritt und folglich gibt es dort lediglich eine Taktinformation (TNO = "1"), wie das in 2D dargestellt ist. Wie zuvor bemerkt, kann es jedoch eine Anzahl von zusätzlichen Ereignistakten geben, welche einer anderen TNO als "1" entsprechen können.
Die derartig gebildeten Testdaten aus 2C wurden durch eine Testvorrichtung zum Testen der integrierten Schaltung 100 verwendet.
Jedoch hat die voranstellende Verarbeitung, um die Testdaten durch Abtastung der Simulationsdaten mit einem vorbestimmten Abtastintervall oder-Zyklus zu bilden einen Nachteil, indem es notwendig ist eine Anzahl von verschiedenen Testtakt-Information bereitzustellen, so wie jene, die in 2D mit der TNO von "1" dargestellt ist, in Übereinstimmung mit der Ereignis-Information der zu verarbeitenden Simulationsdaten. Es sollte bemerkt werden, dass eine derartige Testtakt-Information als a priori Schablone verwendet wird, wenn die Testdaten, so wie jene die in 2C dargestellt sind, aus den Simulationsdaten von 2B extrahiert werden. Jedoch ist ein derartiger Prozess zur Vorbereitung verschiedener Schablonen komplex und benötigt beträchtliche Zeit. Dadurch wird die Wirksamkeit der Herstellung der integrierten Schaltungen, welche solch einen Testablauf beinhaltet, unvermeidbar verschlechtert.
Ferner hat es ein solcher herkömmlicher Testablauf erfordert, das die Testdaten basierend auf exakten Testtakt-Informationen gebildet wurden, um sicherzustellen, dass die Abtastung mit dem richtigen Takt durchgeführt wird. Andernfalls kann es ein Übersehen von Ereignissen, oder einen Versatz im Takt der Ereignisse geben, und die Verarbeitung der Testdaten zurück zu den originalen Simulationsdaten kann nicht möglich sein.
Ferner neigen die derartig durch Abtastung aus den Simulationsdaten erzeugten Testdaten dazu das Problem in der Diskrepanz in der Genauigkeit zwischen den Simulationsdaten und der Tester-Vorrichtung aufzuwerfen, weil keine Anpassung über die Genauigkeit zwischen den Simulationsdaten und dem Test durchgeführt wird, der durch die Testvorrichtung durchgeführt wird. Folglich können die Testdaten unnötig genau sein im Vergleich zum Test, der tatsächlich durch die Testvorrichtung durchgeführt wird. Al ternativ kann es einen Fall geben, in welchem die Genauigkeit der Testdaten zu grob für den Test durch die Testvorrichtung sein kann. Im letzteren Falle ist keine zufriedenstellende Prüfung der integrierten Schaltung möglich.
Ferner, wegen des Fehlens der Möglichkeit der Verifikation des Halbleiterbetriebs im Fall von ungewissen Ereignissen, so wie eintreffen von Rauschen, hat der voranstehende herkömmliche Prozess zur Bildung der Testdaten ein Problem darin, dass die Verifikation solcher ungewissen Ereignisse, welche eine Genauigkeit erfordern kann, die die Messgenauigkeit der Test Vorrichtung übersteigt, nicht möglich ist.
Benetazzo et al "Design Criteria for CAE-to-ATE Translation" Proceedings of the IEEE Systems Readyness Conference (Autotestcon '91) IEEE 24. September 1999, S. 449–452 offenbart einen Übersetzer der Simulationsdaten, die Zustandsübergänge enthalten in Testdaten überführt, die Takt und Modus von Zustandsübergängen enthalten. Es Gibt dort keinen Hinweis zur Anpassung einer I/O Todzone für eine getestete Vorrichtung. Benetazzo et al. und der herkömmliche Prozess zur Bildung der Testdaten leiden beide unter einem Problem, wenn die Zykluszeit welche zur Prüfung der Halbleitervorrichtung verwendet wird zu kurz ist, dass eine ausreichende Eingabe-/Ausgabe Todzone nicht sichergestellt wird. Es sollte bemerkt werden, dass solch eine Eingabe-/Ausgabe Todzone notwendig ist zum Umschalten des Zustands der Halbleitervorrichtung zwischen einem Eingangszustand und einem Ausgangszustand. Dadurch ist nach dem Stand der Technik das Testen der Halbleitervorrichtung mit der gewünschten Präzision nicht möglich.
Zusammenfassung der Erfindung
Entsprechend ist es ein allgemeines Ziel der vorliegenden Erfindung ein neues und nützliches Verfahren zur Bildung von Testdaten zum Prüfen einer Halbleitervorrichtung bereitzustellen und einen Herstellungsprozess für eine Halbleitervorrichtung, der einen Testprozess beinhaltet, welcher solche Testdaten verwendet, bei denen die voranstehenden Probleme eliminiert werden.
Die vorliegende Erfindung ist angegeben in den unabhängigen Ansprüchen. Vorteilhafte Entwicklungen werden in den abhängigen Ansprüchen dargelegt.
Andere Aufgaben und weitere Merkmale der vorliegenden Erfindung werden aus der nachfolgenden detaillierten Beschreibung zu Tage treten, wenn diese in Verbindung mit den beigefügten Zeichnungen gelesen wird.
Kurze Beschreibung der Zeichnungen
1 ist Ablaufdiagramm das einen herkömmlichen Prozess zur Umwandlung von Simulationsdaten nach Testdaten zeigt;
2A–2D sind Diagramme, die verschiedene Aspekte von herkömmlichen Testdaten zum Testen eines integrierten Schaltkreises zeigen;
3 ist ein Diagramm, das die Konstruktion eines Halbleiterprüfsystems gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
4 ist Ablaufdiagramm, welches den Prozess der Umwandlung von Simulationsdaten nach Testdaten gemäß der ersten Ausführungsform zeigt;
5A–5F sind Diagramme, welche ein Beispiel von Simulationsdaten zusammen mit verschiedenen Ereignisdaten zeigen;
6A–6C sind die Diagramme, die ein Beispiel der Umwandlung von Simulationsdaten nach Testdaten gemäß der ersten Ausführungsform zeigen;
7 ist ein Ablaufdiagramm welches einen Verifikationsprozess der Testdaten gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
8A–8C sind Diagramme die ein Beispiel der Verifikation ungewisser Ereignisse der zweiten Ausführungsform zeigen;
9A–9C sind Diagramme, welche ein Beispiel der Verifikation der Diskrepanz in der Genauigkeit zwischen der Simulation und der Prüfvorrichtung gemäß der zweiten Ausführungsform zeigen;
10 ist ein Diagramm, welches die Konstruktion eines Halbleitertestsystems gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt;
11 ist ein Ablaufdiagramm, dass einen I/O Todzonen-Verifikationsprozess gemäß der dritten Ausführungsform zeigt;
12A–12D sind Diagramme, die ein Beispiel von Ereignis-Informationen, welche in den Simulationsdaten enthalten sind gemäß der dritten Ausführungsform zeigen;
13A–13C sind Diagramme, welche ein Beispiel von Verifikation der Dauer des Ausgabeszustands gemäß der dritten Ausführungsform zeigen;
14A–14C sind Diagramme die ein weiteres Beispiel der Verifikation der Dauer des Ausgabezustandes gemäß der dritten Ausführungsform zeigen;
15A–15D sind Diagramme, welche ein Beispiel zur Einstellung eines Blindzyklus zeigen;
16 ist ein Diagramm, dass ein Beispiel einer Testzyklusbasis zeigt, in welcher ein Blindzyklus eingestellt ist;
17 ist ein Diagramm, welches die Konstruktion eines Halbleitertestsystems gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt.
Detaillierte Beschreibung der bevorzugten Ausführungsformen
[Erste Ausführungsform]
3 zeigt die Konstruktion eines Halbleitertestsystems gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
Bezug nehmend auf 3 beinhaltet das Halbleitertestsystem der vorliegenden Ausführungsform einen Testdaten-Prozessor 11 und eine Tester-Vorrichtung 19 die dazu verwendet wird eine integrierte Schaltung 18 zusammen mit dem Testdaten-Prozessor 11 zu testen, wobei der Testdaten-Prozessor 11 eine Speicher-Vorrichtung 12 beinhaltet, welche Simulationsdaten speichert, die durch einen ex ternen Simulator produziert werden. Der Testdaten-Prozessor 11 enthält ferner eine zentrale Prozessoreinheit (CPU) 13, welche mit der Speicher-Vorrichtung 12 zusammenarbeitet, wobei der Testdaten-Prozessor 11 ferner eine Ereignissinformations-Zwischenspeichereinheit 14, eine Taktinformations-Zwischenspeichereinheit 15, einen Zykluszähler 16 und eine Test-Zwischenspeichereinheit 17 enthält. Es sollte bemerkt werden, dass die Konstruktion aus 3 durch eine beliebige geeignete Plattform realisiert werden kann, einschließlich einer Ingenieurworkstation oder einem Personalcomputer.
In der Konstruktion aus 3 wird die Tester-Vorrichtung 19 mit Testdaten vom Testdaten-Prozessor 11 versorgt und führt einen Test einer darauf montierten integrierten Schaltung 18, unter Verwendung der derartig zugeführten Testdaten durch, während der Testdaten-Prozessor 11 mit den Simulationsdaten von einem externen Simulator oder Host-Computer, als ein Ergebnis einer funktionalen Simulation der integrierten Schaltung 18 versorgt wird. Dabei wandelt der Testdaten-Prozessor die Simulationsdaten in Testdaten um. Wie zuvor bemerkt, repräsentieren die Simulationsdaten die fortwährenden Zustandsübergänge der integrierten Schaltung mit der Zeit, während die Testdaten den Wechsel von Zuständen im Sinne von Betriebszyklen repräsentieren.
4 zeigt den Ablauf, welcher durch die CPU 13 zur Umwandlung der Simulationsdaten nach Testdaten durchgeführt wird, in der Form eines Ablaufdiagramms. Es sollte bemerkt werden, dass der Prozess aus 4 in der Form von Computer-lesbarem Programmcode bereitgestellt wird und in der Speicher-Vorrichtung 12 gespeichert wird. Alternativ kann der Programmcode aus 4 externen in der Form gegeben sein, in der er auf einem Computer-verwendbaren Medium, wie einer CD-ROM gespeichert ist, oder über ein Datenkommunikationsnetzwerk.
Bezug nehmend auf 4 wird der Zykluszähler 16 im Schritt S10 initialisiert und der Prozess schreitet nach Schritt S11 voran, wobei der Zykluszähler 16 eine akkumulierte Zykluszählerzeit speichert, die vom Beginn an des Testprozesses im System aus 3 gemessen wird und die dazu verwendet wird die Ereignistakte zu unterscheiden, wie später mit Bezug auf 5F beschrieben werden wird, während des Prozesses zur Umwandlung der Ereignis-Information, die in den fortlaufenden Simulationsdaten enthalten ist, aufeinanderfolgend und fortlaufend nach Testdaten, die im Sinne von der Zyklen dargestellt werden.
5B bis 5D zeigen ein Beispiel der Ereignis-Informationen. Bezug nehmend auf 5B bis 5D kann erkannt werden, dass die Ereignis-Information tatsächlich die Information ist, die den Takt der Simulationsdaten anzeigt, oder "Taktinformation". In dem veranschaulichten Beispiel, bewirken die fortlaufenden Simulationsdaten aus 5B und die fortlaufenden Simulationsdaten aus 5C, welche jeweils einem Eingangsanschluss 20 und einem Eingangsanschluss 21 der integrierten Schaltung 18 zugeführt werden, einen Übergang in den Simulationsdaten an einem Ausgangsanschluss 22, wie das in 5D dargestellt ist. Dabei wird der Test für jeden Zyklus durchgeführt, der in 5A dargestellt ist, wobei es erkannt werden kann, dass 5A Intervalle 20 bis 25 darstellt, von denen jedes einem Zyklus entspricht. Die Ereignissinformation wird typischerweise in der Speicher-Vorrichtung 12 bereitgehalten. Alternativ kann die Ereignis-Information extern von einem Host-Computer zu einem Eingangsanschluss 10 zugeführt werden, der in 4 dargestellt ist.
Als Nächstes wird in Schritt S11 die Ereignis-Information, welche in 5B bis 5D dargestellt ist, welche in der Speichervorrichtung 12 bereitgehalten werden kann, oder die extern von einem Host-Computer zu einem Eingangsanschluss 10 zugeführt werden kann, der in 3 dargestellt ist, der Ereignis-Informations-Zwischenspeichereinheit 14 aufeinanderfolgend für jeden Zyklus zugeführt, wobei das erste Datum der Ereignis-Informationen in jeden Zyklustakt einem Testdaten-Zwischenspeicher 17 aus 3 zugeführt wird, zur Erzeugung von Testmuster-Information, die in 6B dargestellt ist.
Nach dem Schritt S11 wird ein Schritt S12 durchgeführt, in welchem die Ereignis-Informationen für einen Zyklus, die derartig der Ereignis-Informations-Zwischenspeichereinheit zugeführt wird, separiert wird in Ereignis-Taktinformation, welche den Takt der Übergänge der Simulationsdaten angibt, und Ereignis-Identifizierungsinformation, welche den Modus des Übergangs der Simulationsdaten angibt ("0/1" oder "High/Low").
Zum Beispiel wird die Ereignis-Information für die Simulationsdaten des Eingangsanschlusses 20 während des Intervalls 20 aus 6A mit dem Ereignisidentifikator "1" bezeichnet, in Anbetracht der Tatsache, dass das Übergangsereignis nach 1 ns (Nanosekunde) nach dem Beginn des Zyklus auftritt, der dem Intervall 20 entspricht und in Anbetracht der Tatsache, dass der Übergang in den Simulationsdaten von "0" nach "1" stattfindet.
Nach dem Schritt S12 wird ein Schritt S13 ausgeführt, bei dem die Anzahl der der Ereignis-Identifikatorinformation, welche die Anzahl der Übergänge anzeigt, die in den Simulationsdaten während eines einzigen Zyklus auftreten, und die in Schritt S12 separiert wurden, untersucht wird und die Ereignis-Identifikatorinformation nach "Flanken-Identifikatorinformation" umgewandelt wird, welche das Merkmal des Übergangs der Wellenform darstellt. Die Flanken-Identifikatorinformation enthält einen "NRZ" Identifikator, welcher die Nicht-zu-Null-Rückkehr-Wellenform für die Simulationsdaten anzeigt, einen "RZ" Identifikator, welcher die Rückkehr-zu-Null-Wellenform der Simulationsdaten anzeigt, einen "2RZ" Identifikator, welcher zwei RZ Wellenformen anzeigt, und einen "Frei" Identifikator, welcher die Wellenform anzeigt, welche sowohl die NRZ Wellenform, als auch die RZ Wellenform enthält.
Nach dem Schritt S13 wird ein Schritt S14 ausgeführt, bei dem der Wert der akkumulierten Zykluszählerzeit, die vom Zykluszähler zugeführt wird, von der Ereignis-Taktinformation abgezogen wird, die im Schritt S12 erhalten wird, und die Ereignis-Taktinformation nach "Flanken-Taktinformation" umgewandelt wird, welche den relativen Takt des Übergangs in Bezug auf den Takt des Starts des Zyklus angibt. In dem Beispiel der Simulationsdaten aus 5B für den Anschluss 20 wird ein Flankentakt von 1 ns für das Intervall 21 erhalten, indem die akkumulierte Zykluszählerzeit von 5 ns vom Zykluszähler 16 von dem Takt von 6 ns abgezogen wird, der dem Ereignis des Übergangs der Simulationsdaten von "1" nach "0" entspricht.
Nach dem Schritt S14 wird ein Schritt S15 ausgeführt, bei dem die Flanken-Identifikatorinformation und die Flanken-Taktinformation, welche zuvor in Schritt S13 und S14 erhalten wurde, verwendet werden, um Taktinformation für jeden Zyklus zu produzieren, wie dargestellt in 6C, wobei bemerkt werden sollte, dass die Taktinformation aus 6C die Flankenidentifikator- und Flanken-Taktinformation enthält.
Die derartig gebildete Taktinformation wird in dem Schritt S15 mit der vorigen Taktinformation verglichen, die im Taktinformations-Zwischenspeicher 15 gehalten wird, und in der Prozess von einem Schritt S17 wird durchgeführt, wenn es schon die gleiche Taktinformation in der Taktinformations-Zwischenspeichereinheit 15 gibt. Wenn die Taktinformation nicht gleich der vorangegangenen Taktinformation ist, die in der Taktinformations-Zwischenspeichereinheit 15 gehalten wird, wird andernfalls der Prozess von einem Schritt S16 ausgeführt, bei dem der Inhalt der neu erhaltenen Taktinformation in die Taktinformations- Zwischenspeichereinheit 15 geschrieben wird.
Folglich, im Fall des Intervalls 20, gibt es keine vorangehende Taktinformation in der Taktinformations-Zwischenspeichereinheit 15 und die Taktinformation, welche im Schritt S15 erhalten wird, wird immer in die Zwischenspeichereinheit 15 geschrieben. Nach dem Schritt S16 schreitet der Prozess nach Schritt S17 voran.
Im Schritt S17 wird die aktuelle Zykluszeit zur Zykluszählerzeit addiert, die im Zykluszähler 16 gehalten wird, und der Prozessschritt kehrt zu Schritt S11 zurück.
In dem veranschaulichen Beispiel der 5A bis 5F sollte bemerkt werden, dass die Zykluszeit von 5 ns zu der akkumulierten Zykluszählerzeit in dem Zähler 16 addiert wird.
Nach dem Ende der Simulationsdaten, wird die Taktinformation, welche in der Taktinformations-Zwischenspeichereinheit 15 gehalten wird, der Testdaten-Zwischenspeichereinheit 17 zugeführt, wobei die Testdaten-Zwischenspeichereinheit 17 die Testdaten erzeugt, die aus der Testmusterinformation aus 6B und der Taktinformation aus 6C gebildet wird. Die derartig gebildeten Testdaten können unmittelbar in der Tester-Vorrichtung 19 zum Testen des integrierten Schaltkreises 18 verwendet werden, oder können in der Speicher-Vorrichtung 12 zur späteren Verwendung gespeichert werden.
Es sollte bemerkt werden, dass 6A ein Beispiel der Ereignis-Identifikatorinformation darstellt und der Ereignis-Taktinformation für das Intervall 20 aus 5A, wie separiert von den Simulationsdaten aus 5B bis 5D, wobei die Information aus 6A als Ergebnis des Schrittes S12 aus 4 produziert wird. Ferner entspricht die Information aus 6B den Schritten S11 und S16 aus 4 und beinhaltet den Kopf Datenwert oder ersten Datenwert in der Zykluszeit der Ereignis-Information und die Takt Nummern TNO die im Intervall 20 von 5A enthalten sind.
Ferner repräsentiert 6C die Taktinformation, die aus dem Flanken-Unterscheidungsidentifikator und dem Flanken-Taktindikator gebildet wird, und die in Bezug zu Schritt S15 aus 4 steht.
Wie vorstehend erklärt, sollte bemerkt werden, dass der Halbleiter-Datenprozessor der vorliegenden Erfindung den Prozess fortwährend durchführt, der im Ablaufdiagramm von 4 dargestellt ist, zur Verarbeitung der Simulationsdaten, um Testdaten zu erzeugen. Folglich ist es in der vorliegenden Erfindung nicht länger nötig a priori Taktinformation bereitzustellen, welche Abta stinformation zur Abtastung der Simulationsdaten enthält, wie praktiziert im herkömmlichen Prozess zur Erzeugung von Testdaten. Dadurch wird die Zeit, die zur Erzeugung von Testdaten benötigt wird, wesentlich reduziert.
Ferner, ist auf Grund des Prinzips der vorliegenden Erfindung, die Taktinformation basierend auf der Ereignis-Taktinformation und Ereignis-Unterscheiderinformation zu erzeugen, die beide aus der Ereignis-Information der tatsächlichen Taktdaten extrahiert werden, die vorliegende Erfindung wirksam zur Verhinderung des Übersehens von Ereignissen oder zur Eliminierung von Abweichung im tatsächlichen Ereignistakt und dem erzeugten Ereignistakt. Dadurch wird es möglich, die aktuellen Simulationsdaten aus den erzeugten Testdaten wieder herzustellen.
[Zweite Ausführungsform]
Als Nächstes wird mit Bezug auf 7 eine Beschreibung abgegeben werden über eine zweite Ausführungsform der vorliegenden Erfindung, welche sich an die Kompatibilität zwischen der Genauigkeit der Simulation und der Genauigkeit der Tester-Vorrichtung richtet, die zum Testen der integrierten Schaltung verwendet wird. Die zweite Ausführungsform behandelt ebenso die Verifikation von ungewissen Ereignissen. In der vorliegenden Ausführungsform sollte bemerkt werden, dass ein Testsystem verwendet wird, welches identisch im Aufbau mit dem Testsystem aus 3 ist. Folglich wird die Beschreibung des Testsystems unterlassen werden.
Bezug nehmend auf 7, welche einen Prozess, der durch die CPU 13 durchgeführt wird in Form eines Ablaufdiagramms zeigt, startet der Prozess mit einem Schritt S20, welcher den Schritt S10 aus 4 entspricht und schreitet nach Schritt S24 voran, welcher dem Schritt S14 aus 4 entspricht, ähnlich dem Fall aus 4 und ein Schritt S25 wird nach Schritt S24 ausgeführt, wobei im Schritt S25 ein Verifikationsprozess über die Ereignisse durchge führt wird, die mit der Genauigkeit der Tester-Vorrichtung 19 nicht verifiziert werden können. Solch ein Ereignis wird als ungewisses Ereignis bezeichnet werden.
Es sollte bemerkt werden, dass der Prozess aus 7 in der Form eines Computer-lesbaren Programmcodes bereitgestellt wird und in der Speicher-Vorrichtung 12 gespeichert ist. Alternativ kann der Programmcode aus 4 extern gegeben sein, in der Form, in der auf einem Computer-verwendbaren Medium, wie einer CD-ROM gespeichert ist, oder über ein Datenkommunikations-Netzwerk.
8A bis 8C zeigen ein Beispiel eines solchen ungewissen Ereignisses.
Mit Bezug auf der 8A und 8B, welche jeweils die Ereignis-Information und Ereignisnummer für das ungewisse Ereignis darstellen, wird bemerkt werden, dass die Ereignisse aus 8A, welche die jeweiligen Ereignisnummern 1 und 2 haben, wie dargestellt in 8B aufeinanderfolgend in einem sehr kurzen Intervall von lediglich 1 ns stattfinden, wie das aus dem Ereignistakt aus 8C erkannt werden kann. Wenn die Genauigkeit oder Auflösung der Tester-Vorrichtung 19 für die Verifikation der Ereignisse z. B. 4 ns beträgt, liegen die Ereignisse, die in einem solchen kurzen Intervall auftreten über der Möglichkeit der Tester-Vorrichtung 19 für die Verifikation.
Die ungewissen Ereignisse sind solche Ereignisse, die die Auflösungsgrenze der Tester-Vorrichtung 19 übersteigen. In Anbetracht der Eigenschaften der ungewissen Ereignisse kann die Tester-Vorrichtung 19 nicht die Verifikation der integrierten Schaltung in Bezug auf solch ungewisse Ereignisse durchführen. Ein typisches Beispiel für solch ein ungewisses Ereignis ist ein Rauschereignis. Wenn die Existenz eines solchen ungewissen Ereignisses vermutet wird, ist es nötig die Simulation erneut durchzuführen.
Die voranstehende Erfindung detektiert die Existenz des ungewissen Ereignisses (Ereignissen) basierend auf der Ereignis-Identifikatorinformation und der Ereignis-Taktinformation, welche in der Ereignis-Informations-Zwischenspeichereinheit 14 gespeichert sind. Wenn es bestätigt wird, dass ein ungewisses Ereignis vorliegt, schreitet der Prozess nach einem Schritt S27 voran, während wenn es bestätigt wird, dass es kein ungewisses Ereignis gibt, der Prozess nach einem Schritt S26 voranschreitet.
In Schritt S26 wird eine Verifikation durchgeführt in Bezug auf die Genauigkeit der Simulationsdaten und die Genauigkeit der Tester-Vorrichtung 19, indem die Ereignis-Identifikatorinformation und Ereignis-Taktinformation verwendet wird, welche in der Ereignis-Informations-Zwischenspeichereinheit 14 gespeichert ist.
9A bis 9C zeigen den voranstehenden Verifikationsprozess, welcher in Schritt S26 durchgeführt wird.
Mit Bezug auf 9A und 9B treten die Ereignisse mit den Ereignis Nr. 3 und 4 auf (nachfolgend lediglich als Ereignisse 3 und 4 bezeichnet) jeweils mit dem Takt von 51 ns und 80 ns, wie gezeigt in 9C.
Für den Fall, dass die Tester-Vorrichtung 19 eine Messgenauigkeit von 4 ns aufweist, kann die Verifikation des Ereignisses für das Ereignis 4 erfolgreich erreicht werden in Anbetracht der Tatsache, dass eine Beziehung von 4 ns × 20 = 80 ns gilt. Andererseits kann das Ereignis 3 beim Takt von 51 ns nicht detektiert werden, weil die Detektion der Tester-Vorrichtung 19 mit dem Takt von 4 ns × 13 = 52 ns oder 4 ns × 12 = 48 ns durchgeführt wird.
Folglich, um es der Tester-Vorrichtung 19 zu ermöglichen, Ereignis 3 zu detektieren, korrigiert die vorliegende Ausführungsform den Takt von Ereignis 3 sodass das Ereignis mit einer Takt auftritt, der gleich einem ganzzahligen Vielfachen der Auflösung der Tester-Vorrichtung 19 ist. Folglich wird der Takt von Ereignis 3 entweder auf 52 ns korrigiert (= 4 ns × 13) oder auf 48 ns (= 4 ns × 12).
Es sollte bemerkt werden, dass die Existenz von Ereignissen welche eine Genauigkeit erfordern, die die Genauigkeit der Tester-Vorrichtung 19 übersteigt, detektiert werden kann, basierend auf der Ereignis-Identifikatorinformation und der Ereignis-Taktinformation, welche in dem Ereignis-Informations-Zwischenspeicher 14 gespeichert sind. Im Falle von 6A, zum Beispiel, wird eine Genauigkeit von 1 ns benötigt für die Verifikation des Ereignisses am Ausgangsanschluss 22, in Anbetracht der Tatsache, dass es Ereignistakte von 3 ns und 4 ns für die Ereignisse an dem Ausgangsanschluss 22 gibt.
Wenn es in Schritt S26 bestätigt wird, dass es keine derartigen Ereignisse gibt, welche eine Genauigkeit erfordern, die die Genauigkeit der Tester-Vorrichtung 19 zur Verifikation derselben übersteigt, schreitet der Prozess direkt nach einem Schritt S27 voran. Wenn andererseits die Existenz von solchen Ereignissen bestätigt wird, schreitet der Prozess nach Schritt S27 voran, nachdem der Takt des Ereignisses auf ein ganzzahliges Vielfaches der Testergenauigkeit korrigiert wurde, wie oben erklärt.
In Schritt S27 wird eine Unterscheidung durchgeführt, dass eine neue Simulation notwendig ist, für den Fall, in welchem das ungewisse Ereignis in Schritt S25 detektiert wird, oder für den Fall, in welchem die Korrektur des Ereignistaktes in Schritt S26 durchgeführt wird. Andernfalls erhöht Schritt S27 lediglich die Zählerzahl des Zykluszählers 16 und der Prozess kehrt zu Schritt S21 zurück.
Wie zuvor beschriebenen ist das Halbleitertestsystem der vorliegenden Ausführungsform in der Lage den Betrieb der Halbleitervorrichtung zu überprüfen, indem es Testdaten verwendet, die darin verschiedene ungewisse Ereignisse, wie Rauschen oder Spitzen enthalten. Ferner ist das System der vorliegenden Erfindung dazu in der Lage, die Testdaten in Übereinstimmung mit der Genauigkeit der Tester-Vorrichtung anzupassen, welche tatsächlich zum Testen einer integrierten Schaltung verwendet wird. Dadurch wird die Zuverlässigkeit des Tests wesentlich verbessert.
[Dritte Ausführungsform]
Als Nächstes wird ein Halbleiter Testsystem gemäß einer dritten Ausführungsform der vorliegenden Erfindung mit Bezug auf 10 beschrieben werden, in Bezug auf die Verifikation von Eingangs-/Ausgangs-Todzonen, welche auftreten, wenn der Zustand eines Anschlusses vom Eingabeszustand nach einem Ausgabeszustand oder umgekehrt geschaltet wird, wobei diejenigen Teile aus 10, die zuvor beschrieben wurden, durch die gleichen Bezugszeichen bezeichnet werden und deren Beschreibung unterlassen wird.
Mit Bezug auf 10 enthält das Halbleiter Testsystem zusätzlich zur Speicher-Vorrichtung 12, die CPU 13, die Taktinformations-Zwischenspeichereinheit 15, den Zykluserzähler 16 und den Testdaten-Zwischenspeicher 17, eine erste Ereignis-Informations-Zwischenspeichereinheit 25, eine zweite Ereignis-Informations-Zwischenspeichereinheit 26 und eine dritte Ereignis-Informations-Zwischenspeichereinheit 27. In der vorliegenden Ausführungsform ist die zu testende integrierte Schaltung 18 in der Lage den Zustand des Ausgangsanschlusses 23 zwischen einem Eingabezustand und einem Ausgabeszustand zu wechseln.
11 zeigt den Ablauf, welcher durch die CPU 13 im System aus 10 durchgeführt wird in der Form eines Ablaufdiagramms. Es sollte bemerkt werden, dass der Prozess aus 11 in der Form eines Computer-lesbaren Programmcodes bereitgestellt wird und in der Speicher-Vorrichtung 12 gespeichert ist. Alternativ kann der Programmcode aus 4 extern gegeben sein, in der Form, in der er auf einem Computer-verwendbaren Medium, wie einer CD-ROM gespeichert ist, oder über eine Datenkommunikations-Netzwerk.
Mit Bezug auf 11, beginnt der Prozess mit einem Schritt S30, in welchem der Zykluszähler 16 initialisiert wird, der verwendet wird, um den Takt von Ereignissen zu detektieren, wenn die Ereignis-Information der Simulationsdaten nach Zyklus-für-Zyklus Testdaten umgewandelt wird.
Nach Schritt S30 wird ein Schritt S31 durchgeführt, in welchem die Ereignis-Information, welche aus den in Simulationsdaten extrahiert wurde, die in der Speicher-Vorrichtung 12 gespeichert sind, oder extern zum Eingangsanschluss 10 zugeführt wurden, der ersten Ereignis-Informations-Zwischenspeichereinheit 25 mit jedem Zyklus zugeführt wird.
12B stellt ein Beispiel der Simulationsinformation dar, wobei bemerkt werden sollte, dass die voranstehende Ereignis-Information der Simulationsdaten den Takt der Simulationsdaten aus 12B darstellt. Die Simulationsdaten aus 12B wiederum stellen die Eingangs-/Ausgangs-Signale dar, die am Eingangs-/Ausgangsanschluss 23 der integrierten Schaltung 18 auftreten.
Nach dem Schritt S31, wird ein Schritt S32 ausgeführt in welchem die der ersten Ereignis-Informations-Zwischenspeichereinheit 25 derartig zugeführte Ereignis-Information separiert wird in Ereignis-Taktinformation, welche den Takt der Datenübergänge in den Simulationsdaten kennzeichnet und Ereignis-Identifikatorinformation, welche den Modus der Datenübergänge (1/0, High/Low, Eingangs-/Ausgangs-Zustand, etc..) anzeigt.
Nach dem Schritt S32, wird ein Schritt S33 durchgeführt, bei dem die Ereignisidentifikator-Information, welche derartig in Schritt S32 extrahiert wurde, untersucht wird, und der Prozess der schreitet voran nach einem nächsten Schritt S34, in dem eine Unterscheidung durchgeführt wird, ob der Eingangs-/Ausgangs- Zustand für das aktuelle Intervall oder Zyklus sich von dem Eingangs-/Ausgangs-Zustand des vorangehenden Intervalls oder Zyklus verändert hat.
Falls das Ergebnis der Unterscheidung in Schritt S34 JA ist, bezeichnend für die Tatsache, dass der Eingangs-/Ausgangs-Zustand verändert wurde, schreitet der Prozess nach einem nächsten Schritt S35 voran. Andererseits, falls das Ergebnis der Unterscheidung in Schritt S34 NEIN ist, bezeichnend dafür, dass es keinen solchen Wechsel in dem Eingangs-/Ausgangs-Zustand gibt, schreitet der Prozess nach einem Schritt 41 voran, bei dem die Ereignis-Taktinformation und die Ereignis-Identifikatorinformation für das aktuelle Intervall, welche in der ersten Ereignis-Informations-Zwischenspeichereinheit 25 gespeichert werden, an die zweite Ereignis-Informations-Zwischenspeichereinheit 26 weitergeleitet wird und der Prozess schreitet weiter nach einem Schritt S44 voran.
Andererseits werden in Schritt S35 die Ereignis-Taktinformation und die Ereignis-Identifikatorinformation, die sich seit dem vorangehenden Intervall geändert hat, in dem dritten Ereignis-Informations-Zwischenspeicher 27 gespeichert. Wie aus der später abzugebenden Beschreibung verstanden werden wird, speichert der zweite Ereignis-Informations-Zwischenspeicher 26 die Ereignis-Taktinformation und die Ereignis-Identifikatorinformation für das vorangehende Intervall, welches sich unmittelbar vor dem aktuellen Intervall befindet.
Im Fall des Zeitdiagramms, dass in 12A bis 12D dargestellt ist, sollte bemerkt werden, dass der Eingangs-/Ausgangs-Anschluss 22 einen Eingabezustand im Intervall 30 einnimmt und einen Ausgabezustand in Intervall 31. Folglich werden die Ereignis-Taktinformation und die Ereignis-Identifikatorinformation für das Intervall 31 in der dritten Ereignis-Informations-Zwischenspeichereinheit 27 gespeichert. Die Ereignis-Taktinformation und die Ereignis-Identifikatorinformation für das Intervall 30 werden in der zweiten Ereignis-Informations-Zwischenspeichereinheit 26 gespeichert.
Nach Schritt S35 wird ein Schritt S36 ausgeführt, in welchem der Takt des letzten Ereignisses, des Ereignisses 2 des Intervalls 30, der in der zweiten Informations- Zwischenspeichereinheit 26 gespeichert ist mit dem Takt des ersten Ereignisses, des Ereig nisses 3 des Intervalls 31, der in der dritten Ereignis-Informations-Zwischenspeichereinheit 27 gespeichert ist, verglichen wird, um die Dauer der Umschaltung des Anschlusses 22 zwischen dem Eingabezustand und dem Ausgabezustand zu detektieren.
Nach dem Schritt S36 wird ein Schritt S37 durchgeführt, in welchem eine Unterscheidung durchgeführt wird, ob, oder ob nicht die voranstehende Dauer der Umschaltung zwischen dem Eingabezustand und dem Ausgabezustand kleiner ist, als die Dauer der Todzone für eine I/O-Umschaltung für den Anschluss 22.
Falls das Ergebnis von Schritt S37 JA ist und es bewertet wird, dass die Dauer der Umschaltung zwischen dem Zustand des Eingangs-/Ausgangsanschlusses 22 kürzer ist, als die I/O Todzone für den Anschluss 22, schreitet der Prozess zum nächsten Schritt S38 voran. Andererseits, falls das Ergebnis von Schritt S37 NEIN ist, was anzeigt, dass die Dauer für die Umschaltung des Zustandes vom Eingangs-/Ausgangs-Anschluss 22 länger ist als die die I/O-Todzone, schreitet der Prozess nach einem Schritt S44 voran.
In Schritt S38 wird die Möglichkeit der Verzögerung des Taktes für das Ereignis, das in der dritten Ereignis-Informations-Zwischenspeichereinheit 27 gespeichert ist überprüft, während der Ausgangszustand des Anschlusses 23 eingehalten wird.
Nachfolgend wird der Prozess in Schritt S38 mit Bezug auf 13A bis 13C erklärt werden, die ein Beispiel der Simulationsdaten für den Eingangs-/Ausgangs-Anschluss 22 zeigen.
Mit Bezug auf 13A bis 13C kann erkannt werden, dass der Takt des letzten Ereignisses, der in der zweiten Ereignis-Informations-Zwischenspeichereinheit 26 gehalten wird 20 ns beträgt, während der erste Takt des aktuellen Ereignisses, der in der dritten Ereignis-Informations-Zwischenspeichereinheit 27 gespeichert wird 30 ns beträgt, was anzeigt, dass es eine Zeitspanne von 10 ns zum Wechseln des Zustandes des Eingangs-/Ausgangs- Anschlusses 23 vom Eingangs-Modus nach dem Ausgangs-Modus gibt, wie dargestellt in 13A.
Diese Zeitspanne von 10 ns ist jedoch nicht ausreichend, um den tatsächlichen Wechsel vom Eingangs-/Ausgangs-Zustand des Anschlusses 23 zu veranlassen, wenn es eine I/O Todzone von 15 NS zum Umschalten des Modus von Anschluss 23 gibt.
Folglich bewertet der Prozess von Schritt S38 das maximale Ausmaß der Verzögerung des Taktes, des Ereignisses im dritten Ereignis-Informations-Zwischenspeicher 27, während er den Zustand der Simulationsdaten beim ersten Ereignistakt von 30 ns aufrechterhält. Dabei wird ein Wert von weniger als 10 ns erhalten, in Anbetracht des möglichen Taktes zwischen 30 ns und 40 ns. Während dieses Intervalls, wird der Zustand der Simulationsdaten beim Ereignistakt von 30 ns aufrechterhalten.
Nach dem Schritt S38 wird ein Schritt S39 ausgeführt, in welchem es unterschieden wird, ob oder ob nicht der Betrag der Verzögerung des Einschwing-Taktes für das aktuelle Ereignis zur Sicherstellung einer größeren Dauer zum Umschalten des Eingangs-/Ausgangs-Zustands eines Eingangs-in/Ausgangs-Anschlusses, so wie der Anschluss 23, kleiner ist als die I/O Todzone für den Eingangs-/Ausgangs-Anschluss.
Falls das Ergebnis von Schritt S39 JA ist, schreitet der Prozess nach einem Schritt S40 voran, in dem der Takt des ersten Ereignisses in der dritten Ereignis-Informations-Zwischenspeichereinheit 27 verzögert wird und der Prozess schreitet nach einem Schritt S44 voran. Durch diese Vorgehensweise wird es möglich das Zeitintervall zum Umschalten zwischen dem Eingangszustand und Ausgangszustand zu erhöhen, um größer zu sein, als die I/O Todzonendauer.
Andererseits, falls das Ergebnis von Schritt S39 NEIN ist, schreitet der Prozess nach Schritt S42 voran.
Im Beispiel der Simulationsdaten von 13A bis 13C kann erkannt werden, dass die benötigte Dauer zum Umschalten des Zustands von Anschluss 23 zwischen dem Eingabeszustand und dem Ausgabeszustand 10 ns beträgt und die I/O Todzonendauer 15 ns beträgt, und folglich der Takt des ersten Ereignisses, der in der dritten Ereignis-Informations-Zwischenspeichereinheit 27 gespeichert wird, von 30 ns nach 36 NS verzögert wird, sodass eine Dauer von 16 ns für die Umschaltung des Anschlusses 23 vom Eingabezustand zum Ausgabezustand sichergestellt wird.
Im Fall der Simulationsdaten aus 14A bis 14C andererseits existiert dort ein Intervall von 10 ns (= 90 ns – 80 ns) zwischen dem Eingabezustand und dem Ausgabezustand von Anschluss 23. Wenn die I/O Todzone eine Dauer von 15 ns hat, dann ist der Betrag der möglichen Verzögerung des ersten Ereignisses in der dritten Ereignis-Informations-Zwischenspeichereinheit 27 geringer als 3 ns (= 93 ns – 90 ns) solange der Zustand des ersten Ereignisses aufrechterhalten werden muss. Folglich es ist im Fall von 14A bis 14C nicht möglich den Ereignistakt von 90 ns zu verschieben, sodass eine Intervall von 16 ns zwischen dem Eingabezustand und dem Ausgabezustand des Anschlusses 23 existiert.
Folglich wird in einem Schritt S42 ein Annullierungs- Prozess für diejenigen Ausgangs Intervalle durchgeführt, in welchen es mit der Taktverzögerung von Schritt des 40 nicht möglich ist das Problem der I/O Todzone zu heilen. In einem Beispiel von 15 wird die Ausgabe eines Eingangs-/Ausgangs-Anschlusses B während eines Intervalls 54 annulliert.
Nach dem Schritt S42 entscheidet der Prozess nach einem Schritt S43 voran, bei dem ein Blindzyklus eingestellt wird für das ungültige Intervall, in welchen der Ausgangsanschluss derartig annulliert wird. Um dies durchführen zu können ist es jedoch nötig, dass die Schaltungen, die mit dem Eingangszustand von Anschluss B in Verbindung stehen ihren Zustand während der Zykluszeit halten. Zum Beispiel kann der Eingabezustand gehalten werden, in dem Fall, bei dem es keinen Verschiebe-/Zähler-Schaltkreis gibt, indem der Zustand von außen für jeden Schaltkreis eingestellt wird. In dem Fall, in dem der Eingabezustand für die Dauer von mehr als zwei Zyklen oder mehr gehalten wird, ist es ebenso möglich die Dauer zum Halten des Eingangszustands für jeden Netz-Schaltkreis einzustellen. Alternativ kann das Halten des Zustands vollständig statisch erzeugt werden.
16 zeigt ein Beispiel der Testzyklusbasis, für den Fall, bei dem ein Blindzyklus eingestellt ist. Im veranschaulichen Beispiel von 16 wird das annullierte Intervall 54 aus 15 in einem Blindzyklus 54 _₁ umgewandelt und einen gültigen Zyklus 54 _₂, in welchem der Ausgangsanschluss validiert wird.
Wenn es möglich ist einen Blindzyklus einzustellen, wird ein Blindzyklus für ein Intervall eingestellt, das einen annullierten Ausgangsanschluss enthält, und die Ereignisse in dem derartig als Blindzyklus eingestellten Intervall werden in das nächsten Intervall verschoben, dass auf den Blindzyklus folgt. Es sollte bemerkt werden, dass der Blindzyklus basierend auf dem Verhältnis zwischen der Zeit eingestellt wird, die benötigt wird, um zwischen dem Eingabezustand und dem Ausgabezustand umzuschalten und der Dauer der I/O Todzone. Folglich kann es eine Vielzahl von Blindzyklen geben. In einem solchen Fall wird die gesamte Anzahl der Blindzyklen durch einen Flag-Zähler eingestellt.
Nach dem Schritt S43 schreitet der Prozess nach Schritt S44 voran, in dem die Anzahl der Ereignisse (Anzahl der Datenübergänge zu jeder Zykluszeit), welche in der Schritt S32 separiert wurden, überprüft wird und in Flanken-Information umgewandelt wird, welche das Merkmal der Wellenform kennzeichnet. Ferner wird nach Schritt S45 nach dem Schritt S44 ausgeführt, bei dem die Zykluszählerzeit, die vom Zykluszähler 16 zugeführt wird von der Ereignis-Information subtrahiert wird, die derartig in Schritt S32 separiert wurde. Dadurch wird der Ereignistakt in einen Flankentakt umgewandelt, welcher in allen Zyklen gemessen wird.
Als Nächstes werden in Schritt S46 die Flanken-Unterscheidungsinformation und der Flankentakt verwendet, welche in den Schritten S44 und S45 detektiert wurden, um die Taktinformationen für den Zyklus zu bilden. Die Taktinformation des Zyklus wird aus der Flanken-Identifikatorinformation und der Flanken-Taktinformation für den Zyklus gebildet
Nach dem Schritt S46 wird ein Schritt S47 ausgeführt, in welchem die Abweichung der Zykluszählerzeit korrigiert wird, welche als Ergebnis der Einfügung des Blindzyklus verursacht wird. Zum Beispiel wird die Zykluszählerzeit, die der Anzahl von Blindzyklen entspricht, welche im Flag-Zähler gespeichert ist, von der Zykluszählerzeit subtrahiert, welche im Zykluszähler 16 gespeichert ist. Ferner wird in Schritt S48 die Zykluszeit zur Zykluszählerzeit addiert und der Prozess kehrt zu Schritt S31 zurück.
Wie zuvor beschrieben, führt die vorliegende Ausführungsform basierend auf der Dauer, die für die Umschaltung des Zustands eines Eingangs-/Ausgangs-Anschlusses benötigt wird und der Dauer der I/O Todzone und der Dauer des Ausgabezustands die Verlagerung von Ereignissen, Annullierung eines Intervalls und Einstellung eines Blindzyklus durch.
Dadurch wird die Umschaltung des Zustandes des Eingangs-/Ausgangs-Anschlusses mit Zuverlässigkeit durchgeführt, sogar in solch einem Fall, wenn die Zykluszeit kurz ist, verglichen mit der I/O Todzone und es wird möglich eine zuverlässige Prüfung der integrierten Schaltung durchzuführen.
[Vierte Ausführungsform]
17 zeigt die Konstruktion eines Halbleitertestsystems gemäß einer dritten Ausführungsform der vorliegenden Erfindung, wobei jene Teile aus 17, welche Teilen entsprechen, die zuvor mit Bezug auf die vorangehenden Zeichnungen beschrieben wurden, durch die gleichen Bezugszeichen bezeichnet werden und deren Beschrei bung unterlassen wird.
Mit Bezug auf 17, enthält die Tester-Vorrichtung 19 darin eine Halbleitertestdaten-Verarbeitungseinheit 31, welche dem Testdaten-Prozessor 11 aus 3 entspricht, wobei die Halbleitertestsdaten-Verarbeitungseinheit 31 einen Eingangsanschluss 30 in Entsprechung des Eingangsanschlusses 10 hat.
Im System aus 17 werden die Simulationsdaten, die dem Eingangsanschluss 30 zugeführt werden durch die Halbleitertestdaten-Verarbeitungseinheit 31 umgewandelt und die Verifikation der ungewissen Ereignisse wird durchgeführt, oder der Kompatibilität zwischen der Genauigkeit der Simulation und der Genauigkeit der Tester-Vorrichtung 19. Ferner wird eine Testmuster-Information, welche diejenige sein kann, die 6B zeigt, einer Musterdaten-Zwischenspeichereinheit 32 zugeführt und Testtakt-Information, so wie jene, die in 6C zeigt ist, wird einer Taktdaten-Zwischenspeichereinheit 34 zugeführt. Dabei führt die Musterdaten-Zwischenspeichereinheit 32 die Testmuster-Information einer Verarbeitungseinheit 37 unter der Steuerung der Mustersteuerungseinheit 33 zu. Ferner führt die Taktdaten-Zwischenspeichereinheit 34 die Testtakt-Information der Verarbeitungseinheit 37 unter Steuerung der Wellenform-Moduseinheit 35 zu.
Es sollte bemerkt werden, dass die Verarbeitungseinheit 37 die Testmusterinformation und die Testtakt-Information der zu testenden integrierten Schaltung 18 zuführt und die Prüfung der integrierten Schaltung 18 synchron mit der Testzykluszählereinheit 36 durchgeführt wird. Dabei wird die Ausgabe der integrierten Schaltung 18 mit einer erwarteten Ausgabe der integrierten Schaltung 18 verglichen, die aus der Testmuster-Information erhalten und der Testtakt-Information wird, indem eine Vergleichseinheit 38 verwendet wird.
Ferner ist die vorliegende Erfindung nicht beschränkt auf die Ausführungsformen die zuvor beschrieben wurden, aber verschiedene Veränderungen und Abwandlungen können durchgeführt werden, ohne vom Schutzbereich der Erfindung abzuweichen, der in den Ansprüchen angegeben ist.

Claims

Verfahren zur Herstellung einer Halbleitervorrichtung das einen Testschritt enthält, der mit Testdaten durchgeführt wird, die aus Simulationsdaten unter Verwendung eines Testdatenprozessors (11) umgewandelt wurden, gemäß einem Verfahren, dass die Schritte aufweist von: detektieren, in jedem Zyklus des Testdatenprozessors (11) einen Zustandsübergang der Simulationsdaten; extrahieren eines Ereignisses, aus den Simulationsdaten, dass den Zustandsübergang der Simulationsdaten anzeigt, als Reaktion auf den Übergang; und erzeugen der Testdaten als Reaktion auf das Ereignis, sodass die Testdaten Informationen enthalten, die anzeigend sind für den Takt und den Modus des Übergangs der Simulationsdaten, dadurch gekennzeichnet dass das Verfahren ferner die Schritte aufweist von: auswerten aus den Simulationsdaten, einer Schaltzeit, die in den Simulationsdaten existiert, vom Ende eines ersten Zustands zum Anfang eines nächsten, zweiten Zustands; unterscheiden ob, oder ob nicht, sich die Schaltzeit innerhalb einer Todzone der Halbleitervorrichtung befindet, zum Umschalten eines Zustands derselben von dem ersten Zustand nach dem zweiten Zustand, wobei die Testervorrichtung dazu verwendet wird, die Halbleitervorrichtung mit den Testdaten zu testen; und verzögern einer Zeitvorgabe vom Anfang des zweiten Zustands so dass sie später ist, als die Zeitvorgabe des Schaltens der Halbleitervorrichtung, wenn die Schaltzeit kleiner ist als die Todzone.
Verfahren nach Anspruch 1, bei dem das Ereignis eine Zeitvorgabe enthält, bei welcher der Übergang aufgetreten ist, und einen Modus des Übergangs der Simulationsdaten.
Verfahren nach Anspruch 1 das ferner einen Schritt zur Umwandlung der Testdaten zurück nach den Simulationsdaten enthält.
Verfahren nach Anspruch 1 ferner aufweisend die Schritte von: verschieben einer Zeitvorgabe des Ereignisses auf einer Zeitachse, so dass sie gleich ist einem ganzzahligen Vielfachen einer Auflösungsgrenze, von einer Testervorrichtung, die zum Testen der Halbleitervorrichtung mit den Testdaten verwendet wird.
Verfahren nach Anspruch 1 das ferner den Schritt enthält zur Bewertung eines möglichen, maximalen Betrages der Verzögerung des Anfangs zweiten Zustandes, durch Untersuchung einer Dauer des zweiten Zustandes, wobei der maximale Betrag so bestimmt wird, dass die Verzögerung des Anfangs des zweiten Zustandes nicht über ein Ende des zweiten Zustandes hinausgeht, wobei der Schritt der Verzögerung des Anfangs zweiten Zustandes ausgeführt wird, wenn ein Betrag zur Einstellung der Zeitvorgabe des Anfangs des zweiten Zustandes die später sein soll, als die Zeitvorgabe des Schaltens der Halbleitervorrichtung, sich innerhalb des maximalen Betrages befindet.
Verfahren nach Anspruch 5, ferner aufweisend den Schritt der Annullierung eines Zyklus, der den zweiten Zustand aufweist, wenn der Betrag der benötigten Verzögerung zur Einstellung der Zeitvorgabe des Anfangs des zweiten Zustandes, die später sein soll, als die Zeitvorgabe des Schaltens der Halbleitervorrichtung, den maximalen Betrag übersteigt.
Verfahren nach Anspruch 6, ferner aufweisend den Schritt des Einfügens eines zusätzlichen Zyklus, zwischen dem annullierten Zyklus und einem nachfolgenden Zyklus, der auf den annullierten Zyklus folgt, der einen Zustand aufweist, der identisch ist mit dem zweiten Zustand.
Verfahren nach irgend einem der Ansprüche 1–7, bei dem das Verfahren durch einen Computer implementiert wird.
Computer speziell konfiguriert durch Ausführung von Programm-Code der auf einem Computer-verwendbaren Medium gespeichert ist, um als Testdatenprozessor (11) zur Umwandlung von Simulationsdaten nach Testdaten zu arbeiten, die zum Testen einer Halbleitervorrichtung verwendet werden, wobei der Programm-Code einschließt: Computer-lesbare Programmcodemittel zur Detektion, in jedem Zyklus des Testdatenprozessors (11), eines Zustandsübergangs der Simulationsdaten; Computer-lesbare Programmcodemittel zur Extraktion eines Ereignisses, welches den Zustandsübergang der Simulationsdaten anzeigt, aus den Simulationsdaten, als Reaktion auf den Übergang; und Computer-lesbaren Programme-Code zu Erzeugung der Testdaten als Reaktion auf das Ereignis, so dass die Testdaten Informationen beinhalten, welche die Zeitvorgabe und den Modus des Übergangs der Simulationsdaten anzeigen, dadurch gekennzeichnet das der Computer ferner beinhaltet: Computer-lesbare Programmcodemittel zur Auswertung aus den Simulationsdaten einer Schaltzeit, die in den Simulationsdaten existiert, von einem Ende eines ersten Zustand bis zu einem Anfang eines nächsten, zweiten Zustands; Computer-lesbare Programmcodemittel zur Unterscheidung ob, oder ob nicht die Schaltzeit innerhalb einer Todzone der Halbleitervorrichtung ist, zum Schalten eines Zustands derselben von dem ersten Zustand nach dem zweiten Zustand, wobei die Testervorrichtung dazu verwendet wird, die Halbleitervorrichtung mit den Testdaten zu testen; und Computer-lesbare Programmcodemittel zur Verzögerung einer Zeitvorgabe vom Anfang des zweiten Zustandes so dass sie später ist, als die Zeitvorgabe des Schaltens der Halbleitervorrichtung, wenn die Schaltzeit kleiner ist, als die Todzone.
Computer nach Anspruch 9, bei dem das Ereignis eine Zeitvorgabe enthält, bei welcher der Übergang aufgetreten ist und einen Modus des Übergangs der Simulationsdaten.
Computer nach Anspruch 9, der ferner Computer-lesbare Programmcodemittel enthält, zur Umwandlung der Testdaten zurück nach den Simulationsdaten.
Computer nach Anspruch 9, der ferner Computer-lesbare Programmcodemittel enthält zur Verschiebung einer Zeitvorgabe des Ereignisses, so dass sie gleich ist einem ganzzahligen vielfachen einer Auflösungsgrenze, auf einer Zeitachse, einer Testervorrichtung, die zum Testen der Halbleitervorrichtung mit den Testdaten verwendet wird.
Computer nach Anspruch 9, der ferner Computer-lesbare Programmcodemittel enthält, zur Auswertung eines möglichen, maximalen Betrages zur Verzögerung des Anfangs des zweiten Zustands, durch Untersuchung einer Dauer des zweiten Zustands, wobei der maximale Betrag so bestimmt wird, dass die Verzögerung des Anfangs des zweiten Zustands nicht über das Ende des zweiten Zustandes hinausgeht, wobei das Computer-lesbare Programmcodemittel zur Verzögerung des Anfangs des zweiten Zustands ausgeführt wird, wenn ein Betrag der benötigten Verzögerung zur Einstellung der Zeitvorgabe des Anfangs des zweiten Zustands die später sein soll als die Zeitvorgabe des Schaltens der Halbleitervorrichtung, sich innerhalb des maximalen Betrages befindet.
Computer nach Anspruch 13, der ferner Computer-lesbare Programmcodemittel enthält, zur Annullierung eines Zyklus, der den zweiten Zustand aufweist, wenn der Betrag der benötigten Verzögerung zur Einstellung der Zeitvorgabe des Anfangs des zweiten Zustands, der später sein soll als das Schalten der Halbleitervorrichtung, den maximalen Betrag übersteigt.
Ein Computer nach Anspruch 14, der ferner Computer-lesbare Programmcodemittel enthält zur Einfügung eines zusätzliche Zyklus, zwischen dem annullierten Zyklus und einem nächsten Zyklus, welcher auf den annullierten Zyklus folgt, der einen Zustand aufweist, der identisch zum zweiten Zustand ist.