DE69936097T2

DE69936097T2 - Hochgeschwindigkeitssignalisierung zur schnittstellenbildung von vlsi cmos-schaltungsanordnungen

Info

Publication number: DE69936097T2
Application number: DE69936097T
Authority: DE
Inventors: Ul Haq Sunnyvale EJAZ
Original assignee: Jazio Inc San Jose; Jazio Inc
Current assignee: Jazio Inc San Jose; Jazio Inc
Priority date: 1998-03-16
Filing date: 1999-03-08
Publication date: 2008-01-17
Anticipated expiration: 2019-03-09
Also published as: GB2352375A; GB2352375B; US6513080B1; BR9908836A; ID26398A; EP1064767B8; TW461208B; CA2323446C; DE69936097D1; BRPI9908836B1; WO1999048260A9; EP1064767B1; WO1999048260A8; IL138411A; TR200101184T2; WO1999048260A1; PL343258A1; AU759089B2; CN1297638A; ATE362682T1

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Diese Erfindung betrifft im allgemeinen eine Computersignalübertragung und insbesondere eine Schnittstelle auf einem integrierten Schaltkreis und ein Verfahren für eine Hochgeschwin digkeitsblocktransfer-Signalübertragung von Daten-, Steuer- und Adreß-Signalen zwischen mehreren integrierten Schaltkreisen auf einem Bus oder von Punkt-zu-Punkt mit reduzierter Leistungsaufnahme.
Beschreibung des Standes der Technik
Integrierte Halbleiterschaltkreise, die in digitalen Rechnern und anderen digitalen Anwendungen verwendet werden, benutzen häufig eine Mehrzahl von verbundenen Very Large Scale Integration-(VLSI)-Schaltkreisen zum Realisieren binärer Kommunikation über eine einzelne oder mehrfach segmentierte Übertragungsleitungen. Herkömmliche Übertragungsleitungen weisen Trassen auf, die auf einem geeigneten Substrat, wie z.B. einer Schaltkreisplatine, gebildet sind. Jede Übertragungsleitung kann konstruiert sein, wobei z.B. sogenannte Mikrostreifentrassen und Streifenleitungstrassen verwendet werden, um eine Übertragungsleitung zu bilden, die eine charakteristische Impedanz in der Größenordnung von 50 bis 70 Ohm aufweist. Alternativ können die entgegengesetzten Enden jede Übertragungsleitung mit ihrer charakteristischen Impedanz abgeschlossen sein. Die Ausgangslast auf einem Treiber für eine solche Übertragungsleitung kann so gering wie 25 bis 35 Ohm sein.
Um eine angemessene Leistungsaufnahme aufzuweisen, benötigt eine Hochfrequenzsignalübertragung Signale mit kleiner Amplitude. Damit ein Empfänger Spannungsamplituden (z.B. 0,8 v bis 1,2 v) leicht in einer rauschenden Umgebung wie GTL, HSTL, SSTL oder RAMBUS empfängt, muß auch der Strom sehr groß sein (z.B. in der Größenordnung von 50 bis 60 Milliampere pro Treiber). Ein typischer Empfänger benutzt einen Komparator mit einem Spannungsreferenz-(VREF)-Signal, das in der Mitte zwischen der hohen Eingangsspannung (VIH) und der niedrigen Eingangsspannung (VIL) eingerichtet ist. Das VREF-Signal ist eine DC-Spannungsreferenz mit hoher Impedanz, die lose einer Stromversorgung mit der Zeit folgt, jedoch nicht auf momentanes Rauschen reagieren kann. Herkömmlich bezeichnen eine hohe Ausgangsspannung (High Output Voltage; VOH) und eine niedrige Ausgangsspannung (Low Output Voltage; VOL) Signale, die von der sendenden Quelle herstammen, und VIL und VIH bezeichnen Signale, die an dem Eingang der Empfängervorrichtung ankommen, obwohl sie als das gleiche Signal betrachtet werden können.
1A ist ein Blockdiagramm, das einen Empfänger 10 aus dem Stand der Technik darstellt, der RAMBUS-Technologie verwendet. Das System 10 weist eine Fläche 100 auf, die über Signalleitungen 103 mit internen Eingangsempfängern 110 verbunden ist. Ein VREF-Signal 105 ist mit jedem internen Empfänger 110 verbunden. VREF wird von der Spannungsversorgung erzeugt. Normalerweise schwankt der DC-Wert der Spannungsversorgung um fünf Prozent (5%). 1B ist ein zeitliches Diagramm 125, das ein Beispielsignal in bezug auf eine hohe Referenzspannung (VREFh) und eine niedrige Referenzspannung (VREFI) zeigt. Die VREFh- und VREFI-Werte hängen typischerweise von Schwankungen der Spannungsversorgung ab, die verwendet wird, um das VREF-Signal zu erzeugen. Die große Spannungsamplitude, d.h. der Unterschied zwischen einem hohen Spannungssignal (VIH) und einem niedrigen Spannungssignal (VIL), und stabile Signalniveaus über und unter dem VREF-Signal werden für eine zuverlässige Erfassung der Signalpolarität benötigt. Die Spannungsamplitude von derzeitigen unsymmetrischen Signalübertragungstechnologien beträgt herkömmlich um 0,8 v.
1C ist ein Blockdiagramm, welches den Aufbau eines Empfängers 150 aus dem Stand der Technik darstellt, wobei RAMBUS-Technologie verwendet wird. Der Empfänger 150 tastet das Niveau des Eingangssignals 167 und des VREF-Signals 154 ab, bis das Signal ein stabiles Niveau erreicht, zu welcher Zeit die Durchlaßgates 160 und 165 abschalten. Nachdem die Durchlaßgates 160 und 165 abgeschaltet haben, wird es dem Erfassungsgate 172 ermöglicht, eine Strominjektion zu unterbinden. 1D ist ein zeitliches Diagramm 175, welches einen Betrieb des Empfängers 150 für ein Beispielsignal darstellt. Der Empfänger 150 tastet die Eingangsreferenz und das Eingangssignal ab, bis das Signal ein stabiles Niveau erreicht, z.B. ein niedriges logisches Niveau (VIL), und während das Eingangssignal stabil ist, erfaßt der Empfänger 150 den Wert des Eingangssignals. Wie oben dargestellt, muß für eine zuverlässige Signalerfassung die Signalspannungsaussteuerung bzw. -amplitude schnell genug sein, um es allen Empfängern 150 zu ermöglichen, ein stabiles Signal mit einem adäquaten Zuschlag für die Einstell- und Haltezeit abzutasten. Diese Spannungsaussteuerung sollte in weniger als 30% der minimalen Taktzeit auftreten, um einen Zuschlag für einen Signalversatz, Einstell- und Haltezeiten zu ermöglichen. Wenn sich die minimale Taktzeit unter 1 Nanosekunde reduziert, reduzieren sich die Toleranzen für Signalversatz, Einstellzeit und Haltezeit mit der zusätzlichen Auflage für den Treiberstrom in einer Ladeumgebung mit hoher Kapazität, die bei hoher Frequenz arbeitet. Niederspannungs-Differenzsignalübertragung (LVDS), die von dem IEEE P1596.3 verwendet wird, kann diese Probleme überwinden durch Verwenden einer 250 mv Spannungsamplitude auf Kosten des Betreibens komplementärer Signale. Das Betreiben komplementärer Signale erhöht zwangsläufig die Zahl der Anschlüsse und die Gehäusegröße.
Darüber hinaus verwenden Computersysteme typischerweise ein Bussystem, in dem mehrere Vorrichtungen mit dem Bus verbunden sind. Die meisten verwenden einen Takt, um Daten-, Adreß- und Steuersignale zu bestätigen. 21 stellt ein System aus dem Stand der Technik 2100 für DRDRAM dar, welches eine Taktleitung 2130 mit zwei Segmenten 2136 und 2138 verwendet. Ein Segment 2136 erstreckt sich von einem Ende des Datenbus zu einem Umkehrpunkt 2137 nahe dem zweiten Ende des Bus. Das andere Taktsegment 2138 erstreckt sich von dem Umkehrpunkt 2137 zurück zu dem ersten Ende des Datenbus. Der Signalbus 2120 überträgt Daten-, Adreß- und Steuersignale. Diese Topologie stellt sicher, daß ein auf dem Bus gesendetes Signal 2120 immer zeitnah zu und in der gleichen Richtung wie der Takt 2132 läuft, der von der Vorrichtung verwendet wird, um das Signal zu empfangen. Dies funktioniert gut, wenn die Belastung aller Signale und des Takts fast identisch ist und der Takt 2132 verwendet wird, um das Signal abzutasten und zu empfangen. Jedoch kann das System manchmal die doppelte Datenbandbreite erfordern, in welchem Fall dieser Typ von Bussystem die Anzahl von Signalen verdoppeln muß, obwohl die Adreß- und Steuersignale identisch sind und geteilt werden könnten.
Entsprechend gibt es eine Notwendigkeit für Treiber mit niedriger Leistung und für zuverlässige Empfänger für einen Hochfrequenzbetrieb einer großen Anzahl von unsymmetrischen Signalen in einer existierenden Technologie für VLSI-Digitalsysteme mit geringen Kosten.
ZUSAMMENFASSUNG UND MERKMALE DER ERFINDUNG
Ein System der vorliegenden Erfindung verwendet synchrone Spannungs- und Zeithaltungsreferenzsignale (SSVTR und /SSVTR) aus differentieller Quelle mit kleinen Amplituden, um unsymmetrische Signale der gleichen Amplitude, die von dem gleichen integrierten Schaltkreis zur Hochfrequenzsignalübertragung erzeugt werden, zu vergleichen. Es ist offensichtlich, daß "/" verwendet wird, um ein logisches NOT zu bezeichnen. Alle Signale sind mit ihren charakteristischen Impedanzen auf beiden Enden der Übertragungsleitungen abgeschlossen. SSVTR und/SSVTR schalten jedesmal um, wenn die zulässigen Signale von dem übertragenen integrierten Schaltkreis angetrieben werden. Jeder Signalempfänger weist zwei Komparatoren auf, einen zum Vergleichen des Signals gegen SSVTR und den anderen zum Vergleichen des Signals gegen/SSVTR. Ein vorhandener Signalbinärwert bestimmt, welcher Komparator verbunden ist, optional durch Verwenden einer Exklusiv-OR-Logik mit SSVTR und /SSVTR. Bis SSVTR und /SSVTR ihren binären Wert geändert haben, erfaßt der verbundene Empfänger in dem Komparator, ob eine Änderung in dem Signalbinärwert aufgetreten ist. Wieder ist es offensichtlich, daß SSVTR und /SSVTR ihren Binärwert jedesmal ändern, wenn das Signal seinen Binärwert ändern kann. SSVTR und /SSVTR sind vorzugsweise mit dem Signal synchronisiert.
Das Verfahren der vorliegenden Erfindung weist die Schritte auf, Erhalten einer oszillierenden synchronen Quellenspannung und einer Zeithaltungsreferenz und ihres Komplements (SSVTR und /SSVTR) und Empfangen eines eingehenden unsymmetrischen Signals. Das Verfahren vergleicht die oszillierende Referenz mit dem eingehenden Signal mit einem ersten Komparator, um ein erstes Ergebnis zu erzeugen, und es vergleicht das Komplement mit dem eingehenden Signal mit einem zweiten Komparator, so daß ein zweites Ergebnis erzeugt wird. Das Verfahren wählt dann eines aus dem ersten Ergebnis und dem zweiten Ergebnis als ein Ausgangssignal, basierend auf dem vorhergehenden Signal, aus. Der Schritt des Auswählens eines der Ergebnisse umfaßt das Vergleichen des Ausgangssignals mit der Referenz (SSVTR) und dem Komplement (/SSVTR). Der Schritt des Auswählens weist darüber hinaus das Bearbeiten des Ausgangssignals von dem vorhergehenden Signal hin zu dem ersten Ergebnis oder dem zweiten Ergebnis auf, basierend auf dem Komparator, der gerade verbunden ist. Wenn sich das eingehende Signal ändert, umfaßt der Schritt des Auswählens das Beibehalten des gleichen verbundenen Komparators. Wenn das eingehende Signal das gleiche bleibt, weist der Schritt des Auswählens das Abkoppeln des derzeit verbundenen Komparators auf und das Verbinden des anderen Komparators. Das Verfahren erlaubt es dann dem Schaltkreis sich zu stabilisieren.
Das System und das Verfahren machen vorteilhafterweise die Notwendigkeit für ein hochimpedantes VREF-Signal für einen Vergleich von unsymmetrischen Signalen mit kleinen Amplituden überflüssig. Dies reduziert die Notwendigkeit für drei verschiedene Spannungsniveaus (das hohe Ausgangsniveau, das niedrige Ausgangsniveau und das VREF-Niveau) auf zwei verschiedene Spannungsniveaus (das hohe Ausgangsniveau und das niedrige Ausgangsniveau). Das Überflüssigmachen von VREF reduziert die notwendige Spannungsänderung und reduziert entsprechend die Leistungsaufnahme. Das Verwenden eines Empfängers mit zwei Komparatoren ermöglicht das Koppeln des Empfängers mit dem gleichen Komparator, wenn sich das Signal in jedem Takt ändert. Nur ein Komparator ist, basierend auf dem derzeitigen Binärwert des Signals und SSVTR, verbunden. Das System hat eine individuell einstellbare Verzögerung für jeden Empfänger, um den Komparator zu verbinden oder zu entkoppeln, wodurch der Effekt des Versatzes während der Übertragung der quellensynchronen Signale reduziert wird. Das System kann mehrere differentielle quellensynchrone Signale und Zeithaltungsreferenzsignale aufweisen, um mehrere unsymmetrische Signale im gleichen integrierten Schaltkreis, wie z.B. einem Mikroprozessor oder einem Systemcontroller, der viele Signale aufweist, zu vergleichen. Das System und das Verfahren liefern Vorteile bei der differentiellen Signalübertragung in einem unsymmetrischen Signalübertragungssystem.
Das gleiche Konzept verwendend kann das System bidirektionale komplementäre quel lensynchrone Spannungs- und Zeithaltungsreferenzsignale aufweisen, um bidirektionale unsymmetrische Signale zu vergleichen. Das System kann einen Treiber oder Sender zum Steuern der Signal-Versatzrate haben, so daß diese im wesentlichen ein Teil der gesamten Signalperiode ist, wodurch der Ausgangsstrom reduziert wird. Das System kann einen internen Impedanzanpassungsschaltkreis, wie z.B. einen Pull-Up-Widerstand oder einen P-Kanal mit geerdetem Gate aufweisen, zum Anpassen der charakteristischen Impedanz der Übertragungsleitung an beiden Enden einer Punkt-zu-Punkt-Verbindung zwischen einer CPU und einem Cache oder einer CPU und einem Systemcontroller. Das System weist einen dualen Komparatorschaltkreis auf, um einen unsymmetrischen Bus mit zwei komplementären zu übertragenden und zu empfangenden Signalen mit einer mit der eines differentiellen Bus vergleichbaren Rauschimmunität umzuwandeln für einen Datenbus eines Speichers, Prozessors oder anderer integrierter Schaltkreise vom Typ breiter Datenbus. Das System weist vorzugsweise eine variable Vorrichtungsgröße des Senders auf, mit einem langsamen Einschalten und langsamen Ausschalten, so daß er gleiche Flankensteilheiten für alle Signale in jeder Gruppe aus SSVTR und /SSVTR und einer Mehrzahl von Signalen, die zusammen übertragen werden, aufweist. Darüber hinaus ist es offensichtlich, daß die Steuersignale und die Adreßsignale auf einem anderen Kanal als die Datensignale übertra gen werden können. Dies ermöglicht es, den Steuer- und Adreßkanal bei einer anderen Frequenz als den Datenkanal zu betreiben, und ermöglicht es, verschiedene Lasten auf jeden der Kanäle aufzubringen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1A ist ein Blockdiagramm, welches einen RAMBUS-basierenden Empfänger aus dem Stand der Technik darstellt.
1B ist ein zeitliches Diagramm, welches Signalniveaus des Empfängers aus dem Stand der Technik aus 1A darstellt.
1C ist ein schematisches Diagramm, welches einen weiteren RAMBUS-basierenden Empfänger aus dem Stand der Technik darstellt.
1D ist ein zeitliches Diagramm, welches den Betrieb des Empfängers aus dem Stand der Technik nach 1C darstellt.
2A ist eine perspektivische Ansicht eines Blockdiagramms, welches ein System mit Master- und Slave-Vorrichtungen gemäß der vorliegenden Erfindung darstellt.
2B ist ein Blockdiagramm, welches das System aus 2A darstellt, das Übertragungsleitungen mit Impedanzanpassungswiderständen an den Enden aufweist.
3A ist ein zeitliches Diagramm, welches die differentiellen Referenzsignale SSVTR und /SSVTR relativ zu den Signalerfassungszeiten darstellt.
3B ist ein zeitliches Diagramm, das SSVTR und /SSVTR in bezug auf ein unsymmetrisches Signal darstellt.
4 ist ein Schema auf hohem Niveau, das unsymmetrische Signalempfänger darstellt. 5 ist ein Flußdiagramm, das ein Verfahren zum Übertragen von Signalen von einem Sender über eine Übertragungsleitung an einen Empfänger darstellt.
6A ist ein schematisches Diagramm, das einen langsam einschaltenden und langsam abschaltenden Treiber für alle Signale darstellt.
6B ist ein schematisches Diagramm, das Treiber darstellt, die eine einstellbare Signalflankensteilheit und einen einstellbaren Versatz zwischen Signalen aufweisen.
7A ist ein schematisches Diagramm, das einen unsymmetrischen Signalempfänger aus 4 in einem ersten Beispiel darstellt.
7B ist ein schematisches Diagramm, welches einen unsymmetrischen Signalempfänger aus 4 in einem zweiten Beispiel darstellt.
7C ist ein schematisches Diagramm, das einen unsymmetrischen Signalempfänger aus 4 in einem dritten Beispiel darstellt.
7D ist ein schematisches Diagramm, das einen unsymmetrischen Signalempfänger aus 4 in einem vierten Beispiel darstellt.
8A ist ein schematisches Diagramm, das Schaltkreisdetails des SSVTR mit /SSVTR Komparators aus 4 darstellt.
8B ist ein schematisches Diagramm, das Schaltkreisdetails des /SSVTR mit SSVTR Komparators aus 4 darstellt.
9 ist ein schematisches Diagramm, das Empfänger mit individuell einstellbaren Verzögerungen, um einen Versatz während der Übertragung auszuschließen, aufweist. 1C stellt Signalwellenformen und einen Versatz zwischen diesen dar.
11 ist eine perspektivische Ansicht einer hartverdrahteten Anordnung des Systems aus 2.
12A ist ein Blockdiagramm, das ein Punkt-zu-Punkt-System gemäß dieser Erfindung darstellt.
12B ist ein Blockdiagramm, das die Punkt-zu-Punkt-Verbindung aus 12A mit P-Kanal-Vorrichtungen mit geerdetem Gate zur Impedanzanpassung in dem integrierten Schaltkreis aufweist.
13A ist eine perspektivische Ansicht eines Blockdiagramms, das ein unidirektionales Signalübertragungssystem und ein bidirektionales Signalübertragungssystem auf einem einzigen integrierten Schaltkreis darstellt.
13B ist ein Bockdiagramm in einer perspektivischen Ansicht, das vier Signalübertragungssysteme auf einem einzigen integrierten Schaltkreis darstellt.
14A stellt eine feste Spannungsreferenz aus dem Stand der Technik dar, deren Wert um den Mittelpunkt zwischen dem logischen Hochspannungsniveau und dem logischen Niedrigspannungsniveau liegt.
14B stellt komplementäre Referenzen dar, die die gleichen Spannungsamplituden wie irgendein Signal aufweisen.
15A stellt einen Differenzverstärker dar, der die Differenz zwischen einem Datensignal und einer Referenz verstärkt.
15B ist ein Blockdiagramm, das die Steuerungslogik darstellt.
16 ist ein Schaltkreisdiagramm, das den unsymmetrischen Signalempfänger mit Differenzverstärkern darstellt, die durch ein Ausschalt- oder Empfängereinschaltsignal zum Ausschalten der Versorgungsspannung des Empfängers, wenn dieser nicht verwendet wird, gegated sind.
17 ist ein zeitliches Diagramm, das die Signalübergangszeit in einer Anwendung darstellt, die eine schnelle Busumkehr vom Lesen zum Schreiben oder umgekehrt erfordert. 18 ist ein Blockdiagramm, das ein Punkt-zu-Punkt-System darstellt.
19 zeigt ein System, das mehrere Busse aufweist, wobei Signale gleichzeitig empfangen werden.
20 ist ein Blockdiagramm, das ein System darstellt, das drei Busse zum Erreichen höherer Bandbreite aufweist.
21 stellt ein System aus dem Stand der Technik für ein DRDRAM dar, welches eine Taktleitung mit zwei Segmenten verwendet.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
Die vorliegende Erfindung liefert ein Signalübertragungssystem und ein Verfahren zur Hochgeschwindigkeitsübertragung auf gemultiplexten Bussen oder Punkt-zu-Punkt-Verbindungen zwischen mehreren VLSI-Vorrichtungen und sie stellt eine geringere Leistungsaufnahme im Vergleich zu derzeitigen Verfahren zur Schnittstellenbildung von unsymmetrischen Signalen bereit. Das Signalübertragungssystem kann verwendet werden, um mehrere Speichervorrichtungen über einen gemultiplexten Bus mit einem Speichercontroller zur Blockübertragung von Daten-, Adreß- und Steuer-Information zu verbinden. Durch Verwenden mehrerer Busse können Vorrichtungen, wie z.B. DRAMs, Crosspoint-Switches, Prozessoren, breite SRAMs und Systemcontroller zusammengenommen werden, um Bandbreiten über vier Gigabyte/Sek. zu erreichen. Alle der für Computer oder anderen Digitalsysteme benötigten Signale können über diesen Bus gesendet werden. Fachleute erkennen, daß alle Vorrichtungen, wie z.B. CPUs, in dem Computersystem die Verfahren und Busstrukturen dieses Systems benötigen.
2A ist ein Blockdiagramm in einer perspektivischen Ansicht, das ein System 200 mit einer Master-Vorrichtung (Sender) 205, das mit einer Busarchitektur (Übertragungsleitungen) 215 mit mehreren Slave-Vorrichtungen (Empfängern) 210 gemäß der vorliegenden Erfindung verbunden ist, darstellt. Ein Beispiel eines Paars aus Master-Vorrichtung 205 und Slave-Vorrichtung 210 weist einen Mikroprozessor und einen Systemcontroller oder einen Speichercontroller und eine Speichervorrichtung (z.B. DRAM) auf. Wie dargestellt, ist der Master 205 so eingerichtet, daß er z.B. zwanzig (20) Signale einschließlich unsymmetrischen Signalen S0 bis S17, komplementäre quellensynchrone Spannungs- und Zeithaltungsreferenzen SSVTR und /SSVTR mit kleiner Amplitude, Versorgungsleitungen (nicht gezeigt) und Masseleitungen (nicht gezeigt) parallel über Übertragungsleitungen 215 an jeden Slave 210 überträgt. Es ist offensichtlich, daß "/" verwendet wird, um ein logisches NOT anzuzeigen. Die Signale S0 bis S17 können Daten, Steuerungen oder Adressen sein, die entweder gemultiplext oder nicht gemultiplext sind, so wie es durch das Protokoll definiert wird. Es können zusätzliche Signale vorhanden sein, wie z.B. Takt oder Initialisierung, die von dem Protokoll oder der Synchronisierung des Systems für andere Zwecke benötigt werden.
Wie in 3A gezeigt, schalten die SSVTR- und /SSVTR-Signale jedesmal um, wenn die zulässigen Signale von dem Master 205 angesteuert werden. Es ist offensichtlich, daß der Slave 210 mehrere Empfänger (405, 4) aufweisen kann, wobei jeder Empfänger 405 zwei Komparatoren, einen zum Vergleichen des Signals mit dem SSVTR und den anderen zum Vergleichen des Signals mit /SSVTR aufweist. Ein vorhandener Signalbinärwert bestimmt, welcher Komparator mit dem Ausgangsanschluß 420 verbunden ist, wobei optional eine exklusive OR-Logik mit SSVTR und /SSVTR verwendet wird. Bis SSVTR und /SSVTR ihren Binärwert geändert haben, erfaßt der eingeschaltete Komparator in dem Empfänger 405, ob eine Änderung in dem Signalbinärwert aufgetreten ist.
Für eine Chip-zu-Chip-Übertragung auf einem Bus oder eine Punkt-zu-Punkt-Übertragung werden alle Signale vorzugsweise zur gleichen Zeit von dem gleichen Chip zu einem anderen Chip oder einer Mehrzahl von Chips, die mit dem Bus verbunden sind, übertragen und haben vorzugsweise die gleiche Last, Amplitude und Flankensteilheit (wenn die Signale von einem Zustand in den anderen wechseln). Auch für eine Intra-Chip-Übertragung werden die Signale vorzugsweise zur gleichen Zeit von dem gleichen Bereich oder Block zu anderen Bereichen oder anderen Blöcken in dem gleichen Chip angesteuert und haben vorzugsweise im wesentlichen die gleiche Last, Amplitude und Flankensteilheit (wenn die Signale ihren Zustand ändern). 19 und 20, die nachfolgend beschrieben werden, stellen ein System und ein Verfahren zum Sicherstellen, daß das Signal im wesentlichen zu der gleichen Zeit angesteuert wird, dar.
Um extrem hohe Datenübertragungsraten über diesen externen Bus zu ermöglichen, werden die Buszyklen eingeleitet, wenn SSVTR niedrig ist (d.h. /SSVTR hoch ist). Die gesamte Blockübertragung beginnt während dem Takt, wenn SSVTR niedrig ist und endet, wobei SSVTR niedrig wird, um eine Voreinstellung des Empfängers 405 für den letzten Binärwert des Signals zu erleichtern. Dies ermöglicht Burst-Übertragungen einer geraden Anzahl von Bits. Wenn das Signal seine Richtung ändern muß (aufgrund der gemultiplexten Natur des Signals) können einer oder mehrere Totzyklen zum Beruhigen des Bus aufgrund des Ausbreitungsverzögerungen oder der Beruhigung des SSVTR und /SSVTR erforderlich sein, wenn sie bidirektional sind. Die nachfolgend beschriebene 17 stellt eine bidirektionale Zeithaltung für eine Busumkehr dar, so daß verlorene Totzyklen vermieden werden.
2B ist ein Blockdiagramm, daß das System 200 (2A) darstellt mit Übertragungsleitungen 215 mit externen Impedanzanpassungswiderständen (220), die einen Endwiderstand gleich ihrer charakteristischen Impedanz aufweisen, der vorzugsweise zwischen 50 bis 70 Ohm an den Enden liegt. Die Endspannung ist mit VTT bezeichnet, welche vorzugsweise um 1,8 v für eine 2,5 v Betriebsspannung liegt (für VCC von 2,5 v und VSS von 0 V). Die nominale Spannungsamplitude ist vorzugsweise auf weniger als ein Volt, vorzugsweise weniger als 40% der Versorgungsspannung und besonders bevorzugt auf 500 mv eingestellt. Daher beträgt, wie in 3A gezeigt, die hohe Ausgangsspannung (VOH) 1,8v, und die niedrige Ausgangsspannung (VOL) beträgt 1,3 v.
3A ist ein Zeithaltungsdiagramm, das die komplementären Referenzsignale SSVTR und /SSVTR relativ zu den Signalerfassungszeiten darstellt. SSVTR beginnt bei VOL und /SSVTR beginnt bei VOH. In dem ersten Takt treibt der Master 205 alle die niedriggehenden Signale einschließlich /SSVTR zur gleichen Zeit auf VOL, und die Abschlußwiderstände 220 ziehen SSVTR auf VOH rauf. Die unsymmetrischen Signale werden durch die Abschlußwiderstände bei VOH hoch gehalten. Die richtige Erfassungszeit, d.h. die Zeit, um das logische Niveau eines Eingangssignals zu erfassen, liegt hinter der Übergangskreuzung von SSVTR und /SSVTR und vor der stabilen Zeit, d.h. wenn das SSVTR oder /SSVTR einen stationären Zustand bei VIH oder bei VIL erreichen. Die SSVTR und /SSVTR haben vorzugsweise gleiche Anstiegs- und Abfallszei ten, wobei jede Anstiegs- und Abfallszeit ungefähr die Hälfte einer Taktzeit jeder Referenz beträgt.
3B ist ein Zeithaltungsdiagramm, welches SSVTR und /SSVTR relativ zu einem unsymmetrischen Signal darstellt. Das unsymmetrische Signal beginnt gleich dem /SSVTR bei einer hohen Spannung und geht dann mit dem /SSVTR in eine niedrige Spannung über. Das unsymmetrische Signal verbleibt dann bei einer niedrigen Spannung, wodurch es gleich dem SSVTR wird, und geht dann mit dem SSVTR zu einer hohen Spannung über. Das unsymmetrische Signal verbleibt dann bei einer hohen Spannung, wodurch es gleich dem /SSVTR wird.
4 ist ein Schema auf hohem Niveau, das einen unsymmetrischen Signalslave 210 darstellt, der einen Empfänger 405 für jede Signalleitung 215 aufweist. Jeder Empfänger 405 hat zwei Komparatoren 410, einen Komparator 410a zum Vergleichen eines eingehenden unsymmetrischen Signals "SNx" mit SSVTR und den anderen Komparator 410b zum Vergleichen von SNx mit /SSVTR. Beide Komparatoren 410 haben Ausgangsanschlüsse, die selektiv über Schalter 415 mit einem Ausgangsanschluß 420 verbunden sind. Es ist offensichtlich, daß das Ausgangssignal (SN) an dem Ausgangsanschluß 420 vorzugsweise ein Full-Rail-Signal (0V bis 2,5V) ist.
Wie oben ausgeführt, ist SSVTR anfänglich auf VOL eingestellt, und /SSVTR und SNx sind anfänglich auf VOH eingestellt. SN ist anfänglich auf hohe Full-Rail-Ausgangsspannung eingestellt. Entsprechend verstärkt der Komparator 410a SNx mit hoher Spannung abzüglich SSVTR mit niedriger Spannung, wodurch ein hohes Ausgangssignal bereitgestellt wird. Der Komparator 410 verstärkt eine SNx mit hoher Spannung abzüglich eines /SSVTR mit hoher Spannung, wodurch ein rauschverstärktes unbekanntes Ausgangssignal erzeugt wird. Die Auswahl des Schalters 415 wird durch logische exklusiv-OR (XOR)-Gatter 425 gesteuert. Insbesondere vergleicht das XOR-Gatter 425a ein verstärktes Full-Rail-SSVTR-Signal (VT) mit Ausgangssignal SN und erzeugt ein Steuersignal zum Steuern des Schalters 415a. Das XOR-Gatter 425b vergleicht ein Full-Rail-/SSVTR- (/VT-) mit einem Ausgangssignal SN und erzeugt ein Steuersignal zum Steuern des Schalters 415b. In diesem anfänglichen Zustand sind nur SSVTR und entsprechend VT niedrig, wodurch bewirkt wird, daß das XOR 425a einen Schalter 415a in den geschlossenen Zustand treibt. Entsprechend erreicht der Ausgang des Komparators 410a (hoch) den Ausgangsanschluß 420. XOR 425 treibt den Schalter 415b in den offenen Zustand, wodurch der Eintritt des unerwünschten Ausgangssignals in den Komparator 410b verhindert wird. Der Empfänger 405 ist stabil.
Dem in 3B dargestellten Beispiel folgend geht das unsymmetrische Signal SNx auf eine niedrige Spannung über. Wie immer gehen SSVTR und /SSVTR entgegengesetzt zueinander über. Entsprechend gehen, sobald SSVTR und /SSVTR eine vorbestimmte Differenz (vorzugsweise 250 mV) zwischen sich erreichen, VT und /VT über. Ähnlich geht auch, sobald SSVTR und SNx auf eine vorbestimmte Differenz (vorzugsweise 250 mV) zwischen sich übergehen, der Ausgang des Komparators 410a (auf eine niedrige Ausgangsspannung) über. Es ist offensichtlich, daß der Pfad von dem externen Signal SNx zu der Erzeugung des Ausgangssignals SN und der Pfad für ein Full-Rail-Signal VT und der /VT-Erzeugungspfad jeweils einen Komparator 410 oder 435 und zwei Invertierer 430 oder 440 aufweisen. Daher empfängt jedes XOR 425 neue Eingangssignale basierend auf der Geschwindigkeit des Vergleichs durch die Komparatoren 410 und 435. In diesem Beispiel erreichen, so wie es aus dem beispielhaften zeitlichen Diagramm aus 3B ersichtlich ist, SSVTR und /SSVTR eine vorbestimmte Differenz zur gleichen Zeit wie SSVTR und SNx die gleiche vorbestimmte Differenz erreichen. Entsprechend fährt das XOR 425 fort, differentielle Eingänge aufzunehmen, wodurch der gleiche Schalter 415a geschlossen gehalten wird, und es der niedrigen Ausgangsspannung des Komparators 410a ermöglicht wird, zu dem Ausgangsanschluß 420 geleitet zu werden. Der Empfänger 405 ist noch stabil.
Jeder Empfänger 405 kann leicht sehr kleine Signale in der Größenordnung von 100 bis 250 mV erfassen und verstärken. Wenn der Übergang in dem unsymmetrischen Signal SNx aufgetreten ist, hat das Ausgangssignal SN das neue Niveau gegenüber seinem vorherigen Signalniveau. Da sowohl SSVTR (oder /SSVTR) und unsymmetrische Signale übergegangen sind, ist der gleiche Komparator 410 noch mit dem Signalausgangsanschluß verbunden. Wenn die unsymmetrischen Signale SNx nicht übergegangen sind, dann ändert sich der Signalausgang SN nicht, der Komparator 410, der zu Beginn des Übergangs verbunden war, wird von dem Ausgang abgekoppelt, nachdem der SSVTR- und /SSVTR-Empfänger ihren neuen binären Zustand (VT & /VT) verstärkt hat, und der andere Komparator 410, der ein entgegengesetztes /SSVTR (oder SSVTR) aufweist, wird verbunden, um den Signalausgang bereitzustellen. Das alte Ausgangsniveau ist dadurch wiederhergestellt.
Es ist offensichtlich, daß ein Empfänger 405 ohne das Verwenden von XORs realisiert werden kann. Dies kann realisiert werden durch Verwenden der Kantenpolartät von SSVTR und /SSVTR in dem anfänglichen Takt und dadurch, daß alle unsymmetrischen Signale hoch beginnen. Das SSVTR und das /SSVTR gehen in jedem Takt über. Daher kann die Polarität in jedem Takt bestimmt werden durch Untersuchen des Systemtakts in einem synchronen System und Definieren eines Taktbeginns in geraden Taktzyklen (d.h. SSVTR ist niedrig in dem geraden Taktzyklus und /SSVTR ist hoch). Dann wird nur das Ausgangssignal "SN" überwacht, um die Komparatoren 410 zu koppeln und zu entkoppeln, basierend darauf, ob das Ausgangssignal SN seinen Zustand in jedem Takt ändert oder nicht. Wenn das Ausgangssignal SN seinen Zustand ändert, wird der verbundene Komparator alleingelassen. Wenn das Ausgangssignal SN sich nicht ändert, wird der verbundene Komparator entkoppelt, und der andere Komparator wird verbunden usw.
Es ist darüber hinaus offensichtlich, daß ein System, welches die Erfindung verkörpert, es allen Signalen ermöglicht, mit Quellen niedriger Impedanz verbunden zu werden, es allen Signalen ermöglicht, Spannungs- und Rauschzustände wiederzugeben, die in bezug auf die Rauschimmunität fast gleich der differentiellen Signalübertragung sind, und es eine Reduzierung der Spannungsamplitude verglichen mit anderen unsymmetrischen Signalübertragungstechnologien, wie z.B. RAMBUS, HSTL oder GTL, ermöglicht. Die kleine Amplitude von 0,5 v, die in dieser beispielhaften Ausführungsform realisiert ist, ermöglicht sehr hohe Signalraten mit geringerer Leistungsaufnahme verglichen mit anderen existierenden unsymmetrischen Signalübertragungstechnologien. Darüber hinaus ist es offensichtlich, daß jeder Empfänger 405 die unsymmetrischen Signale SNx während des Übergangs des Signals empfängt ohne die Notwendigkeit eines konventionellen Takts oder eines anderen Zeithaltungssignals außer SSVTR, /SSVTR und ihren verstärkten Versionen VT und /VT.
5 ist ein Flußdiagramm, das ein Verfahren 500 zum Übertragen von Signalen von einem Master 205 über eine Übertragungsleitung 215 an einen Empfänger 405 darstellt. Das Verfahren 500 beginnt in Schritt 505 damit, daß der Master 205 SSVTR auf VOL einstellt und alle unsymmetrischen Signale (/SSVTR und SNx) auf VOH und in Schritt 510 alle unsymmetrischen Empfängerausgänge (SN) auf ein Full-Rail-Hoch setzt. Der Empfänger 405 verbindet in Schritt 515 den Komparator 410a, der SSVTR mit jedem unsymmetrischen Signal SNx vergleicht, mit dem Ausgangsanschluß 420 des Empfängers 405. Der Empfänger 405 läßt in Schritt 517 alle Signale sich beruhigen. Die Schritte 505 bis 517 werden als Systeminitialisierung bezeichnet.
Der Master 205 treibt in Schritt 520 gleichzeitig SSVTR und /SSVTR in ihre entgegengesetzten Zustände und alle unsymmetrischen Signale SNx in ihre erwünschten Niveaus. Der Empfänger 405 vergleicht in Schritt 530 das unsymmetrische Signal SNx mit SSVTR und /SSVTR in entsprechenden Komparatoren 410. Der Empfänger 405 bestimmt in Schritt 540, ob das unsymmetrische Signal übergeht. Falls dies der Fall ist, dann leitet der Empfänger 405 in Schritt 545 das Ergebnis an den Ausgangsanschluß 420 und halt den gleichen Komparator 410 mit dem Anschluß 420 verbunden. Wenn nicht, dann entkoppelt der Empfänger 405 in Schritt 550 den vorherigen Komparator 410, verbindet den anderen Komparator 410 mit dem Ausgangsanschluß 420 und erhält das gleiche Ausgangssignal (SN). Der Sender 405 bestimmt in Schritt 555, ob der Signalburst sich fortsetzt. Wenn dies so ist, dann kehrt das Verfahren 500 zu Schritt 520 zurück, sonst endet das Verfahren 500.
6A ist ein schematisches Diagramm, das einen langsam einschaltenden und langsam ausschaltenden Master 205 für ein unsymmetrisches Signal in einer ersten Ausführungsform zeigt, der als Sender 600 bezeichnet wird. Der Sender 600 weist eine NMOS-Pull-Down-Vorrichtung 605 auf, die mit einer Übertragungsleitung 610 verbunden ist, zum genauen Anpassen der Ausgangsamplitude auf 500 mv unter VTT. Die NMOS-Pull-Down-Vorrichtung 605 weist einen Pull-Down-NMOS-Transistor T1 auf, dessen Source mit der Übertragungsleitung 610 verbunden ist, dessen Drain mit Masse verbunden ist und dessen Gate mit einem Versatzsteuerungsschaltkreis 620 verbunden ist. Der Versatzsteuerungsschaltkreis 620 weist einen CMOS-Inverter mit zwei Trasistoren T2 und T3 auf, die zwischen zwei Widerständen R1 und R2 verbunden sind. Der Eingang des CMOS-Inverters ist mit einer Signalsteuervorrichtung 625 verbunden. Zum Beispiel kann, um SSVTR oder /SSVTR zu erzeugen, die Signalsteuervorrichtung 625 ein Oszillator sein. Es ist offensichtlich, daß der Betrag des Pull-Down eingestellt werden kann, wobei ein Register (nicht gezeigt) und ein serieller Anschluß (nicht gezeigt) während der Initialisie rung verwendet werden, um die richtige Spannungsamplitude für Prozeß- oder Vorrichtungsvarianten einzustellen. Andere Verfahren, wie z.B. das Verwenden von Rückkopplungstechniken zur Steuerung, sind in Hans Schumacher, et al., "CMOS Subnanosecond True-ECL Output buffer", J. Solid State Circuits, Band 25 (1), Seiten 150–154 (Feb. 1990) gezeigt und können ebenfalls verwendet werden. Halten des Stroms bei 20 ma und das Bereitstellen von parallelen Abschlüssen von 50 Ohm an beiden Enden der Übertragungsleitung 610 (wie durch R1 und R2 gesteuert) erzeugt eine 500 mv Schwankung unter allen Bedingungen. Um langsame Anstiegs- und Abfallzeiten in dem Ausgang zu haben und um Reflektionen, Signalkopplung und Abschlußnetzwerkschaltrauschen zu reduzieren, steuert der Versatzsteuerungsschaltkreis 665 den Pull-Down-Transistor Ti, so daß er langsam ein- und ausschaltet. Die bevorzugte Versatzrate beträgt 1,6 ns/Volt mit Übergangszeiten von 0,8 ns für 500 mv.
Für ein gleichmäßig übergehendes rampenähnliches Signal beträgt die bevorzugte Flankensteilheit der Signale vier mal der Summe zweier Inverterverzögerungen und einer exklusiv-OR-Verzögerung in einer gegebenen Technologie. In 0,25μ CMOS-Technologie, mit einer Betriebsspannung von 2,5 V beträgt die Inverterverzögerung 50 Picosekunden, und die exklusiv-OR-Verzögerung beträgt ungefähr 120 Picosekunden. Daher beträgt die bevorzugte Flankensteilheit ungefähr 880 Picosekunden. Für Signale, die oberhalb der Rate von 600 MHz übertragen werden, ist die Signalflankensteilheit vorzugsweise geringer als 110% der Signalrate. Die bevorzugte Flankensteilheit für exponentielle Signale ist geringfügig schneller, wenn das Signal 75% seines Endwertes früher als in % der Übergangszeit erreicht. Die Differenzsignale kreuzen sich vorzugsweise auf halbem Weg durch den Spannungsübergang. Bei ungefähr ¾ des Weges durch den Spannungsübergang haben die Signale eine Differenz von ungefähr 250 mv, was schnell in ein großes Amplitudensignal umgewandelt werden kann. Um eine Rauschverstärkung zu verhindern und eine Signalkopplung mit dem Empfängerausgang bei dem Empfang nicht übergehender unsymmetrischer Signale zu verhindern, ist die Übergangszeit zwischen 75% und dem letztlichen Signalwert vorzugsweise höher als die Summe zweier Inverterverzögerungen und der exklusiv-OR-Verzögerung. Es ist offensichtlich, daß die Flankensteilheit so schnell werden kann, wie es dauert, bis verstärktes Rauschen den Ausgang des Komparators 410 erreicht, dessen Ausgang mit dem Ausgangsanschluß 420 verbunden ist. Das heißt nach dem Empfangen eines nicht übergehenden Signals schalten die Schalter 415 ihren Zustand, bevor der Komparatorausgang seinen Zustand basierend auf Rauschverstärkung ändert. Der Ausgang des gerade verbundenen Komparators 410 erreicht einen unbestimmten (rauschverstärkten) Zustand. Die Schalter 415 müssen ihre Zustände schalten, bevor der unbestimmte Ausgang verfügbar wird. Es ist darüber hinaus offensichtlich, daß Vorrichtungsfehlanpassungen, Herstellungstoleranzen und Signalreflektion die Geschwindigkeit beeinflussen, mit der der Ausgang des Komparators 410 den unbestimmten Zustand erreicht. Wenn die Technologie verbessert wird, werden Gateverzögerungen, schnellere Flankensteilheiten und schnellere Signalraten erreichbar.
6B ist ein schematisches Diagramm, welches einen Master 205 mit einstellbaren Signalflankensteilheiten und einstellbarem Versatz zwischen Signalen aufweist, der in einem anderen Beispiel als Sender 650 bezeichnet wird. Der Sender 650 weist eine NMOS-Pull-Down-Vorrichtung 655 auf, die mit der Übertragungsleitung 610 verbunden ist, zum genauen Anpassen der Ausgangsamplitude auf 500 mv unter VTT. Die NMOS-Pull-Down-Vorrichtung 655 weist Pull-Down-NMOS-Transistoren 660 auf, die parallel geschaltet sind, wobei die Source jedes Transistors mit der Übertragungsleitung 610 verbunden ist, das Drain mit Masse verbunden ist und das Gate mit einem Versatzsteuerschaltkreis 665 verbunden ist. Der Versatzsteuerschaltkreis 665 weist einen CMOS-Inverter mit zwei Transistoren T2 und T3 auf, die zwischen zwei Sätzen 670 und 675 von parallel verbundenen Widerständen geschaltet sind. Der Eingang des CMOS-Inverters ist mit der Signalsteuervorrichtung 625 verbunden. Die Widerstandssätze 670 und 675 stimmen die Anstiegs- und Abfallzeiten ab. Es ist offensichtlich, daß die Anstiegs- und Abfallzeiten vorzugsweise so symmetrisch wie möglich sind, so daß sie eine Mittelpunktskreuzung aller Signale aufweisen und daß eine Erfassung aller Signale durch die Differenzempfänger gleichzeitig erfolgt. Das Erreichen von Symmetrie und Einstellen der Versatzrate und Ausgangsamplitude kann während der Testphase durch Schmelzsicherungen (nicht gezeigt) oder während einer Initialisierung auf der Platine durch Einstellen eines Registers (nicht gezeigt) erreicht werden.
Es ist offensichtlich, daß die Signalübergangszeiten leicht höher sein können als die Signalrate. In einigen schwer belasteten Bussen kann die Amplitude erhöht werden durch Berücksichtigen von Transmissionsverlusten, so daß noch für den Empfänger 210 leicht zu erfassende 500 mv bereitgestellt werden. Es ist darüber hinaus offensichtlich, daß verschiedene Flankensteilheiten, exponentielle Übergangszeiten und Spannungsschwankungen, basierend auf Technologie, Belastung und Empfängerakquisition und Auflösungsverzögerungen, möglich sind. Sogar Übergangszeiten leicht höher als die Signalrate sind möglich, wobei Übergangssignale 90 bis 95% ihres endgültigen Wertes erreichen, während sie im Burst-Betrieb arbeiten. Während des Testens wird der Versatz zwischen unsymmetrischen Signalen und SSVTR und /SSVTR eingestellt, wobei eine NMOS-Pull-Down-Größe und Widerstände in dem Gate vor dieser verwendet werden, wobei wohlbekannte Techniken, wie Faserschmelzsicherungen oder Einstellen des Registercodes, benutzt werden, so daß die Signalwellenform, wie in 10 gezeigt, erreicht wird. Wie in 10 gezeigt, sollten alle unsymmetrischen Signale SNx gleichzeitig sein oder weniger als 50 psec vor dem SSVTR- und /SSVTR-Übergang liegen. Dieser Versatz kann nach dem Testen so eingestellt werden, daß er in diesem Bereich liegt.
7A–7D stellen Beispiele jedes Signalempfängers 405 aus 4 dar. Es ist offensichtlich, daß die Komparatoren 410 des Empfängers 405 während jedes Takt arbeiten müssen, was kleine Akquisitions- und Auflösungs-Verzögerungen erfordert, wobei keine Annahme von Eingangsstrom und keine Injektion von Strom zurück in Signalleitungen erfolgt. Der gemeinsame Differenzverstärker erfüllt alle diese Anforderungen. Gemäß 7A verwendet der Empfänger 210 zwei Differenzverstärker 702, einen Differenzverstärker 702a zum Vergleichen des Signals SNx mit SSVTR und den anderen Differenzverstärker 702b zum Vergleichen des Signals SNx mit /SSVTR. Der Vollständigkeit halber wird ein kurzer Überblick über Differenzverstärker 702 gegeben. Der Differenzverstärker 702 ist immer eingeschaltet. Basierend auf Kanalgrößen, wird, wenn die SSVTR-Spannung höher ist als die SNx-Spannung, mehr Strom über den PMOS-Transistor T10 getrieben, wodurch die Ausgangsspannung am Knoten 707 hochgezogen wird (nahezu auf VCC oder 2,5 V). Wenn die SSVTR-Spannung geringer ist als die SNx-Spannung, wird mehr Strom über den PMOS-Transistor T11 gezogen, wodurch die Ausgangsspannung am Knoten 707 niedrig gezogen wird (nahezu auf VSS oder 0 V). Der Differenzverstärker wandelt 0,5 V (kleine Amplitude) Eingang in einen Ausgang mit großer Amplitude (0V bis 2,5V) um.
Die Ausgänge der Differenzverstärker werden von einem Inverter 704 verstärkt und invertiert, durch CMOS-Übertragungsgates 706 geleitet und am Knoten 708 verbunden. Die Übertragungsgates 706 werden selektiv betrieben in Abhängigkeit von dem verstärkten Zustand des vorherigen Signals (SN), das exklusiv-OR mit einem verstärkten Zustand von SSVTR oder /SSVTR, d.h. VT bzw. /VT, verknüpft ist. Das exklusive-OR ist so konstruiert, daß es ohne Störungen für kleine zeitliche Änderungen zwischen SN, VT und /VT, die ihre entsprechenden logischen Niveaus erreichen, stabil ist.
Verschiedene Beispiele sind gezeigt. 7A stellt immer eingeschaltete Differenzverstärker dar, wobei nur die Transmissionsgates selektiv für eine kleine Vorrichtungszahl und eine höhere Geschwindigkeit als im Beispiel 700 eingeschaltet werden. 7B stellt als Beispiel 720 einen Differenzverstärker dar, und wobei die Transmissionsgates gleichzeitig eingeschaltet oder ausgeschaltet sind. 7C stellt als Beispiel 740 Differenzverstärker dar, die für einen niedrigeren Leistungsverbrauch, ein schnelles Ausschalten der Transmissionsgates während des Übergangs des exklusiv-OR-Ausgangs und ein langsames Einschalten der Transmissionsgates, nachdem das exklusiv-OR sich beruhigt hat, durch das gleiche exklusiv-OR eingeschaltet werden. 7D stellt als Beispiel 760 P-Kanal-Differenzverstärker mit 1,2 V Abschlußspannung für Anwendungen mit niedrigem Energieverbrauch dar. Alle Differenzverstärkergates können zur Leistungsreduzierung abgeschaltet sein, wenn der Empfänger oder wenn die Vorrichtung nicht ausgewählt ist oder die Vorrichtung in einem tiefen abgeschalteten Zustand ist. Der Differenzverstärker kann durch Abschalten des Transistors T11 ausgeschaltet werden.
Durch Verwenden eines 1,2 v Abschlusses und Empfängers 405, wie in 7D gezeigt, kann der Leistungsverbrauch darüber hinaus um weitere 33% reduziert werden. Das heißt, die Spannungsamplitude beträgt von 1,2 V bis 0,7 V, was ausreichende Abstände von einer Bodenberührung und eine geringere Leistungsaufnahme für tragbare Systeme ermöglicht. Die Betriebsfrequenz kann vergleichbar sein bei einer geringeren Anzahl von Vorrichtungen auf den Bussen, was in tragbaren Vorrichtungen für kleinere Abmessungen weit verbreitet ist. Der Sender 205 kann noch ein NMOS-Pull-Down T1 oder eine parallele Verbindung von NMOS-Pull-Downs 660 sein. Der Empfängerbetrieb ist gleich, außer daß der Differenzverstärker 702 ein Spiegelbild wird, wodurch die Gatekapazität auf Signalen, die in das P-Kanal-Gate gehen, für eine vergleichbare
Leistungsfähigkeit etwa zweifach erhöht wird aufgrund der erhöhten Vorrichtungsgröße des P- Kanals. Andere Konfigurationen von Differenzverstärkern, die Differenzsignale mit kleiner Schwankung in Differenzsignale mit großer Schwankung schnell umwandeln, können alternativ statt der gezeigten Differenzverstärker verwendet werden. Ein Fachmann erkennt, daß zwei verschiedene VTTs verwendet werden können, eines für Signale gleich 1,8 v mit 500 mv Schwankung und ein anderes für oszillierende Reerenzsignale gleich 1,7 V mit 300 mv Schwankung. Alle Signale ändern ihren Zustand zu der gleichen Zeit und haben gleiche Anstiegs- und Abfallszeiten. Das gleiche Sender- und Empfängerpaar kann das mehrfach VTT-System verwalten.
Es ist offensichtlich, daß der DC-Vorspannungspunkt jedes Differenzverstärkers in dem Empfänger 405 so eingerichtet ist, daß die Ausgangsspannung des Empfängers 405 über dem halben VCC liegt, wenn sowohl kleine Amplitudenspannungen (unsymmetrisches Signal SNx und SSVTR oder /SSVTR des eingeschalteten Differenzverstärkers) nahe bei VIH liegen, und unter der Hälfte von VCC, wenn beide kleinen Amplitudenspannungen nahe bei VIL liegen. Diese DC-Vorspannung ermöglicht einen passenden Abstand und den Erhalt des Ausgangssignals SN, wenn das unsymmetrische Signal SNx nicht seinen Zustand ändert, und das SSVTR oder das /SSVTR des eingeschalteten Differenzverstärkers den Differenzverstärker schließt, bevor er abgekoppelt wird.
Da der Empfänger 405 während des Signalübergangs für ein unsymmetrisches Signal mit kleiner Amplitude arbeitet, ist das Konzept der Einstell- und Haltezeit für eine festgelegte Zeit, nachdem das Signalniveau VIH/VIL oder VREF erreicht, aus bisherigen Signalübertragungstechniken nicht mehr anwendbar. Auch gibt es kein VREF (Referenzspannung) zum Vergleich mit der Signalspannung. Durch Beseitigen der Notwendigkeit für eine Zeithaltung für Einstellen und Halten und die Zeithaltung, die benötigt wird, um die Spannungsdifferenzen zum Erfassen von VREF zu ermöglichen, wird die Betriebsfrequenz beträchtlich erhöht mit geringerer Leistungsaufnahme. Darüber hinaus sind alle Empfänger 405 selbst zeitlich festgelegt, ohne die Nogtwendigkeit eines globalen Takts, was es den Empfängern 405 ermöglicht, individuell für ein Entfernen des Übertragungsversatzes auf Platinen- oder Gehäuseniveau eingerichtet zu werden.
8A und 8B sind schematische Diagramme, die Schaltkreisdetails der Komparatoren 435 aus 4 darstellen. Jeder Komparator 435 weist einen Differenzverstärker 802 (8A) oder 852 (8B) auf, ähnlich dem Differenzverstärker 702 aus 7A, und mehrere Inverter 804 (8A) oder 854 (8B) in Serie. Die Full-Rail-Ausgangssignale der Komparatoren 802 und 852 (VT1, VT2, VT3, /VT1, /VT2&/VT3) werden an alle unsymmetrischen Empfänger-XORs 425 (4) übertragen. Die Auswahl von VT1, VT2 oder VT3 wird bestimmt basierend auf der Überprüfung, ob die Signalgeschwindigkeit im wesentlichen gleich der des Ausgangssignal SN Erzeugungspfades des Empfängers 405 ist.
9 ist ein schematisches Diagramm, welches Empfänger 405 mit individuell einstellbaren Verzögerungen darstellt, um einen Versatz während einer Übertragung zu beseitigen und durch die Komparatoren 410 kleine Amplituden in große Amplituden umzuwandeln. Um die Be triebsfrequenz oder die Spannungsschwankung für eine optimale Leistungsfähigkeit abzustim men, weist jeder Empfänger 405 ein Register 905 zum Speichern von Daten auf, um die Bereitstellung eines der drei VT1 & /VT1, VT2 & /VT2 oder VT3 & /VT3 an das XOR 425 (4) zu ermöglichen.
11 ist eine perspektivische Ansicht einer hartverdrahteten Konstruktion eines kombinierten Masters 1100 für eine bidirektionale Signalübertragung. Der Master 1100 weist Empfänger 405 und Umkehrsender 1105, die miteinander verbunden sind, auf. Insbesondere wird jedes empfangene unsymmetrische Signal, wie z.B. Signal S0, mit einem entsprechenden Empfänger 405, wie z.B. Empfänger S0, und einem entsprechenden Sender 1105, wie z.B. Sender T0, verbunden. Vorzugsweise können alle unsymmetrischen Signale SNx miteinander mit einem einzigen Paar von SSVTR- und /SSVTR-Referenzen gruppiert sein.
Jedoch erkennt ein Fachmann, daß für eine gegebene Betriebsfrequenz eine SSVTR- und /SSVTR-Last und ein Signalungleichgewicht die Anzahl von Signalen SNx reduzieren, die zusammen gruppiert werden können. Wie in 11 gezeigt, ist der Aufbau so realisiert, daß Kapazitäten, Widerstände und Induktivitäten auf SSVTR, /SSVTR und allen unsymmetrischen Signalen SNx abgeglichen sind. Auch muß, da SSVTR und /SSVTR an alle der Empfänger 405 gehen, die Gesamtlast auf SSVTR und /SSVTR minimiert werden.
Durch Verwenden von Vorrichtungen mit geringer Leistungsdissipation und enger physi kalischer Anordnung kann der Bus so kurz wie möglich gemacht werden, was wiederum kurze Ausbreitungszeiten und hohe Datenraten ermöglicht. Wie in 2B gezeigt, können die widerstandsabgeschlossenen Übertragungsleitungen mit gesteuerter Impedanz bei Signalraten von 1 GHz (1 ns-Takt) arbeiten. Die Eigenschaften der Übertragungsleitungen sind stark durch die Belastung, die durch integrierte Schaltkreise, wie z.B. DRAMs, die auf dem Bus befestigt sind, bewirkt wird, beeinflußt. Diese integrierten Schaltkreise fügen den Leitungen konzentrierte Kapazitäten hinzu, die sowohl die Impedanz der Leitungen verringern als auch die Übertragungsgeschwindigkeit herabsetzen. In der belasteten Umgebung ist es wahrscheinlich, daß die Bus-Impedanz in der Größenordnung von 25 Ohm liegt und die Ausbreitungsgeschwindigkeit bei 7,5 cm/ns. Es sollte sorgfältig vermieden werden, den Bus von zwei Vorrichtungen aus gleichzeitig zu treiben. So wird für Busse kleiner als ungefähr 12 cm eine Totzeit (beispielsweise 2 ns) benötigt, um den Bus zum Schalten von einem Treiber zu einem anderen Treiber beruhigen zu lassen. Über längere Busse kann mehr als ein Takt erforderlich sein, damit sich die Signale beruhigen, bevor ein neuer Sender das Signal treiben kann. Anders als RAMBUS reduziert die Lange des Bus nicht die Betriebsfrequenz in Burst-Betriebsart für die gleiche Vorrichtung.
12A ist eine perspektivische Ansicht eines Blockdiagramms, das ein Punkt-zu-Punkt-System 1200 darstellt, das einen bidirektionalen Master 1205, der mit Übertragungsleitungen 1215 mit einem bidirektionale Slave 1210 verbunden ist, aufweist. Die Übertragungsleitungen 1215 weisen obere Signal-SNx-Leitungen 1220, untere Signal-SNx-Leitungen 1225 und SSVTR- und /SSVTR-Leitungen 1230 auf. In 12B ist eine perspektivische Ansicht eines Blockdia gramms gezeigt, das das Punkt-zu-Pukt-System 1200 darstellt, das Abschlußwiderstände 1235 aufweist, die intern P-Kanal-Vorrichtungen mit geerdetem Gate verwenden. Dies beseitigt die Notwendigkeit für Raum, um externe Widerstände zu verbinden, und reduziert Kosten. Es ist offensichtlich, daß die Abschlußwiderstände 1235 realisiert sein können, wobei interne Widerstände statt P-Kanal-Vorrichtungen mit geerdetem Gate verwendet werden. Abschließen beider Enden mit der passenden charakteristischen Impedanz ist für bidirektionale Signale auf einem Bus bevorzugt. Da Intra-Chip-Blöcke physikalisch nahe beieinander liegen, sind Impedanzanpassungswiderstände überflüssig. Kleine Pull-Up-Vorrichtungen sind ausreichend. Ähnlich können, wenn Inter-Chip-Verbindungen physikalisch nahe beieinander liegen, Impedanzanpassungswiderstände durch kleine Pull-Up-Vorrichtungen ersetzt werden, um Kosten und Verbrauch zu reduzieren und um die gleiche Flankensteilheit zu erhalten.
Es ist offensichtlich, daß für Vorrichtungen wie z.B. SLDRAM, DDR SDRAM oder DDR SRAMs, in denen Signale gleichzeitig übertragen und empfangen werden, verschiedene Busse benötigt werden. 13A ist ein Blockdiagramm in einer perspektivischen Ansicht, das ein kombiniertes unidirektionales und bidirektionales System 1300 für SLDRAM auf einem einzigen integrierten Schaltkreis darstellt. System 1300 weist einen Master 1305 (z.B. einen Speicher-Controller) auf, der über Übertragungsleitungen 1315 mit Slaves 1310 (z.B. SLDRAMs) verbunden ist. Der Master 1305 überträgt Adreß- und Steuersignale über Adreß- und Steuerleitungen 1320 und 1325, überträgt /empfängt Datensignale über Datenleitungen 1330 und 1335, überträgt auf SSVTR- und /SSVTR-Leitungen 1340 einen ersten Satz von SSVTR- und /SSVTR-Referenzen (d.h. SSVTRO und /SSVTRO) zum Untersuchen der Adreß- und Steuersignale und überträgt einen zweiten Satz von SSVTR- und /SSVTR-Referenzen (d.h. SSVTR1 und /SSVTR1) an die Slaves 1310. Der Adreß- und Steuerteil des Systems 1300 verwaltet undirektionale Signale, die nur von den Slaves 1310 benötigt werden. Der Datenteil des Systems 1300 ist bidirektional basierend darauf, ob das Steuersignal eine READ- oder eine WRITE-Operation spezifiziert hat.
Für ein SLDRAM wird das 40-Bit-Kommando und die Adresse in einem Paket von vier 10-Bit-Worten gesendet. SSVTRO und /SSVTR0, die als der differentielle Systemtakt bezeichnet werden können, arbeitet bei 500 MHz. Ein Phase-Locked Loop (nicht gezeigt) wird verwendet, um die Taktfrequenz und Zeithaltung für verschiedene interne Zwecke und zum Treiben des Datenausgangs mit SSVTR1 und /SSVTR1 an beiden Kanten für eine Datenrate von 1 GHz zu koppeln. Alle Hochfrequenzsignale sind an beiden Enden des Bus mit ihrer charakteristischen Impedanz abgeschlossen. Der Abschluß an dem Speichercontrollerende kann externe Widerstände, interne Widerstände oder interne P-Kanal-Vorrichtungen mit geerdetem Gate umfassen, da dieser Speichercontroller im allgemeinen der Master ist und festgelegt ist. Da die Anzahl von Komponenten (SLDRAMs) 1310 (die wie Slaves arbeiten) variabel ist, sind die Komponenten 1310 vorzugsweise durch externe Widerstände an dem Ende der Übertragungsleitungen abgeschlossen. Der 18-Bit bidirektionale Datenbus 1330 und 1335 arbeitet bei der gleichen Frequenz wie der Systemtakt zur Synchronisation und sendet Daten in acht 18-Bit-Worten in vier Taktzyklen (8 ns) oder 2,25 Gigabyte/Sek. von einem einzigen SLDRAM. Es wird sichergestellt, daß die Last auf SSVTR0 und /SSVTR0 ausgeglichen ist durch Hinzufügen von Dummy-Gates und Leitungen, so daß sie vergleichbar mit SSVTR1 und /SSVTR1 aussehen. Dieser Lastausgleich macht die Flankensteilheit aufgrund von Belastung gleich und ermöglicht gleiche Differenzen für alle Signale.
Wenn eine höhere Bandbreite benötigt wird, kann ein System 1350 vier Busse, wie in 14B gezeigt, verwenden. Zwei getrennte Kanäle von SLDRAMs 1310 werden mit einem einzigen Speichercontroller 1305 verwendet. Diese Anordnung ermöglicht eine 4,5 Gigabyte/Sek. Spitzendatenbandbreite. Obwohl das System 1350 keine synchronen Takte für den Sender 1305 oder den Empfänger 1310 benötigt, kann das System 1350 synchrone Takte verwenden, um Daten zu einer bestimmten Zeit mit einer bestimmten Frequenz zu übertragen für eine Vereinfachung der Überprüfung und zur Verwendbarkeit mit existierenden Protokollen von synchronen DRAMs und SRAMs. Es kann erwünscht sein, einen On-Chip-Multiplizierer mit langsamem Takt oder einen internen Ringoszillator zu verwenden, um Daten bei hoher Frequenz ohne einen Hochgeschwindigkeitstakt zur Synchronisation zu übertragen, so daß Rauschen und Systemleistung reduziert werden. Es ist offensichtlich, daß ein Fachmann auf den Lehren dieser Erfindung aufbauen kann, um verschiedene Größen, synchrone oder asynchrone Hochbandbreitensysteme zu erzielen.
Fünf Konzepte, die den Eingangs- und Ausgangsschalkreis 210 aus 4 weiter erklären, sind nachfolgend gegeben.
Das erste Konzept betrifft das Vorhandensein von komplementären Referenzen. Wie in der 14A gezeigt, verwenden Systeme aus dem Stand der Technik eine feste Referenzspannung "VREF", deren Wert um den Mittelpunkt des logischen Hochspannungsniveaus (VOH) und des logischen Niedrigspannungsniveaus (VOL) liegt. Der VREF-Generator (nicht gezeigt) hat typischerweise irgendeinen DC-Versatz gegenüber der Variation der Spannungsversorgung, die für seine Erzeugung verwendet wird, wobei diese Variation als "VREFH" und "VREFL" dargestellt ist. Es weist ebenfalls ein AC-Rauschen aufgrund instantaner Änderungen in der Spannungsversorgungsspannung, ground bounce, kapazitiver Kopplung und induktiver Kopplung und induktiver Kopplung mit benachbarten Signalen, auf. Die Differenzamplitude des Komparators, die in dem Empfänger aus dem Stand der Technik verwendet wird, ist durch die Pfeile dargestellt. Es ist offensichtlich, daß im schlimmsten Fall das Differenzsignal aus dem Stand der Technik in der Größenordnung von 1/3 bis % der Gesamtspannungsamplitude des Signals beträgt.
Wie in 14B gezeigt, verwenden Systeme und Verfahren der Erfindung komplementäre Referenzen SSVTR und /SSVTR, die gleiche Spannungsamplitude wie irgendein Signal (z.B. Daten oder Steuerung) aufweisen. Diese Spannungsamplitude kann 500 mv einer logischen Hochspannung (VOH) von 1,8 v und einem logischen Niedrigniveau (VOL) von 1,3 v betragen. Es ist offensichtlich, daß der Mittelwert der komplementären Referenzspannungen zu jedem Zeit punkt während des Betriebs dieses Signalübertragungssystems um den Mittelpunkt von VOH und VOL herum liegt. Die Signale und die komplementären Referenzen haben die gleichen Übergangszeiten und Spannungsamplituden und werden zu der gleichen Zeit von der gleichen quelle (die gleiche Vorrichtung für Inter-Chip oder der gleiche allgemeine Ort für Intra-Chip) eingeleitet, so daß sie an den Empfänger gesendet werden. Mit anderen Worten, sehen die komplementären Referenzen wie irgendein anderes Signal aus. Jedoch schalten die komplementären Referenzen jedesmal um, wenn andere Signale übertragen werden müssen. Da die komplementären Referenzen die Spannungsversorgung und Masse zur gleichen Zeit verwenden, ist alles Rauschen im gemeinsamen Modus. Daher sind die VREF-Änderungen (VREFH und VREFL) der Signalamplitude, die im Stand der Technik benötigt werden, in den Systemen und Verfahren gemäß der vorliegenden Erfindung notwendig. Aufgrund der binären Natur digitaler Signalübertragung hat eine komplementäre Referenz immer entgegengesetzte Polarität zu dem Signal am Beginn des Referenzübergangs und an dem Ende des Referenzübergangs. Daher hat eine der vorhandenen Referenzen eine Gesamtamplitude von ungefähr 500 mv zu irgendeinem Zeitpunkt, wodurch es dem Komparator ermöglicht wird, die Signalspannung leichter zu erfassen als im System aus dem Stand der Technik, welches nun 1/3 bis ¼ der Gesamtsignalamplitude aufweist. Die Signal- und Referenzübergangszeit kann die Hälfte der Übergangszeit betragen, die vom Stand der Technik benötigt wird, um das gleiche Differenzsignal während einer Signaländerung zu erreichen. Dem Fachmann ist es offensichtlich, daß für eine optimale Leistungsfähigkeit VOH und VOL irgendwo zwischen ein paar Hundert Millivolt unterhalb der Spannungsversorgung und ein paar Hundert Millivolt über der Masse angeordnet sein sollten, mit einer Differenz zwischen diesen von 500 Millivolt. Die Differenz kann weiter auf 200 mv bis 300 mv reduziert werden, Fehlanpassungen der Vorrichtung können reduziert werden und Signale können wenige oder keine Reflexionen, insbesondere in der Intra-Chip-Kommunikation, aufweisen.
Das zweite Konzept beruht darauf, daß zwei Komparatoren für jedes eingehende Signal vorhanden sind. Wieder gemäß 4 hat jeder Empfänger 210 zwei Komparatoren, da das Signal mit beiden der komplementären Referenzen verglichen wird. Einer vergleicht Signal SNx mit SSVTR, und der andere vergleicht Signal SNx mit /SSVTR. An dem Beginn einer Impulsübertragung ist der Komparator mit einem vollständigen Differenzsignal an seinem Eingang mit dem Ausgang des Empfängers 210 verbunden, und der andere Komparator, der kein Differenzsignal aufweist, ist von dem Ausgang des Empfängers 210 abgekoppelt. Dies erfolgt durch Initialisierung. Wenn das Signal SNx und die verbundene Referenz übergehen, dann erfaßt der Komparator schnell das Signal als ein Differenzverstärker, verstärkt das Signal schnell und treibt den Ausgang in den entgegengesetzten Zustand. Wenn das Signal SNx nicht übergeht (d.h. nun die Referenzen gehen über), dann wird der Differenzeingang an dem Komparator, der zu Beginn des Referenzübergangs verbunden ist, über die Übergangszeit stetig reduziert, letztendlich, bis kein Differenzeingang mehr bereitgestellt wird. Der Differenzeingang an dem Komparator, der zu Beginn des Referenzübergangs entkoppelt ist, nimmt über die Übergangszeit stetig zu, bis letztend lich ein volles Differenzsignal bereitgestellt wird. Der ursprünglich verbundene Komparator ohne Differenzsignal an dem Ende des Übergangs wird entkoppelt, und der ursprünglich entkoppelte Komparator mit dem vollen Differenzsignal an dem Ende des Übergangs wird verbunden. Die vorliegende Erfindung verwendet zwei Komparatoren, um ein Signal zu erfassen. Darüber hinaus stellt die binäre Natur digitaler Signale eine vollständige Signalamplitude an einem der Komparatoren zum Beginn jedes möglichen zulässigen Übergangs sicher.
Das dritte Konzept betrifft eine Initialisierung. Da nur ein Komparator gleichzeitig mit dem Empfängerausgang verbunden ist, ist es für einen richtigen Betrieb wichtig, daß der Komparator mit dem vollen Differenzeingangssignal mit dem Empfänger 210-Ausgang zu dem Beginn eines Burst verbunden ist. Daher werden alle Signale S0x bis SNx auf das logisch hohe Niveau VOH initialisiert. Durch Abschalten aller Treiber, Initialisieren des SSVTR auf VOL, Initialisieren des /SSVTR auf VOH und Verbinden der Signale mit Abschlußwiderständen oder P-Kanal-Pull-Ups, deren Gates eingeschaltet sind und deren Quelle mit VTT (VTT beträgt 1,8 v) verbunden ist, wird der Leistungsverbrauch reduziert. Die Ausgänge des Empfängers 210 für S0 bis SN erden hoch auf VCC vorgeladen, wobei eine P-Kanal-Vorrichtung 1615 aus 16 verwendet wird, um sicherzustellen, daß die Steuerlogik (im folgenden erklärt) den Komparator mit einem vollen Differenzsignal mit dem Ausgang des Empfängers 210 verbindet.
Das vierte Konzept betrifft eine Signaländerungsdiskriminierung. Wie dem Fachmann bekannt ist, ist es die Eigenschaft eines Differenzverstärkers, eine kleine Spannungsdifferenz auf eine große Spannungsdifferenz zu verstärken. Die Spannungsverstärkung beträgt typischerweise 3 bis 5 mal, abhängig von der Vorrichtungsgröße und Anpassung des Transistors. Der hinter dem Differenzverstärker angeordnete Inverter liefert eine zusätzliche Verstärkung, um fast die gesamte Schwankung in Abhängigkeit von der Vorrichtungsgrößenauswahl zu erreichen. Die Geschwindigkeit des Differenzverstärkers und des Inverters, um die volle Schwankung zu erreichen, hängt von seinem am Eingang verfügbaren Differenzsignal ab. Wie in 15A gezeigt, kann ein Differenzverstärker (und ein Inverter) 1501 einen Übergang sowohl in SNx und SSVTR 1500 sehr schnell verstärken. Jedoch reduziert sich, wenn SNx nicht übergeht, das Signal an dem Differenzverstärker nur auf Rauschen, und die Geschwindigkeit ist viel geringer (basierend auf Fehlanpassung und Rauschen). Das übergehende Signal SN' (der Ausgang des Differenzverstärkers und Inverters) ist als gepunktete Linie 1503 gezeigt. Der Bereich 1502 links der Linie 1505, die den Ort definiert, an dem sie das XOR-Gate schneidet, ist mit "Änderung" bezeichnet. Der Bereich rechts der Linie 1505 ist mit "Keine Änderung" bezeichnet. Wie oben dargelegt, reduziert, wenn das Signal nicht übergeht, der Verstärker 1501 sich ausschließlich auf Rauschen, was als ein unbestimmter Bereich 1506 bezeichnet ist. Die Zeit, bevor der Verstärker den unbestimmten Bereich 1506 erreicht, ist als zeitlicher Lückenbereich 1504 bezeichnet. Diese Erfindung zieht dadurch Vorteil aus der zeitlichen Lücke, daß es der Steuerungslogik, die unten beschrieben wird, ermöglicht wird, das sich ändernde Signal an den Empfängerausgang durchzulassen und zu verhindern, daß das unbestimmte Signal durchgelassen wird. Durch Wählen der richtigen Vor richtungsgrößen und Übergangszeiten kann die zeitliche Lücke ausreichend gemacht werden, so daß die Steuerlogik so arbeitet, daß eine "Signaländerung" durchgelassen wird, aber die "Keine Signaländerung" und das resultierende unbestimmte Spannungssignal nicht durchgelassen werden. Es ist offensichtlich, daß irgendein unbestimmtes Spannungsniveau so lange durchgelassen wird, wie es geringer ist als der logische Schwellenwert des XOR-Gatters, das ihm folgt, und der andere Komparator kann das Spannungsniveau schnell wiederherstellen. Es ist darüber hinaus offensichtlich, daß die zeitliche Lücke von einer Signalschwankung, der Referenzsignalübergangszeit, einer Prozeßfehlanpassung und Signalreflexion etc., abhängig ist.
Das fünfte Konzept betrifft eine Steuerungslogik. Gemäß 15B verbindet der Steuerungslogikschaltkreis 1550 den passenden Komparator 1555 mit dem Empfängerausgang 1560 und beruht auf dem Takt, der von dem Differenzverstärker unter Verwendung von SSVTR, /SSVTR und dem derzeitigen Ausgang des Empfängers 1553, erzeugt wird. Die Steuerungslogik 1550 verwendet SSVTR, /SSVTR und das derzeitige Ausgangssignal des Empfängers 1553. Gemäß 4 verbindet das Initialisieren von Eingangssignalen S0x bis SNx auf VOH, von Referenz/SSVTR auf VOH, von Referenz SSVTR auf VOL und Empfängerausgangssignalen S0 bis SN auf VCC die passenden Komparatoren 410 mit dem Empfängerausgang 420 vor dem Beginn des Burst. Für ein übergehendes Signal ändert sich die Steuerungslogik 1550 nicht, da die XORs 1565 der Steuerungslogik die passende verstärkte Referenz und den Signalempfängerausgang auswählen. Da sowohl die verstärkte SSVTR-Referenz und SNx übergehen und die Verzögerungspfade für die verstärkte SSVTR-Referenz und für SNx zu dem XOR 1565 identisch sind, schaltet das XOR 1565 nicht. Alternativ ist nun, wenn das eingehende Signal nicht übergeht, der vorhergehende Komparator 1555, der verbunden war, entkoppelt, und der andere Komparator 1555, der nicht verbunden war, ist nun verbunden. Der Signalempfängerausgang ändert sich nicht und wird aktiv von dem verbundenen Komparator 155 getrieben, so daß das Ausgangsniveau falls benötigt wiederhergestellt wird. Die Steuerungslogik 1550 ist so konstruiert, daß sie während der zeitlichen Lücke 1504 zwischen einer Signaländerung 1502 und keiner Signaländerung 1506 wie oben erklärt auftritt.
Die Steuerungslogik ist realisiert, wobei ein individuelles Exklusiv-OR für jeden Komparator für eine höhere Geschwindigkeit, eine bessere Einstellung der Schnittzeit und zum Verbessern der Differenzen oder eine Kompensation für Versatz und Fehlanpassung, verwendet wird. Es ist auch möglich, alle Komparatoren von ihren Empfängerausgängen entkoppelt zu haben, wobei eine SSVTR- und /SSVTR-Zeithaltung verwendet wird, und ein Steuersignal für alle Signalempfänger eines Buskanals, das zu der Schnittzeit während der zeitlichen Lücke auftritt, um die Anzahl von Vorrichtungen in den Empfängern zu reduzieren. Dies würde die Betriebsbandbreite reduzieren, da der richtige Komparator mit dem Empfängerausgang vor dem Beginn des nächsten Übergangs mit dem Empfängerausgang verbunden sein muß.
Wenn alle diese Elemente zusammen kombiniert sind, arbeitet das gesamte Signalübertragungssystem mit allen Signalen S0x bis SNx & /SSVTR beginnend bei VOH, wobei der ge samte Signalempfängerausgang auf VCC vorgeladen ist und das SSVTR bei VOL beginnt. Bevor der Signal-Burst mit einem Übergang der komplementären Referenzsignale eingeleitet wird, werden alle Komparatoren mit Differenzsignalen auf ihnen (SNx & SSVTR) mit den Empfängerausgängen verbunden. Damit Signale übergehen, ermöglicht es die Steuerlogik den Signalen, den Ausgang zu der entgegengesetzten Spannungsschiene zu treiben. Damit Signale nicht übergehen, entkoppelt die Steuerungslogik die Signale von dem derzeitigen Komparator mit dem anderen Komparator, um den Empfängerausgang zu halten und/oder wiederherzustellen. Der nächste Übergang wird eingeleitet, um mit dem Überlappen der Übergänge mit der Steuerungslogik fortzufahren, bis die Steuerungslogikverzögerung die Bandbreite begrenzt oder das zeitliche Intervall den nächsten Übergang ermöglicht.
Wie in 16 gezeigt, weist der unsymmetrische Signalempfänger Differenzverstärker auf, die durch ein Ausschalt- oder Empfängereinschaltsignal zum Ausschalten der Stromversorgung des Empfängers, wenn er nicht verwendet wird, gegatet sind. Im Vergleich zu 7A wurden die Inverter durch NAND-Gatter 1610 ersetzt, die mit dem Ausschalt- oder Empfängereinschaltsignal verbunden sind. Darüber hinaus wurde ein Pull-Up-Transistor 16515 mit Knoten 708 an seiner Drain verbunden, mit VCC an seiner Quelle und mit dem Ausschalt- oder Empfängereinschaltsignal an seinem Gate, um SN auf VCC vorzuladen. Das NAND-Gatter 1615 hinter den Differenzverstärkern erreicht auch die richtige Polarität auf SN, um den Burst-Zyklus einzuleiten. Die gewünschte Anfangsbedingung ist, SNx hoch einzustellen, wobei SNx hochgezogen wird durch den Abschlußwiderstand oder die Pull-Up-Vorrichtung auf der Signalleitung, und SSVTR niedrig und /SSVTR hoch. Der Rest des Empfängerbetriebs wurde bereits beschrieben. Die P-Kanal-Vorrichtung an dem gemeinsamen Knoten des Übertragungsgateausgangs muß den Knoten 708 schnell hoch vorladen, falls erforderlich während des Einschaltens, oder wenn die Exklusiv-OR-Ausgänge nicht stabile Niveaus erreicht haben.
Durch Verwenden von Vorrichtungen mit sehr niedriger Leistungsdissipation und dichter physikalischer Anordnung kann der Bus so kurz wie möglich gemacht werden, was wiederum kurze Ausbreitungszeiten und hohe Datenraten ermöglicht. Die abgeschlossenen Übertragungsleitungen mit gesteuerter Impedanz wie in 12 gezeigt, können bei Signalraten von 1 GHz (1 ns) oder höher arbeiten. Die Eigenschaften der Übertragungsleitungen sind stark beeinflußt durch Belastungen, die durch die integrierten Schaltkreise, wie z.B. RAMs, die auf dem Bus befestigt sind, hervorgerufen werden. Diese integrierten Schaltkreise fügen den Leitungen eine konzentrierte Kapazität hinzu, die die Impedanz der Leitungen reduziert und die Übertragungsgeschwindigkeit herabsetzt. In der belasteten Umgebung ist es wahrscheinlich, daß die Busimpedanz in der Größenordnung von 25 Ohm liegt und die Ausbreitungsgeschwindigkeit in der Größenordnung von 7,5 cm/ns. In einer Anwendung, die eine schnelle Busumkehr vom Lesen zum Schreiben oder umgekehrt erfordert, ist, wie in 17 gezeigt, die Signalübergangszeit so gewählt, daß sie ungefähr 25 bis 30% der Signalrate (die Hälfte der Taktzeit) beträgt. Eine Verstärkung wird in den nächsten 25 bis 30% der Signalrate eingeleitet. Der Treiber wird ausgeschaltet, um die Signale in ungefähr den nächsten 25 bis 30% der Signalrate zu beruhigen. Es ist offensichtlich, daß der nächste Takt, in dem das Signal oder die Datenrichtung umgedreht wird, ausgeführt werden kann ohne Verlust an Bus-Effizienz, wenn die Vorrichtungen nahe beieinander sind, und die Bus-Beruhigungszeit weniger als die Hälfte der Signalrate beträgt.
18 zeigt eine Punkt-zu-Punkt-Perspektive. Durch Verwenden eines internen Abschlußwiderstandes, der P-Kanal-Vorrichtungen mit geerdetem Gate verwendet, können Hochleistungs-Punkt-zu-Punkt-Systeme, wie in 13B gezeigt, gebaut werden. Internes Verwenden von Abschlußwiderständen beseitigt die Notwendigkeit für Raum, um die externen Widerstände zu verbinden, und reduziert die Kosten. Es ist auch möglich, das Gate von P-Kanal-Vorrichtungen auf der Senderseite zu schalten, so daß der zum Entladen der Signalleitungen auf die gewünschte Spannung erforderliche Strom reduziert wird. Sowohl die CPU als auch der Speichercontroller haben P-Kanal-Abschlußvorrichtungen, deren Größe gleich der charakteristischen Impedanz der Leitung gewählt sein kann, wenn ihre Gates auf Massepotential sind. Die Gates der P-Kanal-Vorrichtungen verwenden ein Signal, das ein Komplement des Empfängereinschaltsignals ist, um das Empfängerende und das sendende Ende auszuschalten. Dieses Schalten kann erfolgen, während der Empfänger hoch voreingestellt ist, und bevor der Burst auf den Signalleitungen eingeleitet wird. Interne Widerstände können ebenfalls anstelle von P-Kanal-Vorrichtungen mit geerdetem Gate verwendet werden. Durch Verwenden mehrerer Busse kann, wie in dem nächsten Abschnitt beschrieben, eine Busbreite von der CPU zu dem Speichercontroller von 64 (72) auf 32 (36) reduziert werden, oder die Bandbreite kann beträchtlich erhöht werden. Die Rückseiten-Cacheverbindung von CPUs kann ebenfalls beschleunigt werden, die Anzahl der Anschlüsse auf der CPU kann reduziert werden, und die PBSRAMs können von X36 auf X18 geändert werden, wodurch die Chipgröße und die Kosten reduziert werden.
19 zeigt ein System 1900 mit mehreren Bussen für Vorrichtungen, wie z.B. SLDRAM, DDR SDRAM oder DDR SRAMs, wobei Signale gleichzeitig empfangen werden. Der Systemtaktbus 1920 beginnt bei einer Taktquelle 1915 an dem dem Speichercontroller 1905 gegenüberliegenden Ende, er ist mit allen Vorrichtungen 1910 verbunden, deren Datenausgänge mit dem Bus 1920 verbunden sind, und endet an dem Speichercontroller 1905. Die Last auf dem Taktsignal ist an die Last auf dem Datenausgang und den SSVTR1- und /SSVTR1-Referenzen angepaßt. Es ist offensichtlich, daß der Takt differentiell (vorzugsweise) oder unsymmetrisch sein kann, in Abhängigkeit von der Taktfrequenz und den Systemanforderungen. Die Taktspannungsamplitude kann gleich den SSVTR und /SSVTR sein, so daß sie einen gleichen Empfänger hat. Um die gleiche Verzögerung aufzuweisen, ist die Trassenlänge des Taktbus 1920 an die Trassenlänge der SSVTR1- und /SSVTR1-Referenzen angepaßt. Die Taktquelle 1915 führt SSVTR1, /SSVTR1 ein und die Daten von DDRDRAM's bei verschiedenen Zeiten, in Abhängigkeit von ihrem Ort auf dem Bus 1920, so daß die Daten, SSVTR1 und /SSVTR1 ungefähr zu der gleichen Zeit an dem Controller 1905 eintreffen, unabhängig davon, welcher DDRDRAM die Daten treibt. Jeder DDRDRAM könnte optional einen DLL (delay lock loop) verwenden, um die Verzögerung zwischen Takt 1915 und Daten, falls für eine Synchronisation an dem Controller 1905 benötigt, zu reduzieren. Um einen zusätzlichen Anschluß in dem getakteten System, in dem die Datenübertragung vorhersehbar ist, einzusparen, kann ein DLL verwendet werden, um /SSVTR1, das die gleiche Zeithaltung und Spannungseigenschaft, jedoch mit entgegengesetzter Polarität, aufweist, an dem Empfängerende zu erzeugen. Das DLL würde den Takt in allen Komponenten (einschließlich dem Controller 1905 und den DDRDRAMs 1910) reproduzieren. Der Controller beachtete den Zyklus, indem die Ankunft der Daten und der SSVTR1-Referenz vorhergesagt ist. Nachdem ein Schreibzyklus durch Adreß- und Kommando-Signal eingeleitet ist, wüßte das DDRDRAM den Takt, in dem die Eingangsdaten ankommen werden. Das DLL gatet das /SSVTR1-Signal nur, wenn das Signal von der bestimmten Komponente benötigt wird. Die Adreß- und Kommandoleitungen können mit SSVTR0 und /SSVTR0 gruppiert werden. Der Adreß- und Steuerbus überträgt undirektional Eingangssignale von dem Speichercontroller 1905 zu den DDRDRAMs 1910. Das 10-Bit-Kommando und die 10-Bit-Adresse werden als ein 2-Bit-Kommando und eine 8-Bit-Adresse hineingesendet. Das 2-Bit-Kommando erfolgt durch Verwenden von /CE und /RAS auf einem Signal an den zwei Flanken von SSVTR0 und /SSVTR0 und dem anderen Signal für /CAS und /WE. Die 8-Bit-Adresse an zwei Flanken ergibt bis zu 16 Bit an Zeilenadressen, die mit /CE und /RAS auftreten, oder bis zu 16 Bit von Spalten- und Blockadressen, die mit /CE und /CAS für einen Lesezyklus auftreten. Der Schreibzyklus erfolgt mit 16 Bit an Spalten- und Blockadressen mit /CE, /CAS und /WE. SSVTR0 und /SSVTR0 können Ableitungen des Systemtaks (differentiell) sein und arbeiten bei der gleichen oder einer Vielfachen der Frequenz des Systemtakts. Wie zuvor erklärt, kann ein DLL verwendet werden, um die Taktfrequenz in dem Speichercontroller 1905 für verschiedene interne Zwecke zu koppeln, um die Kommando- und Adreß-Signale während Leseanfragen zu treiben und um den Dateneingang, SSVTR1 und /SSVTR1 für Schreibanfragen zu treiben.
Die Verwendung verschiedener Referenzen für Dateneingang (SSVTR1 und /SSVTR1) und für Adressen und Steuerung (SSVTR0 und /SSVTR0) unterscheidet die vorliegende Erfindung weiter von einer RAMBUS-Signalübertragung. In RAMBUS werden alle Signale, die in das RDRAM kommen, erfaßt, basierend auf einem einzigen Takt, wohingegen in der vorliegenden Erfindung die Steuersignale und die Adreßsignale auf einem anderen Kanal liegen als die Datensignale. Dies ermöglicht das Betreiben des Steuer- und Adreßkanals bei einer anderen Frequenz als dem Datenkanal. Alle unidirektionalen Hochfrequenzsignale (Adreß- und Steuersignale) enden mit ihrer charakteristischen Impedanz an dem Ende des Bus weit weg von dem Controller 1905. Da der Controller 1905 typischerweise der Master ist und typischerweise fest ist, enden alle bidirektionalen Signale (Datensignale) an dem Controllerende mit einem externen oder internen Widerstand oder mit einer internen P-Kanal-Vorrichtung mit geerdetem Gate. Es ist offensichtlich, daß, um die Leistung zu reduzieren, die abschließende P-Kanal-Vorrichtung während dem Datenschreibzyklus ausgeschaltet werden kann. Der Abschluß an der Controllerseite ist optional und kann ein hoher Widerstand mit ungefähr der zehnfachen charakteristischen Impedanz sein.
Da die Anzahl von Speicherkomponenten, d.h. Slaves, variabel ist, sind die Speicherkomponenten vorzugsweise mit einem externen Widerstand an dem Ende der Übertragungsleitung abgeschlossen. Der bidirektionale 18-Bit-Datenbus arbeitet vorzugsweise bei der gleichen Frequenz wie der Systemtakt zur Synchronisation und sendet vorzugsweise Daten von einem einzigen DDRDRAM in vier 18-Bit-Worten in zwei Taktzyklen (4 ns) oder 2,25 Gigabytes/Sek. Es ist sichergestellt, daß die Last auf SSVTR0 und /SSVTR0 ausgeglichen ist durch Hinzufügen von Dummy-Gates und -Leitung, so daß sie mit SSVTR1 und /SSVTR1 vergleichbar sind. Dieser Lastabgleich macht die Flankensteilheiten gleich und ermöglicht gleiche Differenzen für alle Signale. Wenn eine höhere Bandbreite benötigt wird, können, wie in 20 gezeigt, drei Busse verwendet werden. Zwei getrennte Kanäle von DDRDRAMs werden mit einem einzigen Speichercontroller verwendet. Diese Anordnung ermöglicht eine 4,5 Gigabyte/Sek. Spitzendatenbandbreite. Die Adreß- und Kommandosignale können zwischen den zwei Kanälen auf dem SSVTR0 und dem /SSVTR0 aufgeteilt werden. Der Takt und die Daten werden aufgeteilt, so daß sie einen 36-Bit-Datenbus haben, der SSVTR1, /SSVTR1, SSVTR2 & /SSVTR2 verwendet. Dies spart Anschlüsse, verglichen mit Zweikanal-RDRAMs aus dem Stand der Technik.
Obwohl die Erfindung keinen synchronen Takt für den Sender oder den Empfänger benötigt, kann sie einen synchronen Takt verwenden, um Daten zu einer bestimmten Zeit und mit einer bestimmten Frequenz zur Erleichterung der Überprüfung und so wie es für existierende Protokolle synchroner DRAMs und SRAMs hilfreich ist, zu übertragen. Es kann erwünscht sein, einen On-Chip-Multiplizierer mit langsamem Takt oder einen internen Ringoszillator zu verwenden, um Daten bei hoher Frequenz zu übertragen, ohne einen Hochgeschwindigkeitstakt zur Synchronisation, so daß Rauschen und Systemleistung reduziert werden. Ein Fachmann kann verschiedene Größen, synchrone oder asynchrone Hochbandbreitensysteme gemäß den hierin enthaltenen Lehren bauen.
Die vorangegangene Beschreibung der bevorzugten Ausführungsformen der vorliegenden Erfindung erfolgt nur in Form eines Beispiels, und andere Variationen und Änderungen der oben beschriebenen Ausführungsformen und Verfahren sind im Licht der vorstehenden Lehre möglich. Zum Beispiel ist es für einen Fachmann offensichtlich, daß, obwohl das System und das Verfahren so beschrieben wurden, daß sie SSVTR und /SSVTR von einem Master 205 zu einem Empfänger 405 übertragen, eine Referenz gesendet werden kann und das Komplement auf der Seite des Empfängers 405 erzeugt werden kann. Diese Technik kann alternativ mit anderen Technologien, wie z.B. bipolar oder Galliumarsenid, welche gleiche Schaltvorrichtungen und Gates aufweisen, verwendet werden. Komponenten dieser Erfindung können realisiert sein, wobei ein programmierter Allzweckdigitalcomputer verwendet wird, der anwendungsspezifische integrierte Schaltkreise verwendet, oder der ein Netzwerk miteinander verbundener herkömmlicher Komponenten und Schaltkreise verwendet. Die hierin beschriebenen Ausführungsformen sind nicht als erschöpfend oder beschränkend gedacht. Die vorliegende Erfindung ist nur durch die folgenden Ansprüche beschränkt.

Claims

Verfahren mit: Verwenden einer Master-Einrichtung (205, 1100, 1205, 1305), um ein Steuersignal über einen Steuerbus an eine erste Slave-Einrichtung (210, 1210, 1310) zu übertragen, Übertragen einer ersten oszillierenden Referenz zum Erfassen von Übergängen in dem Steuersignal über einen ersten Referenzbus an die erste Slave-Einrichtung, Verwenden der Master-Einrichtung, um ein erstes Datensignal, das dem Steuersignal zugeordnet ist, über einen ersten Datenbus (1330, 1335) an die erste Slave-Einrichtung zu übertragen und Übertragen einer zweiten oszillierenden Referenz zum Erfassen von Übergängen in dem ersten Datensignal über einen zweiten Referenzbus an die erste Slave-Einrichtung.
Verfahren nach Anspruch 1, darüber hinaus mit Anlegen einer ersten Last an den Steuerbus und Anlegen einer zweiten Last an den ersten Datenbus.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die erste Last gleich der zweiten Last ist.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die erste Last von der zweiten Last verschieden ist.
Verfahren nach Anspruch 1, darüber hinaus mit Verwenden der Master-Einrichtung, um ein zweites Datensignal, das dem Steuersignal zugeordnet ist, über einen zweiten Datenbus an die erste Slave-Einrichtung zu übertragen.
Verfahren nach Anspruch 1, darüber hinaus mit Abschließen des Steuerbus, des ersten Referenzbus, des ersten Datenbus und des zweiten Referenzbus mit einem Abschlußwiderstand intern an einem Ende und extern an dem anderen Ende.
Verfahren nach Anspruch 1, darüber hinaus mit: Bereitstellen einer zweiten Slave-Einrichtung zwischen der Master-Einrichtung und der ersten Slave-Einrichtung, Bereitstellen eines Taktbus, der von der ersten Slave-Einrichtung zu der zweiten Slave-Einrichtung und wiederum zu der Master-Einrichtung verbunden ist und Erzeugen eines Taktsignals auf dem Taktbus, um einen im wesentlichen gleichzeitigen Empfang von Signalen an der Master-Einrichtung von den ersten und zweiten Slave-Einrichtungen zu ermöglichen.
Verfahren mit: Empfangen eines Steuersignals über einen Steuerbus von einer Master-Einrichtung (205, 1100, 1205, 1305), Empfangen einer ersten oszillierenden Referenz zum Erfassen von Übergängen in dem Steuersignal über einen ersten Referenzbus, Empfangen eines ersten Datensignals, das dem Steuersignal zugeordnet ist, über einen ersten Datenbus (1330, 1335) von der Master-Einrichtung und Empfangen einer zweiten oszillierenden Referenz zum Erfassen von Übergängen in dem ersten Datensignal über einen zweiten Referenzbus.
Verfahren mit: Verwenden einer Master-Einrichtung (205, 1100, 1205, 1305), um ein Steuersignal über einen Steuerbus an eine erste Slave-Einrichtung (210, 1210, 1310) zu übertragen, Übertragen einer ersten oszillierenden Referenz zum Erfassen von Übergängen in dem Steuersignal über einen ersten Referenzbus an die erste Slave-Einrichtung, Verwenden der Master-Einrichtung, um ein erstes Datensignal, das auf das Steuersignal reagiert, über einen ersten Datenbus (1330, 1335) von der ersten Slave-Einrichtung zu empfangen und Verwenden der Master-Einrichtung, um eine zweite oszillierende Referenz zum Erfassen von Übergängen in dem ersten Datensignal über einen zweiten Referenzbus von der ersten Slave-Einrichtung zu empfangen.
Verfahren nach Anspruch 9, darüber hinaus mit Anlegen einer ersten Last an den Steuerbus und Anlegen einer zweiten Last an den ersten Datenbus.
Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die erste Last gleich der zweiten Last ist.
Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die erste Last von der zweiten Last verschieden ist.
Verfahren nach Anspruch 9, darüber hinaus mit Empfangen eines zweiten Datensignals als Reaktion auf das Steuersignal über einen zweiten Datenbus von der ersten Slave-Einrichtung.
Verfahren nach Anspruch 9, darüber hinaus mit Abschließen des Steuerbus, des ersten Referenzbus, des ersten Datenbus und des zweiten Referenzbus mit einem Abschlußwiderstand intern an einem Ende und extern an dem anderen Ende.
Verfahren nach Anspruch 9, darüber hinaus mit: Bereitstellen einer zweiten Slave-Einrichtung zwischen der Master-Einrichtung und der ersten Slave-Einrichtung, Bereitstellen eines Taktbus, der von der ersten Slave-Einrichtung zu der zweiten Slave-Einrichtung und wiederum zu der Master-Einrichtung verbunden ist und Erzeugen eines Taktsignals auf dem Taktbus, um einen im wesentlichen gleichzeitigen Empfang von Signalen von den ersten und zweiten Slave-Einrichtungen an der Master-Einrichtung zu ermöglichen.
Verfahren mit: Empfangen eines Steuersignals über einen Steuerbus von einer Master-Einrichtung (205, 1100, 1205, 1305), Empfangen einer ersten oszillierenden Referenz zum Erfassen von Übergängen in dem Steuersignal über einen ersten Referenzbus, Übertragen eines Datensignals, das auf das Steuersignal reagiert, über einen Datenbus (1330, 1335) an die Master-Einrichtung und Übertragen einer zweiten oszillierenden Referenz zum Erfassen von Übergängen in dem Datensignal über einen zweiten Referenzbus an die Master-Einrichtung.
System mit: Mitteln zum Übertragen eines Steuersignals über einen Steuerbus an eine erste Slave-Einrichtung (210, 1210, 1310), Mitteln zum Übertragen einer ersten oszillierenden Referenz zum Erfassen von Übergängen in dem Steuersignal über einen ersten Referenzbus an die erste Slave-Einrichtung, Mitteln zum Übertragen eines ersten Datensignals, das dem Steuersignal zugeordnet ist, über einen ersten Datenbus (1330, 1335) an die erste Slave-Einrichtung und Mitteln zum Übertragen einer zweiten oszillierenden Referenz zum Erfassen von Übergängen in dem ersten Datensignal über einen zweiten Referenzbus an die erste Slave-Einrichtung.
System mit: Mitteln zum Empfangen eines Steuersignals über einen Steuerbus von einer Master-Einrichtung (205, 1100, 1205, 1305), Mitteln zum Empfangen einer ersten oszillierenden Referenz zum Erfassen von Übergängen in dem Steuersignal über einen ersten Referenzbus, Mitteln zum Empfangen eines ersten Datensignals, das dem Steuersignal zugeordnet ist, über einen ersten Datenbus (1330, 1335) von der Master-Einrichtung, Mitteln zum Empfangen einer zweiten oszillierenden Referenz zum Erfassen von Übergängen in dem ersten Datensignal über einen zweiten Referenzbus.
System mit: Mitteln zum Übertragen eines Steuersignals über einen Steuerbus an eine erste Slave-Einrichtung (210, 1210, 1310), Mitteln zum Übertragen einer ersten oszillierenden Referenz zum Erfassen von Übergängen in dem Steuersignal über einen ersten Referenzbus an die erste Slave-Einrichtung, Mitteln zum Empfangen eines ersten Datensignals, das auf das Steuersignal reagiert, über einen ersten Datenbus (1330, 1335) von der ersten Slave-Einrichtung und Mitteln zum Empfangen einer zweiten oszillierenden Referenz zum Erfassen von Übergängen in dem ersten Datensignal über einen zweiten Referenzbus von der ersten Slave-Einrichtung.
System mit: Mitteln zum Empfangen eines Steuersignals über einen Steuerbus von einer Master-Einrichtung (205, 1100, 1205, 1305), Mitteln zum Empfangen einer ersten oszillierenden Referenz zum Erfassen von Übergängen in dem Steuersignal über einen ersten Referenzbus, Mitteln zum Übertragen eines Datensignals, das auf das Steuersignal reagiert, über einen Datenbus (1330, 1335) an die Master-Einrichtung und Mitteln zum Übertragen einer zweiten oszillierenden Referenz zum Erfassen von Übergängen in dem Datensignal über einen zweiten Referenzbus an die Master-Einrichtung.