DE69936839T2 - Laterales dünnfilm-silizium-auf-isolator-(soi)-jfet-bauelement - Google Patents

Laterales dünnfilm-silizium-auf-isolator-(soi)-jfet-bauelement Download PDF

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Description

  • HINTERGRUND DER ERFINDUNG
  • Die Erfindung liegt auf dem Gebiet der Halbleiter-auf-Isolator (Semiconductor-On-Insulator = SOI)-Bauelemente und bezieht sich insbesondere auf SOI-JFET-Bauelemente für Hochspannungsanwendungen.
  • Bei der Herstellung von Hochspannungs-Bauelementen müssen Einschränkungen und Kompromisse typischerweise in Bereichen wie Durchbruchspannung, Größe, Durchlasswiderstand und Einfachheit der Herstellung und Zuverlässigkeit in Kauf genommen werden. Häufig führt die Verbesserung eines Parameters, wie z.B. der Durchbruchspannung, zu einer Verschlechterung eines anderen Parameters, wie z.B. des Durchlasswiderstandes. Idealerweise hätten solche Bauelemente ausgezeichnete Charakteristika in allen Bereichen bei einem Minimum von Betriebs- und Herstellungsnachteilen.
  • Eine besonders vorteilhafte Form eines lateralen Dünnfilm-SOI-Bauelementes enthält ein Halbleitersubstrat, eine vergrabene Isolierschicht auf dem Substrat und eine laterale MOS-Anordnung auf der vergrabenen Isolierschicht. Die MOS-Anordnung, wie z.B. eine MOSFET-Anordnung, enthält eine Halbleiteroberflächenschicht auf der vergrabenen Isolierschicht, eine Source-Region einer ersten Leitfähigkeitstype, die auf einer Körper-Region einer zweiten, der ersten Leitfähigkeitstype entgegengesetzten Leitfähigkeitstype angeordnet ist, eine isolierte Gate-Elektrode, die über einer Kanal-Region der Körper-Region angeordnet und von dieser durch eine Isolier-Region isoliert ist, eine laterale Drift-Region der ersten Leitfähigkeitstype und eine Drain-Region der ersten Leitfähigkeitstype, die lateral von der Kanal-Region durch die Drift-Region im Abstand angeordnet ist.
  • Ein Bauelement dieser Art ist in der den U.S.-Patenten Nr. 5.246.870 (auf ein Verfahren gerichtet) und 5.412.241 (auf ein Bauelement gerichtet) gemeinsamen 1 gezeigt. Das Bauelement nach 1 der vorstehende Patente ist ein laterales SOI-MOSFET-Bauelement mit verschiedenen Merkmalen, wie einer dünneren SOI-Schicht mit linear lateralem Dotierungsprofil in der Drift-Region und einer darüberliegenden Feldplatte, um die Betriebsweise zu verbessern. In konventioneller Weise ist dieses Bauelement ein n-Kanal- oder NMOS-Transistor mit Source- und Drain-Regionen der n-Leitfähigkeitstype, das durch ein Verfahren hergestellt ist, das üblicherweise als NMOS-Technologie bezeichnet wird. Ein SOI-Bauelement mit einer linear-dotierten Drift-Region konstanter Dicke ist im U.S.-Patent 5.300.448 gezeigt.
  • Weiter fortgeschrittene Techniken zum Verbessern der Hochspannungs- und Hochstromparameter von SOI-Bauelementen sind in der U.S.-Patentanmeldung Serien-Nr. 08/998.048, angemeldet am 24. Dezember 1997, beschrieben. Eine andere Technik zum Verbessern der Eigenschaften eines SOI-Bauelementes ist die Bildung eines Hybrid-Bauelementes, in dem mehr als eine Art von Bauelementekonfigurationen zu einer einzigen Struktur kombiniert sind. So ist zum Beispiel in der U.S.-Patentanmeldung Serien-Nr. 09/122.407, angemeldet am 24. Juli 1998, ein SOI-Bauelement beschrieben, das einen lateralen DMOS-Transistor und einen LIGB-Transistor in derselben Struktur enthält.
  • Somit wird klar, dass eine Vielzahl von Techniken und Annäherungsweisen verwendet wurden, um die Eigenschaften von MOS-Leistungshalbleiter-Bauelementen zu verbessern, und die Anstrengungen dauern an, um nahezu optimale Kombinationen solcher Parameter sowie von Durchbruchspannung, Größe, Stromfestigkeit und Einfachheit in der Herstellung zu erreichen. Obgleich alle vorstehenden Strukturen verschiedene Grade an Verbesserungen in den Bauelementeigenschaften erreicht haben, optimiert kein Bauelement oder keine Struktur allein alle Entwicklungsziele für den Hochspannungs-Hochstrom-Betrieb.
  • Obwohl die vorstehend diskutierten Literaturstellen sich auf MOS-Transistorbauelemente beziehen, wäre es in einigen Anwendungsfällen wünschenswert, Hochspannungs-SOI-JFET-Bauelementestrukturen zu verwenden, die ähnlich verbesserte Eigenschaften aufweisen. Obwohl heute SOI-JFET-Bauelemente existieren, wie z.B. in den U.S.-Patenten Nr. 5.130.770 und 5.432.377 , so weisen diese Bauelemente nicht die ausgezeichneten Hochspannungs- und Hochstromeigenschaften auf, wie sie durch die vorstehend beschriebenen SOI-MOS-Bauelemente erreicht werden.
  • Das U.S.-Patent 4.611.220 (das der DE-A-3440674 -Schrift entspricht) beschreibt einen Dünnfilm-Feldeffekt-Transistor mit isoliertem Gate, der Inseln von einander entgegengesetzter Leitfähigkeitstype in seiner Kanal-Region aufweist. Diese Inseln sind zu der Gate-Elektrode des Transistors kurzgeschlossen.
  • SOI-JFET-Bauelemente sind aus US-4.914.491 bekannt.
  • Es wäre wünschenswert, eine SOI-JFET-Bauelementestruktur, vorzugsweise der im Ruhezustand eingeschalteten Type (normally „on" type) zu erhalten, die ausgezeichnete Eigenschaften unter Hochspannungs- und Hochstrombedingungen aufweist, wobei die Betriebseigenschaften, insbesondere der Durchlasswiderstand und die Durchbruchspannung, weiter optimiert sind.
  • Es wäre weiter wünschenswert, eine SOI-JFET-Bauelementestruktur zu verwenden, die in einer Prozesstechnologie hergestellt werden kann, die derjenigen zur Herstellung der vorstehend beschriebenen verbesserten MOSFET-Bauelementen sehr ähnlich ist.
  • Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine SOI-JFET-Bauelementestruktur der im Ruhezustand eingeschalteten Type vorzuschlagen, die ausgezeichnete Hochspannungs-Hochstrom-Eigenschaften aufweist. Weiter ist es eine Aufgabe der Erfindung, eine solche Transistorbauelementestruktur zu schaffen, bei der die Arbeitsparameter wie der Durchlasswiderstand und die Durchbruchspannung verbessert werden. Schließlich ist es eine weitere Aufgabe der Erfindung, eine solche Transistorbauelementestruktur zu schaffen, die in einer Prozesstechnologie hergestellt werden kann, die derjenigen zur Herstellung von MOSFET-Bauelementen mit verbesserten Hochspannungs- und Hochstromeigenschaften sehr ähnlich ist.
  • Die vorliegende Erfindung ist gerichtet auf ein laterales Dünnfilm-Silizium-auf-Isolator (SOI)-JFET-Bauelement mit einem Halbleiter-Substrat, einer vergrabenen Isolierschicht auf dem Substrat und einer dünnen Halbleiterschicht einer ersten Leitfähigkeitstype auf der vergrabenen Isolierschicht, welches Bauelement eine Source-Region der ersten Leitfähigkeitstype, eine lateral im Abstand von der Source-Region angeordnete Steuer-Region einer zweiten, der ersten entgegen gesetzten Leitfähigkeitstype, eine laterale Drift-Region der ersten Leitfähigkeitstype neben der Steuer-Region, eine lateral von der Steuer-Region in einer ersten Lateralrichtung durch die laterale Drift-Region im Abstand angeordnete Drain-Region der ersten Leitfähigkeitstype und eine Feldplattenelektrodenstruktur über mindestens einen Hauptbereich der lateralen Drift-Region aufweist, und wobei die Feldplattenelektrodenstruktur von der Drift-Region durch eine Isolations-Region isoliert ist und die Steuer-Region Steuer-Regionssegmente aufweist, die in einer zweiten Lateralrichtung rechtwinklig zur ersten Lateralrichtung durch Abschnitte der dünnen Halbleiterschicht im Abstand angeordnet sind. Gemäß der Erfindung weist die Feldplattenelektrodenstruktur einen Polysilizium-Bereich auf, der sich über einen Bereich der Drift-Region erstreckt, der Polysilizium-Bereich ist mit einer darüberliegenden Metallisierungsschicht verbunden, die den Polysilizium-Bereich mit der Steuer-Region verbindet, und ein Bereich der Metallisierungsschicht erstreckt sich über die Drift-Region über den Polysilizium-Bereich hinaus in Richtung der Drain-Region und bildet hierdurch einen Bereich der Feldplatten-Elektrodenstruktur.
  • In einer vorteilhaften Ausführungsform der Erfindung kann die laterale Drift-Region ein linear abgestuftes Dotierungsprofil aufweisen.
  • Laterale Dünnfilm-SOI-JFET-Bauelemente gemäß der vorliegenden Erfindung bieten eine signifikante Verbesserung, indem eine Kombination von vorteilhaften Leistungseigenschaften die Bauelemente für den Betrieb in Hochspannungs- und Hochstromanwendungen geeignet machen, z.B. werden niedriger Durchlasswiderstand und hohe Durchbruchspannung erreicht in einem im Ruhezustand eingeschalteten JFET-Bauelement, das in einer Prozesstechnologie hergestellt werden kann, die sehr ähnlich derjenigen zur Herstellung von MOSFET-Bauelementen ist.
  • Ausführungsformen der Erfindung werden nun anhand von Beispielen unter Bezug auf die beigefügten Zeichnungen beschrieben.
  • 1 zeigt eine vereinfachte Draufsicht auf ein laterales Dünnfilm-SOI-JFET-Bauelement einer bevorzugten Ausführung gemäß der Erfindung,
  • 2 zeigt eine vereinfachte Querschnittsansicht eines lateralen Dünnfilm-SOI-JFET-Bauelementes nach 1 entlang der Linie 2-2 der 1 und
  • 3 zeigt eine vereinfachte Querschnittsansicht entlang der Linie 3-3 der 1.
  • In der Zeichnung sind Halbleiter-Regionen der gleichen Leitfähigkeitstype in den Querschnittsansichten grundsätzlich in derselben Richtung gestrichelt gezeichnet, und es wird bemerkt, dass die Figuren nicht maßstäblich gezeichnet sind.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • In der vereinfachten Querschnittsansicht nach 2 entlang der Linie 2-2 der 1 enthält ein lateraler Dünnfilm-SOI-JFET-Transistor 20 ein Halbleitersubstrat 22, eine vergrabene Isolierschicht 24 und eine Halbleiter-Oberflächenschicht 26 einer ersten Leitfähigkeitstype, in der das Bauelement hergestellt ist. Der JFET-Transistor enthält eine Source-Region 28 der ersten Leitfähigkeitstype, eine Steuer-Region 30 einer zweiten, entgegengesetzten Leitfähigkeitstype mit einer höherdotierten Steuerkontakt-Region 31 der zweiten Leitfähigkeitstype, eine laterale Drift-Region 32 der ersten Leitfähigkeitstype angrenzend an einen Rand 30A der Steuer-Region 30 und eine Drain-Region 34 ebenfalls der ersten Leitfähigkeitstype. Eine Feldplattenelektrodenstruktur, allgemein durch das Bezugszeichen 36 bezeichnet und nachfolgend noch näher beschrieben, ist über der Struktur angeordnet und von der darunter liegenden Halbleiter-Oberflächenschicht 26 durch eine Oxid-Isolations-Region 38 isoliert.
  • Die Feldplattenelektrodenstruktur 36 besteht aus einem Polysilizium-Bereich 36A, der sich über einen Bereich der Drift-Region 32 erstreckt und mit einer Metallisierungsschicht 36B verbunden ist, die den Polysilizium-Bereich 36A der Feldplattenelektrode mit der Steuerkontakt-Region 31 verbindet und die außerdem einen zusätzlichen Bereich 36C aufweist, der sich über 36A hinaus in Richtung der Drain-Region 34 erstreckt und hierdurch einen Bereich der Feldplattenelektrodenstruktur 36 bildet, und somit in ihrer Gesamtheit sich über einen Hauptbereich der lateralen Drift-Region 32 erstreckt.
  • Das in den Figuren gezeigte Bauelement ist selbstabgrenzend, indem die Isolations-Regionen 40 und 42, typischerweise aus Siliziumdioxid bestehend, auf beiden Seiten des Bauelementes 20 angeordnet sind und dazu dienen, das Bauelement in lateraler Richtung gegenüber daneben liegenden leitfähigen Strukturen zu isolieren. Schließlich wird Kontakt zu den Source- und Drain-Regionen 28, 34 durch konventionelle Metallisierungsschichten 44 bzw. 46 hergestellt.
  • 3 zeigt eine vereinfachte Querschnittsansicht des Bauelementes 20 entlang der Linie 3-3 der 1. Da die meisten Bereiche des Bauelementes nach 3 identisch mit den entsprechenden Bereichen des Bauelementes nach 2 sind, werden diese Bereiche im einzelnen nicht weiter beschrieben. 3 weicht von 2 in erster Linie dadurch ab, dass diese Querschnittsansicht durch einen Bereich des Bauelementes 20 führt, der nicht die Steuer-Region 30 oder Steuerkontakt-Region 31 der 2 enthält, so dass ein durchgehender leitfähiger Pfad der ersten Leitfähigkeitstype (typischerweise n-Type) von der Source-Region 28 durch die Halbleiterschicht 26 und die Drift-Region 32 zur Drain-Region 34 gebildet wird. In dieser Weise arbeitet das JFET-Bauelement 20 ohne eine externe Vorspannung als im Ruhezustand eingeschaltetes Bauelement.
  • Innerhalb des Schutzumfanges der Erfindung kann die gemäß der vorliegenden Erfindung benutzte SOI-JEFET-Transistorstruktur verschiedene, die Eigenschaften verbessernde, Merkmale aufweisen, entweder allein oder in Kombination, wie z.B. eine gestufte Oxid-Region 38A, 38B, einen dünneren lateralen Drift-Regionsbereich 32 und ein linear abgestuftes Dotierungsprofil in der Drift-Region 32, wie in dem vorher erwähnten Stand der Technik im einzelnen beschrieben, oder andere gewünschte, die Eigenschaften verbessernden Merkmale, ohne sich von dem Umfang der Erfindung zu entfernen. Alternativ kann eine laterale Drift-Region von konstanter Dicke, wie im U.S.-Patent Nr. 5.300.448 beschrieben, verwendet werden.
  • Es ist klar, dass die in den Figuren vereinfacht gezeigten Bauelementebeispiele die besonderen Bauelementestrukturen darstellen, dass aber erhebliche Variationen sowohl in der Geometrie als auch in der Konfiguration der Bauelemente innerhalb des Schutzumfanges der Erfindung möglich sind. Die Dotierungshöhe und Abmessungen sind konventionell und können von den repräsentativen Werten des erwähnten Standes der Technik abweichen.
  • Der vereinfachte Grundriss von 1 zeigt eine Draufsicht auf Hauptelemente des lateralen SOI-MOSFET-Bauelementes in einer Weise, die die gegenseitigen Beziehungen zwischen den Querschnittsdarstellungen der 2 und 3 deutlicher zeigt. Da alle strukturellen Elemente der 1 in Verbindung mit den 2 und 3 beschrieben wurden, wird 1 benutzt, die gegenseitigen Beziehungen zwischen den strukturellen Elementen der 2 und 3 ohne weitere Beschreibung dieser Elemente darzustellen. In der vereinfachten Draufsicht der 1 enthält die Halbleiter-Oberflächenschicht 26 die Source-Region 28 auf ihrer linken Seite und die Drain-Region auf ihrer rechten Seite, wobei die laterale Drift-Region 32 sich in Richtung auf die Drain-Region auf der rechten Seite des Bauelementes erstreckt. Es ist zu erkennen, dass die Steuer-Region 30 eine Mehrzahl von Steuer-Regionssegmenten 30, 30', 30'' usw. enthält, die in senkrechter Richtung der 1 im Abstand voneinander angeordnet sind. Jedes der Steuer-Regionssegmente ist darin mit einer entsprechenden Steuerkontakt-Region 31, 31' usw. versehen. Da die Steuer-Regionssegmente in senkrechter Richtung der 1 im Abstand voneinander angeordnet sind, bestehen Bereiche des Bauelementes, wie solche Bereiche entlang der Linie 3-3, vollständig aus Material derselben Leitfähigkeitstype und sind somit im Zustand ohne Vorspannung leitend. Andere Bereiche des Bauelementes, wie solche entlang der Linie 2-2 in 1, enthalten ein Steuer-Regionssegment 30 der entgegengesetzten Leitfähigkeitstype und sind somit im Zustand ohne Vorspannung (zerobias state) nicht-leitend. Durch Zuführen geeigneter Spannungen sowohl an die Steuer-Regionssegmente als auch an die Feldplattenelektrode(n) und die übrige Struktur kann das im Ruhezustand eingeschaltete (normally „on") Bauelement effektiv ausgeschaltet (switched „off") werden, wie nachfolgend noch im einzelnen beschrieben wird. Obwohl in 1 nur drei Steuer-Regionssegmente gezeigt sind, ist es klar, dass die Erfindung nicht auf diese Anzahl von Segmenten beschränkt ist.
  • Die im Ruhezustand eingeschalteten SOI-JFET-Bauelemente der vorliegenden Erfindung können durch Benutzung von im gemischten Modus gekoppelten Verarmungs-Regionen ausgeschaltet werden, wodurch der Leitungspfad von der Source 28 zum Drain 34 in der normalerweise „Ein"-Struktur abgeschnürt wird. In Strukturen gemäß der vorliegenden Erfindung wird die laterale Verarmung durch Abschnüren der Regionen zwischen den im Abstand voneinander angeordneten Steuer-Regionssegmenten 30 mit einer vertikalen Verarmung von MOS-Kondensatoren kombiniert, um ein Bauelement mit einer Abschnür-Charakteristik als Bauelementefunktionsauslegung zu erlangen. So wird also, wie in 1 zu sehen ist, eine laterale Verarmung durch geeignetes Vorspannen der p-n-Übergänge erzielt, die zwischen der Halbleiter-Oberflächenschicht 26 der ersten Leitfähigkeitstype und den Steuer-Regionssegmenten 30 der zweiten Leitfähigkeitstype gebildet sind. Zusätzlich wird eine vertikale Verarmung durch MOS-Kondensatoren erreicht, die zwischen der Feldplattenstruktur 36, dem Isolier-Bereich 38 und der Halbleiter-Oberflächenschicht 26 sowie der Halbleiter-Oberflächenschicht 26, der vergrabenen Isolierschicht 24 und dem Halbleitersubstrat 22 gebildet werden. Die durch die MOS-Kondensatoren gebildete vertikale Verarmungs-Region liegt neben (und in 2 rechts von) den lateralen Verarmungs-Regionen, die durch die vorher erwähnten p-n-Übergänge zwischen den Steuer-Regionssegmenten und der dünnen Halbleiterschicht gebildet werden, und diese verschiedenen Verarmungs-Regionen können zusammenwirken, um das Bauelement vollständig abzuschnüren. Es ist bedeutsam, dass das laterale Abschnüren eine Funktion der Geometrie und der Abstände zwischen den Steuer-Regionssegmenten 30 ist, während das vertikale Abschnüren eine Funktion der Dotierungshöhe in der Halbleiterschicht 26 und der Dicke der Isolierschichten 38 und 24 ist. Es wird also ein gemischter Verarmungsmodus erreicht, in dem Sperrschicht-Feldeffekt-Verhalten und MOS-Feldeffekt-Verhalten miteinander kombiniert sind, um das normalerweise eingeschaltete Bauelement effektiv abzuschnüren. Außerdem bietet die vorliegende Erfindung den bedeutenden Vorteil, dass Abschnür-Charakteristika als Funktion von steuerbaren Parametern erreicht werden können, wie Bauelementegeometrie und Dotierungshöhe, so dass eine verbesserte Steuerung der Betriebsparameter der Bauelemente und eine leichtere Fertigung möglich ist.
  • Schließlich ist zu erkennen, dass die Bauelemente gemäß der vorliegenden Erfindung unter Benutzung bekannter Herstellverfahren hergestellt werden können, wie sie in dem vorher erwähnten Stand der Technik beschrieben wurden, einschließlich – aber nicht hierauf beschränkt – Implantations- und/oder Diffusions verfahren zur Bildung der Steuer-Regionssegmente 30 und höher dotierter Steuerkontakt-Regionen 31 wie in den 1 und 2 gezeigt, und dem Fachmann leuchtet es ein, dass große Variationen in der Geometrie der Bauelemente, in den Dimensionen, in der Dotierungshöhe und der Konfiguration innerhalb des Schutzumfanges der Erfindung möglich sind.
  • Obgleich die Erfindung insbesondere mit Bezug auf verschiedene bevorzugte Ausführungsformen der Erfindung gezeigt und beschrieben wurde, ist dem Fachmann klar, dass verschiedene Änderungen in der Form und im Detail vorgenommen werden können, ohne sich von dem Schutzumfang der Erfindung zu entfernen.

Claims (3)

  1. Laterales Dünnfilm-Silizium-auf-Isolator (SOI)-JFET-Bauelement (20) mit einem Halbleiter-Substrat (22), einer vergrabenen Isolierschicht (24) auf dem Substrat und einer dünnen Halbleiterschicht einer ersten Leitfähigkeitstype (26) auf der vergrabenen Isolierschicht, welches Bauelement eine Source-Region (28) der ersten Leitfähigkeitstype, eine lateral im Abstand von der Source-Region (28) angeordnete Steuer-Region (30) einer zweiten, der ersten entgegengesetzten Leitfähigkeitstype, eine laterale Drift-Region (32) der ersten Leitfähigkeitstype neben der Steuer-Region (30), eine lateral durch die laterale Drift-Region (32) im Abstand von der Steuer-Region (30) in einer ersten Lateralrichtung angeordnete Drain-Region (34) der ersten Leitfähigkeitstype und eine Feldplattenelektrodenstruktur (36) über mindestens einen Hauptbereich der lateralen Drift-Region (32) aufweist, und wobei die Feldplattenelektrodenstruktur (36) von der Drift-Region durch eine Isolations-Region (38) isoliert ist und die Steuer-Region (30) Steuer-Regionssegmente (30, 30', 30'') aufweist, die in einer zweiten Lateralrichtung rechtwinklig zur ersten Lateralrichtung durch Abschnitte der dünnen Halbleiterschicht (26) im Abstand angeordnet sind, dadurch gekennzeichnet, dass die Feldplattenelektrodenstruktur (36) einen Polysilizium-Bereich (36A) aufweist, der sich über einen Bereich der Drift-Region (32) erstreckt, dass der Polysilizium-Bereich mit einer darüberliegenden Metallisierungsschicht (36A, 36C) verbunden ist, die den Polysilizium-Bereich mit der Steuer-Region (30) verbindet, und dass ein Bereich (36C) der Metallisierungsschicht sich über die Drift-Region (32) über den Polysilizium-Bereich hinaus in Richtung der Drain-Region (34) erstreckt und hierdurch einen Bereich der Feldplattenelektrodenstruktur (36) bildet.
  2. JFET-Bauelement nach Anspruch 1, dadurch gekennzeichnet, dass die laterale Drift-Region (32) ein linear abgestuftes Dotierungsprofil aufweist.
  3. JFET-Bauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Feldplattenelektrodenstruktur (36) über eine Steuerkontakt-Region (31) mit der Steuer-Region (30) verbunden ist.
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