EP0020244B1 - Procédé et dispositif pour l'adressage d'une mémoire d'image dans un système de télétexte - Google Patents

Procédé et dispositif pour l'adressage d'une mémoire d'image dans un système de télétexte Download PDF

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EP0020244B1
EP0020244B1 EP80400711A EP80400711A EP0020244B1 EP 0020244 B1 EP0020244 B1 EP 0020244B1 EP 80400711 A EP80400711 A EP 80400711A EP 80400711 A EP80400711 A EP 80400711A EP 0020244 B1 EP0020244 B1 EP 0020244B1
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ebs
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adr1
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Charles Hernandez
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Telediffusion de France ets Public de Diffusion
CONTINENTALE DE SIGNALISATION Cie
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Telediffusion de France ets Public de Diffusion
CONTINENTALE DE SIGNALISATION Cie
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    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/22Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of characters or indicia using display control signals derived from coded signals representing the characters or indicia, e.g. with a character-code memory
    • G09G5/30Control of display attribute

Definitions

  • the invention also relates to a device for addressing an image memory, comprising a counter delivering a sequence of 5 binary elements (ebs) in parallel ADR1 to ADR5 to provide the addresses stored, a counter delivering a sequence of 6 ebs in parallel ADC1 to ADC6 to provide the column addresses, and a transcoding circuit which corresponds to a pair of a row address between 0 and 24 and a column address between 0 and 39 a character address between 0 and 999, which is transmitted to the memory in the form of a sequence of 10 ebs in parallel A o to A 9 , characterized in that the transcoding circuit transmits to the image memory the address row ADR1 to ADR5 unchanged when it receives a column address worth at least 40.
  • ebs binary elements
  • the transmission of the addresses stored with a column address of at least 40 provides the read addresses for the positions 1000 to 1023 remaining available in the image memory.
  • the transcoding circuit comprises a transcoding memory to which are applied the ebs ADR1 to ADR5 transmitting the row address and the three ebs ADC4 to ADC6 of high weight, the three ebs ADC1 to ADC3 being transmitted directly at 1 has image memory.
  • a page is formed of 25 rows of 40 characters and therefore includes 1000 characters.
  • the addressing device comprises a row counter 2 capable of delivering 5 binary elements ADR1 to ADR5 in parallel representing the numbers 0 to 31 and a column counter 3 which can deliver 6 binary elements ADC1 to ADC6 representing the numbers 0 to 63.
  • the column counter 3 is incremented by a clock 10 defining the character time interval, equal to 10 image points in the ANTIOPE system, ie approximately 1 ⁇ s, and it is reset at each line synchronization top TLG, ie every 64 ⁇ s.

Description

  • L'invention concerne un procédé et un dispositif pour délivrer les adresses de lecture d'une mémoire d'image pour récepteur de télétexte.
  • On connaît par la demande de brevet français 2363949 un système pour l'affichage de données sur l'écran d'un récepteur de télévision, ou système de télétexte. Dans ce système, les données sont diffusées par une station émettrice sous la forme de voies multiplexées dans le temps, et chaque voie ou magazine se compose de paquets de données et est découpée en pages. L'usager, après avoir sélectionné un magazine, choisit une page et les données correspondantes sont inscrites dans une mémoire d'image et sont lues dans un générateur de caractères en vue de l'affichage des caractères correspondants sur l'écran du récepteur de télévision.
  • Selon la spécification ANTIOPE, chaque page est organisée en 25 rangées horizontales de 40 caractères, chaque rangée occupant 10 lignes de télévision. La mémoire d'image doit donc avoir une capacité de 25x40=1000 données de caractère.
  • Mais on sait que, en pratique, les capacités de mémoire sont toujours des puissances de 2. Dès lors, la capacité réelle de la mémoire d'image sera 1024 données, ce qui laisse 24 positions disponibles.
  • L'invention vise à utiliser d'une manière optimale la capacité de la mémoire d'image.
  • L'invention tire parti du fait que la première rangée est une rangée de service dont l'affichage sur l'écran du récepteur de télévision est réalisé toujours de la même façon, avec des caractères simple hauteur, alors que pour les autres rangées, il faut prévoir la possibilité de modifier le mode d'affichage, par exemple en doublant la hauteur des caractères, en masquant les caractères, etc. Dans ces conditions l'invention, telle que définie dans la revendication 1, que les 24 positions disponibles en mémoire sont affectées respectivement aux 24 rangées autres que la première pour la lecture de données communes à tous les caractères de la rangée considérée.
  • Les données en question peuvent être l'indication que la rangée ne contient que des caractères double hauteur, ou l'indication que l'on se trouve dans une rangée supérieure ou dans une rangée inférieure, compte tenu de la possibilité de produire des caractères double hauteur qui occupent par conséquent deux rangées consécutives. Ces données seront adressées au générateur de caractères pour lui permettre de définir un alignement de carac- tèrés approprié.
  • Il peut s'agir également de l'indication qu'il faut masquer les caractères d'une rangée.
  • L'invention a également pour objet un dispositif pour l'adressage d'une mémoire d'image, comprenant un compteur délivrant une séquence de 5 éléments binaires (ebs) en parallèle ADR1 à ADR5 pour fournir les adresses rangée, un compteur délivrant une séquence de 6 ebs en parallèle ADC1 à ADC6 pour fournir les adresses colonne, et un circuit de transcodage qui fait correspondre à un couple d'une adresse rangée comprise entre 0 et 24 et d'une adresse colonne entre 0 et 39 une adresse caractère comprise entre 0 et 999, qui est transmise à la mémoire sous la forme d'une séquence de 10 ebs en parallèle Ao à A9, caractérisé par le fait que le circuit de transcodage transmet à la mémoire d'image l'adresse rangée ADR1 à ADR5 inchangée lorsqu'il reçoit une adresse colonne valant au moins 40.
  • La transmission des adresses rangée avec une adresse colonne d'au moins 40 fournit les adresses de lecture pour les positions 1000 à 1023 restant disponibles dans la mémoire d'image.
  • Dans une forme de réalisation avantageuse, le circuit de transcodage comprend une mémoire de transcodage à laquelle sont appliqués les ebs ADR1 à ADR5 transmettant l'adresse rangée et les trois ebs ADC4 à ADC6 de poids élevé, les trois ebs ADC1 à ADC3 étant transmis directement à 1 a mémoire d'image.
  • On utilise ici le fait que les adresses des derniers caractères de chaque rangée sont toujours exprimées par un. nombre 8k + 7 puisque les premiers caractères sont numérotés 0, 40, 80, etc. On peut dès lors transmettre les 3 ebs de poids faible sans les soumettre au transcodage. On peut ainsi utiliser une mémoire de capacité réduite, puisqu'il suffit d'une capacité de 356 x 7 ebs au lieu de 2048 x 10 ebs.
  • De préférence, les trois ebs ADC1 à ADC3 sont appliqués à un commutateur qui reçoit également les trois ebs ADR1 à ADR3 de poids faible, le commutateur étant commandé par un signal émis par la mémoire de transcodage, le commutateur transmettant les ADC1 à ADC3 lorsque les ebs ADC4 à ADC6 appliqués à la mémoire de transcodage représentent une valeur inférieure à 40 et transmettant les ADR1 + ADR3 dans le cas contraire, la mémoire de transcodage transmettant alors les ebs ADR4 et ADR5 sans modification. ,
  • L'invention sera bien comprise à la lecture de la description ci-après, pour la compréhension de laquelle on se reportera au dessin annexé qui représente le dispositif d'adressage selon l'invention.
  • Le dispositif d'adressage représenté sert à fournir les adresses de lecture d'une mémoire d'image 1 pouvant contenir les données de caractère nécessaire à la composition d'une page de télétexte, les caractères étant produits par un générateur de caractères non représenté ici.
  • Dans le système ANTIOPE, une page est formée de 25 rangées de 40 caractères et comprend donc 1000 caractères.
  • La mémoire 1 est une mémoire vive d'une capacité effective de 1024 × 20 ebs. Sur les 1024 positions, 1000 sont occupées par les données de caractères, et donc 24 positions restent disponibles.
  • La première rangée est une rangée de service dont l'affichage sur l'écran du récepteur de télévision est réalisé toujours de la même façon, avec des caractères simple hauteur, alors que pour les autres rangées, il faut prévoir la possibilité de modifier le mode d'affichage, par exemple en doublant la hauteur des caractères, en masquant les caractères, etc. L'invention prévoit d'affecter les 24 positions disponibles en mémoire chacune à une rangée autre que la première rangée, les données inscrites en ces positions constituant des mots de commande qui s'appliquent à tous les caractères d'une rangée.
  • Le dispositif décrit ci-après permet d'adresser les 24 posititions disponibles en les affectant chacune à une rangée.
  • Le dispositif d'adressage comprend un compteur de rangées 2 capable de délivrer en parallèle 5 éléments binaires ADR1 à ADR5 représentant les nombres 0 à 31 et un compteur de colonnes 3 qui peut délivrer 6 éléments binaires ADC1 à ADC6 représentant les nombres 0 à 63. Le compteur de colonnes 3 est incrémenté par une horloge 10 définissant l'intervalle de temps de caractère, égal à 10 points d'image dans le système ANTIOPE, soit environ 1 µs, et il est réinitialisé à chaque top de synchronisation ligne TLG, soit toutes les 64 µs.
  • Le compteur de rangées 4 est incrémenté toutes les 10 lignes par le compteur de lignes 11 qui reçoit les tops lignes TLG. Il est réinitialisé par le top trame TTR qui réinitialise également le compteur de lignes 11.
  • L'ensemble des compteurs 2 et 3 pourrait donc fournir 32x64=2048 adresses de lecture. Comme seulement 1024 adresses de lecture sont nécessaires, il est prévu un circuit de transcodage composé d'une mémoire de transcodage 4 du type PROM et un commutateur 5 à trois voies, commercialisé sous le nom de multiplexeur.
  • La mémoire de transcodage 4 reçoit les adresses de rangée portées par les fils ADR1 à ADR5 et les éléments binaires d'adresse de colonne ADC4 à ADC6 qui ont le poids le plus élevé, tandis que les éléments binaires ADC1 à ADC3 de poids faible sont appliqués au commutateur 5 et sont transmis sans transcodage à la mémoire d'image 1 sur les fils Ao, Ai, A2.
  • La mémoire de transcodage 4 fait correspondre à un couple de valeurs portées par les fils ADC4 à ADC6 et ADR1 + ADR5 une valeur portée par les 7 fils A3 + A9 reliés à la mémoire d'image, et l'ensemble des fils Ao + A9 porte une adresse de lecture comprise entre 0 et 999, ce qui permet l'adressage des 1000 données de caractère.
  • A titre d'exemple, si l'adresse de colonne est 15 et l'adresse de rangée est 8, l'adresse de lecture fournie à la mémoire d'image sera 40 × 8 + 15 =335.
  • La possibilité de transmettre sans transéôdagé les trois éléments binaires ADC1 à ADC3 de poids faible tient au fait que la dernière adresse colonne de chaque rangée est toujours exprimée par un nombre 8k+7, puisque le nombre de caractères d'une rangée est 40, donc un multiple de8.
  • Ceci réduit la capacité de mémoire nécessaire pour le transcodage à 256 × 7 ebs, au lieu de 2048 x 10 ebs si l'adresse colonne était appliquée . dans sa totalité à la mémoire 4.
  • D'autre part, les 3 ebs d'adresse rangée de poids faible ADR1 à ADR3 sont également appliqués au commutateur 5, et celui-ci les transmet sans modification à la mémoire d'image dans l'une de ses deux positions de fonctionnement, l'autre position correspondant à la transmission des ebs d'adresse colonne ADC1 + ADC3.
  • Le commutateur 5 est commandé par le niveau du signal présent sur une 8ème sortie Ac de la mémoire de transcodage 4.
  • Aussi longtemps que la valeur transmise par les fils ADC4 à ADC6 à la mémoire de transcodage 4 est inférieure à 40, le commutateur 5 trasmet les ebs ADC1 à ADC3. Cette phase est celle où la mémoire d'image reçoit les 1000 adresses permettant la lecture des données de caractères.
  • Lorsque la valeur transmise par ADC4 à ADC6 atteint 40, ce qui correspond à 1 pour ADC6, 0 pour ADC5 et 1 pour ADC4, la sortie Ac change d'étant et le commutateur 5 transmet ies ebs d'adresse rangée ADR1 à ADR3. En même temps, la mémoire 4, du fait de sa programmation, transmet sans les modifier les: ebs d'adresse rangée ADR4 et ADR5.
  • La mémoire d'image 1 reçoit alors l'adresse rangée dans sa totalité, ce qui permet la lecture de l'une des 24 positions non affectées aux données de caractère.
  • Lorsque la valeur transmise par ADC4 à ADC6 atteint 48, soit 110, la sortie Ac revient à son état initial. La mémoire d'image 1 reçoit de nouveau les adresses caractère à partir du moment où le compteur de colonnes 3 est réinitialisé.

Claims (4)

1. Procédé d'adressage d'une mémoire d'image pour système de télétexte destinée contenir les données de caractère permettant l'affichage d'une page de télétexte, une page comprenant 25 rangées de 40 caractères, la première rangée étant une rangée de service, la dite mémoire possédant 1024 positions disponibles, caractérisé par le fait que les 24 positions non affectées aux données de caractère sont affectées respectivement aux 24 rangées autres que la première rangée pour la lecture de données communes à tous les caractères d'une rangée.
2. Dispositif pour l'adressage d'une mémoire d'image (1) pour système de télétexte selon la revendication 1, comprenant un compteur (2) délivrant une séquence de 5 éléments binaires (ebs) en parallèle adresse rangée 1 à 6 (ADR1 à ADR5) pour fournir les adresses rangée, un compteur délivrant une séquence de 6 ebs en parallèle adresse colonne 1 à 6 (ADC1 à ADC6) pour fournir les adresses colonne, et un circuit de transcodage qui fait correspondre à un couple d'une adresse rangée comprise entre 0 et 24 et d'une adresse colonne comprise entre 0 et 39 une adresse caractère comprise entre 0 et 999 qui est transmise à la mémoire sous la forme d'une séquence de 10 ebs en parallèle Ao à A9, caractérisé par le fait que le circuit de transcodage transmet à la mémoire d'image l'adresse rangée ADR1 à ADR5 inchangée lorsqu'il reçoit une adresse colonne valant au moins40.
3. Dispositif selon la revendication 2, dans lequel le circuit de transcodage comprend une mémoire de transcodage (4) à laquelle sont appliqués les ebs ADR1 à ADR5 transmettant l'adresse rangée et les trois ebs ADC4 + ADC6 de poids élevé, les trois ebs ADC1 à ADC3 étant transmis directement à la mémoire d'image (1).
4. Dispositif selon la revendication 3, dans lequel les trois ebs ADC1 à ADC3 sont appliqués. à un commutatuer (5) qui reçoit également les trois ebs ADR1 à ADR3 de poids faible, le commutateur étant commandé par un signal (Ac) émis par la mémoire de transcodage (4), le commutateur (5) transmettant les ADC1 à ADC3 lorsque les ebs ADC4 à ADC6 appliqués à la mémoire de transcodage (4) représentent une valeur inférieure à 39 et transmettant les ADR1 à ADR3 dans le cas contraire, la mémoire de transcodage (4) transmettant alors les ebs ADR4 et ADR5 sans modification.
EP80400711A 1979-05-23 1980-05-21 Procédé et dispositif pour l'adressage d'une mémoire d'image dans un système de télétexte Expired EP0020244B1 (fr)

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EP0020244A3 EP0020244A3 (en) 1981-02-11
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