EP0409030B1 - Schaltungsanordnung zum Betrieb einer Flüssigkristallanzeige - Google Patents

Schaltungsanordnung zum Betrieb einer Flüssigkristallanzeige Download PDF

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EP0409030B1
EP0409030B1 EP90113043A EP90113043A EP0409030B1 EP 0409030 B1 EP0409030 B1 EP 0409030B1 EP 90113043 A EP90113043 A EP 90113043A EP 90113043 A EP90113043 A EP 90113043A EP 0409030 B1 EP0409030 B1 EP 0409030B1
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EP
European Patent Office
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data
clock
register
liquid crystal
crystal display
Prior art date
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Expired - Lifetime
Application number
EP90113043A
Other languages
English (en)
French (fr)
Other versions
EP0409030A1 (de
Inventor
Peter Broderick
Graham Stout
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Atmel Germany GmbH
Original Assignee
Eurosil Electronic GmbH
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Filing date
Publication date
Application filed by Eurosil Electronic GmbH filed Critical Eurosil Electronic GmbH
Publication of EP0409030A1 publication Critical patent/EP0409030A1/de
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Publication of EP0409030B1 publication Critical patent/EP0409030B1/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/04—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of a single character by selection from a plurality of characters, or by composing the character by combination of individual elements, e.g. segments using a combination of such display devices for composing words, rows or the like, in a frame with fixed character positions
    • G09G3/16—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of a single character by selection from a plurality of characters, or by composing the character by combination of individual elements, e.g. segments using a combination of such display devices for composing words, rows or the like, in a frame with fixed character positions by control of light from an independent source
    • G09G3/18—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of a single character by selection from a plurality of characters, or by composing the character by combination of individual elements, e.g. segments using a combination of such display devices for composing words, rows or the like, in a frame with fixed character positions by control of light from an independent source using liquid crystals

Definitions

  • the invention relates to a circuit arrangement with a microprocessor having a first clock generator for operating a liquid crystal display in the time step multiplex method according to the preamble of claim 1.
  • Such a circuit arrangement is known from DE-C-29 39 553.
  • a liquid crystal display LCD with rear electrode pulse trains R1, R2, R3 and segment electrode pulse trains SA, ..., SH is driven, for which purpose the pulse sequences corresponding to the pulse trains are emitted from a read-only memory ROM.
  • the read-only memory ROM is controlled by a circuit INFO, for example a data processing device, with which the information to be displayed on the liquid crystal display LCD can be output as a function of a takeover signal TO of the read-only memory ROM.
  • the pulse patterns corresponding to the pulse sequences are assembled in the read-only memory ROM as a function of the information to be displayed and sent by the INFO circuit, and by means of pulse signals of different pulse lengths.
  • the pulse pattern for the back electrode pulses are connected in parallel to a memory STR connected downstream of the read-only memory ROM and the pulse pattern for the segment electrode pulses is connected in series to one Read-only memory ROM provided downstream shift register arrangement serially.
  • the two memories STR and STS have a number of memory locations for the parallel supply of the pulses, which correspond to the number of back electrodes or segment electrodes of all display locations.
  • the pulse signals of different pulse lengths are supplied by a frequency divider FT, which also supplies a take-over pulse TC to the memory STS connected downstream of the shift register arrangement SR and to the memory STR, which in turn drive the liquid crystal display LCD.
  • the read-only memory ROM and the frequency divider FT are controlled with the pulses of a clock generator CL, which also generates the shift clock for the shift register arrangement SR.
  • the shift register arrangement SR has a number of stages which corresponds to the number of total segment electrodes present in the liquid crystal display.
  • the memory STS which drives the liquid crystal display LCD operates not only as a memory circuit but also as a voltage adjustment circuit in that the voltage of the signals to be output from the memory is adapted to the requirements imposed by the liquid crystal display LCD.
  • each display point has three back electrodes and three segment electrodes (see the exemplary embodiment according to FIG. 4 of the above-mentioned document).
  • the microcomputer LCD-III from Hitachi developed for direct control of a liquid crystal display offers the possibility to select the multiplex rate in software, whereby the Electrode pulse trains corresponding pulse patterns in the main memory the processor are ready to be read into a random access memory RAM when the liquid crystal display is multiplexed; from there they are pushed into a shift register and then read out in parallel in a memory whose memory locations correspond to the number of segment electrodes. Finally, this data is fed directly to the driver stages that drive the segment electrodes.
  • the disadvantage here is that the control of the liquid crystal display is shut down, that is, the display goes out when the microprocessor is stopped to save power.
  • the microprocessor is also overloaded unnecessarily, since the shift register has to be reloaded with data for each time cycle.
  • the object of the invention is therefore to provide a circuit arrangement for operating a liquid crystal display of the type mentioned, in which an autonomous data storage is possible regardless of the operating state of the microprocessor.
  • the shift register arrangement is thus designed as a ring register. This makes it possible to have data to be displayed which does not change over a certain period of time circulate in the ring register, the data for controlling the liquid crystal display being fed to the driver stages of the segment electrodes after each circulation.
  • those for the first and second interfaces data to be transmitted in temporally successive clock steps of the clock frequency generated by the first clock generator via a single data channel.
  • the information to be displayed is updated by only updating the contents of such register points, the associated segment electrodes of which are required for the information currently to be displayed, and the data signals in the other register points being pushed through the ring register to their old positions .
  • the microprocessor contains a second clock generator, the clock frequency of which is lower than the clock frequency of the first clock generator.
  • the first clock generator is switched off and the liquid crystal display is kept in operation by means of the second clock generator by maintaining the data signals in the register positions of the ring register and switching them to the driver stages at the clock frequency of the second clock generator. In this idle state of the microprocessor, its power consumption is significantly reduced.
  • the generation of the back electrode and segment electrode pulse trains is generated Voltage level provided a regulated voltage source, which provides an output voltage compensating the temperature dependence of the liquid crystal display. Since the voltage levels to be applied to the liquid crystal display are hereby temperature-compensated independently of the fluctuations in the supply voltage and with regard to the temperature behavior of the liquid crystal display, the contrast of the liquid crystal display is advantageously kept constant.
  • FIG. 1 of an exemplary embodiment of the subject matter of the invention serves to clarify the principle of autonomous data storage according to the invention, a simple representation being chosen for the sake of clarity.
  • a first interface P1 or a second interface P2 receives the data or control data to be displayed in a liquid crystal display LCD from a microprocessor via a data line 10.
  • the liquid crystal display LCD is made up of 16 segment electrodes and four back electrodes. Accordingly, 16 driver stages TS1 to TS16 are required to control the segment electrodes. Depending on the pulse pattern supplied to them, these driver stages generate the segment electrode pulse sequences for driving the electrodes.
  • These pulse patterns corresponding to the segment electrode pulse trains are stored in a 4-bit shift register 2 with 16 stages.
  • the shift register 2 works as a ring register in that the data of the last register position for controlling the 16th segment can be shifted back into the first stage via a data line. Accordingly, if the same information is to be displayed over a certain period of time, the microprocessor 1 sends a corresponding one. Control signal 1 "MASK", which causes the old data to be shifted back into the shift register 2 via the first interface P1.
  • Control signal 1 "MASK” which causes the old data to be shifted back into the shift register 2 via the first interface P1.
  • the second interface P2 generates the back electrode pulse pattern and feeds it to both the shift register 2 and the back electrodes of the liquid crystal display LCD.
  • the table according to FIG. 2 shows two examples of a layout of a display point for control in the multiplex method with a multiplex rate of 2: 1 or 4: 1.
  • the multiplex rate is shown in the first column, the layouts of the segment and back electrodes are shown in the second and third columns, and in the remaining columns the back electrodes are assigned to the pixels of the corresponding segment electrodes, with 2: 1 -Multiplexing two back electrodes R1 and R2 and four segment electrodes SEG1, ..., SEG4 each with two pixels (a, b), (f, g), (e, c) and (d, DP) are listed, while the 4th : 1-multiplexing four back electrodes R1, ..., R4 and two segment electrodes SEG1 and SEG2, each with four pixels (a, c, b, DP) and (f, e, g, d) are provided.
  • the segment data are transmitted serially into the shift register 2 as nibbles, that is to say as four contiguous bit positions, as can be seen from FIG. 1. So every nibble contains the data that everyone's Driver stage to be generated segment electrode pulse trains corresponds, with each bit being assigned to a different back electrode.
  • a maximum of 64 segments can therefore be controlled via 16 driver stages. For example, if the number "3" is to be displayed, the first nibble has the shape "1110" and the second nibble has the shape "0011". In the 2; 1 multiplex method, however, only the first two bit positions of a nibble are occupied, as can also be seen from the table in FIG.
  • the bits are transmitted twice, thereby halving the back electrode time period, thereby doubling the effective pulse train frequency for the back electrodes.
  • the basic back electrode pulse signals are therefore the same as in 4: 1 time division multiplexing.
  • a special generation of back electrode pulse shapes in the 2: 1 time-division multiplexing method is thus eliminated.
  • FIG. 3 shows the exemplary embodiment of the invention according to FIG. 1 in a detailed illustration of a block diagram.
  • the reference numeral 1 denotes a 4-bit microprocessor which contains a clock generator 11 for clock generation, for example with a clock frequency of 1 MHz.
  • the data output DA of this microprocessor 1 takes place via a bus line 10 to the first interface P1 and to the second interface P2 to the data inputs DE thereof, while via the clock output TA of the microprocessor 1 the clock pulses via a clock line 11 to the clock inputs TE of these two interfaces P1 and P2 be directed. Both the control data and the actual segment data are transmitted via this bus line 10.
  • the first interface P1 receives segment data, while the control data, for example the multiplex rate, receives the second interface P2. After corresponding processing of the segment data by the first interface P1, the processed data are fed to a shift register 2 via the line 12a. Likewise, the clock pulses controlling the shift register 2 are generated by the first interface P1 and fed to the shift register 2 via a clock line 13.
  • the shift register 2 is designed in accordance with that of FIG. 1, so it is a 16-stage 4-bit register and works as a ring register in that the data of the last stage are fed back via a line 12b to the first interface P1, so that this data is transferred to the first Can move the registrar in the presence of corresponding tax data.
  • This control data is passed via a line 15 from the second interface P2 to the first interface P1.
  • the second interface P2 contains a decoder P22 for decoding the control data, which are then also passed to a pulse generator 3 in addition to the first interface P1.
  • this pulse generator 3 Depending on the software-selected multiplex rate, this pulse generator 3 generates a pulse sequence which corresponds to the level of the back electrode pulse sequence.
  • the level converter 7 connected downstream of the pulse generator 3 carries out the adaptation to the level corresponding to the back electrodes.
  • the outputs of this level converter 7 which supply the back electrode pulse trains BP1 to BP4 are connected via four lines 17 to the driver stages TB1 to TB4 which control the back electrodes.
  • the back electrode pulse trains BP1 to BP4 generated by the level converter 7 are simultaneously fed to the shift register 2 via four further lines 17a.
  • the segment electrode pulse trains Corresponding data are stored in the register positions of the shift register 2 and are each supplied to the driver stages TS1 to TS16 of the segment electrodes via 16 lines 14, which are denoted by SS1, ..., SS16.
  • These segment driver stages TS1 to TS16 as well as the driver stages TB1 to TB4 for the back electrodes generate the segment electrode pulse trains as well as the back electrode pulse trains for direct control of the segment electrodes or the back electrodes.
  • these driver stages are supplied with a clock signal via line 19, which is generated by a clock generator 4, which also contains a frequency divider stage.
  • the clock generator 4 is supplied by a crystal oscillator 5, which oscillates at a frequency of 32 kHz, via the two lines 18a and 18b.
  • the driver stages TS1, ..., TS16 or TB1, ..., TB4 are supplied with a voltage U reg which compensates for the temperature dependence of the liquid crystal display. This compensated voltage U reg is generated by a voltage source 6, this voltage U reg also being supplied to a voltage doubler circuit 8 and a voltage tripler circuit 9.
  • the Doppler voltage U dop or Trippler voltage U trip generated by these units 8 and 9 is also fed via lines 21 and 22 to the driver stages TS1 to TS16 and TB1 to TB4. Furthermore, the tripler voltage U trip is also supplied to the level converter 7 and the shift register 2 via one of the lines 17a.
  • the autonomous data storage already described in connection with FIG. 1 also takes place during the "SLEEP" operating mode of the microprocessor 1, in which its clock generator 11 is switched off and the clock generator 4 takes over the clock supply of the circuit with the frequency divider stage. Thereafter, the data stored in the register positions of the shift register 2 remain, that is to say neither data are shifted into the shift register 2 during this time, nor are the data stored in the shift register 2 working as a ring register pushed through.
  • the clock frequency of the second clock generator 4 is only used to switch the data in the register positions of the shift register 2 to its outputs SS1 to SS16. If the microprocessor switches to "SLEEP" mode after data transmission, the data to be displayed are retained on the liquid crystal display LCD, while the power consumption is reduced by the lower frequency.
  • the voltage levels for the back electrode pulse trains are independent of the supply voltage because of the regulated voltage source 6. Furthermore, together with the temperature compensation, there is a constant contrast of the liquid crystal display LCD.
  • FIG. 3 is implemented as an integrated circuit with the circuit elements drawn in the dash-dotted outline.
  • FIG. 4 shows a schematic structure of the first interface P1, which is constructed from a clock generation unit P11 and a multiplexer P12.
  • the clock generation unit P11 generates the clock pulses for the shift register 2, which are supplied to the latter via the line 13.
  • the clock pulses of the microprocessor and the pulse generation unit are transmitted via line 11 P11 and the multiplexer P12 supplied.
  • Both a reset pulse and the control signal "MASK" are fed to the multiplexer via lines 15.
  • the 4-bit data D1 to D4 present at the input DE are fed to the multiplexer P12 via four lines 10 and multiplexed on two lines 12a.
  • Two data signals DA1 and DA2 are thus available at the output DA and are supplied to the shift register 2 according to FIG. 6, this shift register being physically constructed as a 2-bit shift register.
  • the contents of the last stage of the shift register 2 are supplied to the multiplexer P12 via two lines 12b as data signals S16A1 and S16A2.
  • FIG. 5 shows the second interface P2 in accordance with FIG. 3 in greater detail, reference symbols P22 and P23 denoting an input memory or the decoder.
  • the 4-bit control data C1 to C4 are fed to the data input DE of the input memory P23 via the line 10.
  • the input memory P23 can be constructed, for example, from four D flip-flops.
  • the input data are fed to the decoder P22 via a line 15a.
  • the input memory P23 and the decoder P22 are supplied with the clock via a clock line 19.
  • the decoded control data are available at the output DA via the lines 15.
  • a reset signal R is sent via a first line, which is also forwarded to the input memory P23, the control signal "MASK” is generated on a second line, while control signals MUX1 to MUX4 are present on the remaining four lines, these control signals being the operating mode for determine the liquid crystal display LCD.
  • This can be a direct control of the liquid crystal display as well as a Control in the 2: 1, 3: 1 or 4: 1 multiplex method.
  • the control signal "MASK” is sent when a content of a register position of the shift register 2 does not have to be generated, but the old content can be shifted back into the shift register 2.
  • FIG. 6 shows an exemplary embodiment of shift register 2 according to FIG. 3.
  • This shift register 2 consists of double D flip-flops D1 to D16, each with data input D1 or D2.
  • the data signals DA1 and DA2 generated by the multiplexer are fed to the two data inputs of the first flip-flop D1 via two line 12a.
  • Two inverse clock signals are fed to the clock input TE of the flip-flops via two lines 13.
  • Each D flip-flop has four outputs Q1 to Q4, the outputs Q1 and Q2 being connected to the two data inputs D1 and D2 of the subsequent D flip-flop.
  • the two outputs Q1 and Q2 of the last D flip-flop D16 lead the data contents S16A1 and S16A2 to the last register position of the shift register 2 of the interface P1 according to FIG. 3 via the two lines 12b, thus realizing the ring structure of the shift register 2.
  • the outputs Q1 to Q4 of the D flip-flops are each connected to the input I of a level converter PW via a drain-source path of a field effect transistor.
  • the four field effect transistors belonging to a D flip-flop D1 to D16 are designated TD1 to TD16.
  • the gate electrodes of the field effect transistors of each transistor group TD1 to TD16 belonging to the same output of a D flip-flop are connected and are supplied with the back electrode pulse trains BP1 to BP4 generated by the level converter 7 via four lines 17a.
  • the level converters PW1 to PW16 are also supplied with the trip voltage U trip .
  • the pulse patterns corresponding to the segment electrode pulse trains can be tapped from the outputs 0 of these level converters and are supplied to the driver stages TS1 to TS16 via the lines SS1 to SS16.
  • SLEEP programmable logic field
  • a temperature-compensated control voltage for generating the voltage levels for the back electrode and segment electrode pulse trains ensures independence from the supply voltage, which can therefore fluctuate between 1.2 V and 5 V without suffering a loss of contrast for the liquid crystal display.
  • circuit arrangement according to the invention can be easily expanded with respect to the segment electrodes to be controlled by increasing the number of stages of the shift register and, if necessary, adapting the software.

Description

  • Die Erfindung betrifft eine Schaltungsanordnung mit einem einen ersten Taktgenerator aufweisenden Mikroprozessor zum Betrieb einer Flüssigkristallanzeige im Zeitschrittmultiplexverfahren gemäß dem Oberbegriff des Ansprüches 1.
  • Eine solche Schaltungsanordnung ist durch die DE-C-29 39 553 bekannt. Dort wird eine Flüssigkristallanzeige LCD mit Rückelektroden-Impulsfolgen R1, R2, R3 und Segmentelektroden-Impulsfolgen SA, ..., SH angesteuert, wozu aus einem Festwertspeicher ROM, der gegebenenfalls programmierbar ist, den Impulsfolgen entsprechende Impulsmuster abgegeben werden. Der Festwertspeicher ROM wird durch eine Schaltung INFO, beispielsweise eine Datenverarbeitungseinrichtung, angesteuert, mit der die mit der Flüssigkristallanzeige LCD darzustellenden Informationen abhängig von einem Übernahmesignal TO des Festwertspeichers ROM abgegeben werden können. Die den Impulsfolgen entsprechenden Impulsmuster werden in dem Festwertspeicher ROM in Abhängigkeit der darzustellenden, von der Schaltung INFO gesendeten Informationen sowie mittels Impulssignalen unterschiedlicher Impulslänge zusammengesetzt. Das Impulsmuster für die Rückelektroden-Impulse werden parallel an einen dem Festwertspeicher ROM nachgeschalteten Speicher STR parallel und das Impulsmuster für die Segmentelektroden-Impulse seriell an eine dem Festwertspeicher ROM nachgeschaltete Schieberegisteranordnung seriell abgegeben. Die beiden Speicher STR bzw. STS weisen eine Zahl von Speicherstellen für die parallele Zuführung der Impulse auf, die der Zahl der Rückelektroden bzw. der Segmentelektroden aller Anzeigenstellen entsprechen. Die Impulssignale unterschiedlicher Impulslänge werden von einem Frequenzteiler FT geliefert, der außerdem einen Übernahmeimpuls TC an den das Schieberegisteranordnung SR nachgeschalteten Speicher STS sowie den Speicher STR, die wiederum die Flüssigkristallanzeige LCD ansteuern, liefert. Der Festwertspeicher ROM sowie der Frequenzteiler FT werden mit den Impulsen eines Zeittaktgenerators CL gesteuert, der ferner den Schiebetakt für die Schieberegisteranordnung SR erzeugt. Die Schieberegisteranordnung SR weist eine Stufenzahl auf, die der Zahl der in der Flüssigkristallanzeige insgesamt vorhandener Segmentelektroden entspricht. Der die Flüssigkristallanzeige LCD ansteuernde Speicher STS arbeitet nicht nur als Speicherschaltung, sondern auch als Spannungsanpassungsschaltung, indem die Spannung der von dem Speicher abzugebenden Signale an die durch die Flüssigkristallanzeige LCD gestellten Erfordernisse anpaßt.
  • Die Erzeugung der die Impulsfolgen für die Rückelektroden und die Segmentelektroden veranlassenden Impulsmuster in einer einzigen, allen Anzeigestellen gemeinsamen Steuerschaltung hat jedoch den Nachteil, daß nur eine bestimmte Konfiguration einer Flüssigkristallanzeige realisierbar ist, beispielsweise eine mit einem Dreischritt-Multiplexverfahren betriebene vierstellige Flüssigkristallanzeige, wobei jede Anzeigestelle drei Rückelektroden und drei Segmentelektroden aufweist (siehe hierzu Ausführungsbeispiel gemäß Figur 4 der o.g. Druckschrift). Es könnte somit keine Flüssigkristallanzeige mit weniger als drei Rückelektroden bzw. drei Segmentelektroden mit dieser Schaltungsanordnung betrieben werden, da die Dekodierung der von der Schaltung INFO, beispielsweise einer Datenverarbeitungseinrichtung, an den Festwertspeicher ROM gesendeten Datensignale sowie die Zusammensetzung der den Rückelektroden- bzw. Segementelektroden-Impulsfolgen entsprechende Impulsmuster in dem Festwertspeicher ROM hardwaremäßig festgelegt ist. Da die den Festwertspeicher ROM steuernde Datenverarbeitungsanlage, beispielsweise ein Mikroprozessor, die auf der Flüssigkristallanzeige darzustellende Informationen in für den Festwertspeicher ROM kompatiblen Form abgeben muß, könnte eine andere Konfiguration einer Flüssigkristallanzeige nur dadurch aufgebaut werden, indem der innere Aufbau des Mikroprozessors geändert wird und gegebenenfalls auch die Anzahl der Stufen des Schieberegisters und der Speicher STR und STS. Dies wäre jedoch ein unzumutbarer Aufwand, wenn für unterschiedliche Konfigurationen von Flüssigkristallanzeigen jeweils ein anderer Mikroprozessor zu entwickeln wäre. Die Flexiblität einer solchen Schaltungsanordnung zur Ansteuerung einer Flüssigkristallanzeige wird daher durch die Verbindung eines solchen Festwertspeichers ROM, der gleichzeitig die Generierung der die Elektroden-Impulsfolgen entsprechende Impulsmustern ausführt, wesentlich eingeschränkt.
  • So bietet beispielsweise der zur direkten Ansteuerung einer Flüssigkristallanzeige entwickelte Mikrocomputer LCD-III der Firma Hitachi (Datenblatt "Hitachi microcomputer Databook 4-bit single-chip", Sept. 1984, Seiten 273 bis 298) die Möglichkeit die Multiplexrate softwaremäßig auszuwählen, wobei die den Elektroden-Impulsfolgen entsprechende Impulsmuster im Hauptspeicher des Prozessors bereitgehalten werden, um dann, wenn die Flüssigkristallanzeige im Multiplexbetrieb arbeitet, in einem Schreib-Lese-Speicher RAM eingelesen zu werden; von dort werden sie in ein Schieberegister geschoben und anschließend in einen Speicher, dessen Speicherstellen der Zahl der Segmentelektroden entspricht, parallel ausgelesen. Schließlich werden diese Daten direkt den die Segmentelektroden ansteuernden Treiberstufen zugeführt. Nachteilig ist hierbei, daß die Ansteuerung der Flüssigkristallanzeige stillgelegt wird, also die Anzeige erlischt, wenn der Mikroprozessor aus Gründen der Stromersparnis angehalten wird. Auch wird der Mikroprozessor unnötig hoch ausgelastet, da für jeden Zeittakt das Schieberegister neu mit Daten geladen werden muß.
  • Die Aufgabe der Erfindung besteht daher darin, eine Schaltungsanordnung zum Betrieb einer Flüssigkristallanzeige der eingangs genannten Art anzugeben, bei der eine autonome Datenhaltung unabhängig vom Betriebs zustand des Mikroprozessors möglich ist.
  • Die Lösung dieser Aufgabe ist durch die Merkmale des Ansprüches 1 gegeben.
  • Erfindungsgemäß ist also die Schieberegisteranordnung als Ringregister ausgebildet. Hierdurch besteht die Möglichkeit, anzuzeigende Daten, die sich über eine gewisse Zeitdauer nicht ändern, in dem Ringregister umlaufen zu lassen, wobei nach jedem Umlauf die Daten zur Ansteuerung der Flüssigkristallanzeige den Treiberstufen der Segmentelektroden zu.geführt werden.
  • Bei einer besonders bevorzugten Weiterbildung der Erfindung werden die für die erste und zweite Schnittstelle zu übertragenden Daten in zeitlich aufeinanderfolgenden Taktschritten der von dem ersten Taktgenerator erzeugten Taktfrequenz über einen einzigen Datenkanal übertragen.
  • In einer weiteren vorteilhaften Ausbildungsform der Erfindung erfolgt die Aktualisierung der darzustellenden Information dadurch, indem nur die Inhalte solcher Registerstellen aktualisiert werden, deren zugeordnete Segmentelekroden zur aktuell darzustellenden Information erforderlich sind und die Datensignale in den übrigen Registerstellen durch das Ringregister bis zu ihren alten Stellen durchgeschoben werden. Hierdurch entfällt die ständige Generierung der Segmentelektroden-Impulsfolgen für nicht zu aktualisierende Anzeigedaten, wodurch in stromsparender Weise der Mikrocomputer entlastet wird.
  • Ferner enthält bei einer weiteren bevorzugten Weiterbildung der Erfindung enthält der Mikroprozessor einen zweiten Taktgenerator, dessen Taktfrequenz niedriger ist als die Taktfrequenz des ersten Taktgenerators. In der Betriebsart "SLEEP" des Mikroprozessors wird der erste Taktgenerator abgeschaltet und mittels des zweiten Taktgenerators die Flüssigkristallanzeige dadurch in Betrieb gehalten, indem die Datensignale in den Registerstellen des Ringregisters beibehalten werden und dieselben im Takt der Taktfrequenz des zweiten Taktgenerators auf die Treiberstufen geschaltet werden. In diesem Ruhezustand des Mikroprozessors ist dessen Stromverbrauch wesentlich reduziert.
  • Schließlich ist bei einer besonders bevorzugten Ausführungsform der Erfindung zur Erzeugung der die Rückelektroden- und Segmentelektroden-Impulsfolgen aufbauenden Spannungspegel eine geregelte Spannungsquelle vorgesehen, die eine die Temperaturabhängigkeit der Flüssigkristallanzeige kompensierende Ausgangsspannung liefert. Da hierdurch die an die Flüssigkristallanzeige anzulegenden Spannungspegel unabhängig von den Schwankungen der Versorgungsspannung sowie im Hinblick auf das Temperaturverhalten der Flüssigkristallanzeige temperaturkompensiert sind, wird in vorteilhafter Weise der Kontrast der Flüssigkristallanzeige konstant gehalten.
  • Die erfindungsgemäße Schaltungsanordnung zum Betrieb einer Flüssigkristallanzeige wird nachstehend anhand eines Ausführungsbeispieles unter Bezugnahme auf die Zeichnungen näher beschrieben. Es zeigt:
    • Figur 1
    ein Blockschaltbild einer erfindungsgemäßen Ausführungsform einer Schaltungsanordnung zum Betrieb einer Flüssigkristallanzeige,
    Figur 2
    ein Ausführungsbeispiel eines Layouts einer einzelnen Stelle einer Flüssigkristallanzeige sowie die Belegung der zugehörigen Schieberegisterstellen zur Ansteuerung im 2:1 bzw. 4:1-Zeitmultiplexbetrieb.
    Figur 3
    ein detailliertes Blockschaltbild der erfindungsgemäßen Ausführungsform gemäß Figur 1,
    Figur 4
    ein Blockschaltbild der ersten Schnittstelle der erfindungsgemäßen Ausführungsform gemäß Figur 3,
    Figur 5
    ein Blockschaltbild der zweiten Schnittstelle der erfindungsgemäßen Ausführungsform gemäß Figur 3 und
    Figur 6
    ein Blockschaltbild der Schieberegisteranordnung der erfindungsgemäßen Ausführungsform gemäß Figur 3.
  • In den Zeichnungen sind einander entsprechende Teile mit den gleichen Bezugszeichen versehen.
  • Zur Verdeutlichung des erfindungsgemäßen Prinzips der autonomen Datenhaltung dient das Blockschaltbild der Figur 1 eines Ausführungsbeispieles des Erfindungsgegenstandes, wobei zwecks besserer Übersichtlichkeit eine einfache Darstellung gewählt wurde. Hiernach empfängt eine erste Schnittstelle P1 bzw. eine zweite Schnittstelle P2 von einem Mikroprozessor über eine Datenleitung 10 die in einer Flüssigkristallanzeige LCD darzustellende Daten bzw. Steuerdaten. Die Flüssigkristallanzeige LCD ist aus 16 Segmentelektroden sowie aus vier Rückelektroden aufgebaut. Demnach sind zur Ansteuerung der Segmentelektroden 16 Treiberstufen TS1 bis TS16 erforderlich. Diese Treiberstufen erzeugen in Abhängigkeit der ihnen zugeführten Impulsmuster die Segmentelektroden-Impulsfolgen zur Ansteuerung der Elektroden. Diese den Segmentelektroden-Impulsfolgen entsprechenden Impulsmuster sind in einem 4-Bit-Schieberegister 2 mit 16 Stufen gespeichert. Das Schieberegister 2 arbeitet hierbei als Ringregister, indem die Daten der letzten Registerstelle zur Ansteuerung des 16. Segmentes über eine Datenleitung wieder in die erste Stufe geschoben werden können. Sollen demzufolge über eine gewisse Zeitdauer immer die gleichen Informationen zur Anzeige gebracht werden, sendet der Mikroprozessor 1 ein entsprechendes. Steuersignal 1 "MASK", das veranlaßt, daß die alten Daten über die erste Schnittstelle P1 wieder in das Schieberegister 2 geschoben werden. Ferner gibt es Fälle, wo nicht der Inhalt jeder Registerstelle zu ändern ist, um eine neue Information anzuzeigen. Daher werden von der Schnittstelle P1 nur die Inhalte solcher Registerstellen aktualisiert, deren zugeordneten Segmentelektroden zur aktuell darzustellenden Infomation erforderlich sind, während die Daten in den übrigen Registers teilen durch das Schieberegister 2 durchgeschoben werden. Die zweite Schnittstelle P2 erzeugt die Rückelektroden-Impulsmuster und führt sie sowohl dem Schieberegister 2 als auch den Rückelektroden der Flüssigkristallanzeige LCD zu.
  • Im folgenden soll im Zusammenhang mit der Tabelle der Figur 2 die Datenbelegung des Schieberegisters 2 gemäß der Figur 1 erläutert werden. Hierbei zeigt die Tabelle gemäß der Figur 2 zwei Beispiele eines Layouts einer Anzeigestelle für die Ansteuerung im Multiplex-Verfahren mit einer Multiplexrate von 2:1 bzw. 4:1. Dort ist in der erste Spalte die Multiplexrate bezeichnet, in der zweiten bzw. dritten Spalte sind die Layouts der Segment- bzw. der Rückelektroden dargestellt und in den restlichen Spalten erfolgt die Zuordnung der Rückelektroden zu den Bildpunkten der entsprechenden Segmentelektroden, wobei beim 2:1-Multiplexverfahren zwei Rückelektroden R1 und R2 und vier Segmentelektroden SEG1, ..., SEG4 mit jeweils zwei Bildpunkten (a,b), (f,g), (e,c) und (d,DP) aufgeführt sind, während beim 4: 1-Multiplexverfahren vier Rückelektroden R1, ..., R4 und zwei Segmentelektroden SEG1 und SEG2 mit jeweils vier Bildpunkten (a,c,b,DP) und (f,e,g,d) vorgesehen sind.
  • Die Segmentdaten werden als Nibbel, also als vier zusammenhängende Bitstellen, wie aus der Figur 1 ersichtlich ist, in das Schieberegister 2 seriell übertragen. Jedes Nibbel enthält also die Daten, die den von jeder Treiberstufe zu erzeugenden Segementelektroden-Impulsfolgen entspricht, wobei jedes Bit einer anderen Rückelektrode zugeordnet ist. Mit einer im 4:1-Zeitmultiplexverfahren betriebenen 8-Segmentanzeige gemäß der Tabelle in Figur 2 können daher maximal 64 Segmente über 16 Treiberstufen angesteuert werden. Ist beispielsweise die Ziffer "3" anzuzeigen, so hat das erste Nibbel die Form "1110" und das zweite Nibbel die Form "0011". Im 2;1-Multiplexverfahren werden jedoch dagegen nur die ersten beiden Bitstellen eines Nibbels belegt, wie es ebenfalls aus der Tabelle der Figur 2 zu ersehen ist. In diesem Falle werden jedoch die Bits doppelt übertragen, so daß hierdurch die Rückelektroden-Zeitperiode halbiert ist, wodurch die effektive Impulsfolgenfrequenz für die Rückelektroden verdoppelt wird. Die grundlegenden Rückelektroden-Impulssignale sind daher die gleichen wie im 4:1-Zeitmultiplexverfahren. Somit entfällt eine spezielle Erzeugung von Rückelektroden-Impulsformen im 2:1-Zeitmultiplexverfahren.
  • Die Figur 3 zeigt das Ausführungsbeispiel der Erfindung gemäß Figur 1 in einer detallierten Darstellung eines Blockschaltbildes. Hiernach ist mit der Bezugsziffer 1 ein 4-Bit-Mikroprozessor bezeichnet, der einen Taktgenerator 11 zur Takterzeugung enthält, beispielsweise mit einer Taktfrequenz von 1 MHz. Die Datenausgabe DA dieses Mikroprozessors 1 erfolgt über eine Busleitung 10 zur ersten Schnittstelle P1 und zur zweiten Schnittstelle P2 zu deren Dateneingängen DE, während über den Taktausgang TA des Mikroprozessors 1 die Taktimpulse über eine Taktleitung 11 zu den Takteingängen TE dieser beiden Schnittstellen P1 bzw. P2 geleitet werden. Über diese Busleitung 10 werden sowohl die Steuerdaten als auch die eigentlichen Segmentdaten übertragen. Die Segmentdaten nimmt die erste Schnittstelle P1 auf, während die Steuerdaten, beispielsweise die Multiplexrate, die zweite Schnittstelle P2 aufnimmt. Nach entsprechender Verarbeitung der Segmentdaten durch die erste Schnittstelle P1 werden die aufbereiteten Daten über die Leitung 12a einem Schieberegister 2 zugeführt. Ebenso werden die das Schieberegister 2 steuernden Taktimpulse von der ersten Schnittstelle P1 erzeugt und über eine Taktleitung 13 dem Schieberegister 2 zugeführt. Das Schieberegister 2 ist demjenigen entsprechend Figur 1 ausgeführt, ist also ein 16-stufiges 4-Bit-Register und arbeitet als Ringregister, indem die Daten der letzten Stufe über eine Leitung 12b zur ersten Schnittstelle P1 zurückgeführt werden, damit diese diese Daten in die erste Registerstelle bei vorliegen entsprechender Steuerdaten schieben kann. Diese Steuerdaten werden über eine Leitung 15 von der zweiten Schnittstelle P2 an die erste Schnittstelle P1 geleitet. Die zweite Schnittstelle P2 enthält einen Dekoder P22 zur Dekodierung der Steuerdaten, die anschließend außer zur ersten Schnittstelle P1 auch zu einem Pulsgenerator 3 geleitet werden. Dieser Pulsgenerator 3 erzeugt in Abhängigkeit der softwaremäßig gewählten Multiplexrate eine Impulsfolge, die bis auf die Pegelhöhe der Rückelektroden-Impulsfolge entspricht. Die Anpassung an die den Rückelektroden entsprechende Pegelhöhe führt der dem Impulsgenerator 3 nachgeschalteten Pegelwandler 7 aus. Die die Rückelektroden-Impulsfolgen BP1 bis BP4 liefernde Ausgänge dieses Pegelwandlers 7 sind über vier Leitungen 17 mit den die Rückelektroden steuernden Treiberstufen TB1 bis TB4 verbunden. Die von dem Pegelwandler 7 erzeugten Rückelektroden-Impulsfolgen BP1 bis BP4 werden gleichzeitig über vier weitere Leitungen 17a dem Schieberegister 2 zugeführt. Die den Segmentelektroden-Impulsfolgen entsprechende Daten sind in den Registerstellen des Schieberegisters 2 gespeichert und werden über 16 Leitungen 14, die mit SS1, ..., SS16 bezeichnet sind, jeweils den Treiberstufen TS1 bis TS16 der Segmentelektroden zugeführt. Diese Segmenttreiberstrufen TS1 bis TS16 als auch die Treiberstufen TB1 bis TB4 für die Rückelektroden erzeugen die Segmentelektroden-Impulsfolgen als auch die Rückelektroden-Impulsfolgen zur direkten Ansteuerung der Segmentelektroden bzw. der Rückelektroden. Diese Treiberstufen werden in der Betriebsart "SLEEP" des Mikroprozessors über die Leitung 19 mit einem Taktsignal versorgt, das von einem Taktgenerator 4, der gleichzeitig eine Frequenzteilerstufe enthält, erzeugt wird. Hierzu wird der Taktgenerator 4 von einem Kristalloszillator 5, der mit einer Frequenz von 32 kHz schwingt, über die beiden Leitungen 18a und 18b versorgt. Ferner werden die Treiberstufen TS1, ..., TS16 bzw. TB1, ..., TB4 mit einer die Temperaturabhängigkeit der Flüssigkristallanzeige kompensierende Spannung Ureg versorgt. Diese kompensierte Spannung Ureg wird von einer Spannungsquelle 6 erzeugt, wobei diese Spannung Ureg auch eine Spannungsverdopplerschaltung 8 sowie einer Spannungsverdreifacherschaltung 9 zugeführt wird. Die von diesen Einheiten 8 bzw. 9 erzeugte Dopplerspannung Udop bzw. Tripplerspannung Utrip wird über die Leitung 21 bzw. 22 ebenfalls den Treiberstufen TS1 bis TS16 bzw. TB1 bis TB4 zugeführt. Ferner wird die Tripplerspannung Utrip auch dem Pegelwandler 7 und dem Schieberegister 2 über eine der Leitungen 17a zugeführt.
  • Die schon im Zusammenhang mit der Figur 1 beschriebene autonome Datenhaltung erfolgt auch während der Betriebsart "SLEEP" des Mikroprozessors 1, in der dessen Taktgenerator 11 abgeschaltet ist und der Taktgenerator 4 mit der Frequenzteilerstufe die Taktversorgung der Schaltung übernimmt. Hiernach bleiben die in den Registerstellen des Schieberegisters 2 gespeicherten Daten stehen, es werden also in dieser Zeit weder Daten in das Schieberegister 2 geschoben, noch die in dem als Ringregister arbeitenden Schieberegister 2 gespeicherten Daten durchgeschoben. Die Taktfrequenz des zweiten Taktgenerators 4 dient lediglich dazu, die in den Registerstellen des Schieberegisters 2 stehenden Daten auf dessen Ausgänge SS1 bis SS16 zu schalten. Schaltet nun der Mikroprozessor nach einer Datenübertragung in die Betriebsart "SLEEP", bleiben die anzuzeigenden Daten auf der Flüssigkristallanzeige LCD erhalten, während der Stromverbrauch durch die niedrigere Frequenz verringert wird.
  • Die Spannungspegel für die Rückelektroden-Impulsfolgen sind wegen der geregelten Spannungsquelle 6 unabhängig von der Versorgungsspannung. Ferner ergibt sich zusammen mit der Temperaturkompensation ein konstanter Kontrast der Flüssigkristallanzeige LCD.
  • Das Ausführungsbeispiel gemäß Figur 3 ist mit den in der punktgestrichelten Umrandung gezeichneten Schaltungselementen als integrierter Schaltkreis ausgeführt.
  • Die Figur 4 zeigt einen schematischen Aufbau der ersten Schnittstelle P1, die aus einer Takterzeugungseinheit P11 und einem Multiplexer P12 aufgebaut ist. Die Takterzeugungseinheit P11 erzeugt die Taktimpulse für das Schieberegister 2, die über die Leitung 13 diesem zugeführt werden. Über die Leitung 11 werden die Taktimpulse des Mikroprozessors sowohl der Impulserzeugungseinheit P11 als auch dem Multiplexer P12 zugeführt. Über die Leitungen 15 wird sowohl ein Reset-Impuls als auch das Steuersignal "MASK" dem Multiplexer zugeführt. Die an dem Eingang DE anliegenden 4-Bit-Daten D1 bis D4 werden über vier Leitungen 10 dem Multiplexer P12 zugeführt und auf zwei Leitungen 12a gemultiplext. Am Ausgang DA stehen somit zwei Datensignale DA1 und DA2 zur Verfügung, die dem Schieberegister 2 gemäß Figur 6 zugeführt werden, wobei dieses Schieberegister physikalisch als 2 Bit-Schieberegister aufgebaut ist. Schließlich werden dem Multiplexer P12 über zwei Leitungen 12b der Inhalt der letzten Stufe des Schieberegisters 2 als Datensignal S16A1 und S16A2 zugeführt.
  • In Figur 5 ist die zweite Schnittstelle P2 gemäß der Figur 3 detaillierter dargestellt, wobei mit den Bezugszeichen P22 und P23 ein Eingangsspeicher bzw. der Dekoder bezeichnet ist. Dem Dateneingang DE des Eingangsspeichers P23 werden über die Leitung 10 die 4 Bit-Steuerdaten C1 bis C4 zugeführt. Der Eingangsspeicher P23 kann beispielsweise aus vier D-Flipflops aufgebaut sein. Die Eingangsdaten werden über eine Leitung 15a dem Dekoder P22 zugeführt. Ferner werden der Eingangsspeicher P23 als auch der Dekoder P22 über eine Taktleitung 19 mit dem Takt versorgt. Schließlich stehen am Ausgang DA über die Leitungen 15 die dekodierten Steuerdaten zur Verfügung. Hierbei wird über eine erste Leitung ein Rücksetzsignal R gesendet, das auch an den Eingangsspeicher P23 weitergeleitet wird, an einer zweiten Leitung ist das Steuersignal "MASK" erzeugt, während über die restlichen vier Leitungen Steuersignale MUX1 bis MUX4 anstehen, wobei diese Steuersignale die Betriebsart für die Flüssigkristallanzeige LCD bestimmen. Dies kann sowohl eine direkte Ansteuerung der Flüssigkristallanzeige als auch eine Ansteuerung im 2:1-, 3:1- bzw. 4:1-Multiplexverfahren sein. Das Steuersignal "MASK" wird dann gesendet, wenn ein Inhalt einer Registerstelle des Schieberegisters 2 nicht erzeugt werden muß, sondern der alte Inhalt wieder in das Schieberegister 2 geschoben werden kann.
  • Die Figur 6 zeigt ein Ausführungsbeispiel des Schieberegisters 2 gemäß der Figur 3. Dieses Schieberegister 2 besteht aus Doppel-D-Flipflops D1 bis D16 mit jeweils dem Dateneingang D1 bzw. D2. Den beiden Dateneingängen des ersten Flipflops D1 werden über zwei Leitung 12a die vom Multiplexer erzeugten Datensignale DA1 bzw. DA2 zugeführt. Über zwei Leitungen 13 werden dem Takteingang TE der Flipflops zwei zueinander inverse Taktsignale zugeführt. Jedes D-Flipflop weist vier Ausgänge Q1 bis Q4 auf, wobei die Ausgänge Q1 und Q2 mit den beiden Dateneingängen D1 und D2 des nachfolgenden D-Flipflops verbunden sind. Die beiden Ausgänge Q1 und Q2 des letzten D-Flipflops D16 führen über die beiden Leitungen 12b die Dateninhalte S16A1 bzw. S16A2 der letzten Registerstelle des Schieberegisters 2 der Schnittstelle P1 gemäß der Figur 3 zu, womit die Ringstruktur des Schieberegisters 2 verwirklicht ist. Die Ausgänge Q1 bis Q4 der D-Flipflops sind jeweils über eine Drain-Source-Strecke eines Feldeffekttransistors mit dem Eingang I eines Pegelwandlers PW verbunden. Die jeweils zu einem D-Flipflop D1 bis D16 gehörenden vier Feldeffekttransistoren sind mit TD1 bis TD16 bezeichnet. Die Gate-Elektroden der zum gleichen Ausgang eines D-Flipflops gehörenden Feldeffekttransistors jeder Transistorengruppe TD1 bis TD16 sind verbunden und werden über vier Leitungen 17a mit den von dem Pegelwandler 7 erzeugten Rückelektroden-Impulsfolgen BP1 bis BP4 versorgt. Die Pegelwandler PW1 bis PW16 werden zusätzlich mit der Tripplerspannung Utrip versorgt. An den Ausgängen 0 dieser Pegelwandler sind die den Segmentelektroden-Impulsfolgen entsprechenden Impulsmuster abgreifbar und werden über die Leitungen SS1 bis SS16 den Treiberstufen TS1 bis TS16 zugeführt.
  • Mit dem dargestellten erfindungsgemäßen Ausführungsbeispiel lassen sich also bis zu 64 Segmente ansteuern, wobei die Segmentdaten auch in der Ruhestellung des Mikroprozessors (Betriebsart "SLEEP") angezeigt werden. Diese Betriebsart ermöglicht eine Reduzierung des Stromverbrauchs bei gleichzeitiger vorteilhafter Speicherung der Segmentdaten in einem als Ringregisters ausgebildeten Schieberegister, so daß hierdurch ein Speicher, beispielsweise ein Schreib-Lese-Speicher (RAM) entfällt. Auch ist kein Dekodierschaltkreis, beispielsweise ein programmierbares logisches Feld (PLA), notwendig, da die Segmentdaten softwaremäßig im Mikroprozessor dekodiert werden. Ebenso softwaremäßig erfolgt die Auswahl der Zeitmultiplexrate, so daß die Schaltung ohne Änderung der Hardware an verschiedene Layouts von Flüssigkristallanzeigen anpaßbar ist.
  • Ferner gewährleistet eine temperaturkompensiert Regelspannung zur Erzeugung der Spannungspegel für die Rückelektroden- und Segmentelektroden-Impulsfolgen eine Unabhängigkeit von der Versorgungsspannung, die deshalb zwischen 1,2 V und 5 V schwanken kann, ohne eine Einbuße an Kontrast für die Flüssigkristallanzeige zu erleiden.
  • Schließlich kann die erfindungsgemäße Schaltungsanordnung bezüglich der anzusteuernden Segmentelektroden einfach erweitert werden, indem die Anzahl der Stufen des Schieberegisters erhöht und gegebenenfalls die Software angepaßt wird.

Claims (5)

  1. Schaltungsanordnung mit einem einen ersten Taktgenerator (11) aufweisenden Mikroprozessor (1) zum Betrieb einer Flüssigkristallanzeige (LCD) im Zeitschrittmultiplexverfahren, die wenigstens eine Rückelektrode und mehrere Segmentelektroden aufweist, wobei jeder Rückelektrode eine Rückelektroden-Impulsfolge zugeordnet ist, für jede mögliche Kombination von Bildpunkten auf einer Segmentelektrode eine Segmentelektroden-Impulsfolge vorgegeben ist und alle Impulsfolgen periodisch Taktintervalle übereinstimmender Länge und Zahl aufweisen, mit Treiberstufen (TS1, ..., TS16) für die Segmentelektroden, die in Abhängigkeit von den der Schaltungsanordnung zugeführten Datensignalen die Segmentelektroden-Impulsfolgen erzeugen und mit einer Schieberegisteranordnung (2), die die zugeführten Datensignale speichert, wobei die Schieberegisteranordnung (2) eine Stufenzahl aufweist, die der Zahl der Segmentelektroden entspricht, dadurch gekennzeichnet, daß der Mikroprozessor (1) über eine erste Schnittstelle (P1) die Datensignale der Schieberegisteranordnung (2) zuführt, daß die die Datensignale speichernde Schieberegisteranordnung (2) als Ringregister ausgebildet ist, indem die Daten der letzten Stufe über eine Leitung (126) zur ersten Schnittstelle zurückgeführt werden, daß jede Registerstelle der Schieberegisteranordnung (2) eindeutig einer Segmentelektrode zugeordnet ist, daß der Mikroprozessor (1) über eine zweite Schnittstelle (P2) Steuerdaten, insbesondere die Zeitmultiplex-Rate festlegenden Daten einem Dekoder (P22) zuführt, daß der Dekoder (P22) die dekodierten Steuerdaten an die erste Schnittstelle und an einen Pulsgenerator (3) weiterleitet, der eine Impulsfolge erzeugt, die bis auf die Pegelhöhe der Rückelektroden-Impulsfolge entspricht, daß zur Erzeugung der Segmentelektroden-Impulsfolgen entsprechend den Inhalten der Registerstellen der Schieberegisteranordnung (2) jede Treiberstufe (TS1, ..., TS16) mit der von dem Pulsgenerator (3) erzeugten Impulsfolge versorgt wird.
  2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die für die erste und zweite Schnittstelle (P1, P2) zu übertragenden Daten in zeitlich aufeinanderfolgenden Taktschritten der von dem ersten Taktgenerator (11) erzeugten Taktfrequenz über einen einzigen Datenkanal (10) übertragen werden.
  3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Aktualisierung der darzustellenden Information auf der Flüssigkristallanzeige (LCD) dadurch erfolgt, indem nur die Inhalte solcher Registerstellen des Ringregisters (2) aktualisiert werden, deren zugeordneten Segmentelektroden zur aktuell darzustellenden Information erforderlich sind und daß die Datensignale in den übrigen Registerstellen durch das Ringregister (2) bis zu ihren alten Stellen durchgeschoben werden.
  4. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß beim Übergang in die Betriebsart "SLEEP" des Mikroprozessors (1) der erste Taktgenerator (11) abgeschaltet wird und daß mittels eines zweiten Taktgenerators (4), dessen Taktfrequenz niedriger ist als die Taktfrequenz des ersten Taktgenerators (11), die Flüssigkristallanzeige (LCD) dadurch in Betrieb gehalten wird, indem die Datensignale in den Registerstellen des Ringregisters (2) beibehalten werden und im Takt der Taktfrequenz des zweiten Taktgenerators (4) dieselben auf die Treiberstufen (TS1, ..., TS 16) geschaltet werden.
  5. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß zur Erzeugung der die Rückelektroden- und Segmentelektroden-Impulsfolgen aufbauenden Spannungspegel eine geregelte Spannungsquelle (6) vorgesehen ist, die eine die Temperaturabhängigkeit der Flüssigkristallanzeige (LCD) kompensierende Ausgangsspannung (Ureg) liefert.
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