EP1064682A1 - Dram-zellenanordnung und verfahren zu deren herstellung - Google Patents

Dram-zellenanordnung und verfahren zu deren herstellung

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Publication number
EP1064682A1
EP1064682A1 EP99916756A EP99916756A EP1064682A1 EP 1064682 A1 EP1064682 A1 EP 1064682A1 EP 99916756 A EP99916756 A EP 99916756A EP 99916756 A EP99916756 A EP 99916756A EP 1064682 A1 EP1064682 A1 EP 1064682A1
Authority
EP
European Patent Office
Prior art keywords
word line
adjacent
trenches
sta
produced
Prior art date
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Ceased
Application number
EP99916756A
Other languages
English (en)
French (fr)
Inventor
Bernd Goebel
Eve Marie Martin
Emmerich Bertagnolli
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1064682A1 publication Critical patent/EP1064682A1/de
Ceased legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/906—Dram with capacitor electrodes used for accessing, e.g. bit line is capacitor plate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/907—Folded bit line dram configuration

Definitions

  • the invention relates to a DRAM cell arrangement in which a storage capacitor is connected between a selection transistor and a bit line, and to a method for producing the same.
  • An em transistor memory cell comprises a selection transistor and a storage capacitor.
  • the information is stored in the form of an electrical charge in the storage capacitor, which represents a logical quantity, 0 or 1. By controlling the selection transistor via a word line, this information can be read out via a bit line.
  • a first source / drain region of the selection transistor is connected to the storage capacitor and a second source / drain region of the selection transistor is connected to the bit line.
  • a gate electrode of the selection transistor is connected to the word line (see, e.g., S.M. Sze Semiconductor Devices, AT&T Bell Laboratories, Murray Hill, New Jersey 1985, page 487, Figure 18a).
  • both the selection transistor and the storage capacitor were implemented as planar components. From the 4MB ⁇ t-Spe ⁇ chergenerat ⁇ on a further area 2 reduction by a three-dimensional arrangement of the selection transistor and storage capacitor.
  • German DR 195 19 160 C1 has proposed a DRAM cell arrangement in which the storage capacitor is produced above the selection transistor and the bit line is buried in the substrate. Since the storage capacitor is produced on a surface of the substrate, capacitor dielectrics with high dielectric constants can be used.
  • a disadvantage of this D.RAM cell arrangement is that the bit line is buried in the substrate. First, it is difficult to make a buried bit line with low electrical resistance. On the other hand, ⁇ -particles that arise in the substrate cause changes in the charge of the bit line, which can lead to a falsification of the information.
  • each memory cell comprises a protrusion-like semiconductor structure which is surrounded in a ring shape by a gate electrode.
  • the memory cells are in relation to a word line 3 direction diagonally offset from each other.
  • the storage capacitor includes the first source / drain region, a portion of a whole area deposited Kondensatordielektri ⁇ Kums and a portion of the bit line.
  • the first source / drain region, a channel region and a second source / drain region of the selection transistor are arranged one above the other in layers.
  • the invention is based on the problem of specifying a DRAM cell arrangement in which a storage capacitor is connected between a selection transistor and a bit line and which can be produced with a higher packing density than in the prior art. Furthermore, a manufacturing method for such a DRAM cell arrangement is to be specified.
  • a memory cell of a DRAM cell arrangement comprises a vertical selection transistor which is formed on a first edge of a projection-like semiconductor structure.
  • the semiconductor structure comprises at least a first source / drain region and a channel region of the selection transistor arranged underneath. At least in the region of the channel region, the first flank of the semiconductor structure is provided with a gate dielectric, which is adjoined by a gate electrode.
  • the gate electrode is electrically connected to a first word line.
  • An element is arranged between the channel region and a second word line, which element prevents the selection transistor from being driven by the second word line.
  • the element, which prevents the selection transistor from being driven by the word line arranged on the element borders on at least part of a second flank opposite the first flank 4 of the semiconductor structure.
  • the element achieves a high packing density of the DRAM cell arrangement, since the second word line, which does not drive the selection transistor, may be arranged on the semiconductor structure provided with the element.
  • the first source / drain region is electrically connected to a first capacitor electrode of a storage capacitor.
  • a second capacitor electrode of the capacitor which is arranged above the first capacitor electrode, is electrically connected to a bit line which runs transversely to the first word line.
  • a capacitor dielectric is arranged between the first capacitor electrode and the second capacitor electrode.
  • a memory cell of a DRAM cell arrangement according to the invention can be produced with an area of 4F 2 .
  • the gate electrode is part of the first word line and the first word line runs along the first flank of the semiconductor structure. Two word lines adjacent to each other adjoin the same memory cell, but only one of the two word lines drives the selection transistor associated with the memory cell.
  • the element that prevents the selection transistor from being driven by the word line arranged on the element can be designed as a channel stop region within the semiconductor structure. Since the element which prevents the selection transistor from being driven by the word line arranged on the element is part of the semiconductor structure, the packing density is particularly high.
  • the channel stop region is doped with the same conductivity type as the channel region, but has a higher dopant concentration. It can be produced by oblique implantation of the semiconductor structure. Alternatively, the channel stop region can be generated by diffusion of dopant from an auxiliary material, which is then removed again.
  • the channel stop region can also be part of a doped layer of the semiconductor structure 5. If the layer is doped with a first conductivity type, the channel region is generated in this case by, for example, oblique implantation of the doped layer with ions doping from a second conductivity type opposite to the first conductivity type. This will make a
  • the doped layer counter-doped with the effect that it has a lower dopant concentration of the first conductivity type than the rest of the doped layer. This part of the layer then acts as a channel region, while the rest of the doped layer acts as a channel stop region.
  • the element which prevents the selection transistor from being driven by the word line arranged on the element can also comprise insulating material, e.g. is structured in a spacer-shaped manner by deposition and etching or is produced by thermal oxidation of the part of the second flank of the semiconductor structure.
  • a dimension of the element which is perpendicular to the second flank of the semiconductor structure and which prevents the selection transistor from being driven by the word line arranged on the element is less than F.
  • the DRAM cell arrangement with folded bit lines.
  • folded bit lines in order to read out the information from the selection transistor, the signal of the associated bit line is compared with the signal of an adjacent bit line.
  • the word line, via which the selection transistor is driven, must not be connected to any selection transistor which is connected to the adjacent bit line.
  • interference and signal background which are very similar for the very close together bit lines, can be almost eliminated. This is very advantageous because the signal that has to be evaluated on the bit line becomes smaller and smaller as the structure size is reduced.
  • word line trenches which run essentially parallel to one another are produced and separate semiconductor structures from one another. Two different word lines each run along the word line trench. Gate electrodes are part of the word lines.
  • the elements which prevent the selection transistors from being driven by the word lines arranged on the elements, from memory cells adjacent along a first of the word line trenches, alternately adjoin a first edge of the first word line trench and a second edge of an adjacent second word line trench on. Every second of the memory cells adjacent along the first word line trench are connected to the first word line, while the remaining of the memory cells adjacent to the first word line trench are connected to the second word line.
  • the first word line, via which the selection transistor which is connected to the bit line is driven is not connected to a selection transistor which is connected to a bit line adjacent to the bit line.
  • channel stop areas generated by the oblique implantation are used for the elements, it can be implanted with the aid of masks first in one direction and then in another direction.
  • Elements which prevent the selection transistors from being driven by the word lines arranged on the elements from memory cells adjacent along the bit line can, for example, all of the word line trench are generated either adjacent to first edges or all adjacent to second edges.
  • a third possibility is to connect second source / drain regions produced along the bottoms of the word line trenches to the channel region via buried contacts.
  • the channel region is arranged in a well of the substrate which is doped of the same conductivity type as the substrate.
  • the second source / drain regions are connected to the potential via the substrate.
  • An advantage is that the channel regions are also connected to the substrate and are thus kept at a fixed potential.
  • narrow trenches are created within the word line trenches, which cut through the second source / drain regions and extend into the well.
  • the narrow trenches are filled with conductive material at least to such an extent that the second source / drain regions adjoin the conductive material.
  • the narrow trenches filled with the conductive material form the buried contacts. It is advantageous to create doped connection regions adjacent to the narrow trenches in order to prevent a Schottky transition between the buried contacts and the trough. This can be done by implantation. Alternatively, a material from which dopant can be diffused is used for the conductive material. In this case, a tempering step diffuses out dopant of the same conductivity type as that of the substrate.
  • the semiconductor structures to be produced i.e. to produce a first auxiliary layer made of a first material above the substrate or over the first source / drain regions and a second auxiliary layer made of a second material, which can be selectively etched to the first material.
  • the second source / drain areas are made by implanting the bottoms of the
  • Word line trench created A gate dielectric that can be selectively etched to the second material is applied to the surfaces of the 12 word line trenches created. After the word lines have been created, exposed parts of the gate dielectric are selectively removed from the second auxiliary layer, as a result of which the bottoms of the word line trenches are partially exposed.
  • the second auxiliary layer protects the first auxiliary layer.
  • the narrow trenches are then produced selectively for the first material by etching the substrate.
  • the second auxiliary layer is removed and the first auxiliary layer protects the substrate or the first source / drain regions. When deposition and etching back of conductive material to produce the buried contacts, the first auxiliary layer protects parts of the semiconductor structures lying below it.
  • first source / drain regions are preferably produced before the first auxiliary layer is produced. Alternatively, they are generated after removal of the first auxiliary layer.
  • first source / drain regions serve as first capacitor electrodes of the storage capacitors.
  • the first capacitor electrodes are produced from a more conductive material than the first source / drain regions.
  • the first capacitor electrodes directly adjoin the first source / drain regions or are connected to the first source / drain regions via contacts.
  • the contacts of the 13 most source / drain regions are self-aligned, ie without using masks to be adjusted, adjacent to the first source / drain regions.
  • a first layer of insulating material and a second layer of a third material which can be selectively etched to the insulating material, are produced over the first source / drain regions and before the word line trenches are produced.
  • insulating material is deposited and planarized until the second layer is exposed. Exposed parts of the second layer are removed with the aid of a strip-shaped mask, the strips of which run transversely to the word line trench and cover the memory cells.
  • the exposed parts of the second layer are removed without a mask. Subsequently, further insulating material is deposited and planarized until the second layer is exposed. After this process step, there is a planar surface, on which both the insulating material and remaining parts of the second layer adjoin. These parts are arranged above the first source / drain regions. The remaining parts of the second layer are then selectively removed to form the insulating material. This creates depressions above the first source / drain regions. The depressions are displaced downward by etching insulating material until the first source / drain regions are exposed. By depositing, planarizing and etching conductive material, contacts to the first source / drain areas are created in the recesses in a self-adjusted manner.
  • the first auxiliary layer is produced on the second layer.
  • the second capacitor electrode is part of the bit line.
  • the bit line is produced from a more conductive material than the second capacitor electrode.
  • the second capacitor electrode is not part of the bit lines, but adjoins the bit lines or is connected to it via a contact.
  • FIG. 1 shows a cross section through a first substrate after a first doped layer, a second doped layer, a third doped layer, a first mask and isolation trench have been produced.
  • FIG. 2a shows a cross section perpendicular to the cross section from FIG. 1 after a second mask, word line trench, first insulating structures, first source / dram regions, channel regions and second source / drain regions have been produced.
  • Figure 2b shows the cross section of Figure 1 after the process steps of Figure 2a.
  • FIG. 3 shows the cross section from FIG. 2a after channel stop regions, a gate dielectric, gate electrodes, word lines, a second insulating structure and contacts have been produced.
  • FIG. 4a shows the cross section from FIG. 3 after first capacitor electrodes, a capacitor dielectric, second capacitor electrodes and bit lines have been produced.
  • FIG. 4b shows the cross section from FIG. 2b after the process steps from FIG. 4a.
  • FIG. 5 shows a cross section through a second substrate, after a first doped layer, a second doped layer (not shown), a third doped layer (not shown), a first layer, a second layer, with the aid of a first
  • Isolation trench mask (not shown), word line trench, semiconductor structures, first source / dram regions, channel regions and second source / drain regions were generated.
  • the cross section runs parallel to the isolation trench.
  • FIG. 6 shows the cross section from FIG. 5 after channel stop regions, a gate dielectric, gate electrodes, word lines, a second insulating structure, contacts, first capacitor electrodes, a capacitor dielectric, second capacitor electrodes and bit lines have been generated.
  • FIG. 7 shows a cross section through a third substrate, after a first doped layer, using a first mask, isolation trench (not shown), a second mask, word line trench, first insulating structures (not shown), semiconductor structures, first source / drain Areas, channel areas, second source / drain areas, channel stop areas, a gate dielectric, gate electrodes and word lines were generated.
  • the cross section runs parallel to the isolation trench.
  • FIG. 8 shows a cross section through a fourth substrate after a first doped layer, a second doped layer and strip-shaped doped regions have been produced.
  • the cross section is perpendicular to the stripes of the stripe-shaped areas.
  • FIG. 9a shows a cross section perpendicular to the cross section from FIG. 8 after a mask, word line trench, 16 channel stop areas, a gate dielectric, gate electrodes, word lines, an insulating structure, contacts, first capacitor electrodes, a capacitor dielectric, second capacitor electrodes and bit lines were generated.
  • FIG. 9b shows the cross section from FIG. 8 after the process steps from FIG. 9a.
  • FIG. 10 shows a cross section through a fifth substrate after strip-shaped doped regions, a first auxiliary layer, a second auxiliary layer, a mask, word line trenches, semiconductor structures, first source / drain regions, channel regions and second source / drain regions were.
  • the cross section runs parallel to the strip-shaped areas.
  • Figure 11 shows the cross section of Figure 10, after channel stop regions, a gate dielectric, gate electrode, word lines and spacers were formed, the mask was removed and a part of the bottoms of the wordline ⁇ tung-trench were uncovered.
  • FIG. 12 shows the cross section from FIG. 11 after narrow trenches, buried contacts and doped connection regions have been produced.
  • FIG. 13 shows the cross section from FIG. 12 after an insulating structure, contacts, first capacitor electrodes, a capacitor dielectric, second capacitor electrodes and bit lines have been produced.
  • FIG. 14 shows a cross section through a sixth substrate, after a doped layer, isolation trenches, a first part of a grid-shaped region, a first
  • Mask word line trench (shown in FIG. 15a), semiconductor structures, first source / drain 17 regions, channel regions, second source / drain regions, a second portion of gitterformigen area and he generated ⁇ ste insulating structures.
  • the cross section runs parallel to the word line trenches.
  • FIG. 15a shows a cross section perpendicular to the cross section from FIG. 14, after channel stop regions, a gate dielectric, gate electrodes, word lines, a second insulating structure, contacts, first
  • Capacitor electrodes, a capacitor dielectric, second capacitor electrodes and bit lines were generated.
  • FIG. 15b shows the cross section from FIG. 14 after the process steps from FIG. 15a.
  • the p-doped silicon is contains and whose dopant concentration is about 10 15 cm -3 amounts.
  • An approximately 500 nm thick first n-doped layer Sla, an approximately 300 nm thick second p-doped layer S2a and an approximately 150 nm thick third n-doped layer S3a are produced on the first substrate la by epitaxy ( see Fig. 1).
  • the Dotierstoffkon- concentrations of the first doped layer and the third doped layer Sl S3a be approximately 5x ⁇ Q 20 cm -3, the dopant concentration of the second doped layer S2a is ca. 3xl0, 7 cm-3.
  • S1O2 is deposited to a thickness of approximately 200 nm and structured in the form of a strip by means of a photolithographic method (see FIG. 1).
  • CHF3 + O2 for example, is suitable as an etchant for structuring.
  • Silicon is then etched to a depth of approx. 700 nm with, for example, HBr + NF3 + He + O2, so that isolation trenches Gla 18 stand (see Figure 1).
  • the isolation trenches are approx. 500nm wide and have a distance of approx. 500nm from each other.
  • S1O2 is deposited with a thickness of approx. 500 nm using a TEOS method and planarized by chemical mechanical polishing until the third doped layer S3a is exposed.
  • the first mask Mla is removed.
  • S1O2 is deposited to a thickness of approximately 100 nm and structured in the form of a strip by means of a photolithographic process.
  • the stripes of the second mask M2a run perpendicular to the stripes of the first mask Mla.
  • Remaining S1O2 in the isolation trench Gla form the first insulating structures Ila. Silicon is then etched to a depth of approximately 600 nm, which results in word line trenches GWa (see FIGS. 2a and 2b).
  • the isolation trenches Gla are deeper than the word line trenches GWa.
  • the word line trenches GWa are approximately 500 nm wide and have a spacing of approximately 750 nm from one another.
  • the isolation trenches Gla and the word line trenches GWa the first substrate la results in cuboid semiconductor structures STa. Remaining parts of the third doped layer S3a are arranged in the semiconductor structures STa and serve as first source / drain regions S / Dla.
  • Remaining parts of the second doped layer S2a are arranged in the semiconductor structures STa and serve as channel regions KAa. Parts of the first doped layer Sla lying under the channel regions KAa serve as second source / drain regions S / D2a.
  • Each semiconductor structure STa is part of a vertical selection transistor.
  • the word line trenches GWa are also formed in parts of second edges
  • the dopant concentration of the channel stop regions Ca is approximately 10 19 c / w ⁇ 3.
  • the channel stop regions Ca are p-doped.
  • gate dielectric GDa is generated by thermal oxidation.
  • in-situ doped polysilicon is deposited to a thickness of approx. 150 nm and with e.g. C2Fg + O2 etched back approx. 200 nm deep.
  • the word lines thus arise in the form of spacers adjacent to the first flanks and the second flanks of the word line trenches GWa.
  • Parts of the word lines which adjoin the parts of the first edges and the second edges of the word line trenches GWa in the region of the channel regions KAa and to which no channel stop regions Ca adjoin act as gate electrodes GAa of selection transistors (see FIG. 3).
  • a second insulating structure I2a is produced, which covers the selection transistors by depositing SiO 2 in a thickness of approximately 500 nm and planarizing by chemical mechanical polishing.
  • the first source / drain regions S / Dla are exposed by means of a photolithographic method.
  • CHF3 + O2 is suitable as an etchant.
  • tungsten is deposited in a thickness of approximately 400 nm and etched back with, for example, SF Q (see FIG. 3).
  • titanium nitride is deposited to a thickness of approximately 20 nm.
  • platinum is deposited to a thickness of approx. 200 nm.
  • Platinum with, for example, CI2 + ⁇ 2 is etched by means of a photolithographic process to produce first capacitor electrodes Pia which are separated from one another.
  • DJ DJ C ⁇ CL O, rt P- cn ⁇ tr O ⁇ tr ⁇ P ⁇ ⁇ P- ⁇ PJ 3 tv 3 rt L_l. tr P. ⁇ ⁇ tr ⁇ co PP er tr ⁇ DJ 1 3 3 rt PJ ⁇ rt co ⁇ PJ ⁇ ⁇ 3 P ⁇ ⁇ g uq 3 tr 3 CO rt DJ: o DJ DJ P- et P Cl Ct co ⁇ 3 P- co P- PJ ⁇ 3 O P- - P- er rt P 3 3 ⁇ rt ⁇ ⁇ Pl DJ P uq rt P- 3 rt P PJ z
  • the channel stop regions Cc are p-doped.
  • gate dielectric GDc is generated by thermal oxidation.
  • m of a thickness of approximately 400 nm and scratching back m-type n-doped polysilicon one word line is generated in each case in the word line trench GWc.
  • Parts of the word lines which adjoin the first flanks of the word line trenches GWc in the region of the channel regions KAc act as gate electrodes GAc of selection transistors (see FIG. 7).
  • a second insulating structure, contacts, first capacitor electrodes, a capacitor dielectric, second capacitor electrodes and bit lines are then produced analogously to the first exemplary embodiment.
  • a starting material is ld a fourth substrate, the p-doped silicon containing and whose dopant concentration is about 10 15 cm -3 amounts.
  • Epitaxy a 500 nm thick first n-doped layer Sld is generated. An approximately 450 nm-thick second p-doped layer S2d is produced by epitaxy.
  • the dopant concentration of the first doped layer Sld is approximately 5 ⁇ 10 20 cm ⁇ 3 .
  • the dopant concentration of the second doped layer S2d is approximately 5x10 17 cm "3 .
  • strip-shaped doped regions are formed by implantation in the second doped layer S2d
  • the strip-shaped regions GEd are approx. 100 nm deep and their dopant concentration is approx. 5cl0 20 cm ⁇ 3 .
  • the strip-shaped regions GEd are n-doped.
  • the dopant of the strip-shaped doped regions GEd is activated by tempering. 24 .2
  • a mask M2d analogous to the second mask M2a and word line trench GWd are generated analogously to the first exemplary embodiment. Since no isolation trenches are produced, strip-shaped semiconductor structures STd arise between the word line trenches GWd.
  • the word line trenches GWd run across the strip-shaped doped regions GEd.
  • the word line trenches GWd cut through the strip-shaped regions GEd.
  • the stripe-shaped doped regions GEd result in first source / drain regions S / Dld with rectangular cross sections.
  • the word line trenches GWd are transversely implanted adjacent to the first flanks Channel stop areas Cd generated.
  • the second mask made of photoresist is removed.
  • a strip-shaped third mask made of photoresist which covers every second strip-shaped region GEd that was not covered by the second mask made of photoresist, the word line trenches GWd channel stop regions Cd are produced adjacent to second flanks .
  • a part of the channel stop regions Cd adjoin parts of the first flanks and the second flanks of the word line trenches GWd, these parts being arranged between first source / drain regions S / Dld which are adjacent along a word line trench GWd. This part of the channel stop regions Cd prevents channels from forming between the first source / drain regions S / Dld channels adjacent along the word line trenches GWd.
  • Each semiconductor structure STd comprises adjacent memory cells along a word line trench GWd. The memory cells adjacent along the word line trench GWd are separated from one another by the part of the channel stop regions Cd described above.
  • Parts of the second doped layer S2d which are arranged below the first source / drain regions S / Dl, serve as channel regions KAd. In the area of the canal areas KAd 25 alternately border the channel stop regions Cd either on the first edges or on the second edges of the word line trenches GWd.
  • a gate dielectric GDd, gate electrodes GAd, word lines, an insulating structure I2d, contacts Kd, first capacitor electrodes Pld, a capacitor dielectric KDd, second capacitor electrodes P2d and bit lines Bd are then produced analogously to the first exemplary embodiment (see FIGS. 9a and 9b).
  • a starting material is a fifth substrate le
  • An approximately 1 ⁇ m deep p-doped well We is produced by implantation (see FIG. 10).
  • the dopant concentration of the tub We is approx. 10 17 cm ⁇ 3 .
  • stripe-shaped doped regions are generated.
  • a first auxiliary layer H1 is produced by depositing SiC> 2 m with a thickness of approx. 100 nm.
  • a second auxiliary layer H2 is produced by depositing m situ doped polysilicon with a thickness of approximately 100 nm.
  • a thickness of approximately 100 nm is deposited and structured.
  • the first auxiliary layer H1 and the second auxiliary layer H2 are also structured.
  • Word etching trenches GWe are produced by etching silicon selectively to S1O2 using the mask M2e, as in the first exemplary embodiment (see FIG. 10).
  • First source / drain regions S / Dle arise from the stripe-shaped doped regions.
  • Strip-shaped semiconductor structures STe are formed between the word line trenches GWe.
  • SiC> 2 is deposited to a thickness of approximately 50 nm and etched back, where ⁇ protective spacers (not shown) form GWe on the flanks of the word line trenches. The protective spacers protect the flanks of the word line trenches GWe during the subsequent implantation of the bottoms of the word line trenches GWe.
  • the second source / drain regions S / D2e are approximately 100 nm deep and their dopant concentration is approximately 5 ⁇ 10 20 cm ⁇ 3 . They are n-doped. Your Do ⁇ animal material is activated by heat. The protective spacers are removed again using HF as an etchant.
  • channel stop regions Ce, a gate dielectric GDe, gate electrodes GAe and word lines are generated.
  • SiO 2 is deposited to a thickness of approx. 50 nm and etched back to a depth of approx. 400 nm, which creates spacers Sp adjacent to the word lines.
  • the mask M2e and parts of the gate dielectric GDe arranged on the bottoms of the word line trenches GWe are removed (see FIG. 11).
  • the second auxiliary layer H2 protects the first auxiliary layer Hl.
  • HBr + NF3 + He + O2 is suitable as an etchant.
  • the second auxiliary layer H2 is removed.
  • the first auxiliary layer Hl protects the semiconductor structures STe.
  • An implantation with p-doping ions creates doped connection areas A adjacent to the bottoms of the narrow trenches GS within the tub We, the dopant concentration of which is approximately 5 ⁇ 10 ⁇ 19 cm ⁇ 3 .
  • An insulating structure 12e contacts Ke, first capacitor electrodes Ple, a capacitor dielectric KDe, second capacitor electrodes P2e and bit lines Be are then produced analogously to the first exemplary embodiment (see FIG. 13).
  • a starting material is a sixth substrate 1f, which contains p-doped silicon and whose dopant concentration is approximately 10 15 cm 3 .
  • a trough Wf is generated analogously to the fifth exemplary embodiment.
  • An implantation with n-doping ions creates an approximately 100 nm deep doped layer over the entire surface.
  • the dopant concentration of the doped layer is approx.
  • the dopant of the doped layer is activated by annealing.
  • isolation trenches Gif are created using a first mask (not shown).
  • a first mask (not shown).
  • protective spacers (not shown) are generated on the flanks of the isolation trench Gif.
  • the protective spacers protect the flanks of the isolation trench Gif during the subsequent implantation with n-doping ions.
  • First parts of a lattice-shaped doped region GGf. are formed along the bottom of the isolation trench GIF.
  • the first parts of the grid-shaped area GGf are strip-shaped and their vertical dimension is approximately 100 nm (see FIG. 14). Your dopant concentration is approx. 5xl0 20 cm ⁇ 3 .
  • the dopant of the first parts of the lattice-shaped region GGf is activated in a rapid step. 28
  • the isolati ⁇ onsgräben Gif are filled with SiO 2, and word line trench GWF generated with the aid of a second mask M2f, wherein the first in iso- lationsgräben IGf insulating structures Ilf arise.
  • First source / drain regions S / DLf which are parts of cuboid semiconductor structures STf, arise from the doped layer.
  • Parts of the trough Wf arranged below the first source / drain regions S / Dlf act as channel regions Kaf.
  • SiC> 2 is deposited to a thickness of approximately 50 nm and etched back.
  • the protective spacers protect flanks of the word line trenches GWf during the subsequent implantation with n-doping ions. This creates a second part of the lattice-shaped area GGf along the floors of the word line trench GWf, the dopant of which is activated by annealing.
  • the dopant concentration of the latticed doped region GGf is approximately 5 ⁇ 10 20 cm ⁇ 3 .
  • Below the channel regions KAF arranged parts of the gitterfor ⁇ -shaped doped region possibly act as a second source / drain regions S / D2f. The protective spacers are then removed.
  • channel stop regions Cf, a gate dielectric GDf, gate electrodes GAf, word lines, a second insulating structure I2f, contacts Kf, first capacitor electrodes Plf, a capacitor dielectric KDf, second capacitor electrodes P2f and bit lines Bf are generated (see FIG 15a and 15b).

Abstract

Ein Speicherkondensator ist zwischen einem ersten Source/Drain-Gebiet (S/D1a) eines vertikalen Auswahltransistors und einer Bitleitung (Ba) geschaltet. Da der Speicherkondensator und die Bitleitung (Ba) im wesentlichen oberhalb eines Substrats (1a) angeordnet sind, ist die Bitleitung (Ba) aus Materialien hoher elektrischer Leitfähigkeit herstellbar, und können für den Speicherkondensator Materialien mit hohen Dielektrizitätskonstanten eingesetzt werden. Mindestens das erste Source/Drain-Gebiet (S/D1a) und ein Kanalgebiet (KAa) sind Teile einer vorsprungsartigen Halbleiterstruktur (STa), die von mindestens zwei Flanken seitlich begrenzt wird. An den zwei Flanken können jeweils eine Wortleitung angeordnet sein. Zwischen dem Kanalgebiet (KAa) und einer der Wortleitungen ist ein Element (Ca) angeordnet, das die Ansteuerung des Auswahltransistors durch diese Wortleitung verhindert. Ein zweites Source/Drain-Gebiet (S/D2a) des Auswahltransistors ist im Substrat (1a) vergraben und ist z.B. Teil einer dotierten Schicht (S1a) oder eines gitterförmigen dotierten Gebiets oder ist über einen vergrabenen Kontakt mit dem Substrat (1a) verbunden. Eine Speicherzelle ist sowohl bei open Bitleitungen als auch bei folded Bitleitungen mit einer Fläche von 4F2 herstellbar.

Description

1 Beschreibung
DRAM-Zellenanordnung und Verfahren zu deren Herstellung.
Die Erfindung betrifft eine DRAM-Zellenanordnung, bei der ein Speicherkondensator zwischen einem Auswahltransistor und einer Bitleitung geschaltet ist, sowie ein Verfahren zu deren Herstellung.
In DRAM-Zellenanordnungen, d.h. Speιcherzellen-.Anordnungen mit dynamischem, wahlfreiem Zugriff, werden fast ausschließlich sog. Emtransistor-Speicherzellen eingesetzt. Eine Em- transistor-Speicherzelle umfaßt einen Auswahltransistor und einen Speicherkondensator . In dem Speicherkondensator ist die Information m Form einer elektrischen Ladung gespeichert, die eine logische Große, 0 oder 1, darstellt. Durch .An- steuerung des Auswahltransistors über eine Wortleitung kann diese Information über eine Bitleitung ausgelesen werden.
In der Regel werden ein erstes Source/Drain-Gebiet des Auswahltransistors mit dem Speicherkondensator und ein zweites Source/Dram-Gebiet des Auswahltransistors mit der Bitleitung verbunden. Eine Gateelektrode des Auswahltransistors ist mit der Wortleitung verbunden (vgl. z.B. S.M.Sze Semiconductor Devices, AT&T Bell Laboratories, Murray Hill, New Jersey 1985, Seite 487, Figur 18a) .
Da von Speichergeneration zu Speichergeneration die Speicherdichte zunimmt, muß die benotigte Flache der Emtransistor- Speicherzelle von Generation zu Generation reduziert werden. Da einer bloßen Reduktion von Abmessungen der Speicherzelle durch die minimale, in der jeweiligen Technologie herstellbare Strukturgroße F Grenzen gesetzt sind, ist dies auch mit einer Veränderung der Speicherzelle verbunden. So wurden bis zur IMBit-Generation sowohl der Auswahltransistor als auch der Speicherkondensator als planare Bauelemente realisiert. Ab der 4MBιt-Speιchergeneratιon mußte eine weitere Flachenre- 2 duzierung durch eine dreidimensionale Anordnung von Auswahltransistor und Speicherkondensator erfolgen.
Eine Möglichkeit besteht darin, den Speicherkondensator nicht planar, sondern in einem Graben zu realisieren (siehe z.B. K. Yamada et al. "A deep trenched Capacitor technology for 4 MBit DRAMs", Proc. Intern. Electronic Devices and Materials IEDM 85, Seite 702) .
Die Erzeugung eines solchen vergrabenen Speicherkondensators ist jedoch aufwendig. Auch können Kondensatordielektrika mit hohen Dielektrizitätskonstanten nicht verwendet werden, da ihre Abscheidung nur auf im wesentlichen planaren Flächen möglich ist.
In der deutschen Patentschrift 195 19 160 Cl ist eine DRAM- Zellenanordnung vorgeschlagen worden, bei der der Speicherkondensator über dem Auswahltransistor erzeugt wird und die Bitleitung im Substrat vergraben ist. Da der Speicherkonden- sator an einer Oberfläche des Substrats erzeugt wird, können Kondensatordielektrika mit hohen Dielektrizitätskonstanten verwendet werden. Nachteilig an dieser D.RAM-Zellenanordnung ist, daß die Bitleitung im Substrat vergraben ist. Zum einen ist es schwierig, eine vergrabene Bitleitung mit geringem elektrischem Widerstand herzustellen. Zum anderen verursachen α-Teilchen, die im Substrat entstehen, .Änderungen der Ladung der Bitleitung, was zu einer Verfälschung der Information führen kann.
In US 4 630 088 ist vorgeschlagen worden, den Speicherkondensator zwischen einem ersten Source/Drain-Gebiet des Auswahltransistors und der Bitleitung zu schalten. Auf diese Weise lassen sich sowohl die Bitleitung als auch der Speicherkondensator an einer Oberfläche eines Substrats realisieren. Je- de Speicherzelle umfaßt eine vorsprungsartige Halbleiterstruktur, die von einer Gateelektrode ringförmig umgeben wird. Die Speicherzellen sind bezüglich einer Wortleitungs- 3 richtung diagonal versetzt zueinander angeordnet. Der Speicherkondensator umfaßt das erste Source/Drain-Gebiet, einen Teil eines ganzflächig abgeschiedenen Kondensatordielektri¬ kums und einen Teil der Bitleitung. Das erste Source/Drain- Gebiet, ein Kanalgebiet und ein zweites Source/Drain-Gebiet des Auswahltransistors sind schichtartig übereinander angeordnet .
Der Erfindung liegt das Problem zugrunde, eine DRAM- Zellenanordnung anzugeben, bei der ein Speicherkondensator zwischen einem Auswahltransistor und einer Bitleitung geschaltet ist und die mit im Vergleich zum Stand der Technik erhöhter Packungsdichte herstellbar ist. Ferner soll ein Herstellungsverfahren für eine solche DRAM-Zellenanordnung ange- geben werden.
Dieses Problem wird gelöst durch eine DRAM-Zellenanordnung gemäß Anspruch 1 sowie ein Verfahren zu deren Herstellung gemäß Anspruch 10. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.
Eine Speicherzelle einer erfindungsgemäßen DRAM- Zellenanordnung umfaßt einen vertikalen Auswahltransistor, der an einer ersten Flanke einer vorsprungsartigen Halblei- terstruktur ausgebildet ist. Die Halbleiterstruktur umfaßt mindestens ein erstes Source/Drain-Gebiet und ein darunter angeordnetes Kanalgebiet des Auswahltransistors. Mindestens im Bereich des Kanalgebiets ist die erste Flanke der Halbleiterstruktur mit einem Gatedielektrikum versehen, an das eine Gateelektrode angrenzt. Die Gateelektrode ist mit einer ersten Wortleitung elektrisch verbunden. Zwischen dem Kanalgebiet und einer zweiten Wortleitung ist ein Element angeordnet, das die Ansteuerung des Auswahltransistors durch die zweite Wortleitung verhindert. Das Element, das die Ansteue- rung des Auswahltransistors durch die an dem Element angeordnete Wortleitung verhindert, grenzt an mindestens einen Teil einer zweiten, der ersten Flanke gegenüberliegenden Flanke 4 der Halbleiterstruktur an. Durch das Element wird eine hohe Packungsdichte der DRAM-Zellenanordnung erzielt, da die zweite Wortleitung, die den Auswahltransistor nicht ansteuert, an der mit dem Element versehenen Halbleiterstruktur angeordnet sein darf. Das erste Source/Drain-Gebiet ist mit einer ersten Kondensatorelektrode eines Speicherkondensators elektrisch verbunden. Eine zweite Kondensatorelektrode des Kondensators, die über der ersten Kondensatorelektrode angeordnet ist, ist mit einer Bitleitung, die quer zu der ersten Wortleitung ver- läuft, elektrisch verbunden. Zwischen der ersten Kondensatorelektrode und der zweiten Kondensatorelektrode ist ein Kondensatordielektrikum angeordnet. Eine Speicherzelle einer erfindungsgemäßen DRAM-Zellenanordnung läßt sich mit einer Fläche von 4F2 herstellen.
Zur Erhöhung der Packungsdichte ist es vorteilhaft, wenn die Gateelektrode Teil der ersten Wortleitung ist, und die erste Wortleitung entlang der ersten Flanke der Halbleiterstruktur verläuft. Jeweils zwei zueinander benachbarte Wortleitungen grenzen an dieselbe Speicherzelle an, aber nur eine der zwei Wortleitungen steuert den zur Speicherzelle zugehörigen Auswahltransistor an.
Das Element, das die Ansteuerung des Auswahltransistors durch die an dem Element angeordnete Wortleitung verhindert, kann als Channel-Stop-Gebiet innerhalb der Halbleiterstruktur ausgebildet sein. Da das Element, das die .Ansteuerung des Auswahltransistors durch die an dem Element angeordnete Wortleitung verhindert, ein Teil der Halbleiterstruktur ist, ist die Packungsdichte besonders groß. Das Channel-Stop-Gebiet ist vom selben Leitfähigkeitstyp wie das Kanalgebiet dotiert, hat aber eine höhere Dotierstoffkonzentration. Seine Erzeugung kann durch schräge Implantation der Halbleiterstruktur erfolgen. Alternativ kann das Channel-Stop-Gebiet durch Ausdiffu- sion von Dotierstoff eines Hilfsmaterials, das anschließend wieder entfernt wird, erzeugt werden. Das Channel-Stop-Gebiet kann auch Teil einer dotierten Schicht der Halbleiterstruktur 5 sein. Ist die Schicht von einem ersten Leitfahigkeitstyp dotiert, so wird m diesem Fall das Kanalgebiet durch z.B. schräge Implantation der dotierten Schicht mit von einem zweiten, zum ersten Leitfahigkeitstyp entgegengesetzten Leit- fahigkeitstyp dotierenden Ionen erzeugt. Dadurch wird ein
Teil der dotierten Schicht mit der Wirkung gegendotiert, daß er eine kleinere Dotierstoffkonzentration vom ersten Leitfahigkeitstyp als der Rest der dotierten Schicht aufweist. Dieser Teil der Schicht wirkt dann als Kanalgebiet, wahrend der Rest der dotierten Schicht als Channel-Stop-Gebiet wirkt.
Das Element, das die .Ansteuerung des Auswahltransistors durch die an dem Element angeordnete Wortleitung verhindert, kann auch isolierendes Material umfassen, das z.B. durch Abschei- den und Atzen spacerformig strukturiert wird oder durch thermische Oxidation des Teils der zweiten Flanke der Halbleiter- Struktur erzeugt wird.
Zur Erhöhung der Packungsdichte ist es vorteilhaft, wenn eine zur zweiten Flanke der Halbleiterstruktur senkrechte Abmessung des Elements, das die Ansteuerung des Auswahltransistors durch die an dem Element angeordnete Wortleitung verhindert, kleiner als F betragt.
Es ist vorteilhaft, die DRAM-Zellenanordnung mit folded Bit- leitungen auszubilden. Bei folded Bitleitungen wird zum Auslesen der Information des Auswahltransistors, das Signal der zugehörigen Bitleitung mit dem Signal einer benachbarten Bitleitung verglichen. Die Wortleitung, über die der Auswahl- transistor angesteuert wird, darf mit keinem Auswahltransistor, der mit der benachbarten Bitleitung verbunden ist, verbunden sein. Durch Verwendung von folded Bitleitungen können Störungen und Signaluntergrund, welche für die sehr dicht beiemanderliegenden Bitleitungen sehr ähnlich sind, nahezu eliminiert werden. Dies ist sehr vorteilhaft, da das Signal, welches an der Bitleitung ausgewertet werden muß, mit Reduktion der Strukturgroße immer kleiner wird. Zur Erzeugung von folded Bitleitungen werden im wesentlichen parallel zueinander verlaufende Wortleitungs-Graben erzeugt, die Halbleiterstrukturen voneinander trennen. Entlang der Wortleitungs-Graben verlaufen jeweils zwei verschiedene Wortleitungen. Gateelektroden sind Teile der Wortleitungen. Die Elemente, die die Ansteuerung der Auswahltransistoren durch die an den Elementen angeordneten Wortleitungen verhindern, von entlang eines ersten der Wortleitungs-Graben benachbarten Speicherzellen, grenzen alternierend an eine erste Flanke des ersten Wortleitungs-Grabens und an eine zweite Flanke eines benachbarten zweiten Wortleitungs-Grabens an. Jede zweite der entlang des ersten Wortleitungs-Grabens benachbarten Speicherzellen sind mit der ersten Wortleitung verbunden, wahrend die übrigen der entlang des ersten Wortleitungs-Grabens benachbarten Speicherzellen mit der zweiten Wortleitung verbunden sind. Dadurch ist die erste Wortleitung, über die der Auswahltransistor, der mit der Bitleitung verbunden ist, angesteuert wird, mit keinem Auswahltransistor verbunden, der mit einer der Bitleitung benachbarten Bitleitung verbunden ist.
Werden für die Elemente durch schräge Implantation erzeugte Channel-Stop-Gebiete eingesetzt, so kann mit Hilfe von Masken zunächst in eine Richtung und dann in eine andere Richtung implantiert werden.
Elemente, die die Ansteuerung der Auswahltransistoren durch die an den Elementen angeordneten Wortleitungen verhindern, von entlang der Bitleitung benachbarten Speicherzellen können z.B. alle entweder angrenzend an erste Flanken oder alle angrenzend an zweite Flanken der Wortleitungs-Graben erzeugt werden.
Zur Erzeugung der Wortleitungen liegt es im Rahmen der Erfindung, mit Hilfe einer streifenformigen Maske die Wortleitungs-Graben zu erzeugen. Dazu wird ein Substrat selektiv zur Lü J !\> IY> P1 P> cn o Uπ o CJi o Cπ
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11 Bei der Verwendung von folded Bitleitungen besteht eine dritte Möglichkeit darin, entlang der Böden der Wortleitungs- Graben erzeugte zweite Source/Drain-Gebiete über vergrabene Kontakte mit dem Kanalgebiet zu verbinden. Das Kanalgebiet ist in einer Wanne des Substrats angeordnet, die vom selben Leitfähigkeitstyp wie das Substrat dotiert ist. Dadurch werden die zweiten Source/Drain-Gebiete über das Substrat an das Potential angeschlossen. Ein Vorteil ist, daß auch die Kanalgebiete mit dem Substrat verbunden sind und so auf ein festes Potential gehalten werden. Zur Erzeugung der vergrabenen Kontakte werden innerhalb der Wortleitungs-Graben schmale Gräben erzeugt, die die zweiten Source/Drain-Gebiete durchtrennen und bis in die Wanne reichen. Die schmalen Gräben werden mit leitendem Material mindestens soweit gefüllt, daß die zweiten Source/Drain-Gebiete an das leitende Material angrenzen. Die mit dem leitenden Material gefüllten schmalen Gräben bilden die vergrabenen Kontakte. Es ist vorteilhaft, angrenzend an die schmalen Gräben dotierte .Anschlußgebiete zu erzeugen um einen Schottky-Übergang zwischen den vergrabenen Kontakten und der Wanne zu verhindern. Dies kann durch Implantation erfolgen. Alternativ wird für das leitende Material ein Material verwendet, aus dem Dotierstoff ausdiffundiert werden kann. In diesem Fall wird durch einen Temperschritt Dotierstoff desselben Leitfähigkeitstyps wie das des Substrats ausdiffun- diert.
Es liegt im Rahmen der Erfindung, über den zu erzeugenden Halbleiterstrukturen, d.h. über dem Substrat oder über den ersten Source/Drain-Gebieten eine erste Hilfsschicht aus ei- nem ersten Material und darüber eine zweite Hilfsschicht aus einem zweiten Material, das selektiv zum ersten Material ätzbar ist, zu erzeugen. Die Wortleitungs-Graben und - falls vorgesehen - die Isolationsgräben durchtrennen die erste Hilfsschicht und die zweite Hilfsschicht. Die zweiten Sour- ce/Drain-Gebiete werden durch Implantation der Böden der
Wortleitungs-Graben erzeugt. Ein Gatedielektrikum, das selektiv zum zweiten Material ätzbar ist, wird an Flächen der 12 Wortleitungs-Graben erzeugt. Nach Erzeugung der Wortleitungen werden freiliegende Teile des Gatedielektrikums selektiv zur zweiten Hilfsschicht entfernt, wodurch die Böden der Wortleitungs-Graben teilweise freigelegt werden. Die zweite Hilfs- Schicht schützt dabei die erste Hilfsschicht. Anschließend werden die schmalen Gräben durch Ätzen des Substrats selektiv zum ersten Material erzeugt. Dabei wird die zweite Hilfsschicht entfernt, und die erste Hilfsschicht schützt das Substrat oder die ersten Source/Drain-Gebiete. Beim Abscheiden und Rückätzen von leitendem Material zur Erzeugung der vergrabenen Kontakte schützt die erste Hilfsschicht unter ihr liegende Teile der Halbleiterstrukturen. Um Kurzschlüsse zwischen den vergrabenen Kontakten und den Wortleitungen zu vermeiden, ist es vorteilhaft, nach Erzeugung der Wortleitungen isolierendes Material konform abzuscheiden und rückzuätzen, wobei auch Teile des Gatedielektrikums entfernt werden, bis Teile der Böden der Wortleitungs-Graben freigelegt werden. Auf diese Weise entstehen angrenzend an die Wortleitungen kleine Schutzspacer aus isolierendem Material. Die ersten Source/Drain-Gebiete werden vorzugsweise vor Erzeugung der ersten Hilfsschicht erzeugt. Alternativ werden sie nach Entfernung der ersten Hilfsschicht erzeugt.
Es liegt im Rahmen der Erfindung, wenn die ersten Sour- ce/Drain-Gebiete als erste Kondensatorelektroden der Speicherkondensatoren dienen.
Zur Erhöhung der Kapazität des Kondensators ist es vorteilhaft, wenn die ersten Kondensatorelektroden aus einem besser leitenden Material erzeugt werden als die ersten Source/Drain-Gebiete. In diesem Fall grenzen die ersten Kondensatorelektroden direkt an die ersten Source/Drain-Gebiete an oder werden über Kontakte mit den ersten Source/Drain- Gebieten verbunden.
Zur Erhöhung der Packungsdichte und zur Verkleinerung des Prozeßaufwands ist es vorteilhaft, wenn die Kontakte der er- 13 sten Source/Drain-Gebiete selbstjustiert, d.h. ohne Verwendung von zu justierenden Masken, angrenzend an die ersten Source/Drain-Gebiete erzeugt werden. Dazu wird über den ersten Source/Drain-Gebieten und vor Erzeugung der Wortlei- tungs-Gräben eine erste Schicht aus isolierendem Material und eine zweite Schicht aus einem dritten Material, das selektiv zum isolierenden Material ätzbar ist, erzeugt. Nach Erzeugung der Gateelektroden wird isolierendes Material abgeschieden und planarisiert bis die zweite Schicht freigelegt wird. Freiliegende Teile der zweiten Schicht werden mit Hilfe einer streifenförmigen Maske, deren Streifen quer zu den Wortleitungs-Graben verlaufen und die Speicherzellen bedecken, entfernt. Sind die isolierenden Strukturen vorgesehen und werden diese nach Erzeugung der zweiten Schicht erzeugt, werden die freiliegenden Teile der zweiten Schicht ohne Maske entfernt. Anschließend wird weiteres isolierendes Material abgeschieden und planarisiert, bis die zweite Schicht freigelegt wird. Nach diesem Prozeßschritt liegt eine planare Oberfläche vor, an die sowohl das isolierende Material als auch übrigbleiben- de Teile der zweiten Schicht angrenzen. Diese Teile sind oberhalb der ersten Source/Drain-Gebiete angeordnet. Anschließend werden die übrigbleibenden Teile der zweiten Schicht selektiv zum isolierenden Material entfernt. Dadurch entstehen oberhalb der ersten Source/Drain-Gebiete Vertiefun- gen. Die Vertiefungen werden nach unten verlagert, indem isolierendes Material geätzt wird, bis die ersten Source/Drain- Gebiete freigelegt werden. Durch Abscheiden, Planarisieren und Ätzen von leitendem Material entstehen dadurch selbstjustiert in den Vertiefungen die Kontakte zu den ersten Sour- ce/Drain-Gebieten.
Sind die selbstjustierten Kontakte und die vergrabenen Kontakte vorgesehen, wird die erste Hilfsschicht auf der zweiten Schicht erzeugt.
Zur Prozeßvereinfachung ist es vorteilhaft, wenn die zweite Kondensatorelektrode Teil der Bitleitung ist. Zur Verkleine- 14 rung des Widerstands der Bitleitung ist es vorteilhaft, wenn die Bitleitung aus einem besser leitenden Material als die zweite Kondensatorelektrode erzeugt wird. In diesem Fall ist die zweite Kondensatorelektrode nicht Teil der Bitleitungen, sondern grenzt an die Bitleitungen an oder ist über einen Kontakt mit ihr verbunden.
Im folgenden werden Ausfuhrungsbeispiele der Erfindung, die in den Figuren dargestellt sind, naher erläutert.
Figur 1 zeigt einen Querschnitt durch ein erstes Substrat, nachdem eine erste dotierte Schicht, eine zweite dotierte Schicht, eine dritte dotierte Schicht, eine erste Maske und Isolationsgraben erzeugt wurden.
Figur 2a zeigt einen zum Querschnitt aus Figur 1 senkrechten Querschnitt, nachdem eine zweite Maske, Wortleitungs- Graben, erste isolierende Strukturen, erste Sour- ce/Dram-Gebiete, Kanalgebiete und zweite Sour- ce/Drain-Gebiete erzeugt wurden.
Figur 2b zeigt den Querschnitt aus Figur 1 nach den Prozeßschritten nach Figur 2a.
Figur 3 zeigt den Querschnitt aus Figur 2a, nachdem Channel- Stop-Gebiete, ein Gatedielektrikum, Gateelektroden, Wortleitungen, eine zweite isolierende Struktur und Kontakte erzeugt wurden.
Figur 4a zeigt den Querschnitt aus Figur 3, nachdem erste Kondensatorelektroden, ein Kondensatordielektrikum, zweite Kondensatorelektroden und Bitleitungen erzeugt wurden.
Figur 4b zeigt den Querschnitt aus Figur 2b nach den Prozeßschritten aus Figur 4a. 15 Figur 5 zeigt einen Querschnitt durch ein zweites Substrat, nachdem eine erste dotierte Schicht, eine zweite dotierte Schicht (nicht dargestellt) , eine dritte dotierte Schicht (nicht dargestellt) , eine erste Schicht, eine zweite Schicht, mit Hilfe einer ersten
Maske Isolationsgraben (nicht dargestellt) , Wortleitungs-Graben, Halbleiterstrukturen, erste Sour- ce/Dram-Gebiete, Kanalgebiete und zweite Source/Drain-Gebiete erzeugt wurden. Der Querschnitt ver- lauft parallel zu den Isolationsgraben.
Figur 6 zeigt den Querschnitt aus Figur 5, nachdem Channel- Stop-Gebiete, ein Gateαielektrikum, Gateelektroden, Wortleitungen, eine zweite isolierende Struktur, Kon- takte, erste Kondensatorelektroden, ein Kondensatordielektrikum, zweite Kondensatorelektroden und Bitleitungen erzeugt wurden.
Figur 7 zeigt einen Querschnitt durch ein drittes Substrat, nachdem eine erste dotierte Schicht, mit Hilfe einer ersten Maske Isolationsgraben (nicht dargestellt) , eine zweite Maske, Wortleitungs-Graben, erste isolierende Strukturen (nicht dargestellt) , Halbleiterstrukturen, erste Source/Drain-Gebiete, Kanalgebiete, zweite Source/Drain-Gebiete, Channel-Stop-Gebiete, ein Gatedielektπkum, Gateelektroden und Wortleitungen erzeugt wurden. Der Querschnitt verlauft parallel zu den Isolationsgraben.
Figur 8 zeigt einen Querschnitt durch ein viertes Substrat, nachdem eine erste dotierte Schicht, eine zweite dotierte Schicht und streifenformige dotierte Gebiete erzeugt wurden. Der Querschnitt verlauft senkrecht zu den Streifen der streifenformigen Gebiete.
Figur 9a zeigt einen zum Querschnitt aus Figur 8 senkrechten Querschnitt, nachdem eine Maske, Wortleitungs-Graben, 16 Channel-Stop-Gebiete, ein Gatedielektrikum, Gateelektroden, Wortleitungen, eine isolierende Struktur, Kontakte, erste Kondensatorelektroden, ein Kondensatordielektrikum, zweite Kondensatorelektroden und Bitleitungen erzeugt wurden.
Figur 9b zeigt den Querschnitt aus Figur 8 nach den Prozeßschritten aus Figur 9a.
Figur 10 zeigt einen Querschnitt durch ein fünftes Substrat, nachdem streifenförmige dotierte Gebiete, eine erste Hilfsschicht, eine zweite Hilfsschicht, eine Maske, Wortleitungs-Graben, Halbleiterstrukturen, erste Source/Drain-Gebiete, Kanalgebiete und zweite Sour- ce/Drain-Gebiete erzeugt wurden. Der Querschnitt verläuft parallel zu den streifenförmigen Gebieten.
Figur 11 zeigt den Querschnitt aus Figur 10, nachdem Channel- Stop-Gebiete, ein Gatedielektrikum, Gateelektroden, Wortleitungen und Spacer erzeugt wurden, die Maske entfernt wurde und ein Teil der Böden der Wortlei¬ tungs-Graben freigelegt wurden.
Figur 12 zeigt den Querschnitt aus Figur 11, nachdem schmale Gräben, vergrabene Kontakte und dotierte Anschlußgebiete erzeugt wurden.
Figur 13 zeigt den Querschnitt aus Figur 12, nachdem eine isolierende Struktur, Kontakte, erste Kondensatore- lektroden, ein Kondensatordielektrikum, zweite Kondensatorelektroden und Bitleitungen erzeugt wurden.
Figur 14 zeigt einen Querschnitt durch ein sechstes Substrat, nachdem eine dotierte Schicht, Isolationsgräben, ein erster Teil eines gitterförmigen Gebiets, eine erste
Maske, Wortleitungs-Graben (in Figur 15a dargestellt) , Halbleiterstrukturen, erste Source/Drain- 17 Gebiete, Kanalgebiete, zweite Source/Drain-Gebiete, ein zweiter Teil des gitterformigen Gebiets und er¬ ste isolierende Strukturen erzeugt wurden. Der Querschnitt verlauft parallel zu den Wortleitungs- Graben.
Figur 15a zeigt einen zum Querschnitt aus Figur 14 senkrechten Querschnitt, nachdem Channel-Stop-Gebiete, ein Gatedielektπkum, Gateelektroden, Wortleitungen, eine zweite isolierende Struktur, Kontakte, erste
Kondensatorelektroden, ein Kondensatordielektπkum, zweite Kondensatorelektroden und Bitleitungen erzeugt wurden.
Figur 15b zeigt den Querschnitt aus Figur 14 nach den Prozeßschritten aus Figur 15a.
Die Figuren sind nicht maßstabsgerecht.
In einem ersten Ausfuhrungsbeispiel ist ein Ausgangsmateπal ein erstes Substrat la, das p-dotiertes Silizium enthalt und dessen Dotierstoffkonzentration ca. 1015cm~3 betragt. Auf dem ersten Substrat la werden durch Epitaxie eine ca. 500 nm dik- ke erste n-dotierte Schicht Sla, eine ca. 300 nm dicke zweite p-dotierte Schicht S2a und eine ca. 150 nm dicke dritte n- dotierte Schicht S3a erzeugt (s. Fig. 1). Die Dotierstoffkon- zentrationen der ersten dotierten Schicht Sl und der dritten dotierten Schicht S3a betragen ca. 5x\Q20cm~3 Die Dotierstoffkonzentration der zweiten dotierten Schicht S2a betragt ca. 3xl0,7cm~3.
Zur Erzeugung einer ersten Maske Mla wird S1O2 in einer Dicke von ca. 200 nm abgeschieden und durch ein photolithographi- sches Verfahren streifenformig strukturiert (siehe Figur 1) . Als Ätzmittel für die Strukturierung ist z.B. CHF3 + O2 geeignet. Anschließend wird Silizium mit z.B. HBr + NF3 + He + O2 ca. 700 nm tief geatzt, wodurch Isolationsgraben Gla ent- 18 stehen (siehe Figur 1). Die Isolationsgraben sind ca. 500nm breit und weisen einen .Abstand von ca. 500nm voneinander auf.
Zum Auffüllen der Isolationsgraben Gla mit isolierendem Mate- rial wird S1O2 m einer Dicke von ca. 500 nm m einem TEOS- Verfahren abgeschieden und durch chemisch mechanisches Polieren planarisiert, bis die dritte dotierte Schicht S3a freigelegt wird. Dabei wird die erste Maske Mla entfernt. Zur Erzeugung einer zweiten Maske M2a wird S1O2 m einer Dicke von ca. 100 nm abgeschieden und durch ein photolithographisches Verfahren streifenformig strukturiert. Die Streifen der zweiten Maske M2a verlaufen senkrecht zu den Streifen der ersten Maske Mla. Bei der Strukturierung wird S1O2 mit z.B. CHF3+O2 ca. 600nm tief geatzt, wodurch S1O2 m Teilen der Isolations- graben Gla entfernt wird. Übrigbleibendes S1O2 m den Isolationsgraben Gla bilden erste isolierende Strukturen Ila. Anschließend wird Silizium ca. 600 nm tief geatzt, wodurch Wortleitungs-Graben GWa entstehen (siehe Figur 2a und 2b) . Die Isolationsgraben Gla sind tiefer als die Wortleitungs- Graben GWa. Die Wortleitungs-Graben GWa sind ca. 500nm breit und weisen einen .Abstand von ca. 750nm voneinander auf. Durch die Erzeugung der Isolationsgraben Gla und der Wortleitungs- Graben GWa entstehen aus dem ersten Substrat la quaderformige Halbleiterstrukturen STa. Übrigbleibende Teile der dritten dotierten Schicht S3a sind in den Halbleiterstrukturen STa angeordnet und dienen als erste Source/Drain-Gebiete S/Dla. Übrigbleibende Teile der zweiten dotieren Schicht S2a sind m den Halbleiterstrukturen STa angeordnet und dienen als Kanalgebiete KAa. Unter den Kanalgebieten KAa liegende Teile der ersten dotierten Schicht Sla dienen als zweite Source/Drain- Gebiete S/D2a. Jede Halbleiterstruktur STa ist Teil eines vertikalen Auswahltransistors.
Mit Hilfe einer streifenformigen dritten Maske aus Fotolack (nicht dargestellt), deren Streifen mindestens jedes zweite zwischen benachbarten Isolationsgraben Gla liegende Gebiet bedecken, werden durch schräge Implantation angrenzend an 19 Teile von ersten Flanken der Wortleitungs-Graben GWa Channel- Stop-Gebiete Ca erzeugt (siehe Figur 3; . Mit Hilfe einer zur dritten Maske komplementären vierten Maske aus Fotolack (nicht dargestellt) werden auch in Teilen von zweiten Flanken der Wortleitungs-Graben GWa Channel-Stop-Gebiete erzeugt. Die Dotierstoffkonzentration der Channel-Stop-Gebiete Ca beträgt ca. 1019c/w~3. Die Channel-Stop-Gebiete Ca sind p-dotiert.
.Anschließend wird durch thermische Oxidation ein ca. 10 nm dickes Gatedielektrikum GDa erzeugt. Zur Erzeugung von Wortleitungen wird in situ dotiertes Polysilizium in einer Dicke von ca. 150 nm abgeschieden und mit z.B. C2Fg + O2 ca. 200 nm tief rückgeätzt. Die Wortleitungen entstehen dadurch in Form von Spacern angrenzend an die ersten Flanken und die zweiten Flanken der Wortleitungs-Graben GWa. Teile der Wortleitungen, die im Bereich der Kanalgebiete KAa an die Teile der ersten Flanken und der zweiten Flanken der Wortleitungs-Graben GWa angrenzen, an die keine Channel-Stop-Gebiete Ca angrenzen, wirken als Gateelektroden GAa von Auswahltransistoren (siehe Figur 3) .
Zum Schutz der Auswahltransistoren wird eine zweite isolierende Struktur I2a erzeugt, die die Auswahltransistoren bedeckt, indem Siθ2 in einer Dicke von ca. 500 nm abgeschieden wird und durch chemisch mechanisches Polieren planarisiert wird. Durch ein photolithographisches Verfahren werden die ersten Source/Drain-Gebiete S/Dla freigelegt. Als Ätzmittel ist z.B. CHF3 + O2 geeignet. Zur Erzeugung von Kontakten Ka wird Wolfram in einer Dicke von ca. 400 nm abgeschieden und mit z.B. SFQ rückgeätzt (siehe Figur 3) .
Zur Erzeugung einer Diffusionsbarriere (nicht dargestellt) wird Titannitrid in einer Dicke von ca. 20 nm abgeschieden. Anschließend wird Platin in einer Dicke von ca. 200 nm abge- schieden. Zur Erzeugung von voneinander getrennten ersten Kondensatorelektroden Pia wird durch ein photolithographisches Verfahren Platin mit z.B. CI2 + ^2 geätzt. Die ersten ω M N> P1 P> cn o π O cn o cn
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23 Gebiete Cc betragt ca. 1019cm~3. Die Channel-Stop-Gebiete Cc sind p-dotiert.
.Anschließend wird durch thermische Oxidation ein ca. 10 nm dickes Gatedielektrikum GDc erzeugt. Durch Abscheiden m einer Dicke von ca. 400 nm und Ruckatzen von m situ n- dotiertem Polysilizium werden m den Wortleitungs-Graben GWc jeweils eine Wortleitung erzeugt. Teile der Wortleitungen, die im Bereich der Kanalgebiete KAc an die ersten Flanken der Wortleitungs-Graben GWc angrenzen, wirken als Gateelektroden GAc von Auswahltransistoren (siehe Figur 7) .
Anschließend werden analog wie im ersten Ausfuhrungsbeispiel eine zweite isolierende Struktur, Kontakte, erste Kondensato- relektroden, ein Kondensatordielektrikum, zweite Kondensatorelektroden und Bitleitungen erzeugt.
In einem vierten Ausfuhrungsbeispiel ist ein Ausgangsmaterial ein viertes Substrat ld, das p-dotiertes Silizium enthalt und dessen Dotierstoffkonzentration ca. 1015cm~3 betragt. Durch
Epitaxie wird eine 500 nm dicke erste n-dotierte Schicht Sld erzeugt. Darüber wird durch Epitaxie eine ca. 450 nm dicke zweite p-dotierte Schicht S2d erzeugt. Die Dotierstoffkonzentration der ersten dotierten Schicht Sld betragt ca. 5xl020cm~3. Die Dotierstoffkonzentration der zweiten dotierten Schicht S2d betragt ca. 5x1017 cm"3 .
Mit Hilfe einer streifenforrnigen ersten Maske (nicht dargestellt) aus Photolack werden durch Implantation m der zwei- ten dotierten Schicht S2d streifenformige dotierte Gebiete
GEd erzeugt (siehe Figur 8) . Die streifenforrnigen Gebiete GEd sind ca. 100 nm tief und deren Dotierstoffkonzentration betragt ca. 5cl020cm~3. Die streifenforrnigen Gebiete GEd sind n- dotiert. Durch eine Temperung wird der Dotierstoff der strei- fenforrnigen dotierten Gebiete GEd aktiviert. 24 .2nschließend werden analog wie im ersten Ausführungsbeispiel eine zur zweiten Maske M2a analoge Maske M2d und Wortleitungs-Graben GWd erzeugt. Da keine Isolationsgräben erzeugt werden, entstehen zwischen den Wortleitungs-Graben GWd strei- fenförmige Halbleiterstrukturen STd. Die Wortleitungs-Graben GWd verlaufen quer zu den streifenforrnigen dotierten Gebieten GEd. Die Wortleitungs-Graben GWd durchtrennen die streifen- förmigen Gebiete GEd. Dabei entstehen aus den streifenforrnigen dotierten Gebieten GEd erste Source/Drain-Gebiete S/Dld mit rechteckigen Querschnitten.
Mit Hilfe einer streifenforrnigen zweiten Maske aus Fotolack (nicht dargestellt) , deren Streifen parallel zu den streifen- förmigen Gebieten GEd verlaufen und die jedes zweite strei- fenförmige dotierte Gebiet GEd bedeckt, werden durch schräge Implantation angrenzend an die ersten Flanken der Wortleitungs-Graben GWd Channel-Stop-Gebiete Cd erzeugt. Die zweite Maske aus Fotolack wird entfernt. Mit Hilfe einer streifenforrnigen dritten Maske aus Fotolack (nicht dargestellt) , die jedes zweite streifenformige Gebiet GEd, das durch die zweite Maske aus Fotolack nicht bedeckt war, bedeckt, werden angrenzend an zweite Flanken der Wortleitungs-Graben GWd Channel- Stop-Gebiete Cd erzeugt. Ein Teil der Channel-Stop-Gebiete Cd grenzen an Teile der ersten Flanken und der zweiten Flanken der Wortleitungs-Graben GWd an, wobei diese Teile zwischen entlang eines Wortleitungs-Grabens GWd benachbarten ersten Source/Drain-Gebieten S/Dld angeordnet sind. Dieser Teil der Channel-Stop-Gebiete Cd verhindert, daß sich Kanäle zwischen den entlang der Wortleitungs-Graben GWd benachbarten ersten Source/Drain-Gebiete S/Dld Kanäle ausbilden. Jede Halbleiterstruktur STd umfaßt entlang eines Wortleitungs-Grabens GWd benachbarte Speicherzellen. Die entlang des Wortleitungs- Grabens GWd benachbarten Speicherzellen werden durch den oben beschriebenen Teil der Channel-Stop-Gebiete Cd voneinander getrennt. Teile der zweiten dotierten Schicht S2d, die unterhalb der ersten Source/Drain-Gebiete S/Dl angeordnet sind, dienen als Kanalgebiete KAd. Im Bereich der Kanalgebiete KAd 25 grenzen die Channel-Stop-Gebiete Cd alternierend entweder an die ersten Flanken oder an die zweiten Flanken der Wortleitungs-Graben GWd an.
Anschließend werden analog wie im ersten Ausfuhrungsbeispiel ein Gatedielektrikum GDd, Gateelektroden GAd, Wortleitungen, eine isolierende Struktur I2d, Kontakte Kd, erste Kondensatorelektroden Pld, ein Kondensatordielektrikum KDd, zweite Kondensatorelektroden P2d und Bitleitungen Bd erzeugt (vgl. Fi- gur 9a und 9b) .
In einem fünften Ausfuhrungsbeispiel ist ein Ausgangsmaterial ein fünftes Substrat le, das p-dotiertes Silizium enthalt und dessen Dotierstoffkonzentration ca. 1015cm~3 betragt. Durch Implantation wird eine ca. 1 um tiefe p-dotierte Wanne We erzeugt (siehe Figur 10) . Die Dotierstoffkonzentration der Wanne We betragt ca. 1017cm~3. .Analog wie im vierten Ausfuhrungsbeispiel werden streifenformige dotierte Gebiete erzeugt.
Durch Abscheiden von SiC>2 m einer Dicke von ca. 100 nm wird eine erste Hilfsschicht Hl erzeugt. Durch .Abscheiden von m situ dotiertem Polysilizium m einer Dicke von ca. 100 nm wird eine zweite Hilfsschicht H2 erzeugt. Wie im ersten Aus- fuhrungsbeispiel wird zur Erzeugung einer zur zweiten Maske M2a analogen Maske M2e Siθ2 m einer Dicke von ca. 100 nm abgeschieden und strukturiert. .Analog zur Maske M2e werden auch die erste Hilfsschicht Hl und die zweite Hilfsschicht H2 strukturiert.
Durch Atzen von Silizium selektiv zu S1O2 werden mit Hilfe der Maske M2e wie im ersten Ausführungsbeispiel Wortleitungs- Graben GWe erzeugt (siehe Figur 10) . Aus den streifenforrnigen dotierten Gebieten entstehen dabei erste Source/Drain-Gebiete S/Dle. Zwischen den Wortleitungs-Graben GWe entstehen strei- fenförmige Halbleiterstrukturen STe. 26 Zum Schutz der Flanken der Wortleitungs-Graben GWe wird SiC>2 in einer Dicke von ca. 50 nm abgeschieden und rückgeätzt, wo¬ durch Schutzspacer (nicht dargestellt) an den Flanken der Wortleitungs-Graben GWe entstehen. Die Schutzspacer schützen die Flanken der Wortleitungs-Graben GWe bei der nachfolgenden Implantation der Böden der Wortleitungs-Graben GWe. Dabei entstehen angrenzend an die Böden der Wortleitungs-Graben GWe zweite Source/Drain-Gebiete S/D2e. Die zweiten Source/Drain- Gebiete S/D2e sind ca. 100 nm tief und ihre Dotierstoffkon- zentration beträgt ca. 5xl020cm~3. Sie sind n-dotiert. Ihr Do¬ tierstoff wird durch Tempern aktiviert. Mit Hilfe von HF als Ätzmittel werden die Schutzspacer wieder entfernt.
.Analog wie im vierten Ausführungsbeispiel werden Channel- Stop-Gebiete Ce, ein Gatedielektrikum GDe, Gateelektroden GAe und Wortleitungen erzeugt. Anschließend wird Siθ2 in einer Dicke von ca. 50 nm abgeschieden und ca. 400nm tief rückgeätzt, wodurch angrenzend an die Wortleitungen Spacer Sp entstehen. Dabei werden die Maske M2e und an den Böden der Wort- leitungs-Gräben GWe angeordnete Teile des Gatedielektrikums GDe entfernt (siehe Figur 11). Die zweite Hilfsschicht H2 schützt dabei die erste Hilfsschicht Hl. Durch Ätzen von Si¬ lizium sind selektiv zu SiC>2 werden in den freiliegenden Teilen der Böden der Wortleitungs-Graben GWe ca. 300 nm tiefe schmale Gräben GS erzeugt. Als Ätzmittel ist z.B. HBr + NF3 + He + O2 geeignet. Dabei wird die zweite Hilfsschicht H2 entfernt. Die erste Hilfsschicht Hl schützt die Halbleiterstrukturen STe. Durch eine Implantation mit p-dotierenden Ionen werden angrenzend an Böden der schmalen Gräben GS dotierte .Anschlußgebiete A innerhalb der Wanne We erzeugt, deren Dotierstoffkonzentration ca. 5xl0~19cm~3 beträgt. Zur Erzeugung von vergrabenen Kontakten Kv, die die Anschlußgebiete A mit den zweiten Source/Drain-Gebieten S/D2e verbinden, wird Titan in einer Dicke von ca. 50 nm abgeschieden und getempert, so daß Titansilizid entsteht. Übrigbleibendes Titan wird anschließend mit z.B. NH3+H2O2 entfernt. Durch diese selektive 27 Silizierung werden Teile der Wortleitungen siliziert. Diese Teile bilden leitende Strukturen L (siehe Figur 12) .
Anschließend werden analog wie im ersten Ausfuhrungsbeispiel eine isolierende Struktur 12e, Kontakte Ke, erste Kondensatorelektroden Ple, ein Kondensatordielektrikum KDe, zweite Kondensatorelektroden P2e und Bitleitungen Be erzeugt (siehe Figur 13) . Teile der Wanne We, die sich unter den ersten Sour- ce/Dram-Gebieten S/Dle befinden, wirken als Kanalgebiete KAe.
In einem sechsten Ausfuhrungsbeispiel ist ein Ausgangsmateri- al ein sechstes Substrat lf, das p-dotiertes Silizium enthalt und dessen Dotierstoffkonzentration ca. 1015cm 3 betragt. Ana- log wie im fünften Ausfuhrungsbeispiel wird eine Wanne Wf erzeugt .
Durch Implantation mit n-dotierenden Ionen wird ganzflachig eine ca. 100 nm tiefe dotierte Schicht erzeugt. Die Dotier- stoffkonzentration der dotierten Schicht betragt ca.
5xl020cm"3. Der Dotierstoff der dotierten Schicht wird durch Tempern aktiviert.
.Analog wie im ersten Ausfuhrungsbeispiel werden Isolations- graben Gif mit Hilfe einer ersten Maske (nicht dargestellt) erzeugt. Durch Abscheiden von S1O2 in einer Dicke von ca. 50 nm und Ruckatzen werden Schutzspacer (nicht dargestellt) an Flanken der Isolationsgraben Gif erzeugt. Die Schutzspacer schützen die Flanken der Isolationsgraben Gif bei der nach- folgenden Implantation mit n-dotierenden Ionen. Dabei entstehen entlang der Boden der Isolationsgraben GIf erste Teile eines gitterformigen dotierten Gebiets GGf. Die ersten Teile des gitterformigen Gebiets GGf sind streifenformig und ihre vertikale Abmessung betragt ca. 100 nm (siehe Figur 14) . Ihre Dotierstoffkonzentration betragt ca. 5xl020cm~3. Durch einen
Temperschritt wird der Dotierstoff der ersten Teile des gitterformigen Gebiets GGf aktiviert. 28
.Analog wie im ersten Ausführungsbeispiel werden die Isolati¬ onsgräben Gif mit Siθ2 gefüllt und Wortleitungs-Graben GWf mit Hilfe einer zweiten Maske M2f erzeugt, wobei in den Iso- lationsgräben IGf erste isolierende Strukturen Ilf entstehen. Aus der dotierten Schicht entstehen erste Source/Drain- Gebiete S/Dlf, die Teile von quaderförmigen Halbleiterstrukturen STf sind. Unterhalb der ersten Source/Drain-Gebiete S/Dlf angeordnete Teile der Wanne Wf wirken als Kanalgebiete Kaf. Zur Erzeugung von Schutzspacern wird SiC>2 in einer Dicke von ca. 50 nm abgeschieden und rückgeätzt. Die Schutzspacer schützen Flanken der Wortleitungs-Graben GWf bei der nachfolgenden Implantation mit n-dotierenden Ionen. Dabei entsteht ein zweiter Teil des gitterformigen Gebiets GGf entlang der Böden der Wortleitungs-Graben GWf, dessen Dotierstoff durch Tempern aktiviert wird. Die Dotierstoffkonzentration des gitterformigen dotierten Gebiets GGf beträgt ca. 5xl020cm~3. Unterhalb der Kanalgebiete KAf angeordnete Teile der gitterfor¬ migen dotierten Gebiets GGf wirken als zweite Source/Drain- Gebiete S/D2f. Anschließend werden die Schutzspacer entfernt.
Analog wie im ersten Ausfuhrungsbeispiel werden Channel-Stop- Gebiete Cf, ein Gatedielektrikum GDf, Gateelektroden GAf, Wortleitungen, eine zweite isolierende Struktur I2f, Kontakte Kf, erste Kondensatorelektroden Plf, ein Kondensatordielektrikum KDf, zweite Kondensatorelektroden P2f und Bitleitungen Bf erzeugt (vgl. Figur 15a und 15b).
Es sind viele Variationen der Ausführungsbeispiele denkbar, die ebenfalls im Rahmen der Erfindung liegen. Insbesondere können die Abmessungen der beschriebenen Schichten, Gräben, Masken, Spacer, Gebiete und Strukturen nach Belieben an die jeweiligen Erfordernisse angepaßt werden. Dasselbe gilt auch für die vorgeschlagenen Dotierstoffkonzentrationen.
Merkmale der sechs Ausführungsbeispiele können miteinander kombiniert werden. Die im zweiten Ausführungsbeispiel be- 29 schriebene selbstjustierte Erzeugung der Kontakte ist auch auf das fünfte Ausführungsbeispiel anwendbar. Es müßte dann die erste Hilfsschicht über der zweiten Schicht erzeugt wer¬ den.

Claims

30Patentansprüche
1. DRAM-Zellenanordnung, - bei der eine vorsprungsartige Halbleiterstruktur (STa) vorgesehen ist, die seitlich von mindestens einer ersten Flanke und einer der ersten Flanke gegenüberliegenden zweiten Flanke begrenzt wird,
- bei der in der Halbleiterstruktur (STa) ein erstes Sour- ce/Drain-Gebiet (S/Dla) und darunter ein Kanalgebiet (KAa) mindestens eines vertikalen MOS-Transistors einer Speicherzelle angeordnet sind, die mindestens an die erste Flanke der Halbleiterstruktur (STa) angrenzen,
- bei der mindestens die erste Flanke der Halbleiterstruktur (STa) mindestens im Bereich des Kanalgebiets (KAa) des MOS- Transistors mit einem Gatedielektrikum (GDa) versehen ist, an das eine Gateelektrode (GAa) angrenzt, die mit einer ersten Wortleitung elektrisch verbunden ist,
- bei der zwischen dem Kanalgebiet (KAa) und einer zweiten Wortleitung ein Element angeordnet ist, das die Ansteuerung des MOS-Transistors durch die zweite Wortleitung verhindert und das an die zweite Flanke der Halbleiterstruktur (STa) angrenzt,
- bei der das erste Source/Drain-Gebiet (S/Dla) des MOS- Transistors mit einer ersten Kondensatorelektrode (Pia) eines Kondensators elektrisch verbunden ist,
- bei der über der ersten Kondensatorelektrode (Pia) ein Kondensatordielektrikum (KDa) und darüber eine zweite Kondensatorelektrode (P2a) des Kondensators angeordnet ist, die mit einer Bitleitung (Ba) , die quer zu der ersten Wortleitung verläuft, elektrisch verbunden ist.
2. DRAM-Zellenanordnung nach Anspruch 1,
- bei der das Element, das die Ansteuerung des MOS- Transistors durch die an dem Element angeordnete zweite Wortleitung verhindert, ein Channel-Stop-Gebiet (Ca) ist, das denselben Leitfähigkeitstyp wie das Kanalgebiet (KAa) aber 31 eine höhere Dotierstoffkonzentration als das Kanalgebiet (KAa) aufweist.
3. DRAM-Zellenanordnung nach einem der Ansprüche 1 bis 2, - bei der zwischen jeweils zwei zueinander benachbarte Halbleiterstrukturen (STa) ein Wortleitungs-Graben (G2a) angeordnet ist,
- bei der zwei Flanken der Wortleitungs-Graben (G2a) parallel zur ersten Flanke und zur zweiten Flanke der Halbleiterstruk- tur (STa) verlaufen,
- bei der entlang jeder der zwei Flanken des Wortleitungs- Grabens (G2a) jeweils eine der Wortleitungen verläuft,
- bei der die Elemente, die die Ansteuerung von MOS- Transistoren durch an den Elementen angeordnete Wortleitungen verhindern, von Speicherzellen, die entlang eines der Wortleitungs-Graben (GWa) zueinander benachbart sind, alternierend an eine zweite Flanke des Wortleitungs-Grabens (GWa) und an eine erste Flanke eines benachbarten Wortleitungs-Grabens (GWa) angrenzen, - bei der die Gateelektroden (GAa) von MOS-Transistoren von jeder zweiten der entlang des Wortleitungs-Grabens (GWa) benachbarten Speicherzellen mit der ersten Wortleitung verbunden sind,
- bei der die Gateelektroden (GAa) Teile der Wortleitungen sind.
4. DRAM-Zellenanordnung nach Anspruch 3,
- bei der die Elemente, die die Ansteuerung von MOS- Transistoren durch an den Elementen angeordnete Wortleitungen verhindern, von entlang der Bitleitung (Ba) benachbarten Speicherzellen, entweder alle angrenzend an erste Flanken oder alle an zweite Flanken der Wortleitungs-Graben (GWa) angeordnet sind.
5. DRAM-Zellenanordnung nach einem der Ansprüche 1 bis 2,
- bei der Wortleitungen in Wortleitungs-Graben (GWc) angeordnet sind, die Halbleiterstrukturen (STc) voneinander trennen, 32
- bei der entlang der Wortleitungs-Graben (GWc) jeweils eine Wortleitung verlauft,
- bei der die Elemente, die die Ansteuerung von MOS- Transistoren durch an den Elementen angeordnete Wortleitungen verhindern, von entlang der Bitleitung benachbarten Speicherzellen, entweder alle an erste Flanken oder alle an zweite Flanken der Wortleitungs-Graben (GWc) angrenzen,
- bei der die Gateelektroden (GAe) von MOS-Transistoren von entlang eines der Wortleitungs-Graben (GWc) benachbarten Speicherzellen mit der ersten Wortleitung elektrisch verbunden sind,
- bei der die Gateelektroden (GWc) Teile der Wortleitungen sind.
6. DRAM-Zellenanordnung nach Anspruch 5,
- bei der die Elemente, die die Ansteuerung von MOS- Transistoren durch an den Elementen angeordnete Wortleitungen verhindern, entweder alle an erste Flanken oder alle an zweite Flanken der Wortleitungs-Graben (GWc) angrenzen.
7. DRAM-Zellenanordnung nach einem der .Anspr che 1 bis 6,
- bei der die Speicherzelle die Halbleiterstruktur (STa) umfaßt, - bei der die Halbleiterstruktur (STa) als Vorsprung eines Substrats (la) ausgebildet ist,
- bei der zwischen entlang der ersten Wortleitung benachbarten Halbleiterstrukturen (STa) isolierende Strukturen (Ila) angeordnet sind, die die Ausbildung eines Kanals zwischen ersten Source/Dram-Gebieten (S/Dla) , die m den besagten Halbleiterstrukturen (STa) angeordnet sind, verhindern.
8. DRAM-Zellenanordnung nach einem der Ansprüche 1 bis 6,
- bei der die Halbleiterstruktur (STd) im wesentlichen strei- fenformig und Teil der entlang der ersten Wortleitung benachbarten Speicherzellen ist, 33
- bei der weitere Elemente, die die Ansteuerung von MOS- Transistoren durch an den Elementen angeordnete Wortleitungen verhindern, an Teilen der ersten Flanke und der zweiten Flanke der Halbleiterstruktur (STd) angrenzen, wobei sich diese Teile zwischen den entlang der ersten Wortleitung benachbarten Speicherzellen befinden.
9. DRAM-Zellenanordnung nach einem der Ansprüche 1 bis 8,
- bei der das zweite Source/Drain-Gebiet (S/D2a) unter dem Kanalgebiet (KAa) angeordnet ist,
- bei der das zweite Source/Drain-Gebiet (S/D2a) Teil einer dotierten Schicht (Sla) ist.
10. Verfahren zur Herstellung einer DRAM-Zellenanordnung, - bei dem eine vorsprungsartige Halbleiterstruktur (STa) erzeugt wird, die seitlich von mindestens einer ersten Flanke und einer der ersten Flanke gegenüberliegenden zweiten Flanke begrenzt wird,
- in dem in der Halbleiterstruktur (STa) mindestens ein er- stes Source/Drain-Gebiet (STa) und darunter ein Kanalgebiet
(KAa) mindestens eines MOS-Transistors einer Speicherzelle so gebildet werden, daß sie mindestens an die erste Flanke der Halbleiterstruktur (STa) angrenzen,
- bei dem mindestens die erste Flanke der Halbleiterstruktur (STa) mindestens im Bereich des Kanalgebiets (KAa) des MOS- Transistors mit einem Gatedielektrikum (GDa) versehen wird,
- bei dem angrenzend an das Gatedielektrikum (GDa) eine Gateelektrode (GAa) erzeugt wird,
- bei dem eine erste Wortleitung so erzeugt wird, daß sie mit der Gateelektrode (GAa) elektrisch verbunden wird,
- bei dem eine zweite Wortleitung und ein Element, das die Ansteuerung des MOS-Transistors durch die zweite Wortleitung verhindert, so erzeugt werden, daß das Element an die zweite Flanke der Halbleiterstruktur (STa) angrenzt und zwischen dem Kanalgebiet (KAa) und der zweiten Wortleitung angeordnet ist, 34
- bei dem das erste Source/Drain-Gebiet (S/Dla) und eine er¬ ste Kondensatorelektrode (Pia) eines Kondensators so erzeugt werden, daß sie elektrisch miteinander verbunden sind, - bei dem auf der ersten Kondensatorelektrode (Pia) ein Kondensatordielektrikum (KDa) und darauf eine zweite Kondensa¬ torelektrode (P2a) des Kondensators erzeugt werden,
- bei dem die zweite Kondensatorelektrode (P2a) und quer zur ersten Wortleitung eine Bitleitung (Ba) so erzeugt werden, daß sie miteinander elektrisch verbunden sind.
11. Verfahren nach .Anspruch 10,
- bei dem Wortleitungs-Graben (GWa) erzeugt werden, die Halbleiterstrukturen (STa) voneinander trennen, so daß zwei Flanken der Wortleitungs-Graben (GWa) parallel zur ersten Flanke und zur zweiten Flanke der Halbleiterstruktur (STa) verlaufen,
- bei dem entlang jeder der zwei Flanken der Wortleitungs- Graben (GWa) eine der Wortleitungen erzeugt werden, - bei dem die Elemente, die die .Ansteuerung von MOS- Transistoren durch an den Elementen angeordnete Wortleitungen verhindern, von entlang eines Wortleitungs-Grabens (GWa) benachbarten Speicherzellen, alternierend angrenzend an eine erste Flanke des Wortleitungs-Grabens (GWa) und ei- ne zweite Flanke eines benachbarten Wortleitungs-Grabens (GWa) gebildet werden,
- bei dem die Gateelektroden (GAa) von MOS-Transistoren von jeder zweiten der entlang des Wortleitungs-Grabens (GWa) benachbarten Speicherzellen mit der ersten Wortleitung elektrisch verbunden werden,
- bei dem die Gateelektroden (GAa) als Teile der Wortleitungen gebildet werden.
12. Verfahren nach Anspruch 11, - bei dem die Elemente, die die Ansteuerung von MOS- Transistoren durch an den Elementen angeordnete Wortleitungen verhindern, von entlang der Bitleitung (Ba) benachbar- 35 ten Speicherzellen, entweder alle angrenzend an erste Flanken oder alle angrenzend an zweite Flanken der Wortleitungs-Gräben (GWa) gebildet werden.
13. Verfahren nach einem der Ansprüche 11 bis 12,
- bei dem nach Erzeugung der Wortleitungs-Gräben (GWa) Flächen mindestens der Wortleitungs-Gräben (GWa) mit einem Gatedielektrikum (GDa) versehen werden,
- bei dem leitendes Material konform abgeschieden und rückge- ätzt wird, so daß die Wortleitungen in Form von Spacern entstehen.
14. Verfahren nach Anspruch 10,
- bei dem Wortleitungs-Gräben (GWc) erzeugt werden, die Halb- leiterstrukturen (STc) voneinander trennen,
- bei dem entlang der Wortleitungs-Gräben (G2c) jeweils eine Wortleitung gebildet wird,
- bei dem die Elemente, die die Ansteuerung von MOS- Transistoren durch an den Elementen angeordnete Wortleitun- gen verhindern, von entlang der Bitleitung benachbarten
Speicherzellen, entweder alle angrenzend an erste Flanken oder alle an zweite Flanken der Wortleitungs-Gräben (GWc) gebildet werden,
- bei dem alle Gateelektroden (GAe) von Auswahltransistoren von entlang eines der Wortleitungs-Gräben (GWc) benachbarten Speicherzellen mit der ersten Wortleitung elektrisch verbunden werden,
- bei dem die Gateelektroden (GAe) als Teile der Wortleitungen gebildet werden.
15. Verfahren nach Anspruch 14,
- bei dem die Elemente, die die Ansteuerung von MOS- Transistoren durch an den Elementen angeordnete Wortleitungen verhindern, entweder alle angrenzend an erste Flanken oder alle angrenzend an zweite Flanken der Wortleitungs- Gräben (GWc) gebildet werden. 36
16. Verfahren nach einem der .Ansprüche 10 bis 15,
- bei dem das Element, das die Ansteuerung des MOS- Transistoren durch die an dem Element angeordnete Wortlei¬ tung verhindert, als ein Channel-Stop-Gebiet (Ca) gebildet wird, das denselben Leitfahigkeitstyp wie das Kanalgebiet (KAa) aber eine höhere Dotierstoffkonzentration als das Kanalgebiet (KAa) aufweist.
17. Verfahren nach einem der Ansprüche 11 bis 16, - bei dem m oder auf einem Halbleitersubstrat (la) eine erste vom ersten Leitfahigkeitstyp dotierte Schicht (Sla) erzeugt wird,
- bei dem über der ersten dotierten Schicht (Sla) eine zweite von einem zweiten, zum ersten Leitfahigkeitstyp entgegenge- setzten Leitfahigkeitstyp dotierte Schicht (S2a) erzeugt wird,
- bei dem auf oder in der zweiten dotierten Schicht (S2a) das erste Source/Drain-Gebiet (S/Dla) so erzeugt wird, daß es vom ersten Leitfahigkeitstyp dotiert ist, - bei dem die Wortleitungs-Graben (GWa) bis m die erste dotierte Schicht (Sla) reichen.
18. Verfahren nach einem der Ansprüche 11 bis 17,
- bei dem im wesentlichen parallel zueinander verlaufende Isolationsgraben (Gla) erzeugt werden,
- bei dem die Wortleitungs-Graben (GWa) quer zu den Isolationsgraben (Gla) erzeugt werden,
- bei dem durch die Erzeugung der Isolationsgraben (Gla) und der Wortleitungs-Graben (GWa) Halbleiterstrukturen (STa) entstehen, die jeweils einer Speicherzelle zugeordnet werden,
- bei dem zwischen entlang des Wortleitungs-Grabens (GWa) benachbarten Halbleiterstrukturen (STa) und in den Isolationsgraben (Gla) erste isolierende Strukturen (Ila) erzeugt werden, die die Ausbildung eines Kanals zwischen benachbarten ersten Source/Dram-Gebieten (S/Dla) , die m den besagten Halbleiterstrukturen (STa) angeordnet sind, verhindern. 37
19. Verfahren nach .Anspruch 18,
- bei dem nach Erzeugung der Isolationsgraben (Gif) ihre Boden durch Implantation mit vom ersten Leitfahigkeitstyp do- tierenden Ionen dotiert werden,
- bei dem nach Erzeugung der Wortleitungs-Graben (GWf) ihre Boden durch Implantation vom ersten Leitfahigkeitstyp dotierenden Ionen dotiert werden,
- bei dem durch die besagten Implantationen ein gitterformi- ges dotiertes Gebiet (GGf) entsteht, das teilweise als zweite Source/Drain-Gebiete (S/D2f) wirkt.
20. Verfahren nach einem der Ansprüche 11 bis 17,
- bei dem durch die Erzeugung der Wortleitungs-Graben (GWd) die Halbleiterstruktur (STd) m Form eines Streifens entsteht, die der entlang des Wortleitungs-Grabens (GWd) benachbarten Speicherzellen zugeordnet wird,
- bei dem weitere Elemente, die die Ansteuerung von MOS- Transistoren durch an den Elementen angeordnete Wortleitun- gen verhindern, an Teilen der ersten Flanke und der zweiten Flanke der Halbleiterstruktur (STd) angrenzend erzeugt werden, wobei sich diese Teile zwischen den entlang des Wortleitungs-Grabens (GWd) benachbarten Speicherzellen befin¬ den.
21. Verfahren nach einem der Ansprüche 11 bis 13 oder nach einem der -Ansprüche 16 bis 20,
- bei dem über der zu erzeugenden Halbleiterstruktur (STe) eine erste Hilfsschicht (Hl) aus einem ersten Material und darüber eine zweite Hilfsschicht (H2) aus zweiten Material, das selektiv zum ersten Material atzbar ist, erzeugt werden,
- bei dem die Wortleitungs-Graben (GWe) die erste Hilfsschicht (Hl) und die zweite Hilfsschicht (H2) durchtrennen, - bei dem Flachen der Wortleitungs-Graben (GWe) mit einem Gatedielektrikum (GDe) versehen werden, das selektiv zum zweiten Material atzbar ist, 38
- bei dem an Böden der Wortleitungs-Gräben (GWe) die zweiten Source/Drain-Gebiete (S/D2e) erzeugt werden,
- bei dem nach Erzeugung der Wortleitungen Teile der mit dem Gatedielektrikum (GDe) bedeckten Böden der Wortleitungs- Gräben (GWe) freigelegt werden,
- bei dem in den Böden der Wortleitungs-Gräben (GWe) schmale Gräben (GS) , die die zweiten Source/Drain-Gebiete (S/D2e) durchtrennen, erzeugt werden, und dabei die zweite Hilfsschicht (H2) entfernt wird, - bei dem leitendes Material abgeschieden und selektiv zum ersten Material rückgeätzt wird, bis die schmalen Gräben (GS) mindestens so weit gefüllt werden, daß die zweiten Source/Drain-Gebiete (S/D2e) an das leitende Material an¬ grenzen.
22. Verfahren nach einem der .Ansprüche 11 bis 21,
- bei dem über den ersten Source/Drain-Gebieten (S/Dlb) eine erste Schicht (SI) aus isolierendem Material und eine zweite Schicht (SL) aus Material, das selektiv zum isolierenden Material ätzbar ist, erzeugt werden,
- bei dem Kontakte (Kb) zu den ersten Source/Drain-Gebieten
(S/Dlb) selbstjustiert erzeugt werden, indem nach Erzeugung der Gateelektroden (GAb) a) eine zweite isolierende Struktur (I2b) erzeugt wird, indem isolierendes Material abgeschieden und planarisiert wird, bis die zweite Schicht (SL) freigelegt wird, b) mit Hilfe einer streifenförmigen Maske, deren Streifen quer zu den Wortleitungs-Gräben (GWb) verlaufen und die Speicherzellen bedecken, freiliegende Teile der zweiten Schicht (SL) teilweise entfernt werden, c) weiteres isolierendes Material abgeschieden und planarisiert wird, bis die zweite Schicht (SL) freigelegt wird, d) die zweite Schicht (SL) entfernt wird, indem Halbleitermaterial selektiv zum isolierenden Material geätzt wird, e) das isolierende Material geätzt wird, bis freigelegte Teile der ersten Schicht (SI) entfernt werden und die ersten Source/Drain-Gebiete (S/Dlb) freigelegt werden, 39 f) leitendes Material abgeschieden und geätzt wird, wodurch die Kontakte (Kb) entstehen.
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