EP1396026A2 - Dram-zellenanordnung mit vertikalen mos-transistoren und verfahren zu deren herstellung - Google Patents

Dram-zellenanordnung mit vertikalen mos-transistoren und verfahren zu deren herstellung

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Publication number
EP1396026A2
EP1396026A2 EP02740639A EP02740639A EP1396026A2 EP 1396026 A2 EP1396026 A2 EP 1396026A2 EP 02740639 A EP02740639 A EP 02740639A EP 02740639 A EP02740639 A EP 02740639A EP 1396026 A2 EP1396026 A2 EP 1396026A2
Authority
EP
European Patent Office
Prior art keywords
substrate
mos transistors
layer
trenches
auxiliary
Prior art date
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Withdrawn
Application number
EP02740639A
Other languages
English (en)
French (fr)
Inventor
Brian Lee
Till Schlösser
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1396026A2 publication Critical patent/EP1396026A2/de
Withdrawn legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/036—Making the capacitor or connections thereto the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Definitions

  • the invention relates to a DRAM cell arrangement with vertical MOS transistors and a method for their production, the transistors not having a so-called floating body, but should be "fully depleted".
  • the memory cell of a DRAM cell arrangement that is to say a dynamic semiconductor memory, is currently used almost exclusively as the long-known one-transistor memory cell, which comprises a MOS selection transistor and a capacitor.
  • the information of the memory cell is stored in the form of a charge on the capacitor.
  • the capacitor is connected to the transistor in such a way that when the transistor is driven via a word line, the charge on the capacitor can be read out via a bit line.
  • the general aim is to produce a DRAM cell arrangement that has a high packing density.
  • Such a MOS transistor can have a small space requirement regardless of a channel length.
  • the aim is to arrange the vertical transistor and the associated capacitor of each memory cell on top of one another on a semiconductor substrate in the vertical direction.
  • Each memory cell has a column-shaped, vertically arranged selection transistor which contains a drain region and a source region in a semiconductor substrate column, a vertical region likewise extending between the drain and the source region. fender current channel runs, which is controlled by a control gate electrode, which completely surrounds the substrate column separated by an oxide layer.
  • the control gate electrodes of different memory cells for example made of doped polysilicon, are electrically connected to one another and form the word line for driving the selection transistor.
  • a particular problem with the known MOS transistor is the columnar channel region isolated from the substrate, in which charge carriers accumulate and e.g. can change the threshold voltage.
  • the complete isolation of the active area which is also present, for example, in SOI (silicone-on-insulator) substrates and has several advantages there, accordingly also leads to negative effects, the so-called floating body effects. These effects are caused by the fact that charge carriers generated in the active area cannot flow off. This applies in particular to charge carriers generated in a channel region of a MOS transistor.
  • a MOS transistor of the "fully depleted" type which is increasingly desired due to its advantages, appears to be realizable at most in cases where the p-doped channel region, unlike the (planar) standard MOS transistor (in which it is not off the substrate is separated) is limited in any way. This is the case, for example, with the columnar channel region of the known transistor, or also with a planar MOS transistor on an SOI substrate. In these cases, the missing connection due to the isolation but on the other hand, as described above, lead to a situation with a floating body.
  • a DRAM cell arrangement and a manufacturing method are known in which the MOS transistors are designed as vertical transistors and in which floating body effects are avoided.
  • the transistor there forms a bump-like projection in the substrate with a laterally adjacent gate electrode, the channel region being electrically connected to the gate electrode via a conductive structure on another side of the projection, so that charge carriers generated in the channel region can flow off.
  • this known cell arrangement results in a complicated, nested structure, which is correspondingly complex to manufacture.
  • the invention is based on the object of creating a DRAM cell arrangement and a method for its production which offers transistors of the fully depleted type, as far as possible without a floating body, and at the same time ensure a simple production process.
  • the invention provides a DRAM cell arrangement with vertical MOS transistors, - with a matrix arrangement of memory cells, each having a MOS transistor with an upper source / drain region, a channel region and a lower source / drain region, which as Layers are stacked one above the other and have a capacitor connected to the MOS transistor,
  • Memory cell matrix are arranged in rows and columns and the channel regions arranged along one of the columns are parts of a web running horizontally in a substrate,
  • the gate electrodes of the MOS transistors which are arranged along one of the rows of the memory cell matrix, are parts of a strip-shaped word line which runs parallel to the row, above the webs, and which engages from above into the trenches formed in the column direction between the webs and fill it up across the width of the word line,
  • the basic idea of the invention is, on the one hand, to be able to realize the transistors without further "fully depleted” by the lateral double gates of the vertical transistors, depending on the width and doping of the channel regions, and on the other hand the channel regions, via the webs connecting them, on the substrate edge to be able to contact, so that the charge carriers can flow off.
  • a DRAM cell arrangement is created
  • each memory cell has a capacitor stacked under the MOS transistor, the capacitor with the lower one
  • Source / drain region is electrically connected
  • a metal bit line runs parallel to the column, which lies above the word lines and which is electrically connected to the upper source / drain regions of the associated MOS transistors .
  • the upper source / drain regions of a column can advantageously be designed as a strip-shaped, coherent region and can be connected together to the corresponding metal bit line.
  • the invention further provides a method for producing a DRAM cell arrangement according to claim 1, which comprises the following steps:
  • Figure la, 2a, and 3 and 4 sectional views along the section line A-A in Figure lb to illustrate successive process steps in the manufacture of the DRAM cell arrangement according to the invention
  • FIGS. 1b and 2c are top views of DRAM cell arrangements produced according to the invention in the process steps according to FIGS. 1a and 2a;
  • Figure 2b is a sectional view taken along section line B-B in Figure 2c.
  • FIG. 1b An arrangement (matrix) of four memory cells can be seen in FIG. 1b, the strip-shaped word lines 10 (gate) in the view according to FIG strip-shaped, column-defining upper source / drain regions 4 each run above the transistors which are arranged in one of the columns.
  • the section through this cell arrangement along the line AA indicated in FIG. 1b is shown in FIG.
  • an array of upper n-doped source / drain regions 4 is first produced on the p-silicon layer 3 by implantation.
  • further implantations tub array, periphery, etc.
  • trench isolation using STI shallow trench isolation
  • silicon nitride for example, is deposited, planarized by means of a CMP process and then etched back, so that nitride layers are produced in the trenches 5, which later serve as a covering layer 8.
  • the gate oxide 9 is then produced on both sides and above the webs 7, possibly with regard to the transistors can be carried out separately in the cell field and in the periphery.
  • the gate oxide 9 can be produced in particular with the aid of a thermally grown oxide layer.
  • the strip-shaped word lines 10 are deposited, lithographically structured and etched.
  • the conductive material for example doped polysilicon, tungsten, silicon nitride or a layer system with an intermediate tungsten nitride layer, also fills the trenches 5 so that the gate electrodes 11 and 12 arise.
  • SiN depositions and etching in particular for the production of spacers, can be carried out.
  • a first wafer-bondable auxiliary layer 13 typically an oxide layer (however, a BPSG layer is also possible), can be deposited on the top of the substrate 1 and, if necessary, planarized, so that the production state shown in FIG.
  • a first auxiliary carrier substrate 14 is attached or glued to the planarized auxiliary (oxide) layer 13. This can be done by heating the opposite surfaces and then joining them together. After the interfaces have been joined and cooled, an insoluble chemical bond is formed between the auxiliary (oxide) layer 13 and the first auxiliary carrier substrate 14 after a predetermined period of time.
  • the processing of the resulting structure is carried out for the further process steps (initially) from the opposite side.
  • the entire structure is “turned over” and the substrate 1, which is now on top, is etched away by wet etching, the buried oxide layer 2 advantageously serving as an etching stop.
  • the buried oxide layer 2 is further removed, the previously generated cover layer 8, in particular a silicon nitride layer, being used to stop these processes in front of the gate oxide 9.
  • FIG. 2 The production state shown in FIG. 2 is thus achieved.
  • the basic idea of the invention can be seen most easily in the overview of FIGS. 2a and 2b, which each show a section in mutually perpendicular cutting directions along one of the two lines indicated in the top view according to FIG. 2c.
  • the vertical MOS transistors can be clearly seen in FIG. 2a, each comprising an upper and lower source / drain region 4 and 15 and a channel region 6 running vertically therebetween, and the gate oxide 9. Laterally, ie to the left and right of the channel regions 6, gate electrodes 11 and 12 are formed in the trenches 5, which are connected to one another by the strip-shaped word line 10.
  • these are vertical transistors with lateral double gates, so that on the one hand, depending on the width and doping of the channel regions 6, it is easily possible to implement the transistors "fully depleted".
  • the transistors are connected to one another in the row direction in such a way that each transistor laterally has two gate electrodes 11 and 12, and each gate electrode in a trench 5 can also be assigned to two adjacent transistors.
  • the vertical transistors are connected to one another in the column direction, cf. Figure 2b that the channel areas 6 are formed as a continuous web 7.
  • the transistors, more precisely the channel regions 6 of the transistors in a column therefore do not form individual silicon columns which are insulated from one another, but instead form a wall-like structure, namely the web 7.
  • These structures can either assume a substrate-like character due to their size or in any case open up the possibility of contacting on the substrate edge.
  • contact structures 17 and, above, stack capacitors are produced on the front side of the first auxiliary carrier substrate 14.
  • the contact structures 17 each connect the lower source / drain region 15 of each transistor to the first electrode 18 of the capacitor stacked under the transistor.
  • all conventional embodiments box, cylinder, etc.
  • metal electrodes and dielectrics with a very high dielectric constant being preferred.
  • capacitors with a simple, low-impedance connection and without any restrictions in the aspect ratio due to the metallization, as would be associated with trench capacitors, are possible.
  • a second auxiliary (oxide) layer 21 is in turn deposited above the capacitors and a second auxiliary carrier substrate 22 is attached or glued in a wafer bonding step.
  • the entire structure is then turned over again so that metal bit lines 23 and contacts (not shown) can now be produced on the front side of the subcarrier substrate 22 using conventional method steps.
  • a memory cell is approximately the size of 4F 2 , the smallest lithographic size being F ⁇ 0.2 ⁇ m.
  • the production process for producing the DRAM cell arrangement according to the invention is very simple, especially with regard to lithography (use of stripe masks) and in particular has a very simple metallization process.
  • the multiple use of wafer bonding in the process enables the principle advantages of trench technology (simple metallization, easy integration of vertical transistors, since capacitance and metallization are in different directions from the device point of view) and stack technology (process order) descending thermal budget: device, capacitor, metallization).

Abstract

Die entlang einer der Spalten der Speicherzellenmatrix angeordneten Kanalgebiete sind Teile eines Steges, der von einer Gatedielektrikumschicht umgeben ist. Die Gateelektroden der MOS-Transistoren einer Reihe sind Teile einer streifenförmigen Wortleitung, so dass an jedem Kreuzungspunkt der Speicherzellenmatrix ein vertikaler Doppel-Gate-MOS-Transistor mit auf beiden Seiten des zugehörigen Steges in den Gräben gebildeten Gateelektroden der zugehörigen Wortleitung vorgesehen ist.

Description

Beschreibung
DRAM-Zellenanordnung mit vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
Die Erfindung betrifft eine DRAM-Zellenanordnung mit vertikalen MOS-Transistoren sowie ein Verfahren zu deren Herstellung, wobei die Transistoren keinen sogenannten Floating Body besitzen, jedoch "Fully depleted" sein sollen.
Als Speicherzelle einer DRAM-Zellenanordnung, also eines dynamischen Halbleiterspeichers, wird derzeit fast ausschließlich die seit langem bekannte Ein-Transistor-Speicherzelle eingesetzt, die einen MOS-Auswahltransistor und einen Konden- sator umfasst. Die Information der Speicherzelle ist in Form einer Ladung auf dem Kondensator gespeichert . Der Kondensator ist mit dem Transistor so verbunden, dass bei Ansteuerung des Transistors über eine Wortleitung die Ladung des Kondensators über eine Bitleitung ausgelesen werden kann.
Es wird allgemein angestrebt, eine DRAM-Zellenanordnung zu erzeugen, die eine hohe Packungsdichte aufweist. Dazu ist es vorteilhaft, den MOS-Transistor als vertikalen Transistor, bei dem Source, Kanalbereich und Drain übereinander angeord- net sind, auszugestalten. Ein solcher MOS-Transistor kann einen kleinen Platzbedarf unabhängig von einer Kanallänge aufweisen. Weiterhin wird angestrebt, den vertikalen Transistor und den zugehörigen Kondensator jeder Speicherzelle auf einem Halbleitersubstrat in vertikaler Richtung übereinander anzu- ordnen.
Eine Anordnung aus vielen solchen Speicherzellen ist z.B. aus der DE 44 30 483 AI bekannt. Jede Speicherzelle weist dabei einen säulenförmigen, vertikal angeordneten Auswahltransistor auf, der ein Draingebiet und ein Sourcegebiet in einer Halbleiter-Substratsäule enthält, wobei zwischen dem Drain- und dem Sourcegebiet ein ebenfalls in vertikaler Richtung verlau- fender Stromkanal verläuft, der durch eine Steuergate-Elektrode gesteuert wird, die die Substratsäule getrennt durch eine Oxidschicht vollständig umschließt. Die beispielsweise aus dotiertem Polysilizium bestehenden Steuergate-Elektroden verschiedener Speicherzellen sind elektrisch miteinander verbunden und bilden die Wortleitung zur Ansteuerung des Auswahltransistors .
Problematisch an dem bekannten MOS-Transistor ist insbeson- dere das vom Substrat isolierte säulenförmige Kanalgebiet, in dem sich Ladungsträger ansammeln und z.B. die Einsatzspannung verändern können. Die vollständige Isolierung des aktiven Gebiets, die beispielsweise auch bei SOI (Silicon-on-Insulator) - Substraten vorliegt und dort mehrere Vorteile hat, führt dem- nach auch zu negativen Effekten, den sogenannten Floating- Body-Effekten. Diese Effekte werden dadurch hervorgerufen, dass im aktiven Gebiet erzeugte Ladungsträger nicht abfließen können. Dies betrifft insbesondere in einem Kanalgebiet eines MOS-Transistors erzeugte Ladungsträger.
Andererseits ist bei den bekannten MOS-Transistoren trotz der das Kanalgebiet umgebenden Gateelektrode nicht sichergestellt, dass sich die Verarmungszone von der Peripherie des säulenförmigen Kanalgebiets bis zu dessen Zentrum erstreckt, ob also der MOS Transistor tatsächlich "Fully depleted" im Sinne einer das Kanalgebiet vollständig erfüllenden Verar- mungszone ist.
Ein MOS-Tranistor des aufgrund seiner Vorteile zunehmend ge- wünschten "Fully depleted"-Typs erscheint realisierbar allenfalls in Fällen, in denen das p-dotierte Kanalgebiet, anders als beim (planaren) Standard-MOS-Transistor (bei dem es nicht vom Substrat getrennt ist) , in irgendeiner Weise begrenzt ist. Dies ist beispielsweise bei dem säulenförmigen Kanalge- biet des bekannten Transistors der Fall, oder auch bei einem planaren MOS-Transistor auf einem SOI-Substrat . In diesen Fällen scheint die aufgrund der Isolierung fehlende Verbin- dung des Kanalgebiets zum Substrat aber andererseits gerade wieder, wie oben beschrieben, zu einer Situation mit einem Floating Body zu führen.
Aus der DE 199 29 211 AI ist eine DRAM-Zellenanordnung und ein Herstellungsverfahren bekannt, bei der die MOS-Transistoren als vertikale Transistoren ausgestaltet sind und bei der Floating-Body-Effekte vermieden werden. Der dortige Transistor bildet dazu einen höckerartigen Vorsprung im Substrat mit seitlich angrenzender Gateelektrode, wobei an einer anderen Seite des Vorsprungs das Kanalgebiet elektrisch über eine leitende Struktur mit der Gateelektrode verbunden ist, so dass im Kanalgebiet erzeugte Ladungsträger abfließen können. Insgesamt resultiert bei dieser bekannten Zellenanordnung je- doch eine komplizierte, verschachtelte Struktur, die entsprechend aufwendig in der Herstellung ist.
Der Erfindung liegt die Aufgabe zugrunde, eine DRAM-Zellenanordnung und ein Verfahren zu deren Herstellung zu schaffen, die Transistoren des Fully-depleted-Typs möglichst ohne Floating Body bietet und gleichzeitig einen einfachen Herstel- lungsprozess gewährleistet.
Diese Aufgabe wird erfindungsgemäß durch eine DRAM-Zellenan- Ordnung mit den im Patentanspruch 1 angegebenen Merkmalen gelöst.
Die Erfindung schafft eine DRAM-Zellenanordnung mit vertikalen MOS-Transistoren, - mit einer Matrix-Anordnung von Speicherzellen, die jeweils einen MOS-Transistor mit einem oberen Source/Drain -Gebiet, einem Kanalgebiet und einem unteren Source/Drain - Gebiet, die als Schichten übereinander gestapelt sind, und einen mit dem MOS-Transistor verbundenen Kondensator auf- weisen,
- bei der die Kanalgebiete der MOS-Transistoren der
Speicherzellenmatrix in Reihen und Spalten angeordnet sind und die entlang einer der Spalten angeordneten Kanalgebiete Teile eines horizontal in einem Substrat verlaufenden Steges sind,
- bei der die Stege jeweils auf beiden Seiten und oberhalb des oberen Source/Drain-Gebietes von einer Gatedielektrikumschicht umgeben sind,
- bei der die Gateelektroden der MOS-Transistoren, die entlang einer der Reihen der Speicherzellenmatrix angeordnet sind, Teile einer streifenförmigen Wortleitung sind, die parallel zur Reihe, oberhalb der Stege, verläuft und die von oben in die zwischen den Stegen in Spaltenrichtung gebildeten Gräben hineingreift und diese über die Breite der Wortleitung hinweg auffüllt,
- so dass an jedem Kreuzungspunkt der Speicherzellenmatrix ein vertikaler Doppel-Gate-MOS-Transistor mit auf beiden
Seiten des zugehörigen Steges in den Gräben gebildeten Gateelektroden der zugehörigen Wortleitung vorgesehen ist.
Der Grundgedanke der Erfindung besteht darin, einerseits durch die lateralen Doppel-Gates der vertikalen Transistoren, je nach Breite und Dotierung der Kanalgebiete, die Transistoren ohne weiteres "Fully depleted" realisieren zu können und andererseits die Kanalgebiete, über die sie verbindenden Stege, am Substratrand kontaktieren zu können, so dass die Ladungsträger abfließen können.
Bei einer bevorzugten Ausführungsform wird eine DRAM-Zellenanordnung geschaffen,
- bei der jede Speicherzelle einen unter dem MOS-Transistor gestapelten Kondensator aufweist, der mit dem unteren
Source/Drain-Gebiet elektrisch verbunden ist,
- und bei der oberhalb der MOS-Transistoren, die entlang einer der Spalten angeordnet sind, eine Metall-Bitleitung parallel zur Spalte verläuft, die über den Wortleitungen liegt und die mit den oberen Source/Drain-Gebieten der zugehörigen MOS-Transistoren elektrisch verbunden ist. Die oberen Source/Drain-Gebiete einer Spalte können dabei vorteilhafterweise als streifenförmiges, zusammenhängendes Gebiet ausgebildet und gemeinsam an die entsprechende Metall- Bitleitung angeschlossen sein.
Die Erfindung schafft ferner ein Verfahren zur Herstellung einer DRAM-Zellenanordnung nach Anspruch l,das folgende Schritte umfasst:
- a) Implantieren von Dotierungsionen zur Erzeugung eines Arrays von oberen Source/Drain-Gebieten auf einem Substrat;
- b) Ätzen der Gräben mittels lithographisch erzeugter Maskenmuster zur Erzeugung der zu Stegen verbundenen Kanalgebiete; - c) Erzeugung einer Abdeckschicht in den Gräben und Erzeugung einer Gatedielektrikumschicht auf den Oberflächen der Stege; d) Abscheiden und Strukturieren der streifenförmigen Wortleitungen, wobei zu beiden Seiten jedes MOS-Transistors Gateelektroden erzeugt werden;
- e) Abscheiden einer ersten waferbondingfähigen Hilfsschicht auf die Vorderseite des Substrats, nachfolgend Anbringen eines ersten Hilfsträger-Substrats auf dieser ersten Hilfsschicht und anschließendes Entfernen des Sub- strats; f) Implantieren von Dotierungsionen zur Erzeugung eines Arrays von unteren Source/Drain-Gebieten auf den Kanalgebieten;
- g) Erzeugung von flachen Isolationsgräben in STI-Technik.
Dadurch eröffnet sich insbesondere die Möglichkeit einer insgesamt einfachen DRAM-Herstellung mittels der folgenden zusätzlichen Schritte:
- h) Erzeugung von Kontaktstrukturen und von auf der Vorderseite des ersten Hilfsträger-Substrats mit Kontakt zu den unteren Source/Drain-Gebieten der zugehörigen MOS-Transistoren gestapelten Kondensatoren; - i) Abscheiden einer zweiten waferbondingfähigen Hilfsschicht auf die Vorderseite des ersten Hilfsträger-Sub- strates, nachfolgend Anbringen eines zweiten Hilfsträger- Substrates auf dieser zweiten Hilfsschicht und anschlies- sendes Entfernen des ersten Hilfsträger-Substrates und der ersten Hilfsschicht; j) Ausbilden einer strukturierten Metall-Bitleitung auf der Vorderseite des zweiten Hilfsträger-Substrates zur direkten elektrischen Kontaktierung der oberen Source/Drain- Gebiete.
Im Weiteren werden bevorzugte Ausführungsformen der erfin- dungsgemäßen DRAM-Zellenanordnung sowie deren Herstellungsverfahren unter Bezugnahme auf die beigefügten Figuren beschrieben.
Es zeigen:
Figur la, 2a, sowie 3 und 4 Schnittansichten entlang der Schnittlinie A-A in Figur lb zur Darstellung aufeinanderfolgender Prozessschritte bei der Herstellung der erfindungsgemäßen DRAM-Zellenanordnung;
Figur lb und 2c Draufsichten auf erfindungsgemäß hergestellte DRAM-Zellenanordnungen bei den Prozessschritten gemäß Figur la bzw. 2a;
Figur 2b eine Schnittansicht entlang der Schnittlinie B-B in Figur 2c.
Im Weiteren werden die einzelnen Prozessschritte zur Herstellung der erfindungsgemäßen DRAM-Zellenanordnung unter Bezug- nähme auf die Figuren 1 bis 4 beschrieben. In Figur lb ist beispielhalber eine Anordnung (Matrix) von vier Speicherzellen erkennbar, wobei die streifenförmigen Wortleitungen 10 (Gate) in der Aufsicht gemäß Figur lb die Reihen (=Zeilen) der Matrix definieren und die nebeneinander in einer Reihe angeordneten Transistoren kontaktieren, während die streifenförmigen, Spalten definierenden oberen Source/Drain-Gebiete 4 jeweils oberhalb der Transistoren verlaufen, die in einer der Spalten angeordnet sind. Der Schnitt durch diese Zellenanordnung entlang der in Figur lb angedeu- teten Linie A-A ist in Figur la gezeigt. Wie nachfolgend noch näher erläutert wird, ist es fertigungstechnisch vorteilhaft, von einem SOI-Substrat auszugehen, also von einem Substrat 1 mit einer darüber liegenden, zu strukturierenden p-Silizium- schicht 3 und einer zwischenliegenden, vergrabenen Oxid- Schicht 2.
Auf dem SOI-Wafer, d.h. auf der p-Siliziumschicht 3, wird, wie in Figur la erkennbar, zunächst durch Implantationen ein Array von oberen n-dotierten Source/Drain-Gebieten 4 erzeugt. Vorteilhafterweise können an dieser Stelle des Prozessablaufs weitere Implantationen (Wannen Array, Peripherie etc.) sowie die Erzeugung von Grabenisolationen in STI(Shallow Trench Isolation) -Technik für die Peripherie vorgenommen werden.
Anschließend erfolgt das (Trocken) -Ätzen der in Spaltenrichtung verlaufenden Gräben 5 mittels lithographisch erzeugter Maskenmuster, so dass durchgehende, von den Gräben 5 begrenzte Stege 7 (vgl. Figur 2b) aus p-Silizium übrigbleiben. In Reihenrichtung, vgl. Figur la, resultieren die Kanalge- biete 6 der nebeneinander angeordneten Transistoren.
Im nächsten Schritt wird beispielsweise Siliziumnitrid abgeschieden, mittels eines CMP-Verfahrens planarisiert und dann rückgeätzt, so dass Nitridschichten in den Gräben 5 erzeugt werden, die später als Abdeckschicht 8 dienen. Daraufhin erfolgt das Erzeugen von Gateoxid 9 zu beiden Seiten und oberhalb der Stege 7, wobei evtl. hinsichtlich der Transistoren im Zellenfeld und in der Peripherie getrennt vorgegangen werden kann. Das Gateoxid 9 kann insbesondere mit Hilfe einer thermisch gewachsenen Oxidschicht erzeugt werden.
Im nächsten Prozessschritt erfolgt das Abscheiden, lithographische Strukturieren und Ätzen der streifenförmigen Wortleitungen 10. Das leitfähige Material, beispielsweise dotiertes Polysilizium, Wolfram, Siliziumnitrid oder ein Schichtsystem mit einer zwischenliegenden Wolframnitridschicht, füllt dabei auch die Gräben 5 auf, so dass die Gateelektroden 11 und 12 entstehen. Nach dem Ätzen der Wordline 10 können weitere SiN- Abscheidungen und Ätzungen, insbesondere zur Herstellung von Spacern vorgenommen werden. Außerdem können weitere Source/Drain-Gebiete in der Peripherie z. B. zur Herstellung von Logikschaltungen auf dem Chip implantiert werden.
Schließlich kann auf der Oberseite des Substrats 1 eine erste waferbondingfähige Hilfsschicht 13, typischerweise eine Oxidschicht (möglich ist jedoch auch eine BPSG-Schicht) , abgeschieden und ggf. planarisiert werden, so dass der in Figur la gezeigte Fertigungszustand resultiert.
An die planarisierte Hilfs- (Oxid) Schicht 13 wird in einem weiteren Prozessschritt, einem Wafer-Bondingschritt, ein erstes Hilfsträger-Substrat 14 angebracht bzw. aufgeklebt. Dies kann durch Aufheizen der gegenüberliegenden Flächen und anschließendes Zusammenfügen geschehen. Nach dem Zusammenfügen und Abkühlen der Grenzflächen entsteht nach einer vorbestimmten Zeitdauer eine unlösbare chemische Bindung zwischen der Hilfs- (Oxid) Schicht 13 und dem ersten Hilfsträger-Substrat 14.
Die Bearbeitung der entstandenen Struktur erfolgt für die weiteren Prozessschritte (zunächst) von der gegenüberliegenden Seite. Hierzu wird die gesamte Struktur "umgedreht" und das nunmehr oben liegende Substrat 1 durch Nassätzen weggeätzt, wobei die vergrabene Oxidschicht 2 vorteilhafterweise als Ätzstop dient. Durch chemisch-mechanische Planarisierung CMP oder durch einen weiteren Ätzschritt wird ferner die vergrabene Oxidschicht 2 entfernt, wobei die zuvor erzeugte Abdeckschicht 8, insbesondere eine Siliziumnitridschicht, dazu dient, diese Prozesse vor dem Gateoxid 9 zu stoppen.
In die nunmehr freiliegende Oberfäche, vgl. Figur 2a, die bisherige Rückseite, werden Dotierungsionen zur Erzeugung eines Arrays von unteren Source/Drain-Gebieten 15 auf den Kanalgebieten 6 implantiert. Anschliessend, vgl. Figur 2b und c, werden flache Isolationsgräben 16 in STI-Technik streifen- förmig in der üblichen Weise (Lithographie, Ätzen, Oxidab- scheiden, CMP) erzeugt, da die unteren Source/Drain-Gebiete, anders als die oberen, elektrisch getrennt werden müssen.
Damit ist der in Figur 2 gezeigte Fertigungszustand erreicht. Der Grundgedanke der Erfindung zeigt sich am leichtesten in der Zusammenschau von Figur 2a und 2b, die jeweils einen Schnitt in zueinander senkrechte Schnittrichtungen entlang einer der beiden in der Draufsicht gemäß Figur 2c angedeute- ten Linien zeigen.
In Figur 2a sind die vertikalen MOS-Transistoren gut erkennbar, die jeweils ein oberes und unteres Source/Drain-Gebiet 4 und 15 sowie ein dazwischen vertikal verlaufendes Kanalgebiet 6, sowie das Gateoxid 9 umfassen. Lateral, also links und rechts der Kanalgebiete 6 sind in den Gräben 5 jeweils Gateelektroden 11 und 12 gebildet, die durch die streifenförmige Wortleitung 10 miteinander verbunden sind.
Es handelt sich also erfindungsgemäß um Vertikal-Transistoren mit lateralen Doppel-Gates, so dass es einerseits, je nach Breite und Dotierung der Kanalgebiete 6, ohne weiteres möglich ist, die Transistoren "Fully depleted" zu realisieren. Dabei sind die Transistoren in Reihenrichtung so aneinander gehängt, dass jeder Transistor lateral zwei Gateelektroden 11 und 12 aufweist, jede Gateelektrode in einem Graben 5 aber auch zwei benachbarten Transistoren zugerechnet werden kann. Andererseits sind die Vertikaltransistoren in Spaltenrichtung so aneinander gehängt, vgl. Figur 2b, dass die Kanalgebiete 6 als durchgehender Steg 7 ausgebildet sind. Die Transistoren, genauer die Kanalgebiete 6 der Transistoren einer Spalte, bilden demnach nicht einzelne, voneinander isolierte Siliziumsäulen, sondern ein mauerartiges Gebilde, nämlich den Steg 7. Diese Gebilde können entweder aufgrund ihrer Größe selbst substratähnlichen Charakter annehmen oder sie eröffnen jedenfalls die Möglichkeit der Kontaktierung am Substratrand. Mit- tels der durch Kontaktierung am Substratrand auf Ground gelegten Kanalgebiete 6 können Floating-Body-Effekte wesentlich vermindert oder vollständig vermieden werden.
Es bietet sich an, Zellenanordnungen mit Speicherzellen, die jeweils einen vertikalen Transistor, einen darunter angeordneten Kondensator und eine über dem Transistor angeordnete Metall-Bitleitung umfassen, herzustellen. Dazu sind im Wesentlichen folgende zusätzliche Schritte erforderlich:
Zunächst werden auf der Vorderseite des ersten Hilfsträger- Substrats 14 KontaktStrukturen 17 und darüber Stack-Kondensatoren erzeugt. Die KontaktStrukturen 17 verbinden jeweils das untere Source/Drain-Gebiet 15 jedes Transistors mit der ersten Elektrode 18 des unter dem Transistor gestapelten Konden- sators. Ein Dielektrikum 19, beispielsweise Tantalpentoxid, trennt jeweils die erste Elektrode 18 von der Gegenelektrode des Kondensators, die als gemeinsame Kondensatorplatte 20 ausgeführt und angeschlossen wird. Beim Stapelkondensator kommen alle herkömmlichen Ausführungsformen (Box, Zylinder etc.) in Frage, ebenso bei den Materialien, wobei Metallelektroden und Dielektrika mit sehr hoher Dielektrizitätskonstante bevorzugt sind. Insgesamt sind also Kondensatoren mit einfachem, niederohmigen Anschluss und ohne durch die Metallisierung bedingten Einschränkungen im Aspektverhältnis, wie sie mit Grabenkondensatoren einhergehen würden, möglich. Nach Herstellung der gestapelten Kondensatoren wird oberhalb der Kondensatoren wiederum eine zweite Hilfs- (Oxid) schicht 21 abgeschieden und in einem Wafer-Bondingschritt ein zweites Hilfsträger-Substrat 22 angebracht bzw. aufgeklebt. Danach wird die gesamte Struktur wiederum umgedreht, so dass auf der Vorderseite des Hilfsträger-Substrats 22 nunmehr Metall-Bitleitungen 23 und Kontakte (nicht dargestellt) mit herkömmlichen Verfahrensschritten erzeugt werden können.
Die in Figur 4 dargestellte erfindungsgemäße DRAM-Zellenanordnung, die nach dem zweimaligen "Umdrehen" nun die gewünschte Anordnung (Substrat, darüber der vergrabene Kondensator, darüber der Vertikal-Transistor und oben die Metall- Bitleitung) aufweist, bietet einen sehr hohen Integrations- grad aufgrund der vertikal angeordneten Auswahltransistoren und der darunter gestapelten Kondensatoren. Eine Speicherzelle weist in etwa die Größe von 4F2 auf, wobei die kleinste lithographische Größe F < 0,2 μm ist.
Der Herstellungsprozess zur Herstellung der erfindungsgemäßen DRAM- Zellenanordnung ist vor allem hinsichtlich der Lithographie (Verwendung von Streifenmasken) sehr einfach und weist insbesondere einen sehr ein-fachen Metallisierungsvorgang auf.
Insbesondere durch die mehrfache Verwendung von Wafer-Bonding im Prozessablauf gelingt es, die Prinzipvorteile der Trench- technologie (einfache Metallisierung, gute Integrierbarkeit von Vertikaltransistoren, da Kapazität und Metallisierung vom Device aus gesehen in verschiedenen Richtungen liegen) und der Stack-Technologie (Prozessreihenfolge nach absteigendem thermischen Budget: Device, Kondensator, Metallisierung) zu verbinden .

Claims

Patentansprüche
1. DRAM-Zellenanordnung mit vertikalen MOS-Transistoren,
- mit einer Matrix-Anordnung von Speicherzellen, die jeweils einen MOS-Transistor mit einem oberen Source/Drain -Gebiet (4) , einem Kanalgebiet (6) und einem unteren Source/Drain -Gebiet (15) , die als Schichten übereinander gestapelt sind, und einen mit dem MOS-Transistor verbundenen Konden- sator (18, 19, 20) aufweisen,
- bei der die Kanalgebiete (6) der MOS-Transistoren der Speicherzellenmatrix in Reihen und Spalten angeordnet sind und die entlang einer der Spalten angeordneten Kanalgebiete (6) Teile eines horizontal in einem Substrat (1) verlaufenden Steges (7) sind,
- bei der die Stege (7) jeweils auf beiden Seiten und oberhalb des oberen Source/Drain-Gebietes (4) von einer Gatedielektrikumschicht (9) umgeben sind,
- bei der die Gateelektroden (11, 12) der MOS-Transistoren, die entlang einer der Reihen der Speicherzellenmatrix angeordnet sind, Teile einer streifenförmigen Wortleitung (10) sind, die parallel zur Reihe, oberhalb der Stege (7) , verläuft und die von oben in die zwischen den Stegen (7) in Spaltenrichtung gebildeten Gräben (5) hineingreift und diese über die Breite der Wortleitung (10) hinweg auffüllt,
- so dass an jedem Kreuzungspunkt der Speicherzellenmatrix ein vertikaler Doppel-Gate-MOS-Transistor mit auf beiden Seiten des zugehörigen Steges (7) in den Gräben (5) gebil- deten Gateelektroden (11, 12) der zugehörigen Wortleitung (10) vorgesehen ist.
2. DRAM-Zellenanordnung nach Anspruch 1,
- bei der jede Speicherzelle einen unter dem MOS-Transistor gestapelten Kondensator (18, 19, 20) aufweist, der mit dem unteren Source/Drain-Gebiet (15) elektrisch verbunden ist, - und bei der oberhalb der MOS-Transistoren, die entlang einer der Spalten angeordnet sind, eine Metall-Bitleitung (23) parallel zur Spalte verläuft, die über den Wortleitungen (10) liegt und die mit den oberen Source/Drain-Ge- bieten (4) der zugehörigen MOS-Transistoren elektrisch verbunden ist.
3. DRAM-Zellenanordnung nach Anspruch 2, bei der ein Hilfsträger-Substrat (22) vorgesehen ist, das un- ter Zwischenfügung einer waferbondingfähigen Hilfsschicht
(21) unterhalb der Kondensatoren (18, 19, 20) angeordnet ist.
4. Verfahren zur Herstellung einer DRAM-Zellenanordnung nach Anspruch 1, umfassend folgende Schritte: - a) Implantieren von Dotierungsionen zur Erzeugung eines
Arrays von oberen Source/Drain-Gebieten (4) auf einem Substrat (1) ;
- b) Ätzen der Gräben (5) mittels lithographisch erzeugter Maskenmuster zur Erzeugung der zu Stegen (7) verbundenen Kanalgebiete (6) ;
- c) Erzeugung einer Abdeckschicht (8) in den Gräben (5) und Erzeugung einer Gatedielektrikumschicht (9) auf den Oberflächen der Stege (7);
- d) Abscheiden und Strukturieren der streifenförmigen Wort- leitungen (10) , wobei zu beiden Seiten jedes MOS-Transistors Gateelektroden (11, 12) erzeugt werden;
- e) Abscheiden einer ersten waferbondingfähigen Hilfsschicht (13) auf die Vorderseite des Substrats (1) , nachfolgend Anbringen eines ersten Hilfsträger-Substrats (14) auf dieser ersten Hilfsschicht (13) und anschließendes Entfernen des Substrats (1) ; f) Implantieren von Dotierungsionen zur Erzeugung eines Arrays von unteren Source/Drain-Gebieten (15) auf den Kanalgebieten (6) ; - g) Erzeugung von flachen Isolationsgräben (16) in STI- Technik.
5. Verfahren nach Anspruch 4 mit folgenden zusätzlichen Schritten:
- h) Erzeugung von Kontaktstrukturen (17) und von auf der Vorderseite des ersten Hilfsträger-Substrats (14) mit Kon- takt zu den unteren Source/Drain-Gebieten (15) der zugehörigen MOS-Transistoren gestapelten Kondensatoren (18, 19, 20); i) Abscheiden einer zweiten waferbondingfähigen Hilfsschicht (21) auf die Vorderseite des ersten Hilfsträger- Substrates (14) , nachfolgend Anbringen eines zweiten Hilfsträger-Substrates (22) auf dieser zweiten Hilfsschicht (21) und anschließendes Entfernen des ersten Hilfsträger-Substrates (14) und der ersten Hilfsschicht (13); - j) Ausbilden einer strukturierten Metall-Bitleitung (23) auf der Vorderseite des zweiten Hilfsträger-Substrates (22) zur direkten elektrischen Kontaktierung der oberen Source/Drain-Gebiete (4) .
6. Verfahren nach Anspruch 4 oder 5, bei dem im Prozessschritt
- a) ein SOI-Substrat (1, 2, 3) verwendet wird und bei dem am Ende des Prozessschrittes e) zunächst das Siliziumsubstrat (1) rückgeätzt oder ab- gespalten und danach die vergrabene Oxidschicht (2) des SOI-Substrats (1, 2, 3) entfernt wird.
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