WO1989008361A1 - Data pick-up circuit for serial controller - Google Patents

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WO1989008361A1
WO1989008361A1 PCT/JP1989/000208 JP8900208W WO8908361A1 WO 1989008361 A1 WO1989008361 A1 WO 1989008361A1 JP 8900208 W JP8900208 W JP 8900208W WO 8908361 A1 WO8908361 A1 WO 8908361A1
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WO
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data
circuit
node
error
signal
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Application number
PCT/JP1989/000208
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English (en)
French (fr)
Inventor
Masakazu Moritoki
Masao Hagiwara
Makoto Takebe
Yukinori Katayama
Original Assignee
Kabushiki Kaisha Komatsu Seisakusho
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Priority claimed from JP10474588A external-priority patent/JPH01276203A/ja
Priority claimed from JP63304635A external-priority patent/JPH0817399B2/ja
Priority claimed from JP63305582A external-priority patent/JP2562681B2/ja
Application filed by Kabushiki Kaisha Komatsu Seisakusho filed Critical Kabushiki Kaisha Komatsu Seisakusho
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Priority to DE68926677T priority patent/DE68926677T2/de
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Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00Data switching networks
    • H04L12/28Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/42Loop networks
    • H04L12/423Loop networks with centralised control, e.g. polling
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00Data switching networks

Definitions

  • This invention is applied to a central control system for centralized control systems for various machines such as presses, machine tools, construction equipment Tachibana, ship airplanes, etc. and a centralized control system for unmanned transport equipment and unmanned warehouses.
  • Technology for optimal data extraction circuits for optimal data extraction circuits
  • the number of sensors and factories can be as high as 300 or more in the case of a press if it is low, and even more in other equipment.
  • the centralized management system for centrally managing this type of equipment is connected to the main controller by connecting the above-mentioned multiple sensors and actuators to the main controller, and a large number of sensor outputs are output from the main controller. It is configured to control a large number of actuators by means of words from the main controller, together with collection by rollers.
  • a plurality of nodes are connected in series, and one or more sensors and actuators are connected to each node, and these nodes are connected via a main controller.
  • each node is controlled by a signal from the main controller.
  • the number of wirings can be greatly reduced because the doors need only be signal input and output lines, and each node only needs to connect the signal input and output lines.
  • each node sequentially adds the output signal of the sensor in its own node to the signal from the node of the upstream lavage based on a predetermined rule, and also outputs the signal from the node on the upstream side.
  • a signal for the own node is sequentially extracted based on a predetermined rule, and the extracted signal is output to an actuator in the own node.
  • no address is required for each node, and no address processing is required. Therefore, the time delay at each node is very small only by timing. As a result, the configuration of the node is also very simple.
  • FIG. 1 is a configuration diagram showing such a serial control device, in which a main controller 2 connected to an annular transmission line 1 and ri nodes 3 — 1 to Each node 3 — 1 to 3 — n is connected to a plurality of sensors S 1 to S i and actuators A 1 to A k.
  • the main controller 2 starts with the start code S, then the control information DATA for each node, and then the end of the information part.
  • Ii) Transmits, on the transmission line 1, communication information including an error code ESC such as a stop code SP, and finally a parity check code, a CRC code and a CRC code.
  • communication information including an error code ESC such as a stop code SP, and finally a parity check code, a CRC code and a CRC code.
  • the output signals of the sensors S1 to Si are input to the time slot corresponding to the connection number of the own node, and are transmitted to the node of the downstream lavatory. Therefore, the signals are transmitted from the main controller 2.
  • the control information DATA is output from the nodes 3-n of the most downstream measurement (Fig. 2 (e)), it means that the sensor output signals of each node have been replaced.
  • Main controller 2 The status of each node 3-1 to 31-II is grasped by the sensor output signal from this sensor, and the process proceeds to the next control step.
  • the g-frame as described above is used as a signal to be transmitted between each of the nodes 3 — 1 to 3 — ⁇ .
  • the present invention has been made in view of such circumstances, and even if a data transmission error as described above occurs, an arc based on the data error is generated. It is an object of the present invention to provide a data extraction circuit of a serial control device that prevents a malfunction and prevents a reliable control operation of a device to be managed. Disclosure of the invention
  • first and second individual signals are supplied to the signal paths supplied to the corresponding terminal devices (actuators) by the data extracted by the respective nodes. If an error or an error history is detected during the above data transmission, the data latch to the latch means provided for the driver measurement is sent. To prevent erroneous or uneasy data from being supplied to the driver.
  • this prevents operation such as actuator due to a data transmission error.
  • FIG. 1 is a block diagram showing the structure of a serial control device to which the present invention is applied
  • FIG. 2 is a diagram showing a form of a word frame used in such a serial control device.
  • FIG. 3 is a block diagram showing one embodiment of the data extraction circuit according to the present invention
  • FIGS. 4 and 5 are block diagrams showing the third embodiment of FIG.
  • the operation of the circuit shown is a time chart showing the operation of the circuit.
  • Figure 5 is a data extraction circuit according to the present invention
  • Figure 7 is a block diagram showing the operation of the circuit.
  • Fig. 9 is a timing chart showing an example of a data signal input to the input / output port, and Fig.
  • FIG. 9 is a block diagram showing another example of the data extraction circuit according to the present invention.
  • FIG. 10 is a schematic diagram comparing the form of a frame with the form of a signal frame at the time of disconnection.
  • FIG. 10 is a block diagram showing a data extraction circuit configuration of each node according to this further embodiment.
  • FIG. 11 is a time chart showing an example of the operation of the data extraction circuit shown in FIG. 10, and
  • FIG. 12 is a time chart showing the operation of the main controller.
  • FIG. 13 is a block diagram showing the configuration of the data extraction circuit
  • FIG. 13 is a timing chart showing an operation example of the data extraction circuit shown in FIG. 12, and
  • FIG. 15 is a block diagram showing another configuration example of the data extraction circuit of the main controller.
  • FIG. 1 is a schematic diagram showing changes in disconnection accident information sent at the time of disconnection and at the time of restoration in the data extraction circuit of the main controller shown in Fig. 14, respectively.
  • the figure is a timing chart showing an example of the operation of the data extraction circuit shown in FIG. 14.
  • Best Mode for Carrying Out the Invention
  • FIG. 3 to FIG. Data extraction circuit according to the invention One implementation is shown ...
  • Fig. 3 assumes that the series controller shown in Fig. 1 is the same as the one shown in Fig. 1, and that each sub-controller has 0 nodes 3-1-and 3-11 as concrete examples. It is an example of the right For convenience, in this network, it is assumed that these nodes 3-1 to 3-n are all used for managing actuating units, and that all of them have a common configuration. Is
  • each of these nodes 3-1 to 3-II inputs a symbol transmitted from the main controller 2 or the preceding node.
  • An input circuit 301 for demodulating this signal as required, and the “start code ST” indicating the head of the data sequence DA ⁇ with a predetermined logic training from the input demodulated signal.
  • a start code detecting circuit 302 for detecting the data stream, and a data string having a predetermined logical structure from the ft signal demodulated from the input signal.
  • a stop code detection circuit 303 for detecting SP j is connected to the “error check code ERC” (a code for searching for an error as described above) of the input demodulated signal.
  • ERC error check code generator circuit for the peripheral controller at the previous stage
  • X ' / code inspection circuit that checks whether an error has occurred between the previous stage (previous boat) and the own stage (own port) based on the “ 304 and the error code ER (notifying the same demodulated signal through an error code addition circuit 310 of the preceding peripheral controller based on the detection of the occurrence of the error, based on the detection of the occurrence of the error).
  • the error code detection circuit that monitors whether or not “ ⁇ ” is added is detected and detects this when it is added.
  • a data string length detection circuit 306 for checking whether an error has occurred or not, and an error detection output and an error code detection circuit provided by the error check code check circuit 304.
  • An OR circuit OR for calculating the logical sum of the error code detection output and data string length check circuit 3005 for the data string length error and the input demodulation signal ( To be exact, a data extraction circuit 307 extracts control data for each of the corresponding functions from the data sequence of these), and a new error detection circuit based on the input demodulated signal.
  • Error code that generates and outputs check code ERC -/ Code generator circuit 308 and input / output demodulation This error of the symbol, '/ Switch for controlling the input / output (on / off) to the code generator circuit 308
  • An error code addition circuit that generates SW 1 and the above “error code” and adds it to the input demodulation signal as necessary (according to the selection by the switch circuit SW 2 described later).
  • the output circuit 310 to be sent to the main controller 2 or the control circuit extracted from the data extraction circuit 307 is closed by the switch circuit SW 3 ( ON), the closing of the switch circuits SW11 to SWL4 and the control circuit latched by the latch circuit 311 and the switch circuits SWL1 to SWL4.
  • the first to fourth latch circuits 312 to 315 which sequentially shift while shifting based on (ON), and the last stage of these V-circuit arrays.
  • a driver 316 that generates and outputs a drive signal for driving a corresponding actuator based on control data that is latched by a fourth latch circuit 315 that is a switch circuit;
  • SW 3. SWL 1 to SWL 3 are opened / closed (off-on) or collectively control the switching mode.
  • Controller 3 1 7 Compare the contents of each of the 3rd and 3rd circuits of the 1st and 3rd circuits of the 1st and 3rd circuits When the contents of all the latches are equal, the comparison circuit for closing (e) the switch circuit SWL4 under the condition of It is composed of 3 1 8 and
  • the input circuit 301 is used when the signal transmission and reception between the controllers is performed electrically via a metal cable (such as a twist spare cable or a coaxial cable).
  • the configuration includes an impedance matching circuit, an input pump, a demodulation circuit, and the like.
  • the optical-to-electrical converter and the demodulation circuit are provided.
  • a star demodulation circuit or a CMI demodulation circuit etc. are provided.
  • the output circuit 310 also has a configuration including a modulation circuit and a driver circuit when the transmission and reception of the sign between the controllers is performed electrically as described above.
  • a configuration having a modulation circuit and an electric-optical converter is provided.
  • the error check code inspection circuit 304 performs the above error check by the CRC check method or the vertical / horizontal parity check method as described above. It is a circuit that knows.
  • the internal controller 317 closes (turns on) the switch circuit SW1 based on the detection output of the “start code ST” in this embodiment. Then, the switch circuit SW 3 is also closed (on) for a predetermined period for extracting the control data, and then the switch circuit “SW 3” is turned on when the stop code SP is detected. Based on the detection output, the closed “.” In the case of S1, this is returned to the open (off) state, and the switch circuit SW2 is switched from the initial "0-1" selection state to the "0-2" selection state.
  • the error check code generation circuit 308 outputs the “erase check code ERC” output completion signal
  • the OR output of the OR circuit OR is set to logic.
  • the main control port 2 has the same control as the data string I) ATA until the control contents for each actuator need to be updated. Return the data and go to the first node 3-1.
  • FIGS. 4 and 5 are timing charts showing an operation example of the node 3-2 of the above nodes 3-1 to 3-n.
  • the if signal processing operation and the data extraction operation executed by these nodes will be described in detail with reference to FIGS. 4 and 5.
  • the fourth HI As is clear from Fig. 5, the method of transmitting signals without time delay between each node is adopted.
  • nodes 3-1 are moved to the nodes at the next stage.
  • the internal controller 317 Based on the detection of “start code ST”, the internal controller 317 turns on the switch / switch circuit SW1 at the timing shown in Fig. 4 (I)). (The switch is initially off.) This allows the error check and '/ code generation circuit 308 to generate the next node (node 3-3) based on the input signal. 3) Error to be transmitted to —Start the generation of check code ERC2.
  • the switch circuit SW2 is maintained in the terminal 1 input selection state (“0—1” selection state), which is the initial state, as shown in FIG. 4 (c).
  • the start code ST and the data string DATA are directly applied to the output circuit 310 via the switch circuit SW2, and are then passed through the output circuit 310.
  • the data extraction circuit 300 The control data is extracted for the corresponding actuator, and the extracted control data is based on the ON operation of the switch circuit SW3 in the mode shown in FIG. 4 (d).
  • the latch circuit 311 is latched.
  • the switch SW1 When the stop code SP is detected by the internal controller 317, the switch SW1 is turned off in the initial state as described above. Controls the switching of the switch circuit SW 2 to the terminal 2 input selection state (“0-2” selected) (see Fig. 4 (b) and).
  • the switch SW 2 continues from the detected switch '-' code SP from the switch 'y'.
  • the above error check code is newly generated by the error code generation circuit 308 —Error check code
  • the mode ERC 2 is selected and output, and transferred through the output circuit 310 (see FIG. 4 (i)).
  • the error check ". 'Code check circuit 304, the error code detection circuit 300, and the data line length check circuit 303 have the same configuration as the preceding node (node 3-1). 1)
  • the above-mentioned i transferred from above is subjected to the inspection in the above-described manner, respectively.
  • the detection of the “error code ER” by the error code is detected that a data error has occurred before, and this detection result is transmitted to the internal controller 3 17 via the OR circuit OR.
  • the switch circuit SW 2 sets the terminal 3 input selection state (“0”). — 3 ”selection state), and the signals transferred and output through the output circuit 310 are generated and output by the above-mentioned error: / code generation circuit 308.
  • the “error code ER” output from the error code addition circuit 309 is added.
  • the signal S2 transferred from the node 3-2 to the next node 3-3 also has an error due to the operation of the node 3-2. 'Error code ER' is properly added, and the control data related to this error will not be added to the corresponding actuator.
  • Nodes 3-1) and the own stage node (nodes 3-2) also have the following error codes: L code detection circuit 304 and error code detection circuit. If no data error is detected via the data line length check circuit 3 0 5 and the data column length check circuit 3 0 (that is, the OR output of the OR circuit 0 R. is held at the “logic 0” level In this case, as shown in Table 1 above, the internal controller 317 generates the error check code generated by the error check code generation circuit 308.
  • the switch circuit S 2 is switched to the “1st state” 0 — 1 selection -IS-. The state is switched to the selected state, and as shown in Figs. 5 (e) to (g), the switch circuit SWL3 is switched to the switch circuit SW1 in order from the switch circuit SWL3. These are turned on for a predetermined period at a time.
  • each of the first to third latch circuits 3/12 to 314 includes a preceding latch circuit (including a data latch circuit 311). ) Is sequentially shifted to the subsequent latch circuit.
  • the ft-number for three frames is initially set, and the comparison is performed for the first time.
  • the circuit condition is set to t ⁇ r
  • the last stage of the circuit is extracted as valid control data of the corresponding actuator.
  • the output data is basically based on any latch circuit:> i>
  • the data string DATA of the word “Signal” (frame signal) sent between the nodes is used.
  • the data for controlling each factor that constitutes the data consists of one bit, this data configuration is arbitrary and the same applies to control data consisting of multiple bits. Examples can be applied.
  • FIG. 1 a control device in which each node and the main controller are connected in series in a ring is presumed. The same can be applied to a control device in which the switches are connected in series (in a digital chain) to the main controller.
  • each node connected in series via the main controller in a ring or in a row (with a digital chain) to the main controller is connected.
  • a means for separately extracting this as effective control data for the actual operation is sufficient as long as it has at least as few as possible.If elasticity X means is added, the selection is also optional. It is intention.
  • the data generated by each of the above-mentioned nodes corresponds to the corresponding data.
  • the first and second latch means are connected in series (in the case of FIG. 3, -The latch 311 is regarded as the first latch means and the first latch 312 is regarded as the second latch means, and the output of the first latch 312 is directly used. If the error or error history is detected during the above data transmission, the data is sent to the driver lavage. Prohibit data latch to the first latch means (first latch 312), and the wrong data or anxious It is enough to keep it from being supplied to '
  • a counter circuit is used in place of the above-described latch circuit array.
  • the applied serial control device has the configuration shown in FIG. .
  • Fig. 6 shows the input part of the data frame signal in a node (nodes 3-1 to 3-n) with an arc tutor. The same applies here.
  • Data frame with the same data content ⁇ Repeat the symbol N times
  • the serial data frame signal (see FIG. 2) transmitted from the main controller 2 or the preceding node is synchronized with the synchronization detection circuit 321, Difficult circuit 3 2 2, error detection circuit 3 2 3, error history extracting circuit 3 2 4
  • the synchronization detection circuit 32 1 is distributed from the data string DATA included in the frame signal (for example, CMI encoded) to k factor actuators corresponding to the node.
  • the data ports ft # d1-dk have the timing ports "," detected, and the detected data bits have been detected.
  • the clock separation circuit 3 2 2 reproduces the clock signal from the same frame symbol, and applies the reproduced clock signal to the switching port 3 and the clock circuit 3 2 6. ing "
  • the error history extraction circuit 324 reads the history of errors detected at the preceding node based on the above-mentioned error code R included in the frame signal. If there is an error, the detection output ER Is set to a logic high level.
  • the detection output CR of the error detection circuit 3 23 and the detection output ER of the error history extraction circuit 3 2 4 are output as error signals via the OR circuit ⁇ R 2 as k error signals.
  • the switching logic circuit 32 6 is provided with a signal indicative of the timing ports ′ and / of the data bit signals d 1 to dk detected by the synchronization detecting circuit 32 1 and the clock.
  • the clock signal divided by the separation circuit 3222 is input, the time slot of each data bit signal d1 to dk is synchronized with the clock,:, and ⁇ symbols.
  • the switch circuit 3 2 5-1 is closed when the input of the data in the frame symbol is completed and the symbol d 1 is input.
  • the word b1 is input and closed in response to the black ', .'fire', and the word b1. This allows the data bit signal cl1 to be compared with the collation pro '. The same is applied to the other switch circuits in the same manner as described above.
  • G signal 2
  • each data bit symbol d1 to dk and each clock bit signal b1 to bk are distributed to each matching block 328—1 to 328—k. Also, the error signal is added to each verification process .., 32S-1-, 32S-1k. Such each verification block 328-1 to 32 8—Delivery of the signal to each time the data frame signal is transmitted
  • collation blocks 328—1 ⁇ 328—k are configured as shown in Fig. 7.
  • the operation of collation block 328—1 is referred to as “ki”. -.
  • Each data set shown in Fig. 8 is a symbol d1-1-d1 - twenty one -
  • N is sequentially input to the first latch circuit 81 each time a data frame symbol is transmitted. Accordingly, the clock signal b1 is sequentially added to the first lattice circuit 81 and the judgment circuit, and the / CL circuit 82. The error signal becomes a logic high level when an error and an error history are detected, as described above, and is applied to the decision logic circuit 82!]. .
  • the judgment port logic circuit 82 sends the enable signal to the second latch circuit 83 and the output latch circuit, the latch circuit 84, and outputs the clock signal to the second latch circuit 83.
  • -'' Counter clock signal synchronized with the b1 signal, count-up signal, count-load signal, and count-clear signal. Or send it out on the evening.
  • the count clear symbol is removed from the decision logic circuit S2 to the counter 85. Then, the total value of the counter 85 is cleared (initialized) to zero.
  • the error signal is at a logic low level if no error and no error history of frame ft, including the error signal n — 1, is detected.
  • Count as described above (1) After sending the S-clear signal to the counter 85, input the first bit signal b1. Immediately after this, if the error signal is at a logic low level, Counting Add the wording to county 85.
  • the 1 "generating circuit 89 loads the value” 1 "as a count value and indicates the count value” 1 ".
  • the decision logic circuit S 2 applies the enable signal to the second latch circuit 83.
  • the second latch circuit S 3 from the first latch circuit 81, multiplexes the first data bit “/ to” d 1-1 from the first latch circuit 81. At this point, the first data bit symbol d 1 — 1 has been latched to both the second latch circuit 83 and the first latch circuit 81. Become .
  • the first data latch circuit S 1 is latched with the second data-diode signal d 1-2, and at this time, the judgment port jumper circuit 8 2 Has stopped sending the enable / re-i signal to the second latch circuit 83, so that the second latch circuit 83 has the first data bit No. el 1 — 1 remains la,
  • the data comparison circuit 86 is configured to output the first data bit in the second latch circuit 83 and the second data bit in the first latch circuit S 1.
  • ⁇ ' To compare i-d1-2. If the two match, a sign that indicates this is judged. ⁇ ; / The circuit S 2 is supported.
  • the first latch signal is output.
  • the data word in the multi-circuit 81 is compared with the data symbol in the second latch circuit and the data data immediately before in the second circuit. If the two match, the counter value of the counter 85 is advanced by "1".
  • each of the third and subsequent data bit signals d 1 — 2 to d 1 — N matches the previous data bit signal symbol m times (m ⁇ N) — m each.
  • the total value of the counter 85 becomes the value iu.
  • the value in is set in advance in the value m setting circuit S7.
  • the comparator 88 compares the count value of the counter 85 with the value m of the value m setting circuit 87, and when the count value matches the value ⁇ , When the numerical value reaches the value m, a signal indicating this fact is added to the judgment circuit S2.
  • the judgment circuit “j” circuit S 2 When this symbol is input, the judgment circuit “j” circuit S 2 outputs the enable signal to the output latch circuit 84, and the count clear signal. Is added to the counter 85.
  • the output circuit S 4 receives the above enable signal. Then, the data latch it latched at that time is latched in the second latch circuit 83, and this data bit is output. When the counter clear symbol is input, the counter S5 clears the total value to zero.
  • the second latch circuit 83 in the above-mentioned collation process', 3 2 8-1 has a data bit signal cM-(i- 1) is latched, and the first latch circuit 81 is provided with a data bit signal d 1 — included in the frame it, which has the error. i-force; the second one
  • the data bit and the data signal in the circuit 83 and the first latch circuit 81 are compared by the data comparing circuit 86.
  • the decision logic circuit S2 Since the error signal is at a logic high level, the count-up signal is not applied to the counter 85 irrespective of the comparison result by the data comparison circuit 86. For this reason, the counter 85 does not count up the count value. In this case, the decision logic circuit S2 also supplies the enable signal to the second latch circuit 83. No power
  • the decision logic circuit 82 inputs a signal indicating that the data bits and symbols in the second latch circuit 83 and the first latch circuit 81 are different. At the same time, a logic low-level error symbol (indicating that no error has occurred) is input.
  • the enable signal is sent to the second latch circuit 83
  • the counter load signal is sent to the counter 85 so that the count value is forcibly set to "1". Send out
  • the data latches in the first latch circuit 81 of the I-type latch circuit 81 receive the enable signal.
  • the counter 85 receives the count input signal, the counter 85 loads the value “1J” from the “1” generation circuit S9 and counts the rice value “1”. Implicitly
  • the data bit signal is latched to the first latch circuit 81, and the above-mentioned data bit signal is latched to the first latch circuit 81.
  • the data bit signal latched in the second latch circuit 83 is output as output data via the output latch circuit 84.
  • each data bit in the second latch circuit 83 and the first latch circuit 81 is output.
  • the count value of the counter 85 is set to a value of "1" (i.e., ⁇ _)). Receive it ..
  • each other check block 3 2 8 — 2 to 3 2 8 — k is each data bit signal d 2 to dk and each clock, , ', ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , ⁇
  • the circuit scale can be small.
  • the value m set in the value m setting circuit can be reduced. It is possible to easily change the number of comparisons, that is, the if reliability of the control or the response speed of the control, by simply changing it appropriately. If the number of comparisons is small, the responsiveness is increased.-In practical use, the number of comparisons, that is, the value m is set appropriately within a range in which these are added together. In addition, in FIG.
  • the present invention is not limited to the fact that the actuator control data included in the frame signal is used in the above-mentioned embodiment or the previous embodiment, but rather from the sensor, that is, in the main controller 2.
  • the same can be applied to the input data from each node.
  • the main controller 2 repeats and inputs the data signal indicating the input data from the sensor ⁇ node>, while inputting the first data bit.
  • the signal is sequentially latched to the first latch circuit, the subsequent data bit signals are sequentially latched to the second latch circuit, and the second latch circuit is latched each time.
  • each node and its own node are considered as sensor data. If a disconnection accident occurs between the transmission line of the ring and the As a result, it will not be received at all for more than one minute. The work inside the node will be kept at the state immediately before the disconnection accident, but the main control unit will be used at the node upstream from the disconnection accident site. The operation of the main control unit and the ft 'signal is avoided because the communication path between the main control unit and the main control unit is normally closed.
  • the entire system uses the signal from the main control unit. Nodes that are operating at the same time and nodes that are stopped just before the disconnection accident will be mixed, and the operation realized by the combination of the operations of all the nodes will be a malfunction. Otherwise, there is a possibility of causing an accident such as damage to the device itself or the control target.
  • Fig. 9 (a) the start code ST, then the control data string DATA for each node, and the next, as shown in Fig. 9 (a).
  • the end of this data sequence is indicated by a ': / code SP, and finally an error check code ERC, such as a parity check or a CRC check, is placed. Transmitting the frame signal on transmission line 1 is as described above.
  • each of the nodes 3 —) to 3 — n transmits information on the disconnection accident via the downstream measurement node when a disconnection accident occurs between its own node and the transmission line 1. Notify the main controller 2 ..
  • nodes 3-2 will send the disconnection accident information (1 source As shown in 911 (b), the disconnection code BRK and the lii line position code to (o ⁇ Is sent to the main controller 2 via the downstream nodes 33, 3-n.
  • the disconnection accident information is reported at the downstream measurement nodes 3 — 3 to 3 — ⁇ . However, when these nodes receive the disconnection accident information, the actuator A 1 -A k in the own node is received. Is forced to the safe side, and the disconnection position code to (0) is updated by ⁇ 1 '' and transmitted to the downstream node. From node 3 — n of this line, the disconnection accident information whose disconnection position code is “No. (ii — 2).” Is transmitted as shown in Section 91 (C). Input to controller 2
  • FIG. 10 is a configuration diagram showing one example of the internal configuration of the nodes 31 to 3-n in such an embodiment.
  • the frame signal transmitted from the upstream node is received by the input circuit 330.
  • This input circuit 330 has a circuit configuration for demodulating the above-mentioned frame code into an NR ⁇ code when the above-mentioned frame code is modulated into, for example, a C ⁇ I code or the like.
  • the symbol is a data processing circuit (including the data extraction circuit, etc., which was shown in the earlier implementation) 3 3 1.
  • Disconnection detection circuit 3 3 2 disconnection code detection circuit 3 3 3, error It is input to the judgment circuit 3 3 4.
  • the data processing circuit 3 3 1 basically consists of a data string for all nodes included in the demodulated frame f-code.
  • the data or the data sequence DATA for the own node is extracted and sent to the lattice circuit 335.
  • the output signals of the sensors S1 to S11 are input to the time slot corresponding to the own node, re-modulated by the output circuit 336, and transmitted to the downstream node.
  • the latch circuit 335 transfers the stored data or data string to the actuator drive signal generation circuit (driver) 33 9 via the gates 33, 338. Then, the actuators A1 to Ak are driven.
  • the error determination circuit 334 determines whether there is an error in the received data DATA by the error channel ERC code, and if an error is found, the gate 337 To prohibit the input of data or a data string from the latch circuit 335 to the actuator drive signal generation circuit 339.
  • the disconnection detection circuit 332 will output its own signal. It is detected that a disconnection accident has occurred due to a rule upstream of the node, and the data processing circuit 331 generates disconnection accident information of the frame configuration indicated by the ninth H (b; '). This is transmitted to the downstream node via the output circuit 336, and the disconnection detection circuit 3332 outputs the disconnection detection signal to the gate (A) via the OR gate OR3. If the gate 33) is input as a forbidden input and the gate 33S is open, as shown in the timing chart of Figure 11 , The AND gate: close the 3338 -actuator A 1 to A' ⁇ ) Stop driving. Actuators A1 to Ak operate as a safety measure and stop when drive i is stopped.
  • the disconnection code detection circuit 3332 detects the disconnection code BRK in the disconnection fault information. Then, it recognizes that a disconnection accident has occurred in the upstream lavatory of its own node.A signal equivalent to the disconnection detection signal of the disconnection detection circuit 332 is input to the OR gate OR3, and the actuators A1 to Ak are driven. Stop
  • Fig. 12 is a block diagram showing the internal configuration of the main controller 2 in this embodiment.-.
  • This input circuit 201 has a circuit configuration for demodulating the above-mentioned frame signal into an RZ signal when transmitting the above-mentioned frame signal after modulating the signal into a CMI signal or the like.
  • the frame processing circuit 202 recognizes all nodes by the sensor output signals of all nodes included in the demodulated frame signal.
  • the entire node control data string DATA for proceeding to the next step: / is determined, and the normal frame generation circuit 205 determines the data stream as shown in FIG. A frame or frame ft is generated, and the output circuit is input to the switch circuit 20 through the switch 200.
  • the input frame signal is converted into a CMI code or the like, and transmitted to the most upstream node 3-1.
  • the disconnection detection circuit 203 is connected to the frame ⁇ over a certain period of time from the downstream node 3 — n. If no word is input, it is detected that a disconnection accident has occurred between nodes 3 and ⁇ , and the stop frame generation circuit 208 receives the ninth (d) signal. In order to generate the frame signal having the frame configuration as shown, the disconnection detection signal is input to the switch 206 via the OR gate OR4, and the switch is turned on. Switch 206 to the position of "2" and transmit from the output circuit 2007. The same applies to the case where the disconnection code detection circuit 204 detects a frame signal including the disconnection code BRK from the nodes 3 to n.
  • Fig. 13 shows the operation of each part when disconnection is detected in a time chart.
  • FIG. 9 It is also possible to generate and transmit the disconnection accident information having the same frame configuration as that of ⁇ , and to operate the akuchiyue on the node of the upstream lavatory at the site of the disconnection accident for safety measurement.
  • Fig. 14 sends the same information as that in the ninth section).
  • a disconnection frame generation circuit 209 is provided in place of the stop frame generation circuit 208 shown in the first and second His.
  • a disconnection code number determination circuit 210 for determining that the disconnection position code is equal to or less than II-11 is provided.
  • the disconnection position code The communication information of ⁇ -2 is input to the main controller 2. Therefore, the main controller 2 is to move the nodes 3-1 to the safe side so that the actuators A1-Ak can be operated safely, as shown in Fig. 15
  • the disconnection accident information transmitted by the main controller 2 is transmitted to the node as shown in Fig. 16. 3 — :! -3-Return via n> At this time, the disconnection position code has been updated to "li. If the disconnection state continues, the main controller 2
  • the disconnection position code of the disconnection accident information input to the controller is almost always ⁇ -1 or less.
  • the disconnection code number judgment circuit 2 10 determines that the disconnection position code is n-1 or less.
  • disconnection position code is “II”, it means that the disconnection accident information sent by the user has returned, and it is recognized that the disconnection accident has been restored and Close the gate 2 1 1 and stop sending the disconnection accident information.
  • FIG. 17 is a timing chart showing the operation of each part of the node controller shown in FIG.
  • the drive signals to the actuators A1 to Ak are stopped when the wires are disconnected, but the actuators in which the safety side is in the drive state are in the continuous drive state. Needless to say, this can be achieved by replacing the gate 338 (Fig. 10) with a talent.
  • FIGS. 9I to 17 differs from the embodiment shown in FIGS. 3 to 5 or the embodiment shown in FIGS. 3 to 8 (FIG. 8). It is, of course, possible to combine them arbitrarily, so that the safety of the series controller can be maintained in any event. Become . Industrial applicability
  • the present invention it is possible to satisfactorily prevent fetching of erroneous data which is expected to occur in the serial control device, and furthermore, it is possible to prevent the device from malfunctioning as a system. It is possible to prevent damage to itself and the control target beforehand. That is, by employing the data extraction circuit according to the present invention, a highly reliable series controller can be realized. You will be able to do it.

Description

明 細 書 直列制御装置のデータ抽出回路 技 術 分 野
この発明は . プレ ス 、 工作機械、 建設機橘 、 船舶航 空機等の各種機械の集中管理システムおよび無人搬送 装置、 無人倉庫等の集中管理シ ステムに用い られる直 列制御装置.に採用 して好適なデータ抽出回路に関する 背 景 技 術
プレス 、 工作機械、 建設欉械、 船舶、 航空機、 無人 搬送装置、 無人倉庫等を集中管理する場合、 装置各部 の状態を検出する 多数のセンサおよび装置各部の状態 を制御する多数のァク チユエータが必要と なる 。 この セ ンサおよびァクチ ユエ一夕の数は冽えばプレスを考 えた場合 3 0 0 0 以上に も及び、 他の装置にお いては 更に多数と なる の ある
淀来 、 この種の装置を集中管理する集中管理シ ズチ ムほ上述 した多数 セ ンサおよびァク チユエータ をメ イ ン コ ン ト ローラに接続 し 、 多数のセ ンサ出力 をメ イ ン コ ン ト ローラで収集する と 共に . メ イ ンコ ン ト ロー ラからの ί言号によ り 多数のァク チ ユエータ を制御する よ う に構成されて いる ,
かかる従来め集中管理シ スチ厶 場合 、 セ ン サ 数 およびァクチユエ一タの数が遐大になる と 、 メ イ ンコ ン ト ローラ と センサおよびァクチユエ一夕 を結ぶ配線 の数も遐大と な り 、 またメ イ ンコ ン ト ローラの入出力 部の構成も非常に複雜 と なる
そこで、 複数のノー ド を直列に接続する と共に各ノ ー ドに 1 乃至複数のセ ン サおよびァクチユエ一タ を接 続 し 、 これら ノー ドをメ イ ン コ ン ト ローラ を介 し て環 拔に接続し 、 このメ イ ン コ ン ト ローラからの信号によ つて各ノー ドを制御する よ う に した構成が考え られて いる . かかる構成の場合、 基本的にはメ イ ン コ ン ト 口 ーラは信号入力線と 出力線だけでよ く 、 また各ノー ド も信号入力線と 出力線を接続するだけでよ いので、 配 線数を大幅に滅少させる こ とができ る 》
しかし、 上記ノー ドを直列に接続する構成を と る場 合、 各セ ンサの出力の収集の同時性および各ァクチュ エータの制御の同時性を いかに して確保するかが問題 と なる 例えば、 各ノー ドにア ドレ スを割当てて . こ ク)ァ ドレ スに基づき 各ノー ドを制御する構咸を考え る と 、 このア ド レ ス処理のため ·の時間遅れが問題と な り 、 各セ ンサの出力の収集および各ァク チユエ一夕の制御 に関 して潢足すべき 同時性を確保する こ とはでき ない。
そ こで、 発明者等ほ 、 各ノー ドを直列に接続する構 成を と り ながら も各ノー ドにァ ド レ スを割当て る と い う 発想を捨て . 各ノー ドをその接読の順番によ って議 别する よ う に し 、 これによ つて ア ドレ ス処理を不要に する と 共にア ド レ処理に伴 う 時間遅れを解消 し 、 さ ら にはノー ドの構成を大幅に簡略化でき る よ う に した直 列制御装置を提案 し て いる 。
この装置に よれば、 各ノー ドは上流厠のノー ドから の信号に 自 ノー ド内のセ ンサの出力信号を所定のルー ル に基づいて順次付加 し 、 また上流側のノー ドからの 信号の う ち 自 ノー ドに対する 信号を所定のル一ルに基 づいて順次抜取 り 、 自 ノ一 ド内のァク チユエ一タ に出 力する と い う 構成を と る 。 この場合、 各ノー ドにはァ ド レ スは全く 不要 と な り 、 また 、 ァ ド レ ス ^理が不要 と なるため各ノー ドにおける時間遅れはタ イ ミ ング合 せのみの非常に小さ な の と な り 、 またノー ドの構成 も非常に簡単なもの と なる 。
第 1 図は、 こ う した直列制御装置めー咧を示す構成 図であ り 、 環状の伝送線 1 に接続されたメ イ ン コ ン ト ローラ 2 と 、 ri個のノー ド 3 — 1 〜 3 — ri と 力 ら成 り 、 各ノー ド 3 — 1 〜 3 — n には複数のセ ン サ S 1 〜 S i と ァク チユ エ一タ A 1 〜 A k が接続されて いる
メ イ ン コ ン ト ローラ 2 は 、 第 2 図( a ) に示すよ う に 先頭にスター ト コー ド S 丁 、 次に各ノー ドに対する制 御情報 D A T A 、 次に情報部分の終 り を示すス ト ッ プ コー ド S P , 最後にパ リ テ ィ チェ -', ク符号や C R C 符 号な どのエ ラーチ ェ ク コー ド E S C を配置 した通 ii 情報を 伝送線 1 に送出する . こ 通信情報ほ ί云送線 1 を介 し て各ノー ド 3 — 1 、 3 — η に直列に沄送される 各ノー ド 3 — 1 〜 3 — は伝送線 1 から通信情報を 受信する と , 自 ノー ドの接続番号に対応したタ イ ムス ロ ッ トの制御情報を抜取 り 、 この制御情報によ ってマ クチユエータ Α 1 〜A k を制御する 。 また、 自 ノード の接続番号に対応したタ イ ムスロ ッ ト にセンサ S 1 〜 S i の出力信号を揷入 し 、 下流厠のノー ドに送信する したがって 、 メ イ ンコ ン ト ローラ 2 から送信した制 御情報 D A T Aは、 最下流測のノー ド 3 — nから出力 される時 ( 第 2 図( e ) ) には各ノー ドのセ ンサ出力信 号に入れ替って いる こ と になる ,, メ イ ンコ ン ト ロ一ラ 2 ほこのセンサ出力信号によ って各ノ一ド 3 — 1 〜 3 一 IIの状態を把握し 、 次の制御ステ ップへ進む。
なお 、 同第 2 図において 、 Τ ^ , Τ 0 2 , …は 各対応する信号の伝送時刻を示すものであ り 、 この例 示 した直列制御装置においては、
i 0 1 - 1 "一 1 2 1 - 1 31 - 1 n 1
め いは 1 Γ、 Τ 02 ' 1 2 1、- Τ 1 2 , Τ 3 1 ' 、 Ί 22 ' … と いった関係にて 、 上記各 ft号 S 0 〜 S ηの 1'云送が高 速度で繰 り 返し行なわれる もの とする 、-.
と こ ろで、 こ う し た直列制御装置によれば、 そ の各 ノー ド 3 — 1 〜 3 — η間に伝送する 信号と して上記の よ う な g号フ レ ームを用い、 かっこれに上述のァロ 卜 コルを探用する こ とで、 データの授受益びにエラーチ ■·/ ク については確かに 、 これを有効に達成する こ と 一 つ 一 はでき る も のの 、 同直列制御装置では 、 例えば上記各 ァク チユエータ を通 じて機械を制御 して いる よ う な場 合に , 上記信号伝送の途中で伝送エラーが発生 した り する と 、 ァク チユエ一夕 に誤情報が出力 されて 、 制御 対象と なる機械の誤ま った動作を引 き 起こす 、 な ど と いつた不都合も招き かねなかつた。
この発明は , こ う した実情に ϋみてな された もので あ り 、 上記のよ う なデータ 伝送エラーが生 じた場合で あ って も 、 こ う し たデータエラーに基づ く ァク チユエ ータ等ク)誤動 ί乍を未然に防ぎ、 管理対象 と する機棕の 信頼性高い制御動作を保証する直列制御装置のデータ- 抽出回路を提供する こ と を 目的とする 。 発 明 の 開 示
この発明では . 例えば上記各ノー ドによ って各々抽 出 されるデータが各対応端末装置 ( ァク チ ユエータ ) ク) ド ラィ に供給される信号経路に 、 第 1 および第 2 の各別のラ チ手段を直列にかませ . 上記テ一-タ 伝送 に際 し てめエラーやエラー経歴が検出 された場合には 上記 ド ラィ バ測に配される ラ ッ チ手段へのデータ ラ ッ チを禁止 して 、 誤データ あ る いは不安のあるデータが ド ライ バに供給されないよ う にする „
少な く と も これによ り 、 データ 伝送エラーに よ る ァ ク チ ユエータ等 is動作は防止 される .
また .. こク)発明では更に , 当のデータ抽出回路 と し て 、 上記第 1 および第 2 のラ 'ゾチ手段への複数回のデ 一タ ラ ツチに基づき所定の論理を も って都度抽出され るデータの真偽を判定し 、 真と 判定されたデータにつ いてのみこの上記 ドライ バへの入力を許可する判定手 段を 別途具える よ う にする 。
これによ り 、 例えば
( ィ ) メ イ ンコ ン ト ローラが、 その制御データ と して 元も と誤ったデータ を送出 して し ま ったよ う な場合。
( 口 ) 各ノー ド内部での誤動作な どによ り 、 入力 した ザ一タ列の う ちの 1 つのデータ についてであれ、 そめ 論理内容を反転 して 出力 し て し まったよ う な場合。 等々であって も 、 そのデータ誤り を検知して 、 信頼性 め高い端末制御を実現する こ とができ る よ う になる 。 図面の簡単な説明
第 1 図は、 この発明が適用 される直列制御装置の構 咸 ί¾を示すプロ w ク図 、 第 2 図は 、 こ う し た直列制御 装置に採用される ί言号フ レ ームの形態についてその一 咧を示すタ イ ムチャー ト 、 第 3 図は、 この発明にかか るデータ抽出回路の一実施咧を示すブロ ッ ク図 、 第 4 図および第 5図は 、 それぞれ第 3 ! · 示 し た実施冽回 路の動作冽を示すタ イ ムチャー ト 、 第ら図は, この発 明にかかるデータ抽出回路ク)他ク)実施冽を示すブロ ク図 、 第 7 Sは、 第 ό Hに示される照合ブ口 クの具 i 構或洌を示すブ π ·■ ク図 . 第 8 Hは、 同照合ブ σ ·-.' ク に入力 されるデータ ビ '、/ ト信号例を示すタ イ ムチャ ー ト 、 第 9 図は . この発明にかかる データ抽出回路の 更に他め実施例に関 して 、 通常の ί言号フ レームの形態 と 断線時の信号フ レームの形態と を対比 して示す略図、 第 1 0 図は、 この更に他の実施例に関 して 、 各ノー ド のデータ抽出回路構成を示すブロ ッ ク図、 第 1 1 図は、 第 1 0 図に示 したデータ抽出回路の動作例を示すタイ ムチャ ー ト 、 第 1 2 図は 、 同実施阀に関 して 、 メ イ ン コ ン ト ローラのデータ抽出回路構成を示すブロ ッ ク図、 第 1 3 図は、 第 1 2 図に示 し たデータ抽出回路の動作 例を示すタ イ ムチャ ー ト 、 第 〗 4 図は、 同実施例に関 して 、 メ イ ンコ ン ト ローラのデータ抽出回路の他の構 成例を示すブロ ッ ク図、 第 1 5 図および第 1 ό 図は、 それぞれ第 1 4 図に示 したメ イ ン コ ン ト ローラのデー タ抽出回路において断線時 と 復旧時と に送出 される断 線事故情報の変化を示す略図、 第 1 7 図は、 第 1 4 図 に示 し たデータ抽出回路の動作例を示すタ イ ムチヤ 一 卜 、 である ,:■ 発明を実施する ための最良の形憨 第 3 図〜第 5 図に 、 この発明にかかるデータ抽出回 路 一実施咧を示す ...
第 3 図は、 直列制御装置 と し て先の第 1 図に示 し た 構成めものを前提 と し て 、 そめ各副制御装置 と し て 0 ノー ド 3 — 1 -、 3 — 11 の具体權成例を示 した も のであ - S — る 便宜上この网では 、 これら ノー ド 3 — 1 〜 3 — n が全て ァク チユ エ一タの管理に用い られ、 いずれも共 通 した構成を有 して いる こ と を想定して いる
さて この第 3 図に示すよ う に 、 これらノー ド 3 — 1 〜 3 — IIは各 々 、 メ イ ン コ ン ト ローラ 2若し く は前段 のノー ドから伝送される ί言号を入力 して これを所要に 復調する入力回路 3 0 1 と 、 この入力復調された信号 から所定の論理稽造を も ってデータ列 D A Τ Αの先頭 を示す前記 「 スタ一 ト コ一 ド S T 」 を検出するスター 卜 コー ド検出回路 3 0 2 と 、 同入力復調された ft号か ら更に所定め論理構造を も ってデータ列 I) A T Aの末 尾を示す前記 「 ス ト ッ プコ一 ド S P j を検出するス ト ッ プコー ド検出回路 3 0 3 と 、 同入力復調信号の う ち の前記 「エラ一チェ ッ ク コー ド E R C ( 前述の如 く ェ ラーの有無を検索するためのコー ド と して前段周辺コ ン 卜 ローラの後述するエラ一チェ 'y ク コー ド生成回路
3 0 S を通 じ て生成出力 さ れる ) 」 に基づいて前段 ( 前ボー 卜 ) と 自段 ( 自ポー ト ) 間でのエラー発生の 有無を検査するエラーチ X ':/ ク コー ド検査回路 3 0 4 と 、 同 力復調信号にエラーの発生を通知するための 前記 「エラーコード E R ( エラー発生の検知に基づき 前段周辺コ ン 卜 ローラの後述するエラーコー ド 付加回 路 3 0 9 を通じ て生成 ί寸加される ) が付加されて い るか否か監視 して 付加されて いる場合に この旨検出す るエラーコー ド検出回路 3 0 5 ヒ 、 同入力復調 ί言号に 閲する 「スター 卜 コー ド S T j お よび 「 ス ト ' ·.' プコ一 ド S P 」 の検出に基づいて この間に介在するデータ列 のデータ列長を求め 、 これが適正な長さであるか否か に応 じてエラーの発生の有無を検査するデータ列長検 查回路 3 0 6 と 、 これらエラーチェ ッ ク コー ド検査回 路 3 0 4 によ るエラ一検知出力およびエ ラーコー ド検 出回路 3 0 5 によ るエラーコー ド検出出力およびデー タ列長検査回路 3 0 6 によ るデータ列長異常に関 して の検出出力の論理和を と る オア回路 O R と 、 上記入力 復調信号 ( 正確にはこの う ちのデ一タ列 ) から各対応. する ァク チユエ一夕 に対する制御データ を抽出するデ 一夕抽出回路 3 0 7 と 、 同入力復調信号に基づいて新 たに 「エラ一チェ ッ ク コー ド E R C 」 を生成出力する エラーチヱ ' -/ ク コー ド生成回路 3 0 8 と 、 該入力復調 ί言号のこのエラ一チェ 、'/ ク コー ド生成回路 3 0 8への 入力を開閉 ( オンオ フ ) 制御する スィ 、y チ回路 S W 1 と 、 上記 「エラーコー ド 」 の生成を行ない必要に応 じ て ( 後述する ス ィ チ回路 S W 2 に よ る 選択に応 じ て ) これを上記入力復調信号に 付加するエラーコ ー ド 付加回路 3 0 9 と 、 上記入力復調 ί言号および上記エラ 一チ エ ッ ク コー ド生成回路 3 0 8から生成出力 される 信号 ( エラ一チ ェ ゾ ク コー ド E R C ) および上記エ ラ 一コー ド付加回路 3 0 9 か.ら出力 される 信号 ( エラ一 コー ド E R 〉 の う ちのいずれかを経時的に選択出力す る スィ 'ゾ チ回路 S W 2 と 、 こ のス ィ 'ν チ回 ¾ S W 2 力-' ら選択出力 される 信号を所要に変調して これを次段ノ
— ド若 し く はメ イ ン コ ン ト ローラ 2 へ送出する 出力回 路 3 1 0 と . 上記データ抽出回路 3 0 7 にて抽出され た制御データ をスィ ツ チ回路 S W 3 の閉成 ( オン ) に 基づいて ラ チするデ一タ ラ ·:/ チ回路 3 1 1 と 、 この デ一タ ラ ' チ回路にラ ツチされる制御データ を スィ ッ チ回路 S W L 1 〜 S W L 4 の閉成 ( オン ) に基づいて 順次シ フ ト しつつ更にこれを ラ ヴ チする第 1 〜第 4 ラ ツチ回路 3 1 2 〜 3 1 5 と 、 これら ラ 'V チ回路アレイ の う ちの最終段ラ '、/ チ回路である第 4 ラ ッ チ回路 3 1 5 にラ ブチされた制御データ に基づいて対応するァク チユエータ を駆動するための駆動信号を生成出力する ドライバ 3 1 6 と 、 上記スター ト コー ド検出回路 3 0 2 およびス ト ッ プコー ド検出回路 3 0 3 の検出出力や 上記オア回路 O Rの論理和出力、 並びに上記エラーチ ェ ツ ク コー ド生成回路 3 0 8およびエラ一 コー ド付加 回路 3 0 9 からの 「エラ一チヱ ッ ク コ一 ド E R C j や —エラーコー ド E R 」 に関する出力完了 ί言号をそれぞ れ受けて上記ス ィ 'ゾ チ回路 S W 1 , S W 2 . S W 3 . S W L 1 〜 S W L 3 の開 /閉 ( オフ オン ) 若 し く は 切替え態様を铳括制御する 内部コ ン ト ローラ 3 1 7 ヒ 、 上記ラ '·. ' チ回路ア レ イ の う ちの第 1 第 3 ラ ·'/チ回路 3 1 2 - 3 1 4 について その各ラ " /チ内容を同時比較 し . これら ラ チ内容が全て等 しい と き こ 旨条件に 上記スィ チ回路 S W L 4 を閉成 ( オ ) する比較回 骼 3 1 8 と 、 を それぞれ具えて構成される
こ こで 、 上記入力回路 3 0 1 は .、 各コ ン 卜 ローラ間 の信号授受がメ タル ケーブル ( ツイ スペア ケーブルや 同軸ケーブル等々 ) を介 して鼋気的に行なわれる場合 には、 ィ ンピ一ダンスマ ッチング回路、 入力ァンプ、 復調回路等を有 した構成と な り 、 同信号授受が光フ ァ ィ バを介して光学的に行なわれる場合には、 光一電気 変換器および復調回路 ( マンチ スター復調回路ある いは C M I 復調回路等 ) 等を有 した構成と なる 。
他方、 上記出力回路 3 1 0 も 、 各コ ン ト ローラ間の ί言号授受が、 上記の如く 電気的に行なわれる場合には 、 変調回路や ド ラ イ バ回路を有 した構成と な り 、 光学的 に行なわれる場合には、 変調回路や電気一光変換器を 有 した構成と なる 。
また 、 上記エラ一チェ ッ ク コー ド検査回路 3 0 4 は 、 前述の如 く C R C チ 'ゾ ク方式や垂直水平パ リ テ イ チ ッ ク方式等によ り 上記のエラーチェ ッ ク を行な う 周 知 回路であ る ..
また、 上記内部コ ン ト ローラ 3 1 7 は 、 この実施例 においては、 「スター ト コー ド S T 」 の検出出力に基 づき 、 ス ィ ッ チ回路 S W 1 を閉成 ( オン ) する と と も に 、 スィ ツ チ回路 S W 3 について も これを制御データ の抽出にかかる所定期間だけ閉成 ( ォン ) し 、 次いで 「 ス ト -、' プコ ー ド S P が検出 さ れる と 、 こ ク)' 検出 出力 に基づ き 、 上記閉成 ( オ ン ) し たス ィ ".' チ回路 S 1 にって いはこれを開 ¾ ( オフ ) に戻すと と もに、 ス ィ 'ゾ チ回路 S W 2 については、 初期の 「 0 — 1 」 選 択状態から 「 0 — 2 」 選択状態へと切替え 、 更にエラ —チェ ッ ク コー ド生成回路 3 0 8から 「エラ一チエ ツ ク コード E R C 」 の出力完了信号が出力される と 、 こ の と き オア回路 O Rの論理和出力が論理 " 0 " レベル となっていれば、 上記 「 0 — 2 」 選択状態と なって い るスィ ツ チ回路 S W 2 を 「 0 — 1 」 選択状態に戻すと と も に 、 スィ ツ チ回路 S W L 3— S W L 2— S W L 1 の順で順次所定期間ずつこれら を閉成 ( ォン 》 し 、 ま た上記 「エラ一チヱ ッ ク コー ド E R C 」 の出力完了信 号が出力された と き 、 同オア回路 O Rの論理和出力が 論理 " 1 " レベルとなって いれば、 上記スィ ッチ回路 S W L. 1 S W L 3 についてはこれを開放 ( オフ ) 状 態に保ち 、 上記 「 0 — 2 」 選択妆態と なつて いるスィ 'ゾ チ回路 S W 2 についてのみこれを一旦 「 0 — 3 」 選 択状態に切替えて 、 エラ一コ一 ド 付加回路 3 0 9 から
—エラーコー ド E. R 」 の付加完了信号が出力 される こ と を条件に同スィ '、/チ回路 S W 2 を 「 0 — 1 」 選択状 態に戻す、 よ う その制御論理が予め組まれて いる コ ン 卜 ローラである 、、 こ う した F¾部コ ン ト ローラ 3 1 7 に よ る上記各スィ チ回路の制御態樣を次表第 1 表に一 覧する : 検ス
出タ
第 1 表 スト アコ一ド エラーチェ '、/ク
小コ- 検出 コード エラ一コード
(データ列長^^ 送 付カ皖
SW1 I 開(オフ) ; 閉 (オン〉 ; 開(オフ) , 開 (オフ〉 ;開〈オフ〉
(OR出力 = "0"
0-1
SW2 0—1 0 一 1 0-2 0-1
Figure imgf000015_0001
(OR出力二 "0" )
—オフ .オン .オフ一
SWL2 開(オフ;' 開 (オフ) . 開(オフ) 開(オフ〉
(OR出力二 "1" )
開(オフ〉
(OR出力 "0" )
オン .オフ
s 開〈才マ) 開 (オフ〉 開(オフ) 開. (オフ)
(OR出力 = "1" ) :
開(オフ) なお 、 この直列制御装置において 、 メ イ ンコ ン ト 口 —ラ 2 は、 各ァク チユエータに対する制御内容に更新 の必要が生 じ る まで、 前記データ列 I) A T A と して同 一内容の制御データ を辏 り返 し初段のノー ド 3 — 1 へ 出一 9 。
第 4 図および第 5 図は、 上記ノー ド 3 — 1 〜 3— n の う ちのノー ド 3 — 2 を例に と って その動作例を示し たタ イ ミ ン グチ ヤ 一 卜であ り 、 以下、 これら第 4 図お よび第 5図を参照して これら ノー ドにて実行される if 号処理動作並びにデータ抽岀動作を詳述する なおこ の実施例においてほ、 同第 4 HI . 第 5 図から 明らか なよ う に .、 各ノー ド間で時間遅れを持たせる こ となく 信号の伝送を行な う 方法を採用 している 。
さて いま 、 メ イ ンコ ン ト ローラ 2 と ノー ド 3 — 1 と の間における信号伝送に際 してエラーが発生したこ と によ り 、 前段ノー ド ( ノー ド 3 — 1 ) から次段ノー ド
( ノー ド 3— 2 ) に対 して第 4 H ( a ) に示す態様の信 号伝送があ り 、 これが入力回路 3 0 1 にて入力復調さ れた とする と 、 スター ト コー ド検出回路 3 0 2 によ る
「 スター ト コー ド S T 」 の検出に基づき 、 上記内部コ - ン ト ローラ 3 1 7 では、 同第 4 図( I) ) に示すタ イ ミ ン グにて スィ "/ チ回路 S W 1 をオン ( 初期はオフ となつ て いる 》 に切替制御する これによ り 、 エラーチェ 、'/ ク コー ド生成回路 3 0 8は . その入力される 信号に基 づいて次段ノー ド ( ノー ド 3 — 3 ) へ伝送すべき エラ —チェ 'リ ク コー ド E R C 2 の生成動作を開始する 。 な お 、 この時点において は、 スィ ッ チ回路 S W 2 が、 第 4 図( c ) に示される よ う に初期状態であ る端子 1 入力 選択状態 ( 「 0 — 1 」 選択状態.〉 に維持されてお り 、 上記スター ト コー ド S Tやデータ列 D A T Aは、 この スィ ツ チ回路 S W 2 を介 し て そのま ま出力回路 3 1 0 に加え られ 、 該出力回路 3 1 0 を通 じ て 信号 S 2 と し て 次段の ノ ー ド ( ノ ー ド 3 — 3 ) へ転送出力 される ( 第 4 図 U ) 参照 ) .5 ま た こ の間 、 データ 抽出回路 3 0 7 においては、 対応する ァクチ ユエ一夕への制御 データの抽出を実行 し 、 この抽出された制御データは . スィ ッ チ回路 S W 3 の第 4 図( d ) に示される態様での オン動作に基づき . データ ラ ッ チ回路 3 1 1 にラ ッ チ される .
第 4 図( a ) の如く 伝送される信号は .. 次にその 「ス 卜 '?プコー ド S P 」 が検出される 。
内部コ ン ト ローラ 3 1 7 では、 こ う し て ス ト ツ プ コー ド S P 」 が検出 される と . 前記の如 く スィ '/ チ回 路 S W 1 を初期状態のオフ . そ して スィ ッ チ回路 S W 2 を端子 2 入力選択状態 ( 「 0 — 2 」 選択妆憨 ) にそ れぞれ切替制御する ( 第 4 図( b ) および ) 参照 )
こ う し たスィ ':/ チ回路 S W 2 の切替に応 じ て 、 同ス ィ 'y チ回路 S W 2 からは 、 上記検出済みのス ト 、'- ' プコ ー ド S P に引 き 続き 、 上記エラーチ ' ' ク コー ド生成 回路 3 0 8 にて新た 生成された —エラーチ ェ ッ ク コ ー ド E R C 2 が選択出力 され、 出力回路 3 1 0 を通 じ て転送される ( 第 4 図( i ) 参照) 。
またこれと平行して 、 エラーチェ ".' ク コー ド検査回 路 3 0 4 およびエラーコー ド検出回路 3 0 5 およびザ 一タ列長検査回路 3 0 6 では . 前段のノー ド ( ノー ド 3 — 1 ) から転送された上記の i 号に対 して 、 各々前 述した態様での検査を実行する この結果、 少なく と エラーコー ド検出回路 3 0 5 による 「エラ一コー ド E R 」 の検出に基づいて 、 以前にデータエラ一が発生 して いる 旨検知される そ して この検知結果は 、 オア 回路 O Rを介 して 内部コ ン ト ローラ 3 1 7 に伝達され る
したがって この場合、 上記エラ一チェ ッ ク コー ド生 成回路 3 0 8からその出力完了 ί言号が発せられる と 同 時に、 上記スィ 'y チ回路 S W 2 が端子 3 入力選択妆態 ( 「 0 — 3 」 選択妆態 ) とな り 、 出力回路 3 1 0 を通 じ て転送出力 される信号には、 上記エラ一チ ·:/ ク コ ー ド生成回路 3 0 8 にて生成出力 された — エラーチェ ':, ク コ一 ド E R C 2 」 に引 き読き . エラ一コー ド 付加 回路 3 0 9 から出力 される 「エラ一コー ド E R 」 が付 加される こ と と なる ( 第 4 U ( C ) および( i ) 参照) -. またこの場合 . 内部コ ン ト ローラ 3 1 7 は 、 スィ ·、,チ 回路 S W L 1 -、 S L 3 に対し て 何らの閉制御も行な わないため 、 上記データ ラ / チ回路 3 1 1 にラ ",'チさ i iたギ一夕が第 1 ラ 、、!チ回路 3 1 2以降に取 り 込まれ る こ と もない ( 第 4 図( e ) 〜( g ) 参照 ) 。
この後上記エラーコー ド ί寸加回路 3 0 9 では 、 上記
「エラーコー ド E R 」 の ί寸加を完了する と 、 内部コ ン 卜 ローラ 3 1 7 に対 してエラーコー ド付加完了 ί言号を 発 し 、 これに応 じ て 同コ ン ト ローラ 3 1 7 は、 スィ ッ チ回路 S W 2 を初期状態の端子 1 入力選択状態とする
( 第 4 図( C ) 参照 ) „
ノー ド 3 — 2 め以上の動作によ って . このノー ド 3 — 2 か ら 次段の ノ ー ド 3 — 3 へ転送出力 さ れ る 信号 S 2 に も 、 エラー発生状態である こ と を通知する '「ェ ラ一コー ド E R 」 が良好に ί寸加され、 またこのエラー に係わる制御データがその対応するァクチユエータ に 加え られる こ と もな く なる
ま た 、 次の第 5 図に示す例 と し て 、 前段の ノ ー ド
( ノー ド 3 — 1 ) は も と よ り 、 自段ノー ド ( ノー ド 3 — 2 ) において も 、 そ のエラーチ : L ッ ク コー ド検查回 路 3 0 4 およびエラ一コー ド検出回路 3 0 5 およびデ 一タ列長検査回路 3 0 (3 を通 ヒ て データ異常が棂出 さ れなかつた場合、 すなわち前記オア回路 0 R.の論理和 出力が'論理 " 0 " レベルに保持 される場合には 、 先の 第 1 表に示 したよ う に 、 内部コ ン ト ローラ 3 1 7 は 、 エラーチェ ク コー ド生成回路 3 0 8からそク)生成 し た 「エラーチ ヱ "/ ク コー ド E R C 2 」 の出力完了を示 す信号が加え られた時点で 、 第 5 1 ( c ) に示 される よ う に 、 スィ '·,' チ回路 S 2 を 期 -1 態 ' 0 — 1 選 ― I S — . 択状態に切替える と と も に 、 同第 5図( e ) 〜( g ) に示 される よ う に , スィ ッ チ回路 S W L 3 からスィ ツチ回 路 S Wし 1 へ順に段階的にこれら を所定期間ずつオン と する „
すなわちこれによ り 、 あ る 1 つのノー ド ( こ こでは ノー ド 3 — 2 ) に注目すれば、 これに第 5 図( a ) に示 される よ う なフ レ ーム信号 ( 信号 S 1 ) が入力 される 毎に、 その第 1 〜第 3 ラ ·:/ チ回路 3 1 2 〜 3 1 4 にお いて 、 各 々前段ラ ッ チ回路 ( データ ラ " チ回路 3 1 1 を含む ) から後段ラ チ回路へのラ ツ チデータの順次 シ フ トが行なわれる こ と と なる
比較回路 3 1 8は、 前述した如く 、 これら第 1 〜第 3 ラ ッチ回路 3 1 2 〜 3 1 4の各ラ ッ チ内容を同時比 較して 、 これらのラ ッチ内容が全て等し いと き 、 第 5 図( h ) に破線で示す態樣にてスィ ツチ回路 S W L 4 を オン と して 、 第 3 ラ 'ゾ チ回路 3 1 4 にラ ·', ' チ されたデ 一タ を第 4 ラ '·,'チ回路 3 1 5へ転送せしめる 回路であ り 、 当該ノード ( ノー ド 3 — 2 》 においては . このス ィ 、、! チ回路 S W L 4 がオン制御される条件で、 すなわ ち第 1 〜第 3 ラ ブチ回路 3 1 2 〜 3 1 4 にそ ilぞれラ 'v チされる 当該対応ァクチユエータへの 3 回分 ( 3 フ レーム分 〉 の転送制御データが全て 同一の制御内容を 示し て いる こ と を条^に . 第 4 ラ ' '/ チ回路 3 1 5 を介 し てそ 内容を ド ラ イ バ 3 1 6 に取 り 3 み . 該 ド ラィ バ 3 1 o を通 じて対応ァク チユエ一タ を実駆動する よ 9 う になる
各ノー ドのこ う した動作によ り 、 例えば
( ィ ) メ イ ンコ ン 卜 口一ラが、 その制御データ と して 元も と った了一夕 2:送出 して しま ったよ う な
( 口 ) 各ノー ド内部での誤動作な どによ り 、 入力 し た データ列の う ちの 1 つのデータ についてであれ、 その 論理内容を反転 し て 出力 して し ま つた よ う な場 等 々 、 エ ラ一チ ェ ッ ク コー ド検査回路 3 0 4 、 エラー コー ド検出回路 3 0 5 め る い ί 夕列長検出回路 3 0 ό などのエラーチ ェ ッ ク手段では検知 し得なぃァ一 タ異常が生 ':: た場合であって も 、 こ う した異常データ に基づいて対応ァク チユエ一タ を誤制御 して し ま う 危 険性と いった も のは大幅に低減される 。 次表第 2表に あ る 1 つのノー ドに , 初め 3 回分は論理 " 1 " レベル に対応 した制御内容を所望する制御データが、 また 4 回目以降は論理 " 0 " レベルに対応 し た制御内容を所 望する制御データがそれぞれ含まれる .と する フ レ ーム 1 〜フ レ ーム 1 0 の 1 0 回分の信号入力があ つた場合 について . 同ノ一 ドにおける上記比較回路 3 1 S の比 較動作 ( ス ィ 'シチ回路 S W L 4 のオン , ' 'オ フ動作 ) を 含めた上記第 1 〜第 4 ラ ッ チ回路 3 1 2 〜 3 1 5 のラ 'ν チ動作推移を参考ま でに一覧する 第 2 表
:第 1 第 2 ί第 3
フレーム ;ラヅチ フ、、,す - フッテ ,回 路 :ラッチ ; 備 考 , γ
ί i ^" } 回 路;回 路 i回 路: SWL4;回 路
f i i ' i "
' フレーム 1 : 刁 ノ ' ― ! ータが 3回至 ;
! f ί "1"デ
f t ί
:フレーム 2 丄 丄 : 7 ノ 3回目て 1 τ タを !
ί
i
'フレーム 3 " 1 " 441 , ί 、 '
,' ,
丄 ' オノ : '力 (ァクチユエ一夕顧) -、:
, 丄,, 丄,, ',
フレーム 4 : "0" : オフ "0"データが 3回到来
J »
.フレーム 5 "0" ' "0" ■ , オフ , 3回目で "0"データを出 '
! i
;フレーム 6 ; "o" ' ί Mo" ! U 1 才ン ! "0" i力(ァクチユエータ屠隱) J ί * ! E
i
:フレーム 7 - !
ί "0" ί "0" ; オフ : "0" : ""タ "r - : i " i
,,
!フレー厶 8 : "0" "0" ■ オフ "0" :この誤データ "Γ*は出力
i
"丄,,
; フ 1―ム 9 : "0" : "0" \ ' オフ ; "0" ;されない(第 4ラ'ゾチ回路-
:フ —ム 10 ; "0" ; "0" ; "0" , オン : "0" 'へほラ チさ t¾rい) ..
/·_ に 表中の 「 は、 電源投入時等の初期状態
• 不し - " 1 : " 0 " の う ちのいずれか安全 な値が予め設定 さ Iる 因みに こ の(511の場合には、
" 0 " が予設疋 れ -o . また他の手法と し て 、 初期時 には 3 フ レーム分の ft号 ノ お つ 、 は じめて比較回
3 1 Q -X ^ ¾fr レ チ
ノ s SO る よ う 回路条件を t^r
5乂 ノヒ 〖し 、 よ う に し て も よ い。
以上説明 し たよ う に、 上記の実施冽によれば、 メ ィ ン コ ン ト ローラ 2 および各ノー ド 3 — 1 3 — n の間 でそめ転送されるデータに何 らかのエラーが発生 した 場合、 これを検知 して 、 こめエラーに係わるデータで のァクチユエータ誤制御を未然に防止する こ と ができ る こ と は も と よ り 、 通常のエラーチェ '' / ク手段にては 検知 し得ない元々 のデータ について のデータ誤 り が発 生 したよ う な場合でも 、 該誤デ一夕 によ る ァクチユエ 一夕の誤制御を未然に防止する こ と ができ る ',
なお . 上記め実施例においては、 比較回路にて その ラ ツ チ内容が比較される ラ ッ チ回路の数が、 第 1 〜第 3 ラ ッ チ回路 3 1 2 〜 3 1 4 の 3 個である と したが、 この数は任意である ,. 実用に際 して は 、 制御の信頼性 および制御速度 ( 応答速度 ) が共に満足される範囲で 適宜の数が選ばれる
また . 同実施咧では、 上記各ラ 、' / チ回路のラ ッ チ内 容が等 し い場合 、 その最終段の ラ 、、! チ回路 ( 第 3 ラ 、' チ回路 3 1 - 1 ) にラ ·.'/ チ されたデ一夕 を対応ァク チュ エータの有効制御データ と し て抽出する よ う に したが、 上記内容比較される ラ ッ チ回路のラ ッ チデータであれ ば、 こ ^铀出 される データは 、 基本的にはいずれの ラ ··' チ回路づ: > i> のて" L よ い ,
また 、 同実施例 ( 特に第 2 表 ) では 、 各ノー ド間を 耘送さ れる ί言号 ': フ レ ーム信号 ) のデータ列 D A T A を構成する各ァクチユエ一夕制御用のデータが 1 ビ 'v 卜からなる 旨想定 したが、 こ う したデータ構成 ^任意 であ り 、 複数ビ ッ トからなる制御データ について も同 様にこの実施例を適用する こ と ができ る 。
また 、 同実施例では 、 第 1 図に示した如 く 、 各ノー ドおよびメ イ ン コ ン ト ローラが環状に直列接続された 制御装置を前提と したが、 この実施咧はまた 、 各ノー ドがメ イ ンコ ン ト ロ一ラに列妆 ( デジ一チェ一ン状) に直列接続される制御装置について も同様に適用する こ と ができ る
また更には、 第 4図、 第 5 図および第 2 IIに示 した 信号のフレーム形態並びにこの授受のためのァロ ト コ ルも これに限定される のではなく 、 制御データの抽 出が確実に達成され得る ものであれば . 他のいかなる 形態のフ レーム構造およびプロ ト コルを採用 し て も よ い。 要は、 メ イ ンコ ン ト ローラ を介 して環状に 、 若し く はメ イ ン コ ン ト ローラに対して列状 ( デジ一チェ一 ン 拔 ) に直列接銃される各 ノー ドが、 上記 ί言号から該 当する制御データ を適宜に抽出する手段、 該制御デー タが含まれる 信号が入力される都度この抽出された制 御データ を順次シ フ ト し つっこれを ラ '、 / チする複数の ラ チ手段、 これ らラ 、 V チ手段の各ラ ' ' チ内容を同時 比較し て これ ら内容が全て等 し い と き に所定の一致信 号を出力する比較手段、 およびこの一致信号が出力さ れ.た と き上記ラ チ手段にラ パチされた内容を対応す るァクチユエ一夕の有効制御データ と して これを別途 抽出する手段 . を少な く と も具え る ものであればよ い ·, エラ一チ X ッ ク手段が付加される場合、 そめ選定も 任 意である 。
ただし 、 上記 ( ィ ) および ( 口 ) と して示 し たよ う な懸念が不要である よ う な直列制御装置にあつ て は、 上記各ノー ドによ って各々袖出されるデータが各対応 端末装置 ( ァク チユエ一タ ) の ド ラ イ バに供耠される 信号経路に 、 第 1 および第 2 の 2 つのラ ッ チ手段を直 列にかませ ( 第 3 図でいえば、 デ -タ ラ プ チ 3 1 1 を 第 1 のラ ッチ手段、 第 1 ラ ッ チ 3 1 2 を第 2 のラ ッチ 手段にそれぞれ見立て 、 この第 1 ラ ッチ 3 1 2 の出力 を直接 ド ラ イ ノく 3 1 6 に加え る よ う にする ) 、 上記デ —タ伝送に際 してめエラ一やエラー経歴が検出 された 場合に 、 上記 ド ライ バ厠に配される ラ ッ チ手段 ( 第 1 ラ ッ チ 3 1 2 ) へのデータ ラ ッ チを禁止 して 、 誤デ一 タ ある いは不安のある ザ一タが ド ラ イ "'に供給されな いよ う にする こ と で十分である ,
第 ら 図〜第 8 図に 、 こ の発明にかかるデータ抽出回 路め他の実施例を示す。
この実施冽では 、 上述 したラ '' チ回路アレ イ に代え て 、 カ ウ ン タ 回路を用いる よ う に して いる 。 ただ し 、 適用される直列制御装置が . 先の第 1 図に示 し た構成 を有 し て いる とする こ と は 、 第 3 1 第 5 図に示 した 実施例の場合と 同様である 、. さて 、 第 6 図は、 ァク.チュエータ を k倔具えたノー ド ( ノー ド 3 — 1 〜 3 — n ) における デー タ フ レ ーム 信号の入力部を示してお り 、 こ こでも 同様に、 同一の データ内容を有するデータ フ レ ーム ί言号を N回繰り返 し て受信する
第 6 図において 、 メ イ ンコ ン ト ローラ 2 または前段 のノー ドから送出されたシ リ アルのデータ フ レーム信 号 ( 第 2 図参照) は、 同期検出回路 3 2 1 、 ク ロ ッ ク 分難回路 3 2 2 、 エラ一検出回路 3 2 3 、 エラー経歴 抽出回路 3 2 4 および k個の各ァク チユエ一夕に対応 したスィ '、/チ回路 3 2 5 — 1 〜 3 2 5 — kに加え られ 同期検出回路 3 2 1 は、 上記フ レーム信号 ( 例えば C M I 符号化されている とする ) に含まれるデータ列 D A T Aから 当該ノー ドに対応する k個のァクチユエ ー タに分配される各データ ビッ ト ft号 d 1 〜 d k のタ ィ ムス口 ·', 卜 を検出してお り 、 検出 し た該各データ ビ - 卜 ί言号 タ イ ムス口 .'/ ト を示す ί言号を ©替ロジ ··/ ク 回路 3 2 6 に力 Gえて いる
クロ ク分離回路 3 2 2 は . 同フ レ ーム ί言号から ク ロ ッ ク信号を再生してお り 、 再生したク ロ ク 信号を 切替口ジ '、/ ク回路 3 2 6 に加えて いる „
エラー検出回路 3 2 3 は 、 同フ レ ーム信号に含まれ るエラ一チ ェ '、/ ク コー ド E R C に基づいて网えば C R チェ ·" ク を行なってお り 、 データ誤 り を検出する と 検出出力 C R を論理ハイ レベルにする „
エラー経歴抽出回路 3 2 4 は、 上記フ レーム信号に 含まれる前述 したエラーコー ド Rに基づいて 、 前段の ノー ドにて検出されたエラーの経歴を読み取つてお り . エラーがあれば検出出力 E R を論理ハイ レ ベルにする 、. エラ一検出回路 3 2 3 の検出出力 C R およびエラー 経歴抽出回路 3 2 4 の検出出力 E R は , オア回路〇 R 2 を介 してエラ一信号と して k個の照合プロ '' / ク 3 2 8 - 1 〜 3 2 8— k の各々 に加え られる ;.
一方、 切替ロ ジ ッ ク 回路 3 2 6 は同期検出回路 3 2 1 にて検出 された各データ ビ ッ ト 信号 d 1 〜 d k のタ ィ ムス 口 '、/ 卜 を示す信号およびク ロ ッ ク分離回路 3 2 2 にて分 されたク ロ ッ ク 信号を入力する と 、 ク ロ 、:, ク ί言号に同期 し て各データ ビ ッ ト 信号 d 1 〜 d k のタ ィ ム スロ ッ ト毎にク ロ 'ゾ ク ビ ッ ト ί言号 b 1 〜 b k を各 ' ス イ ッ チ回路 3 2 5 — 1 〜 3 2 5 — k および各照合ブ ロ ッ ク 3 2 8— :! 〜 3 2 8 — k に順次配送する -'
こ こで 、 スイ チ回路 3 2 5 — 1 は 、 フ レ ーム ί言号 におけるデ一夕 ビ ·、/ ト ί言号 d 1 を入力 した と き にク ロ ■: ク ビ ッ ト ί言号 b 1 を 入力 し 、 ク ロ '、.' ク ビ '、/ ト ί言号 b 1 に応答 し て閉と な り . これによ り データ ビ ッ 卜 信 号 cl 1 を照合プロ ' ク 3 2 8— 1 に送出する ., 以下同 様に 、 他の各スィ " .'チ回路 3 2 5 — 2 〜 3 2 5 — k データ フ レ ーム ί言号における各データ ビ .' ト 信号 2
-、. cl k を それぞれ入力 し た と き に各 ク ロ ク ビ ' ト ίί 号 b 2 〜 b k をそれぞれ入力 し 、 各ク ロ ッ ク ビ、y ト信 号 b 2 \ b k に応答 して それぞれ閉と な り 、 これによ り 該各データ ビッ ト信号 d 2 〜 d k を他の各照合プロ ッ ク 3 2 S— 2 〜 3 2 8— kにそれぞれ送出する こ と と なる 4
したがって 、 各データ ビ 'ν ト ί言号 d 1 〜 d k および 各ク ロ ッ ク ビ ッ ト 信号 b 1 〜 b k は各照合ブロ ッ ク 3 2 8— 1 〜 3 2 8— kにそれぞれ分配 して加え られ . またエラ一信号は各照合プロ ·.', ク 3 2 S - 1 -、 3 2 S 一 k に加え られる 、. このよ う な各照合ブロ ク 3 2 8 ー 1 〜 3 2 8— に対する 信号の配送ほ、 データ フ レ ーム信号が伝送されて く る度に行なわれる
この結果、 同一のデータ内容を有するデータ フ レー ム信号が N回繰り返して 伝送されて く る と 、 例えば'照 合ブ口 " ク 3 2 8— 1 には、 第 8図に示す λτ個の同一 のデータ ビ "/ 卜信号 d 1 — :! 〜 d 1 - Xが順次加え ら れる と と もに . これに伴 う N個のク ロ ■· ク ビ '、! 卜信号 b 1 が加え られる .., また 、 当該フ レ ーム ί言号からエラ 一ある いほエラー経歴が検出された と き には、 該照合 ブロ ッ ク 3 2 8— 1 に論理ハィ レ ベルのエラ一 ί言号が 加え られる -'
これ らの照合ブロ ッ ク 3 2 8— 1 ^ 3 2 8— kは第 7 図に示すよ う に構成されてお り 、 こ こでは照合ブ口 ク 3 2 8— 1 の動作を洌と して述べる -.
第 8図に示す各デ一タ ビ 'ゾ ト ί言号 d 1 - 1 - d 1 一 — 2 1 —
Nはデータ フ レーム ί言号が伝送 されて く る度に第 1 の ラ ッ チ回路 8 1 に順次力 Qえ られる 。 これに伴い 、 ク ロ ク ビ ί言号 b 1 は第 1 のラ チ回路 8 1 お よ び判 定口 ジ 、、/ ク 回路 8 2 に順次加え られる 。 エラー信号は 、 先に述べた様にエラーお よびエ ラー経歴が検出さ れた と き に論理ハイ レベル と な り 、 判定ロ ジ ッ ク 回路 8 2 に力!]え られる 。 .
判定口 ジ ッ ク 回路 8 2 は、 イ ネ一ブル ί言号を第 2 の ラ ッ チ回路 8 3 お よび出カ ラ 、、/ チ回路 8 4 に送出 した り , ク ロ ッ ク ビ 、-' ' ト 信号 b 1 に同期する カ ウ ン タ ク ロ ッ ク ί言号 、 カ ウ ン ト ア ッ プ信号 、 カ ウ ン ト ロー ド信号 お よびカ ウ ン ト ク リ ア信号を カ ウ ン 夕 8 5 に送出 した り する 。
いま . 例え ば第 8 図に示す時点 Τ 1 にて 、 判定ロ ジ ' ク 回路 S 2 か らカ ウ ン ト ク リ ア ί言号がカ ウ ン タ 8 5 にカ卩え られた と する と 、 これに よ り カ ウ ンタ 8 5 の計 数値がク リ ア ( 初期化 ) さ れて 零 と なる
こ の後 、 第 1 の ラ ':' チ回路 S 1 は最枋ク :> ク ロ ヴ ク ビ ト ί言号 b 1 を ィ ネーブル入力 と し 、 該最初の ク ロ 'y ク ビ ' 信号 b 1 に同期す る最初のデ一タ ビ 卜 ί言号 d 1 一 1 を ラ ッ チする „ こ の と き 、 該最初のデータ ビ
' 卜 信号 n — 1 を "む フ レ ーム ft号のエラ一お よび エ ラー経歴が検出 さ れなければエ ラー信号は論理ロー レベル で'ある - 判定口 ジ ッ ク 回路 S 2 では 、 上述のよ う にカ ウ ン ト 一 2 S - ク リ ア信号をカ ウンタ 8 5 に送出 してから 、 最初のク 口 ク ビ ヅ ト信号 b 1 を入力 し 、 この直後にエラー信 号が論理ローレべルで'あれば、 カウン 卜 ロー ド ί言号を カ ウン 夕 8 5 に加え る 。
カウ ンタ 8 5 は、 このカ ウン ト ロー ド信号を入力す る と 、 1 」 発生回路 8 9 が値 「 1 」 を計数値と して ロー ド し 、 計数値 「 1 」 を内示する 。
次に、 判定ロジ ッ ク 回路 S 2 は、 イ ネ一ブル信号を 第 2 のラ ッ チ回路 8 3 に加える
第 2 ラ ッ チ回路 S 3 は、 このィ ネ一ブル 信号を入 力する と 、 第 1 のラ ッ チ回路 8 1 から前記最初のデー タ ビ " / ト ί言号 d 1 — 1 をラ ッチする この時点では . この最初のデータ ビッ ト ί言号 d 1 — 1 は、 第 2 のラ ッ チ回路 8 3 および第 1 のラ チ回路 8 1 の双方にラ ッ チ されたこ と となる .
次に 、 第 1 のラ ·'/ チ回路 S 1 には 2 番目のデ―タ ビ 'ゾ 卜信号 d 1 — 2 がラ 'ゾ チされる この と き 、 判定口 ジ ツ ク 回路 8 2 は第 2 のラ チ回路 8 3へのイ ネ一ブ /レ i 号の送出を停止 してお り , このため第 2 のラ ッ千 回路 8 3 には前記最初のデータ ビ ッ ト ί言号 el 1 — 1 が ラ 、' / チされたま まである ,,
データ比較回路 8 6 は、 第 2 のラ チ回路 8 3 内の 最 ¾ データ ビ 'ゾ ト ί言号 d 1 — 1 および第 1 のラ 、.ゾ チ 回路 S 1 内の 2番目のデータ ビ ·', ト i 号 d 1 — 2 を比 較 し . 両者が一致すればこ 旨を示す ί言号を判定ロジ ■;/ ク 回路 S 2 に力 Πえ る 。
判定ロ ジ ッ ク 回路 S 2 では 、 前記 i 号を入力する と 、 カ ウ ン ト ア プ ί言号をカ ウ ン タ 8 5 に加え る 。 カ ウ ン タ 8 5 は . こ う し て カ ウ ン ト ア ッ プ it号を入力する と 、 先に 「 1 」 と な っ た計数値を 「 1 」 つ進めて 「 2 」 と する ,
同様に . 3 番 目 以降の各データ ビ ッ ト 信号 d 1 — 3 - d 1 一 :が第 1 の ラ チ回路 S 1 に ラ 'ゾ チ さ る度に 、 こ の第 1 のラ ·'/ チ回路 8 1 内のデータ ビ "/ ト ί言号 と 第 2 ラ ·'/ チ回路 8 3 内の各 マ 1 つ前のデ一 タ ビ ··/ 卜 i 号 と が比較さ れ 、 両者が一致すればカ ウ ンタ 8 5 の計 数値が 「 1 」 ずつ進め られる 。
したがつ て 、 3 番 目 以降の各データ ビ ッ ト 信号 d 1 — 2 〜 d 1 — Nがその各々 1 つ前のデータ ビ ッ ト ί言号 と m回 ( m≤ N ) —致 し た場合は 、 カ ウ ンタ 8 5 の計 数値が値 iu と な る 。 こ こ で 、 値 m設定回路 S 7 には前 記値 inが予め設定されて い る .
コ ン パ レ ータ 8 8 は 、 カ ウ ン 夕 8 5 の計数値を値 m 設定回路 8 7 の値 m と 比較 して お り 、 計数値 と 値 τηが 一致する と 、 つ ま り 計数値が値 mに達する と 、 こ の旨 を示す信号を判定口 ジ ッ ク 回路 S 2 に加え る 。
判定口 ジ " ク 回路 S 2 は 、 こ の ί言号を入力する と . ィ ネーブ 信号を 出カ ラ ッ チ回路 8 4 に力 [1え る と と に . カ ウ ン ト ク リ ア信号を カ ウ ン タ 8 5 に加え る .,
出カ ラ '" チ回路 S 4 は 、 上記イ ネ一 ブル 信号を入力 する と 、 第 2 のラ ッ チ回路 8 3 にその時点でラ "·' チさ れて いるデータ ビ ブ ト it号をラ ッチ し 、 このデータ ビ -、/ ト ί言号を出力データ と し て出力する また、 カウン タ S 5 は、 上記カ ウン ト ク リ ア ί言号を入力する と 、 計 数値を ク リ ア して零とする
すなわち 、 2番目以降の各データ ビ ' ' ト信号 d 1 — 2 〜 d 1 — Nの う ちの ( m— 1 ) 個がその各々 1 つ前 のデータ ビ '、 ト ί言号と 一致すれば、 m回搡り返して伝 送されて きたデータ ビッ ト信号 d 1 を正 し いものと み な し 、 第 2 のラ ッ チ回路 8 3 内にその時点でラ z チさ れて いるデータ ビ ッ ト g号を出力回路 8 4 を介して 出 力データ と し て 出力する この出力データは、 当該ノ — ドク) ' 1 つのァクチユエータ A 1 に加え られ、 このァ クチユエ一タ A 1 を作動せ しめる 。 - 次に、 フ レーム信号の受信中に、 第 6 図に示 したェ ラー検出回路 3 2 3 およびエラー経歴抽出回路 3 2 4 によ っ て同フ レーム信号のエラーおよびエラー経歴の う ちのいずれかが検出された場合について説明する 。 この場合、 エラ一信号は論理ハイ レ べルと なる
" この場合まず、 上記照合プロ '、/ ク 3 2 8 — 1 におけ る第 2 のラ ッ チ回路 8 3 には、 先のフ レーム信号に含 まれるデータ ビ ト 信号 cM - ( i - 1 ) がラ チさ れて お り 、 また第 1 のラ '、 /チ回路 8 1 には、 このエラ 一のあつた フ レ ーム it号に含まれる デ一夕 ビ ト信号 d 1 — i 力;ラ チされる そ し て こ iし ら第 2 ^ ラ 'ゾ 手 回路 8 3 および第 1 のラ 'y チ回路 8 1 内のそれぞれの データ ビ '、/ 卜信号が、 データ比較回路 8 6 にて比較さ れる またこの と き 、 判定ロ ジ ッ ク 回路 S 2 はエラ一 信号が論理ハイ レべルになって いるので、 データ比較 回路 8 6 によ る比較結果にかかわらず、 カ ウン トア ツ プ信号をカ ウンタ 8 5 に加えない。 このため、 カ ウン タ 8 5 は計数値をカ ウ ン ト ア ッ プ しない またこの場 合、 判定ロジ ッ ク 回路 S 2 は、 第 2 のラ ッチ回路 8 3 へも イ ネ一ブル 信号ほ力 Πえない
すなわち 、 同一のデータ 内容を有する フ レ ーム信号 を N回.繰 り 返 し受信 し て いる際、 m回以内にいずれか のフ レーム信号のエラーおよびエラー経歴の う ちのい ずれかが検出された場合は、 このフ レ ーム信号に含ま れるデータ ビ ッ ト 信号については比較照合を行な う ま でもなく 、 カ ウ ンタ 8 5 の計数値は更新されない。 こ の結果、 同一のデータ 内容を有する データ フ レーム信 号を m回繰 り返 して受信する こ と を終了 し て も 、 カ ウ ン タ 8 5 の計数値は値 m に至 らず , こ のためにコ ンパ レータ 8 8から も 、 計数値が値 mになったこ と を示す 信号が判定ロジ ッ ク 回路 8 2 に出力 される こ と も ない し たが つて 、 判定ロ ジ " ク 回骼 8 2 からはィ ネ―ブル ίΐ号が出力ラ ッチ回路 S 4 に出力 されず 、 第 2 のラ ッ チ回路 S 3 内に ラ ッ チされて いる デ一タ ビ ッ 卜 信号が 出力 ラ ッ チ回路 8 4 を介 し て 出力データ と し て 出力 さ れる こ と もない , 故に 、 フ レ ーム i 号のエラーお よび エラ一経歴の う ちのいずれかが検出される と 、 この フ レーム g号に含まれるデータ ビ プ ト ί言号に関 し てはこ れを誤り と みな して 何らの処理も行なわない と いえる 4 なお 、 データ ビ ッ ト ί言号 d 1 — i を誤 り と みな した 場合、 当該ノードは、 エラ一を示すエラーコー ド E R を形成し 、 こ のエラ一コー ド E R を含むフ レ ーム信号 を後段のノードまたはメ イ ンコ ン ト ローラ 2 に送出す る 。
次に . カ ウン タ 8 5 の計数値が値 mに至らない状態 で 、 第 2 の ラ チ回路 8 3 お よび第 1 の ラ ッ チ回路 S 1 内のそれぞれのデータ ビ ·;/ ト ί言号が異な り 、 さ ら に第 1 のラ ッ チ回路 8 1 にラ ッ チされるデータ ビ ッ ト 信号を含むフレーム信号からはエラーおよびエラー経 歴が検出されなかった と する場合について説明する
この場合 , 判定ロジ ッ ク 回路 8 2 は、 第 2 のラ ッチ 回路 8 3 および第 1 のラ ッ チ回路 8 1 内のそれぞれの データ ビ ト ί言号が異なる こ と を示す信号を入力する と と も に 、 論理ローレ ベルのエラー ί言号 ( エラーが生 じていない旨示す ) を入力する こ と と なる ., これに応 答して 、 判定口ジ ッ ク 回路 S 2 は . ィ ネ一ブル 信号を 第 2のラ 、プ チ回路 8 3 に送出する と と に . 強制的に 計数値を 「 1 」 と せ しめるべ く カウ ン 卜 ロー ド信号を カ ウ ンタ 8 5 に送出する
第 2 ラ チ回路 8 3 は、 イ ネ一ブル ί言号を入力す る と . 第 : I の ラ チ回路 8 1 内のデータ ビ 、-, ト 信号 j 一 d 1 - j を ラ ッチする 。 また 、 カ ウ ン タ 8 5 は、 カ ウ ン 卜 口 一 ド信号を入力する と 、 「 1 」 発生回路 S 9 か ら値 「 1 J を ロー ド して 、 こめ値 「 1 」 を計数値と し て 内示する
この後、 次からのデータ ビ ッ 卜 ί言号が伝送されて く る ¾に 、 のデータ ビ ··/ ト 信号が第 1 のラ '、.' チ回路 8 1 にラ ッチされ、 上述同樣第 2 のラ 'V チ回路 8 3 お よび第 1 のラ '、/チ回路 S 3 内のそれぞれのデ一 タ ビ '-、! 卜 信万 一致すれば . カ ウ ン タ 8 5 の計数値が 「 1 一 す'つカ ウ ン ト ァ ッ プされる 。 こ う して カ ウ ン タ 8 5 の 計数値が値 mに達する と 、 第 2 のラ ッ チ回路 8 3 内に ラ ッチされて いるデータ ビ ッ ト 信号が出カ ラ • チ回路 8 4 を介 して 出力データ と して 出力 される 。
すなわち、 カ ウ ンタ 8 5 の計数値が値 mに至らない 状態で、 第 2 のラ ッ チ回路 8 3 および第 1 のラ ッ チ回 骼 8 1 内のそれぞれのデータ ビ ッ ト ί言号が異な り . か つ第 1 のラ 、'/ チ回路 8 1 内に ラ '、/ チさ 21るテ一タ ビ -'/ 卜 @号を含むフ レ ーム ί言号にエ ラーお よびェラー 歴 が検出 されなかつた場合は 、 それまで と 同一のデータ 內容を有する フ レ ーム ί言号から他のデータ内容を有す る フ レ ーム信号への通信に切 り 替わつた と き であ り 、 このため第 1 T)ラ ッ チ回路 8 1 内のデ一タ ビ ·、 卜 信号 を第 2 のラ ·:/ チ回路 8 3 に ラ 'ゾ チする と と に 、 カ ウ ンタ 8 5 の計数値を値 「 1 と し 、 つ ゝ ^_ ク)切 り 替 わ た他のテ'一 々 内容を有する フ レ一ム信号め以後の 受 itに える ..
なお 、 照合プロ ' -ゾ ク 3 2 8 — 1 を冽示 し て述べて き たが、 他の各照合ブロ ッ ク 3 2 8— 2 〜 3 2 8 — k も 照合ブロ ッ ク 3 2 8 — 1 と 同様に動作してお り 、 他の 各照合ブロ ッ ク 3 2 8 — 2 〜 3 2 8 — kは各データ ビ ッ ト信号 d 2 〜 d k および各ク ロ 、'/ ク ビ '、- ' ト信号 b 2 〜 b k をそれぞれ譟 り 返し入力 してデータ ビ ·'/ 卜 ί言号 の照合をそれぞれ行ない、 計数値が値 mにそれぞれ達 する と 、 該各データ ビ ッ ト ί言号 d 2 〜 d k を出力デ一 タ と して これらをそれぞれ対応する ァクチユエータに 出力する 。
このよ う に、 本実施例では第 1 のラ '、 /チ回路および 第 2のラ · チ回路を設けるだけで、 順次入力 した複数 のデータ ビ ッ ト信号を比鞍照合する こ とができ る し たがって 、 比較するデータ ビ ッ ト ί言号の数 (比較回数 ) を多 く する場合であって も 、 回路規模は小さ く て済む また 、 値 m設定回路に設定される値 mを適宜に変更す るだけで、 上記比較回数、 すなわち制御の if 頼性ある いほ制御の応答速度と いった のを容易に变更する こ とが可能である :. 比較回数が多ければ 頼性は増 し 、 比較回数が少なければ応答性が高ま る -. 実用に際して は 、 これらが共に溝足される範囲で適宜の比較回数、 すなわち値 mが設定される - なお 、 第 6 図においては 、 スタ一 ト コ— ド検出回路 やス 卜 ッ アコ一 ド検出回路等に して 示は省略し また 、 この発明は上記の実施例であれ先の実施例で あれ、 フ レーム信号に含まれる ァクチユエ一タ制御デ 一夕ばか り でなく 、 セ ンサからの 、 すなわちメ イ ンコ ン ト ローラ 2 における各ノ一 ドからめ入力データ に関 し て も同様に適用する こ と ができ る 。 この場合メ イ ン コ ン ト ローラ 2 では、 セ ンサ 〈 ノー ド 〉 からの入力デ —タ を示すデータ ビ 、:.' ト 信号を繰 り 返 し入力 し つつ、 最初のデータ ビ ' y ト信号を第 1 のラ ッ チ回路に 、 以降 のデータ ビ ブ 卜 信号を第 2 の ラ ッチ回路にそれぞれ順 次ラ ッ チする そ して 、 第 2 のラ ッ チ回路に都度ラ ッ チされるデータ ビ ッ ト 信号が、 第 1 めラ ツチ回路に順 次ラ ッ チされるそれぞれのデータ ビ ツ ト ί言号に 1 乃至 複数回一致すれば, このデータ ビ ツ ト 信号を真のセ'ン サデータ と みな して . これを正式に取 り 込むよ う にす と こ ろで、 第 1 図に示 したよ う な直列制御装置にお いては、 各ノー ド と 自 ノー ド と の環^の伝送線 と の間 に断錁事故が生 じ る と 、 上流側ゥ、ノ一 ドからめ信号が 一定時間以上全く 受 i されな く なるため . 自 ノー ド内 のァク チユエ一夕は断線事故直前の状態に保持される 、 しか し . 断線事故部位よ り 上流厠のノー ドにおいては 主制御装置と の ί云送路が正常に ί¾たれて いるため、 主 制御装置からめ信号に ft' じ た動作を避 する ., このた め . シ ステム全 では 、 主制御装置か らの信号によ つ て動作し て いる ノー ド と断線事故直前の 態で停止し て いる ノー ド と が混在する こ と にな り 、 全ノー ドの動 作の組合せによ って実現される動作が誤動作となつて し まい 、 装置自体や制御対象物の損傷な どの事故を発 生させる可能性がある
次の第 9 図〜第 1 7 図に示す実施^では、 このよ う に断線事故が生じて 、 装置自体や制御対象 ¾の損傷 等を有劾に防止でき る よ う に し て いる
まず、 第 9 図を併せ参照して 、 この実施冽の概要に ついて説明する 。
第 1 図に示 し たメ イ ン コ ン ト ローラ 2 力;' 第 9 図 (a) に示すよ う に、 先頭にスター 卜 コー ド S T、 次に 各ノー ドに対する制御データ列 D A T A 、 次にこのデ ータ列部分の終 り を示すス ト ':/ プコー ド S P 、 最後に パ リ テ ィ チェ ' y ク苻号や C R C苻号な どのエラ一チェ - ク コー ド E R C を配置したフ レ一ム信号を伝送線 1 に送出する こ と ほ前述 した通 り である .:
こ こで 、 各ノー ド 3 — 】 〜 3 — nは、 自 ノー ド と 伝 送線 1 との間に断镍事故が生じた場合、 断綠事故情報 を下流測のノー ド を介 し てメ イ ン コ ン ト ローラ ·2 に通 知する ..
例えば . 第 1 Hに示 し たノー ド 3 — 2 と 3 — 1 との 間の伝送線上で断線事故が生 じた場合、 ノー ド 3 — 2 が断鈸事故情報の送(1源 とな り . 第 9 11 (b) に示すよ う に 、 断線コー ド B R K と lii線位置コー ド to (o〗 と か らなる断線事故情報を送出 し 、 その下流厠めノー ド 3 一 3 、 3 — n を介 してメ イ ン コ ン ト ロ一ラ 2 に送 ί言す
« 。
断線事故情報は下流測のノー ド 3 — 3〜 3 — ηで受 ί言されるが、 これ らのノー ドは該断線事故情報を受信 する と 、 自 ノー ド内のァクチユエータ A 1 - A k を強 制的に安全側に作動 さ せた う え 、 断線位置コ ー ド to ( 0 ) を 「 1 」 ずつ更新 して下流側のノー ドに送信する „ こ れに よ つ て 、 最下流の ノ ー ド 3 — n か ら は.第 9 1 ( C ) に示すよ う に断線位置コー ドが 「 No. ( ii — 2 ) . と なった断線事故情報が送信され . メ イ ン'コ ン ト ロー ラ 2 に入力 される
メ イ ン コ ン ト ロー ラ 2 は 、 断線位置 コ ー ド 力 s 「 No. ( ri - 2 ) 」 と なって いる こ と から , 上流測から 2番 目のノー ド 3 — 2 の直前で断線事故が生 じて いる もの と 認識 し 、 その上流測のノー ド 3 — 1 に対 し て ァク チ ユエータ A 1 A k を安全厠に作動させるためク)情報 、 すなわち第 9 図( (1 ) に示すよ う に D A T A = 0 ク. 情報 を送 ί言する , これによ り 、 ノー ド 3 — 1 はノー ド 3 — 3〜 3 — ri と 同様に して 自 ノー ドに接続されたァク チ ユエータ A 1 〜 A k を安全側に作動さ せる .. 一方 . 断 镍事故情報の送 ίί源と なったノー ド 3 -- 2 も 自 ノー ド に接続されたァク チユエータ A 1 〜 A k を安全側に作 動さ せる
これに よ り 、 全 ノ一 ドク)ァ ク チユエータ A ■ ·、- A k が安全厠に作動 した妆態でシ ステムは停止する こ こで 、 断線事故が発生 したこ と は、 上流厠のノー ド (最上流のノ一 ドについてはメ イ ン コ ン ト ローラ ) から通信情報が所定時間以上送信されて こないこ と に よ って容易に検出でき る ものである 。 ただし 、 第 1 図 の例でノー ド 3— 2 の直前で断線事故が生じた場合、 過渡的にはノー ド 3 — 3 〜 3 — n も断線事故が生じた ものと して検出するが .、 最終的にほノー ド 3 — 2 のみ が断線事故情報の送信源と して固定され、 他のノード 3 — 3 〜 3 — nは断線検出状態から解放される
さて第 1 0 図は、 こ う した実施例における ノー ド 3 一 1 〜 3 — nの内部構成の一冽を示す構成図である 。 このノー ド構成において 、 上流 ί のノー ドから送出さ れる フ レーム信号は入力回路 3 3 0 で受信される 。 こ の入力回路 3 3 0 は 、 上記フ レ ーム ί言号を例えば C Μ I 符号等に変調 して送信する場合、 これを N R Ζ符号 に復調する回路構成である 復調されたフ レ ーム ί言号 は、 データ処理回路 ( 先の実施冽で示 し たデータ抽出 回路等が含まれる ) 3 3 1 . 断線検知回路 3 3 2 , 断 镍コー ド検岀回路 3 3 3 , エラ一判定回路 3 3 4 に入 力 される .
データ処理回路 3 3 1 は . 基本的に 、 復調されたフ レーム f言号の中に含まれる全ノー ドに対するデータ列
D A T Aの う ち.、 自 ノー ドに対するデータ若 し く はデ ータ列 D A T Aのみを拔取 り 、 ラ チ回路 3 3 5 に ^ 持させた後、 センサ S 1 〜 S 11 の出力信号を 自 ノー ド に対応する タ イ ム ス口 ッ ト に揷入 し 、 出力回路 3 3 6 で再変調 して下流側のノー ドに送信する 。 ラ ッ チ回路 3 3 5 は 、 屎持されたデータ若 し く はデータ列を ゲー ト 3 3 7 , 3 3 8 を介 して ァクチユエータ駆動信号生 成回路 ( ド ラ イ バ ) 3 3 9 に送 り 、 ァ ク チ ユエ一夕 A 1 〜 A k を駆動させる 。
一方, エラー判定回路 3 3 4 は、 エラーチヱ ':/ ク コ — ド E R C によ って受信デ一夕列 D A T Aのエラーの 有無を判定 し 、 エラーが発見されたな らばゲー ト 3 3 7 を開き 、 ラ ッ チ回路 3 3 5 からァクチユエータ駆動 信号生成回路 3 3 9 に対する データ若 し く はデータ列 の入力 を禁止する 。
また 、 断線検知回路 3 3 2 は 、 上流側のノー ドから のフ レ ーム信号がタ イ マ ( 図示せず ) によ って定めた 一定時間以上に亘つて受信されない場合は 、 自 ノー ド の上流 ί則で断線事故が生 じた もの と し て検知 し 、 デー タ処理回路 3 3 1 に第 9 H ( b;' で示 し た フ レ ーム構成 の断線事故情報を生成させ 、 これを出力回路 3 3 6 を '介 して下流厠のノー ドに送信させる さ らに同断線検 知回路 3 3 2 では 、 断線検出信号をオアゲー ト O R 3 を介 して ゲー ト ( ア ン ド ゲー ト ) 3 3 8 に禁止入力 と し て入力 し 、 ア ン ド ゲー ト 3 3 Sが開いて いたな らば 、 第 1 1 図のタ イ ムチ ヤ -一 ト に示すよ う に , 該ア ン ド ゲ ー ト : 3 3 8 を-閉 じ させ . ァク チユエ一タ A 1 〜 A 'κ ) 駆動を停止させる 。 ァクチユエ一タ A 1 〜 A k は駆動 i 号が停止される と安全測に作動して 停止する .
一方、 第 9 図(b ) に示すよ う なフ レ ーム構成の断線 事故情報が受信された場合 . 断線コー ド検出回路 3 3 2 がこの断線事故情報の中の断線コー ド B R K を検出 し 、 自 ノー ドの上流厠で断線事故が生じた もの と認識 し . 断線検知回路 3 3 2 の断線検出信号と 同等の信号 をオアゲー ト O R 3 に入力 し 、 ァクチユエータ A 1 〜 A k の駆動を停止させる
また第 1 2 図は、 同実施例におけるメ イ ン コ ン ト ロ ーラ 2 の内部構成のー咧を示す構成図である . -. このコ ン トロ一ラ稽成において 、 最下流側のノー ド 3 — nか らのフ レーム信号は入力回路 2 0 1 で受 ftされる 。 こ の入力回路 2 0 1 は、 上記フ レ ーム信号を C M I 苻号 等に変調して送信する場合、 これを ' R Z苻号に復調 する回路構成である 復調されたフ レ ーム if 号はフ レ ーム : ¾理回路 2 0 2 , 断線検知回路 2 0 3 . 断線コー ド検出回路 2 0 4 に入力 される
フ レ ーム ¾理回路 2 0 2 は . 復調された フ レ ー ム ί§ 号の中に含まれる全ノー ドのセ ンサ出力信号によ り 、 全ノ一 ドめ扰憨を把握し , 次のステ ':/ プに進ませるた めの全ノ一- ド 制御データ列 D A T A を決定し 、 通常 フ レ ーム生成回路 2 0 5 で第 9 図 ( } に示したよ う な --ム構或 フ レ ーム ft号を生成 させ 、 ス イ チ 2 0 0 を介 し て岀カ回路 2 0 了 に入力する 該出力回 路 2 0 7 では 、 この入力 された フ レ ーム信号を C M I 符号等に変換 して 、 これを最上流のノー ド 3 — 1 に向 けて送信する
断線検知回路 2 0 3 は 、 ノー ド 3 _ 1 〜 3 — ηの断 線検知回路 3 3 2 と 同様に して最下流のノー ド 3 — n から一定時間以上に亘つて フ レ ーム ί言号が入力 されな い場合は . ノー ド 3 — η と の間で断線事故が生 じ た も の と し て検知 し 、 停止フ レ ーム生成回路 2 0 8 に第 9 ( d ) で示 したよ う なフ レ ーム構成のフ ーム信号を 生成させた う え 、 断線検知 ίϊ号をオアゲー ト O R 4 を 介 して ス イ ッ チ 2 0 6 に入力 し 、 ス イ ッ チ 2 0 6 を 「 2 」 の位置に切替え 、 出力回路 2 0 7 から送信させ る 。 これは 、 断線コー ド検出回路 2 0 4 がノー ド 3 — nから断線コー ド B R K を含むフ レーム信号を検出 し た場合も 同様である
第 1 3 図に断線検出時の各部の動作を タ イ ムチヤ一 トで示 して いる 、
なお 、 全 ノ ー ド に対す る 制御デ一タ 列 £) A T Aを 「 〇 」· と した第 9 図( d ) のフ レ ーム信号を送 ί言する 代 わ り に 、 第 9 図 ( ίύ と 同 じ フ レ ーム構成の断線事故情 報を生成 し て送信 し 、 断線事故部位の上流厠のノ一 ド のァク チユエ一夕 を安全測に作動 させる よ う に構成 し も よ い ,
第 1 4 図は 、 第 9 Ξ ) と 同樣の断镍事敌情報を送 す る よ -:; に し たメ イ ン コ ン ト ロー ラ 2 の他の構成咧 を示す構成!!であ り 、 こ こでは、 第 1 2 Hiに示 した停 止フ レ ーム生成回路 2 0 8 に代えて 、 断線フ レーム生 成回路 2 0 9 が設けられている „ またここでは 、 断線 位置コー ドが II 一 1 」 以下である こ と を判定する断 線コー ド番号判定回路 2 1 0 が設けられて いる 。
こ こで、 ノー ド 3 — 1 と 3 — 2 の間で断線事故が生 じ た場合 、 第 1 5 図に示すよ う に 、 最下流側のノー ド 3 — ηからは断線位置コー ド = η — 2 の通信情報がメ イ ン コ ン ト ローラ 2 に入力 される 。 そ こで 、 メ ィ ンコ ン ト ローラ 2 は 、 ノー ド 3 — 1 ク)ァク チユエ一夕 A 1 - A k を安全側に作動させるベ く 第 1 5 図中に示すよ う に断線位置コー ド = 0 の断線事故情報を断镍フ レー ム生成回路 2 0 9で生成させて送信する 。
これによ り . ノー ド 3 — 1 のァクチユエ一タ A 1 〜 A k は安全厠に {乍動して 停止する
こめ妆態でノード 3 — 1 と 3 — 2 と の間の断線事故 が復旧する と 、 第 1 6 図に示すよ う に 、 メ イ ン コ ン ト ローラ 2 が送信 した断線事故情報がノー ド 3 — :! - 3 一 n を介 して戻って く る > この時、 断線位置コー ドは " li . に更新されて いる 。 断線状態が錕続 して いる場 合ほ、 メ イ ン コ ン ト ローラ 2 に入力 される断線事故情 報の断鈸位置コー ドほ必ず η— 1 以下になる . 断線コ ー ド番号判定回路 2 1 0 は断鎳位置コー ドが n— 1 以下である こ と を判定し , — n — 1 」 以下の時には伝 送路のいずれかで断綠事故が維続 し て る の と 認識 し 、 断線コー ド検出回路 2 0 4 と オア ゲー ト 0 R 4 と の間 に設けられたアン ド ゲー ト 2 1 1 を開き 、 スィ ッチ 2 0 6 を 「 2 」 の位置に切替え させ .. 断線フ レーム生成 回路 2 0 9 で生成された断線事故情報を出力回路 2 0 7 から送信させる 。
し か し 、 断線位置コー ド が 「 II 」 であ つ た場合に は 、 自分が送信 し た断線事故情報が戻って き たこ と に なるため . 断線事故が復旧された もの と認識 し 、 アン ド ゲー ト 2 1 1 を閉 じ 、 断線事故情報の送 ί言を停止さ せる „
第 1 7 図に第 1 4 図に示 したノー ド コ ン ト ローラの 各部の動作をタ イ ムチ ャー トで示 して いる 。
なお 、 上述 した実施例において 、 断線時はァクチュ エータ A 1 〜 A k に対する駆動信号を停止さ せて いる が 、 安全側が駆動状態 と なって いる ァク チ ユエータ に ついては連続駆動状態 と なる よ う に構成する こ と は言 う までも にない, これはゲー ト 3 3 8 ( 第 1 0 図 ) を 才ァゲ一ト に置換えれば'よ い
また 、 こめ第 9 I 〜第 1 7 図に示 した実施例が、 先 の第 3 図〜第 5 図に示 した実施例、 ある いは第 (3 図〜 第 8図に示 した実施例 と 任意に龃み合わせる こ と がで き る こ と は勿論で'あ り , これによ つて 、 直列制御装置 のいかなる事態に対 し て も 、 その安全を維持する こ と ができ る よ う になる 。 産業上の利用可能性
以上説明 したよ う に 、 この発明によれば、 直列制御 装置において発生が予想される誤データの取 り込みを 良好に防止する こ と ができ 、 ひいてはシ ステム と して の誤動作によ る装置自体や制御対象の損傷を未然に防 止する こ と ができ る よ う になる すなわち 、 この発明 にかかるデータ抽出回路の採用によ って 、 ί言頼性の高 - い直列制御装置を実現する こ とができ る よ う になる 。

Claims

求 の
1 . 環状若 し く ほデジ ィ ーチ ー ン 妆の伝送線に主制 御装置と 副制御装置と し ての複数のノー ド と を直列接 続 した直列制御装置の 、 都度同一のデータ発生源から 前記伝送親を介 して周期的に譟 り 返 し伝送される時系 列デ一夕 に関 し 、 その変化履歴を抽出する直列制御装 置のデータ抽出回路において 、
前記時系列データから特定タ イ ムス 口 ·.',' トのデータ を抽出する抽出手段と 、
こ の抽出 されたデータが、 都度、 新データ と して ラ
• チされる第 1 のラ ッ チ手段と 、
この第 1 のラ ッチ手段にラ ッチされたデータが、 旧 データ と して前記時系列データの次回以降の伝送に基 づき 別途ラ ッチ される第 2 のラ ッ チ手段と 、
こめ第 2 ラ ツ チ手段にラ ツ チ されたデータ に応 じ て そめ変化履歴を認識 し 、 自 らの制御内容'を决定する 制御手段 と 、
前記時系列データからエラー若 し く はエラー経歴を 検出する検出手段と 、
この検出手段によ ってエラー若 し く はエ ラー経歴が 検出 された と き 、 前記第 2 のラ チ手段への千一-夕 ラ •V チを禁止する禁止手段 と 、
を具え る直列制御装置めデータ抽出回路 ..
2 . 前記データ抽出回路は . 前記第 1 および第 2 のラ 'v チ手段への複数回のデ一 タ ラ ,yチに基づき所定の論理を も つて都度抽出される データの真偽を判定し 、 真と判定されたデータについ てのみこの前記制御手段への入力を許可する判定手段 を更に具える
請求の範囲 1 . 記載の直列制御装置のデータ抽出回 路
3 . 前記第 2 のラ ッチ手段は 、 前記時系列データが伝 送される都度、 前記旧データ を順次シ フ ト しつっこれ を各別にラ チする複数のラ "/チ手段からな り 、
前記判定手段ほ、
前記第 2 のラ ツチ手段を構成する複数のラ ツチ手段 の各ラ ッ チ内容を同時比較して 、 これら ラ ··/チ内容が 全て一致する と き 一致信号を出力する比較手段と 、 この比較手段から一致信号が出力 される まで、 前記 第 2 のラ 'v チ手段から前記制御手段に入力 されるデ一 タ内容を維持する維持手段と 、
を具えて構成される
請求の範囲 2 . 記載の直列制御装置のデータ抽出回 路
4 . 前記判定手段は、
前記第 1 および第 2のラ チ手段によ る ラ ·'. 'チ内容 を比較し て 、 これら ラ チ内容が一致する と き 一致 ϋ 号を岀力する比較手段 と 、
この比較手段から出力 さ れる一致 if 号を計数する計 数手段と 、
こ力計数手段によ る計数値が予め定めた所定値に達 した と き 、 前記第 2 のラ 、:! チ手段にラ プ チ されて いる データの前記制御手段への入力を許可する と と に 、 同計数手段によ る計数値を初期化する判定制御手段と 、 を具えて構成される
請求の範.囲 2 . 記載の直列制御装置のデータ抽出回 路。
5 . 前記判定制御手段は、
前記第 1 のラ ッ チ手段にラ ッ チ されて いる データの 内容と 第 2 のラ ツ チ手段に ラ ツ チされて いるデータの 内容と が異なる と き 、 前記計数手段によ る計数値を強 制的に第 1 の計数値と する第 1 の計数制御手段
を更に具え る
請求の範囲 4 . 記載の直列制御装置のデータ抽出回 路
6 . 前記判定制御手段は、
前記検出手段によ ってエラー若 し く はエラー経歴が 検出された と き 、 前記計数手段によ る計数を保留する 第 2 の計数制御手段
を更に具え る
請求の範囲 5 . 記載の直列制御装置のデータ抽出回 路,
7 . 前記直列制御装置は . 環状の £送線に主制御装置 と 副制御装置 と し て の筏数 )ノ一 ド と を直列接 し 、 一 4 S ― 各ノー ドは、 主制御装置から送出 される時系列データ の う ち 自 ノー ド向けのデータ を抽出 し 、 前記制御手段 を介して 自 ノー ドに接読された端末装置を制御する と と ^に . 該端末装置の出力データ を 自 ノー ドに対応 L たタ イ ムスロ ッ トに 入して前記伝送鎳に送出 し 、 こ れを下流厠の他のノードを介して主制御装置に伝送す る ものであって 、
前記各ノー ドおよび主制御装置のデータ抽出回路は、 前記伝送線と 自 ノー ド若し く は主制御装置と め間に 断線事故が生じたこ と を検出する断線検出手段と 、
この断線検出手段の断線検出 @号によ って断線事故 情報を生成 し 、 下流厠のノー ドを介 し て主制御装置に、 若し く は断線が生じて いない厠の伝送線を通 じて断線 事故箇所の上流厠のノー ドに、 それぞれ断線事故が生 じた旨通知する通知手段と 、
自 ノー ド内若 し く は主制御装置自 らの断線検出手段 から前記断線検出 ί言号が出力 されたと き 、 または上流 Jのノー ドおよび主制御装置のいずれかから送出 され た前記 m綠事故情報が受信された と き 、 自 ノー ドに接 続された ^末装置を安全厠に強制作動させる若 し く は 前記禁止手段を強制駆動させる断線制御手段と 、
を更に具え る
請求の範囲 1 . または 2 . 記載の直列制御装置のデ 一タ ¾出回路
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0507947B1 (en) * 1989-12-26 1997-05-28 Kabushiki Kaisha Komatsu Seisakusho Serial controller
JP2562703B2 (ja) * 1989-12-27 1996-12-11 株式会社小松製作所 直列制御装置のデータ入力制御装置
JP2890857B2 (ja) * 1991-01-21 1999-05-17 日本電気株式会社 オンライン情報処理システム
WO1993022857A1 (en) * 1992-05-04 1993-11-11 Ford Motor Company Limited Slave bus controller circuit for class a motor vehicle data communications
US5523998A (en) * 1993-04-14 1996-06-04 Digital Equipment Corporation Configuration controller for establishing timing signals of a communications network
JP3177164B2 (ja) * 1996-07-23 2001-06-18 オークマ株式会社 センサー及びセンサーのデータ転送方法
DE19643092C2 (de) * 1996-10-18 1998-07-30 Elan Schaltelemente Gmbh Feld-Datenbussystem
US6223317B1 (en) 1998-02-28 2001-04-24 Micron Technology, Inc. Bit synchronizers and methods of synchronizing and calculating error
US10032117B2 (en) 2014-09-17 2018-07-24 Caterpillar Inc. Method for developing machine operation classifier using machine learning

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50134713A (ja) * 1974-04-16 1975-10-25
JPS58179091A (ja) * 1982-04-14 1983-10-20 Matsushita Electric Ind Co Ltd リモ−トコントロ−ル装置
JPS62175045A (ja) * 1986-01-28 1987-07-31 Nec Corp アラ−ム通知方式
JPH0674899A (ja) * 1992-08-31 1994-03-18 Matsushita Electric Ind Co Ltd 試料表面の測定方法と装置及び試料表面の微細加工方法と装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0000427A1 (en) * 1977-07-09 1979-01-24 LUCAS INDUSTRIES public limited company Road vehicle electrical systems
US4245212A (en) * 1978-03-13 1981-01-13 The United States Of America As Represented By The Secretary Of The Navy Serial digital data decoder
JPH0618377B2 (ja) * 1983-09-08 1994-03-09 株式会社日立製作所 伝送系
US4630233A (en) * 1984-06-25 1986-12-16 Allen-Bradley Company, Inc. I/O scanner for an industrial control
JPH071481B2 (ja) * 1985-08-28 1995-01-11 株式会社日立製作所 分散フアイルの編集方法
US4805107A (en) * 1987-04-15 1989-02-14 Allied-Signal Inc. Task scheduler for a fault tolerant multiple node processing system

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50134713A (ja) * 1974-04-16 1975-10-25
JPS58179091A (ja) * 1982-04-14 1983-10-20 Matsushita Electric Ind Co Ltd リモ−トコントロ−ル装置
JPS62175045A (ja) * 1986-01-28 1987-07-31 Nec Corp アラ−ム通知方式
JPH0674899A (ja) * 1992-08-31 1994-03-18 Matsushita Electric Ind Co Ltd 試料表面の測定方法と装置及び試料表面の微細加工方法と装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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