WO1993008027A1

WO1993008027A1 - Additional control device, and apparatus and method for processing information thereby

Info

Publication number: WO1993008027A1
Application number: PCT/JP1992/000197
Authority: WO
Inventors: Ken-Ichi Wakabayashi; Chitoshi Takayama; Tadashi Shiozaki
Original assignee: Seiko Epson Corporation
Priority date: 1991-10-23
Filing date: 1992-02-24
Publication date: 1993-04-29
Also published as: EP0572668A1; EP0572665A1; WO1993008029A1; WO1993008028A1; JP3103867B2; EP0572665A4; US5504669A; EP0572668B1; JP3097130B2; US5410641A; EP0572668A4

Description

明細書付加制御装置およびこれを用いた情報処理装置ならびに情報処理方法

【技術分野】

本発明は、各種電子装置に付加されて動作する付加制御装置、この付加制御装置を電子装置に装着してなる情報処理装置およびその情報処理方法に関し、詳しくは電子装置に設けられ少なくともデータを読出可能なコネクタに装着される付加制御装置、電子装置とそのコネクタに装着される付加制御装置とからなる情報処理装置およびかかる情報処理装置において効率的に情報を処理する情報処理方法に関する。

【背景技術】

近年、パーソナルコンピュータ，ワードプロセッサ，ワークステーションなどのデイジタル演算に基礎を置く電子装置、あるいはマイクロプロセッサを組み込んだプリンタ，ファクシミリ，電子手帳，電子楽器，電子調理器，電子カメラなどが、社会の広範な領域で用いられている。また、自動車，ロボット，工作機械，あるいは各種電化製品においても、マイクロプロセッサを利用したものが、広く実用に供されている。

こうしたディジタルな論理演算に基礎を置く機器は、ハードウ -ァのみで実現された単純なブイ一ドバック制御と比べて柔軟な制御が可能であることの他、ソブトゥュァの変更により実質的な機能を変更することができるという利点を有する。従って、同一のハードウユアであっても、処理手順を記憶した R O Mの中身を変更するだけで、あるいは主記憶にフレキシブルディスク等の外部機器から新たなプログラムをロードするだけで、全く異なった制御を実現することも可能である。更に、機能のバージョンァップについても、ソフトゥヱァの変更のみで可能であるという利点も有するのである。

しかしながら、実際に制御を行なうプロセッサの能力は、最終的には、ハードゥァ、例えば時間当たりの処理回数，一度に取り扱えるビット数，データの転送を行なうバス幅などにより決まるから、ソフトゥエアのパージヨンァップによつて改善されるのは、たかだか使い勝手の向上など、限定されたものに過ぎず、現実に既存の電子装置の能力を大幅に向上させることはできなかった。また、ソフトウヱァの変更によるバージョンァツプも、ソフトゥヱァが R O Mに焼き付けられていれば R O Mの交換作業が必要となって、現実には困難な場合が多い。このため、ソフトゥ -ァのパージ 3 ンァ ' yプは、設計当初から R O M交換を予定している機種ゃソフトウヱァをフレキシブルディスクなど交換可能な媒体で供給するもの以外では困難であつた。

もとより、パーソナルコンピュータなどにおいて、マイクロプロセッサなどをそつくり入れ替えて、コンピュータ全体の機能を向上しようとするいわゆるァクセラレータなども存在するが、マザ一ポード上の C P Uの交換が必要になるなど、誰にでも簡単に行なえるというものではなかった。マイクロプロセッサを組み込んだプリンタ，ファクシミリ，電子手帳，電子楽器，電子調理器，電子カメラなどの民生用電子装置、あるいは自動車の電装品，ロボット，工作機械などの産業用電子装置，更には各種電化製品となると、こうした機能の向上、変更については、何等考慮されていないのが通常である。かかる問題を、ページプリンタを例にとつて詳細に説明する。

近年、レーザプリンタ等のページプリンタの普及にはめざましいものがあり、コンピュータからのデータの高速な出力機器の主流になろうとしている。レーザプリンタの場合、 2 4 0から 8 0 0 D P I程度の解像度を持ち、 1分当たり数べージの印字能力を持つものが開発されている。こうしたプリンタは、印刷用のェンジンとして感光ドラムを用いたゼログラフィュ-ットを使用しており、帯電、露光、トナー塗布、転写の各工程を感光ドラムの回転に同期して連耪的に行なうことから、 1ページ分の画像をメモリに蓄えた後、印刷処理を起動する。

従って、ページプリンタに備えられた画像展開用のメモリは、少なくとも 1ぺージ分の画像をメモリに蓄える容量が必要となり、画像データの圧縮を行なっていないならば、その容量は解像度と処理可能な用紙の大きさとから決まる。例えば、解像度 3ひ 0 D P I、用紙の大きさを横 8インチ、縦 1 0ィンチの場合を考えてみると、全部で 8 X 1 0 X 3 0 0 X 3 0 0 = 7， 2 0 0， 0 0 0 ドットの画一素を取り扱うことになり、少なくとも 0 . 9メガバイトのメモリを用意することになる。

印字データとして文字のコードと行および桁ピッチなどの情報を受け取りこれを画像として展開する機能を備えたプリンタでは、あるいはページ記述言語で記述されたプログラムを受け取つてこれを解釈して展開するプリンタでは、印字デ一タに基づいてビットイメージを演算 ·生成する処理が必要となり、単純なビットイメージの転送と較べて全体の処理速度が大きく低下するという問題があった < 即ち、プリンタの処理速度が、主に処理を行なうプロセッサの能力およびメモリのアクセスタイム等により決まることになり、ゼログラフィュ- ヅト自体の印刷能力を大幅に下回ってしまうのである。

例えば、 1 分間に 1 0枚印刷可能なページプリンタを考えてみると、 1枚の印刷物用の画像データを準備するのに許された時間はわずか 6秒しかなく、この時間に 0 . 9メガバイトのデータを総て展開しょうとすれば、 1バイト当たりに許容される処理時間は、わずか 6 . 6 7マイクロセカンドに過ぎない（ 6秒 / 0 . 9 メガバイト）。この処理速度は、現在市場に供給されている高速の R I S C タイブのプロセッサで実現可能かどうかという程度である。これに対してゼログラフィュュツトは、 1 0枚 Z分程度の印刷能力を既に備えていることが多い。従つて、現状では、印字データを処理する制御部の処理能力が、全体の印字速度を向上する上でのネックとなっている。

このため、従来のレーザプリンタ等では、画像の展開能力がゼログラフィュニットの能力以下でしかない場合があり、マイクロプロセッサ技術の向上に伴い、画像展開能力の高いプロセッサが入手可能となっても、後から機能を向上させることはできなかった。

ページプリンタの中には、内部のメモリ容量を増大可能なものや、予め拡張スロットを用意し、ここにフォントゃプログラムを内蔵したカートリッジなどを装着することにより機能を向上しようとするものがあるが、メモリの拡張に伴う処理速度の向上は望めても、処理能力自体を向上させることはできなかった。例えば、特定のページ記述言語しかサポートしていないレーザプリンタに、他のぺージ記述言語を処理する機能を拡張するため、 I C カードその他のカートリッジの形態で他のページ言語ィンタープタのプログラムを供給するものが知られている _σ このカートリッジは、プログラムをマスク R O Mの形態で内蔵しており、ブリンタの拡張ス口、ストに装着される。

ページ言語ィンタープリタのプログラムを提供するこのカートリッジについて説明する。プリンタ本体の制御部は、電源投入直後などのタイミングで、カートリジに割り当てられた所定のァドレスを読みにゆく。ページ言語プログラムを収納したカートリツジが装着されている場合には、特定のコードが返されるので、制御部は、カートリッジがページ言語プログラムであることを知る。これにより、ブリンタの制御は、カートリッジ内部におかれている'インタープリタプログラムに移る。この結果、プリンタは外部から受け取るデータをそのページ言語に従つて解釈することができるようになるが、処理速度自体が向上する訳ではなく、むしろ高級なページ記述言語を改めて採用することで、全体の印刷速度は低下することが多い。

[発明の開示】

本発明は、上述した問題を解決するものであり、以下これを説明する。

付加制御装置としてのなされたこの発明は、

論理演算可能な第 1のプロセッサと、該プロセッザが単体で実行する処理を記億した単体処理記億手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置に、該コネクタを介して接続きれる付加制御装置であって、

前記第 1のプロセッザとは別倔の処理を実行する第 2のプロセッサと、該第 2のプロセッザが実行する処理手頓を記億した第 2の記億手段と、前記電子装置内部の第 1のプロセッサに、前記第 2のプロセッサの処理に伴い所定の処理を実行させる処理実行手段と

を傭えたことを要旨とする。

この付加制御装置は、電子装置のコネクタに接続され、第 2の記憶手段に記億した処理手願に従って、内蔵する第 2のプロセッサは、電子装置内の第 1のプロセヅサとは、別個の処理を行なう。かかる第 2のプロセッサの処理に伴い、処理 - 実行手段は、電子装置内部の第 1 のプロセッサに所定の処理を実行させる。この結果、付加制御装置は、電子装置の機能を実質的に変更もしくは向上させることになる。なお、両プロセッサの処理が完全に同一となることは通常ありえないが- ひとつの機能を第 1 および第 2のプロセッサに分担することにより、主要部分において同一の処理を行なえば、結果的に処理の高速化が実現される。、ここで、付加制御装置は、少なくとも第 2のプロセッザが実装されたプリント基板を備え、このプリント基板を収納する筐体を有し、単体で取扱い可能なカートリッジとして構成ことも好ましい。なお、プリント基板は、筐体表面に一体に構成することも差し支えない。また、コネクタ部分を付加制御装置本体に対して屈曲もしくは回転可能に設けることもでき、この場合には、取付の自由度は高まる。

更に、第 2のプロセッサが読み書き可能な第 3の記億手段を備えると共に、該第 3の記憶手段の少なくとも一部を着脱可能とすることもできる。この場合、付加制御装置の記憶容量を容易に変えることができ、機能に応じた記憶容量の増大など、柔軟な構成をとることが可能となる。なお、こうした第 3の記憶手段としては、 I C カードの形態とすることもできるし、レーザカードなど光磁気効果によりデータを記憶する形態とすることも可能である。

第 3の記憶手段のみならず、第 2のプロセッサもしくは第 2の記憶手段の少なくとも一方を着脱可能とすることも可能である。この場合には、第 2のプロセッサないし第 2の記憶手段を取り替えて、全体の機能の向上、追加もしくは変更を行なうことが可能となる。この場合、付加制御装置には、第 2のプロセッサの処理を、第 3の記憶手段に記憶した所定の処理手順に移行する手段を設けることが好適である。

情報処理装置としてなされたこの発明は、

論理演算可能な第 1のプロセッサと、該プロセッサが単体で実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置と、

電子装置の該コネクタに接続される付加制御装置と

からなる情報処理装置であって、付加制御装置は、

第 1のプロセヅサが実行する処理を記僮した第 1の記億手段と、

第 1のプロセッサとは別個の処理を実行する第 2のプロセッサと、

第 2のプロセッサが実行する処理を記億した第 2の記億手段と

を傭え、

電子装置は、

予め定められた手順により、第 1のプロセッザの処理を、第 1の記憶手段に記憶された処理手順に移行させる処理移行手段を備えたことを要旨とする。

この情報処理装置は、電子装置に備えられた第 1の 'プロセッサの処理を、付加制御装置側に用意した第 1の記億手段に記億きれた処理手順に移行させる。この結果、付加制御装置の第 2のプロセッサの処理に対応した処理を電子装置の第 1 のプロセッサに実行させることが可能となり、両者の共働による情報の処理を行なうことが可能となる。

ここで、この情報処理装置における付加制御装置は、少なくとも第 2のブロセッサが実装されたプリント基板を備え、このプリント基板を収納する筐体を有し、単体で取扱い可能なカートリヅジとして構成され、電子装置には、カートリッジが装着されるス口ットを設けた構成とすることができ、その取扱いが容易となる。電子装置側のコネクタと付加制御装置とほ、ケーブルを介して接続する構成とすることもでき、この場合には、両者の設置の自由度が高くなる。

更に、電子装置に付加制御装置を装着した状態で該付加制御装置の機能をオン •オフする選択手段を設ければ、機能をオフするのにいちいち付加制御装置を取り外す必要がなく、使い勝手が向上する。この選択手段をケーブルに設けてもよ。付加制御装置を電子装置の側面に取り付ける場合、付加制御装置の筐体上面を傾斜面に形成すれば、重量物の不慮の載置によるトラブルを防止することがでさる。

また、こうした情報処理装置において、付加制御装置に、第 2のプロセッサが読み書き可能な第 3の記憶手段を備えると共に、該第 3の記憶手段の少なくとも一部を着脱可能とし、記憶容量の変更を容易に実現することも好適である。こうした第 3の記憶手段としては、 I Cカードなどが実用可能である。なお、第 3の記憶手段のみならず、付加制御装置の第 2のプロセッサもしくは第 2の記憶手段の少なくとも一方を着脱可能にして、機能の更なる向上、追加もしくは変更を図るものとすることもできる。この場合、付加制御装置には、第 2 のプロセッサの処理を、第 3の記憶手段に記億した所定の処理手順に移行する手段を設けることが好適である。

情報処理装置としてなされたいま一つの発明は、

論理演算可能な第 1 のプロセッサと、この第 1 のプロセッサが実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置と、

この電子装置のコネク夕に接続される付加制御装置とからなる情報処理装置であって、

電子装置には、所定のィンターパルで繰り返し信号を前記付加制御装置に出力するインターバルタイマを設け、

付加制御装置には、

電子装置の第 1 のプロセッサとは異なる処理を実行する第 2のプロセッサと、第 2のプロセッザが実行する処理手順を記憶した処理手順記憶手段と、電子装置内部の第 1 のプロセッサに、第 2のプロセッサの処理に伴い所定の処理を実行させる処理実行手段と

電子装置内のインターバルタイマから所定のインターバルで出力される信号に対して、予め定められた応答を電子装置に返す応答手段と

を備え、

応答手段による応答が所定の期間内に得られないとき、付加制御装置内のプロセッサが正常動作状態にないと判定するプロセッサ判定手段を設けたことを要旨とする。

この情報処理装置では、電子装置の側から所定のィンターバルで信号を繰り返し出力し、この信号に対して付加制御装置側から予め定められた応答を電子装置に返す。この応答が所定時間内にない場合には、付加制御装置の第 2のプロセッサが正常動作状態にないと判断する。この結果、付加制御装置の動作の信頼性を確保することができる。こうした付加制御装置および情報処理装置は、種々の機器として実現可能であり、プリンタに応用すれば、印字データの処理おいて、同様の作用を果たし、特にページ記述言語を解釈して動作するプリンタにおいて、その動作の高速化に寄与する。また、、'一ソナルコンピュータ，ワードプロセッサもしくはワークステーション等に応用し、付加制御装置を、拡張スロット， I Cカードコネクタもしくほフォントカートリッジ用コネクタ等のいずれか一つを介して接耪1、パーソナルコンピュータ等の機能を向上もしくは変更することができる。これらの機器に応用した場合でも、上述した構成要伴による同様の作用が、応用した機器の態様に応じて得られることも勿論である。 ·

例えば、プリンタに適用したものは、次の通りである。

即ち、付加制御装置は、コネクタを介して電子装置であるプリンタに接続され、このプリンタが外部から受け取った印字データを入力する印字データ入力手段を備えると共に、

第 2の記億手段の少なくとも一部には、印字データを第 2のプロセッサに処理させる処理手順を ia憶し、

処理実行手段の少なくとも一部には、第 2のプロセッサにより処理されたデータに基づいて、プリンタに印字処理を実行させる印字処理手順を記億する。

この結果、プリンタにおける印字処理の機能を向上，追加もしくは変更することができる。

更に、プリンタ付加制御装置として、次の構成も可能である。即ち、これほ、外部から受け取った印字データに基づいて二次元の画像を展開し該画像を印字する制御部を傲えたプリンタに、コネクタを介して接蜣されるプリンタ付加制御装置であつて、

プリンタ内部のアドレスバス，データバス等のスラインに、コネクタを介して接続され、印字データを受け取る印字データ入力手段と、

プリンタの制御部に組み込まれたプロセッサとは別個の処理を実行するプロセッサを備え、入力した印字データに基づいて、画像を展開する画像展開手段と、展開された画像データを、プリンタに転送するデータ転送手段と、

を備えたことを要旨とする。 - この場合、展開された画像は、プリンタに送られ印刷に供される。

更に、電子装置は、外部から受け取った印字データに基づいて印字を行なうプリンタであり、

付加制御装置は、

プリンタが外部から受け取った印字データを入力する印字データ入力手段を備えると共に、

第 2の記憶手段の少なくとも一部には、印字データを前記第 2のプロセヅサに処理させる処理手順を記憶し、

第 1 の記憶手段の少なくとも一部には、第 2のプロセッサにより処理されたデータに基づいて、第 1 のプロセッサに、印字処理を実行させる印字処理手順を記憶するものとすることもできる。この場合には、プリンタ側の第 1 のプロセヅサを付加制御装置側に用意した処理手順により印字処理を実行させることになるので、付加制御装置が実質的にプリンタを制御することができる。

このほか、電子装置は、外部から受け取った印字データに基づいて印字を行なうプリンタであり、

付加制御装置は、

第 2の記憶手段の少なくとも一部には、印字データを第 2のプロセッサに処理させる処理手順を記憶し、

第 1 の記憶手段の少なくとも一部には、第 2のプロセサにより処理されたデータに基づいて、第 1 のプロセッサに、印字処理を実行させる印字処理手順を記憶し、

プロセッサ判定手段は、電子装置の第 1 のプロセッサによる処理によつて実現され、

プロセッサ判定手段が、付加制御装置側の第 2のプロセッザが正常動作状態にないと判定したとき、少なくとも第 1 のプロセッサによる印字処理の実行を中止すると共に、第 2のプロセッサを初期状態の復烯させる処理を行なう異常時処理手段を備える構成も可能である。この場合には、印字データの処理における信頼性を向上することができる。なお、ブリンタに応用する際、外部から受け取る印字データがページ記述言語により記述されたプログラムであり、画像展開手段ほ、ページ記述 *語のインターブリタを備えるものとすることも、プリンタの能力を向上させる上で好適である

プリンタ本体としては、インクジ - ットブリンタ，熱昇華形プリンタもしくはゼログラフィ法を採用したページプリンタなど、種々の形態を考えることができ、いかなる形式で印字を行なうものであれ、その機能の向上、追加あるは変更が可能となる。

本発明の付加制御装置をパーソナルコンピュー夕，ヮードプロセッサもしくはワークステーション適用すれば、これらの機器の拡張スロット， I C カードコネクタもしくはフォントカートッジ用コネクタのいずれか一つを介して接続するものとすることができる。

同様に、情報処理装置を、パーソナルコンピュータ，ワードプロセッサもしくはワークステーションに適用すれば、

この電子装置のコネクタほ、拡張スロットコネクタ， I Cカードコネクタもしくはフォントカートリッジ用コネクタのいずれか一つであり、

付加制御装置は、拡張スロットに装着された拡張ボード， I Cカードもしくはフォントカートリツジであるものが実現可能である。

本発明において、付加制御装置に内蔵された第 2のプロセッサは、第 1のプロセッサと同一のプロセヅサもしくは第 1のプロセッサよりデータの処理速度が高いプロセッサとすることが、機能の向上の点からは望ましい。もとより、両プロセヅサの処理速度が同一であっても、画像処理など、実行する処理に応じて最適化されたプロセッサであれば、機能の向上を図ることはできる。更に、第 2のプロセッサが第 1のプロセッサと同一またはこれより処理速度の劣るものであっても、用途によっては差し支えない。

本発明の情報処理装置において、第 1のプロセツサの処理を移行する処理移行手段を設ける場合、電源の投入により、第 1のプロセッサの処理を、第 1 の記憶手段に記億された処理に移行させる電源投入時処理手段を備えることができる。 - この場合には、電源投入後、直ちに付加制御装置により機能を実現することがでさる。

更に、電子装置の処理移行手段は、付加制御装置の装着もしくは付加制御装置への電源投入が検出されたとき、付加制御装置へのァクセスもしくは付加制御装置の認識処理の少なくともいずれか一方の処理を、所定時間待機する処理待機手段を備えるものとすることができる。この結果、付加制御装置内にメモリなど、電源投入後一定時間処理が確定しないデバィスが存在する場合の信頼性を確保することが可能となる。

情報処理方法としてなされたこの発明は、

外部から受け取つた情報を処理する第 1のプロセッサ、このプロセッサが実行する処理を記憶した単体処理記憶手段、および少なくとも外部からデータの読み込みが可能なパスを有するコネクタを備えた電子装置と、この電子装置のコネクタに接続された付加制御装置とが共働して行なう情報処理方法であつて、

付加制御装置を電子装置のコネクタに装着した後、予め定められた手順により、第 1 のプロセッサは、付加制御装置内に設けられた第 1 の記億手段に記憶された処理に移行し、

処理が移行された第 1 のプロセッザの処理に伴って、付加制御装置に設けられた第 2のプロセッサは、付加制御手段に設けられた第 2の記憶手段に記憶された処理を実行し、

第 2のプロセッサにより情報の少なくとも一部を処理することを要旨とする。ここで、付加制御装置は、第 2のプロセッサにより情報処理の後、処理された情報を電子装置に出力するものとすることができる。この場合、処理された情報を電子装置において利用することが可能となる。また、電子装置側で、所定時間の経過を繰り返し検出し、該検出の度に前記付加制御装置に対して所定時間経過信号を出力し、付加制御装置の第 2のプロセッサは、この所定信号経過信号に対して、予め定められた応答を電子装置側に返し、第 1 のプロセッサは、この応答が所定の期間内に得られないとき、付加制御装置内の第 2のプロセッザの処理が正常ではないと判定し、これら共働する第 1 のプロセッサと第 2のプロセッサとの応答により、第 2のプロセッサの正常動作を確認して情報の処理を行なうものとすることもでき、情報処理の信頼性を向上することができる。 [図面の簡単な説明】

図 1は、本発明の一実施例であるプリンタ装置の概略構成図である。

図 2は、実施例のプリンタ本体 1に内蔵された電子制御装置 1 0の構成を示すブロック図である。

図 3は、カートリヅジ 3の外観形状とプリンダ本体 1への取付の状態を示す斜視図である。

図 4は、カートリツジ 3の内部構成の概略を示すプロック図である。

図 5は、プリンタ本体 1 の電子制御装置 1 0が実行する印刷処理ルーチンを示すフローチヤ一トである。

図 6は、同じくデータ転送処理ルーチンを示すフローチャートである。図 7は、カートリヅジ 3側で実行されるデータ展開処理ルーチンを示すフ口一チヤ一トである。

図 8は、データをィンデックスとして行なわれる R O M 9 1からのデータの読み出し処理について説明する説明図である。

図 9は、プリンタ本体 1の電子制御装置 1 0において行なわれるウォッチドッグ割込処理ルーチンを示すフローチャートである。

図 1 0は、カートリツジ 3側で実行される割込応答処理ルーチンを示すフ口ーチヤートである。

図 1 1は、電子制御装置 1 0側で実行される応答時割込処理ルーチンを示すフローチヤ一トである。

図 1 2は、電子制御装置 1 0側のタイマ 5 7を用て実行する処理の概要を模式的に示すプロク図である。

図 1 3は、カートリッジ 3側にカートリッジ 3の有効 ·無効を設定するスィツチ 4 0 0を設けた場合の回路構成を示す説明図である。

図 1 4は、同じくスイッチ 4 0 0を設けたカートリヅジ 3の外観を示す斜視図である。

図 1 5は、カートリッジ 3への電源投入からの経過時間を計時するタイマ回路 41 0を内蔵したカートリツジ 3の変形例を示す概略構成図である。

図 1 6は、プリンタ本体 1 とカートリッジ 3とをケーブルで接続した例を示す斜視図である。

図 1 7は、変形例としてのカートリッジ 480のコネクタ 483の形状を示す斜視図である。

図 1 8は、奥行きのあるコネクタ取付部 6 1にカートリッジ 480を取り付けた状態を示す斜視図である。

図 1 9は、奥行きのないコネクタ取付部 6 1にカートリッジ 480を取り付けた状態を示す斜視図である。

図 20は、第 2実施例の全体構成を示すブロック図である。

図 2 1は、第 2実施例におけるカートリッジ 503の構成を示す分解斜視図である。

図 22は、プロセッサ等が実装されたプリント基板の裏表の平面図である。図 23は、コネクタ CN 1 1における信号線の構成を示す説明図である。図 24は、電子制御装置 50 1側からみたカートリッジ 503のアドレスマップを示す説明図である。

図 25は、マイクロプロセッサ 60 1側からみたカートリッジ 503のアドレスマツプを示す説明図である。

図 26は、カートリッジ 503の内部構成を示すプロック図である。

図 27は、割込要求レジスタ 640の構成例を示す回路図である。

図 28は、ポーリング · コマンドレジスタ 643の構成例を示す回路図である。

図 29は、ステータスレジスタ 645の内容を示す説明図である。

図 30は、読出制御回路 620の構成例を示す回路図である。

図 3 1は、読出制御回路 620を用いたデータ転送を実現する電子制御装置

50 1側の処理を示すフローチヤ一トである。

図 32は、 R OM 67 1内のデータの構造を示す説明図である

図 33は、読出制御回路 620を用いたデータ転送を実現するカートリッジ 03側の処理を示すフローチャートである。図 3 4は、 F I F O制御回路 6 2 3を用いたデータ転送を実現する電子制御装置 5 0 1側の処理を示すフローチャートである。

図 3 5は、 F I F O制御回路 6 2 3を用たデータ転送を実現するカートリッジ 5 0 3側の処理を示すフローチヤートである。

図 3 6は、ダブルパンク制御回路 6 2 4の構成例を示す回路図である。図 3 7は、ダブルバンク制御回路 6 2 4を用いたデータ転送の開始のための処理を示すフローチャートである。

図 3 8は、同じく電子制御装置 5 0 1側におけるその応答処理を示すフローチャートである。

図 3 9は、ダブルバンク制御回路 6 2 4を用いたデータ転送を実現する電子制御装置 5 0 1側の処理を示すフローチャートである。

図 4 0は、ダブルバンク制御回路 6 2 4を用いたデータ転送を実現するカートリッジ 5 0 3側の処理を示すフローチヤートである。

図 4 1は、レーザエンジン 5 0 5を制御して行なわれる画像データの印刷のタイミングを示すタイミングチャートである。図面における符号の説明

1 ブリンタ本体

3 カートリッジ

5 コンピュータ

1 0 電子制御装置

1 1 コネクタ

1 2 半導体レーザ装置

1 5 ゼログラフィユニット

3 1 C P U

3 2 アドレスバス

3 データバス

3 6 制御信号バス

4 1 アドレスデコーダ 3 R OM

5 D RAM

7 M C U

7 タイマ

1 C P U

3 R OM

5 R AM

7 ロジックアレイ

5 RAM

0 レーザプリンタ

1 電子制御装置

3 カートリッジ

5 レーザエンジン

7 ワークステーション0 C P U

4 データ入力ポート

7 レジスタ

8 コンソールハ°ネル

9 コンソールパネル I / F 0 ダブルバッファ回路 0 プリント基板

1 マイクロプロセッサ 2 メモリ部

3 データ転送制御部

0 読出制御回路

1 F I F Oメモリ

3 F I F 0制御回路

ダブルバッファ制御回路 5 バス制御部 640 割込要求レジスタ

643 コマンドレジスタ

645 ステータスレジスタ

647 転送フラグレジスタ

649 PROMコントロールレジスタ

650 コントロールレジスタ

653 F I F 0書込レジスタ

655 F I FO読出レジスタ

670 E E P ROM

【発明を実施するための最良の形態】

本発明をより詳細に説述するために、添付の図面に従って、本発明の実施例を説明する。説明が多吱に亘るため、実施例は以下の各項に分けて説明する。

[ i 1 第 1の実施例

A. ハードウアの全体の構成

B. 電子制御装置 10の構成と鋤き

C. カートリツジ 3の構成

D. 電子制御装置 10からのデータの転送

E. 電子制御装置 10とカートリッジ 3の共働

F. 第 1実施例の効果

G. 第 1実施例の変形例

[ i i ] 第 2の実施例

A. 全体構成の説明

B. カートリツジの構造

C. カートリッジのアドレス空間

D. カートリッジの内部構成

E. データ転送制御部 6ひ 3の説明

F. 各レジスタの説明

G. 読出制御回路 620の構成と働き H . F I F O制御回路 6 2 3の構成と働き

I . ダブルバンク制御回路 6 2 4の構成と働き

J . 画像データの印刷

K . 第 2実施例の効果

[ i ] 第 1 の実施例

A . ドウヱァの全体の構成

以上説明した本発明の構成 ·作用を一層明らかにするために、以下本発明の好適な実施例について説明する。最初に、本発明をプリンタに適用した実施例を説明する。図 1 は、本実施例のプリンタ本体 1 とこれに装着されたカートリッジ 3 の概略構成を示すプロック図である。

図示するように、プリンタ本体 1 は、ゼログラフィ法のいわゆるページプリン夕であって、外部のコンピュータ 5から送られる印字データに基づいて、ゼログラフィの手法により、用紙 Pに画像を形成する。プリンタ本体 1 の内部には、印字データを入力して画像を展開する電子制御装置 1 0、電子制御装置 1 0のアドレスバス，データバスなどが接続されたコネクタ 1 1、電子制御装置 1 0により駆動される半導体レーザ装置 1 2、感光ドラム 1 4を中心に構成されたゼログラフィュ-ット 1 5、用紙 Pを収納する用紙カセット 1 7、用紙 Pを感光ドラム 1 4の周面に接するように搬送する搬送機構 1 9、トナーが転写された用紙 Pを加熱してトナーを定着する熱定着ローラ 2 1、印刷された用紙 Pが排紙されるトレィ 2 3を備える。

ゼログラフィユニット 1 5は、感光ドラム 1 4の表面を帯電させる帯電ュニット 2 5、半導体レーザ装置 1 2からのレーザ光により電荷が逃がされた部位にそれ自身帯電されたトナーを塗布するトナーュニット 2 7、用紙 Pへの転写後に感光ドラム 1 4上に残ったトナーを除去するトナー除去ユエット 2 9から構成されている。電子制御装置 1 0は、感光ドラム 1 4の回転に同期して、半導体レーザ装置 1 2を駆動し、印刷しょうとする画像に対応した部位にレーザ光を照射して、潜像を形成する。レーザ光の照射を受けた部位の電荷ほ失われるから、感光ドラム 1 4と同じ符号に帯電されたトナーは、電荷の失われた部位にのみ転写される。感光ドラム 14の回転に同期して、用紙カセット 17からは、用紙 Pが 1枚引き出され、搬送機構 19により、感光ドラム 14へと送られる。用紙 Pは、感光ドラム 14と転写ローラ 30との間に挟持されて搬送されるので、感光ドラム 1 4上のトナーの大部分は、用紙 P上に転写される。用紙 Pは、トナーを表面に担持したまま、熱定着ローラ 21に送られ、ここで加熱されてトナーが溶け、用紙 Pに定着される以上、簡単にプリンタ本体 1内での印刷の工程について説明したが、本発明は、レーザプリンタに限定されるものではなく、例えば感光ドラム 14の露光に LEDを用いたもの、印刷にィンクジ工ット方式を採用したものなど、種々のプリンタに適用することができる。

B. 電子制御装置 10の構成と鋤き

次に、プ' Jンタ本体 1に内蔵された電子制御装置 10の構成について説明する。図 2に示すように、電子制御装置 10は、処理全体を司るプロセッサである周知の CPU31を中心とする算術論理癀算回路として構成されており、以下の各素子をアドレスバス 32、データバス 34、制御信号バス 36などで相互に接耪した構成となっている。これらのパスに接耪されているのは、アドレスデコーダ 4 1、 R0M43 ダイナミク RAM (以下、 DRAMと呼ぶ） 45、メモリコントロールュ-ット（以下、 MC Uと呼ぶ） 47、 I /0ポート 49、レーザ I /F 51、コネクタ 1 1などである。各素子は、各バスに対して読み書き可能に接続されているが、コネクタ 1 1だけは、データバス 34との間にバスドライノ、 * 52が設けられており、 CPU31から見た場合、コネクタ 1 1に接続された力一トリッジ 3は、読み出し専用のデバイスとなっている。

アドレスデコーダ 41は、 CPU31が生成するアドレス信号をデコードするものであり、あるアドレスが指定されると、メモリ空間への割当に従って、 RO M43, DRAM 45, I ZOポート 49，レーザ I Z F 51にセレクト信号を出力する。 R0M43は、処理プログラムを内蔵するものであり、通常 CPU 3 1は、 ROM 43に記憶されたプログラムに従って動作する。 DRAM 45は、画像データを展開するためのものであり、少なくとも 1ページ分の画像データを記億する必要があることから、本実施例では、 2メガバイトの容量を有する。 MCU47は、 C PU 3 1の出力する制御信号を解析して ROM43, DRA M45などの制御信号を出力するものであり、メモリや I 0ポートのリード · ラィト信号を出力したり、 DRAM45のリフレッシュタイミングなどを決定する。なお、 M C U 47には、リフレッシュタイマ 53が接続されており、リフレツシユタイマ 53からの信号を受けて、リフレッシュ可能なタイミングであると判断すると、 MC U 47は、リフレッシュアドレスを出力し、マルチプレツクサ 55 を介して、 D RAM45にリフレッシュアドレスを出力する。 I ZOポート 49 は、外部のコンピュー夕 5から印字データを受け取つたりゼログラフィュ-ヅト 1 5の図示しないモータ等とのインタフユースを司るものでる。また、レーザ I /F 5 1は、半導体レーザ装置 1 2を駆動するカートリッジ 3に接続され、半導体レーザ装置 1 2とのィンタフヱースを司るものである。電子制御装置 1 0には、このほか、タイマ 57が設けられており、コネクタ 1 1 と C PU 3 1 とに接続されている。

この電子制御装置 1 0を備えたプリンタ本体 1の基本的な機能は、 I /0ポート 49を介して外部のコンピュータ 5から受け取った印字データ（ビットィメージに予め展開されたデータ）を、内部の DRAM45に展開し、 1ページ分のデ一夕が用意できたところでゼログラフィュュット 1 5を制御すると共に半導体レ一ザ装置 12を駆動し、画像データをそのまま印刷するものである。この基本機能に加えて、本実施例のプリンタ本体 1は、拡張機能として、コネクタ 1 1に接続したカートリッジを利用して、より高度の印刷を行なうことができる。このプリンタ本体 1の場合、フォントが記憶されたフオントカートリジゃページ記述言語を解釈するプログラムを記憶したもの等の既存のカートリッジに加えて、後述するプロセヅサ内蔵のカートリッジ 3が接続可能である。

C. カートリッジ 3の構成

本実施例のカートリッジ 3の外観形状を、図 3に示す。このカートリッジ 3は、図示するように、プリンタ本体 1に設けられたコネクタ取付部 6 1に装着されるものであり、その外観は、コネクタ取付部 6 1に挿入される側が直方体形状をしているのに対し、プリンタ本体 1の筐体外側に飛び出す部分が縦断面台形形状となっている。カートリッジ 3をコネクタ取付部 61に差し込んで押し入れると、カートリッジ 3後端のコネクタがコネクタ 1 1に嵌まって、両者は電気的に接続される。この状態では、カートリッジ 3の段差部がプリンタ本体 1の筐体にほぽ接する位置となる。プリンタ本体 1の筐体外側に飛び出したガートリッジ 3の前方部分は、その上面が傾斜しており、不注意に、他の物品をその上に載せたりすることがない。

次に、カートリッジ 3の内部構成について説明する。図 4に、カートリッジ 3 の内部構成をブロック図として示す。図示の閬係上、バスラインも単線で描いてあるが、パスラインは、折れ曲がり点および分吱点を斜線で結合し、単なる信号線（直角に折れ曲がつている線）とは、区別している。

カートヅジ 3は、その内部に、プリンタ本体 1の電子制御装置 10の C P U 31とは異なるプロセッサである CP U71を備える。この CPU7 1は、ぺージ記述言語の処理等に通した R I S Cタイプのものである。この CPU7 1のァドレスパス CADは、ページ言語処理プログラムを内蔵した ROM73、データ等を記憶する RAM75、 C PU7 1のァドレスパス等の切換を行なうロジックアレイ 77、およびセレクタ 79にも接铙されている。また、そのデータバス C Dは、 ROM73, R A M 75 , 第 1のラッチ 81のデータ入力側 D，第 2のラツチ 82のデータ出力側 0，双方向性の第 1のバヅファ & 4の出力側に接铳されている。

一方、カートリッジ 3のコネクタ 90には、カートリッジ 3がプリンタ本体 1 のコネクタ 1 1に装着されると、電子制御装置 10のアドレスバス PAD, 読み出し専用のデータバス P D , 割込信号線 I Aおよびタイマ 57の信号線 T Bが接耪される。このアドレスパス PADは、セレクタ 79と ROM9 1とロジックァレイ 77とに接続されており、データバス PDは、一方向性の第 2のバッファ 9 2に接続されている。このカートリッジ 3は、読み出し専用のデータバス P Dを介してデータの双方向のやり取り（読み書き）を実現しているため、内部構成はやや複雑なものになっている。この点を、更に説明する。

第 2のパッファ 92の入力側のパスを出力バス ODと呼ぶ。この出力バス OD には、 ROM 9 1のデータ，第 1のラチ 81の出力 0，第 2のラッチ 82の入力 D，一方向性の第 3のバッファ 93の出力が各々接続されている。更に、第 3 のパッファ 93の入力側は、第 1のバッファ 84と RAM95のデータ端子に接続されるパスとなっている。このパスをプリントデータバス P C Dと呼ぶものとする。これらのラッチ 8 1， 82は、トライステート出力のものであり、ロジックアレイ 77の制御により、入力 Dの内容をラッチして出力 0に保持することができ、更にロジックアレイ 77の制御によって、その出力をハイインピーダンス状態とすることもできる。ロジックアレイ 77は、このほか、セレクタ 79および RAM 95も制御しており、これらの素子は、ロジックアレイ 77による制御に従って、次のように動作する。なお、ロジックアレイ 77は、アドレスパス C ADを介した C PU 71によるアドレス指定、もしくはアドレスバス PADを介した電子制御装置 1 0側の C PU3 1のアドレス指定に従つて、これらを制御する。

D. 電子制御装置 10からのデータの転送

電子制御装置 1 0側の C P U 3 1からカートリッジ 3の RAM 95の所定のァドレスの内容の読み出しが指定されると、このァドレスを解析して口ジックァレィ 77がセレクタ 79を切り換えてァドレスバス PADを有効とし、更に RAM 95を読み出し状態とする。 RAM95から読み出されたデータは、プリントデ一夕パス P C D，第 3のバッファ 93，出力バス 0 D，第 2のバッファ 92，デ一夕バス PDを介して電子制御装置 1 0の C PU 31に引き渡される。従って、カートリッジ 3の C P U 71が、データバス C D , 第 1のバッファ 84 , プリントデータバス P C Dを介して RAM95の所定の領域に所望のデータを予め書き込んでおけば、カートリッジ 3側から電子制御装置 1 0側に所望のデータを渡すことができる。

カートリッジ 3側から電子制御装置 1 0側に所望のデータを引き渡すには、もうひとつの方法がある。 C PU71のデータパス CDには、第 1のラッチ 8 1が接続されているから、 C P U 71は所望のデータを第 1のラッチ 8 1に保持させることができる。この状態で、電子制御装置 1 0側が、第 1のラッチ 81に割り当てられたァドレスを指定すれば、ロジックアレイ 77が第 1のラッチ 8 1の出力を有効とするので、そのデータを電子制御装置 10側に渡すことができる。電子制御装置 10とカートリッジ 3とを接続するデータバスは、電子制御装置 10側からみて読み出し専用となっているので、上述したようにカートリッジ 3 側からデータを渡すことは容易であるが、カートリジ 3側がデータを受け取ることは通常のアクセスではできな。そこで、本実施例では、上記構成を利用し、以下の手法によりカートリッジ 3側へのデータの引き渡しを実現している。

電子制御装置 10側の CPU31から ROM91の所定のァドレスの内容の読出が指定されると、このアドレスを解析レてロジックアレイ 77は第 2のラッチ 82を所定のタイミングで駆動する。この結果、 ROM9 1から読み出されたデータは、第 2のラッチ 82にラッチされ、カートリッジ 3の C P U 7 1からも読み取り可能となる。なお、この時、第 2のバプア 92は閉じられるので、電子制御装置 10側の C P U 3 1から、このデータを読み取ることはできない。なお、の第 2パッファ 92を閉じずに、 CPU31から読み取り可能とすることも差し支えない。

CPU71は、アドレスバス CADを介レて所定のァドレスをロジックアレイ 77に出力し、第 2のラッチ 82の出力を有効とし、その内容を読み取り、 RA M75に記憶する。従って、予め ROM 91の所定の領域にそのアドレスと関連づけられたデータが記僮されており、電子制御装置 10側から渡そうとするデータを ROM9 1のァドレスに変換してアクセスを行なえば、電子制御装置 10側からカートリッジ 3へのデータの引き渡しが可能となる。

E. 電子制御装置 10とカートリッジ 3の共饞

次に、電子制御装置 1 0およびカートリッジ 3の行なう処理について説明する。本実施例では、カートリッジ 3は、ページ記述言語の処理を行なうことができるものであり、プリンタ本体 1は、外部のコンピュータ 5から送られたページ記述言語をカートリツジ 3に渡し、処理結果を受け取ってゼログラフィュュット 15 を駆動して印刷を行なう。図 5は、電子制御装置 10が実行する印刷処理ルーチンを示すブローチャートである。

印刷処理が起動されると、電子制御装置 10の CP U 31は、まず所定のアド 28

レスの内容を読み込む処理を行なう（ステップ S 1 00) 。このアドレスは、力ートリッジ 3が装着されている場合に特定のデータを返すので、特定のデータでなければ（ステップ S 1 1 0 ) 、カートリッジ 3は装着されていないとして、外部のコンピュータ 5から印字データを受け取り、これに従って電子制御装置 1 0 内で 1ページ分の画像データを生成する（ステップ S 1 20) o

一方、所定のァドレスの内容が特定のデータであってカートリッジ 3が装着されていると判断された場合には（ステップ S 1 1 0) 、外部のコンピュータ 5から印字データを受信し、これをカートリッジ 3側に転送し、カートリッジ 3にて印字データから展開した画像データを受信する一連の処理を行なう（ステップ S 1 40) 。データの転送処理については、後述する。なお、このデータ転送処理は、カートリッジ 3内のプログラムをプリンタ本体 1側の C PU 3 1が直接実行することにより実現される。

以上の処理により、カートリッジ 3が装着されていない場合に電子制御装置 1 0で生成した画像データ、もしくはカートリッジ 3が装着されている場合にカートリッジ 3で展開された画像データが、 D RAM 45に保存されてる。そこで、次にこの画像データに従って、ゼログラフィュュット 1 5を駆動し、用紙 Pに画像を印刷する処理を行なう（ステップ S 1 50) 。以上が、プリンタ本体 1における印刷処理の概要である。

電子制御装置 1 0側からカートリッジ 3へのデータの転送は、図 6に示したプリンタ本体 1側のデータ転送処理ルーチンと、図 7に示したカートリッジ 3側のデータ展開処理ルーチンとにより実現される。プリンタ本体 1の電子制御装置 1 0は、カートリッジ 3側に転送したデー夕が存在すると、図 6に示した処理ルーチンを起動する。この処理が起動されると、電子制御装置 1 0は、転送したい 1 6進データ DDh (h は 1 6進数であることを示す符号）をインデックスとして、カートリッジ 3側の ROM9 1の番地 YYYYh + D Dh を読み取る動作を行なう（ステップ S 200) 。

この動作を受けて、カートリッジ 3側では、ロジックアレイ 77が第 2のラッチ 82を制御し、 ROM9 1から読み出されたデータをラッチする。図 8に示すように、 ROM9 1のアドレス YY Y Y番地からの 256バイトには、データ 0 Oh から FFh までのデータが書き込まれている。従って、転送したいデータ D Dh をインデックスとして YYYY番地以降を読み取ると、インデックスに対応したデータが出力パス ODに出力され、これが第 2のラツチ 82にラツチされることになる。図 8では、転送したいデータが 41 h である場合を例として示した _c この時、カートリッジ 3側の CP U71は、データ展開処理ルーチンを実行しており、まず第 2のラッチ 82がデータをラッチしたか否かの判断を行ない（ステツプ S 21 ひ）、データをラッチするまで待機する。データが第 2のラッチ 8 2にラッチされると、耪いてデータを第 2のラツチ 82から RAM 75に転送する処理を行ない（ステップ S 220 )、 1ぺージ分の印字データを総て電子制御装置 10側から読み込んだか否かの判断を行なう（ステップ S 230) 。 1ベージ分の印字データを読み込むまで、上述したステヅプ S 210ないし S 230の処理を繰り返す。ここで、電子制御装置 10側から送られ、 RAM75に転送されるデータは、ページ記述言語プログラムである。

1ページ分の印字データが読み込まれると（ステップ S 230 ) 、次に C P U 71は、データを展開する処理を行なう（ステップ S 240) 。ここで、 CPU 71が行なうデータ展開処理は、ページ記述言語プログラムから 30 ODP Iの解像度で画像ィメージを展開するグラフィック演算等の処理を言い、画像データを生成するものである。最終的な処理結果は、 RAM95に顕次展開され（ステップ S 250 ) 、データの展開と処理結果の保存が完了するまで、上述した処理 (ステップ S 240ないし 260 ) を緣り返す。ここで行なわれるデータ展開処理（ステップ S 240) は、電子制御装置 10側の C PU 31とは異なるプロセッサである C PU71により行なわれる。データの展開が完了すると（ステップ S 260) 、処理は「E ND J に抜けて終了するが、展開された画像データは、顋次電子制御装置 1 0側に転送される（図 5、ステップ S 140) 。

F. 第 1実施例の効果

以上説明したように、本実施例のブリンタ本体 1およびカートリッジ 3によれば、電子制御装置 10に設けられたコネクタ 1 1に、画像処理に適したプロセッサを衢えたカートリ 'グジ 3を装着して、プ、)ンタ本体 1からデータを受け取って画像の展開を行なっている。従って、単にページ記述言語の処理プログラムを力ートリッジ 3で供給する場合と較べて、ページ記述言語の処理能力は格段に向上する。また、より高次のページ処理言語をカートリッジ 3にて供給することも可能である。

更に、本実施例では、フォントやページ記述言語の処理プログラムをプリンタ本体 1 に供給する目的で設けられ、電子制御装置 1 0側からみて読み込み専用のデータパスしか備えていないコネクタ 1 1 を用いながら、カートリッジ 3側にデ一夕を移すことができる。従って、プロセッサを備えたカートリツジを装着することを予定していない既存のプリンタに使用することができ、設備の有効利用を図ることができる。通常、コンピュータ本体の機能が向上するにつれて、プリンタがシステムのボトルネックとなってしまうので、コンピュータ本体の機能の向上に合わせてプリンタ本体全体を交換することが多いが、本実施例によれば、こうした場合に機能の高いプロセッサを有するカートリッジをプリンタ本体 1 に装着するだけでよく、コスト的にも極めて有利である。

G . 第 1実施例の変形例

次に、本実施例のその他の構成と働きについて説明する。本実施例の電子制御装置 1 0には、タイマ 5 7が内蔵されていたが、このタイマ 5 7から信号線 T B はコネクタ 1 1 に接続されている。この信号線 T Bは、カートリッジ 3側では、割込要求として C P U 7 1 につながっている。なおタイマ 5 7は、電子制御装置 1 0側の C P U 3 1 とも直接接続されており、 C P U 3 1 からはインターバルタイマの設定を受け、 C P U 3 1 に所定時間毎に割込要求を出力したり、 C P U 3 1 からの読出処理を受けて、経過時間を返すと言った動作を行なう。

電子制御装置 1 0の C P U 3 1 は、図 9に示すゥォツチドッグ割込処理ルーチンを所定インターバルで繰り返し実行している。このルーチンが起動されると、まずフラグ F wdが値ゼロか否かの判断を行なう（ステップ S 3 0 0 ) 。フラグ F wdは、初期値ゼロであり、カートリッジ 3側の C P U 7 1 が正常に動作している間は、値ゼロに保たれる。そこで、フラグ F wdが値ゼロと判断されれば、タイマ 5 7を制御し、割込処理要求信号 I wdを信号線 T Bを介してカートリッジ 3側に出力させる処理を行なう（ステップ S 3 1 0 ) 。その後、ブラグ Fwdに値 1をセットし（ステップ S 320) 、「RTN」に拔けて本ルーチンをー且終了する。信号線 TBを介して割込処理要求信号 I wdを受けたカートリッジ 3の C P U 71は、図 10に示す割込応答処理ルーチンを起動する。このルーチンが起動されると、まずページ記述言語の処理に用いられる電源投入からの時間を示す変数 T cを値 1だけインクリメントする処理を行ない (ステップ S 330) 、次に電子制御装置 10からのデータの受信待ち時間や用羝印刷完了までの時間の監視に用いられる変数 T 0を値 1だけデクリメントする処理を行なう（ステップ S 340 ) 。カートリッジ 3には、時間をカウントするタイマが設けられていないので、電子制御装置 10側からの信号を利用してこれらの時間を計時するのである。

その後、 CPU71は、割込応答信号を出力する処理を行ない（ステップ S 3 50) 、「RTNJ に抜けて本ルーチンを終了する。 CPU71の出力した割込応答信号は、コネクタ 90，コネクタ 1 1を介して電子制御装置 10の CPU3 1にインターラプト信号 I Aとして入力される。この信号 I Aを受けた CPU3 1は、図 1 1に示す応答時割込処理ルーチンを起動する。このルーチンが起動されると、 CPU31は、ブラグ Fwdを値 0にリセットする処理を行ない（ステツブ S 360) 、「RTNJ 抜けて本ルーチンを終了する。

従って、以上説明した処理が電子制御装置 10側でもカートリッジ 3側でも正常に行なわれている限りは、ウォッチドッグ割込処理ルーチンの起動インターパル時間を越えてフラグ Fwdが値 1に維持されることはありえないから、図 9に示した処理ルーチンのステ、yプ3300での判断は、常に ΓΥΕ S J となり、カートリッジ 3側の CPU7 1は、この割込処理要求信号 I wdを用いて、ページ記述言語の処理に必要な時間をカウントすることができる。

一方、プログラムの暴走等でカートリッジ 3側の CPU71が正常な動作を行なえない事態に至った場合には、図 10に示した割込応答処理ルーチンはもはや実行されず、この処理を受けて行なわれる電子制御装置 10側の CPU31の応答時割込処理ルーチン（図 1 1 ) も実行されることはない。この結果、フラグ F wdは、値 1のままに維持されることになり、ステップ S 300での判断は「NOJ となり、 C P U 31は、カートリッジ 3がハングアップしたとして、必要な処理を行なう（ステップ S 370) 。ここで行なわれる処理は、例えば、カートリツジ 3をリセットして印字データの転送から再開する処理や、図示しないインジケ一夕等を点灯して使用者に異常の発生を知らせる処理である。こうした処理の後- フラグ F ffdを値 0にリセツトし（ステップ S 380) 、その後「RTN」に抜けて本ルーチンを終了する。

以上の処理をブロック図として示したのが図 1 2である。電子制御装 fi 1 0側のタイマ 57から割込処理要求信号 I *dが出力されたとき、カートリッジ 3側においてページ言語処理（PD L) プログラム 390のために計時用の変数 T c， T 0などのカウントを行なうのがィンターバルタィマ処理部 39' 3であり、電子制御装置 1 0側の C PU 3 1に割込応答信号を出力するのがレスポンス処理部 3 95である。インタ一バルタイマ処理部 393は、 PD Lプログラム 390からの例えば Usertineの要求信号を受けて、時間値 T cを返したり、電子制御装置 1 0からのデータの受信待ち時間の時間監視の要求を受けて、時間値 T 0が 0になつたとき、タイムアウト信号を返すと言った処理を行なう。

以上の構成により、本実施例のプリンタ本体 1 とカートリッジ 3からなるプリン夕装置では、カートリッジ 3にタイマを持つ必要がなく、全体の構成を極めて簡略にできるという利点がある。また、電子制御装置 1 0のタイマ 57を利用してカートリッジ 3の異常を的確に判断することができる。なお、本実施例では、カートリッジ 3側のプロセヅサの異常を、電子制御装置 1 0側の C PU3 1により検出したが、異常判定専用の回路をプリンタ本体 1側もしくはカートリッジ 3 側に設けることも差し支えない。

本実施例では、カートリッジ 3の有効 ·無効は、電子制御装置 1 0の C P U 3 1が特定のァドレスの内容を読み取り、これが特定のデータである場合にはカートリッジ 3が装着されていると判断している。従って、カートリッジ 3が装着されていれば必ずカートリッジ 3は有効となるが、使い方によってカートリッジ 3 を有効にしたり無効にしたりを繰り返すことも考えられる。こうした場合には、いちいちカートリッジ 3を抜き差ししていたのでは、切換に手間を要する上、コネクタ 1 1，コネクタ 90の耐久性にとっても好ましくない。

そこで、図 1 3に示すように、カートリッジ 3にスイッチ 400を設け、電子制御装置 10の C P U 3 1からの読み出しに対して、スィッチ 400がオフの場合には、カートッジ 3の装着状態を示す特定のコードを送らない構成とすることもできる。この場合、スィッチ 4ひ 0は、図 14に示すように、カートリッジ 3の外ケースに露出して設けられ、カートリッジ 3をブリンタ本体 1に装着した状態で操作することができる。なお、このスィッチ 4ひ 0の出力は、図 13では、そのまま電子制御装置 1 0の CPU 31に出力する構成としたが、図示しない力一トリヅジ 3内部のリセット信号発生回路に接続し、カートリッジ 3をプリンタ本体 1に認識させる場合に、カートリッジ 3内の C P U 7 1等をリセットして初期化することが望ましい。 - カートリッジ 3の着脱に伴って問題を起こす事例として、プリンタ本体 1を通電状態としたままカートリッジ 3を装着するケースが考えられる。カートリッジ 3内部の RAM 75は、ダイナミック RAMが用いられるのが一般的であるが、ダイナミック RAMの場合、電源電圧が規定電圧に達してから、所定時間経過した後でなければ、メモリの動作は保証されない。こうした時間は、 DRAMの種類により異なるが、例えば 200マイクロセカンド程度必要とするものがある。このため、電子制御装置 10側から特定のァドレスをアクセスしてカートリッジ 3の装着状態をチェックする寸前にカートリッジ 3が装着された場合、電子制御装置 1 0がカートリッジ 3の存在を認識して最初のデータを書き込みにいつた時点で、 RAM75が書き込み可能状態（書き込まれたデータを保証し得る状態）になっていない場合が有り得る。

そこで、図 1 5に示すように、カートリッジ 3内にタイマ回路 41 0を設け、このタイマ回路 410の出力を、コントロール回路 420に出力して上記問題を回避する構成とすることができる。ここで、コントロール回路 420は、電子制御装置 10による特定のアドレスに対するアクセスに対してカートリッジ 3の存在を示す特定のデータ（実施例では FFh ) を出力する回路である。

タイマ回路 41 0は、カートリッジ 3の電源ライン Vccに接続された第 1，第 2の抵抗器 R l， R2、第 1の抵抗器 R 1と接地ラインとの間にコレクターエミタが接続されたトランジスタ T r、第 2の抵抗器 R 2と共にトランジスタ T r のベース端子に接耪され他端が接地された第 3の抵抗器 R 3およびコンデンサ C 1から構成されている。即ち、回路的には、スイッチング用のトランジスタ T r のベース端子に、積分器が設けられていることになり、カートリッジ 3がプリンタ本体 1に装着されてその電源ライン Vccが立ち上がると、トランジスタ T rのコレクタ端子は直ちにハィレベルとなり、同時にベース端子の電圧が次第に上昇を開始する。ベース端子の電圧が所定値を越えると、トランジスタ T rはターンオンし、そのコレクタ電位はロウレベルに切り替わる。

タイマ回路 41 0のトランジスタ T rのコレクタ端子には、インパー夕 430 が接続されており、このインバータ 430の出力は、コントロール回路 420のデータパスの最下位ビット D Oに介装されたアンドゲート 440'の一方の入力に接続されている。従って、タイマ回路 41 0からの出力信号がハイレベルの間は、アンドゲート 440は閉じており、コントロール回路 420からの出力は、最下位ビット D 0が必ず値 0となって、電子制御装置 1 0からアクセスされる特定のアドレスの内容は、 F Eh としかならない。カートリッジ 3に通電されてから、約 500マイクロセコンドが経過すると、夕イマ回路 41 0の出力信号は口ウレベルに反転し、次に電子制御装置 1 0から特定のァドレスの内容が読み出されると、 F Fh が出力され、電子制御装置 1 0は、カートリッジ 3が装着されていることを認識することができる。かかる構成によれば、カートリッジ 3内の RAM 75の動作が保証される状態となつてから、カートリッジ 3をプリンタ本体 1に認識させるので、 RAM 75の動作が保証されないうちに電子制御装置 1 0からデータを書き込んでしまうということがない。

以上、本発明の実施例とそのいくつかの変形例について説明したが、プロセッサ（C PU7 1 ) やメモリを備えたカートリツジ 3の場合、カートリッジ自体がかなり大きくなつてしまう。プリンタ本体 1への装着部の大きさはコネクタ取付部 6 1の大きさによって制限を受けるから、カートリツジの内容積を大きくしょうとすれば、実施例で説明したように、先端部の厚みを增すかカートリッジの長手方向の寸法を大きくするといつた手段をとらざるを得ない。この場合、ブリンタ本体 1からの飛び出しが大きくなり、カートリッジの取付は不安定なものとなる。

そこで、例えば図 1 6に示したように、カートリッジ 3からケーブル 450を延長し、その先端にコネクタ取付部 6 1 に掙入可能で先端にコネクタ 1 1 と接続可能なコネクタ部 4 6 0を設けた構成としてもよい。この場合には、カートリツジ 3の大きさに特に制限はなく、例えばプリンタ本体 1の底面とほぽ同一の形状を有し、プリンタ本体 1の下部に設置されるものでもよい。なお、ケーブル 4 5 0の途中に、先に説明したカートリッジ 3の有効 ·無効を切り換えるスィツチ 4 7 0を設けることも好適である。

実施例のカートリッジ 3は、読み出し専用のデータバスを用いてデータの書き込みを実現しているので、既存の各種プリンタに用いることができるが、既存の機種には、コネクタ取付部 6 1にも各種の形状がありカートリツジ 3が大部分プリンタ本体 1 内に収納されるタイプのプリンタもあれば、カートリッジ 3のコネクタ 9 0のみがプリンタ本体 1内に収納される程度のものも存在する。後者の場合、プロセッサ等を内蔵した大型のカートッジの装着は極めて不安定なものとなってしまう。

そこで、図 1 7に示すように、カートリッジ 4 8 0のコネクタ 4 8 3を、カートリッジ 4 8 0内の基板 4 8 5に対して回転可能に支持し、基板 4 8 5に対して直角に折り曲げた状態でコネクタ 1 1に装着することができる構成としてもよい。もとより、コネクタ 4 8 3を基板 4 8 5に対してまっすぐに伸ばした状態でも使用するができる。従って、コネクタ取付部 6 1が深い場合には、図 1 8に示すように、コネクタ 4 8 3をまっすぐにした状態でプリンタ本体 1に掙入 ·装着し、コネクタ取付部 6 1が浅い場合には、図 1 9に示すように、コネクタ 4 8 3を折り曲げた状態にして、カートリッジ 4 8 0本体がプリンタ本体 1の外部側面に沿つて設置 ·装着することができる。

[ i i ] 第 2の実施例

A . 全体構成の説明

次に、本発明の第 2実施例について説明する。この実施锊は、電子装置としてのレーザプリンタ 5 0 0に、付加制御装置としてのカートリッジ 5 0 3を組み合わせたものである。レーザプリンタ 5 0 0は、第 1実施例のプリンタ本体と同様に、ゼログラフィュニヅトを用いたものであり、感光ドラムを用いて印刷を行なう部分はレーザェンジン 505として独立している。レーザプリンタ 500全体の制御を司る電子制御装置 50 1は、コネクタ CN 1 0を介してレーザエンジン 505にコマンドを送り、所定のバッファに画像データを転送するだけで、印刷を行なうことができる。

電子制御装置 50 1の内部には、図 20に示すように、周知の C PU (本実施例ではモト口一ラ社製 M C 68000 ) 5 1 0、 CPU 5 1 0が実行するプログラムを記憶した ROM5 1 1、印字データや展開後の画像データを蓄える RAM 5 1 2、ホストであるワークステーション 505からの印字データを受け取るデ一夕入力ポート 5 1 4、カートリッジ 503とのデータのやり取りを行なうバスライン 5 1 6に介装されたラインバッファ 5 1 5、レーザエンジン 505とのコマンドゃステータス情報のやり取りを行なうためのレジスタ 51 7、レーザプリンタ 500のコンソールパネル 5 1 8とのインタフースを司るコンソールパネル I ZF 5 1 9、レーザエンジン 505に転送する画像データを保存するダブルバッファ回路 520、を備える。なお、バスラインの構成や制御線の構成は、第 1実施例と同様なので簡略に図示した。

ダブルバッファ回路 520は、レーザェンジン 505による印刷の 8ライン分、即ち 4Kパイトの記憶容量を有する 2つの RAM 520 A, 520 Bを備え、 C P U 5 1 0側からは、メモリ書込コントローラ 520 Cを介して交互に画像データを書き込む。一方、レーザエンジン 505は、メモリ読出コントローラ 520 Dを介して、この 2つの RAM520 A, 520 Bを交互に読み出すことで、感光ドラムの回転に同期して画像データをビデオ信号に変換し、印刷を実行することができる。 2つの RAM520A, 520 Bを設けて交互にデータを書き込んだり読み出したりするのは、 CPU 5 1 0からのアクセスとレーザエンジン 50 5側からのアクセスを独立して行なわねばならないためである。

C P U 51 0は一方の RAMにデータを書き込んだ後、レジスタ 5 17の所定ビットにフラグを立てる。これを対してレーザエンジン 505はこのフラグをチックして、データが書き込まれた側の RAMに記憶された画像データを読み出す。読み出し中は、レジスタ 51 7の別のビットを立てて C PU 5 1 0にいずれの RAMが読み出し中であるかを知らせる。この時、他方の RAMはレーザェンジン 505からアクセスされないから、この間に、 C P U 510は、他方の R A Mに次の 8ライン分の画像データを書き込んでおく。レーザェンジン 505は、 —方の RAMからの読出が完了すると、フラグをリセットし、他方の RAMからの読み出しに切り換える。 CPU510からのデータの書き込むの速度は、レーザエンジン 505からのデータの読み出し速度、即ち印刷の実行速度より速いので、両者によるメ乇リへのアクセスの衝突を回避しつつ、 1ページ分の画像データの転送を確実かつ簡易に実現している。

電子制御装置 501のコネクタ CN 1 1には、カートリプジ 503が実装される。レーザプリンタ 500と、これに装着されるカートッジ 503の関係は、第 1の実施例と同様であり、電子制御装置 50 1は電瀕投入時にカートリッジ 5 03がコネクタ CN 1 1に装着されているか否かを判断し、装着されていると判断した場合には、電子制御装置 50 1内部のリセット等を行なった後、カートリッジ 503内に用意された ROM (後述）の所定番地にジャンプして、それ以降はカートリッジ 503内に用意された処理を頫に実行する。カートリジ 503 は、ワークステーション 507からレーザプリンタ 500に出力されたページ記述言語によるプログラムを解釈し、画像データに展開してレーザエンジン 505 により印刷を行なわせる点では、第 1の実施例と同様である。

B . カートリツジの構造

プ¹;ンタ 500のカートリッジ用コネクタ C N 1 1に装着される本実施例の力ートリッジ 503は、図 21に示すように、内部が凹状の上部ケース 52 1 Uと、板状の下部ケース 521 Lとの間に多層ブリント基板 550 (以下、単に「プリント基板」と呼ぶ）が揷入された構造を有しており、ブリント基板 550のコネクタ側にはキャップ 540がはめ込まれる。プリント基板 550には、後述するマイクロプロセッサ 60 1などの回路素子が取り付けられている。上部ケース 5 21 Uと下部ケース 52 1 Lとはどちらもアルミ -ゥム製である。アルミニウムは熱伝導率が高いので、内部の素子からの発熱を効率的に外部に伝達し、放出することができる。

下部ケース 521 Lには、プリンタ本体とのアース接続を確保するための 2枚のアース用パネ部材 522がリベット 524でそれぞれ固定されており、また、プリント基板 550に下方から当接する円柱状の押圧用シリコーンゴム 526が下部ケース内面のゴム保持部 528にはめ込まれている。押圧用シリコーンゴム

526は、マイクロプロセッサ 60 1の直下の位置に設けられている。マイクロプロセッサ 60 1の上面と上部ケース 521 Uの内面との間には、密着性と熱伝導性を改善するためのシート状の放熱用シリコーンゴム 552が介装される。力ートリッジ 503が組み立てられた状態では、押圧用シリコーンゴム 526がプリント基板 550を押圧し、マイクロプロセッサ 60 1—放熱用シリコーンゴム 552—上部ケース 52 1 Uの密着性を高められる。この結果、マイクロプロセッサ 60 1から上部ケース 521 Uへの熱の伝導は良好なものとなり、上方への放熱が効率よく行なわれる。

組立の際には、まず上部ケース 52 1 Uを裏返し、放熱用シリコーンゴム 55 2を上部ケース 52 1 Uの所定の位置に置いた後、プリント基板 550を 1本のネジ 560によって上部ケース 52 1 U内に固定する。さらに、下部ケース 52 1 Lを上部ケース 521 Uにはめてその四隅をネジ 562でそれぞれ固定する。その後、上部ケース 52 1 Uと下部ケース 52 1 Lとの間に形成されたキヤップ口にキャップ 540を挿入することによって、カートリッジ 503が完成する。図 22 (A) はブリント基板 550の上面側を示す平面図であり、（B) はプリント基板 550の下面側を示す平面図である。

図 22 ( A ) に示すように、プリント基板 550の上面側の一端にはマイク口プロセッサ 60 1が取り付けられており、他端にはプリンタ本体のコネクタと接続するための複数の電極が並行に配列された差し込みブラグ部 55 1が形成されている。

マイクロプロセッサ 60 1に近いブリント基板 550の両側部には、マイクロプロセッサ 60 1用の制御プログラムなどを記億する 2つの ROM606ないし

609がそれぞれ配置されている。また、プリント基板 550の中央部には、マイク口プロセッサ 601 と隣接して 4つのトライステートバッファ 6 17が正方状に配列されている。 ROM606ないし 609とプラグ部 55 1 との間、および、トライステートバッファ 61 7とプラグ部 551 との間には、 4つのダイナミック RAM 6 1 1ないし 6 14が並行に配列されている。なお、図示の便宜上，プリント基板 550の表面上に形成された配線パターンは省略されている。

マイクロプロセッサ 60 1はピングリッドアレイ（P GA) タイプの素子であり、他は SO Jタイブ、 Sひ Pタイプまたは Q F Pタイプの素子である。マイク口プロセッサ 60 1 としては、例えば、 R I S Cプロセヅサである AMD社製の Am29030 (クロック周波数 25MH z ) が使用される。

図 22 (B) に示すように、プリント基板 550の下面側の一端にもプラグ部 55 1が形成されている。また、その他端部には、マイクロプロセッサ 60 1のピン 60 1 ρがそのまま突出してきている。マイクロプロセッサ 60 1の雨側には、トライステートバッファ 6 1 9が 2つずつそれぞれ配置されている。ブリント基板 550の中央部でややプラグ部 55 1寄りの位置には、マイクロプロセッサ 60 1用の制御回路やレジスタなどを含む AS I C (特定用途向け L S I ) 6 03が配置されている。

A S I C 603に近いプリント基板 550の側部には、プリンダ本体のコンフィグレーシ 3 ン（印刷枚数、用紙サイズ、マージン、フォント、通信パラメータなどのプリンタの動作に閲連するパラメータ）を記憶する E EPROM670が配置されている。また、 E E P R0M670に雜接して、プリンタ本体のマイク口プロセッサを動作させるためのプログラムを記僮した R OM6 1 8が配置されている。

E E P ROM& 70と反对側の端部には、 2つの発振器 661， 665が設置されている。第 1の発振器 661はマイクロプロセッサ 60 1用のクロック信号の基となる信号を発信する回路であり、例えば 5 OMH zのクロック信号を発信する。第 2の発振器 665は後述するィンターバルタイマ処理部に利用されるク πック信号を発信する回路であり、例えば 5 MH zのクロック信号を発信する。このように、マイクロプロセッサ 60 1専用の発振器 66 1を設けておけば、この発振器 66 1を交換するだけでマイクロプロセッサ 60 1のクロック周波数を容易に変更できるという利点がある。

発振器 665の隣には、リセツト素子 637と、 F I FOメモリ 621と、 N ANDゲート 680とがプリント基板 550の側端に沿って配列されている。さらに、プラグ部 55 1に並行に、 5つのトライステートバッファ 684ないし 6 88が配列されている。

図 22示すように、プリント基板 550の上面側も下面側も共に、長方形の素子の長手方向が、カートリッジ 3の挿入方向に揃えられている。このような配列は、矢印で示すように、プラグ部 55 1からマイクロプロセッサ 60 1の方向に向かう空気の流れを容易にしており、マイクロプロセッサ 601の冷却に寄与している。

前述したように、この力一トリッジ 3はプリンタ本体のカートリッジ挿入口に挿入される。通常のフオント用カートリッジは、フォントデータを記億した RO Mを収納したものに過ぎない。これに対して、この実施例のカートリッジ 3は、マイクロプロセッサ 60 1 と、マイクロプロセッサ 60 1の処理プログラムを記憶した ROM606ないし 609と、プリンタ本体内のプロセッサの処理プログラムを記憶した ROM6 1 8と、 AS I C 603を含む制御回路とを備えている点が特徴的である。

図 23は、プリント基板 550の一端に形成されたブラグ部 55 1 とコネクタ CN 1 1の結線関係を示す図である。プラグ部 551は、両面プリント基板の 2 つの面（A面と B面）にそれぞれ形成された 25個の端子を有している。図 4において、プラグ部 551の各端子に対応して信号名が記載されている。なお、信号名の前に付けられた符号 Γ/j は、信号がロウアクティブであることを示している。各信号の意味は、次の通りである。

信号/ AS B ： C P U 5 1 0 (モトローラ社製 MC 68000) が出力するァドレスストローブ信号。

信号/ UD S ： C P U 5 1 0が出力する上位データストローブ信号。

信号/ LD S ： C P U 5 1 0が出力する下位データストローブ信号。

信号/ AD S ：電子制御装置 2内においてァドレスストローブ信号/ AS Bに基づいて生成されるァドレスストローブ補助信号。このァドレスストローブ補助信号 ZAD Sは、ブリンタの起動時（ィュシャライズ時）において、異なるタイプのプリンタでは異なる挙動を示す。この実施例では、後述するように、このァドレスストロープ補助信号/ A D Sのィ -シャライズ時の挙動に基づいて、プリンタのタイプを判別している。

信号/ OD TACK : カートリッジ 50から電子制御装置 2側にデータを転送する際のァゥトプットデータァクナリジ信号。

信号 ZC T R G S E L ： CPU510がカートリッジ 3を選択して、その内部のァドレス空閣に割り付けられた R OM56やレジスタ等にアクセスする際の力ートリッジセレクト信号。

信号 A 1〜A 20 ： C P U 510が出力するァドレス信号。

信号 D 1 ~D 15 ：カートリッジ 50側からの出力信号。

信号 RZW： C P U 510が出力するリードライト信号。

信号 S CLK：レーザプリンタ 1に内蔵された発振器（図示せず）から出力されるクロ、ック信号。

なお、レーザブリンタ 1側に与えられる信号/ C TR G Sは、カートリッジ 5 0が挿入されると Lレベルに引き下げられ、 C PU510は、これによつてカートリジ 50がコネクタ CN 1 1に挿入されていることを検出する。

C P U 51 0は、 23ビットのアドレス信号 A 1—A 23を用いてワードアドレスを指定レ、また、信号 ZUD S, ZLD Sを用いて各ワードの上位バイトと下位バイトを指定する。この結果、 CPU510は O O O O O Oh から F F F F F Fh までの 1 6 Mパイトのアドレス空間を扱うことができる。ここで、ァドレスの後に付した 12号「h _! は 16進数表示であることを示している。

C. カートリッジのアドレス空間

このカートリッジ 503は、電子制御装置 501の C P U 510の扱うァドレス空間の一部に割り付けられる。 CPU510は、 O O O O O Oh から F F F F F Fh までの 16Mバイトのアドレス空間を扱うことができ、その一部を R OM カートリッジ用に割り当ててる。カートリッジ 503に割り当てられる空間は、レーザプリン夕の機種により異なるが、ヒユーレツドパッカー社製のレーザプリンタの場合、図 24左欄に示すように、 200ひ 00h ないし 3 F F FFFh あるいは 40000 Oh ないし 5 F F F F Fh といった 2 Mバイトの空間が通常である。一方、本実施例のカートリッジ 503の内部に設けられたマイクロプロセッサ 60 1は、 AMD社製 AMD 29030— 25 MH zであり、その扱えるァドレス空間は O O O O O O O Oh から F F F F F F F Fh までの 4 Gバイトである。このアドレス空間には、 R 0Mや RAMのみならず、プリンタ側の電子制御装置 50 1側とのデータのやり取りに用いる各種レジスタ等が割り当てられる。これを、図 25に示した。以下、カートリッジ 503内部の電気的な構成を、両マイクロプロセッサにとってのアドレス空間の割付と共に説明する。

D. カートリツジの内部構成

カートリッジ 503の内部構成を、図 26に示す。図示するように、カートリッジ 503は、全体の制御を司るマイクロプロセッサ 60 1を中心に構成されており、大きくは、 ROM, RAMとその周辺回路からなるメモリ部 602と、電子制御装置 50 1 とのデータのやり取りの一切を司るデータ転送制御部 603と、その他の回路とから構成されている。

メモリ部 602は、このマイクロプロセッサ 601が実行するプログラムを記憶する計 2Mパイトの ROM606ないし 609、この ROM606ないし 60 9をパンク切換で使用するためのセレクタ 6 1 0、電子制御装置 50 1から受け取った印字データを保存したり展開した後の画像データを保存する計 2 Mバイトの RAM6 1 1ないし 6 1 4、から構成されている。 2Mバイトの ROM606 ないし 609は、各々 1 6ビット X 256キロ = 4Mビットのマスク ROMであり、図 25に示したように、アドレス空間の O O O O O O O Oh から 00 1 F F F F Fh に割り当てられている。 ROM606および 607、 ROM608および 609は、各々パンクを構成し、 2個一組の 1バンクで、各々 32ビットのデ一夕バスを構成している。 ROM606ないし 609とマイクロプロセッサ 60 1 とは、アドレスパス A A Bおよび制御信号バスにより接続されている。また、 ROM606ないし 609のデータバス I D Bは、データセレクタ 6 10を介してデータバス DB 29に接続されており、これを介してマイクロプロセッサ 60 1は ROM606ないし 609からのデータを読み取ることができる。

ROM606および 607、 ROM608および 609には、マイクロプロセヅサ 60 1からのアドレスバス AABの最下位の 3ビット（A0， A 1 , A 2 ) を除く全ァドレス信号が入力されている。最下位の 2ビット（A0， A 1 ) が入力されていなのほ、マイク πプロセッサ 60 1からのデータの読み取りが、 1 ワード' =32ビヅト単位（4ノイト単位）で行なわれることよる。また、ァドレスの A2が付与されていないから、所定の領域のデータを読み取る場合、 4倔の ROM606ないし 609は同時にデータを出力することになる。同時に出力されたデータを調整しているのが、データセレクタ 6 1 0である。即ち、マイクロプロセッサ 60 1からの R OMへのアクセスは、連続した番地に対して行なわれることが多いから、 32ビツトを 1 ワードとして連続する 2ヮードを一度に RO M606ないし 609から読み出しておき、実際に連続したヮードの読み取りである場合には、データセレクタ 6 1 0により R OMの属するバンクを頫次切り換えて、連続してデータを読み取るのである。の結果、連蜣する 2ワードに対するデータの読出は、極めて高速になる。

一方、 RAM 6 1 1ないし 6 1 4は、 16ビヅト X256キロ = 4Mビット D RAMであり、図 25に示したように、ァドレス空間の 2 O O O O O O Oh から 20 1 F F F F Fh の 2Mバイトに割り当てられている。カートリッジ 503内には、更に 2 Mバイトのメモリが增設可能であり、このために拡張 RAMインタフェース 61 5が設けられている。この拡張 RAMインタフ *ース 6 15は、ァドレス空間の 2020000 Oh から 203 F F FF F Fh に割り当てられている。拡張 RAMィンタフ -一ス 6 1 5には、 S I MMタイプの RAMが最大 2 M バイト分装着可能である。なお、拡張 RAMとしては、 S I MMタイプに限る必要はなく、半導体メモリを内蔵したメモリカードの形態や、データを光磁気効果により記億するレーザカードの形態などで提供しても差し支えない。

RAM61 1ないし 6 14および拡張 RAMィンタフェース 6 1 5のデータラインは、マイクロプロセッサ 60 1のデータバス DB 29と直接接続されており、そのアドレスラインはデータ転送制御部 603を介してマイクロプロセッサ 60 1のアドレスバス AABに接耪されてる。なお、後述する各種レジスタ等の I Z 0は、アドレス空間の 80000000 h からに割り当てられている。

一方、このカートリッジ 503をプリンタ 500の電子制御装置 50 1側から見た場合、図 24の右欄に示したように、先頭の 128 Kバイトには、 ROMが割り当てられいる。即ち、このカートリッジ 503は、電子制御装置 50 1の C P U 5 1 0が実行するプログラムも内蔵しており、電子制御装置 50 1の C P U 5 1 0は、カートリッジ 503が装着されている場合には、初期化の処理の完了後、この ROMの所定の番地へのジャンプ命令を実行する。それ以後、 C PU5 1 0は、この ROMに記憶された処理手頤に従って動作する。

C PU51 0がカートリッジ 503に割り当てられたこの 2Mバイ卜の空間の先頭から 1 28 Kパイトの空間をアクセスすると、カートリッジ 503のコネクタ側アドレスバス C A Bに設けられたアドレスバッファ 6 1 7を'介して出力されるァドレス信号により ROM6 1 8がアクセスされ、この ROM6 1 8に記憶された命令やデータが、コネクタ側のデータバス CD Bに設けられたデータバッファ 6 1 9を介して電子制御装置 50 1側の C PU5 1 0に送られる。なお、図 2 4において、「X」は、割り当てられた空間の先頭ァドレスの最上位の 4ビットの値を示している。

E. データ転送制御部 603の説明

図 24，図 25に示したァドレスマップにおいて ROMや RAMが割り当てられたアドレス以外のアドレスには、種々のコントロールレジスタ，ステータスレジスタが置かれている。これらのレジスタは、データ転送制御部 603により実現されているので、次にこのデータ転送制御部 603について説明する。回路の説明が中心となるが、アドレスマップ（図 24，図 25 ) を適宜参照する。

図 26に示すデータ転送制御部 603は、ユーザブルゲート 7900の AS I Cにより実現されている。この AS I Cは、セイコーェプソン社製、型番 S S C 3630のスタンダードセルであり、 CMO Sプロセスにより作られた電力消費の小さな素子である。データ転送制御部 603は、 CADシステムであるセィコ一エプソン社製 AS I Cデザインシステム「LAD SNE TJ を用いて設計された。この CADシステムは、論理回路設計に使用するラッチ、フリップフロップ、カウンタ、プログラマブルロジヅクアレイ等の要素をライブラリの形で用意しており、これらを用いて必要な論理回路の設計を行なった後、 AS I Cとしてのパターンを自動生成することができる。

AS Iじとして実現されたデータ転送制御部 603は、カートリツジ 503がプリンタ 500のコネクタ CN 1 1に装着された状態で、プリンタ 500の電子制御装置 50 1の CPU510と、カートリッジ 503のマイクロプロセッサ 6 01との間のデータのやり取りを制御するものである。両者間のデータのやり取りは、電子制御装置 50 1側からカートリッジ 503側に読み出し専用のデータバスを介してデータを送るための読出制御回路 620と、同じく読出制御回路 6 20の一部の構成を利用し F I FOメモリ 62 1を介してデータを受け渡す F I F 0制御回路 623、カートリヶジ 503側が用意したデータを電子制御装置 5 01の側から読み取り可能とするダブルバンク制御回路 624により実現される。なお、 F I F 0メそリ 621は、ファーストインファーストアウトの手顕でデ一タを記憶し読み出す RAMであり、本実施例では、三菱電機社製 M66252 F Pを使用した。

また、データ転送制御部 603には、電子制御装置 50 1側との信号線として、そのアドレスバス C A Bがアドレスバッファ & 17を介して、一方、データバス CDBがデータバッファ 619を介して、各々接蜣されている。データ転送制御部 603内には、このァドレスバス CABの信号をおよびカートリッジセレクトの信号 C S E Lを受けて、データ転送制御部 603内の各部に選択信号を出力する第 1のデコーダ 63 Iが構成されている。同様に、マイクロプロセッサ 601 からのァドレスパス AABおよびコントロール信号 C C Cもデータ転送制御部 6 03に接続されており、データ転送制御部 603内には、このアドレスバス AA Bを受けて、内部の各回路に選択信号を出力する第 2のデコーダ 632が構成されている。更に、このアドレスバス A A Bおよびコントロール信号 C C Cを受けて、 ROM606ないし 609， RAM 61 1ないし 614および拡張 RAMィンタフ -一ス 615にァドレス信号および制御信号を出力するバス制御部 635 も、構成されている。

これらの他、データ転送制御部 603内部には種々のレジスタが構成されているが、レジス夕への読み書きは、通常のリード · ライト動作によるものの他、特定の処理を行なったとき、自動的に書き込まれるものも少なくない。これらの特殊なレジスタの構成については、後述する。また、カートリ ' yジ 503が電子制御装置 50 1側から見て読出専用のデバイスとして扱われている関係で、電子制御装置 50 1側から書込可能なレジスタは、所定の番地からの読み取り動作を行なうことで書き込まれる構成となっている。即ち、所定の番地を指定することで第 1のデコーダ 63 1から選択信号が出力され、この信号によりレジスタにデータが書き込まれるのである。レジスタからの読出は、通常のリードサイクルにより行なわれる。また、マイクロプロセッサ 60 1側からは、通常の読出 ·書込動作によりデータのリード · ライトが行なわれる。図 26では、レジスタは読み取り可能なバスに接続した状態で描き、書込動作は単なる矢印で示した。こうしたレジスタとしては、割込要求レジスタ 640、ポーリング · コマンドレジスタ 6 43、ステータスレジスタ（図 24レジスタ S TATU S) 645、転送フラグレジスタ（図 25レジスタ B PO L L) 647、 PROMコントロールレジスタ 649、コントロールレジスタ 650がある。

これらのレジスタのうち、ステータスレジスタ 645と転送フラグレジスタ 6 47を除くレジスタは、電子制御装置 501の C PU51 0もしくはカートリツジ 503のマイクロプロセッサ 60 1にメモリマップド I /Oとして割り当てられた複数のレジスタの総称である。複数のレジスタは、必ずしも連続したァドレスに割り当てられている訳ではない。割込要求レジスタ 640には、図 24，図 25に示したレジスタ AMD I NT O, 1 , 2およびレジスタ AMD C LR O, 1， 2が属する。また、ポーリング · コマンドレジスタ 643には、レジスタ P OL Lおよびレジスタ MC ONTC Sが属する。 PROMコントロールレジスタ 649には、レジスタ E E P C S, E E PS K, E E PD Iが属する。

コントロールレジスタ 650には、読出制御回路 620， F I F 0制御回路 6 23，ダブルバンク制御回路 624に属さないレジスタで、以上の説明に挙がらなかった総てのレジスタが属する。これらは、図 24, 図 25に示したレジスタ ADDMUXA, ADDMUXB, C LKD I V, RTCVAL, R T C 0 N , RTC S E L, RTC C LR, SY S KE E Pである。

また、図 24，図 25のメモリマップに示したうち、各々 51 2バイトの領域 EWWRL, EWWRHは、電子制御装置 50 1側から読出制御回路 620の第 1，第 2のラッチ 6 5 1， 652への書込に用いる頜域であり、レジスタ EWR Dはこのラッチ 65 1 , 652を 1ワードとしてマイクロプロセッサ 60 1側からみたものに相当する。レジスタ F I F ORE Q, F I F ORS T, F I F OW Rは F I F 0制御回路 6 23の F I F Oレジスタ 653に相当し、レジスタ F I RC L K， RD C LK, F I FORD, R D R S Tは F I F 0制御回路 623の F I F O読出レジスタ 6 55に相当する。なお、 F I F O制御回路 6 23には、 F I F Oメモリ 62 1に書き込むデータを、読出制御回路 620の機能の一部を用いて保持するラッチ 6 57も備えられている。

図 24に符号 D P RAMA, D P R AMBで示した領域は、 32バイトの容量を有するバッファであり、ダブルバンク制御回路 624の第 1 , 第 2のバッファ 658, 659を電子制御装置 50 1側から見たものに相当する。このバッファ 6 58, 659をマイクロプロセサ 60 1側から見たのが、図 25に示すバンク D PWROA, D PWR0 Bである。なお、ダブルバンク制御回路 624を介したデータのやり取りには、ステータスレジスタ 645の所定ビット d l， d 2 も用られるが、その詳細は後述する。

F. 各レジスタの説明

割込要求レジスタ 64 0は、電子制御装置 50 1側からマイクロプロセッサ 6 0 1への割込の要求を発生させ、これを保持するレジスタである。電子制御装置 50 1からマイクロプロセタサ 60 1への割込は 3レベル用意されており、図 2 4に示すように、 3つのレジスタ（AMD I NT O, 1 , 2 ) が設けられている。電子制御装置 50 1側からこの割込要求レジスタ 640のいずれかを読み取ることで、マイクロプロセッサ 60 1に対する割込要求が発生する。このレジスタのセットは、電子制御装置 50 1からの読み取り動作により行なわれるが、読み取られるデータには意味がなく、割込要求に発生には無閩係である。

この割込要求レジスタ 640の具体的な構成例を図 27に示す。これらのレジス夕は、 D型フリプブロヅブから構成されており、電子制御装置 50 1からの上記レジスタの読み取り動作により第 1のデコーダ 63 1が出力する信号/ AM D I NT O, 1 , 2により、各フリップフロプ 640 a， b , cの出力端子 Q はアクティブロウにセットされ、割込信号/ I TO, 1 , 2が出力される。なお、信号明の前に付けられた符号「/」は、信号がロウアクティブであることを示す（以下、同じ）。これらのフリップフロップ 640 a, b， cの出力をクリァするレジスタは、図 25に示すように、読み取り専用の 3のレジスタ（AMD C LR 0, 1， 2) として所定のアドレスに割り当てられている。従って、マイクロプロセッサ 60 1からこのレジスタが割り当てられた各アドレスに対する読み取り動作を行なうと、第 2のデコーダ 632は信号 Z I NTC LR 0, 1 , 2 を各々出力し、対応するフリップフロップはプリセツトされる。

電子制御装置 50 1側から割込要求をかける場合には、割込要求レジスタ 64 0のいずれかをァクセスすれば良く、マイクロプロセッサ 601は優先順位を判定して、割込要求に応える処理を行なう。この場合に、マイクロプロセッサ 60 1は、対応する割込要求レジスタ 640 a， b, cをクリアする。なお、信号 P UP 2等のように符号 ΓΡ UP」で始まる信号は、リセット信号出力回路 637 から出力される信号であり、リセット時等にロウになる信号である。図 27に示した信号 PU P 2は、 3つの割込要求を一度にクリアするための信号である。ポーリング · コマンドレジスタ 643は、マイクロプロセッサ 60 1側から電子制御装置 50 1側へコマンドを引き渡すレジスタであり、マイクロプロセッサ 60 1側から書込可能でかつ電子制御装置 50 1側から読み取り可能なレジスタである。このレジスタのハードウェア上の構成例を、図 28に示す。図示するように、ポーリング · コマンドレジスタ 643は、 16ビット幅のデータラツチを構成する 2個のォクタル D型フリップフロップ 643 a, b、および 1個の D型プリッププロップ 643 cから構成することができる。

ォクタル D型フリップフロップ 643 a, bのデータ入力端子 1 Dないし 8 D には、マイクロプロセッサ 601からのデータバス DB 29 (バス幅 1 6ビット）が接続されており、その出力端子 1 Qないし 8 Qには、電子制御装置 50 1側からのデータバス DB 68 (バス幅 1 6ビット）に接続されている。ォクタル D型フリップフロップ 643 a， bのクロック端子 C Kには、マイクロプロセッサ 6 0 1側からのポーリング · コマンドレジスタ 643のアクセス（図 25、レジスタ MC ONT C S) に際して第 2のデコーダ 632から出カされる信号 1^100 NT C Sが接耪されており、この信号がアクティブロウとなったとき、マイクロプロセッサ 60 1側のデータバス D B 29の内容がオタタル D型フッププロツブ 643 a， bにラッチされる。また、ォクタル D型フリップフロップ 643 a bの出力を有効にするァゥトプットイネーブル端子 OEには、電子制御装置 50 1側からのボーリング · コマンドレジス夕 643のアクセス（図 24、レジスタ POLL) に際して第 1のデコーダ 63 1から出力される信号/ P 0 LLが接続されており、この信号がロウアクティブとなったとき、ォクタル D型フリップフロッブ 643 a， bに保持されたデータが電子制御装置 50 1側のデータパス D B 68に出力される。

なお、信号/ MC ON T C Sおよび信号/ P 0 L Lは、 D型フリップフロジブ 643 cのクロ、 yク端子 Cおよびプリセット端子 PRに接続されており、その出力端子 Qからの信号 C M D R Dは、ォクタル D型フリップフロップ 643 a , b によるデータのラッチが行なわれると（信号/ MCONTC Sがロウ）、ハイレベルにセットされ、このデータを電子制御装置 50 1側から読み出すと (信号 Z P O L Lがロウ）、ロウレベルにリセットされる。 D型フリップフロップ 643 cの出力信号である CMDRDほ、電子制御装置 50 1側から読出可能なステータスレジスタ 645の所定ビット d 3 (以下、フラグ CMDRDとも呼ぶ）となつている。従って、電子制御装置 50 1側からこのステータスレジスタ 645を読み取ることで、電子制御装置 50 1は、マイクロプロセッサ 60 1からポーリング · コマンドレジスタ 643にコマンドがセットされたことを知ることができる c

電子制御装置 50 1は、ステータスレジスタ 645のビ "ノト d 3であるフラグ CMDRDを見て、コマンドがセトされたことを知ると、通常のリードサイクルによりポーリング · コマンドレジスタ 643の内容、即ちマイク口プロセッサ 60 1から送られるコマンドを読み取る。コマンドの内容としては、印字データのデータ転送制御部 603側への転送開始の指示，印刷の開始の指示あるいはコンソールパネル 5 1 8へのメセージの表示等がある。電子制御装置 50 1がポ一リング · コマンドレジスタ 643の内容を読み取ると、図 28に示したように、 D型フリップフロップ 643 cの出力信号 CMD RDは、信号/ Ρ 0 L Lによりハイレベルに反転する。従って、マイクロプロセッサ 60 1は、この転送フラグレジスタ 647の所定ビット d 2を監視することで、自己の出力したコマンドが電子制御装置 50 1側に読み取られた否かを知ることができる。

ステータスレジスタ 645は、マイクロプロセッサ 60 1からコマンドがセットされたか否かを示す上述した情報以外に、図 29に示す情報を保持するレジスタである。各ビットの内容について説明する。ビット d 0は、後述する読出制御回路 620に電子制御装置 501側からデータが書き込まれたとき、読出制御回路 620内で生成される信号 EWRDYによりロウレベルにセットされ、そのデータがマイクロプロセッサ 601側によって読み取られたとき、'第 2のデコーダ 632からの信号によりハイレベルにリセットされる。このビットをフラグ EW R D Yと呼ぶ。

ビット d l， d 2は、ダブルバンク制御回路 624が電子制御装置 50 1側とマイクロプロセッサ 60 1側のいずれからァクセス可能な状態であるかを示すものであり、それぞれフラグ ADDMUXA, ADDMUXBと呼ぶ。 2つのビットは、ダブルパンク制御回路 624に内蔵された 2つの転送用バンクの各々に対応している。このビット d l， d 2は、マイクロプロセッサ 60 1が、図 25に示したように、コントロールレジスタ 650に含まれるレジスタ ADDMUXA, ADDMUXABのビット d Oにデータを書き込むことでセット《リセットされる。従って、マイクロプロセッサ 60 1側からは、ダブルバンク制御回路 624 の一方のバンクへのデータの書込に先だって、このフラグをロウレベルにセヅトし、書込完了後にハイレベルにリセットし、電子制御装置 501側からは、このフラグがハイレベルである側のバンクからデータを読み出すものとすれば、 2つのパンクに交互にデータを書き込み、読み出すことで、マイクロプロセッサ 60 1側から電子制御装置 50 1側に連続してデータを受け渡すことができる。

ビット d 3 (フラグ CMDRD) については、既に説明した。ビット d 5は、マイクロプロセッサ 60 1の動作クロックに基づいてセットされるフラグ C LK D I Vである。マイクロプロセッサ 60 1の動作クロックは、外付けの水晶発振子 CRC 1を用いた第 1の発振器 66 1から出力されるクロック C L Kが使用されるが、マイクロプロセッサ 60 1側からコントロールレジスタ 650のレジス 4 &

タ C LKD I Vの所定ビット d 0に値 0を書き込むと、マイクロプロセッサ 60 1の動作クロック C LKは 25MH zとなり、ビット d 0に値 1を書き込むと、動作クロックは 12. 5MHzとなる。電子制御装置 50 1側からみたステータスレジスタ 645のフラグ CLKD I Vほ、このクロック C LKが 25MH zの場合にロウレベルにセットされ、 12. 5Mの場合にハイレベルにセットされる < 電子制御装置 50 1側は、データ転送のタイミング等を合わせるためにマイクロプロセッサ 60 1の動作ク口ックの周波数、つまり動作速度を知る必要がある場合、ステータスレジスタ 645のこのビットをチヱクする。

ビ、 y ト d 6は、マイクロプロセッサ 601が動作している場合にハイレベルにセットされ、スリープモードに入った場合にロウレベルにセヅトされるフラグ A DMONである。本実施例では、マイクロプロセッサ 60 1は、ページ記述言語を電子制御装置 501側から受け取り、これを展開して画像データにする処理を行なうから、電子制御装置 501側から処理すべきページ記述言語が送られて来なまま所定時間が経過した場合には、マイクロプロセッサ 601は、省電力を図るため、最初動作周波数を 1/2、即ち 12. 5MH zとし、更に時間が経遏すると自らの動作を止めていわゆるスリープモードに入る。この時マイクロプロセッサ 601は、コントロールレジスタ 650のレジスタ ADMONに値 0を書き込む。この結果、電子制御装置 50 1側からみて、ステータスレジスタ 645 のこのビット d 6がロウレベルとなり、電子制御装 B 50 1側からこのビットをチェックすることにより、マイクロプロセッサ 601の動作モードを知ることができるのである。

なお、こうした時間の計測等には、データ転送制御部 603に組み込まれたリアルタイムクロックが用られる。このリアルタイムクロック用のクロック RC L Kは、外付けの水晶発振子 665を用いて構成された第 2の発振器 667からのクロックが用いられている。リアルタイムクロックは、バス制御部 635内に構成されており、マイクロプロセッサ 601からの指示を受けて、所定時間の経過を計測する。水晶発振子および発振器を 2組設けているのは、マイクロプロセ、yサ 601の動作ク口 ' ク C L Kを、リアルタイムクロックの動作クロック R C LKとは独立に変更可能とするためである。リアルタイムクロックは、コントロールレジスタ 650に属するレジスタ RT C V AL, R T C S E Lの d 1 ビットをロウまたはハイにすることで、 4種類のィンターパルタィマを指定することができ、レジスタ R T C 0 Nの所定ビット d 0に値 1を書き込むことでそのタイマをスタートさせることができる。スタートされたタイマは、レジスタ RTC ONのビット d Oに値 0が書き込まれて停止されるまで、所定のインターバルでマイクロプロセッサ 60 1に対して割込要求信号を出力する。マイクロプロセッサ 60 1は、この割込要求信号を受け付けると- レジスタ RT C C LRを読み取って割込要求をクリアする。これらのインターパルタイマの出力は、ページ記述言語処理におけるユーザタイム等のカウントに利用している。

次に PROMコントロールレジスタ 649の構成について説明する。 PROM コントロールレジスタ 649には、図 25に示す 3のレジスタ E E P C S, E E P S K , E E P D Iが含まれるが、これらのレジスタは、カートリッジ 503に内蔵されたメモリであつて電気的にデータを消去 ·書換可能な E E PROM67 0とのデータのやり取りに用いられる。

本実施例のカートリッジ 503は、レーザプリンタ 500の動作に必要な諸変数（コンフィグレーション）を、 E E PROM670に記憶する。この E E P R OM670は、シリアル転送によりデータの読出，消去，書込を行なうタイプのものであり、本実施例では、ナショナルセミコンダクタ一社製 NM C 93 C 66 X 3を使用している。この E EPROM670は、記憶容量として 1 6ビット X 256パイト（レジスタ数）の容量を持ち、指定された任意のレジスタの内容を読出，消去，書込可能である。 E E PROM670は、チップセレクト信号 C S により選択状態にされると、シリアルデータ入力端子 D inに送り込まれる「0」 Γ 1 J のデータをシリアルデータクロック S Lに同期して取り込むが、データの転送の最初の 3ビットは E E P R 0 Mへの命令として解釈され、次の 8ビットがデータの読出，消去もしくは書込が行なわれるレジスタ番号と解釈される。デー夕の書込の場合には、これらの命令およびレジスタの指定に続いて、シリアルデ一タクロック S Lに同期して記憶すべきデータがデータ入力端子 D inに与えられることになる。レジスタ E E P C Sは、チヅブセレクト信号を切り換えるものであり、マイク口プロセッサ 60 1がこのレジスタのビット d Oに値 1を書き込むと、 E E P R 0 M 670は選択状態となる。レジスタ E E P S Kは、シリアルデータクロック S Kを生成するレジスタであり、マイクロプロセッサ 60 1はこのレジスタに値 0と値 1 とを交互に書き込むことで、 E EPROM670用のシリアルデータク口、グクを生成する。レジスタ E E PD Iは、 E E PROM670に書き込まれるべき 1ビットのデータを保持するレジスタであり、マイクロプロセッサ 601は、レジスタ E E P S Kを書き換えてシリアルデータクロック S Kを生成するのに同期して、このレジスタ E EPD Iの所定ビット d 0を、書き込むベきデータに従つて書き換える。 E E P R OM670のデータ出力端子 D 0 utは、先に説明した転送フラグレジスタ 647の所定ビット d Oになっており、マイクロプロセッサ 60 1は、 E E PROM670にデータ読出命令と読み出すレジスタの番号を出力した後、シリアルデータクロック S Kに同期して転送フラグレジスタ 647のビット d 0を読み取れば、指定したレジスタの内容を読み込むことができる。 E E P ROM67ひに記僮されたデータは、電源をオフとしても保存されるから、レーザプリン夕 500に電源を投入した直後に、 E E P R0M670の内容を読み出して、コンフィグレーションを電源断の直前の状態に戻すことができる。

G. 読出制御回路 620の構成と働き

次に、読出制御回路 620の構成例と読出制御回路 620によるデータ転送の手順について説明する。読出制御回路 620は、 &ビット X2個の第 1，第 2のラッチ 651， 652と共に、図 30に示すように、転送に必要なデータを出力する ROM67 1、 3入力アンドゲート 672、ステーダスレジスタ 645のフラグ EWRD Y (ビット d 0) を生成する D型フリッププロップ 674を傭える。読出制御回路 620を電子制御装置 50 1側から見ると、このラッチ 651 , 6 52が、図 24に示したように、 8ビット単位でデータを転送する 2つのレジスタ EWWRL, EWWRHに相当する。これらのレジスタは、各々 1 ワード 16 ビットのデータの下位バイト，上位バイトの転送に用いられる。なお、第 1，第 2のラッチ 65 1， 652は、マイクロプロセッサ 60 1側から見ると、図 25 に示すレジスタ EWRDに相当する。即ち、マイクロプロセッサ 60 1側からは, データパス D B 290介して、両ラッチ 65 1 , 652を 1 ワードとして読み取ることができる。

読出制御回路 620の ROM67 1は、 256バイトのデータを記億する RO Mであり、例えばヒューズ ROM, 小容量の PROM等により実現することができる。もとより、記憶容量の大きな R OMの一部として実現してもよく、 RAM を用いる場合には予めデータを転送しておくことで同等の機能を実現するができる。この ROM67 1のアドレス端子 AOないし A7には、コネクタ側アドレスバス CABからのアドレスラインのうち下位の 8ビット（AC ないし AC 8) が接続されており、データ端子 00ないし 07は、第 1のラッチ 65 1および第 2のラッチ 652の入力側 1 Dなし 8 Dに接続されている。なお、 ROM67 1 の出力は、 F I F O制御回路 623にとつてのデータバス Z 0ないし Z 7として、 F I F O制御回路 623にも出力されている。

第 1のラッチ 65 1，第 2のラッチ 652の出力側は、データバス DB 29に接続されており、マイクロプロセッサ 601から、レジスタ EWRDとして読み取り可能である。 ROM67 1のチップセレクト C Eおよびァゥトブットイネーブル OEには、 3入力アンドゲート 672の出力信号/ E WROMが入力されており、 3入力アンドゲート 672の各入力に入る信号 ZEWWRH, /F I F O WR, /EWWR Lのいずれかがアクティブロウとなったとき、アクティブとなり、この時 R OM671は、コネクタ側アドレスバス C A Bの下位 8ビットにより指定されたァドレスのデータを出力する。

信号/ EWWRHは、読出制御回路 620による上位バイトの転送が指定された時にロウレベルになる信号であり、信号 ZEWWRLは、同じくその下位はバィトの転送が指定された時に口ゥレベルになる信号であり、信号/ F I F 0 WR は、 F I F 0制御回路 623によるデータ転送が指定された時にロウレベルになる信号である。信号/ E WWRLおよび信号/ EWWRHは、各々第 1のラッチ 65 1および第 2のラッチ 652のクロック端子 CKに入力されているから、これらの信号がァクテイブとなって ROM671からデータが出力されたとき、そのデータは、第 1のラッチ 651，第 2のラッチ 652に保持される。しかも、信号/ E WWR Lは、 D型フリッププロケブ 674のクロック端子 Cにも入力してるから、下位バイトの転送時には、 D型フリッブフ口ップ 67 の出力 Qほロウレベルに反転する。この出力 EWRD Yは、既述したステータスレジス 64 5のビット d 0および転送フラグレジスタ 647のビット d l、即ちフラグ EW RD Yとして扱われている。

第 1のラッチ 651 , 第 2のラッチ 652は、マイクロプロセッサ 601側からはレジスタ EWRDとして扱われるから、第 1のラッチ 651および第 2のラツチ 652に保持されたデータを読み取ろうとする場合、マイクロプロセッサ 6 01はレジスタ EWRDに対する読み取り動作を行なう。この時、信号 ZE WR Dがロウアクティブとなり、この信号がァゥトブットイネーブル端子に接铙された第 1のラッチ 651，第 2のラッチ 652の出力側、即ちデータバス DB 29 には、先に保持されたデータが出力される。この信号/ EWRDは、 D型フリツプフロップ 674のプリセット端子 P Rに接続されているから、マイクロプロセッサ 601側から第 1のラッチ 651，第 2のラッチ 652のデータが読み取られると同時に、 D型フリッブフ口 ' yプ 674の Q出力である信号 EWRD Yはハィレベルに反転する。即ち、ステータスレジスタ 645のビット d Oおよび転送フラグレジスタ 647のビヅト d 1であるフラグ E WR D Yは、値 1にセットされる。

かかるハードウエアを前提として、電子制御装置 50 1およびマイクロブロセッサ 601は、以下の手頋で、電子制御装置 5ひ 1側からマイクロプロセッサ 6 0 1側へのデータの転送を行なう。電子制御装置 501側からマイクロプロセッサ 601側に転送されるデータは、電子制御装置 501がワークステーション 5 07から受け取った印字データであり、カートリッジ 503側のマイクロブ σセッサ 601で、処理しょうとするページ記述言語のプログラムである。読出制御回路 620によるデータ転送は、電子制御装置 501側の CPU51 ひが実行するカートリツジへのデータ転送処理ルーチン（図 31 )、およびカートリッジ 5 03側のマイクロプロセッサ 601が実行するのデータ読み^み割込処理ルーチン（図 33) により行なわれる。

カートリッジ 503側に転送すべき印字データが整うと、 C P U 510は、図 3 1のフローチャートに示す処理を起動し、まずステータスレジスタ 645のフラグ EWRD Y (ビット d O) を読み取る処理を行なう（ステップ S 700) 。このフラグ EWRDYは、読出制御回路 620の第 1のラッチ 65 1，第 2のラツチ 652にデータがセットされると値 0となり、そのデータがマイクロプロセツサ 60 1により読み取られると値 1にセットされるから、次にこのフラグ EW RD Yが値 1であるか否かの判断を行なう（ステップ S 705) 。

フラグ EWRDYが値 1 となるまで待機し、値 1となると、次に（領域 E WW RHの先頭ァドレス +転送したいデータ DX 2 ) のァドレスを読み取る処理を行なう（ステップ S 7 10 ) 。領域 E WWRHに対する読取処理を行なうと、 RO M67 1からデータが読出される。 ROM67 1には、図 32に示すように、その先頭番地 E WWRHからの偶数番地に 0 Oh から F Fh までの 256のデータが、順に書き込まれている。奇数番地にデータを置かないのは、 C PU5 1 0のデータアクセスは 1 ワード（ 1 6ビット）で行なうのが基本であり、奇数番地から始まるワード単位のアクセスはできない（アドレスパスエラー要因となる）からである。領域 EWWRHの先頭から DX2だけ隔たったァドレスに対して読出処理を行なうと、 R OM 67 1からはデータ Dが読出され、これが図 30に示したように、第 2のラッチ 652にラッチされる。

こうして転送したいデータの上位パイトの転送（第 2のラッチ 652がデータを保持）が行なわれると、 C P U 5 1 0は、同様に下位バイトの転送（第 1 ラッチ 65 1がデータを保持）を行なう（ステップ S 71 5) 。以上の処理により、 1 ワード分のデータが第 1，第 2のラッチ 65 1， 652に保持されたとして、 C P U 5 10は、割込要求レジスタのひとつ（本実施例では AMD I NT O) をセットする処理を行なう（ステップ S 720) 。

C PU51 0は、引き続き図 3 1に示した転送処理ルーチンを繰り返し実行するが、第 1のラッチ 65 1によるデータの保持が行なわれると、図 30に示したように、フラグ EWRD Yはロウレベルにセットされるから、このフラグ EWR DYがハイレベル（値 1 ) となるまで、次のデータの転送処理は行なわれない (ステップ S 700， 705) 。

C P U 51 0が割込要求レジスタ（AMD I NT0) をセットすると、マイク口プロセッサ 601は、この割込要求を受け付けて、図 33に示すデータ読み込み割込処理ルーチンを起動する。この処理が起動されるのは、読取制御回路 62 0の第 1，第 2のラッチ 651， 652にデータが保持された直後であり、マイクロプロセッサ 60 1は、レジスタ E WRDを読み込むことにより、電子制御装置 501側が用意した 1 ヮードのデータを読み取る（ステップ S 730) 。その後、マイクロプロセ 'ッサ 601は、読み取ったこのデータを RAM6 1 1ないし 614の所定の領域に転送する（ステップ S 735) 。

以上説明した処理により、電子制御装置 50 1側は、読出専用線であるデータバス CD Bで接铳されているに過ぎないカートリジ 503側にデータを転送することができる。しかも、データの書込はバイト単位で行ない、読出はワード単位で行なうので、マイクロプロセッサ 601は効率良くデータを取り込むことができる。なお、ここでは 1ワードのデータを転送する場合を例に取って説明したが、データの転送はワード単位である必要はなく、バイト単位で転送するものとしてもよい。そのばあいには、領域 EWWRL側を用いた転送のみを行ない、マイク口プロセッサ 601側で上位の 8ビットのデータを捨てれば良い。

H. F I F 0制御回路 623の構成と働き

F I F 0制御回路 623は、 F I F 0メ乇リ 621に害き込むデータをラッチするラッチ 657、この F I FOメモリ 621へのデータの書込を制御する F I F 0書込レジスタ 653、同じく読出を制御する F I F0読出レジスタ 655を備える。この F I FOメモリ 621は、 2048バイトのデータを蓄えることができ、内部に書き込み用アドレスカウンタと読み出し用カウンタとを備える。 F I FOメモリ 621には、これらのカウンタをそれぞれリセットする書込側リセット端子，読出側リセト端子、書込側の 8ビットのデータバスと読出側の 8ビ V トのデータバス、書込用のクロック端子、読出用のクロック端子が設けられている。

この F I F 0メモリ 621を用い、電子制御装置 501側の C P U 510は、 F I F 0制御回路 623を使って、マイクロブ口セッサ 601側にデータ転送を行なうことができる。読出制御回路 620を用いたデータ転送がバイト単位を基本として行なわれ、バイト単位のデータ転送の度にマイクロプロセッサ 601に割込要求信号を出してこれを通知するのに対して、 F I F O制御回路 623を用いたデータ転送は、 F I F Oメモリ 62 1の機能を生かして、複数バイトまとめて行なうことができる。データを電子制御装置 501側からマイクロプロセッサ 60 1側にデータを転送するには、電子制御装置 50 1の C PU5 1 0は図 34 に示す転送処理ルーチンを、カートリッジ 503のマイクロプロセッサ 60 1は図 35に示す処理ルーチンを、各々実行する。まず、図 34のフローチャートに示した処理ルーチンを説明する。

電子制御装置 50 1の C PU5 1 0が図 34に示したデータ転送処理ルーチンを起動すると、まず F I F O制御回路 623の F I F O書込回路 654に属するレジスタ F I F OR S Tを読み出す処理を行ない、書込側のァドレスカウンタをリセットする処理を行なう（ステップ S 750 ) 。続いて、送り出すデータの数をカウントするために変数 Nを値 0にリセットする（ステップ S 755) 。その後、（レジスタ F I FOWRの先頭ァドレス +転送したいデータ D X 2 ) 番地を読み出す処理を行なう（ステップ S 760) 。このアドレスを読み出すと、読出制御回路 620と同様に、 R0M671の所定の番地がァクセスされて（図 32 参照）、 CP U5 1 0が転送しょうとしたデータ Dが出力され、これが図 30に示すパス Z 0ないし Z 7を介してラッチ 657にラッチされる。

続いて、 F I F 0制御回路 623のレジスタ F I F 0R E Qを読み出してラヅチ 657に保持されたデータ Dを F I F Oメモリ 62 1に転送する処理を行なう (ステップ S 765) 。レジスタ F I F 0 R E Qを読み出すと、 F I FOメモリ 62 1の書込側のク口ック端子に書込クロックが出力され、ラッチ 657に保持されたデータ Dが、 F I F Oメモリ 62 1の書込側ァドレスカウンタが示す番地に書き込まれる。と同時に F I F Oメモリ 62 1内の書込側ァドレスカウンタの内容は、値 1だけインクリメントされる。こうして 1バイトのデータを書き込むと、転送したデータ数を示す変数 Nを値 1だけインクリメントし（ステップ S 7 70) 、変数 Nが転送しようとするデータの総バイト数 Xと等しくなったか否かの判断を行なう（ステップ S 775) 。従って、転送したデータのバイト数 Nがデー夕の総数 Xに一致するまで、上述したステツプ S 760ないし S 775の処理を繰り返す。

全データの転送が完了すると、 C P U 510は、割込要求レジスタの—つ（A MD I NT 1 ) をセットし、データの転送が完了したことをマイクロプロセッサ 601側に通知し（ステップ S 780) 、 ΓΝΕΧΤ」に抜けて本処理ルーチンを終了する。

一方、マイクロプロセッサ 601は、この割込要求 AMD I NT 1を受けて図 35にフローチヤ一トを示すデータ受信割込ルーチンを起動する。このルーチンを起動すると、マイクロプロセッサ 601は、まず F I F 0制御回路 623の F I F 0読出レジスタ 655に属するレジスタ RDRS Tを読み出して、 F I F O メモリ 621の読出側のアドレスカウンタをリセヅトする処理を行なう（ステツプ S 800 ) 。練いて、受信したデータ数をカウントするための変数 Mに値 0をセットする処理を行なう（ステップ S 805) 。

その後、 F I F 0読出レジスタ 655に属するレジスタ F I R C L Kを読み込む処理を行ない（ステップ S 810) 、読み取ったデータを RAM 6 1 1ないし 614の所定の領域に転送する処理を行なう（ステップ S 815) 。レジスタ F I R C L Kを読み出すと、 F I FOメモリ 62 1の読出側のクロック端子に読出クロックが出力され、その時の読出側ァドレスカウンタの示す番地のデータ Dが、読み出される。と同時に F I F0メモリ 621内の読出側アドレスカウンタの内容は、値 1だけィンクメントされる。なお、通常 F I F 0制御回路 623を介して転送されるのは、ページ記述言語のプログラムであることから、受信されたデータは、直ちに RAMの所定の領域に転送され、画像データの展開に備えられるのである。

1バイトのデータを受信すると、変数 Mを値 1だけィンクリメントし（ステヅプ S 820) 、この変数 Mが総バイト数 Xに等しくなつか否かの判断を行なう (ステップ S 825) 。従って、受信したデータのバイト数 Mがデータの総数 X に一致するまで、上述したステツブ S 810ないし S 825の処理を繰り返す。全データの受信が完了したと判断されると、マイクロプロセプサ 601は、デ一タの読み込みの完了を示すコマンドをポーリング · コマンドレジスタ 643に書き込む処理を行なう（ステップ S 630) 。電子制御装置 501側の C P U 5 1 0は、このポーリング，コマンドレジスタ 643の内容を読み取ることで、 F I F O制御回路 623によるデータ受信の完了を知ることができる。その後、マイク口プロセッサ 601は、「RNT」に抜けて本処理ルーチンを終了する。以上説明した処理により、大量のデータを効率よく転送することができる。転送されたデータは、データ転送制御部 603の RAM6 1 1ないし 6 14の所定の領域に保存され、マイクロプロセッサ 60 1による処理を待つ。マイクロプロセヅサ 601は、電子制御装置 50 1側から展開すべき印字データ（ベージ記述言語により記述されたプログラム）を総て受け取ると、 ROM606ないし 60 9に記憶したページ記述言語のィンタープリタを起動し、 RAM 6 1 1ないし 6 1 4の所定の頜域に保存されたこの印字データを処理する。かかる処理により画像の展開がなされ、展開された結果は、 RAM 61 1ないし 61 4の所定の領域に画像データとして記憶される。

I . ダブルバンク制御回路 624の構成と働き

画像の展開が完了して得られた画像データは、次に電子制御装置 501側に転送され、その R AM51 2に記億され、所定のタイミングでレーザエンジン 50 5により印刷されることになる。かかる画像データの転送を行なうのが、ダブルパンク制御回路 624である。ダブルバンク制御回路 624は、マイクロプロセッサ 60 1側から電子制御装置 50 1側に転送するものであり、 32バイト（ 1 6ワード）のデータを蓄えるバンクを 2セット備える。これを Aバンク， Bパンクと呼ぶが、両者はハードゥヱァとしては全く同一なので、 Aバンク側の構成例のみを図 36に示す。

この各バンクは、そのアドレスおよびデータバスを、マイクロプロセッサ 60 1側からと電子制御装置 50 1側からとに切り換えられる構成になっており、図示するように、アドレスラインを選択するデータセレクタ 681， 682、 2個一組で用いられデータバス（ 1 6ビット幅）を選択する 2組計 4個のオタタルラインバッファ 684ないし 687、 32バイト分の記億容量を有する R A M 69 1， 692、その他の構成ゲートであるオアゲート 694, 695およびインバ一夕 696から構成されている。図 36では、 32バイト分の記僮容量を有するメモリチ 'ヌブを 2個用いた構成としているが、単一のメモリチッブの上位ァドレスを切り換えることで実現しても差し支えない。

データセレクタ 681は、電子制御装置 50 1側のアドレスバス C A Bの最下位 4ビット（AC 1ないし AC 4) と、マイクロプロセッサ 60 1側のアドレスバス A A Bの下位の 4ビト（A2ないし A5) とを選択して出力する構成となつており、アドレスバスの選択は、セレクト端子 Sに接続された信号 ADDMU X A (レジスタ ADDMUXAのビット d 0) により行なわれる。データセレクタ 682は、アドレスバスの選択に合わせて、 RAM691, 692のリード · ライトの信号を切り換えるものであり、同じくセレクト端子 Sに接铙された信号 ADDMUXAにより、いずれかの信号が RAM 691， 692のチップセレクト端子 CE 1 , 2、アウトプットィネーブル端子 OEに接続されるかを切り換えている。

オタタルラインノ、*ッファ 684, 685をデータバス D B 29に介装されたトライステートタイプのラインバッファであり、ゲート端子 1 G， 2 Gがロウレぺルとなったとき、マイクロプロセッサ 601側のデータバス DB 29と RAM6 91， 692のデータバスを接続し、マイクロプロセッサ 601側から RAM 6 91, 692へのデータの書込が可能な状態とする。オタタルラインバッファ 6 84, 685のゲート端子 1 G， 2 Gには、信号/ D PWR 0 Aと信号 AD DM UXAとを入力とするオアゲート 694の出力が接続されている。信号/ DPW R 0 Aは、マイクロプロセッサ 601側が Aパンクにデータを害き込もうとするときロウレベルになる信号である。従って、 Aバンクへのデータの書込を行なうとして、予めレジスタ AD DMUX Aのビト d 0をロウレベルにしておけば、マイクロプロセッサ 60 1側から Aバンクへのデータの書込処理を行なうと、ォクタルラインバッファ 684, 685のゲートが開き、データバス DB 29に出力されたデータほ、 RAM691 , 692のデータパスに出力され、これに害き込まれる。

—方、ォクタルラインバッファ 686， 687は、そのゲート端子 1 G, 2 G がロウレベルとなったとき、電子制御装置 50 1側のデータパス D B 68と RAMS 91, 692のデータバスを接続し、 RAM691， 692から電子制御装置 50 1へのデータの読出が可能な状態とする。オタタルラインバッファ 686_: 687のゲート端子 1 G， 2 Gには、信号 ZD P 0 E 1 Aと信号 AD DMUX A をインバータ 696で反転した信号とを入力とするオアゲート 695の出力が接続されている。信号/ D P 0 E 1 Aは、電子制御装置 50 1側が Aバンクのデータを読み取ろうとするときロウレベルになる信号である。従って、 Aバンクのデ一タの読出を行なうとして、予めレジスタ ADDMUXAのビヅト d 0をハイレベルにしておけば、電子制御装置 50 1側から Aバンクに対する読出処理を行なうと、ォクタルラインバッファ 686， 687のゲートが開き、 RAM69 1 , 692のデータバスに出力されたデータは、データバス D B 68に出力される。

かかるハードウ _Λァを前提として、マイクロプロセッサ 601が行なう画像デ一夕の転送処理と電子制御装置 50 1の C P U 5 10が行なうその受け取り処理とを説明する。図 37は、マイクロプロセッサ 601が行なう画像データの転送開始処理ルーチンを示すフローチャートである。図示するように、マイクロプロセッサ 601は、画像データの転送に先立って、ポーリング · コマンドレジスタ 643に転送開始のコマンドをセットする（ステップ S 850) 。

電子制御装置 50 1側の CPU5 1 0は、このポーリング · コマンドレジスタ 643のコマンドを読み取って、図 38に示す応答処理ルーチンを実行する。即ち、電子制御装置 501は、レーザプリンタ 500が印刷可能な状態にあるか否かの判断を行ない（ステップ S 860) 、印刷できる状態にあると判断した場合には、割込要求レジスタの一つ（AMD I NT 2) をセットし（ステップ S 86 5) 、 ΓΝΕ XT」に抜けて本ルーチンを一旦終了する。印刷できる状態にない場合には、これをカートリッジ 503のマイクロプロセッサ 601に通知する処理を行なう（ステップ S 870) 。印刷できない状態とは、例えばレーザェンジン 505がまだゥォーミングアツプされていない状態、紙づまりなどが生じた状態など、画像データの転送を受けても印刷できない場合を言う。

電子制御装置 50 1側からの割込要求信号 AMD I NT 2を受け付けると、マイク口プロセッサ 60 1は、図 39に示す画像データ転送割込処理ルーチンを起動する。この処理を起動すると、マイクロプロセッサ 60 1は、まずレジスタ A DDMUXAのビット d 0に値 1を書き込む処理を行なう（ステップ S 900) 。このレジスタ ADD MUX Aのビット d 0が値 1の場合には、図 36を用いて説明したように、 Aバンクを構成する RAM 69 1 , 692のデータバスはマイク口プロセッサ 601側のデータパス D B 29側に接铳され、電子制御装置 501 側からのアクセスはできない状態となる。

続いて、マイクロプロセッサ 60 1は Aバンク D P WR 0 Aに 16ワード（3 2バイト）分のデータを転送する処理を行なう（ステップ S 902) 。 Aパンク DPWR OAへのデータの書込処理を行なうと、図 36に示した信号/ DP WR 0 Aがロウレベルとなり、ォクダルラインバッファ 684， 685を介してデータが RAM691, 692に書き込まれる。 16ワードのデータ転送が完了すると、マイクロプロセッサ 601はレジスタ ADDMUXAのビット d 0に値 1を書き込み（ステツブ S904) 、 Aパンクを構成する RAM 691， 692のデータパスを電子制御装置 501のデータバス D B 68に接続する。

その後、マイクロプロセッサ 60 1はポーリング · コマンドレジスタ 643に Aバンクへの転送の完了を知らせるコマンドデータを書き込む処理を行なう（ステツプ S 906) 。以上で、 Aバンクへのデータの転送処理を完了し、マイクロプロセッサ 601は、引き練き Bパンクについて上述した処理と同一の処理を実行する（ステップ S 91 0) 。 Bパンクへのデータ転送が完了レた場合には、マイク口プロセッサ 601はポーリング · コマンドレジスタ 643に、同様に転送が完了したことを知らせるコマンドデータを書き込む。こうしてカートリッジ 5 03側から A， Bバンク、計 32ワード (64バイト）のデータの転送が完了する。

以上説明したマイクロプロセッサ 6ひ 1の処理に対して、電子制御装置 501 の CPU51 0は、図 40に示す面像データ受け取り処理ルーチンを実行する。即ち、 CPU510は、まずステータスレジスタ 645のビット d 3、即ちフラグ CMDRDを読み取り（ステップ S 920) 、これが値 0であるか否かの判断を行なう（ステップ S 925) 。マイクロプロセッサ 601側からポーリング · コマンドレジスタ 643にコマンドデータが書き込まれた場合、このフラグ CM DRDは、値 0にセットされるので、この時、 CPU51 0はボーリング · コマンドレジスタ 643のコマンドデータを読み取る（ステップ S 930) 。読み取ったコマンドデータをチックし、 Aバンクのデータ転送が完了したことを示すコマンドデータであるか否かの判断を行ない（ステップ S 935) 、違う場合には、その他の処理を実行する（ステップ S 940 ) 。ポーリング · コマンドレジスタ 643のコマンドデータが Aバンクのデータ転送の完了を示すものであった場合には、電子制御装置 50 1は Aバンク D P R AMA (図 24参照）の 1 6ヮードを読み込む処理を行ない（ステップ S 945 ) 、読み取ったデータを RAM 51 2に転送する（ステップ S 950) 。

以上の処理により Aバンクの 1 6ワードのデータの読み取りが完了するので、マイクロプロセッサ 60 1から次の 1 6ヮードの転送を許可すぺく、電子制御装置 50 1は、割込要求レジス夕の一つ（AMD I NT2) をセットする。続いて、 Bバンクについて上述したステップ S 920ないし S 955の処理を実行する。即ち、 Bパンクに対するマイクロプロセッサ 60 1からのデータの転送が完了したことをポーリング · コマンドレジスタ 643のコマンドデータにより判断すると、 Bパンク D P R AM Bの 16ワードのデータを読み取り、これを RAM51 2に転送した後、割込要求レジスタの一つをセットして、マイクロプロセッサ 6 0 1に対して割込要求を立てるのである。

かかる割込要求を受けて、マイクロプロセッサ 60 1は図 39に示した割込処理ルーチンを再度実行することになるから、マイクロプロセッサ 60 1および C PU 5 1 0が両ルーチン（図 39，図 40) を実行することで、全画像デー夕の転送が完了する。全画像データの転送後、新たな印字データを電子制御装置 50 1側から受け取らなければ、マイクロプロセッサ 60 1は、所定時間が経過すると、コントロールレジスタ 650のレジスタ C LKD I Vに値 1を書き込んで、自らの動作周波数を半分の 1 2. 5MH zに切り換え、消费電力ひいては発熱量を低減する。

J . 画像データの印刷

全画像データの転送を受けた電子制御装置 501は、既述したダブルバッファ回路 520およびレジスタ 5 17を用いてレーザエンジン 505と信号をやり取りしつつ、画像データによる印刷を行なう。電子制御装置 501とレーザェンジン 505との信号のやり取りを図 41に簡略に示した。この図を参照しつつ、印刷の概要について説明する。

カートリッジ 503から展開された後の画像データを受け取ると、電子制御装置 50 1は、レーザエンジン 505が印刷可能な状態か否かを問い合わせ、ゥォーミングアツプなどが完了して印刷可能な状態にあると判断すると、図 41に示すプリント信号をレジスタ 517を介してレーザエンジン 505に出力する。レ一ザエンジン 505は、この信号を受けて、直ちに甩紙攧送用のモータを起動する。これに同期して、感光ドラムの回転、帯電処理等が開始される。

印刷される用紙が感光ドラムに対して所定距離だけ離間した位置に至ったとき、レーザエンジン 505は用紙の先端を検出し、信号 VRE Qをレジスタ 51 7を介して電子制御装置 50 1に出力する。電子制御装置 50 1はこの信号 VRE Q を受け取ると、所定時間、即ち感光ドラムがレーザビームによる潜像形成の開始される位置まで回転するのに必要とされる時間だけ待機してから、信号 V S YN Cをレジスタ 5 1 7を介して出力する。レーザエンジン 505はこの信号 VS Y NCを受けて、レーザビームの水平同期信号 H SYNCをレジスタ 5 17を介して出力する。この信号 HSYNCは、 1ライン分の画像データの読み取り開始を指示する信号に相当するので、レーザエンジン 505は、この信号に同期して画像データをダブルバ'ソファ回路 520の一方の RAM 52 OAもしくは 520 B から読み取る。なお、トップマージンを形成する場合には、トップマージンに対応するライン数だけ、信号 VSYNCを無視する制御が行なわれる。この制御はボトムマージンを形成する場合も同様である。

と同時に、 C P U 5 1 0はこの信号をカウントしつつ、必要な画像データをダブルバファ回路 520の RAM 520Aもしくは RAM520 Bに転送する。レーザエンジン 505が用紙後端を検出してから所定時間が経過するか、水平同期信号のカンゥト値が予め用紙サイズに合わせて設定された値に等しくなるかすると、 CPU51 0ほ、画像データのダブルバッファ回路 520への転送を終了する。以上の処理により、 1ページ分の画像データはレーザエンジン 505に転送され、用紙にその画像が印刷される。 K . 第 2実施例の効果

以上説明した第 2実施例によれば、第 1実施例と同様の効果を奏する。しかも- 本実施例では、 A S I Cを用いているので、回路を小型化、簡略化することができる。更に、電子制御装置 5 0 1側からデータ転送制御部 6 0 3へのデータの転送を読出制御回路 6 2 0 と F I F 0制御回路 6 2 3の 2系統用意しているので、 . 転送するデータの種別によりこれを使い分けて、効率よくデータ転送を行なうことができる。また、 1系統が故障したとき、他の系統でこれを捕うこともできる _{ 本実施例では、電子制御装置 5 0 1 はカートリッジ 5 0 3へのデータの転送の通知に割込を利用しているので、カートリッジ 5 0 3のマイク ύプロセッサ 6 0 1 は常時電子制御装置 5 0 1側の動作を監視する必要がなく、マイクロロセッサ 6 0 1 を効率よく動作させることができる。

以上、本発明をプリンタに適用した実施例について説明したが、本発明は、ブリンタへの適用に限るものではなく、例えばワープロやパーソナルコンピュータ、あるいはワークステーションなどにも適用することができる。近年、こうしたコンピュータ関連機器は、拡張スロットはもとより、 I C カードといったカートリツジタイプの拡張装置が取付け可能となっていることが多い。こうした拡張ス口ットゃ I Cカードなどを備えたワープロ、パーソナルコンピュータ等では、ここに本発明の付加制御装置を装着し、本体側のプロセッサの処理を、モニタコマンドなどで付加制御装置に内蔵したメモリに記億した処理に移し、付加制御装置に備えられたプロセッサと共に情報を処理するものとすれば、情報処理機能の向上を図ることが容易である。更に、一旦制御を付加制御装置側に移してしまえば、処理の内容はいかようにも変更することができるから、既に販売した機器の機能の変更や向上、ワープロなど各種専用機におけるソフトのバージ _a ンァップなどを実現することができる。

このように、本発明は、プロセッサを用いたあらゆる装置、例えば車載の電装品、ファクシミリ、電話、電子手帳、電子楽器、電子カメラ、翻訳器、ハンディコピー、キャッシュデイスペンザ、リモコン装置、電卓など、コネクタにより付加制御装置が接続可能なあらゆる情報処理装置に適用可能である。こうした情報処理装置では、本体側のプロセッサが付加制御装置を認識してその処理を付加制御装置側に用意したァドレスに移行する機能を傭えていれば、本発明の付加制御装置および情報処理装置を実現することは容易である。かかる機能を備えていない場合でも、本体側プロセッサを付加制御装置に記僮した処理に移行させる手法は種々考えられる。

6 8 0 0 , 6 8 0 0ひ系のプロセッサは、データを所定のアドレスから読み込む処理を行なう際、データバス上のデータが確立しているか否かをデータを出力する機器（スレーブ）がプロセッサに応答する信号 D T A C Kにより判断している。そこで、本体側のプロセッサが本体側に備える R O Mに記僮した処理を実行中に、絶対番地へのジャンプ命令を実行しょうとしたとき、絶対番地へのジヤンプ命令の実行であることを付加制御装置側でィンストラクションを解析して検出しておき、本体側の本来の R O Mがデータバスにジャンブ先の絶対番地を出力するタイミングより先に、付加制御装置側に内蔵した R O Mの実行ァドレスをデータバスに出力すると共に信号 D T A C Kを本体側ブロセサザに返し、強制的に付加制御装置内の所定アドレス以降に処理を移行させる構成が取り得る。一旦、処理が付加制御装置側の R O Mに移ってしまえば、その後の処理はいかようにも構成することができる。

この例では、本体側のプロセッサが絶対ァドレスへのジャンブ命令を実行することを前提としているが、ジャンプ命会そのものも本体側の R O Mから読出していることに着目し、電源投入後最初に R O Mからィンストラクションを読出すとき、該インストラクションの読出より先に、付加制御装置側からジャンプ命令に相当するコードをデータバスに載せると共に信号 D T A C Kを返す構成とすることも可能である。これらの手法でほ、信号 D T A C Kの競合という問題を生じる恐れはあるが、バスのタイミングを細かく解析すれば、実現可能である。

また、以上説明した実施例では、付加制御装置は筐体内にブリント基板を収納し単体で取り扱い可能なカートリッジとして構成したが、拡張スロットに装着される基板単体の構成としても差しつかえない。また、複数のコネクタを占有してひとつの付加制御装置を実現するものであっても差しつかえない。更に、筐体自体をプリント基板として構成したものも、本発明の一態様として実現可能である。本発明は以上の実施例に何等限定されるものではなく、例えば、アウトラインフォントを内蔵したカートリッジにおいてプリンタ本体から文字のポイント数等のデータを受け取りその文字の指定ボイント数のビットィメージを生成してプリンタ本体に転送する構成や、プリンタ本体がインクジヱットプリンタである構成など、本発明の要旨を逸脱しない範囲内において、種々なる態様で実施し得ることは勿論である。

[産業上の利用可能性】

本発明は、プロセッサを用いたあらゆる装置、例えば車載の電装品、ファクシミリ、電話、電子手帳、電子楽器、電子カメラ、翻訳器、ハンディコピー、キヤヅシュデイスペンサ、リモコン装置、電卓など、コネクタにより付加制御装置が接続可能なあらゆる情報処理装置に適用可能である。これらに適用すれば、電子装置の機能を向上、追加もしくは変更することができ、既存の装置の有効利用を含めて、産業の広範な分野において、利用することができる。

Claims

請求の範囲

1 . 論理演算可能な第 1 のプロセッサと、該プロセッサが単体で実行する処理を記億した単体処理記億手段と、少なくとも外部からデータの読み込みが可能なパスを有するコネクタとを備えた電子装置に、該コネクタを介して接続される付加制御装置であって、

前記第 1のプロセッサとは別個の処理を実行する第 2のプロセッサと、該第 2のプロセッザが実行する処理手顕を記僮した第 2の記憧手段と、前記電子装置内部の第 1のブロセッサに、前記第 2のブロセヅサの処理に伴い所定の処理を実行させる処理実行手段と

を備えた付加制御装置。

2 . 請求項 1記載の付加制御装置であって、

少なくとも第 2のプロセッサが実装されたプリント基板を備え、該ブリント基板を収納する筐体を有し、単体で取扱い可能なカートリツジとして構成された付加制御装置。

3 . 論理演算可能な第 1のプロセッサと、該プロセッサが単体で実行する処理を記憶した単体処理記億手段と、少なくとも外部からデータの読み込みが可能なバスを有するコネクタとを備えた電子装置と、

該電子装置の該コネクタに接続される付加制御装置と

からなる情報処理装置であって、

前記付加制御装置は、

前記第 1 のプロセッサが実行する処理を記憶した第 1の記億手段と、前記第 1のプロセッサとは別個の処理を実行する第 2のブロセッサと、該第 2のプロセッサが実行する処理を ffi僮した第 2の記憧手段と

を備え、

前記電子装置は、

予め定められた手順により、前記第 ίのプロセッサの処理を、前記第 1の記憶手段に記憶された処理手順に移行させる処理移行手段を備えた情報処理装置。

4 . 請求の範囲第 3項記載の情報処理装置であって、

前記付加制御装置は、少なくとも第 2のプロセッサが実装されたプリント基板を備え、該プリント基板を収納する筐体を有し、単体で取扱い可能なカートリツジとして構成され、

前記電子装置には、前記カートリッジが装着されるス口ットが形成された情報処理装置。

5 . 論理演算可能な第 1 のプロセッサと、該第 1 のプロセッサが実行する処理を記憶した単体処理記憶手段と、少なくとも外部からデータの読み込みが可能なパスを有するコネクタとを備えた電子装匱と、

該電子装置の前記コネクタに接続される付加制御装置とからなる情報処理装置であって、

前記電子装置には、所定のィンターパルで繰り返し信号を前記付加制御装置に出力するインターパルタイマを設け、

前記付加制御装置には、

前記電子装置の第 1 のプロセッサとは異なる処理を実行する第 2のプロセッサと、

該第 2のプロセッサが実行する処理手順を記憶した処理手順記憶手段と、前記電子装置内部の第 1 のプロセッサに、前記第 2のプロセッサの処理に伴い所定の処理を実行させる処理実行手段と

前記電子装置内のィンターバルタイマから所定のィンターパルで出力される信号に対して、予め定められた応答を前記電子装置に返す応答手段と

を備え、

前記応答手段による応答が所定の期間内に得られないとき、前記付加制御装置内の第 2のプロセッサが正常動作状態にないと判定するプロセッサ判定手段を設けた情報処理装置。

6 . 付加制御装置における電子装置のコネクタとの接続部が、付加制御装置本体に対して屈曲もしくは回転可能に設けられた請求の範囲第 1項もしくは第 2 項記載の付加制御装置。

7 . 電子装置側のコネク夕と付加制御装置とを接繽するケーブルを備えた請求の範囲第 3項もしくは第 4項記載の情報処理装置。

8 . 電子装置に付加制御装置を装着した状態で該付加制御装置の機能をオン •オフする選択手段を設けた請求の範囲第 3項もしくは第 4項記載の情報処理装

9 . 電子装置に付加制御装置を装着した状態で該付加制御装置の機能をオン •オフする選択手段をケーブルに設けた請求の範囲第 8項 β載の情報処理装置。

1 0 . 付加制御装置が装着されるコネクタは電子装置本体の側面に設けられ，付加制御装置の上面は餒斜面に成形された請求の範囲第 3項もしくは第 4項記載の情報処理装置。

1 1 . 請求の範囲第 1項もしくは第 2項記載の付加制御装置であって、前記コネクタを介して電子装置であるプリンタに接耪され、

該ブリンタが外部から受け取った印字データを入力する印字データ入力手段を備えると共に、

前記第 2の記憶手段の少なくとも一部には、該印字データを前記第 2のプロセッサに処理させる処理手順を Ε僮し、

処理実行手段の少なくとも一部には、該第 2のプロセッサにより処理されたデータに基づいて、プリンタに印字処理を実行させる印字処理手順を記憧した付加制御装置。

1 2 . 外部から受け取った印字データに基づいて二次元の画像を展開し該画像を印字する制御部を備えたプリンタに、コネクタを介して接続されるプリンタ付加制御装置であつて、

前記プリンタ内部のァドレスバス，データバス等のバスラインに、前記コネクタを介して接続され、前記印字データを受け取る印字データ入力手段と、前記プリン夕の制御部に組み込まれたプロセッサとは別個の処理を実行するプ口セッサを備え、前記入力した印字データに基づいて、画像を展開する画像展開手段と、

該展開された画像データを、前記プリンタに転送するデータ転送手段と、を備えたプリンタ付加制御装置。

1 3 . 請求の範囲第 3項もしくは第 4項記載の情報処理装置であって、前記電子装置は、外部から受け取った印字データに基づいて印字を行なうプリンタであり、

前記付加制御装置は、

該プリン夕が外部から受け取った印字データを入力する印字データ入力手段を備えると共に、

前記第 2の記憶手段の少なくとも一部には、該印字データを前記第 2のプロセヅザに処理させる処理手順を記憶し、

前記第 1 の記憶手段の少なくとも一部には、該第 2のプロセッサにより処理されたデータに基づいて、前記第 1 のプロセッサに、印字処理を実行させる印字処理手順を記憶した

情報処理装置。

1 4 . 請求の範囲第 5項記載の情報処理装置であって、

前記電子装置は、外部から受け取った印字データに基づいて印字を行なうプリンタであり、

前記付加制御装置は、

該プリンタが外部から受け取った印字データを入力する印字データ入力手段を傭えると共に、

前記第 2の記億手段の少なくとも一部には、該印字データを前 IE第 2のプロセッサに処理させる処理手順を E億し、

前記第 1の記億手段の少なくとも一部には、該第 2のプロセッサにより処理されたデータに基づいて、前記第 1のプロセッサに、印字処理を実行させる印字処理手頓を記億し、

プロセッサ判定手段は、前記電子装置の第 1のブロセッサによる処理によって実現され、

該プロセサ判定手段が、前記付加制御装置側の第' 2のブロセッサが正常動作状態にないと判定したとき、少なくとも前記第 1 のプロセツサによる前記印字処理の実行を中止すると共に、前記第 2のプロセヅサを初期状態の復帰させる処理を行なう異常時処理手段を備えた

情報処理装置。

1 5 . 外部から受け取る印字データがページ記述言語により記述されたプログラムであり、

画像展開手段は、該ページ記述言語のィンタープリタを備える請求の範囲第 1 1項記載の付加制御装置。

1 6 . プリンタ本体は、インクジットプンタ，熱昇華形プリンタもしくはゼログラフィ法を採用したページプリンタである請求の範囲第 1 3項記載の情報処理装置。

1 7. 電子装置であるパーソナルコンピュータ，ワードプロセッサもしくはワークステーションに、拡張スロット， I C カードコネクタもしくはフォント力ートリッジ用コネクタのいずれか一つを介して接続された請求の範囲第 1項もしくは第 2項記載の付加制御装置。

1 8 . 請求の範囲第 3項記載の情報処理装置であって、前記電子装置は、パーソナルコンピュータ，ワードプロセッサもしくはワークステージョンであり、

該電子装置のコネクタは、拡張スロットコネクタ， I C カードコネクタもしくはフォントカートリッジ用コネクタのいずれか一つであり、

前記付加制御装置は、拡張スロットに装着された拡張ボード， I C カードもしくはフォントカートリッジである

情報処理装置。

1 9 . 請求の範囲第 1項もしくは第 2項記載の付加制御装置であって、前記第 1 のプロセッサと別個の処理を実行する前記第 2のプロセッサは、該第 1 のプ口セッサと同一のプロセッサもしくは該第 1 のプロセッサよりデータの処理速度が高いプロセッサである付加制御装置。

2 0 . 請求の範囲第 3項もしくは第 4項記載の情報処理装置であって、前記第 1 のプロセッサと別個の処理を実行する前記第 2のプロセッサと該第 1 のプロセッサとは同一である、もしくは該第 2のプロセッサは該第 1のプロセッサよりデータの処理速度が高いプロセッサである情報処理装置。

2 1 . 請求の範囲第 3項もしくは第 4項記載の情報処理装置であって、前記電子装置の処理移行手段は、電源の投入により、前記第 1 のプロセッサの処理を、前記第 1 の記憶手段に記憶された処理に移行させる電源投入時処理手段を備えた情報処理装置。

2 2 . 請求の範囲第 2 1項記載の情報処理装置であって、

前記電子装置の処理移行手段は、前記付加制御装置の装着もしくは該付加制御装置への電源投入が検出されたとき、前記付加制御装置へのアクセスもしくは該付加制御装置の認識処理の少なくともいずれか一方の処理を、所定時間待機する処理待機手段を備える情報処理装置。

2 3 . 外部から受け取った情報を処理する第 1のプロセッサ、該プロセッサが実行する処理を記億した単体処理記憧手段、および少なくとも外部からデータの読み込みが可能なバスを有するコネクタを備えた電子装置と、該電子装置の該コネクタに接続された付加制御装置とが共働して行なう情報処理方法であって、前記付加制御装置を前記電子装置のコネクタに装着した後、予め定められた手頭により、前記第 1のプロセッサは、前記付加制御装置内に設けられた第 1の記憶手段に記憶された処理に移行し、

該処理が移行された第 1のプロセッサの処理に伴つて、前記付加制御装置に設けられた前記第 2のプロセッサは、前記付加制御手段に設けられた第 2の記憧手段に記億きれた処理を実行し、

第 2のプロセッサにより前記情報の少なくとも一部を処理する情報処理方法。

2 4. 請求の範囲第 2 3項記載の情報処理方法であって、

付加制御装置は、第 2のプロセッサにより情報処理の後、処理された情報を前記電子装置に出力する情報処理方法。

2 5. 請求の範囲第 2 3項記載の情報処理方法であって、

前記電子装置側で、所定時間の経遏を繰り返し検出し、該検出の度に前記付加制御装置に対して所定時間経過信号を出力し、

前記付加制御装置の第 2のプロセッサは、該所定信号経通信号に対して、予め定められた応答を前記電子装置側に返し、

前記第 1のプロセッサは、前 E応答が所定の期間内に得られないとき、前記付加制御装置内の前記第 2のプロセッザの処理が正常ではないと判定し、

これら共働する第 1のブロセッサと第 2のプロセッサとの応答により、第 2のプロセヅサの正常動作を確認して情報の処理を行なう情報処理方法。

2 6 . 請求の範囲第 1項もしくは第 2項記載の付加制御装置であつて、第 2のプロセッサが読み書き可能な第 3の記憧手段を備えると共に、

該第 3の記憶手段の少なくとも一部を着脱可能とした付加制御装置。

2 7 . 第 3の記憶手段が I Cカードである請求の範囲第 2 6項記載の付加制御装置。

2 8 . 請求の範囲第 1項もしくは第 2項記載の付加制御装置であって、第 2 のプロセッサもしくは第 2の記憶手段の少なくとも一方が着脱可能な付加制御装

2 9 . 請求の範囲第 3項もしくは第 4項記載の情報処理装置であって、付加制御装置に、第 2のプロセッサが読み書き可能な第 3の記億手段を備えると共に、

該第 3の記憶手段の少なくとも一部を着脱可能とした情報処理装置。

3 0 . 第 3の記憶手段が I Cカードである請求の範囲第 2 9項に記載の情報処理装置。。

3 1 . 請求の範囲第 3項もしくは第 4項記載の情報処理装置であって、付加制御装置は、第 2のプロセッサもしくは第 2の記億手段の少なくとも一方を着脱可能に構成した情報処理装置。

3 2 . 請求の範囲第 2 6項に記載の付加制御装置であって、

第 2のプロセッサの処理を、第 3の記憶手段に記憶した所定の処理手順に移行する処理移行手段を備えた付加制御装置。

3 3 . 請求の範囲第 2 9項に記載の情報処理装置であって、

付加制御装置には、第 2のプロセッサの処理を、第 3の記憶手段に記憶した所定の処理手順に移行する処理移行手段を備えた情報処理装置。