WO1993008028A1

WO1993008028A1 - Apparatus and method for processing information, and additional control device used therein

Info

Publication number: WO1993008028A1
Application number: PCT/JP1992/000245
Authority: WO
Inventors: Ken-Ichi Wakabayashi; Chitoshi Takayama; Tadashi Shiozaki
Original assignee: Seiko Epson Corporation
Priority date: 1991-10-23
Filing date: 1992-02-27
Publication date: 1993-04-29
Also published as: EP0572668A1; EP0572665A1; WO1993008029A1; JP3103867B2; EP0572665A4; US5504669A; EP0572668B1; JP3097130B2; US5410641A; EP0572668A4; WO1993008027A1

Description

明細書情報処理装置およびこれに用いる付加制御装置ならびに情報処理方法

【技術分野】

本発明は、各種電子装置に付加されて動作する付加制御装置、この付加制御装置を電子装置に装着してなる情報処理装置およびその情報処理方法に関し、詳しくは電子装置の第 1 のプロセッサのデータバスがこの第 1 のプロセッサから見て読出専用の信号線として接続されたコネクタに装着される付加制御装置に、電子装置側からデータを転送する構成を備えた情報処理装置、およびこれに用いる付加制御装置ならびにその情報処理方法に関する。

【背景技術】

近年、パーソナルコンピュータ，ワードプロセッサ，ワークステーションなどのディジタル演算に基礎を置く電子装置、あるいはマイクロプロセッサを組み込んだプリンタ，ファクシミリ，電子手帳，電子楽器，電子調理器，電子カメラなどが、社会の広範な領域で用いられている。また、自動車，ロボット，工作機械，あるいは各種電化製品においても、マイクロプロセッサを利用したものが、広く実用に供されている。

こうしたディジタルな論理演算に基礎を置く機器は、ハードゥュァのみで実現された単純なフィ一ドパック制御等と比べて柔軟な制御やデータの処理が可能であることの他、ソフトウェアの変更により実質的な機能を変更することができるという利点を有する。従って、同一のハードウェアであっても、処理手順を記憶した R O Mの中身を変更するだけで、あるいは主記憶にフレキシブルディスク等の外部機器から新たなプログラムをロードするだけで、全く異なった制御を実現することも可能である。更に、機能のバージョンアップについても、ソフトゥ； t ァの変更のみで可能であるという利点も有するのである。

しかしながら、実際に処理を行なうプロセッサの能力は、最終的には、ハードゥヱァ、例えば時間当たりの処理回数，一度に取り扱えるビット数，データの転送を行なうパス幅などにより決まるから、ソフトゥァのパージ 3 ンアツプによつて改善されるのほ、たかだか使い勝手の向上など限定されたものに過ぎず、既存の電子装置の能力を大幅に向上させることはできなかった。また、ソフトゥ Λ ァの変更によるバージョンアップも、ソフトゥェァが R 0 Mに焼き付けられていれば R O Mの交換作業が必要となって、現実には面難な場合が多い。このため、ソフトゥアのパージヨンァヅブは、設計当初から R O M交換を予定している機種やソフトゥ -ァをフレキシブルディスクなど交換可能な媒体で供給するもの以外では困難であつた。

もとより、パーソナルコンピュータなどにおいて、マイクロプロセッサなどをそつくり入れ替えて、コンビュータ全体の機能を向上しょうとするいわゆるァクセラレータなども存在するが、マザ一ボード上の C P Uの交換が必要になるなど、誰にでも簡単に行なえるとうものではなかった。パーソナルコンピュータを初めとする電子装置において、 R O Mカードやフォントカートリツジなどの装着を前提としたコネクタが設けられている場合が,ある。かかるコネクタに付加制御装置を装着できれば、電子装置の機能の向上，追加あるいは変更を実現することができるが、こうしたコネクタのデータ転送用のパスの構成を検討すると、内部のプロセッサから見て読出専用の信号線となっていることが多く、この場合、電子装置側のプロセサからデータを受け取ることができないから、このコネクタにァクセラレータを装着することはできなかった。

一方、マイクロプロセッサを組み込んだプリンタ，ファクシミリ，電子手帳，電子楽器，電子調理器，電子カメラなどの民生用電子装置、あるいは自動車の電装品，ロポット，工作機械などの産業用電子装置，更には各種電化製品では、こうした機能の向上、変更については、何等考慮されておらず、拡張用のコネクタを備えるとしても、データを読み出すだけの機能に限定されたコネクタを用意ているのが一般的である。かかる問題を、ページプリンタを例にとって詳細に説明する。

近年、レーザプリンタ等のページブリンタの普及にはめざましいものがあり、コンビュータからのデータの高速な出力機器の主流になろうとしている。レーザプリンタの場合、 2 4 0から 8 0 0 D P I程度の解像度を持ち、 1分当たり数べージの印字能力を持つものが開発されている。こうしたプリンタは、印刷用のェンジンとして感光ドラムを用いたゼログラフィュニットを使用しており、帯電、露光、トナー塗布、転写の各工程を感光ドラムの回転に同期して連続的に行なうことから、 1 ページ分の画像をメモリに蓄えた後、印刷処理を起動する。

従って、ページプリンタに備えられた画像展開用のメモリは、少なくとも 1 ぺージ分の画像をメモリに蓄える容量が必要となり、画像データの圧縮を行なっていないならば、その容量は解像度と処理可能な用紙の大きさとから決まる。例えば、解像度 3 0 0 D P I、用紙の大きさを横 8 インチ、縦 1 0ィンチの場合を考えてみると、全部で 8 X I 0 X 3 0 0 X 3 0 0 = 7 , 2 0 0 , 0 0 0 ドットの画素を取り扱うことになり、少なくとも 0 . 9メガバイトのメモリを用意することになる。

印字データとして文字のコードと行および桁ピッチなどの情報を受け取りこれを画像として展開する機能を備えたプリンタでは、あるいはページ記述言語で記述されたプログラムを受け取つてこれを解釈レて展開するプリンタでは、印字デ一タに基づいてビットイメージを演算 ·生成する処理が必要となり、単純なビツトイメージの転送と較べて全体の処理速度が大きく低下するという問題があった。即ち、プリンタの処理速度が、主に処理を行なうプロセッサの能力およびメモリのアクセスタイム等により決まることになり、ゼログラフィュニット自体の印刷能力を大幅に下回つてしまうのである。

例えば、 1分間に 1 0枚印刷可能なページプリンタを考えてみると、 1枚の印刷物用の画像データを準備するのに許された時間はわずか 6秒しかなく、この時間に 0 . 9メガバイトのデータを総て展開しょうとすれば、 1バイト当たりに許容される処理時間は、わずか 6 . 6 7マイクロセカンドに過ぎない（ 6秒 0 . 9メガバイト）。この処理速度は、現在市場に供給されている高速の R I S Cタィプのプロセッサで実現可能かどうかという程度である。これに対してゼロダラフィユニットは、 1 0枚 Z分程度の印刷能力を既に備えていることが多い。従つて、現状では、印字データを処理する制御部の処理能力が、全体の印字速度を向上する上でのネックとなっている。

このため、従来のレーザプリンタ等では、画像の展開能力がゼログラフィュ- ットの能力以下でしかない場合があり、マイクロブロセッサ技術の向上に伴い、画像展開能力の高いプロセッサが入手可能となっても、後から機能を向上させることはできなかった。ページブリンタの中には、予め拡張スロットを用意し、ここにフォントやプログラムを内蔵したカートリッジなどを装着することにより機能を拡張しょうとするものがあるが、スロットのコネクタのデータバスの構造はカートリッジ側からの読出専用となっており、カートリツジ側にデータを転送して処理を行なわせることはできなかつた。

本発明の付加制御装置、情報処理装置および情報処理方法は、こうした問題を解決し、電子装置の全体的な能力を向上、変更、追加可能とすることを目的としている。

[発明の開示】

本発明は、データ転送用のデータパスを用いることなく、付加制御装置側にデータを転送し得る情報処理装置およびこれに用いる付加制御装置を実現した点、ならびのその場合の情報処理方法の提案を特徴とするもの.であり、その結果として、データ転送用のデータバスを有する場合ほもとより、かかるバス構成を有しない場合でも、付加制御装置側でデータを処理し得るという作用 ·効果を生じる。装置全体としてみれば、データに対する種々の処理の少なくとも一部を付加制御装置側で行なわせることもでき、この場合、電子装置が有する機能を向上，追加もしくは変更することができる。

付加制御装置に対して電子装置からのアクセスが可能であるということは、両者を接続するコネクタには、信号線として、少なくともァドレス信号線もしくはその他の制御信号線が存在することになる。データバスを介して信号を付加制御装置側に送り出さないとの制約の下、情報処理装置および付加制御装置において、ァドレス信号線もしくほ制御信号線を用いてデータの転送を行な、ひいては付加制御装置側での情報処理を可能とする点に本発明の特徴ほ存する。請求の範囲第 1項ないし第 3 0項に記載した発明について、データ転送の原理に沿って、その概要を開示する。 ( 1 ) アドレス信号を利用する場合

かかる目的を達成するためになされた付加制御装置としてのこの発明は、論理演算可能な第 1 のプロセッサ、該プロセッサが実行する処理を記憶した第 1の記億手段、および該第 1 のプロセッサの少なくともァドレスパスが接続されたコネクタを備えた電子装置と、

前記コネクタに接続される付加制御装置と

からなる情報処理装置であつて、

前記電子装置は、前記付加制御装置側に転送するデータをァドレス信号に反映させ、該アドレス信号を前記コネクタを介して出力するアドレス出力手段を備え、前記付加制御装置には、前記電子装置から出力されたァドレス信号から該アドレス信号に反映されたデータを取り出すデータ取出手段とを備えた

ことを要旨とする。

かかる構成の付加制御装置は、電子装置のアドレス出力手段が、コネクタを介してアドレス信号を出力すると、付加制御装置のデータ取出手段が、電子装置から出力されたアドレス信号から、このァドレス信号に反映されたデータを取り出す。即ち、アドレス信号線にデータを反映させて、データの転送を行なう。アドレス信号がやり取りできる場合には、簡易にデータ転送を実現することができる。この結果、付加制御装置側でデータの記憶，表示もしくは演算などの処理を行なうこともでき、装置全体として見た場合には、その機能の向上、追加もしくは変更を、容易に実現することができる。

ここで、付加制御装置に、電子装置の第 1 のプロセッサとは別個の処理を実行する第 2のプロセッサを備え、この第 2のプロセヅサが第 2記憶手段に記憶した処理手順を実行するものすれば、付加制御装置でプロセッサを用いた情報の処理を行なうことができ、演算や判断などの高度なデータ処理が可能となる。また、プロセッサを用いている場合には、データ処理の内容をソフトウ -ァにより実現できるので、処理内容の向上，追加あるいは変更が容易である。付加制御装置が情報処理装置全体の情報処理の少なくとも一部を行なうことも可能である。

電子装置が、転送するデータをァドレス信号線に反映させる構成は種々考えられるが、例えば、転送するデータをアドレスの一部として含ませることができる。この場合、付加制御装置側に、アドレスと相関を有するデータを予め記億し、ァドレス信号を受け取つたとき、このァドレス信号に対応してデータを読み出せば良い。この場合には、アドレスと転送するデータとの相関が取りやすいという利点がある。また、雨者の相関を複雑なものとして転送するデータをいわば暗号化することも可能である。

あるいほ、転送するデータをアドレスの—部として含ませ、このアドレスの少なくとも一部を、そのままデータとして保持する構成としても、データの転送が可能である。この場合には、データの転送を高速に行なうことが可能である。

ァドレス信号線が存在する場合には、このァドレス信号線を用いた通信によりデータを転送することもできる。例えば、電子装置側で、転送するデータをアドレス信号の時間的に変化に反映させ、付加制御装置側で、このアドレス信号から読み取った時間的変化に基づいてデータを復元すれば良い。

この時、一つのアドレス信号を時間的に変化させても良いが、複数のアドレス信号を変化させれば、一度に複数ビットの通.信を行なうことが可能である。また、通信には予め送信する側と受信する側とでプロトコルを決めておくことが、通信の信賴性を高める上で望ましい。

アドレス信号を使用したデータの転送は、この他にも、例えば電子装置側から、転送するデータに対応して決定されるァドレスを出力するものとし、出力されたこのアドレスにより状態が変化し、変化後の状態を保持する状態記憶手段を、付加制御装置側に、少なくとも転送されるデータを弁別可能な数だけ俯え、所定のタイミングで、状態記憶手段の状態を読み取るものとすれば、転送されるデータを付加制御装置側で復元することができる。即ち、ァドレスの指定により 1 ビットずつ状態記億手段、例えばプリップフロップをセットしてゆき、付加制御装置側からこれを 1 ビヅトずつ読み出してデータに再構成すれば良い。もとより、読み出す側からは複数のビットをまとめて読み出す構成も可能である。

また、電子装置側からは、転送するデータに対応した数だけ所定のアドレス信号を出力し、付加制御装置側でほ、状態記億手段（例えば、カウンタ）によりこのアド'レス信号の数を検出すれば、データを復元することができる。この場合には、データ転送に要するアドレスを少なくすることができる。 ( 2 ) 制御信号線を利用する場合

電子装置が、転送しょうとするデータを制御信号に反映させ、付加制御装置側でこの信号に反映されたデータを取り出すものとすれば、制御信号を用いてデータを転送することができる。制御信号線としては、電子装置側から付加制御装置を選択する選択信号、書込，読出の制御信号、割込信号、電源ライン等が利用可能である。ァドレス信号がやり取りされていない装置間でもデータの転送が可能となる。

( 3 ) その他の転送

電子装置は、外部の機器からのデータの受取状況に対応した状態をそのままコネクタに出力されたアドレス信号に反映させ、付加制御装置は、このアドレス信号を、外部の機器からのデータとして読み取ることによつても、データの転送は可能である。この場合、付加制御装置はアドレス信号を受け取るのではなく、外部の機器から直接データを受け取っているものとして動作していると考えることもできる。この場合には、付加制御装置がデータ転送に柔軟に対処することができる。

( 4 ) データ転送に付随する構成の発明

データ転送を行なうために電子装置の第 1 のプロセヅサが実行する処理手順は、電子装置に予め内蔵してもよいが、付加制御装置側にこの処理手順を記憶した第 3の記憶手段を備えることも差し支えない。第 3の記憶手段に記憶した処理手順は、一旦電子装置の記憶手段に転送してから実行されるものとしても良いが、第 3の記憶手段を、電子装置の第 1 のプロセッサのアドレス空間に割り付け、第 1 のプロセッサからその処理手順を直接実行可能すれば、構成を簡略にすることができる。この場合には電子装置の第 1 のプロセッサを付加制御装置側の要求に従つて動作させることができ、データ転送やデータ処理の形態をいかようにも実現するとができる。

また、付加制御装置を、少なくとも第 2のプロセッサが実装されたプリント基板を筐体に収納し、単体で取扱い可能なカートヮッジとして構成すれば、取扱いが簡単となり、使い勝手が良好となる。

付加制御装置で処理したデータは、そのまま付加制御装置側で利用するのに留まるものもあり得るが、処理された後のデータを電子装置に出力すれば、電子装置の機能の追加、変更、向上が実現される。なお、処理した後のデータを付加制御装置に設けた表示装置に表示するといつた利用も可能である。

情報処理装置が扱う情報には、種々のものが考えられるが、例えば文字，図形, 色彩の少なくとも一つの表示を行なう表示手段を電子装置に傭え、付加制御装置が、電子装置から転送されたデータに基づいてこの表示装置に表示する画像データ生成するものとすれば、付加制御装置は、表示用のァクセラレータとして機能し、電子装置にとつて通常負荷の大きな表示部分の処理速度を改善することが可能となる。表示装置としては、 C R T , 液晶バネル，プラズマディスプレイ等の光学的に表示装置を用いることもでき、プリンタ，ペンプロッタ，カッティングプロッタなどの印字用の表示装置を用いるこ.ともできる。なお、電子装置がそのまま、印字データを受け取つてこれを印刷するプリンタである構成も現実的である。更に、音を処理する情報処理装置としても、構成することができる。

付加制御装置側で、電子装置から受け取ったデータに基づいて、画像データを展開するものとすれば、プリンタ等の画像処理能力の向上、変更が可能となる。画像データの展開にページ記述言語を用いれば、複雑な画像処理を簡易に実現することもできる。

( 5 ) 情報処理方法

電子装置とそのコネクタに接続される付加制御装置とが共働して行なう情報処理方法では、電子装置側が、付加制御装置側に転送するデータをアドレス信号に反映させ、このアドレス信号を、コネクタを介して出力し、付加制御装置側が、コネクタを介して受け取ったァドレス信号からァドレス信号に反映されたデータを取り出すと共に、取り出したデータに基づいて、情報の処理を行なう。従って、電子装置と付加制御装置とがデータを共有し、効率的な情報処理が可能となる。 [図面の簡単な説明】

図 1 は、本発明の一実施例であるプリンタ装置の概略構成図である。

図 2は、実施例のプリンタ本体 1 に内蔵された電子制御装置 1 0の構成を示すブロック図である。

図 3は、カートリッジ 3の外観形状とプリンタ本体 1 への取付の状態を示す斜視図である。

図 4は、カートリツジ 3の内部構成の概略を示すプロック図である。

図 5は、プリンタ本体 1 の電子制御装置 1 0が実行する印刷処理ルーチンを示すフローチャートである。

図 6は、同じくデータ転送処理ルーチンを示すフローチャートである。図 7は、カートリツジ 3側で実行されるデータ展開処理ルーチンを示すフ口一チヤ一トである。

図 8は、データをインデックスとして行なわれる R 0 M 9 1 からのデ一タの読み出し処理について説明する説明図である。

図 9は、電子制御装置 1 0側からデータを転送する他の構成例を示すプロヅク図である。

図 1 0は、同じくいま一つの構成例を示すブロック図である。

図 1 1 は、第 2実施例の全体構成を示すブロック図である。

図 1 2は、第 2実施例におけるカートリッジ 5 0 3の構成を示す分解斜視図である。

図 1 3は、プリント基板 5 5 0上の素子の配置を示す平面図および背面図である。，

図 1 4は、コネクタ C N 1 1 における信号線の構成を示す説明図である。図 1 5は、電子制御装置 5 0 1側からみたカートリッジ 5 0 3のアドレスマップを示す説明図である。

図 1 6は、マイクロプロセッサ 6 0 1側からみたカートリッジ 5 0 3のアドレスマップを示す説明図である。

図 1 7は、カートリッジ 5 0 3の内部構成を示すプロック図である。

図 1 8は、割込要求レジスタ 6 4 0の構成例を示す回路図である。図 1 9は、ポーリング ' コマンドレジスタ 6 4 3の構成例を示す回路図である o

図 2 0は、ステータスレジスタ 6 4 5の内容を示す説明図である。

図 2 1は、読出制御回路 6 2 0の構成例を示す回路図である。

図 2 2は、読出制御回路 6 2 0を用いたデータ転送を実現する電子制御装置 5 0 1側の処理を示すフローチャートである。

図 2 3は、 R O M 6 7 1内のデータの構造を示す説明図である

図 2 4は、読出制御回路 6 2 0を用たデータ転送を実現するカートリッジ 5 0 3側の処理を示すフローチャートである。

図 2 5は、 F I F O制御回路 6 2 3を用いたデータ転送を実現する電子制御装置 5 0 1側の処理を示すブローチヤートである。

図 2 6は、 F I F O制御回路 6 2 3を用いたデータ転送を実現するカートリヅジ 5 0 3側の処理を示すフローチヤートである。

図 2 7は、ダブルパンク制御回路 6 2 4 0構成例を示す回路図である。

図 2 8は、ダブルパンク制御回路 6 2 4を用いたデタ転送の開始のための処理を示すフローチャートである。

図 2 9は、同じく電子制御装置 5 0 1側におけるその応答処理を示すフローチャートである。

図 3 0は、ダブルバンク制御回路 6 2 4を用いたデータ転送を実現する電子制御装置 5 0 1側の処理を示すフローチャートである。

図 3 1は、ダブルバンク制御回路 6 2 4を用いたデータ転送を実現するカートリッジ 5 0 3側の処理を示すフローチャートである。

図 3 2ほ、レーザエンジン 5 0 5を制御して行なわれる画像データの印刷のタイミングを示すタイミングチャートである。

図 3 3は、ァドレス信号にシリアルデータをのせてデータを転送する回路の構成例を示す回路図である。

図 3 4は、転送するデータと読出処理を行なうァドレスとの関係を示す説明図である。

図 3 5は、シアルデータをァドレス信号にのせて転送する他の構成例を示す回路図である。

図 3 6は、転送するデータの各ビットに対応するレジスタを設け、レジスタをセツトすることでデータを転送する回路の構成例を示す回路図である。

図 3 7は、デー夕の各ビットとレジスタのアドレスとの関係を示す説明図である。

図 3 8は、カウンタを用いてデータの転送を行なう回路の構成例を示す回路図である。

図 3 9は、同じくもう一つの構成例を示す回路図である。

図 40は、外部機器とのィンタフヱースをそのままカートリッジとの接続部に再現する回路の構成例を示す回路図である。

【符号の説明】

1 プリンタ本体

3 カートリッジ

5 コンピュータ

1 0 電子制御装置

1 1 コネクタ

1 2 半導体レーザ装置

1 5 ゼログラフィユニット

3 1 C P U

32 アドレスバス

3 4 データバス

3 6 制御信号バス

4 1 アドレスデコーダ

43 R OM

45 D RAM

47 M C U

57 タイマ

7 1 C P U 73 ROM

75 RAM

77 ロジックアレイ

95 RAM

00 レーザブリンタ

0 1 電子制御装置

03 カートリッジ

5 レーザェンジン

7 ワークステーション

1 0 CPU

データ入力ポート

7 レジスタ

8 コンソールノヽ ·ネル

9 コンソールパネル I / F 0 ダブルバッファ回路

0 プリント基板

1 マイクロプロセッサ

2 メモリ部

3 データ転送制御部

0 読出制御回路

1 F I F 0メモリ

3 F I FO制御回路

ダブルバッファ制御回路 5 バス制御部

0 割込要求レジスタ

3 コマンドレジスタ

5 ステ一夕スレジスタ

7 転送フラグレジスタ

9 PROMコントロールレジスタ 650 コントロールレジスタ

653 F Ϊ F Ο書込レジスタ

655 F I F O読出レジスタ

670 E E PROM

【発明を実施する最良の形態】

実施例を以下の各項に分けて説明する。

[ i ] 第 1の実施例

A. ハードウ - ァの全体の構成

B. 電子制御装置 1 0の構成と働き

C. カートリッジ 3の構成

D. 電子制御装置 10からのデータの転送

E. 電子制御装置 1 0とカートリッジ 3の共働

F. 第 1実施例の効果

G. 第 1実施例の変形例一その 1

H. 第 1実施例の変形例一その 2

[ i i ] 第 2の実施例

A. 全体構成の説明

B . カートリッジの構造

C . カートリッジのアドレス空間

D. カートリツジの内部構成

E. データ転送制御部 603の説明

F. 各レジスタの説明

G. 読出制御回路 620の構成と働き

H. F I F 0制御回路 623の構成と働き

I . ダブルバンク制御回路 624の構成と働き J . 画像デー夕の印刷

K. 第 2実施例の効果 L . その他の実施例

( 1 ) アドレスバスを通信回線として利用する構成一その 1

( 2 ) アドレスバスを通信回線とレて利用する構成一その 2

( 3 ) 転送するデータの各ビツトをデータの読出信号によりセットすることでデータを転送する構成

( 4 ) カウンタを用いてデータを転送する構成

( 5 ) 制御信号を用いてデータ転送を行なう構成

( 6 ) 外部から受け取る信号をそのまま再現することでデータを転送する構成

M. その他

[ i ] 第 1の実施例

A. ハードウ： =ァの全体の構成

以上説明した本発明の構成 ·作用を一層明らかにするために、以下本発明の好適な実施例について説明する。最初に、本発明をプリンタに適用した実施例を説明する。図 1は、本実施例のプリンタ本体 1 とこれに装着されたカートリッジ 3 の概略構成を示すプロック図である。

図示するように、プリンタ本体 1は、ゼログラフィ法のいわゆるページプリンタであって、外部のコンピュータ 5から送られる印字データに基づいて、ゼログラフィの手法により、用紙 Pに画像を形成する。プリンタ本体 1の內部には、印字デ一タを入力して画像を展開する電子制御装置 1 0、電子制御装置 1 0のァドレスバス，データパスなどが接耪されたコネクタ 1 1、電子制御装置 1 0により駆動される半導体レーザ装置 1 2、感光ドラム 1 4を中心に構成されたゼロダラフィュ -ット 1 5、用紙 Pを収納する用紙カセット 1 7、用紙 Pを感光ドラム 1 4の周面に接するように搬送する搬送機構 1 9、トナーが転写された用紙 Pを加熱してトナーを定着する熱定着ローラ 2 1、印刷された用紙 Pが排紙されるトレィ 2 3を傭える。

ゼログラフィユニット 1 5は、感光ドラム 1 4の表面を帯電させる帯電ュ-ヅト 2 5、半導体レーザ装置 1 2からのレーザ光により電荷が逃がされた部位にそれ自身帯電されたトナーを塗布するトナーュ-ット 27、用紙 Pへの転写後に感光ドラム 1 4上に残ったトナーを除去するトナー除去ュニット 29から構成されている。電子制御装置 1 0は、感光ドラム 1 4の回転に同期して、半導体レーザ装置 1 2を駆動し、印刷しょうとする画像に対応した部位にレーザ光を照射して，潜像を形成する。レーザ光の照射を受けた部位の電荷は失われるから、感光ドラム 1 4と同じ符号に帯電されたトナーは、電荷の失われた部位にのみ転写される c 感光ドラム 1 4の回転に同期して、用紙カセット 1 7からは、用紙 Pが 1枚引き出され、搬送機構 19により、感光ドラム 1 4へと送られる。用紙 Pは、感光ドラム 1 4と転写ローラ 30との間に挟持されて搬送されるので、感光ドラム 1 4上のトナーの大部分は、用紙 P上に転写される。用紙 Pは、トナーを表面に担持したまま、熱定着ローラ 2 1に送られ、ここで加熱されてトナーが溶け、用紙 Pに定着される。以上、簡単にプリンタ本体 1内での印刷の工程について説明したが、本発明は、レーザプリンタに限定されるものではなく、例えば感光ドラム 1 4の露光に L E Dを用いたもの、印刷にインクジ；ヅト方式を採用したものなど、種々のプリンタに適用することができる。

B. 電子制御装置 1 0の構成と働き

次に、プリンタ本体 1に内蔵された電子制御装置 1 0の構成について説明する。図 2に示すように、電子制御装置 1 0は、処理全体を司るプロセッサである周知の C PU 31を中心とする算術論理演算回路として構成されており、以下の各素子をアドレスバス 32、データパス 34、制御信号バス 36などで相互に接続した構成となっている。これらのバスに接続されているのは、アドレスデコーダ 4 1、 ROM43、ダイナミック RAM (以下、 DRAMと呼ぶ） 45、メモリコントロールユニット（以下、 MC Uと呼ぶ） 47、 I /Oポート 49、レーザ I /F 51、コネクタ 1 1 などである。各素子は、各バスに対して読み書き可能に接続されているが、コネクタ 1 1だけは、データバス 34との間にパスドライノ、 * 52が設けられており、 C PU3 1から見た場合、コネクタ 1 1に接続された力ートリッジ 3は、読み出し専用のデバイスとなっている。

アドレスデコーダ 41は、 C PU 3 1が生成するァドレス信号をデコードするものであり、あるアドレスが指定されると、メモリ空間への割当に従って、 RO

M4 S, DR AM45, I/Oボート 49，レーザ I Z F 51にセレクト信号を出力する。 ROM43は、処理プログラムを内蔵するものであり、通常 C PU3 1は、 ROM 43に記憶されたプログラムに従って動作する。 DRAM45は、画像データを展開するためのものであり、少なくとも 1ページ分の画像データを記億する必要があることから、本実施例でほ、 2メガバイトの容量を有する。

MCU47は、 CPU3 1の出力する制御信号を解析して ROM43, DRA M 45などの制御信号を出力するものであり、メモリや I 0ポートのリード ·ラィト信号を出力したり、 D RAM45のリフレッシュタイミングなどを決定する。なお、 M C U 47には、リフレッシュタイマ 53が接続されており、リフレツシユタイマ 53からの信号を受けて、リフレッシュ可能なタイミングであると判断すると、 MC U47は、リフレッシュアドレスを出力し、マルチブレツクサ 55 を介して、 D RAM45にリフレッシュアドレスを出力する。 I /Oポート 49 ほ、外部のコンピュータ 5から印字データを受け取ったりゼログラフィュ-ット 15の図示しないモータ等とのインタフースを司るものでる。また、レーザ I /F 51は、半導体レーザ装置 12を駆動するカートリジ 3に接続され、半導体レーザ装置 12とのィンタフースを司るものである。電子制御装置 10には、このほか、タイマ 57が設けられており、コネクタ 1 1と C PU31とに接続されている。

この電子制御装置 10を備えたプリンタ本体 1の基本的な機能は、 I ZOポート 49を介して外部のコンピュータ 5から受け取った印字データ（ビットィメージに予め展開されたデータ）を、内部の DRAM45に展開し、 1ページ分のデータが用意できたところでゼログラフィュ-ヅト 15を制御すると共に半導体レ一ザ装置 12を駆動し、画像データをそのまま印刷するものである。この基本機能に加えて、本実施例のプリンタ本体 1は、拡張機能として、コネク.タ 1 1に接铳したカートリッジを利用して、より高度の印刷を行なうことができる。このプリンタ本体 1の場合、フォントが IE億されたフオントカートリッジゃページ記述言語を解釈するプログラムを記憶したもの等の既存のカートヅジに加えて、後述するプロセッサ內蔵のカートリジ 3が接铙可能である。 C . カートリッジ 3の構成

本実施例のカートリッジ 3の外観形状を、図 3に示す。このカートリッジ 3は. 図示するように、プリンタ本体 1に設けられたコネクタ取付部 6 1に装着されるものであり、その外観は、コネクタ取付部 6 1に挿入される側が直方体形状をしているのに対し、プリンタ本体 1の筐体外側に飛び出す部分が縦断面台形形状となっている。カートリッジ 3をコネクタ取付部 6 1に差し込んで押し入れると、カートリッジ 3後端のコネクタがコネクタ 1 1に嵌まって、両者は電気的に接続される。この状態では、カートリッジ 3の段差部がプリンタ本体 1の筐体にほぽ接する位置となる。プリンタ本体 1の筐体外側に飛び出したカートリッジ 3の前方部分は、その上面が傾斜しており、不注意に、他の物品をその上に載せたりすることがない。

次に、カートリッジ 3の内部構成について説明する。図 4に、カートリッジ 3 の内部構成をブロック図として示す。図示の蘭係上、パスラインも単線で描いてあるが、バスラインは、折れ曲がり点および分岐点を斜線で結合し、単なる信号線（直角に折れ曲がつている線）とは、区別している。

カートリッジ 3は、その内部に、プリンタ本体 1の電子制御装置 1 0の C P U 3 1 とは異なるプロセッサである C PU71を備える。この CPU7 1は、ぺージ記述言語の処理等に適した R I S Cタイプのものである。この C PU71のァドレスパス C ADは、ページ言語処理プログラムを内蔵した ROM 73、データ等を記憶する RAM75、 C PU7 1のアドレスパス等の切換を行なうロジックアレイ 77、およびセレクタ 79にも接続されている。また、そのデータパス C Dは、 ROM73, RAM75, 第 1のラッチ 8 1のデータ入力側 D , 第 2のラツチ 82のデータ出力側 0, 双方向性の第 1のバッファ 84の出力側に接続されている。

一方、カートリッジ 3のコネクタ 90には、カートリッジ 3がプリンタ本体 1 のコネクタ 1 1に装着されると、電子制御装置 1 0のアドレスパス PAD, 読み出し専用のデータバス PD, 割込信号線 I Aおよびタイマ 57の信号線 TBが接続される。このアドレスバス PADは、セレクタ 79と ROM91 とロジックァレイ 77とに接铙されており、データパス PDは、一方向性の第 2のバッファ 9 2に接続されている。このカートリッジ 3ほ、読み出し専用のデータパス PDを介してデータの双方向のやり取り（読み書き）を実現しているため、内部構成はやや複雑なものになっている。この点を、更に説明する。

第 2のバッファ 92の入力側のパスを出力バス ODと呼ぶ。この出力バス 0 D には、 ROM91のデータ，第 1のラチ 81の出力 0，第 2のラッチ 82の入力 D，一方向性の第 3のバッファ 93の出力が各々接耪されている。更に、第 3 のバッファ 93の入力側は、第 1のバッファ 84と RAM95のデータ端子に接続されるパスとなっている。このバスをプリントデータバス P C Dと呼ぶものとする。これらのラッチ 8 1， 82は、トライステート出力のものであり、ロジックアレイ 77の制御により、入力 Dの内容をラツチして出力 0に保持することができ、更にロジックアレイ 77の制御によって、その出力をハイインピーダンス状態とすることもできる。ロジックアレイ 77は、このほか、セレクタ 79および RAM95も制御しており、これらの素子ほ、ロジックアレイ 77による制御に従って、次のように動作する。なお、ロジックアレイ 7-7は、アドレスバス C ADを介した CPU71によるアドレス指定、もしくはアドレスバス P A Dを介した電子制御装置 10側の CPU3 1のァドレス指定に従って、これらを制御する。

D. 電子制御装置 10からのデータの転送

電子制御装置 10側の CPU31からカートリッジ 3の RAM95の所定のァドレスの内容の読み出しが指定されると、このァドレスを解析してロジックァレィ 77がセレクタ 79を切り換えてァドレスパス PADを有効とし、更に RAM 95を読み出し状態とする。 RAM95から読み出されたデータは、ブリントデータパス PC D，第 3のバッファ 93，出力パス OD, 第 2のバッファ 92，データパス PDを介して電子制御装置 10の C P U 31に引き渡される。従.つて、カートリッジ 3の C P U 71が、データバス C D , 第 1のバッファ 84 , プリントデータバス P CDを介して RAM95の所定の領域に所望のデータを予め書き込んでおけば、カートリジ 3側から電子制御装置 10側に所望のデータを渡すことができる。

カートリッジ 3側から電子制御装置 1 0側に所望のデータを引き渡すには、もうひとつの方法がある。 C P U 7 1のデータパス C Dには、第 1のラッチ 81が接続されているから、 C PU71は所望のデー夕を第 1のラツチ 8 1に保持させることができる。この状態で、電子制御装置 1 0側が、第 1のラッチ 81に割り当てられたァドレスを指定すれば、ロジックアレイ 77が第 1のラッチ 81の出力を有効とするので、そのデータを電子制御装置 10側に渡すことができる。電子制御装置 1 0とカートリッジ 3とを接続するデータバスは、電子制御装置 1 0側からみて読み出し専用となっているので、上述したようにカートリッジ 3 側からデータを渡すことは容易であるが、カートリッジ 3側がデータを受け取ることは通常のアクセスではできない。そこで、本実施例では、上記構成を利用し、以下の手法によりカートリツジ 3側へのデータの引き渡しを実現している。

電子制御装置 1 0側の C PU3 1から ROM91の所定のァドレスの内容の読出が指定されると、このアドレスを解析して口ジックアレイ 77は第 2のラッチ 82を所定のタイミングで駆動する。この結果、 ROM9 1から読み出されたデ一夕は、第 2のラッチ 82にラッチされ、カートリッジ 3の CPU7 1からも読み取り可能となる。なお、この時、第 2のバッファ 92は閉じられるので、電子制御装置 10側の C P U 3 1から、このデータを読み取ることはできない。なお、第 2バッファ 92を閉じずに、 C P U 3 1から読み取り可能とすることも差し支えない。

C P U 71は、アドレスバス C A Dを介して所定のァドレスをロジックアレイ 77に出力し、第 2のラッチ 82の出力を有効とし、その内容を読み取り、 RA M75に記憶する。従って、予め R OM 91の所定の領域にそのアドレスと関連づけられたデータが記憶されており、電子制御装置 1 0側から渡そうとするデータを ROM9 1のアドレスに変換してアクセスを行なえば、電子制御装置 1 0側からカートリッジ 3へのデータの引き渡しが可能となる。

E. 電子制御装置 10とカートリッジ 3の共働

次に、電子制御装置 1 0およびカートリッジ 3の行なう処理について説明する。本実施例では、カートリッジ 3は、ページ記述言語の処理を行なうことができるものであり、プリンタ本体 1は、外部のコンピュータ 5から送られたページ記述言語をカートリッジ 3に渡し、処理結果を受け取ってゼログラフィュ -プト 1 5 を駆動して印刷を行なう。図 5は、電子制御装置 1 0が実行する印刷処理ルーチンを示すフローチャートである。

印刷処理が起動されると、電子制御装置 1 0の C P U 3 1は、まず所定のァドレスの内容を読み込む処理を行なう（ステップ S 1 0 0 ) 。このアドレスは、力ートリツジ 3が装着されている場合に特定のデータを返すので、特定のデータでなければ（ステップ S 1 1 0 ) 、カートリッジ 3は装着されていないとして、外部のコンピュータ 5から印字データを受け取り、これに従って電子制御装置 1 0 内で 1ページ分の画像データを生成する（ステツブ S 1 2 0 )。

—方、所定のァドレスの内容が特定のデータであってカートリ yジ 3が装着されていると判断された場合には（ステップ S 1 1 0 ) 、外部のコンピュータ 5から印字データを受信し、これをカートリ yジ.3側に転送し、カートリッジ 3にて印字データから展開した画像データを受信する一連の処理を行なう（ステップ S 1 4 0 ) 。データの転送処理については、後述する。なお、このデータ転送処理は、カートリッジ 3内のプログラムをプリンタ本体 1側の C P U 3 1が直接実行することにより実現される。

以上の処理により、カートリジ 3が装着されていない場合に電子制御装匱 1 0で生成した画像データ、もしくはカートリツジ 3が装着されている場合にカートリッジ 3で展開された画像データが、 D R A M 4 5に保存されてる。そこで、次にこの画像データに従って、ゼログラフィュ-ット 1 5を駆動し、用紙 Pに画像を印刷する処理を行なう（ステップ S 1 5 0 ) 。以上が、プリンタ本体 1における印刷処理の概要である。

電子制御装置 1 0側からカートリツジ 3へのデータの転送は、図 6に示したブリンタ本体 1側のデータ転送処理ルーチンと、図 7に示したカートリッジ 3側のデータ展開処理ルーチンとにより実現される。プリンタ本体 1の電子制御装置 1 0は、カートリッジ 3側に転送したいデータが存在すると、図 6に示した処理ル一チンを起動する。この処理が起動されると、電子制御装置 1 0は、転送したい 1 6進データ DDh (h は 1 6進数であることを示す符号）をインデックスとして、カートリッジ 3側の R OM 9 1の番地 YYYYh + D Dh を読み取る動作を行なう（ステップ S 200) 。

この動作を受けて、カートリッジ 3側では、ロジックアレイ 77が第 2のラッチ 82を制御し、 R OM 9 1から読み出されたデータをラッチする。図 8に示すように、 ROM9 1のァドレス Y Y Y Y番地からの 256バイトには、データ 0 Oh から F Fh までのデータが書き込まれている。従って、転送したいデータ D Dh をインデックスとして YYYY番地以降を読み取ると、インデックスに対応したデータが出力バス ODに出力され、これが第 2のラッチ 82にラツチされることになる。図 8では、転送したいデータが 4 1 h である場合を例として示したこの時、カートリッジ 3側の C P U 7 1は、データ展開処理ルーチンを実行しており、まず第 2のラッチ 82がデータをラッチしたか否かの判断を行ない（ステツプ S 21 0) 、データをラッチするまで待機する。データが第 2のラッチ 8 2にラツチされると、続いてデータを第 2のラッチ 82から RAM75に転送する処理を行ない（ステップ S 220 ) 、 1ページ分の印字データを総て電子制御装置 1 0側から読み込んだか否かの判断を行なう（ステップ S 230) 。 1ぺージ分の印字データを読み込むまで、上述したステップ S 2 1 0ないし S 230の処理を繰り返す。ここで、電子制御装置 10側から送られ、 RAM7.5に転送されるデータは、ページ記述言語プログラムである。

1ページ分の印字データが読み込まれると（ステップ S 230) 、次に CPU 7 1は、データを展開する処理を行なう（ステップ S 240) 。ここで、 C PU 71が行なうデータ展開処理は、ページ記述言語プログラムから 300DP Iの解像度で画像ィメージを展開するグラフイツク演算等の処理を言い、画像データを生成するものである。最終的な処理結果は、 RAM95に順次展開され（ステップ S 250 ) 、データの展開と処理結果の保存が完了するまで、上述した処理 (ステップ S 240ないし 250 ) を繰り返す。ここで行なわれるデータ展開処理（ステップ S 240) は、電子制御装置 1 0側の C PU 31とは異なるプロセヅサである C P U 71により行なわれる。データの展開が完了すると（ステップ S 260) 、処理は ΓΕ ND」に抜けて終了するが、展開された画像データは、頫次電子制御装置 1 0側に転送される（図 5、ステップ S 1 4 0 ) 。 F . 第 1実施例の効果

以上説明したように、本実施例のプリンタ本体 1およびカートリッジ 3によれば、電子制御装置 1 0に設けられたコネクタ 1 1に、画像処理に適したプロセッサを備えたカートリッジ 3を装着して、プリンタ本体 1からデータを受け取って画像の展開を行なっている。従って、単にページ記述言語の処理プログラムを力ートリッジ 3で供給する場合と較べて、ページ記述言語の処理能力は格段に向上する。また、より高次のページ処理言語をカートリッジ 3にて供給することも可能である。 '- 更に、本実施例では、フォントやページ記述言語の処理プログラムをプリンタ本体 1に供給する目的で設けられ、電子制御装置 1 0側からみて読み込み専用のデータパスしか備えていないコネクタ 1 1を甩いながら、カートリツジ 3側にデータを移すことができる。従って、プロセッサを備えたカートリッジを装着することを予定していない既存のプリンタに使用することができ、設備の有効利用を図ることができる。通常、コンピュータ本体の機能が向上するにつれて、プリンタがシステムのボトルネックとなってしまうので、コンピュータ本体の機能の向上に合わせてプリンタ本体全体を交換することが多いが、本実施例によれば、こうした場合に機能の高いプロセヅサを有するカートリジをプリンタ本体 1に装着するだけでよく、コスト的にも極めて有利である。

また、本実施例では、転送するデータをアドレスの一部に含ませ、このアドレスと一対一の相関を耷するデータを記億した R O M 9 1を用いてデータを取り出してるので、アドレスとデータとの相関が分かりやすいという利点がある。逆に、アドレスとデータとの相閼を崩しておけば、転送するデータをいわば暗号化することも可能である。また、 R O M 9 1に代えて R A Mを用いることも可能であり、その場合には、データの転送に先だって、例えば初期化の処理において、データを取り出すためのテーブルを所定のァドレスの範囲に配置するものとすればよ。 G. 第 1実施例の変形例一その 1

以上説明した本実施例では、読み出し専用の信号線を用いてデータの書込を行なうのに、アドレスとデータが対応した ROM9 1を用いた。即ち、アドレス信号はァドレスとして扱い、そのァドレスと相関を持たせたデータを記億した RO M9 1を用いてデータの転送を実現している。しかし、読み出し専用の信号線を用いてデータの書込を行なうには、この構成に限るものではなく、例えば読み出し時におけるァドレス指定の一部を直接データとしてラツチする構成とすることも可能である。この構成は、図 9に示すように、上述した実施例においてァドレスーデータ変換を行なっていた ROM9 1に替えてトライステートバッファ 1 9 1を設けたものである。

かかる構成において、電子制御装置 1 0側からデータを転送する場合には、電子制御装置 1 0の C P U 3 1は、予め定められた番地 Y Y 0 Oh をインデックスアドレスとし、転送しょうとするデータ Dをディスプレースメント（ここでは、下位の 8ビット）とし、両者から定まる実効ァドレス（YY O Oh + Dh ) のデ一夕を読み取る処理を行なう。この時、ロジックアレイ 7.7は、トライステートノツファ 19 1を開いてアドレスの下位 8ビヅトを出力させると共に、ラッチ 8 2にラッチ信号 D Lを送って、トライステートバッファ 1 9 1が出力するァドレスの下位 8ビットをラッチ 82に保持させる。

この結果、上述した実施例と同様に、転送しょうとしたデータ Dがラッチ 82 に保持され、カートリッジ 3側の C PU 71から読取可能となる。 C PU 71は、このデータを RAM等に転送することは、上記実施例と同様である。かかる構成によれば、 ROMに替えてトライステートバッファを用いるだけで済むので、構成が簡略となり、コストも低減できる。更に、 ROMを用いている場合には、 R OMのデータ読出時間を確保してやる必要があるが、図 9に示した構成では、この読出時間が必要ないので、データ転送の高速化を図ることができる。

H. 第 1実施例の変形例一その 2

更に、トライステートバッファ 1 9 1の出力をラッチ 82にラッチする構成に替えて、図 1 0に示すように、転送するデータであるアドレスの下位 8ビット (AD O -AD 7 ) を直接カートリジ 3内の RAMに記億する構成としてもよこの構成は、 3個のトライステートファ 291， 292, 293および RAM295を用いて実現可能である。各素子の接続は、次の通りである。

電子制御装置 10からの 24ビットのァドレス信号（AD 23— AD O) のうち、最上位の 4ビット（AD 24— AD20) は、図示しないアドレスデコーダに接続され、特定の領域をデータの書込領域、他を読出領域とするよう働く。この例では、ァドレス [AD 23, AD 22， A D 21 , AD 20 ] が [ 1000 ]、即ち最上位が 8h の範囲を書込領域とし、アドレス [AD 23, AD 22 , AD 21, AD 20] が [1 001]、即ち最上位が 9h の範囲を読出領域としている。

これに対してァドレス信号 AD 19ないし AD 0の 20ビットは、次のように接続されている。ァドレス信号 A D 19ないし AD Oのうち、最下位の 8ビツト (AD 7 -AD 0 ) を第 1のトライステートバッファ 29 1の入力側に、次の 1 2ビット（AD 19 -AD 8 ) を第 2のトラ.ィステートバッファ 292の入力側に、下位の 12ビツト（AD 1 1— AD O) を第 3のトライステート 'ッファ 2 93の入力側に、各々接続している。第 1, 第 2のトライステートバッファ 29 1, 292は、 RAM295への書込動作に対応したアドレスがアクセスされる場合に出力が有効となり、それ以外のタイミングでは八イインピーダンス状態となるものである。第 1のトライステートバッファ 291の出力は、 RAM295 のデータ入力に接続されている。また、第 2のトライステートバッファ 292の出力は、 RAM295のアドレス RA 1 1— R A 0に接続されている。

一方、第 3のトライステートバッファ 293は、読出動作に対応したアドレスにアクセスする場合には出力が有効となり、それ以外のタイミングではハイィンピーダンス状態となるものであり、その出力は、第 2のトライステートバッファ 292の出力とワイヤードオア接続されて、 RAM 295のアドレス RA 1 1— RA0に入力されている。 RAM295は、 4キロバイトの容量を有し、その有効アドレスは 12ビット、即ち O O Oh から FF Fh である。

電子制御装置 10が、データ D Dh をカートリツジ 3側の RAM 295の所定のアドレス（例えば、 C 5 Ah ) に書き込む場合には、アドレス 8 C 5ADDh の内容を読み出せばよい。電子制御装置 1 0側からのアドレス 8XXXXXh へのアクセスは書込動作と判断されるから、第 1，第 2のトライステートバッファ 29 1 , 292の出力が有効となる。即ち、 RAM295は書込モードにされ、そのアドレス RA 1 1— RA0には電子制御装置 1 0からのアドレス AD 1 9— AD 8が出力され、このアドレスにデータ D D h が書き込まれる。

一方、電子制御装置 1 0が、カートリッジ 3側の RAM295の所定のァドレス（例えば、 C 5Ah ) の内容を読み出す場合には、アドレス 9XX C 5Ah の内容を読み出せばよい。電子制御装置 1 0側からのアドレス 9XXXXXh へのアクセスは読出動作と判断されるから、第 3のトライステートバッファ 293の出力が有効となる。即ち、 RAM295は読出モードにされ、そのアドレス RA 1 1一 R A 0には電子制御装置 1 0からのアドレス AD 1 1— AD Oが出力され、このアドレスの内容が読み出されるのである。この構成をとることにより、電子制御装置 10が、カートリッジ 3側の RAM 295の任意ァドレスへの書き込みおよび読み込みが可能となる。

[ i i ] 第 2の実施例

A. 全体構成の説明

次に、本発明の第 2実施例について説明する。この実施例は、電子装匱としてのレーザプリンタ 500に、付加制御装置としてのカートリッジ 503を組み合わせたものである。レーザプリンタ 500は、第 1実施例のプリンタ本体と同様に、ゼログラフィュ-ットを用いたものであり、感光ドラムを用いて印刷を行なう部分はレーザエンジン 505として独立している。レーザプリンタ 500全体の制御を司る電子制御装置 50 1は、コネクタ C N 1 0を介してレーザエンジン 505にコマンドを送り、所定のバッファに画像データを転送するだけで、印刷を行なうことができる。

電子制御装置 50 1の内部には、図 1 1に示すように、周知の C PU (本実施例ではモトローラ社製 MC 68000) 51 0、 CPU5 1 0が実行するプログラムを記憶した ROM5 1 1、印字データや展開後の画像データを蓄える RAM 5 1 2、ホストであるワークステーション 505からの印字データを受け取るデータ入力ポート 51 4、カートリッジ 503とのデータのやり取りを行なうバスライン 516に介装されたラィンバププア 515、レーザェンジン 5ひ 5とのコマンドゃステータス情報のやり取りを行なうためのレジスタ 51 7、レーザプリンタ 500のコンソールパネル 5 1 8とのィンタフヱースを司るコンソールパネル I /F 51 9、レーザエンジン 505に転送する画像データを保存するダブルバッファ回路 520、を備える。なお、バスラインの構成や制御線の構成は、第 1実施例と同様なので簡略に図示した。

ダブルバッファ回路 520は、レーザエンジン 505による印刷の 8ライン分、即ち 4Kバイトの記憶容量を有する 2つの RAM520 A， 520 Bを備え、 C P U 5 1 0側からは、メモリ書込コントローラ 520 Cを介して交互に画像データを書き込む。一方、レーザエンジン 5ひ 5ほ、メモリ読出コントローラ 520 Dを介して、この 2つの RAM520 A, 520 Bを交互に読み出すことで、感光ドラムの回転に同期して画像データをビデオ信号に変換し、印刷を実行することができる。 2つの RAM520A, 520 Bを設けて交互にデータを書き込んだり読み出したりするのは、 CPU510からのアクセスとレーザエンジン 50 5側からのアクセスを独立して行なわねばならないためである。

CPU51 0は一方の RAMにデータを書き込んだ後、レジスタ 517の所定ビットにフラグを立てる。これを対してレーザエンジン 505はこのフラグをチ -ックして、データが書き込まれた側の RAMに記億された画像データを読み出す。読み出し中は、レジスタ 517の別のビットを立てて CP U5 1 0にいずれの RAMが読み出し中であるかを知らせる。この時、他方の RAMはレーザェンジン 505からアクセスされないから、この間に、 C PU 510ほ、他方の RA Mに次の 8ラィン分の画像データを書き込んでおく。レーザエンジン 505は、 —方の RAMからの読出が完了すると、フラグをリセットし、他方の RAMからの読み出しに切り換える。 CPU5 1 0からのデータの書き込むの速度は、レーザエンジン 505からのデータの読み出し速度、即ち印刷の実行速度より速いので、雨者によるメモリへのアクセスの衝突を回避しつつ、 1ページ分の画像デー夕の転送を確実かつ簡易に実現してる。

電子制御装置 50 1のコネクタ C N 1 1には、カート I ツジ 503が実装される。レーザプリンタ 500と、これに装着されるカートリッジ 503の関係は、第 1の実施例と同様であり、電子制御装置 50 1は電源投入時にカートリッジ 5 03がコネクタ C N 1 1に装着されているか否かを判断し、装着されていると判断した場合には、電子制御装置 50 1内部のリセット等を行なった後、カートリツジ 503内に用意された ROM (後述）の所定番地にジャンプして、それ以降はカートリッジ 503内に用意された処理を順に実行する。カートリッジ 503 は、ワークステーション 507からレーザプリンタ 500に出力されたページ記述言語によるプログラムを解釈し、画像データに展開してレーザエンジン 505 により印刷を行なわせる点では、第 1の実施例と同様である。

B . カートリッジの構造

プリンタ 500のカートリッジ用コネクタ C N 1 1に装着される本実施例の力ートリッジ 503は、図 1 2に示すように、内部が凹状の上部ケース 521 Uと、板状の下部ケース 521 Lとの間に多層プリント基板 550 (以下、単に「プリント基板」と呼ぶ）が挿入された構造を有しており、プリント基板 550のコネクタ側にはキャップ 540がはめ込まれる。プリント基板 550には、後述するマイクロプロセッサ 60 1などの回路素子が取り付けられている。上部ケース 5 2 1 Uと下部ケース 52 1 Lとはどちらもアルミニウム製である。アルミニウムは熱伝導率が高いので、内部の素子からの発熱を効率的に外部に伝達し、放出することができる。

下部ケース 52 1 Lには、プリンタ本体とのアース接続を確保するための 2枚のアース用パネ部材 522がリベ、 y ト 524でそれぞれ固定されており、また、プリント基板 550に下方から当接する円柱状の押圧用シリコーンゴム 526が下部ケース内面のゴム保持部 528にはめ込まれている。押圧用シリコーンゴム 526は、マイクロプロセッサ 60 1の直下の位置に設けられている。マイクロプロセッサ 60 1の上面と上部ケース 521 Uの内面との間には、密着性と熱伝導性を改善するためのシート状の放熱用シリコーンゴム 552が介装される。力ートリッジ 503が組み立てられた状態では、押圧用シリコーンゴム 526がプリント基板 550を押圧し、マイクロプロセッサ 60 1—放熱用シリコーンゴム 552—上部ケース 521 Uの密着性を高められる。この結果、マイクロプロセッサ 601から上部ケース 521 ϋへの熱の伝導は良好なものとなり、上方への放熱が効率よく行なわれる。

組立の際には、まず上部ケース 521 ϋを裏返し、放熱用シリコーンゴム 55 2を上部ケース 521 Uの所定の位置に置いた後、プリント基板 550を 1本のネジ 560によって上部ケース 521 U内に固定する。さらに、下部ケース 52 1 Lを上部ケース 521 Uにはめてその四隅をネジ 562でそれぞれ固定する。その後、上部ケース 52 1 Uと下部ケース 521 Lとの間に形成されたキヤッブ口にキヤ、 yブ 540を揷入することによって、カートリッジ 503が完成する。図 13 (A) はプリント基板 550の上面側を示す平面図であり、（B) はブリント基板 550の下面側を示す平面図である。

図 13 (A) に示すように、プリント基板 550の上面側の一端にはマイク口プロセッサ 601が取り付けられており、他端にはブリンタ本体のコネクタと接鎵するための複数の電極が並行に配列された.差し込みブラグ部 551が形成されている。

マイクロプロセッサ 601に近いブリント基板 550の両側部には、マイクロプロセッサ 601用の制御プログラムなどを記億する 2つの ROM606ないし 609がそれぞれ配置されてる。また、プリント基板 550の中央部には、マイク口プロセッサ 601と瞵接して 4つのトライステートバッファ 617が正方状に配列されている。 R OM606ないし 609とプラグ部 551との間、および、トライステートバッファ 617とプラグ部 551との間には、 4つのダイナミック RAM61 1ないし 614が並行に配列されてる。なお、図示の便宜上、ブリント基板 550の表面上に形成された配線パターンは省略されている。

マイクロプロセッサ 601ほビングリッドアレイ（P GA) タイプの素子であり、他は SO Jタイプ、 S 0 Pタイプまたは Q F Pタイプの素子である。マイク口プロセッサ 601としては、例えば、 R I S Cプロセサである AMD社製の Am29030 (クロク周波数 25 MH z ) が使用される。

図 13 (B ) に示すように、プリント基板 550の下面側の一端にもプラグ部 551が形成されている。また、その他端部には、マイクロプロセッサ 601のピン 60 1 pがそのまま突出してきている。マイクロプロセッサ 60 1の両側には、トライステートバッファ 61 9が 2つずつそれぞれ配置されている。プリント基板 550の中央部でややブラグ部 551寄りの位置には、マイクロプロセツサ 601用の制御回路やレジスタなどを含む A S I C (特定用途向け L S I ) 6 03が配置されている。

A S I C 603に近いプリント基板 550の側部には、プリンタ本体のコンフィグレーション（印刷枚数、用紙サイズ、マージン、フォント、通信パラメータなどのプリンタの動作に関連するパラメータ）を記憶する E EPROM670が配置されている。また、 E E P R OM 670に隣接して、プリンタ本体のマイク口プロセッサを動作させるためのプ口グラムを記憶した R OM 6 1 8が配置されている。

E E P ROM 670と反対側の端部には、 2つの発振器 661， 665が設置されている。第 1の発振器 661はマイクロプロセッサ 60 1用のクロック信号の基となる信号を発信する回路であり、例えば 50MH zのクロック信号を発信する。第 2の発振器 665は後述するィンターバルタイマ処理部に利用されるク口ック信号を発信する回路であり、例えば 5MH zのクロック信号を発信する。このように、マイクロプロセッサ 60 1専用の発振器 66 1を設けておけば、この発振器 66 1を交換するだけでマイクロプロセッサ 60 1のクロヅク周波数を容易に変更できるという利点がある。

発振器 665の隣には、リセット素子 637と、 F I F Oメモリ 621 と、 N AN Dゲート 680とがプリント基板 550の側端に沿って配列されている。さらに、プラグ部 551に並行に、 5つのトライステートバッファ 884ないし 6 88が配列されている。

図 1 3に示すように、ブリント基板 550の上面側も下面側も共に、長方形の素子の長手方向が、カートリッジ 3の挿入方向に揃えられている。このような配列は、矢印で示すように、プラグ部 55 1からマイクロプロセッサ 601の方向に向かう空気の流れを容易にしており、マイクロプロセッサ 60 1の冷却に寄与している。

前述したように、このカートリッジ 3はプリン夕本体のフォント用カートリツジ揷入口に挿入される。通常のフォント用カートリッジは、フォントデータを記憶した Rひ Mを収納したものに退ぎない。これに対して、この実施例のカートリッジ 3ほ、マイクロプロセッサ 60 1と、マイクロプロセッサ 601の処理プ口グラムを記憶した ROM 606ないレ 609と、プリンタ本体内のブロセッサの処理プログラムを記憶した ROM618と、 AS I C 603を含む制御回路とを備えている点が特徴的である。

図 14は、ブリント基板 550の一端に形成されたプラグ部 551とコネクタ CN 1 1の結線関係を示す図である。プラグ部 551は、両面プリント基板の 2 つの面（面と8面）にそれぞれ形成された 25個の端子を宵している。図 14 において、プラグ部 551の各端子に対応して信号名が記載されている。なお、信号名の前に付けられた符号 Γ/jほ、信号がロウアクティブであることを示してる。各信号の意味は、次の通りである。

信号/ AS B ： CPU 510 (モトローラ社製 MC 68000) が出力するァドレスストローブ信号。

信号/ UD S ： CPU 510が出力する上位データストローブ信号。

信号/ LD S ： CPU 510が出力する下位データストローブ信号。

信号/ AD S ：電子制御装置 50 1内においてアドレスストローブ信号/ AS Bに基づいて生成されるアドレスストローブ補助信号。このアドレスストローブ補助信号/ A D Sは、プリンタの起動時（ィュシャライズ時）において、異なるタイプのプリンタでは異なる挙動を示す。この実施例では、後述するように、このアドレスストロープ捕助信号/ A D Sのィュシャライズ時の挙動に基づいて、プリンタのタイブを判別している。

信号/ OD TACK：カートリッジ 503から電子制御装置 501側にデータを転送する際のァゥトブツトデータァクナリッジ信号。

信号 Z CTRGS EL ： CPU5 10がカートリッジ 503を選択して、その内部のァドレス空間に割り付けられた ROM 56やレジスタ等にアクセスする際のカートリッジセレクト信号。

信号 A 1— A20 ： C PU510が出力するァドレス信号。

信号 D 1 15 ：カートリッジ 503側からの出力信号。信号 R W： C PU5 1 0が出力するリード/ライト信号。

信号 S C L K : レーザプリンタ 500に内蔵された発振器（図示せず）から出力されるクロック信号。

なお、レーザプリンタ 500側に与えられる信号/ C TRGSは、カートリツジ 503が挿入されると Lレベルに引き下げられ、 C PU 5 10は、これによつてカートリッジ 503がコネクタ C N 1 1に挿入されていることを検出する。

C PU 51 0は、 23ビットのアドレス信号 A 1ないし A23を用いてワードアドレスを指定し、また、信号/ UD S， L D Sを用いて各ワードの上位バイトと下位バイトを指定する。この結果、 CPU 5 10は O O O O O Oh から F F F F F Fh までの 1 6Mバイトのアドレス空間を扱うことができる。ここで、ァドレスの後に付した記号「h J は 1 6進数表示であることを示している。

C . カートリッジのアドレス空間

このカートリッジ 503は、電子制御装置 50 1の C PU51 0の扱うァドレス空間の一部に割り付けられる。 C PU51 0は、 O O O O O Oh から F F F F F Fh までの 1 6Mバイトのアドレス空間を扱うが、その一部を ROMカートリッジ用に割り当てている。カートリッジ 503に割り当てられる空間は、レーザプリンタの機種により異なるが、ヒューレットパッカード社製のレーザプリンタの場合、図 1 5左欄に示すように、 200000h ないし 3 F F F F Fh あるいは 400000h ないし 5 F F F F Fh といつた 2Mパイトの空間が通常である。一方、本実施例のカートリッジ 503の内部に設けられたマイクロプロセッサ 601は、 AMD社製 AMD 29030— 25 MH zであり、その扱えるァドレス空間は 00000000h から F F F F F F F Fh までの 4 Gバイトである。このアドレス空間には、 R 0 Mや R AMのみならず、プリンタ側の電子制御装置 50 1側とのデータのやり取りに用いる各種レジスタ等が割り当てられる。これを、図 1 6に示した。以下、カートリッジ 503内部の電気的な構成を、両マイクロプロセッサにとってのァドレス空間の割付と共に説明する。

D. カートリツジの内部構成カートリッジ 503の内部構成を、図 17に示す。図示するように、カートリッジ 503は、全体の制御を司るマイグロプロセッサ 601を中心に構成されており、大きくは、 ROM, RAMとその周辺回路からなるメモリ部 602と、電子制御装置 501とのデータのやり取りの一切を司るデータ転送制御部 603と，その他の回路とから構成されている。

メモリ部 602は、このマイクロプロセッサ 6 Q 1が実行するプログラムを記憶する計 2Mバイトの ROM606ないし 609、この ROM 606ないし 60 9をバンク切換で使用するためのセレクタ 61 0、電子制御装置 50 1から受け取った印字データを保存したり展開した後の画像データを保存する計 2 Mバイトの RAM61 1ないし 614、から構成されてる。 2Mバイトの ROM606 ないし 609は、各々 16ビット X256キロ = 4Mビツトのマスク ROMであり、図 16に示したように、アドレス空間の O O O O O O O Oh から 001 FF FFFh に割り当てられている。 ROM606および 607、 ROM608および 609ほ、各々バンクを構成し、 2個一組の 1バンクで、各々 32ビットのデ一タバスを構成している。 ROM606なし 609とマイクロプロセッサ 60 1とは、アドレスバス AABおよび制御信号バスにより接続されている。また、 ROM606ないし 609のデ一タバス I DBは、データセレクタ 610を介してデータバス D B 29に接続されており、これを介してマイクロプロセッサ 60 1は ROM606ないし 609からのデータを読み取ることができる。

ROM606および 607、 ROM608および 609には、マイクロプロセヅサ 601からのァドレスパス A ABの最下位の 3ビット（AO, A 1 , Α2) を除く全ァドレス信号が入力されてる。最下位の 2ビット（A0， A 1 ) が入力されていないのは、マイクロプロセッサ 601からのデータの読み取りが、 1 ワード- 32ビツト単位（ 4バイト単位）で行なわれることよる。また、ァドレスの A2が付与されていないから、所定の領域のデータを読み取る場合、 4個の ROM606なレ 609は同時にデータを出力することになる。同時に出力されたデ一タを調整してるのが、データセレクタ 610である。即ち、マイクロプロセッサ 60 1からの ROMへのアクセスは、連耪レた番地に対して行なわれることが多いから、 32ビットを 1ヮードとして連続する 2ヮードを一度に RO M606ないし 609から読み出しておき、実際に連続したワードの読み取りである場合には、データセレクタ 6 1 0により ROMの属するバンクを順次切り換えて、連続してデータを読み取るのである。この結果、連続する 2ワードに対するデータの読出は、極めて高速になる。

一方、 RAM6 1 1ないし 6 1 4は、 1 6ビット X 256キロ = 4Mビット D RAMであり、図 1 6に示したように、アドレス空間の 20000000h から 20 1 F F F F Fh の 2 Mバイトに割り当てられている。カートリッジ 503内には、更に 2 Mバイトのメモリが増設可能であり、このために拡張 RAMインタフェース 6 1 5が設けられている。この拡張 R AMインタフース 6 1 5は、ァドレス空間の 20200000h から 203 F F F F F Fh に割り当てられている。拡張 RAMィンタフ —ス 6 1 5には、 S I MMタイプの RAMが最大 2 M パイト分装着可能である。 RAM6 1 1ないし 6 1 4および拡張 RAMィンタフース 6 1 5のデータラインは、マイクロプロセッサ 60 1のデータバス D B 2 9と直接接続されており、そのアドレスラインはデータ転送制御部 603を介してマイクロプロセッサ 60 1のアドレスパス AABに接続されている。なお、後述する各種レジスタ等の I ZOは、アドレス空間の 80000000h からに割り当てられている。

一方、このカートリッジ 503をプリンタ 500の電子制御装置 50 1側から見た場合、図 1 5の右欄に示したように、先頭の 1 28 Kバイトには、 ROMが割り当てられている。即ち、このカートリッジ 503は、電子制御装置 50 1の C P U 5 1 0が実行するプログラムも内蔵しており、電子制御装置 50 1の C P U 5 1 0は、カートリッジ 503が装着されている場合には、初期化の処理の完了後、この R OMの所定の番地へのジャンプ命令を実行する。それ以後、 C PU 5 1 0は、この ROMに記憶された処理手順に従って動作する。

C PU 5 1 0がカートリッジ 503に割り当てられたこの 2Mバイトの空間の先頭から 1 28 Kバイトの空間をアクセスすると、カートリッジ 503のコネク夕側アドレスバス C A Bに設けられたアドレスバッファ 6 1 7を介して出力されるァドレス信号により R OM6 1 8がアクセスされ、この ROM6 1 8に記憶された命令やデータが、コネクタ側のデータバス CDBに設けられたデータバッファ 619を介して電子制御装置 50 1側の C P U 51ひに送られる。なお、図 1 5において、「XJ は、割り当てられた空間の先頭アドレスの最上位の 4ビットの値を示している。

E. データ転送制御部 603の説明

図 15，図 16に示したァドレスマブにおいて ROMや RAMが割り当てられたァドレス以外のアドレスには、種々のコントロールレジスタ，ステータスレジスタが置かれている。これらのレジスタほ、データ転送制御部 603により実現されているので、次にこのデータ転送制御部 603について説明する。回路の説明が中心となるが、アドレスマップ（図 15，図 16 ) を適宜参照する。

図 17に示すデータ転送制御部 603は、ユーザブルゲート 7900の AS I Cにより実現されている。この AS I Cは、セィコーエプソン社製、型番 S S C 3630のスタンダードセルであり、 CMO Sプロセスにより作られた電力消費の小さな素子である。データ転送制御部 60.3は、 CADシステムであるセィコ一ェプソン社製 AS I Cデザィンシステム「LADSNET」を用いて設計された。この CADシステムは、論理回路設計に使用するラッチ、フリップフロップ、カウンタ、プログラマブルロジックアレイ等の要素をライブラリの形で用意しており、これらを用て必要な論理回路の設計を行なった後、 AS I Cとしてのパターンを自動生成することができる。

AS I Cとして実現されたデータ転送制御部 603は、カートリッジ 503がプリンタ 500のコネクタ CN1 1に装着された状態で、プリンタ 500の電子制御装置 50 1の CPU51ひと、カートリッジ 503のマイクロプロセッサ 6 01との間のデータのやり取りを制御するものである。雨者間のデータのやり取りは、電子制御装置 501側からカートリッジ 503側に読み出し専用のデータバスを介してデータを送るための読出制御回路 620と、同じく読出制御回路 6 20の一部の構成を利用レ F I FOメもリ 621を介してデータを受け渡す F I F 0制御回路 623、カートリッジ 503側が用意したデーダを電子制御装置 5 01の側から読み取り可能とするダブルバンク制御回路 624により実現される。なお、 F I F Oメモ 621は、ファーストインファーストアウトの手順でデータを記憶し読み出す RAMであり、本実施例では、三菱電機社製 M66252 F Pを使用した。

また、データ転送制御部 603には、電子制御装置 50 1側との信号線として- そのアドレスバス C A Bがアドレスバッファ 6 1 7を介して、一方、データバス C D Bがデータバッファ 6 1 9を介して、各々接続されている。データ転送制御部 603内には、このァドレスバス CABの信号をおよびカートリヅジセレクトの信号 C S E Lを受けて、データ転送制御部 603内の各部に選択信号を出力する第 1のデコーダ 63 1が構成されている。同様に、マイクロプロセッサ 60 1 からのアドレスバス A A Bおよびコントロール信号 C C Cもデータ転送制御部 6 03に接続されており、データ転送制御部 603内には、このアドレスバス AA Bを受けて、内部の各回路に選択信号を出力する第 2のデコーダ 632が構成されている。更に、このアドレスパス AABおよびコントロール信号 C C Cを受けて、 ROM606ないし 609， RAM61 1ないし 61 4および拡張 RAMィンタフェース 6 1 5にァドレス信号および制御信号を出力するパス制御部 635 も、構成されている。

これらの他、データ転送制御部 603内部には種々のレジスタが構成されているが、レジス夕への読み書きは、通常のリード · ライト動作によるものの他、特定の処理を行なったとき、自動的に書き込まれるものも少なくない。これらの特殊なレジスタの構成については、後述する。また、カートリッジ 503が電子制御装置 501側から見て読出専用のデバイスとして扱われている関係で、電子制御装置 501側から書込可能なレジスタは、所定の番地からの読み取り動作を行なうことで書き込まれる構成となっている。即ち、所定の番地を指定することで第 1のデコーダ 63 1から選択信号が出力され、この信号によりレジスタにデー夕が書き込まれるのである。レジスタからの読出は、通常のリードサイクルにより行なわれる。また、マイクロブ口セヅサ 60 1側からは、通常の読出 ·書込動作によりデータのリード · ライトが行なわれる。図 1 7では、レジスタは読み取り可能なバスに接続した状態で描き、書込動作は単なる矢印で示した。こうしたレジスタとしては、割込要求レジスタ 640、ポーリング · コマンドレジスタ 6 43、ステータスレジスタ（図 1 5レジスタ S TATUS) 645、転送フラグレジスタ（図 16レジスタ B P O L L ) 647、 P R O Mコントロールレジスタ 649、コントロールレジスタ 650がある。

これらのレジスタのうち、ステータスレジスタ 645と転送フラグレジスタ 6 47を除くレジスタほ、電子制御装置 501の CPU51 0もしくはカートリツジ 503のマイクロプロセッサ 60 1にメモリマップド I /Oとして割り当てられた複数のレジスタの総称である。複数のレジスタは、必ずしも連続したァドレスに割り当てられてる訳でほない。割込要求レジスタ 640には、図 15，図 16に示したレジスタ AMD I NT 0, 1, 2およびレジスタ AMD C L R 0， 1， 2が属する。また、ポーリング · コマンドレジスタ 643には、レジスタ P OLLおよびレジスタ MCONTC Sが属する。 PROMコントロールレジスタ 649には、レジスタ E E P C S， E E P S K, E E P D Iが属する。

コントロールレジスタ 850には、読出制御回路 620， F I FO制御回路 6 23, ダブルバンク制御回路 624に属さないレジスタで、以上の説明に挙がらなかった総てのレジスタが属する。これらは、図 15，図 16に示したレジスタ AD DMUX A, ADDMUXB, C L KD I V, RT G V AL, RTCON, RTC S EL, RTCC LR, SYS KEEPである。

また、図 1 5，図 16のメモリマツブに示したうち、各々 512バイトの領域 EWWRL, EWWRHは、電子制御装置 50 1側から読出制御回路 620の第 1，第 2のラッチ 651 , 652への書込に用る領域であり、レジスタ EWR Dはこのラッチ 651, 652を 1ワードとしてマイクロプロセッサ 601側からみたものに相当する。レジスタ F I FORE Q, F I F ORS T, F I FOW Rは F I FO制御回路 623の F I FOレジスタ 653に相当し、レジスタ F I RCLK, RD CLK, F I FORD, R D R S Tほ F I F 0制御回路 623の F I F 0読出レジスタ 655に相当する。なお、 F I F 0制御回路 623にほ、 F I FOメモリ 621に書き込むデータを、読出制御回路 620の機能の一部を用いて保持するラッチ 657も傭えられている。

図 15に符号 D P RAMA, D P R AMBで示した領域は、 32バイトの容量を有するバッファであり、ダブルバンク制御回路 624の第 1，第 2のバッファ 658, 659を電子制御装置 50 1側から見たものに相当する。このバッファ 658, 659をマイクロプロセッサ 601側から見たのが、図 16に示すバンク D PWROA, D PWROBである。なお、ダブルバンク制御回路 624を介したデー夕のやり取りには、ステータスレジスタ 645の所定ビット d 1， d 2 も用いられるが、その詳細は後述する。

F . 各レジス夕の説明

割込要求レジスタ 640は、電子制御装置 50 1側からマイクロプロセッサ 6 0 1への割込の要求を発生させ、これを保持するレジスタである。電子制御装置 50 1からマイクロプロセッサ 60 1への割込は 3レベル用意されており、図 1 5に示すように、 3つのレジスタ（AMD I NT 0, 1 , 2) が設けられている。電子制御装置 50 1側からこの割込要求レジスタ 640のいずれかを読み取ることで、マイクロプロセッサ 601に対する割込要求が発生する。このレジスタのセットは、電子制御装置 50 1からの読み取り動作により行なわれるが、読み取られるデータには意味がなく、割込要求に発生には無関係である。

この割込要求レジスタ 640の具体的な構成例を図 1 8に示す。これらのレジス夕は、 D型フリップフロップから構成されており、電子制御装置 501からの上記レジスタの読み取り動作により第 1のデコーダ 63 1が出力する信号/ AM D I NT 0, 1 , 2により、各フリップフロップ 640 a， b, cの出力端子 Q はアクティブロウにセットされ、割込信号 I NTO, 1， 2が出力される。なお、信号明の前に付けられた符号 Γ/j は、信号が口ゥアクティブであることを示す（以下、同じ）。これらのフリップフロップ 640 a, b, cの出力をタリァするレジスタは、図 1 6に示すように、読み取り専用の 3のレジスタ（AMD C LR 0， 1， 2 ) として所定のアドレスに割り当てられている。従って、マイクロプロセッサ 60 1からこのレジスタが割り当てられた各アドレスに対する読み取り動作を行なうと、第 2のデコーダ 632は信号/ I NTC LR 0, 1， 2 を各々出力し、対応するフリッブフ口ップはプリセットされる。

電子制御装置 50 1側から割込要求をかける場合には、割込要求レジスタ 64 0のいずれかをアクセスすれば良く、マイクロプロセッサ 601は優先順位を判定して、割込要求に応える処理を行なう。この場合に、マイクロプロセッサ 60 1は、対応する割込要求レジスタ 640 a, b， cをクリアする。なお、信号 P UP 2等のように符号 ΓΡ UP J で始まる信号は、リセット信号出力回路 637 から出力される信号であり、リセット時等に口ゥになる信号である。図 18に示した信号 PUP 2は、 3つの割込要求を一度にクリァするための信号である。ポーリング · コマンドレジスタ 643は、マイクロプロセッサ 601側から電子制御装置 501側へコマンドを引き渡すレジスタであり、マイクロプロセッサ 601側から書込可能でかつ電子制御装置 501側から読み取り可能なレジスタである。このレジスタのハードウァ上の構成例を、図 1 9に示す。図示するように、ポーリング · コマンドレジスタ 643は、 16ビット幅のデータラッチを構成する 2個のォクタル D型フリップフ口サブ 643 a， b、および 1個の D型フリップフロップ 643 cから構成することができる。

オタタル D型フリップフロップ 643 a, bのデータ入力端子 1 Dないし 8 D には、マイクロプロセササ 601からのデータパス D B 29 (バス幅 16ビット）が接続されており、その出力端子 1 Qなし.8 Qには、電子制御装置 501側からのデータパス DB 68 (バス幅 16ビット）に接続されている。オタタル D型フリップフロップ 643 a， bのクロック端子 CKには、マイクロプロセッサ 6 01側からのポーリング，コマンドレジスタ 643のアクセス（図 16、レジスタ MCONTCS) に際して第 2のデコーダ 632から出力される信号/ M C 0 N T C Sが接続されており、この信号がアクティブロウとなったとき、マイクロプロセッサ 601側のデータバス D B 29の内容がォクタル D型フリヅプフロヅプ 643 a， bにラッチされる。また、オタタル D型フリップフロップ 643 a， bの出力を有効にするァゥトプットイネーブル端子 OEには、電子制御装置 50 1側からのポーリング · コマンドレジスタ 643のアクセス（図 15、レジスタ POLL) に際して第 1のデコーダ 631から出力される信号 ZP 0 L Lが接緩されており、この信号がロウアクティブとなったとき、ォクタル D型フリツブフロップ 643 a, bに保持されたデータが電子制御装置 501側のデータバス D B 68に出力される。

なお、信号 ZM C 0 N T C Sおよび信号/ P 0 L Lは、 D型フリップフロップ 643 cのクロック端子 Cおよびプリセット端子 P Rに接続されており、その出 - 力端子 Qからの信号 CMD RDは、ォクタル D型フリップフロップ 643 a, b によるデータのラッチが行なわれると（信号/ MCONT C Sがロウ）、ハイレベルにセットされ、このデータを電子制御装置 501側から読み出すと（信号 Z POL Lがロウ）、ロウレベルにリセットされる。 D型フリップフロップ 643 cの出力信号である CMD RDは、電子制御装置 50 1側から読出可能なステータスレジスタ 645の所定ビット d 3 (以下、フラグ C MD RDとも呼ぶ）となつている。従って、電子制御装置 50 1側からこのステータスレジスタ 645を読み取ることで、電子制御装置 50 1は、マイクロプロセッサ 60 1からポーリング · コマンドレジスタ 643にコマンドがセットされたことを知ることができる。

電子制御装置 50 1は、ステータスレジスタ 645のビット d 3であるフラグ CMDRDを見て、コマンドがセットされたことを知ると、通常のリードサイクルによりポーリング · コマンドレジスタ 643の内容、即ちマイクロプロセッサ 60 1から送られるコマンドを読み取る。コマンドの内容としては、印字データのデータ転送制御部 603側への転送開始の指示，印刷の開始の指示あるいはコンソールパネル 5 1 8へのメッセージの表示等がある。電子制御装置 50 1がポーリング · コマンドレジスタ 643の内容を読み取ると、図 19に示したように、 D型フリッププロップ 643 cの出力信号 C MD RDは、信号/ P 0 L Lによりハイレベルに反転する。従って、マイクロプロセッサ 60 1は、この転送フラグレジスタ 647の所定ビット d 2を監視することで、自己の出力したコマンドが電子制御装置 50 1側に読み取られた否かを知ることができる。

ステータスレジスタ 645は、マイクロプロセッサ 60 1からコマンドがセツトされたか否かを示す上述した情報以外に、図 20に示す情報を保持するレジスタである。各ビットの内容について説明する。ビット d 0は、後述する読出制御回路 620に電子制御装置 50 1側からデータが書き込まれたとき、読出制御回路 620内で生成される信号 EWRD Yによりロウレベルにセットされ、そのデ一夕がマイクロプロセッサ 601側によって読み取られたとき、第 2のデコーダ 632からの信号によりハイレベルにリセットされる。このビツトをフラグ EW R D Yと呼ぶ。ビ -ヌト d l， d 2は、ダブルバンク制御回路 624が電子制御装置 50 1側とマイクロプロセッサ 601側のいずれからアクセス可能な状態であるかを示すものであり、それぞれフラグ ADDMUXA, ADDMUXBと呼ぶ。 2つのビットは、ダブルパンク制御回路 624に内蔵された 2つの転送用バンクの各々に対応している。このビット d l， d 2は、マイクロプロセッサ 601が、図 16に示したように、コントロールレジスタ 650に含まれるレジスタ ADDMUXA, ADDMUXABのビット d 0にデータを書き込むことでセット · リセ 'ノトされる。従って、マイクロプロセッサ 601側からは、ダブルバンク制御回路 624 の一方のバンクへのデータの書込に先だって、このフラグを口ウレペルにセトし、書込完了後にハイレベルにリセットし、電子制御装置 501側からは、このフラグがハイレベルである側のバンクからデータを読み出すものとすれば、 2つのパンクに交互にデータを書き込み、読み出すことで、マイクロプロセッサ 60 1側から電子制御装置 50 1側に建続してデータを受け渡すことができる。

ビット d 3 (フラグ C M D R D ) については、既に説明した。ビット d 5ほ、マイクロプロセッサ 60 1の動作クロックに基づいてセットされるフラグ CLK D I Vである。マイクロプロセッサ 601の動作クロクは、外付けの水晶発振子 CRC 1を用いた第 1の発振器 661から出力されるクロ ' yク CLKが使用されるが、マイクロプロセッサ 601側からコントロールレジスタ 650のレジスタ C L K D I Vの所定ビット d 0に値 0を書き込むと、マイクロプロセッサ 60 1の動作クロプク CLKは 25MH 2となり、ビット d 0に値 1を書き込むと、動作クロックは 12. 5 MHzとなる。電子制御装置 501側からみたステータスレジスタ 645のフラグ CLKD I Vは、このクロック C LKが 25MHzの場合にロウレベルにセットされ、 12. 5Mの場合にハイレベルにセットされる。電子制御装置 501側は、データ転送のタイミング等を合わせるためにマイクロプロセッサ 601の動作ク口 Vクの周波数、つまり動作速度を知る必要がある場合、ステータスレジスタ 64= 5のこのビヅトをチェックする。

ビ ' y ト d 6は、マイクロプロセッサ 601が動作している場合にハイレベルにセットされ、スリーブモードに入った場合にロウレベルにセトされるフラグ A DMO Nである。本実施例では、マイクロプロセッサ 60 1は、ページ記述言語を電子制御装置 50 1側から受け取り、これを展開して画像データにする処理を行なうから、電子制御装置 501側から処理すべきページ記述言語が送られて来ないまま所定時間が経過した場合には、マイクロプロセッサ 60 1は、省電力を図るため、最初動作周波数を 1 /2、即ち 1 2. 5MH zとし、更に時間が経過すると自らの動作を止めていわゆるスリープモードに入る。この時マイクロプロセヅサ 601は、コントロールレジスタ 650のレジスタ ADMONに値 0を書き込む。この結果、電子制御装置 501側からみて、ステータスレジスタ 645 のこのビット d 6がロウレベルとなり、電子制御装置 50 1側からこのビットをチヱックすることにより、マイクロプロセッサ 601の動作モードを知ることができるのである。

なお、こうした時間の計測等には、データ転送制御部 603に組み込まれたリアルタイムクロックが用いられる。このリアルタイムクロック用のクロック RC L Kは、外付けの水晶発振子 665を用いて構成された第 2の発振器 667からのクロックが用いられている。リアルタイムクロックは、パス制御部 635内に構成されており、マイクロプロセッサ 60 1からの指示を受けて、所定時間の経過を計測する。水晶発振子および発振器を 2組設けているのは、マイクロプロセッサ 60 1の動作クロック C LKを、リアルタイムクロックの動作クロック RC LKとは独立に変更可能とするためである。

リアルタイムクロックは、コントロールレジスタ 650に属するレジスタ RT CVAL, R T C S E Lの d 1ビットをロウまたはハイにすることで、 4種類のィンターパルタィマを指定することができ、レジスタ R T C ONの所定ビツト d 0に値 1を書き込むことでそのタイマをスタートさせることができる。スタートされたタイマは、レジスタ RTC ONのビツト d 0に値 0が書き込まれて停止されるまで、所定のィンターパルでマイクロプロセッサ 60 1に対して割込要求信号を出力する。マイクロプロセッサ 60 1は、この割込要求信号を受け付けると、レジスタ RT C C L Rを読み取って割込要求をクリアする。これらのインターパルタイマの出力は、ページ記述言語処理におけるユーザタィム等のカウントに利用している。

次に PROMコントロールレジスタ 649の構成について説明する。 PROM コントロールレジスタ 649には、図 16に示す 3のレジスタ EEP CS, EE P S K， E E P D Iが含まれるが、これらのレジスタは、カートリッジ 503に内蔵されたメモリであつて電気的にデータを消去 ·書換可能な E E P ROM67 0とのデータのやり取りに用いられる。

本実施例のカート ¹ ッジ 503は、レーザブリンタ 500の動作に必要な諸変数（コンフィグレーシ ₃ ン）を、 E EPROM670に記億する。この E E P R OM670は、シリアル転送によりデータの読出，消去，書込を行なうタイプのものであり、本実施例では、ナシ 3ナルセミコンダクタ一社製 NMC 93 C 66 X 3を使用ている。この E EPROM670は、記憶容量として 1 6ビット X 256バイト（レジスタ数）の容量を持ち、指定された任意のレジスタの内容を読出，消去，書込可能である。 EE PROM670は、チップセレクト信号 C S により選択状態にされると、シリアルデータ入力端子 D inに送り込まれる「0」「1 J のデータをシリアルデータクロ yク S Lに同期して取り込むが、データの転送の最初の 3ビットは E E PROMへの命令として解釈され、次の 8ビットがデータの読出，消去もしくは書込が行なわれるレジスタ番号と解釈される。データの書込の場合には、これらの命令およびレジスタの指定に続いて、シリアルデ一タクロック S Lに同期して記憶すべきデータがデータ入力端子 D inに与えられることになる。

レジスタ E EPCSは、チップセレクト信号を切り換えるものであり、マイク口プロセッサ 601がこのレジスタのビット d 0に値 1を書き込むと、 E E P R 0 M 670は選択状態となる。レジスタ E E P S Kは、シリアルデータクロック S Kを生成するレジスタであり、マイクロプロセッサ 60 1はこのレジスタに値 0と値 1とを交互に書き込むことで、 EEPROM670用のシリアルデ" -タクロックを生成する。レジスタ EEPD Iは、 EEPROM670に書き込まれるべき 1ビットのデータを保持するレジスタであり、マイクロプロセッサ 601は、レジスタ EEP S Kを書き換えてシリアルデータクロック S Kを生成するのに同期して、このレジス夕 E EPD Iの所定ビット d 0を、書き込むベきデータに従つて書き換える。 EEPROM670のデータ出力端子 D o utほ、先に説明した転送フラグレジスタ 647の所定ビット d 0になっており、マイクロプロセッサ 601は、 E E PROM670にデータ読出命令と読み出すレジスタの番号を出力した後、シリアルデータクロック S Kに同期して転送フラグレジスタ 647のビット d 0を読み取れば、指定したレジスタの内容を読み込むことができる。 E E PROM670に記憶されたデータは、電源をオフとしても保存されるから、レーザプリンタ 500に電源を投入した直後に、 E E PROM670の内容を読み出して、コンフィグレーシ ₃ ンを電源断の直前の状態に戻すことができる。

G. 読出制御回路 620の構成と働き

次に、読出制御回路 620の構成例と読出制御回路 620によるデータ転送の手順について説明する。読出制御回路 620は、 8ビット X2個の第 1 , 第 2のラッチ 651， 652と共に、図 2 1に示すように、転送に必要なデータを出力する ROM67 1、 3入力アンドゲート 672、ステータスレジスタ 645のフラグ E WRD Y (ビット d 0 ) を生成する D型フリップフロッブ 674を備える。読出制御回路 620を電子制御装置 50 1側から見ると、このラッチ 65 1， 6 52が、図 1 5に示したように、 8ビット単位でデータを転送する 2つのレジス夕 EWWRL, EWWRHに相当する。これらのレジスタは、各々 1 ワード 1 6 ビヅトのデータの下位バイト，上位パイトの転送に用いられる。なお、第 1，第 2のラッチ 651 , 652は、マイクロプロセッサ 60 1側から見ると、図 16 に示すレジスタ EWRDに相当する。即ち、マイクロプロセッサ 60 1側からは、データパス D B 290介して、両ラッチ 652 1， 652を 1ワードとして読み取ることができる。

読出制御回路 620の ROM67 1は、 256バイトのデータを記憶する RO Mであり、例えばヒューズ ROM, 小容量の P R OM等により実現することができる。もとより、記憶容量の大きな ROMの一部として実現してもよく、 RAM を用いる場合には予めデータを転送しておくことで同等の機能を実現するができる。この ROM67 1のアドレス端子 AOないし A7には、コネグ夕側アドレスバス CABからのアドレスラインのうち下位の 8ビット（AC 1ないし AC 8) が接続されており、データ端子 00ないし 07は、第 1のラッチ 65 1および第 2のラッチ 652の入力側 1 Dなし 8 Dに接続されている。なお、 ROM67 1 の出力は、 F I F 0制御回路 623にとつてのデータバス Z 0ないし Z 7として- F I F 0制御回路 62 Sにも出力されている。

第 1のラッチ 651，第 2のラッチ 652の出力側は、データバス DB 29に接続されており、マイクロプロセッサ 601から、レジスタ E WRDとして読み取り可能である。 R OM671のチップセレクト C Eおよびァゥトブットイネーブル OEには、 3入力アンドゲート 672の出力信号/ E WROMが入力されており、 3入力アンドゲート 672の各入力に入る信号/ EWWRH, /F I FO WR， EWWRLのいずれかがアクティブロウとなったとき、アクティブとなり、この時 ROM671は、コネクタ側アドレスバス CABの下位 8ビットにより指定されたアドレスのデータを出力する。

信号/ EWWRHは、読出制御回路 620による上位パイトの転送が指定された時にロウレベルになる信号であり、信号/ EWWRLは、同じくその下位はバィトの転送が指定された時に口ウレベルになる信号であり、信号 ZF I F OWR は、 F I FO制御回路 623によるデータ転送が指定された時に口ウレベルになる信号である。信号/ E WWRLおよび信号 ZE WWRHは、各々第 1のラッチ 651および第 2のラツチ 652のクロック端子 C Kに入力されているから、これらの信号がァクティブとなって R0M671からデータが出力されたとき、そのデータは、第 1のラッチ 651, 第 2のラッチ 652に保持される。しかも、信号/ E WW RLは、 D型フリップフロプ 674のクロック端子 Cにも入力しているから、下位バイトの転送時には、 D型フリプフロップ 674の出力 Qほロウレベルに反転する。この出力 EWRDYは、既述したステータスレジス 64 5のビット d 0および転送フラグレジスタ 647のビ 'ノト d l、即ちフラグ EW RD Yとして扱われている。

第 1のラッチ 651，第 2のラッチ 652は、マイクロプロセッサ 601側からはレジスタ EWRDとして扱われるから、第 1のラッチ 651および第 2のラツチ 652に保持されたデータを読み取ろうとする場合、マイクロプロセッサ 6 01はレジスタ EWRDに対する読み取り動作を行なう。この時、信号/ EWR Dがロウアクティブとなり、この信号がァゥトブットイネーブル端子に接続された第 1のラッチ 651, 第 2のラッチ 652の出力側、即ちデータバス D B 29 には、先に保持されたデータが出力される。この信号 ZEWRDは、 D型フリツププロップ 674のプリセット端子 PRに接続されているから、マイクロプロセッサ 60 1側から第 1のラッチ 65 1，第 2のラッチ 652のデータが読み取られると同時に、 D型フリツププロップ 674の Q出力である信号 EWRDYはハィレベルに反転する。即ち、ステータスレジスタ 645のビット d Oおよび転送フラグレジスタ 647のビット d lであるフラグ EWRDYは、値 1にセットされる。

かかるハードウヱァを前提として、電子制御装置 501およびマイクロプロセッサ 60 1は、以下の手順で、電子制御装置 50 1側からマイクロプロセッサ 6 0 1側へのデータの転送を行なう。電子制御装置 50 1側からマイクロプロセッサ 601側に転送されるデータは、電子制御装置 501がワークステーション 5 07から受け取った印字データであり、カートリッジ 503側のマイクロプロセッサ 60 1で、処理しようとするページ記述言語のプログラムである。読出制御回路 620によるデータ転送は、電子制御装置 501側の C P U 5 1 0が実行するカートリッジへのデータ転送処理ル一チン（図 22 ) 、およびカートリッジ 5 03側のマイクロプロセッサ 60 1が実行するのデータ読み込み割込処理ルーチン（図 24) により行なわれる。

カートリッジ 503側に転送すべき印字データが整うと、 CPU 5 10は、図 22のフローチャートに示す処理を起動し、まずステータスレジスタ 645のフラグ EWRD Y (ビット d O) を読み取る処理を行なう（ステップ S 700) 。このフラグ EWRDYは、読出制御回路 620の第 1のラッチ 651，第 2のラツチ 652にデータがセットされると値 0となり、そのデータがマイクロプロセッサ 601により読み取られると値 1にセットされるから、次にこのフラグ EW RD Yが値 1であるか否かの判断を行なう（ステップ S 705)

フラグ EWRDYが値 1 となるまで待機し、値 1 となると、次に（領域 E WW RHの先頭ァドレス +転送したいデータ DX2) のァドレスを読み取る処理を行なう（ステップ S 7 10 ) 。領域 E WWRHに対する読取処理を行なうと、 RO M67 1からデータが読出される。 ROM67 1には、図 23に示すように、その先頭番地 E WWR Hからの偶数番地に 00 h から F Fh までの 256のデータが、 PSに書き込まれている。奇数番地にデータを置かないのは、 CPU510のデータアクセスは 1ワード（16ビット）で行なうのが基本であり、奇数番地から始まるヮード単位のァクセスはできない（アドレスバスエラー要因となる）からである。領域 E WWRHの先頭から D X 2だけ隔たったァドレスに対して読出処理を行なうと、 ROM671からはデータ Dが読出され、これが図 21に示たように、第 2のラッチ 652にラッチされる。

こうして転送したいデータの上位バイトの転送（第 2のラッチ 652がデータを保持）が行なわれると、 C Pひ 510は、同様に下位バイトの転送（第 1ラッチ 651がデータを保持）を行なう（ステップ S 715) 。以上の処理により、 1ワート *分のデータが第 1，第 2のラッチ 651, 652に保持されたとして、 CPU510は、割込要求レジスタのひとつ（本実施例では AMD I NT O) をセットする処理を行なう（ステップ S 720) 。

C P U 51 0は、引き耪き図 22に示した転送処理ルーチンを繰り返し実行するが、第 1のラッチ 65 1によるデータの保持が行なわれると、図 21に示したように、フラグ EWRD Yは口ウレペルにセットされるから、このフラグ EWR DYがハイレベル（値 1 ) となるまで、次のデータの転送処理は行なわれない (ステップ S 700, 705) 。

C P U 51 0が割込要求レジスタ（AMD I NTO) をセットすると、マイク口プロセッサ 601は、この割 ¾要求を受け付けて、図 24に示すデータ読み込み割込処理ルーチンを起動する。この処理が起動されるのは、読取制御回路 62 0の第 1, 第 2のラッチ 651， 652にデータが保持された直後であり、マイクロプロセッサ 601は、レジスタ E WRDを読み込むことにより、電子制御装置 501側が用意した 1ワードのデータを読み取る（ステップ S 730) 。その後、マイクロプロセッサ 601は、読み取ったこのデータを RAM 6 1 1ないし 614の所定の領域に転送する（ステップ S 735) 。

以上説明した処理により、電子制御装置 501側は、読出専用線であるデータバス C D Bで接続されているに過ぎなカートリッジ 503側にデータを転送することができる。しかも、データの書込はバイト単位で行な、読出はワード単位で行なうので、マイクロプロセッサ 601は効率良くデータを取り込むことができる。なお、ここでは 1ワードのデータを転送する場合を例に取って説明したが、データの転送はワード単位である必要はなく、バイト単位で転送するものとしてもよい。そのばあいには、領域 EWWR L側を用いた転送のみを行ない、マイク口プロセッサ 60 1側で上位の 8ビヅトのデータを捨てれば艮ぃ。

H. F I F 0制御回路 623の構成と働き

F I F 0制御回路 623は、 F I F 0メモリ 621に書き込むデータをラッチするラッチ 657、この F I FOメモリ 62 1へのデータの書込を制御する F I F O書込レジスタ 653、同じく読出を制御する F I F O読出レジスタ 655を備える。この F I F Oメモリ 62 1は、 2048バイトのデータを蓄えることができ、内部に書き込み用アドレスカウンタと読み出し用カウンタとを備える。 F I F Oメモリ 62 1には、これらのカウンタをそれぞれリセットする書込側リセット端子，読出側リセット端子、書込側の 8ビットのデータパスと読出側の 8ビットのデータバス、書込用のクロック端子、読出用のクロック端子が設けられている。

この F I F Oメモリ 62 1を用いてデータを電子制御装置 50 1側からマイク口プロセッサ 60 1側に転送するには、電子制御装置 50 1の C P U 51 0は図 25に示す転送処理ルーチンを、カートリッジ 503のマイクロプロセッサ 60 1は図 26に示す処理ルーチンを、各々実行する。まず、図 25のフローチヤ一トに示した処理ルーチンを説明する。

電子制御装置 50 1側の C PU 5 1 0は、 F I FO制御回路 623を用いて、複数パイトのデータ転送を行なう。

電子制御装置 50 1の C PU5 1 0が図 25に示したデータ転送処理ルーチンを起動すると、まず F I F O制御回路 623の F I FO書込回路 654に属するレジスタ F I F 0 R S Tを読み出す処理を行ない、書込側のァドレスカウンタをリセットする処理を行なう（ステップ S 750 ) 。続いて、送り出すデータの数をカウントするために変数 Nを値 0にリセットする（ステップ S 755) 。その後、（レジスタ F I F OWRの先頭アドレス +転送したいデータ DX 2) 番地を読み出す処理を行なう（ステップ S 760) 。このアドレスを読み出すと、読出 4 &

制御回路 620と同様に、 ROM671の所定の番地がアクセスされて（図 23 参照）、 CP 17510が転送しょうとしたデータ Dが出力され、これが図 21に示すパス ZOなし Z7を介してラチ 657にラヅチされる。

続いて、 F I F 0制御回路 623のレジスタ F I F ORE Qを読み出してラ》ノチ 657に保持されたデータ Dを F I FOメモリ 621に転送する処理を行なう (ステップ S 765) 。レジスタ F I FORE Qを読み出すと、 F I FOメモリ

621の書込側のクロック端子に書込クロックが出力され、ラッチ 657に保持されたデータ Dが、 F I F Oメモリ 621の書込側ァドレスカウンタが示す番地に書き込まれる。と同時に F I FOメモリ 621内の書込側ァドレスカウンタの内容は、値 1だけィンクリメントされる。こうして 1パイ卜のデータを書き込むと、転送したデータ数を示す変数 Nを値 1だけィンクリメントし（ステップ S 7

70) 、変数 Nが転送しょうとするデータの総バイト数 Xと等しくなったか否かの判断を行なう（ステップ S 775)。従って、転送したデータのバイト数 Nがデータの総数 Xに一致するまで、上述したステッブ S 760ないし S 775の処理を籙り返す。

全データの転送が完了すると、 C PU510は、割込要求レジスタの一つ（A MD I NT 1 ) をセットし、データの転送が完了したことをマイクロプロセッサ 601側に通知し（ステップ S 780) 、 Γ N E X T J に抜けて本処理ルーチンを終了する。

一方、マイクロプロセッサ 601は、この割込要求 AMD I NT ίを受けて図 26にフローチヤ一トを示すデータ受信割込ルーチンを起動する。このルーチンを起動すると、マイクロプロセッサ 601は、まず F I F 0制御回路 623の F I F0読出レジスタ 655に属するレジス夕 RDRS Tを読み出して、 F I FO メモリ 621の読出側のァドレスカウンタをリセットする処理を行なう（ステ " ブ S 80ひ）。続いて、受信したデータ数をカウン卜するための変数 Mに値 0をセットする処理を行なう（ステップ S 805) 。

その後、 F I F 0読出レジスタ & 55に属するレジス夕 F I RC L Kを読み込む処理を行ない（ステップ S 810) 、読み取ったデータを RAM 6 1 1ないし 614の所定の領域に転送する処理を行なう（ステップ S 815) 。レジスタ F I RC LKを読み出すと、 F I F Oメモリ 62 1の読出側のクロック端子に読出クロックが出力され、その時の読出側アドレスカウンタの示す番地のデータ Dが' 読み出される。と同時に F I FOメモリ 82 1内の読出側アドレスカウンタの内容は、値 1だけインクリメントされる。

1パイトのデータを受信すると、変数 Mを値 1だけインクリメントし（ステツプ S 820) 、この変数 Mが転送するデータの総バイト数 Xに等しくなつか否かの判断を行なう（ステップ S 825 ) 。従って、受信したデータのバイト数 Mがデータの総数 Xに一致するまで、上述したステップ S 8 1 0ないし S 825の処理を繰り返す。

全データの受信が完了したと判断されると、マイクロプロセッサ 601は、データの読み込みの完了を示すコマンドをポーリング · コマンドレジスタ 643に書き込む処理を行なう（ステップ S 630 ) 。電子制御装置 50 1側の C P U 5 1 0は、このポーリング · コマンドレジスタ 643の内容を読み取ることで、 F I F 0制御回路 623によるデータ受信の完了を知ることができる。その後、マイク口プロセッサ 601は、「RNTJ に抜けて本処理ルーチンを終了する。以上説明した処理により、電子制御装置 50 1側からマイクロプロセッサ 60 1側に、大量のデータを効率よく転送することができる。転送されたデータは、データ転送制御部 603の RAM 6 1 1ないし 6 14の所定の領域に保存され、マイクロプロセッサ 60 1による処理を待つ。マイクロプロセッサ 601は、電子制御装置 50 1側から展開すべき印字データを総て受け取ると、 ROM606 ないし 609に記憶したプログラム起動し、 R AM61 1ないし 6 1 4の所定の領域に保存されたこの印字データを処理する。かかる処理により画像の展開がなされ、展開された結果は、 RAM 6 1 1ないし 6 14の所定の領域に画像データとして記憶される。

I . ダブルバンク制御回路 624の構成と働き

画像の展開が完了して得られた画像データは、次に電子制御装置 501側に転送され、その RAM51 2に記憶され、所定のタイミングでレーザエンジン 50 5により印刷されることになる。かかる画像データの転送を行なうのが、ダブルバンク制御回路 624である。ダブルバンク制御回路 624は、マイクロプロセッサ 601側から電子制御装置 50 1側に転送するものであり、 32バイト（1 6ワード）のデータを蓄えるパンクを 2セット備える。これを Aバンク， Bバンクと呼ぶが、両者はハードウェアとしては全く同一なので、 Aバンク側の構成例のみを図 27に示す。

この各バンクほ、そのアドレスおよびデータパスを、マイクロプロセッサ 60

1側からと電子制御装置 501側からとに切り換えられる構成になっており、図示するように、アドレスラインを選択するデータセレクタ 681， 682、 2個一組で用いられデータパス（ 16ビジト幅）を選択する 2組計 4個のオタタルラインバッファ 684ないし 687、 32バイト分の記憶容量を有する R AM 69

1, 692、その他の構成ゲートであるオアゲート 694， 695およびインバータ 696から構成されている。図 27では、 32パイト分の記憶容量を有するメモリチップを 2個用た構成としているが、単一のメモリチプの上位ァドレスを切り換えることで実現しても差し支えない。

データセレクタ 68は、電子制御装置 501側のアドレスバス C A Bの最下位 4ビット（AC 1ないし AC 4) と、マイクロプロセサ 601側のアドレスノ、 * ス AABの下位の 4ビット（A 2ないし A 5) とを選択して出力する構成となつており、アドレスバスの選択は、セレクト端子 Sに接接された信号 ADDMUX A (レジスタ AD D MUX Aのビット d 0) により行なわれる。データセレクタ 682は、アドレスバスの選択に合わせて、 RAM691 , 692のリード * ラィトの信号を切り換えるものであり、同じくセレクト端子 Sに接続された信号 A DDMUXAにより、いずれかの信号が RAM 691 , 692のチップセレクト端子 CE 1, 2、アウトプットイネ一ブル端子 0Eに接続されるかを切り換えている。

ォクタルラインバッファ 684, 685をデータバス DB 29に介装されたトライステートタイプのラインバッファであり、ゲート端子 1 G， 2 Gが口ウレべルとなったとき、マイクロプロセッサ 601側のデータバス DB 29と RAM6 91, 692のデータパスを接練し、マイクロプロセッサ 601側から RAM6 91， 692へのデータの書込が可能な状態とする。オタタルラインバッファ 6 84, 685のゲート端子 1 G, 2 Gには、信号 ZD PWR OAと信号 AD DM UXAとを入力とするオアゲート 694の出力が接続されている。信号/ DPW R0Aは、マイクロプロセッサ 60 1側が Aバンクにデータを書き込もうとするときロウレベルになる信号である。従って、 Aバンクへのデータの書込を行なうとして、予めレジスタ ADDMUXAのビット d Oを口ウレペルにしておけば、マイクロプロセッサ 60 1側から Aバンクへのデータの書込処理を行なうと、ォクタルラインバッファ 684, 685のゲートが開き、データバス DB 29に出力されたデータは、 RAM691 , 692のデータバスに出力され、これに書き込まれる。

一方、ォクタルラインバッファ 686， 687は、そのゲート端子 1 G, 2 G がロウレベルとなったとき、電子制御装置 50 1側のデータバス D B 68と R A M69 1 , 692のデータバスを接続し、 RAM69 1 , 692から電子制御装置 501へのデータの読出が可能な状態とする。ォクタルラインバッファ 686， 687のゲート端子 1 G, 2 Gには、信号/ D P 0 E 1 Aと信号 AD DMUX A をインパータ 696で反転した信号とを入力とするオアゲート 695の出力が接続されている。信号 ZD P 0 E 1 Aは、電子制御装置 50 1側が Aパンクのデータを読み取ろうとするときロウレベルになる信号である。従って、 Aバンクのデ一夕の読出を行なうとして、予めレジスタ ADDMUXAのビット d Oをハイレベルにしておけば、電子制御装置 501側から Aバンクに対する読出処理を行なうと、ォクタルラインバッファ 686, 687のゲートが開き、 RAM691 , 692のデータパスに出力されたデータは、データバス D B 68に出力される。かかるハードウヱァを前提として、マイクロプロセササ 601が行なう画像デ一夕の転送処理と電子制御装置 50 1の CPU 5 10が行なうその受け取り処理とを説明する。図 28は、マイクロプロセッサ 601が行なう画像データの転送開始処理ルーチンを示すフローチャートである。図示するように、マイクロプロセッサ 601は、画像データの転送に先立つて、ポーリング · コマンドレジスタ 643に転送開始のコマンドをセットする（ステップ S 850) 。

電子制御装置 50 1側の C P U 5 1 0は、このポーリング · コマンドレジスタ 643のコマンドを読み取って、図 29に示す応答処理ルーチンを実行する。即ち、電子制御装置 501は、レーザプリンタ 500が印刷可能な状態にあるか否かの判断を行ない（ステブ S 860)、印刷できる状態にあると判断した場合には、割込要求レジスタの一つ（AMD I NT 2) をセットし（ステップ S 86 5) 、 ΓΝΕ XT」に抜けて本ルーチンを—旦終了する。印刷できる状態にない場合には、これをカートリッジ 503のマイクロプロセッサ 601に通知する処理を行なう（ステップ S 870) 。印刷できない状態とは、例えばレーザェンジン 505がまだウォーミングアップされていない状態、紙づまりなどが生じた状態など、画像データの転送を受けても印刷できない場合を言う。

電子制御装置 501側からの割込要求信号 AMD I NT 2を受け付けると、マイク口プロセッサ 601は、図 30に示す画像データ転送割込処理ルーチンを起動する。この処理を起動すると、マイクロプロセッサ 60 1は、まずレジスタ A DDMUXAのビット d 0に値 1を書き込む処理を行なう（ステ 'ノブ S 900) 。このレジスタ ADDMUXAのビット d 0が値 1の場合には、図 27を用いて説明したように、 Aバンクを構成する RAM6.91， 692のデータバスはマイクロブ口セッサ 601側のデータバス D B 29側に接続され、電子制御装置 501 側からのアクセスはできない状態となる。

続て、マイクロプロセッサ 60 1は Aバンク D PWR 0 Aに 16ワード（3 2バイト）分のデータを転送する処理を行なう（ステップ S 902) 。 Aバンク DPWR0Aへのデータの書込処理を行なうと、図 27に示した信号/ D P WR 0 Aがロウレベルとなり、オタタルラインバッファ 6 & 4， 685を介してデータが RAM691, 692に書き込まれる。 16ワードのデータ転送が完了すると、マイクロプロセッサ 601はレジスタ ADDMUXAのビヅト d 0に値 1を害き込み（ステップ S 904) 、 Aバンクを構成する RAM 691， 692のデータバスを電子制御装置 501のデータバス D B 68に接続する。

その後、マイクロプロセッサ 601ほポーリング · コマンドレジスタ 643に Aパンクへの転送の完了を知らせるコマンドデータを書き込む処理を行なう（ステツブ S 906) 。以上で、 Aバンクへのデータの転送処理を完了し、マイクロプロセッサ 601は、引き耪き Bパンクにつて上述した処理と同一の処理を実行する（ステップ S 91 0 )。 Bバンクへのデータ転送が完了した場合には、マイク口プロセッサ 601はポーリング · コマンドレジスタ 643に、同様に転送が完了したことを知らせるコマンドデータを書き込む。こうしてカートリッジ 5 03側から A, Bバンク、計 32ワード（ 64バイト）のデータの転送が完了する。

以上説明したマイクロプロセッサ 60 1の処理に対して、電子制御装置 501 の C PU 51 0は、図 3 1に示す画像データ受け取り処理ルーチンを実行する。即ち、 C PU 5 1 0は、まずステータスレジスタ 645のビット d 3、即ちフラグ CMDRDを読み取り（ステップ S 920) 、これが値 0であるか否かの判断を行なう（ステップ S 925) 。マイクロプロセッサ 60 1側からポーリング · コマンドレジスタ 643にコマンドデータが書き込まれた場合、このフラグ CM D R Dは、値 0にセットされるので、この時、 C P U 51 0はポーリング · コマンドレジスタ 643のコマンドデー夕を読み取る（ステップ S 930) 。

読み取ったコマンドデータをチェックし、 Aバンクのデータ転送が完了したことを示すコマンドデータであるか否かの判断を行ない（ステップ S 935) 、違う場合には、その他の処理を実行する（ステップ S 940 ) 。ポーリング · コマンドレジスタ 643のコマンドデータが Aバンクのデータ転送の完了を示すものであった場合には、電子制御装置 50 1は Aバンク DPRAMA (図 15参照）の 1 6ヮードを読み込む処理を行ない（ステップ S 945) 、読み取ったデータを R AM51 2に転送する（ステップ S 950 ) 。

以上の処理により Aパンクの 1 6ワードのデータの読み取りが完了するので、マイクロプロセッサ 60 1から次の 16ヮードの転送を許可すぺく、電子制御装置 501は、割込要求レジス夕の一つ（AMD I NT2) をセットする。続いて、 Bバンクについて上述したステップ S 920ないし S 955の処理を実行する。即ち、 Bバンクに対するマイクロプロセッサ 60 1からのデ一タの転送が完了したことをポーリング · コマンドレジスタ 643のコマンドデータにより判断すると、 Bパンク D P R AM Bの 16ワードのデータを読み取り、これを RAM51 2に転送した後、割込要求レジスタの一つをセットして、マイクロプロセッサ 6 0 1に対して割込要求を立てるのである。

かかる割込要求を受けて、マイクロプロセッサ 601は図 30に示した割込処理ルーチンを再度実行することになるから、マイクロプロセッサ 60 1および C p U 510が両ルーチン（図 30，図 31) を実行することで、全画像データの転送が完了する。全画像データの転送後、新たな印字データを電子制御装置 50 1側から受け取らなければ、マイクロプロセッサ 601は、所定時間が経過すると、コントロールレジスタ 650のレジスタ C LKD I Vに値 1を書き込んで、自らの動作周波数を半分の 12. 5MHzに切り換え、消費電力ひいては発熱量を低铵する。

J . 画像データの印刷

—方、全画像データの転送を受けた電子制御装置 501は、既述したダブルバッファ回路 520およびレジスタ 517を用いてレーザエンジン 505と信号をやり取りしつつ、画像データによる印刷を行なう。電子制御装置 50 1とレーザエンジン 505との信号のやり取りを図 32に簡略に示した。この図を参照しつつ、印刷の概要について説明する。

カートリッジ 503から展開された後の画像データを受け取ると、電子制御装置 501は、レーザエンジン 505が印刷可能な状態か否かを問い合わせ、ゥォ一ミングァップなどが完了して印刷可能な状態にあると判断すると、図 32に示すブリント信号をレジスタ 517を介レてレーザエンジン 505に出力する。レ一ザエンジン 505は、この信号を受けて、直ちに用紙摁送用のモーダを起動する。これに同期して、感光ドラムの回転、帯電処理等が開始される。

印刷される用紙が感光ドラムに対して所定钜離だけ離間した位置に至ったとき、レーザエンジン 505は用紙の先端を検出し、信号 VRE Qをレジスタ 517を介して電子制御装置 501に出力する。電子制御装置 50 1はこの信号 VRE Q を受け取ると、所定時間、即ち感光ドラムがレーザビームによる潜像形成の開始される位置まで回転するのに必要とされる時間だけ待機してから、信号 VS YN Cをレジスタ 517を介して出力する。レーザエンジン 505はこの信号 VS Y NCを受けて、レーザビームの水平同期信号 ETS YNCをレジスタ 517を介して出力する。この信号 HSYNCは、 1ライン分の画像データの読み取り開始を指示する信号に相当するので、レーザエンジン 505は、この信号に同期して画像データをダブルバッファ回路 520の一方の RAM520Aもしくは 520B から読み取る。なお、トップマージンを形成する場合には、トップマージンに対応するライン数だけ、信号 V S YN Cを無視する制御が行なわれる。この制御はボトムマージンを形成する場合も同様である。

と同時に、 C PU51 0はこの信号をカウントしつつ、必要な画像データをダブルバッファ回路 520の RAM520Aもしくは RAM520 Bに転送する。レーザエンジン 505が用紙後端を検出してから所定時間が経過するか、水平同期信号のカンゥト値が予め用紙サイズに合わせて設定された値に等しくなるかすると、 C PU 5 1 0は、画像データのダブルバッファ回路 520への転送を終了する。以上の処理により、 1ページ分の画像データはレーザエンジン 505に転送され、用紙にその画像が印刷される。

K. 第 2実施例の効果

以上説明した第 2実施例によれば、第 1実施例と同様に、読出専用のデータパスを利用して、電子制御装置 50 1側からカートリッジ 503側にデータを転送することができるという効果を奏する。しかも、本実施例では、 A S I Cを用いているので、回路を小型化、簡略化することができる。更に、電子制御装置 50 1側からデータ転送制御部 603へのデータの転送を読出制御回路 620と F I F O制御回路 623の 2系統用意しているので、転送するデータの種別によりこれを使い分けて、効率よくデータ転送を行なうことができる。また、 1系統が故障したとき、他の系統でこれを補うこともできる。

本実施例では、電子制御装置 50 1はカートリッジ 503へのデータの転送の通知に割込を利用しているので、カートリッジ 503のマイクロプロセッサ 60 1は常時電子制御装置 50 1側の動作を監視する必要がなく、マイクロプロセヅサ 601を効率よく動作させることができる。

L. その他の実施例

以上 2つの実施例を挙げて本発明の具体的構成例について説明したが、本発明はこれらの実施例に何等限定されるものではない。読出専用のデータパス構造を持つ機器において、データを転送するその他の構成に関し、アドレスバスを通信回線として利用してデータを転送する構成（図 33，図 34，図 35)、転送するデータの各ビットをデータの読出信号によりセットすることでデータを転送する構成（図 36, 図 37) 、カウンタを用てデータを転送する構成（図 38，図 39)、外部から受け取る信号をそのまま再現することでデータを転送する構成（図 40) につて履に説明する。なお、説明の簡略化を図って、以下の説明では、第 2実施例の構成を前提とし、信号名などは同一のものを用いるが、これらのデータ転送の構成ほ、第 2実施例への適用に限定される訳ではない。

( 1 ) ァドレスバスを通信回線として利用する構成一その 1

図 33は、付加制御装置側のデータを受け取る部分の構成を示すブロック図である。この回路は、図示するように、アドレス信号 A 3ないし A20, アドレスストローブ信号 Z A B Sおよびカートリッジセレクト信号 ZCTRGS E Lに基づぃてこの回路が選択されたことを検出するデコーダ 1000、デコーダの出力信号とァドレス信号 A 1 , A2との各々の諭理積を取るをアンドゲ一ト 1 001 , 1002、これらのアンドゲート 1001, 1002をデータ入力としデコーダ 1000の出力をインバータ 1004により反転した信号をクロック信号 C L K とする 2つのシリアル · パラレル変換器（ S Z P変換器） 1005, .1006から構成されている。

3/卩変換器1005, 1006は、クロック信号 C LKが入力する度に、その入力端子 S inのデータを取り込むと共に、そのデータを出力 aないし hに 1ビットずつシフトしてパラレル出力に変換するものである。なお、 3 変換器1 005, 1006のクリア CL R端子にほ、マイクロブ口セッサ 60 1により出力されるクリア信号/ C LRが接続されており、データ転送に先だって、 SZP 変換器 1005， 1006の出力 aなし hは値 0にクリアされる。

この回路を用いてデータを転送する場合について説明する。この転送回路が割り付けてある先頭ァドレスを YYYYYOh とする。転送データの上位 8ビットはァドレス信号 A 2を介して、下位 8ビットはァドレス信号 A 1を介して転送される。即ち、転送する側（ここでは電子制御装置 501 ) は、転送しょうとするデータを下位のビットから「0」「 1」の信号に展開する。データの転送は上位パイトと下位バィトについて同時に行なうから、図 34に示すように、上位バイトについてはデータは D 8 から、下位バイ卜についてはデータ D 0 から、順に取り出し、その組合わせにより読出処理を行なうアドレスを決定する。即ち、上位バイトのビット Dd (d=8，9， ·'15)が値 0で下位パイトのビット D d-8 が値 0の場合には、アドレス YYYYYOh からデータを読み出す処理を行なうものとする c 電子制御装置 50 1側がアドレス YYYYY Oh からデータを読み出すと、ァドレス信号 A 2， A 1のいずれもロウレベルとなることから、アンドゲート 1 0 0 1， 1 002の出力、即ち S/P変換器 1 005， 1 006のデータ S inは口ウレベルとなり、データ 0が取り込まれる。同様に、上位バイトのビット Dd が値 0で下位バィトのビット D d- 8 が値 1の場合には、アドレス Y Y Y Y Y 2 h から、上位パイトのビット Dd が値 1で下位バイトのビット Dd-8 が値 0の場合には、アドレス YYYYY 4h をから、上位バイトのビット Dd ，下位バイトのビ V ト Dd-8 が共に値 1の場合には、アドレス YYYYY 6h から、各々データを読み出す処理を行なう。この結果、転送するデータのビット Dd ， Dd-8 に対応するデータが、それぞれ S/P変換器 1 005， 1006に取り込まれ、その出力 aないし hに展開される。

こうして全データの転送が完了した後、電子制御装置 50 1は、図示しない.割込要求信号をセットして、カートリッジ 503側のマイクロプロセッサ 60 1に転送の完了を伝える。マイクロプロセッサ 60 1は、データバス DB 29を介して SZP変換器 1 005, 1 006の出力を読み取り、その後、クリア信号 ZC LRをロウアクティブとして S/P変換器 1 005， 1 006をリセットする。以上の処理により電子制御装置 50 1側からカートリッジ 503側に 16ビットのデータを転送することができる。

この実施例では、転送しょうとするデータを、シリアルデータに変換してアドレス信号 A l， A2に反映させており、アドレス信号 A l， A2の信号線を通信回線のように利用している。この場合、データの読出サイクルをアドレススト口ーブ信号 ZAB Sが確立すればすぐに終了して良いため、データ転送に要する時間を短くすることができる。なお、転送に利用するアドレス信号のビット数は、 1でも良い。この場合には、転送に用いる回路構成を単純なものにすることができる。また、 3ビット以上として転送完了の時間を更に短くすることも可能である o

(2) ァドレスパスを通信回線として利用する構成一その 2

ァドレスバスを通信用の信号線とみなしてデータを転送するもう一つの構成を図 35に示す。この回路は、この回路が選択されたとき選択信号 ZC S 2を出力するデコーダ 1010、デコーダ 1010の選択信号/ C S 2とァドレス信号 A 2とから選択信号 ZC S Oを出力するオアゲート 101 1、同じく選択信号/ C S 2とァドレス信号 A 2のィンバーク 1013により反転された信号とァドレス信号 A 1とがロウレベルとなったとき選択信号 S 1を出力する 3入力のオアゲート 1012、選択信号/ C S Oをクロック C LKとしァドレス信号 A 1をデータ S inとして動作する 8ビットシフトレジスタ 1015、シフトレジスタ 10 15の出力 aないし hを選択信号/ C S 1により保持するラッチ 10 17、同じく選択信号/ C S 1により出力 Qがセットされる D型フリップフロップ 1018、シフトレジスタ 1015の aないし gとァドレス信号 A 1とを電子制御装置 50 1側のデータバス D B 68に出力するトライステートバッファ 1019から構成されている。なお、ラッチ 1017の出方 Q 0ないし Q 7は、マイクロプロセッサ 60 1のデータバス D B 29の下位バイト D 0ないし D 7に接続されている。

この回路では、転送される ίバイト（8ビット）のデータはビット DO から頫にシリアルデータに変換された後、アドレス信号 A 1にそのまま反映される。従つて、この回路が割り付けられた先頭アドレスを YYYYY Oh とすると、電子制御装置 50 1ほ、ビット Ddが値 0の場合には、アドレス Y Y YY Y0を読み出し、ビット Dd が値 1の場合には、アドレス YYYYY2を読み出すことになる。こうして 1バイト 8ビット分の各データに対応するいずれかのァドレスの読出が計&回行なわれると、 1バイト分のデータがシフトレジスタ 10 15の出力 aないし hにセヅトされた状態となる。そこで、電子制御装置 501からアドレス YYYYY4h を読み出す処理を行なうと、選択信号/ C S 1がロウァクティブとなり、シフトレジスタ 1ひ 15の出力がラッチ 1017にセタトされる。と同時に D型フリッププロップ 10 1 8の出力 Qがハイレベルにセットされ、その出力信号 I NTにより、マイクロプロセッサ 60 1に対して割込要求がかかる。かかる割込要求信号 I NTを受け付けたマイクロプロセッサ 601は、データパス DB 29を介してラッチ 10 1 7に保持されたデータを読み取ると共に、割込クリア/ I NTC LRを口ウレペルとしてプリッブプロップ 1 0 1 8をリセットする。以上の処理により、電子制御装置 50 1側からデータをマイクロプロセッサ 601に転送することができる。なお、本実施例では、データの転送は、読み取り処理により行なわれ、電子制御装置 50 1のデータバス D B 68には、トライステートバッファ 1 0 1 9を介して、シフトレジスタ 1 015の出力およびアドレス信号 A 1が出力されるので、 8ビ ' y ト目のデータ D7 を転送する際には、電子制御装置 50 1側から送信したデータを読み取ることができ、送信データを確認することができる。

以上説明した 2つの回路では、アドレス信号の時間的変化としてデータをシリアルに転送し、これをー且パラレルデータにハードウ Xァにより変換してからマイク口プロセッサ 601により読み取っている。これに対して、シリアルデータがのせられるアドレス信号線をトライステートバッファなどを介して直接マイク口プロセッサ 60 1の I ZOポートに入力し、その時間的変化を直接マイクロプ口セッサにより読み取る構成とすることも差しつかえない。この場合には、シリアル ·パラレル変換のためのハードウ -ァが必要なく、回路構成を簡略なものにすることができる。

(3) 転送するデータの各ビットをデータの読出信号によりセットすることでデータを転送する構成

図 36に示す回路は、この回路を選択した場合に選択信号を出力するデコーダ 1 020、アドレス信号 A 1ないし A3を入力としデコーダ 1020からの選択信号を受けてィネーブル状態となるデコーダ 1 021、デコーダ 1 021の各出力 Q 0ないし Q 7によりセットされる RSフリッププロップ（RS f /f ) 10 30ないし 1 037から構成されている。 RS f /f 1 030ないし 1037のリセット端子には、マイクロプロセッサ 60 1が所定ァドレスをアクセスすることで出力されるクリァ信号 ZC LRが接鎵され、 RS f Zf lひ 30ないし 10 37の出力は、マイクロプロセッサ 601のデータバス D B 29の下位バイト D 0なし D 7に接緩されてる。電子制御装置 501からのデータの転送に先だつて、マイクロプロセッサ 601は、クリア信号 ZC L Rを出カレ、 RS f/f 1030ないし 1037を総てリセット（出力 Q-0) しておく。

かかる構成において、電子制御装置 501側からデータを転送する際は、 1バィトのデータの各ビヅト Dd (d=0， 1, · "7)をチヱ *ノクし、値 1のビットについて、対応するアドレスのデータを読み取る処理を行なう。即ち、この回路の割り付けられた先頭ァドレスが YYYYYOh である場合、図 37に示すように、ビット Dd が値 1である場合に、そのビット Dd に対応するァドレス

(YY YY Y 0 + 2 X d)

を読み取る処理を行なう。この結杲、そのビット Dd は値 1にセットされる。ビット Dd が値 0の場合には、そのビットの対応するァドレスに対しては何も行なわない。

以上の処理を全ビットに対して行なうと、 RS f / f 1030ないし 1037 には、転送しょうとするデータの各ビットがセットされる。その後、電子制御装置 501側から図示しない割込要求信号を出力して、データの転送が完了したことをマイクロプロセッサ 601側に知らせれば、マイクロプロセッサ 601はこの R S f / f 1030なし 1037の出力が割り当てられたァドレスを読み取る。その後、マイクロプロセッサ 601はクリア信号/ C L Rを出力して R S f / f 1030ないし 1037をリセットする。こうしてデータの転送が行なわれる

かかる構成では、データの転送に必要とされるァドレスが 1ヮードで済むという利点がある。また、回路構成を比較的単純にすることができる。

(4) カウンタを用いてデータを転送する構成

図 38に示す回路は、この回路が選択されたとき選択信号を出力するデコーダ 1040、デコーダ 1040からの選択信号 C S 0によりカウント動作を行なうビットのカウンタ 1041、デコーダ 1040からのいま一つの選択信号 C S 1を反転してカウンタ 1 041のクリァ端子に入力するィンバータ 1 043から構成されている。なお、カウンタ 1 041の 8桁の出力 Q 0ないし Q 7は、トライステートバッファ 1 045を介して、マイクロプロセッサ 601のデータバス D B 29の下位バイト D 0ないし D 7に接蜣されている。

かかる構成において、電子制御装置 501側からマイクロプロセッサ 601にデータを転送する場合には、電子制御装置 50 1は、まず予め定めた所定アドレスを読み取る動作を行なって、デコーダ 1 040の選択信号 C S 1をハイレベルとし、この信号によりカウンタ 1 041をゼロクリアする。その後、転送しょうとするデータ Dに等しい数だけ、所定アドレスを読み取る処理を行なって、選択信号 C S 0を所定回数オン · オフする。この結果、カウンタ 1041は、この回数 Dをカウントし、その出力 Q0ないし Q7は、転送しょうとするデータ Dと等しくなる。電子制御装置 50 1が、図示しない割込要求信号によりマイクロプロセッサ 601にデータの転送が完了したことを通知する。割込要求信号を受けて，マイクロプロセッサ 60 1が、トライステートノ、♦ッファ 1 045の出力をイネ一ブルとして、このカウンタ 1 041の出力を読み取ることで、データの転送は完了する。

この実施例では、転送するデータが大きくなると転送に時間がかかることになるが、占有するアドレスが極めて小さくて済むという利点がある。この例では力ゥンタ 1 04 1のゼロクリアを、電子制御装置 501側から行なっているが、マイク口プロセッサ 601側からクリアする構成とすることもでき、この場合には、僅か 1番地を割り当てるだけて、データの転送が可能である。

(5 ) 制御信号を用いてデータ転送を行なう構成

なお、図 39に示すように、カウンタ 104 1のクロック信号に、カートリッジ 503が選択されたことを示すカートリッジ選択信号/ C TRGS E Lを用いることも可能である。この例では、カウンタ 1 041のクリアにァドレス信号を利用しているが、カウンタのクリアをマイクロプロセッサ 601側から行なうものとし、データの転送の開始と終了とを割込要求信号により伝達するものとすれば、ァドレスの指定なしにデータを転送することも可能である。上述した 2つの回路では、 8桁のカウンタを用いたが、更に多桁のカウンタを用いれば、一度に 8ビット以上のデータを転送することも可能である。もとより 8ビト未満を単位としてデータの転送を行なっても差し支えない。

( 6 ) 外部から受け取る信号をそのまま再現することでデータを転送する構成図 4 0に示す回路は、レーザプリンタ 5 0 0がワークステーシ s ン 5 0 7から受け取る信号が、セント口 -タス社準拠のパラレル信号である場合、その信号のィメージをそのままカートリッジ 5 0 3に伝えることでデータの転送を行なうものである。図； 0には、左側に電子制御装置 5 0 1のインタフ-一スであるラインバッファ 5 1 5の一部を示し、右側にカートリヅジ 5 0 3側のデータ転送にかかわる部分を示す。ラインバッファ 5 1 5としては、選択信号 C S 0によりアドレス信号 A 1ないし A 9をカートリツジ 5 0 3側に出力するラインバッファ 1 0 5 1 と、同じく選択信号 C Sによ？）カートリッジ 5 0 3側からのデータバスの出力を電子制御装置 5 0 1内部に取り込むトライステートバッファ 1 0 5 2とを示した。

カートリッジ 5 0 3側の回路は、電子制御装置 5 0 1からのァドレス信号 A 2 ないし A 9をデータ D 0ない D 7として保持するラツチ 1 0 6 1、電子制御装置 5 0 1からのアドレス信号 A 1をストロープ信号 S T Bとしてラッチ 1 0 6 1 のクロック C L Kに出力するィンバータ 1 0 6 3、このクロック信号により出力 Qをセヅトする D型フリップフロップ 1 0 6 5、マイクロプロセッサ 6 0 1のデータパス D B 2 9のデータ D 5ないし D 7を選択信号 C S 2により保持するラッチ 1 0 6 7から構成されている。

なお、ラッチ 1 0 6 1 のアウトプットイネ一ブル端子 0 Eには、マイクロプロセヅサ 6 0 1が所定のァドレスをアクセスすることで生成される選択信号 C S 1 が接続されており、ラッチ 1 0 6 1の出力がデータバス D B 2 9の下位パイト D 0ないし D 7にそのまま接続されてる。従って、マイクロプロセッサ 6 0 1はこのアドレスをアクセスすることで、ラッチ 1 0 6 1に保持されたデータを、読み取ることができる。また、 D型フリップフロップ 1 0 6 5の出力 Qほ、マイク口プロセッサ 6 0 1に対する割込要求信号 I N Tとなっており、同時にこれは信 6S

号 B U S Yとして、電子制御装置 501側からは、カートリヅジ 503側からのデータのビット D 0として読み取り可能である。

以上説明した回路を用いてデータを転送する場合、電子制御装置 501は、予めビット D Oを読み取って信号 B U SYがアクティブハイでないことを確認した後、ワークステーション 507からセント口-クス社準拠のインタフェースにより送られるデータを、データのみならず、ストローブ信号 S T Bもそのままアドレス信号 A2ないし A9およびアドレス信号 A 1に反映させて出力する。

出力されたアドレス信号がラッチ 1 061に保持されると、マイクロプロセッサ 60 1に対する割込要求信号 I N Tがアクティブとなるが、この信号はそのまま電子制御装置 50 1に対する信号 B U S Yとなるから、電子制御装置 50 1は、ワークステージ 3 ン 507とのインタフ -一ス部の信号 B USYもそのままハイレベル（ビジィー状態）に保つ。割込要求信号 I NTを受けたマイクロプロセッサ 60 1は、ラッチ 106 1の出力を読み取り、クリア信号/ C L Rを出力する。この結果、 D型フリップフロップ 1 065はリセットされ、信号 B U S Yはロウレベルに反転する。これを読み取つて電子制御装置 50 1はワークステーション 507とのィンタフヱース部における信号 BU SYをロウレベルに反転する。この信号を監視しているワークステージ a ン 507は、信号 BUS Yがロウレベルに反転したことから、レーザプリンタ 500が信号を受け取つたと判断して次のデータを出力する。この繰り返しにより、ワークステーション 507が出力する印字データをカートリッジ 503に転送することができる。

なお、選択信号 p S 2をアクティブとする時、データバス DB 29のビヅト D 5ないし D 7に所定のデータを出力することで、セント口 -クス社準拠のィンタフ -ースにおける信号/ AC K, /ERR, /PEも制御可能である。

以上説明したこの実施例では、ワークステーション 507とのインタフヱースをそのまま再現してカートリッジ 503側に伝えているので、電子制御装置 50 1のデータ転送に関する処理が簡略化されるという利点がある。また、カートリッジ 503は印字データを転送してくる外部機器、ここではワークステーション 507と直接データをやり取りしている形になるので、ェラーの発生時などの対処も容易となる。なお、ここではセント口-タス社準拠のインタフヱースを例に取ったが、 R S— 2 3 2 Cあるいは R S— 4 2 2 Cのインタフヱースゃアツブル T a l k (アツブル社の商檨）等のィンタフヱースを用いて同様の構成をとることも可能である。

M. その他

以上、本発明をプリンタに適用した実施例について説明したが、本発明は、ブリンタへの適用にに限るものではなく、例えばワープロやパーソナルコンピュータ、あるいはワークステーシ 3ンなどにも適用することができる。近年、こうしたコンピュータ関連機器は、拡張スロットはもとより、 I Cカードといったカートリッジタイプの拡張装置が取付け可能となっていることが多い。こうした拡張スロットゃ I Cカードなどを傭えたワープロ、パーソナルコンピュータ等では、ここに本発明の付加制御装置を装着し、本体側のプロセッサの処理を、モニタコマンドなどで付加制御装置に内蔵したメモリに記億した処理に移し、付加制御裝置に傭えられたプロセッサと共に情報を処理するものとすれば、情報処理機能の向上，追加あるいは変更を実現することが容易である。更に、制御を付加制御装置側に移してしまえば、処理の内容はいかようにも変更することができるから、既に販売した機器の機能の変更や向上、ワープロなど各種専用機におけるソフトのバージョンァップなどを実現することができる。

このように、本発明は、プロセッサを用いたあらゆる装置、例えば車載の電装品、ファクシミリ、電話、電子手帳、電子楽器、電子カメラ、翻訳器、ハンディコピー、キャシュデイスペンザ、リモコン装置、電卓など、コネクタにより付加制御装置が接耪可能なあらゆる情報処理装 fiに適用可能である。こうした情報処理装置では、本体側のプロセッザが付加制御装置を認識してその処理を付加制御装置側に用意したァドレスに移行する機能を備えていれば、既存の電子装置においても、本発明の付加制御装置および情報処理装置を実現することは容易である。かかる機能を傲えていない場合でも、本体側プロセッサを付加制御装置に記億した処理に移行させる手法は種々考えられる。

6 8 0 0 0系のプロセッサほ、データを所定のァドレスから読み込む処理を行なう際、データパス上のデータが確立しているか否かをデータを出力する機器 (スレーブ）がプロセッサに応答する信号 D T A C Kにより判断している。そこで、本体側のプロセッサが本体側に備える R O Mに記億した処理を実行中に、絶対番地へのジャンプ命令を実行しようとしたとき、絶対番地へのジヤンプ命令の実行であることを付加制御装置側でィンストラクシ 3 ンを解析して検出しておき，本体側の本来の R O Mがデータバスにジャンブ先の絶対番地を出力するタイミングより先に、付加制御装置側に内蔵した R O Mの実行ァドレスをデータパスに出力すると共に信号 D T A C Kを本体側プロセッサに返し、強制的に付加制御装置内の所定アドレス以降に処理を移行させる構成が取り得る。一旦、処理が付加制御装置側の R O Mに移ってしまえば、その後の処理はいかようにも構成することができる。

この例では、本体側のプロセサが絶対ァドレスへのジヤンプ命令を実行することを前提としているが、ジャンプ命令そのものも本体側の R O Mから読出していることに着目し、電源投入後最初に R O Mからインストラクシ ₃ ンを読出すとき、該インストラクシ ₃ ンの読出より先に、付加制御装置側からジャンプ命令に相当するコードをデータバスに載せると共に信号 D T A C Kを返す構成とすることも可能である。これらの手法では、信号 D T A C Kの競合という問題を生じる恐れはあるが、バスのタイミングを細かく解析すれば、実現可能である。

また、以上説明した実施例では、付加制御装置は筐体内にブリント基板を収納し単体で取り扱い可能なカートリジとして構成したが、拡張ス口ットに装着される基板単体の構成としても差しつかえない。また、複数のコネクタを占有してひとつの付加制御装置を実現するものであっても差しつかえない。更に、筐体自体をプリント基板として構成したものも、本発明の一態様として実現可能である。本発明は以上の実施例に何等限定されるものではなく、例えば、アウトラインフォントを内蔵したカートリツジにおいてプリンタ本体から文字のポイント数等のデータを受け取りその文字の指定ボイント数のビットイメージを生成してプリンタ本体に転送する構成、電子装置から受け取ったデータを付加制御装置で特に複雑な処理をすることなく単に記億したり表示したりする構成、あるいはプリンタ本体がィンクジ； ^ ットプリンタである構成など、本発明の要旨を逸脱しない範囲内において、種々なる態様で実施し得ることは勿論である。 [産業上の利用可能性】

本発明は、プロセッサを用いたあらゆる装置、例えばプリンタ、車載の電装品，ファクシミリ、電話、電子手帳、電子楽器、電子カメラ、翻訳器、ハンディコビ一、キャッシュデイスペンザ、リモコン装置、電卓など、コネクタにより付加制御装置が接続可能なあらゆる情報処理装置に適用可能である。

Claims

請求の範囲

1 . 論理演算可能な第 1 のプロセッサ、該プロセッサが実行する処理を記憶した第 1の記憶手段、および該第 1のプロセッサの少なくともァドレス信号線が接続されたコネクタを備えた電子装置と、

前記コネクタに接続される付加制御装置と

からなる情報処理装置であつて、

前記電子装置は、前記付加制御装置側に転送するデータをァドレス信号に反映させ、該アドレス信号を前記コネクタを介して出力するアドレス出力手段を備え, 前記付加制御装置には、前記電子装置から出力されたァドレス信号から該アドレス信号に反映されたデータを取り出すデータ取出手段とを備えた

情報処理装置。

2 . 請求の範囲第 1項記載の情報処理装置であって、

付加制御装置には、電子装置の第 1 のプロセッサとは別個の処理を実行する第 2のプロセッサと、該第 2のプロセヅサが実行する処理手順を記億した第 2の記憶手段とを備え、

前記第 2のプロセッサが、情報の処理の少なくとも一部を行なう情報処理装置。

3 . 請求の範囲第 1項もしくは第 2項記載の情報処理装置であって、電子装置のァドレス出力手段は、転送するデータをァドレスの一^として含ませるアドレス · データ合成手段を備え、

付加制御装置のデータ取出手段は、

アドレスと相関を有するデータを予め記億する相関データ記億手段と、前記アドレス信号を受け取ったとき、該ァドレス信号に対応して前記データ記憶手段から読み出されるデータを取り込むデータ取込手段とを備えた

情報処理装置。

4 . 請求の範囲第 1項もしくは第 2項記載の情報処理装置であって、電子装置のァドレス出力手段は、転送するデータをァドレスの一部として含ませるアドレス · データ合成手段を備え、

付加制御装置のデータ取出手段は、前記ァドレス出力手段が出力したアドレスの少なくとも一部を、データとして保持するデータ保持手段を備えた情報処理装置。

5 . 請求の範囲第 1項もしくは第 2項記載の情報処理装置であつて、電子装置のァドレス出力手段は、転送するデータをァドレス信号の時間的変化に反映させるァドレス変化手段を備え、

付加制御装置のデータ取出手段は、

前記ァドレス出力手段が出力したァドレス信号の時間的変化を読み取る読取手段と、

該読み取った時間的変化から前記データを復元するデータ復元手段とを備えた情報処理装置。

6 . 請求の範囲第 5項記載の情報処理装置であって、

電子装置のァドレス出力手段に設けられたァドレス変化手段は、ァドレス信号の少なくとも一つを、所定の送信プロトコルに従い、転送するデータに対応した通信データに変換する手段であり、

付加制御装置のデータ取出手段のデータ復元手段は、前記送信プロトコルに対応する受信ブロトコルに従って、前記ァドレス信号からデータを再現する手段である

情報処理装置。

7 . 請求の範囲第 1項もしくは第 2項 β載の情報処理装置であって、電子装置のァドレス出力手段は、転送するデータに対応して決定されるァドレス信号を出力する手段であり、

付加制御装置のデータ取出手段ほ、

前記ァドレス出力手段が出力するァドレス信号により状態が変化し、該変化後の状態を保持する状態記億手段を、少なくとも前記転送するデータを弁別可能な数だけ備え、

所定のタイミングで、前記状態記憶手段の状態を読み取ることで、前記データを復元する手段を有する

情報処理装置。

8 . 請求の範囲第 1項もしくは第 2項記載の情報処理装置であって、電子装置のアドレス出力手段は、転送するデータに対応した数だけ所定のアドレス信号を出力する手段であり、

付加制御装置のデータ取出手段は、

前記ァドレス出力手段が出力するァドレス信号により状態が漸次変化する状態記憶手段と、

所定のタイミングで該状態記億手段の状態を読み取ることで、前記データを復元する手段とを備えた

情報処理装置。

9 . 論理演算可能な第 1のプロセッサ、該プロセッサが実行する処理を記億した第 1の記憶手段、および該第 1 のプロセッサの少なくとも制御信号線が接続されたコネクタを備えた電子装置と、

前記コネクタに接続され、前記電子装置が該コネクタを介して出力する制御信号により動作する付加制御装置と

からなる情報処理装置であって、

前記電子装置は、前記付加制御装置側に転送するデータを前記制御信号に反映させ、該制御信号を前記コネクタを介して出力する制御信号出力手段を備え、前記付加制御装置は、前記電子装置から出力された制御信号から該制御信号に反映されたデータを取り出すデータ取出手段を備えた

情報処理装置。

1 0 . 外部の機器から処理すべきデータを受け取るデータ受取手段、論理演算可能な第 1 のプロセッサ、該プロセッサが実行する処理を記億した第 1 の記憶手段、および該第 1のプロセッサの少なくともァドレス信号線が接続されたコネクタを備えた電子装置と、

前記コネクタに接続される付加制御装置と

からなる情報処理装置であつて、

前記電子装置は、前記外部の機器からのデータの受取状況に対応した状態をそのまま前記コネクタに出力されたァドレス信号に反映させる手段を備え、前記付加制御装置は、前記電子装置から出力されたアドレス信号を、外部の機器からのデータとして読み取る手段を備えた

情報処理装置。

1 1 . 請求の範囲第 1項もしくは第 2項記載の情報処理装置であつて、付加制御装置には、電子装置の第 1のプロセッサが実行する処理手順であって' 該電子装置のァドレス出力手段に相当する処理手順を記憶した第 3の記億手段を備えた情報処理装置。

1 2. 請求の範囲第 2項記載の情報処理装置であって、

付加制御装置は、少なくとも第 2のプロセッザが実装されたプリント基板を備え、該プリント基板を収納する筐体を有し、単体で取扱い可能なカートリッジとして構成された情報処理装置。

1 3 . 第 2のプロセッサは、付加制御装置が電子装置に装着された状態で放熱に有利な位置に設けられた請求の範囲第 1 2項記載の情報処理装置。

1 4. 請求の範囲第 1項ないし 1 3に記載の情報処理装置であって、付加制御装置は、データ取出手段が取り出したデータを処理し、該処理された後のデータを電子装置に出力するデータ出力手段を備えた情報処理装 B。

1 5 . 論理演算可能な第 1のプロセッサ、詨プロセッサが実行する処理を記憶した第 1 の記億手段、および該第 1のプロセッサの少なくともァドレス信号線が接鑌されたコネクタを傭えた電子装置に、該コネクタを介して接続される付加制御装置であって、

前記電子装置が、前記付加制御装置側に転送するデータが少なくとも一部に反映されたァドレス信号を前記コネクタを介して出力したとき、該出力されたアドレス信号から前記データを取り出するデータ取出手段を備えた付加制御装置。

1 6 . 請求の範囲第 1 5項記載の付加制御装置であって、

電子装置の第 1のプロセッサとほ別個の処理を実行する第 2のプロセッサと、該第 2のプロセッサが実行する処理手頫を記億した第 2の記憶手段とを備え、前記第 2のプロセッサが、情報の処理の少なくとも一部を行なう付加制御装置。

1 7 . 請求の範囲第 1 5項もしくは第 1 6項記載の付加制御装置であって、付加制御装置のデータ取出手段は、

アドレスと相閼を有するデータを予め記憧する相関データ記憶手段と、電子装置が転送しょうとするデータをアドレスの一部に含ませて出カレたァドレス信号を前記記億手段に与えるァドレス付与手段と、該アドレスの付与により前記データ記億手段から読み出されるデータを取り込むデータ取込手段と

を備えた付加制御装置。

1 8 . 請求の範囲第 1 5項もしくは第 1 6項記載の付加制御装置であって、データ取出手段は、

電子装置が転送するデータをァドレスの一部として出力したァドレス信号の少なくとも一部を、データとして保持するデータ保持手段を備えた付加制御装置。

1 9 . 請求の範囲第 1 5項もしくは第 1 6項記載の付加制御装置であつて、データ取出手段は、

電子装置が転送するデータをァドレス信号の時間的変化に反映させて出力したアドレス信号から、該時間的変化を読み取る読取手段と、

該読み取った時間的変化から前記データを復元するデータ復元手段とを備える付加制御装置。

2 0 . 請求の範囲第 1 9項記載の付加制御装匱であって、

データ取出手段のデータ復元手段は、

電子装置が、所定の送信プロトコルに従い、転送するデータに対応した通信データに変換したァドレス信号の少なくとも一つを、該送信ブロトコルに対応する受信プロトコルに従って読み取る手段と、

該読み取ったアドレス信号から、前記データを再現する手段と

からなる付加制御装置。

2 1 . 請求の範囲第 1 5項もしくは第 1 6項記載の付加制御装置であって、データ取出手段は、

電子装置が、転送するデータに対応して決定して出力したァドレス信号により状態が変化し、該変化後の状態を保持する状態記憶手段を、少なくとも前記転送するデータを弁別可能な数だけ備え、

所定のタイミングで、前記状態記億手段の状態を読み取ることで、前記データを復元する手段を有する付加制御装置。

2 2 . 請求の範囲第 1 5項もしくは第 1 6項記載の付加制御装置であって、付加制御装置のデータ取出手段は、電子装置が、転送するデータに対応した数だけ出カレた所定のァドレス信号により状態が靳次変化する状態記憧手段と、

所定のタイミングで該状態記憧手段の状態を読み取ることで、前記データを復元する手段とを備えた付加制御装置。

2 3 . 論理演算可能な第 1のプロセッサ、該プロセッサが実行する処理を E億した第 1 の記億手段、および該第 1のプロセッサの少なくとも制御信号線が接耪されたコネクタを傭えた電子装置に、該コネクタを介して接続される付加制御装置であって、

前記電子装置が、前記付加制御装置側に転送するデータを反映させて出力した制御信号から、該制御信号に反映されたデーダを取り出すデータ取出手段を備えた付加制御装置。

2 4. 外部の機器から処理すべきデータを受け取るデータ受取手段、論理演算可能な第 1のプロセッサ、該プロセッサが実行する処理を記億した第 1の記億手段、および該第 1のプロセッサの少なく.ともァドレス信号線が接続されたコネクタを傭えた電子装置に、該コネクタを介して接続された付加制御装置であつて、

前記電子装置が、前記外部の機器からのデータの受取状況に対応した状態をそのまま反映させて、前記コネクタに出力したアドレス信号を、外部の機器からのデータとして読み取る手段を傭えた付加制御装置。

2 5. 請求の範囲第 1 5項もしくほ第 1 6項記載の付加制御装置であって、電子装置の第 1のプロセッサが実行する処理手頫であって、転送するデータを少なくとも一部に反映したァドレス信号を出力する処理手頫を記憶した第 3の記億手段を備えた付加制御装置。

2 6. 請求の範囲第 ί 5項記載の付加制御装 Sであって、

少なくとも第 2のプロセッサが実装されたプリント基板を備え、該ブリント基板を収納する筐体を有し、単体で取扱い可能なカートリッジとして構成された付加制御装置。

2 7. 第 2のプロセッサは、付加制御装置が電子装置に装着された状態で放熱に有利な位置に設けられた請求の範囲第 2 6項記載の付加制御装 Β。

2 8 . 請求の範囲第 1 5項ないし第 2 7項に記載の付加制御装置であつて，データ取出手段が取り出したデータを処理し、該処理された後のデータを電子装置に出力するデータ出力手段を備えた付加制御装置。

2 9 . 請求の範囲第 1項記載の情報処理装 Sであって、

電子装置は、文字，図形，色彩の少なくとも一つの表示を行なう表示手段を備え、

付加制御装置は、電子装置から転送されたデータに基づいて前記装置に表示する画像データ生成する画像データ生成手段を備えた

情報処理装置。

3 0 . 電子装置は、印字データを受け取つてこれを印刷するプリンタである請求の範囲第 2 9項記載の情報処理装置

3 1 . 請求の範囲第 1 5項記載の付加制御装置であって、

電子装置から受け取ったデータに基づいて、画像データを展開する画像データ展開手段を備えた付加制御装置。

3 2 . 論理演算可能な第 1 のプロセッサ、該プロセッサが実行する処理を記憶した第 1 の記憶手段、および該第 1 のプロセッサの少なくともアドレス信号線が接続されたコネクタを備えた電子装置と、該コネクタに接続される付加制御装置とが共働して行なう情報処理方法であって、

前記電子装置側では、前記付加制御装置側に転送するデータをァドレス信号に反映させ、このアドレス信号を、前記コネクタを介して出力し、

前記付加制御装置側では、前記コネクタを介して受け取ったァドレス信号から該アドレス信号に反映されたデータを取り出すと共に、

該取り出したデータに基づいて、情報の処理を行なう情報処理方法。