WO1993008596A1 - Method for fabrication of semiconductor device - Google Patents

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WO1993008596A1
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layer
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etching
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Shoji Miura
Takayuki Sugisaka
Atsushi Komura
Toshio Sakakibara
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Nippondenso Co., Ltd.
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    • Y10S438/977—Thinning or removal of substrate

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and particularly to a method suitable for use in forming a deep groove in a silicon substrate to perform isolation between elements.
  • Japanese Patent Application Laid-Open No. 61-58952 discloses a method of manufacturing a semiconductor device in which an isolation groove is formed in a bonded SOI (Silicon On Insulator) substrate to perform element isolation.
  • a silicon substrate 40 having an insulating film 41 formed on the surface as shown in FIG. 36 (A) and another silicon substrate 42 as shown in FIG. 36 (B) are attached.
  • An SOI substrate is obtained by bonding via the insulating film 41, and as shown in FIG. 36 (C), the trench is separated from the main surface of the SOI substrate to the insulating film 41 in the substrate.
  • an insulating film 44 is formed on the surface of the S0I substrate including the inner wall surface of the separation groove 43 by thermal oxidation or the like, and a polycrystalline silicon is formed as shown in FIG. 36 (D).
  • the insulating film 44 and the polycrystalline silicon 45 protruding from the separation groove 43 on the surface of the substrate are removed, as shown in Fig. 36 (E).
  • each element region 46 is electrically separated completely from the substrate 40 or between the elements by an insulator.
  • the trench isolation groove for example, as disclosed in page 66 of the document “Ultra-Fast Silicon Bipolar Technology”, a part of the main surface of the silicon substrate is partially filled. It is known to form a thick field oxide film and then form an isolation groove for element isolation. You. This method will be described below.
  • a partially thickened field oxide film 32, a silicon nitride film 33, and a silicon oxide film 34 as a mask are formed in this order on the main surface of the silicon substrate 31. Then, in the thin region of the field oxide film, the field oxide film 32, the silicon nitride film 33, and the silicon oxide film 34 are selectively etched to form an opening. The silicon substrate 31 is etched to form a separation groove 35. Then, the silicon oxide film 34 serving as a mask is removed by etching, an insulating film 36 is formed on the inner wall surface of the separation groove 35, and polysilicon 37 is filled in the separation groove 35. I do.
  • the polycrystalline silicon 37 when the polycrystalline silicon 37 is filled, the polycrystalline silicon 37 deposited on the silicon nitride film 3.3 is etched back, and after the silicon nitride film 33 is removed by etching.
  • the silicon substrate 31 By forming an oxide film 38 on top of the polycrystalline silicon 37 in the separation groove (see FIG. 38), the silicon substrate 31 is electrically completed by the separation groove 35 and the insulating film 36. Is to be separated.
  • the oxide film 41 for inter-substrate isolation in the S 0 I substrate has the same etching ratio as the oxide film for the mask, the oxide film as the mask is formed immediately after the formation of the isolation groove. At the same time, if an attempt is made to remove it by etching, the insulating film in the substrate will also be etched.
  • the present invention has been made in view of the above circumstances,
  • the first object of the present invention is to provide a method of manufacturing a semiconductor device capable of preventing a local decrease in withstand voltage in a separation groove portion by preventing etching of an insulating film for separating a substrate exposed in the separation groove. Aim.
  • the formation of the separation groove in the thin portion of the field oxide film prevents the deterioration of the flatness of the substrate surface, which is a concern when the separation groove is formed in the thick portion of the field oxide film. That's why. If a separation groove is formed in a thick portion of the field oxide film, the end surface of the field oxide film is largely exposed by the separation groove, and when the silicon oxide film for a mask is removed by etching, the field oxide film is also formed. Etching results in large constrictions, deteriorating the flatness of the substrate surface. If the flatness of the substrate surface deteriorates, problems such as polysilicon wiring formed on the surface, disconnection of A1 wiring, and short-circuiting will occur. Therefore, if the separation groove is formed in the thin portion of the field oxide film, even if the field oxide film is etched, the deterioration of the flatness of the substrate surface does not cause much problem.
  • the present invention does not deteriorate the flatness of the substrate surface even if an isolation groove is formed in a thick portion of the field oxide film, and reduces the size of the semiconductor device to an unnecessary size.
  • the second purpose is to prevent the increase in size.
  • the trench isolation groove is generally formed by etching a silicon substrate by R.I.E. (Reactive Ion Etching) processing.
  • R.I.E. Reactive Ion Etching
  • a high frequency is applied to the electrode on which the silicon substrate is mounted to generate an anode drop voltage (bias voltage), and the fluorine-based source gas is bleached.
  • the ion-radicals which are active particles generated by the plasma discharge, collide with and react with the silicon substrate to etch them.
  • This R.I.E.E process involves a physical etching mechanism and involves a silicon substrate. As a result, crystal defects due to etching damage occur on the inner wall surface of the trench isolation trench and on the surface of the silicon substrate surrounding the trench isolation trench, causing current leakage.
  • the cerebral oxidation process is a process of forming an oxide film reaching the inner wall surface of the isolation trench to a depth where a crystal defect exists, and removing the oxide film by etching to remove the crystal defect.
  • the C.D.E treatment is a treatment in which a portion having a crystal defect is removed only by a chemical etching mechanism with low aggressiveness by radicals of a source gas activated by plasma discharge. Disclosure of the invention
  • an oxide film serving as a mask is formed by filling an isolation trench with polycrystalline silicon and then removing the excess poly oxide that protrudes from the isolation trench on the substrate surface. Etch removal is performed after removal of crystalline silicon.
  • a mask layer is deposited on the main surface of the semiconductor substrate, an opening exposing a predetermined portion of the semiconductor substrate main surface is formed in the mask layer, and the mask layer is used as a mask, Forming a groove by etching the semiconductor substrate through the opening; forming an insulating coating on an inner wall surface of the groove; filling a filler into the groove through the opening; Removing the filler material deposited on the surface of the layer to expose the mask layer on the surface, and then removing the mask layer.
  • the removal of the mask layer for forming the groove is performed after the filling of the groove with the filler material and the removal of the extra filler material protruding from the groove on the surface, so that the SOI region is removed.
  • the present invention is applied when measuring the insulation separation, it is possible to prevent the etching of the insulating film for separating the substrates exposed in the separation groove during the above-mentioned process, and to locally reduce the withstand voltage in the separation groove portion. Can be prevented.
  • the present invention provides a method of forming an etching suppressing film in advance under a layer which is a mask when forming a groove, and forming the etching suppressing film and the groove in advance.
  • the mask layer is removed in a state of contact with the filler filled therein.
  • a first layer (a layer serving as an etching suppressing film) and a second layer (a layer used as a mask for forming a groove) are sequentially deposited on the main surface of the semiconductor substrate, and An opening exposing a predetermined portion is formed in the first and second layers, a groove is formed by etching the semiconductor substrate through the opening using the second layer as a mask, and forming a groove.
  • a filler is filled in the groove through the opening to a position where the upper end thereof is equal to or higher than the position of the first layer, and the filler and the first layer are used as etching stoppers in the second groove. It features removing two layers,
  • the first and second layers are sequentially formed on the main surface of the substrate, and the height of the filler filling the groove is equal to or higher than the position of the first layer. Control so that '' Therefore, when the second layer, which was used as a mask when forming the groove, is etched away, the filler and the first layer prevent the etching from proceeding to a lower layer side, such as the surface of a semiconductor substrate. There is no step in the groove due to the etching of the field oxide film or the like formed in the step.
  • the present invention even if an isolation groove is formed in a thick portion of a field oxide film, the flatness of the substrate surface is not impaired, and an unnecessary size of a semiconductor device which has conventionally been caused in consideration of a mask shift is provided. Enlargement can also be prevented.
  • FIGS. 1 to 13 are cross-sectional views for sequentially explaining manufacturing steps of an SOI substrate to which the manufacturing method of the first embodiment of the present invention is applied
  • FIGS. 14 to 17 are manufacturing steps of the second embodiment of the present invention.
  • FIG. 18 is a cross-sectional view for sequentially explaining the manufacturing process of the S 0 I substrate to which the method is applied
  • FIG. 18 is a view showing the result of measuring the defect density after the formation of the separation groove
  • FIGS. FIG. 32 is a cross-sectional view for sequentially explaining the manufacturing process of the S 0 I substrate to which the manufacturing method of the embodiment is applied.
  • 36 (A) to 36 (E) are cross-sectional views for sequentially explaining the manufacturing process of the conventional 'S0I substrate
  • FIGS. 37 and 38 are conventional cross-sectional views.
  • FIG. 4 is a cross-sectional view illustrating formation of a wrench groove.
  • a P-type first single-crystal silicon substrate 1 After one main surface of a P-type first single-crystal silicon substrate 1 is mirror-polished, thermal oxidation is performed to form an insulating film 2 having a predetermined thickness. Then, a second single-crystal silicon substrate 3 having a mirror-polished main surface is brought into close contact with the insulating film 2 side of the surface of the first silicon substrate 1 in a sufficiently clean atmosphere, and heated. Insulate the insulating film 2 between the silicon substrates 1 and 3 Joins the body. As a result, an SOI substrate formed by bonding the second silicon substrate 3 to the first silicon substrate 1 via the insulating film 2 is produced (see FIG. 1).
  • reference numeral 4 denotes an N-type high-concentration impurity (Sb) layer formed by doping from the surface of the second N- type silicon substrate 3 before the junction is formed.
  • a pad oxide film 8a is formed on the surface on the side of the second silicon substrate 3 by thermal oxidation, and further a Si 3 N 4 film 9 as a first insulating layer and a first insulating film are formed on the surface.
  • the SiO 2 film 10 as a layer is sequentially deposited by the CVD method, and an annealing process at 100 0 is performed to densify the SiO 2 film 10. Subsequently, by depositing a registry (not shown), subjected to R. I.
  • FIG. 2 shows a state after the registration is separated.
  • the second silicon substrate 3 is selectively etched by R. I. E treatment with HB r based gas as Chingugasu, the insulating film 2 A separation groove 12 is formed (see Fig. 3).
  • the deposition thickness of the Si 0 2 film 10 in the previous process is adjusted so that the separation groove 12 reaches the insulating film 2 properly by the etching selectivity between the Si 0 2 film 10 and the silicon substrate 3. Has been determined.
  • CDE treatment is performed on the inner wall surface of the separation groove 12.
  • D. E process in this uses the RF discharge type plasma etching apparatus, for example, raw material gas: CF 4, 0 2, N 2, frequency: 1 3. 5 6MH z, etching rate: 1 5 0 0 A / mi ii.
  • the distance from the plasma to the wafer 100 cm.
  • the inner wall surface of the separation groove 12 is etched by about 150 A.
  • the inner wall of the C.D.E treated separation groove 12 is annealed. For example, the annealing is performed by heating at 100 ° C. for 30 minutes in an N 2 atmosphere. Performed by
  • a sacrificial oxidation treatment may be performed on the inner wall of the annealing-processed separation groove 12.
  • this sacrificial oxidation treatment for example, after forming a 500 A sacrificial oxide film by dry oxidation at 100 ° C., the sacrificial oxide film is removed with hydrofluoric acid.
  • an insulating film 13 is formed on the inner wall surface of the separation groove 12 by, for example, hot thermal oxidation at 150 ° C., and then a polycrystalline silicon 14 is deposited by an LP-CVD method. I do. At this time, the polycrystalline silicon 14 is buried in the separation groove 12 and also deposited on the SiO 2 film 10 (see FIG. 4).
  • the excess polycrystalline silicon 14 deposited on the SiO 2 film 10 is etched back (first time) by dry etching (see FIG. 5). At this time, the etching is stopped so that the upper end of the polycrystalline silicon 14 remaining in the separation groove 12 is higher than the Si 3 N 4 film 9.
  • the SiO 2 film 10 is etched away by a wet etching process using a fluorine solution (see FIG. 6).
  • the Si 3 N 4 film 9 and the polycrystalline silicon 14 left so that the upper end is located above the Si 3 N 4 film 9 become an etching stopper, and a pad oxide film is formed. 8a and the insulating film 13 formed on the inner wall surface of the separation groove 12 are not etched.
  • the portion of the polycrystalline silicon 14 embedded in the separation groove 12 projecting above the Si 3 N 4 film 9 is etched back (second time) by dry etching (FIG. 7). See).
  • the thermal oxide film 15 and the surrounding pad oxide film 8a have the same height. Therefore, it is desirable to control the upper end of the polycrystalline silicon 14 to be about 0.3 ⁇ m below the upper end of the pad oxide film 8a.
  • the upper portion of the polycrystalline silicon 14 embedded in the isolation trench 12 is selectively thermally oxidized by the Si 3 N 4 film 9 to grow the oxide film 15 (see FIG. 8).
  • the Si 3 N 4 film 9 is removed by etching (see FIG. 9). As is clear from FIG. 9, no step is formed in the separation groove 12 and the portion has a flat shape.
  • the P-well region 5, the N-well region 6, and the deep N + region 7 are formed on the second silicon substrate 3 side, which is the S0I layer, by a known photolithography and impurity diffusion process (see FIG. 10).
  • a field oxide film 8 is formed on the surface on the side of the second silicon substrate 3 by LOCOS (Local Oxidation of Silicon) (see FIG. 11).
  • LOCOS Local Oxidation of Silicon
  • LO COS method after a Si 3 N 4 film as an oxidation suppressing film is formed again on a predetermined portion of the substrate surface, a portion where the Si 3 N 4 film is not formed is thermally oxidized. forms a thick field oxide film 8 is oxidized by, 1 1, after oxidation with L 0 C 0 S method, is a diagram of is removed by the S i 3 N 4 film H 3 P 0 4 .
  • a thin gate oxide film is formed, and polycrystalline silicon wiring (gate electrode) 16 is formed by performing LP-C VD processing, photolithography, and etching processing. Then, a P + diffusion layer 17 and an N + diffusion layer 18 are formed by selective doping (see FIG. 12). During this time, the etching of the field oxide film 8 is about 0.2 m, and the flatness of the separation groove 12 is not impaired. Subsequently, an interlayer insulating film 19 such as PSG or BPSG is deposited, contact holes are formed in necessary portions, and a protective film 21 made of a nitride film by A1 wiring 20 and plasma CVD is formed.
  • a Bi-CMOS semiconductor device that combines a CMOS transistor and a bipolar transistor is manufactured (see Fig. 13).
  • the silicon 14 prevents the progress of etching to the underlying oxide film 8 a or the oxide film such as the insulating film 13. Therefore, no step is formed in the separation groove 12 and a flat shape is obtained, so that the polysilicon wiring 16 and the A1 wiring 20 are disconnected and short-circuited. The problem does not occur.
  • the C.D.E. treatment and the annealing treatment are performed after the formation of the separation groove, so that the inner wall surface of the separation groove and the surface of the silicon substrate around the separation groove are formed when the separation groove is formed. Inevitably generated crystal defects can be eliminated. It is described in detail below.
  • the insulating film 13 is formed on the inner wall surface of the separation groove 12, the insulating film 13, the SiO 2 film 8 a and the Si 3 N 4 film 9 are removed by etching.
  • the crystal defects were made obvious by the secc 0 etching treatment, and the surface of the second silicon substrate 3 was observed with an optical microscope. Then, the defect density was calculated by counting the number of defects observed in a square having a side of 200 zm.
  • Figure 18 shows the results.
  • the damage layer generated on the inner wall surface of the groove and the surface of the silicon substrate around the groove during the formation of the groove is sufficiently removed.
  • the damaged layer that cannot be completely removed by the CDE process and the damage layer that is newly generated by the CDE process are recovered. This makes it possible to eliminate crystal defects inevitably generated on the inner wall surface of the groove and the surface of the silicon substrate around the groove when forming the groove, thereby preventing inconvenience of current leakage caused by the crystal defect. .
  • the conditions of the CDE process are not particularly limited, but the conditions should be such that the damaged layer generated during the formation of the groove can be completely removed by etching, and furthermore, the generation of a new damage layer by the CDE process is suppressed as much as possible. Is preferred.
  • This CDE process removes 2 to 5 times the depth of the damage layer generated during groove formation by etching.
  • anneal treatment cannot be removed by CDE treatment.
  • the conditions are not particularly limited, as long as the damaged layer and the damaged layer newly generated by the C.D.E treatment can be recovered, for example, under an inert N 2 atmosphere.
  • the heating can be performed by heating at a temperature of about 110 ° C. for about 10 to 30 minutes.
  • the first etching back of the polycrystalline silicon 14 is performed by the dry etching process, but may be performed by a polishing technique.
  • the polycrystalline silicon film 9 ' is formed by LP-CVD
  • the SiO 2 film 10 is sequentially deposited, and an annealing process is performed on the SiO 2 film 10 in the same manner as in the step shown in FIG. 2 to densify the SiO 2 film 10.
  • a resist is deposited, a photolithographic process is performed to form a resist pattern, and Si 0 is performed by R.I.E. process using CF 4 or CHF 3 based gas as an etching gas.
  • An opening 11 is formed in the 2 film 10 polycrystalline silicon film 9 ′ and the pad oxide film 8 a, and an Si 3 N 4 film 22 is deposited on the substrate surface (see FIG. 14). Then, anisotropic R. I. Performs E process, leaving the S i 3 4 film 2 2 only on the side wall of the opening 1 1 (see Fig. 1 5). The Si 3 N 4 film 22 is oxidized simultaneously with the polycrystalline silicon film 9 ′ exposed in the opening 11 when the insulating film 13 is formed on the inner wall of the separation groove 12 by thermal oxidation in a later step. There are things that are not done.
  • the polycrystalline silicon film 9 is not exposed to the opening 11 by the Si 3 N 4 film 22 and is not oxidized.
  • the oxidized portion of the polycrystalline silicon film 9 ′ is simultaneously etched by etching when the Si 02 film 10 is removed by etching in a later step. This causes a step in the separation groove 12.
  • the polycrystalline silicon film 9 and the polycrystalline silicon 14 filled in the separation groove 12 act as an etching stopper when the SiO 2 film 10 is removed.
  • simultaneous etching of the pad oxide film 8 a under the polycrystalline silicon film 9 ′ and the insulating film 13 is prevented. Further, as described above, since the oxidized portion does not exist in the polycrystalline silicon film 9 ′, etching does not proceed to a lower layer therefrom.
  • the polycrystalline silicon film 9 ′ can be removed simultaneously with the second etching back of the polycrystalline silicon film 14.
  • a silicon oxide film for a pad having a uniform thickness is formed, a separation groove is formed after depositing a Si 3 N 4 film and a SiO 2 film by CVD, and the inner wall surface of the separation groove is formed.
  • formation of absolute ⁇ film to, charge ⁇ polycrystalline silicon into the separation groove, the extra polycrystalline silicon etch-back, S i 02 that the S i 3 4 film and Tayui crystal silicon and etching scan Totsupa Etching removal of the film is performed sequentially, and patterning of the Si 3 N 4 film or removal of the S 13 N 4 film is performed.
  • the pad silicon oxide film is subjected to the LOCOS process to form a field oxide film.
  • the field oxide film 8 was previously formed by the L0C0S process. It may be formed. An example is shown in the third embodiment.
  • the P-well region 5, the N-well region 6, and the deep N + region 7 are formed on the second silicon substrate 3 side, which has been formed as the SOI layer. (See Fig. 20). During this time, the growth and removal of the oxide film on the surface of the second silicon substrate 3 can be performed freely.
  • FIG. 3 is a diagram after the Si 3 N 4 film is removed by H 3 P 04 after oxidation by the 0 S method.
  • An annealing process is performed at 100 0 to densify the Si 0 2 film 10.
  • a resist (not shown) is deposited, and a known photolithography process and an etching gas are used in the thick region of the field oxide film 8.
  • Selective etching using resist as a mask on SiO 2 film 10, Si 3 N 4 film 9 and field oxide film 8 by R.I.E treatment using CF 4 and CHF 3 based gas is used.
  • an opening 11 reaching the surface of the silicon substrate 3 is formed (see FIG. 22).
  • FIG. 22 shows a state after the resist is separated.
  • the second silicon substrate 3 is selectively etched by R.I.E. processing using an HBr-based gas as an etching gas with the S ⁇ 02 film 10 as a mask, and the separation reaching the insulating film 2 is performed. Grooves 12 are formed (see Fig. 23). In this case, the deposition of the SiO 2 film 10 in the previous process is performed so that the separation groove 12 reaches the insulating film 2 satisfactorily by the etching selection ratio between the SiO 2 film 10 and the silicon substrate 3. The thickness has been determined.
  • CDE treatment is performed on the inner wall surface of the separation groove 12.
  • This CDE treatment uses an RF discharge type plasma etching apparatus, for example, raw material gas: CF 4 , O 2 , N 2 , frequency: 13.56 MHz, etching speed: 150 Amin, plasma Distance from wafer to wafer: 100-cm.
  • raw material gas CF 4 , O 2 , N 2 , frequency: 13.56 MHz
  • etching speed 150 Amin
  • plasma Distance from wafer to wafer 100-cm.
  • the inner wall surface of the CDE-treated separation groove 12 is annealed.
  • This annealing treatment is performed, for example, by heating at 100 ° C. for 30 minutes in an N 2 atmosphere.
  • a sacrificial oxidation process may be performed on the inner wall surface of the annealing-processed separation groove 12.
  • this sacrificial oxidation process for example, after forming a 500 A sacrificial oxide film by dry oxidation at 100 ° C., the sacrificial oxide film is removed with hydrofluoric acid.
  • an insulating film 13 is formed on the inner wall surface of the separation groove 12 by, for example, hot thermal oxidation at 150 ° C., and then a polycrystalline silicon 14 is deposited by an LP-C VD method. At this time, the polycrystalline silicon 14 is buried in the separation groove 12 and is also deposited on the SiO 2 film 10 (see FIG. 24).
  • the polycrystalline silicon 14 deposited on the SiO 2 film 10 is etched back (first time) by dry etching (see FIG. 25). The etching is stopped so that the upper end of the polycrystalline silicon 14 remaining in the separation groove 12 is higher than the SiaN 4 film 9.
  • the SiO 2 film 10 is removed by etching using a fluorine solution (see FIG. 26).
  • the Si 3 N 4 film 9 and the polycrystalline silicon 14 left to have an upper end above the Si 3 N 4 film 9 serve as an etching stopper and are located in the lower layer.
  • the insulating film 13 formed on the inner surface of the field oxide film 8 and the separation groove 12 is not etched.
  • the portion of the polycrystalline silicon 14 embedded in the separation groove 12 projecting above the Si 3 N 4 film 9 is etched back (second time) by dry etching (see FIG. See 27).
  • the thermal oxide film 15 and the surrounding field oxide film 8 are made to have the same height. It is desirable to control the upper end of the crystalline silicon 14 to be about 0.3 m below the upper end of the field oxide film 8.
  • the separation groove 12 has a flat shape with no step formed.
  • a thin gate oxide film is formed, and polycrystalline silicon wiring (gate electrode) 16 is formed by performing LP-CVD, photolithography and etching. Then, a P + diffusion layer 17 and an N + diffusion layer 18 are formed by selective doving (see FIG. 30). During this time, the etching of the field oxide film 8 is about 0.2 ⁇ m. Yes, the flatness of the separation groove 12 is not impaired.
  • the separation groove is formed in the thick range of the field oxide film 8 as described above, and the upper end of the second etched back polycrystalline silicon 14 is formed on the upper end of the second silicon substrate 3.
  • the conventional method of forming a separation groove in the thin region of the field oxide film 8 when the polycrystalline silicon 14 is oxidized FIG. 37, FIG. As shown in FIG. 38
  • no stress is generated in the second silicon substrate 3 due to the vertical parse beak, and no crystal defects are generated. Therefore, due to crystal defects Current leakage caused by the above can be prevented.
  • unlike the conventional method of forming an isolation groove in the thin region of the field oxide film 8 it is not necessary to increase the size of the semiconductor device in anticipation of misalignment of the mask. The size can be reduced.
  • the present embodiment it is possible to form the isolation groove in the thick range of the field oxide film without impairing the flatness of the silicon substrate. Therefore, there is no need to anticipate misalignment of the mask and the occurrence of crystal defects on the silicon substrate is suppressed, so that there is no disconnection or short-circuit of the polycrystalline silicon wiring and A1 wiring, and it is unnecessary and large. It is possible to manufacture a semiconductor device that does not become a semiconductor device.
  • the isolation trench is formed after the formation of the field oxide film, it is considered that the occurrence of crystal defects around the isolation trench can be suppressed.
  • the field oxide film is formed after the isolation groove is formed and insulation is separated, the volume expands when the field oxide film is formed, and the boundary between the silicon substrate and the separation groove is formed. It is concerned that stress concentrates on the part and crystal defects occur, but in this embodiment, there is no concern.
  • the C.D.E. processing and the annealing treatment are performed on the inner wall surface of the separation groove 12.
  • the damage layer generated on the inner wall surface of the separation groove 12 at the time of forming the separation groove 12 is sufficiently or completely removed by the C.D.E treatment, and the C.D.D.
  • the damaged layer that could not be completely removed by the E process and the damaged layer newly generated by the C.D.E process can be recovered, and crystal defects such as the inner wall surface of the separation groove 12 can be eliminated.
  • the first etching back of the polycrystalline silicon 14 is performed by dry etching, but may be performed by a polishing technique.
  • a polycrystalline silicon film 9 ′ is used instead of the Si 3 N 4 film 9 of the third embodiment.
  • a fourth embodiment using the method will be described below.
  • polycrystalline silicon films 9 and 10 are sequentially deposited by LP-CVD, and SiO 2 film 10 is sequentially deposited by CVD.
  • Annealing at 100 ° C. is performed in the same manner as in the process shown in FIG. 2 to densify the SO 2 film 10.
  • a resist is deposited, a photolithography process is performed to form a resist pattern, and the SiO 2 film 1 is formed by R.I.E processing using CF 4 or CHF 3 based gas as an etching gas.
  • an opening 11 is formed in the polycrystalline silicon film 9 ′ and the field oxide film 8, and a Si 3 N 4 film 22 is deposited on the substrate surface (see FIG. 32).
  • anisotropic RIE processing is performed to leave the Si 3 N 4 film 22 ⁇ only on the side wall of the opening 11 (see FIG. 33).
  • This Si 3 N 4 film 22 is used to prevent the polycrystalline silicon film 9 ′ exposed in the opening 11 from being simultaneously oxidized when the insulating film 13 is formed on the inner wall of the separation groove 12 by thermal oxidation in a later step. Is what you do.
  • an RIE process using an HBr-based gas as an etching gas is performed, and the second silicon substrate 3 is selectively etched to form a separation groove reaching the insulating film 2.
  • Form 1 2 the CDE process and the annealing process are sequentially performed on the inner wall surface of the separation groove 12 as described above.
  • the inner wall surface of the separation groove 1 2 is thermally oxidized to form an insulating coating 1 3, then H 3 remove P 0 S i 3 was coated with the wall surface of the opening 1 1 a 4 solution N 4 film 2 2 (See Figure 34).
  • the polycrystalline silicon film 9 ′ is not exposed to the opening 11 by the Si 3 N 4 film 22 and is not oxidized.
  • the oxidized portion of the polycrystalline silicon film 9 ′ is simultaneously etched by etching when the Si 02 film 10 is removed by etching in a later step. As a result, a step occurs in the separation groove 12.
  • polycrystalline silicon 14 is deposited as in the process shown in FIG. After stacking (see FIG. 35), the Bi-CMOS semiconductor device shown in FIG. 31 is manufactured through the same steps as those shown in FIGS. 25 to 31 described above.
  • the polycrystalline silicon film 9 ′ and the polycrystalline silicon 14 i filled in the separation groove 12 serve as an etching stopper for removing the SiO 2 film 10. This prevents the polycrystalline silicon film 9, the lower field oxide film 8, and the insulating film 13 from being etched at the same time. Further, as described above, since the oxidized portion does not exist in the polycrystalline silicon film 9 ′, etching does not proceed to a lower layer therefrom.
  • the polycrystalline silicon film 9 ′ can be removed simultaneously with the second etching back of the polycrystalline silicon film 14.
  • the SiO 2 film is formed by CVD as an oxide film used as a mask at the time of forming the isolation trench.
  • a PSG film Phospho S ili cat e Glass
  • the insulating film in the groove or the field oxide film around the groove is etched at the same time as the etching used to remove the film used as a mask when forming the groove. Can be prevented. Therefore, problems such as a local decrease in withstand voltage in the groove and a deterioration in flatness of the substrate surface in the groove are not caused, and a semiconductor substrate having a highly reliable trench of the wiring layer can be supplied.
  • the present invention is very effective in manufacturing a SOI substrate having a wrench separation.

Description

明 細 書 半導体装置の製造方法 技術分野
本発明は半導体装置の製造方法に関し、 特にシリ コン基板に深い溝 を形成して素子間分離を行う際に用いて好適な製造方法に関する。 背景技術
従来より、 モノ リ シ ッ クな半導体集積回路に用いられる素子間分離 法と して、 素子間を絶縁体で分離する方法が知られている。
たとえば、 特開昭 6 1 - 5 9 8 5 2号公報には、 貼り合わせ S O I (Silicon On Insulator) 基板に分離溝を形成して素子分離を行う半 導体装置の製造方法が開示されている。 この方法は、 図 3 6 ( A) に 示すように表面に絶縁膜 4 1を形成したシリ コン基板 4 0に、 図 3 6 (B ) に示すように他のシ リ コ ン基板 4 2を絶縁膜 4 1を介して接合 して S O I基板を得、 図 3 6 ( C ) に示すように、 この S O I基板の —方の主面から基板内の絶縁膜 4 1に達するまでの 卜 レンチ分離溝 4 3を形成した後、 熱酸化等により分離溝 4 3の内壁面を含む S 0 I基 板表面に絶縁被膜 4 4を形成し、 図 3 6 (D) に示すように多結晶シ リ コン 4 5で分離溝 4 3を埋設した後に、 基板表面において分離溝 4 3からはみ出た絶縁被膜 4 4や多結晶シ リ コ ン 4 5を除去して、 図 3 6 (E) に示すように、 各素子領域 4 6を基板 4 0から， あるいは素 子間を絶縁体により電気的に完全に分離するものである。
ここで、 ト レンチ分離溝を形成する方法と しては、 たとえば、 文献 "Ultra-Fast Silicon Bipolar Technology " の第 6 6頁に開示され るように、 シリ コン基板の主面に部分的に肉厚となったフィ ール ド酸 化膜を形成した後、 素子分離用の分離溝を形成する方法が知られてい る。 この方法を次に説明する。
図 3 7に示すように、 シリ コン基板 3 1の主面に、 部分的に肉厚と なったフィ ールド酸化膜 3 2、 シリコン窒化膜 3 3及びマスクとして のシリコン酸化膜 3 4を順に形成し、 該フ ールド酸化膜の薄肉範囲 において、 該フィールド酸化膜 3 2、 該シリ コン窒化膜 3 3及び該シ リコン酸化膜 3 4を選択エッチングして開口を形成した後、 該開口か ら上記シリコン基板 3 1をエツチングして分離溝 3 5を形成する。 そ して、 マスクとしてのシリ コン酸化膜 3 4をエツチング除去し、 分離 溝 3 5の内壁面に絶縁被膜 3 6を形成した後、 上記分離溝 3 5内に多 結晶シリコン 3 7を充塡する。 さらに、 多結晶シリ コン 3 7の充填時 に上記シリ コン窒化膜 3. 3上に堆積された多結晶シリ コン 3 7をエツ チングバックするとともに、 シリ コン窒化膜 3 3をェッチング除去し た後、 分離溝内の多結晶シリ コン 3 7の上部に酸化膜 3 8を形成する ことにより （図 3 8参照） 、 分離溝 3 5及び絶縁被膜 3 6でシリ コン 基板 3 1を電気的に完全に分離するものである。
以上より、 従来、 上述の図 3 6 ( A ) 〜図 3 6 ( E ) に示す一連の 製造工程において、 S 0 I基板に分離溝を形成する場合、 そのマスク として酸化膜を基板表面に形成することが一般的にされる。 そして、 この分離溝形成用マスクとしての酸化膜は上述のように分離溝形成後 において除去するようにするものであった。 しかし、 図 3 6 ( E ) に 示すように素子領域 4 6を基板 4 ひから絶緣膜 4 1を介して絶縁分離 する場合、 分離溝形成直後においては、 分離溝内に基板間分離用の絶 緣膜が露出することになる。 ここで、 S 0 I基板内の基板間分離用の 絶縁膜 4 1 と該マスク用の酸化膜は同程度のエッチング比を有するも のであるために、 このマスクとしての酸化膜を分離溝形成直後におい てエッチング除去しょうとすると、 同時に基板内の絶縁膜もエツチン グされてしまうことになる。
本発明は、 上記実情に鑑みてなされたものであり、 上記工程途中で の分離溝内に露出する基板間分離用の絶縁膜のエツチングを防ぐこと により、 分離溝部分における局所的な絶縁耐圧の低下を防ぐことので きる半導体装置の製造方法を提供することを第 1 の目的とする。
なお、 図 3 7 においてフィ ールド酸化膜の薄肉部分に分離溝を形成 するのは、 フィ ールド酸化膜の厚肉部分に分離溝を形成した際に懸念 される基板表面の平坦性悪化を防止するためである。 フィ ールド酸化 膜の厚肉部分に分離溝を形成すると、 該分離溝によりフィ ールド酸化 膜の端面が大き く露出し、 マスク用のシリ コン酸化膜をエツチング除 去する際にフィ ールド酸化膜もエツチングされ、 大きなく びれが発生 し、 基板表面の平坦性が悪化する。 基板表面の平坦性が悪化すると表 面に形成するポリ シ リ コ ン配線， A 1配線の段切れ、 ショー トといつ た問題が発生する。 従って、 フィ ール ド酸化膜の薄肉部分に分離溝を 形成するようにすれば、 フィ ールド酸化膜がェツチングされたと して も基板表面の平坦性の悪化はさほど問題とはならない。
ところが、 図 3 7 , 図 3 8 に示す従来の方法のように、 フィ ール ド 酸化膜形成後、 該フィ —ルド酸化膜の薄肉部分に分離溝を形成する場 合、 上記したようなフィ ールド酸化膜の厚肉部分の端面が分離溝によ り露出することによる不都合を確実に防ぐには、 マスクの合わせずれ を見込んで、 製造する半導体装置、 例えばトランジスタのサイズを大 き く しなければならない。
本発明は、 さらに上記した問題に鑑み、 フィ ールド酸化膜の厚肉部 分へ分離溝を形成したと しても基板表面の平坦性を悪化させることな く、 また半導体装置の不要なサイズの大型化を招く ことを防ぐことを 第 2の目的とする。
なお、 上記ト レンチ分離溝は一般に R . I . E ( React ive Ion Et c h ing) 処理によりシリ コン基板をエツチングして形成する。 この R . I . E処理は、 シ リ コ ン基板が載置される電極に高周波を印加して陰 極降下電圧 （バイアス電圧） を発生させ、 フッ素系の原料ガスがブラ ズマ放電されて癸生した活性粒子としてのイオンゃラジカルを、 シリ コン基板と衝突、 反応させてエッチングするものであるが、 この R . I . E処理は物理的なエッチング機構を伴いシリ コン基板に対して攻 撃性が大きいため、 トレンチ分離溝の内壁面や、 その周囲のシリ コン 基板表面にエッチングダメージによる結晶欠陥が発生し、 電流漏れの 原因となる。 そのため、 このような結晶欠陥を除去する目的で、 例え ば特開平 3— 1 2 7 8 5 0号公報， 特開平 3— 1 2 9 8 5 4号公報に 開示されるように、 従来、 分離溝の内壁面に犠牲酸化処理または C . D . E ( Chemical Dry Etching) 処理を施すことが行われている。 な お、 儀牲酸化処理とは、 分離溝の内壁面に結晶欠陥の存在する深さま で達する酸化膜を形成し、 この酸化膜をエッチング除去することによ り結晶欠陥をなくす処理である。 また、 C . D . E処理とは、 プラズ マ放電により活性化した原料ガスのラジカルによって、 結晶欠陥のあ る部分を攻撃性の小さい化学的なエツチング機構のみでェッチング除 去する処理である。 発明の開示
上記第 1の目的を達成するために本発明は、 まずマスクと しての酸 化膜は、 多結晶シリ コンで分離溝を埋めてから、 基板表面において分 離溝からはみ出た余分な上記多結晶シリ コン等の除去に続いてエッチ ング除去するようにする。
すなわち、 半導体基板の主面上にマスク用の層を堆積し、 前記半導 体基板主面の所定部位を露出する開口を前記マスク用の層に形成し、 前記マスク用の層をマスクとして、 前記半導体基板を前記開口を介し てエッチングして溝を形成し、 該溝の内壁面に絶縁被膜を形成し、 前 記開口を介して前記溝内に充塡材を充填し、 前記マスク用の層の表面 に堆積した余分な前記充塡材を除去して表面に前記マスク用の層を.露 出させた後に、 前記マスク用の層を除去することを特徵とし、 特に S 0 I領域の絶縁分離をはかる際においては、 絶縁性基板上に設定された S O I層の該 S 0 I層主面に、 マス ク用 の層を堆積する工程と、
前記 S 0 I層主面の所定部位を露出すベく、 前記マス ク用の層に開 口を形成する工程と、
前記マスク用の層をマスクと して、 前記 S 0 I層を前記開口を介し てエッチングして、 上記絶縁性基板にまで達する分離溝を形成するェ 程と、
該分離溝の内壁面に絶縁被膜を形成する工程と、
前記開口を介して前記分離溝内に充塡材を充塡する工程と、 前記マスク用の層の表面に堆積した余分な前記充塡材を除去して表 面に前記マスク用の層を露出させる工程と、
前記マスク用の層を除去する工程とを含むことを特徴とする。
したがって、 溝形成用の前記マスク用の層の除去は、 充塡材で溝を 埋め、 表面において溝からはみ出た余分な上記充塡材の除去の後に行 うようにしているため、 S O I領域の絶縁分離をはかる際に本発明を 適用する場合、 上記工程途中での分離溝内に露出する基板間分離用の 絶縁膜のエッチングを防ぐことができ、 分離溝部分における局所的な 絶縁耐圧の低下を防ぐことが可能となる。
また、 上記第 2の目的を達成するために本発明は、 溝形成の際のマ スクとする層の下層にあらかじめエツチング抑止膜となる層を形成し ておき、 該エツチング抑止用の層と溝内に充填した充塡材とを接触さ せた状態において上記マスク用の層を除去するようにする。
すなわち、 半導体基板の主面上に第 1 の層 （エッチング抑止膜とな る層） ， 第 2の層 （溝形成の際のマスクとする層） を順次堆積し、 前 記半導体基板主面の所定部位を露出する開口を前記第 1 , 第 2の層に 形成し、 前記第 2 の層をマスクと して前記半導体基板を前記開口を介 してエッチングして溝を形成し、 該溝の内壁面に絶縁被膜を形成し、 前記開口を介して前記溝内に充塡材をその上端が前記第 1の層の位置 以上となる位置まで充塡し、 前記充塡材と前記第 1の層とをエツチン グス トツバとして前記第 2の層を除去することを特徵とし、
特に S 0 I領域の絶縁分離をはかる際においては、
絶緣性基板上に設定された S 0 I層の該 S 0 I層主面に、 第 1の層， 第 2の層を順次堆積する工程と、
前記 S 0 I層主面の所定部位を露出すベく、 前記第 1 , 第 2の層に 開口を形成する工程と、
前記第 2の層をマスクとして前記 S 0 I層を前記開口を介してエツ チングし、 上記絶縁性基板にまで達する分離溝を形成する工程と、 該分離溝の内壁面に絶緣披膜を形成する工程と、
前記開口を介して前記分離溝内に充塡材を、 その上端が前記第 1の 層の位置以上となる位 Λまで充塡する工程と、
前記充塡材と前記第 1の層とをエッチングス トツバとして前記第 2 の層を除去する工程とを含むことを特徵としている。.
このように本発明の半導体装置の製造方法では、 基板主面に第 1 , 第 2の層を順に形成するとともに、 溝内へ充塡する充塡材の高さを第 1の層の位置以上になるように制御する。' このため、 溝形成時のマス クとした第 2の層をエッチング除去する際、 充塡材と第 1の層により それより下層側へのエッチングの進行は防止され、 例えば半導体基板 の表面等に形成したフィ ールド酸化膜等がェツチングされることに起 因した溝部分の段差は発生しない。
したがって本発明によれば、 フィ ールド酸化膜の厚肉部分へ分離溝 を形成したとしても基板表面の平坦性を損なう こともなく、 また従来 マスクずれを見込んで招来した半導体装置の不要なサイズの大型化も 防ぐことができる。
さらには、 マスクとしての第 2の層を除去する際に、 フィ ールド酸 化膜のみならず、 溝の内壁面に形成した絶縁被膜も深さ方向にエツチ ングされてしまう こともない。 溝内壁面の絶縁被膜がェツチングされ ると、 溝部分の基板表面にはやはり激しい段差が形成され、 基板表面 のポリ シリ コン配線や A 1配線に断切れが起こつたり、 ショー トが発 生するといつた問題があるが、 本発明によれば溝部分の段差が発生す ることがなく、 平坦な基板表面を得ることができるので、 多結晶シ リ コン配線及び A 1配線の断切れ、 ショー トのない半導体装置を製造す ることが可能となる。 図面の簡単な説明
図 1乃至図 1 3 は本発明第 1実施例の製造方法を適用した S 0 I基 板の製造工程を順に説明する断面図、 図 1 4乃至図 1 7 は本発明第 2 実施例の製造方法を適用した S 0 I基板の製造工程を順に説明する断 面図、 図 1 8 は分離溝形成後の欠陥密度を測定した結果を示す図、 図 1 9乃至図 3 1 は本発明第 3実施例の製造方法を適用した S 0 I基板 の製造工程を順に説明する断面図、 図 3 2乃至図 3 5 は本発明第 4実 施例の製造方法を適用した S 0 I基板の製造工程を順に説明する断面 図、 図 3 6 ( A ) 〜図 3 6 ( E ) は従来の' S 0 I基板の製造工程を順 に説明する断面図、 図 3 7及び図 3 8 は従来の ト レンチ溝形成を説明 する断面図である。 発明を実施するための最良の形態
以下、 本発明の実施例を図に基づき説明する。
(第 1実施例）
P一 型の第 1の単結晶シリ コン基板 1 の一方の主面に鏡面研磨を施 した後、 熱酸化を施し所定の膜厚の絶縁膜 2を形成する。 そして、 こ の第 1 のシリ コン基板 1表面の絶縁膜 2側に、 鏡面研磨された主面を 有する第 2の単結晶シリ コン基板 3を十分に清浄な雰囲気下で密着、 加熱して、 それぞれのシ リ コ ン基板 1、 3で絶縁膜 2を挟むように一 体に接合する。 これにより、 第 1のシリ コン基板 1上に絶縁膜 2を介 して第 2のシリコン基板 3を接合して構成された S 0 I基板が作製さ れる （図 1参照） 。 なお、 図 1中、 4は接合を施す前に第 2の N—型 シリ コン基板 3表面より ドーピングすることにより形成した N型の高 濃度不純物 （S b) 層である。
そして、 第 2のシリ コン基板 3側の表面にパッ ド酸化膜 8 aを熱酸 化にて形成し、 さらにその表面に第 1の絶緣層としての S i 3 N4 膜 9及び第 の絶縁層としての S i 02 膜 1 0を順次 C VD法により堆 積させ、 1 0 0 0でのァニール処理を行なつて、 S i 02 膜 1 0を緻 密化する。 続いて、 図示しないレジス トを堆積し、 公知のフオ ト リ ソ グラフィ処理とエッチングガスとして CF4 , CHF3 系ガスを用い た R. I . E処理を施し、 S i 02 膜 1· 0表面に形成されたレジス ト をマスクとして、 S i 02 膜 1 0， S i'3 N4 膜 9及びパッ ド酸化膜 8 aをシリコン基板 3の表面に達するまで選択的にェッチングして開 口 1 1を形成する （図 2参照） 。 なお、 図 2はレジス 卜剝離後の状態 を示している。
次に、 S i 02 膜 1 0をマスクにしてエツ.チングガスとして HB r 系ガスを用いた R. I . E処理により第 2のシリ コン基板 3を選択的 にエッチングし、 絶縁膜 2にまで達する分離溝 1 2を形成する （図 3 参照） 。 この場合、 S i 02 膜 1 0とシリ コン基板 3とのエッチング 選択比により良好に分離溝 1 2が絶緣膜 2に達するように、 前工程に おける S i 02 膜 1 0の堆積厚さが決定されている。
次に、 分離溝 1 2の内壁面に C. D. E処理を施す。 このに D. E処理は、 RF放電型のプラズマエッチング装置を用い、 例えば原料 ガス ： CF4 ， 02 ， N2 、 周波数 ： 1 3. 5 6MH z、 エッチング 速度： 1 5 0 0 A/m i ii， プラズマからウェハまでの距離： 1 0 0 c mの条件で行う。 これにより、 分離溝 1 2の内壁面が約 1 5 0 0 A エッチングされる。 次に、 C . D . E処理した分離溝 1 2の内壁面をァニール処理する, このァニール処理は、 例えば、 N 2 雰囲気下において 1 0 0 0 °Cの温 度で 3 0分加熱することにより行う。
次に、 ァニール処理した分離溝 1 2の内壁 を犠牲酸化処理するよ うにしてもよい。 この犠牲酸化処理は、 例えば 1 0 0 0 °Cのドライ酸 化により 5 0 0 Aの犠牲酸化膜を形成後、 この犠牲酸化膜をフッ酸で 除去するようにする。
そして、 分離溝 1 2の内壁面に例えば 1 0 5 0 °Cのゥヱ ッ ト熱酸化 により絶縁被膜 1 3を形成し、 続いて多結晶シ リ コ ン 1 4を L P— C V D法により堆積する。 このとき、 多結晶シ リ コ ン 1 4 は分離溝 1 2 内を埋設するとともに S i 0 2 膜 1 0上にも堆積することになる （図 4参照） 。
次に、 ドライエツチング処理により、 S i 0 2 膜 1 0の上に堆積し た余分な多結晶シリ コン 1 4をエッチングバック （ 1回目） する （図 5参照） 。 この時、 分離溝 1 2内に残る多結晶シ リ コ ン 1 4の上端は S i 3 N 4 膜 9より上部になるようエッチングをス ト ップさせる。
次に、 フッ素溶液によるゥヱッ トエツチング処理により S i 0 2 膜 1 0をエッチング除去する （図 6参照） 。 この時、 S i 3 N 4 膜 9 と- この S i 3 N 4 膜 9より上部に上端がく るように残した多結晶シリ コ ン 1 4 とがエッチングス ト ッパとなり、 パッ ド酸化膜 8 a及び分離溝 1 2の内壁面に形成された絶縁被膜 1 3 はエッチングされない。
次に、 ドライエッチング処理により、 分離溝 1 2内に埋め込まれた 多結晶シ リ コン 1 4の S i 3 N 4 膜 9 より上に突出している部分をェ ツチングバック （ 2回目） する （図 7参照） 。 この時、 次工程で多結 晶シ リ コ ン 1 4の上側に後述する熱酸化膜 1 5を成長させたときに、 熱酸化膜 1 5 と周囲のパッ ド酸化膜 8 aとが同一高さとなるように、 多結晶シ リ コン 1 4の上端はパッ ド酸化膜 8 aの上端から 0 . 3 〃 m 程度下側になるよう制御するのが望ま しい。 93056
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次いで、 分離溝 1 2内に埋め込まれた多結晶シリ コン 1 4の上部を S i 3 N4 膜 9により選択的に熱酸化して酸化膜 1 5を成長させた後 (図 8参照） 、 S i 3 N4 膜 9をエッチング除去する （図 9参照） 。 図 9からも明らかなように、 分離溝 1 2部分は段差が形成されず、 平 坦な形状を有している。
そして、 公知のフォ ト リソグラフィ， 不純物拡散工程により、 Pゥ エル領域 5、 Nゥエル領域 6、 ディープ N+ 領域 7を S 0 I層とされ た第 2のシリ コン基板 3側に形成する （図 1 0参照） 。
この後、 第 2のシリ コン基板 3側の表面に、 フィ ールド酸化膜 8を L O CO S (Local Oxidation of Silicon) 法により形成する （図 1 1参照） 。 なお、 L O CO S法は、 基板表面の所定部位に酸化抑制膜 と しての S i 3 N4 膜を再び形成した後、 該 S i 3 N4 膜が形成され ていない部位を熱酸化などにより酸化して厚いフィ ールド酸化膜 8を 形成するもので、 図 1 1は L 0 C 0 S法による酸化後、 S i 3 N4 膜 を H3 P 04 により除去した後の図である。
次に、 パッ ド酸化膜 8 a除去後、 薄いゲー ト酸化膜を形成し、 L P - C VD処理、 フォ トリソグラフィおよびェッチング処理を施すこと により多結晶シリ コン配線 （ゲー 卜電極） 1 6を形成し、 さらに選択 ドーピングにより P + 拡散層 1 7、 N+ 拡散層 1 8を形成する （図 1 2参照） 。 この間、 フィ ールド酸化膜 8のエッチングは 0. 2 m程 度であり、 前記分離溝 1 2部分の平坦性は損なわれることはない。 続いて P S G， B P S G等の層間絶緣膜 1 9を堆積し、 必要な部分 にコンタク トホールを形成し、 A 1配線 2 0、 プラズマ C VDによる 窒化膜等よりなる保護膜 2 1を形成して、 CMO S トランジスタ， ノ ィポーラ トランジスタを複合化した B i — CMO S半導体装置が製造 される （図 1 3参照） 。
このよラに、 本実施例の製造方法によれば、 分離溝 1 2部分におい て、 S ί 02 膜 1 0のエツチング除去時に S i 3 Ν4 膜 9および多結 曰
B曰シリ コン 1 4 によりその下層にあるパッ ド酸化膜 8 aあるいは絶縁 被膜 1 3等の酸化膜へのエッチング進行は防止される。 従って、 分離 溝 1 2部分の段差は形成されることはなく、 平坦な形状が得られるの で、 ポリ シリ コン配線 1 6、 A 1配線 2 0の段切れ、 シ ョ ー トといつ た従来の問題が発生することはない。
また、 上記実施例によれば分離溝形成後に C . D . E処理およびァ ニール処理を施すようにしているため、 分離溝形成の際に分離溝の内 壁面やその周囲のシリ コン基板表面に不可避的に発生した結晶欠陥を 解消することができる。 それを以下に詳述する。
上記実施例において、 分離溝 1 2の内壁面に絶縁被膜 1 3を形成し た後、 該絶縁被膜 1 3、 S i 0 2 膜 8 a及び S i 3 N 4 膜 9をエッチ ング除去し、 s e c c 0エッチング処理により結晶欠陥を顕在化させ て、 第 2 シ リ コ ン基板 3の表面を光学顕微鏡で観察した。.そして、 一 辺が 2 0 0 z mの正方形中に観察された欠陥を数えることにより、 欠 陥密度を計算した。 その結果を図 1 8 に示す。
また、 比較のため、 C . D . E処理及びァニール処理を施していな いもの、 ァニール処理のみ施したもの、 ァニール処理及び犠牲酸化処 理を施したもの、 C . D . E処理のみ施したもの、 C . D . E処理及 び犠牲酸化処理を施したもの、 さらには C . D . E処理及びァニール 処理を施したものについても同様に欠陥密度を調べた。 その結果を図 1 8 に併せて示す。 なお、 図 1 8中、 +のプロッ トを結んだ線図は第 2 シリ コン基板 3表面の中央付近を観察した結果を示し、 □のプロッ トを結んだ線図は第 2 シリ コン基板 3表面の上部付近を観察した結果 を示し、 △のプロッ トを結んだ線図は第 2 シリ コン基板 3表面の下部 付近を観察した結果を示す。
この結果、 C . D . E処理及びァニール処理を施していないもの、 又はどちらか一方のみの処理を施したものは、 欠陥密度の減少が認め られず、 分離溝 1 2の周囲の第 2 シリ コン基板 3表面に結晶欠陥が観 察された。 すなわち、 従来のように犠牲酸化処理や C. D. E処理を 行うのみでは結晶欠陥を完全に無くすには未だ不充分であり、 結晶欠 陥による不都合を十分に解消していないことが判明した。 一方、 C- D. E処理及びァニール処理を施したもの、 並びに C. D. E処理， ァニール処理及び犠牲酸化処理を施したものは、 共に結晶欠陥を無く すことができた。 この結果、 少なく とも C. D. E処理及びァニール 処理を施すことにより、 結晶欠陥を無くせることが確認できる。 尚、 図 1 8中、 これらの欠陥密度は 1 04 個 Zcm2 を示しているが、 こ の数値は測定限界によるもので、 実際には結晶欠陥は観察されなかつ た。 また、 上記欠陥密度の測定は、 第 2シリ コン基板 3の表面のみを 観察して行ったものであるが、 第 2シリ コン基板 3の横断面を観察し た結果、 分離溝 1 2の内壁面の結晶欠陥も本実施例の方法により無く すことができた。
このように、 シリ コン基板に形成した溝の内壁面に C. D. E処理 を施すことにより、 該溝形成時に溝の内壁面や溝周囲のシリ コン基板 表面に発生したダメージ層が十分に除去される。 そして、 C. D. E 処理した溝の内壁面をァニール処理すること.により、 C. D. E処理 で除去しきれなかったダメージ層や、 C. D. E処理により新たに発 生したダメージ層が回復する。 これにより、 溝形成の際、 溝の内壁面 や溝の周囲のシリコン基板表面に不可避的に発生した結晶欠陥は解消 することが可能となり、 結晶欠陥に起因する電流漏れの不都合を防ぐ ことができる。
なお、 C. D. E処理の条件は特に限定されないが、 溝形成時に発 生したダメージ層を完全にエッチング除去でき、 しかもこの C. D. E処理による新たなダメ一ジ層の発生が極力抑えられる条件とするこ とが好ましい。 この C. D. E処理により、 溝形成時に発生したダメ ージ層の深さの 2〜 5倍の深さがェッチング除去される。
また、 ァニール処理は、 C. D. E処理で除去しきれなかったダメ ージ層や、 C . D . E処理により新たに発生したダメ ージ層を回復す ることさえできれば、 特にその条件は限定されないが、 例えば不活性 な N 2 雰囲気下で、 1 0 0 0〜 1 1 0 0 °Cの温度で 1 0〜 3 0分程度 加熱することにより行う ことができる。
なお、 上記第 1実施例では、 ドライエッチング処理により多結晶シ リ コン 1 4の 1 回目のエッチングバックを行ったが、 研磨技術により 行ってもよい。
(第 2実施例）
上記第 1実施例の S i 3 N 4 膜 9の代わりに多結晶シ リ コン膜 9 ' を用いた第 2実施例を以下説明する。
上述の図 1 に示す S 0 I基板を得、 上述のようにパッ ド酸化膜 8 a を基板表面に形成した後、 本実施例では L P— C V Dにより多結晶シ リ コン膜 9 ' 、 C V Dにより S i 0 2 膜 1 0を順次堆積し、 上述の図 2に示す工程と同様に、 1 0 0 0でのァニール処理を行い、 S i 0 2 膜 1 0を緻密化する。 続いて、 レジス トを堆積し、 フォ ト リ ソグラフ ィ処理を施してレジス トパターンを形成し、 エッチングガスと して C F 4 , C H F 3 系ガスを用いた R . I . E処理により S i 0 2 膜 1 0 多結晶シ リ コ ン膜 9 ' 及びパッ ド酸化膜 8 aに開口 1 1 を形成し、 基 板表面に S i 3 N 4 膜 2 2を堆積する （図 1 4参照） 。 そして、 異方 性 R . I . E処理を施し、 開口 1 1 の側壁にのみ S i 3 4 膜 2 2を 残す （図 1 5参照） 。 なお、 この S i 3 N 4 膜 2 2 は後工程において 分離溝 1 2内壁に熱酸化による絶縁被膜 1 3形成時に、 開口 1 1内に 露出する多結晶シ リ コ ン膜 9 ' が同時に酸化されないようにするもの ある。
次に、 S i 0 2 膜 1 0をマスクと してエッチングガスと して H B r 系ガスを用いた R . I . E処理を施し、 第 2のシ リ コ ン基板 3を選択 的にエッチングし、 絶縁膜 2 まで達する分離溝 1 2を形成する。 そし て、 分離溝 1 2の内壁面に上述のように C . D . E処理， ァニール処 理を順に施す。 そして分離溝 1 2の内壁面を熱酸化して絶緣被膜 1 3 を形成し、 その後 H3 P 04 液により開口 1 1の壁面を被覆していた S i 3 N4 膜 2 2を除去する （図 1 6参照） 。 上述のようにこの絶縁 被膜 1 3形成時において、 開口 1 1には S i 3 N4 膜 2 2により多結 晶シリ コン膜 9， は露出しておらず、 酸化されることはない。 ここで、 多結晶シリ コン膜 9 ' が酸化されていると、 後工程において S i 02 膜 1 0をエッチング除去する際に、 多結晶シリ コン膜 9 ' の酸化部分 も同時にエツチヤン トによりエツチングされてしまうことになり、 分 離溝 1 2部分において段差の生じる原因となってしまう。
次いで、 上述の図 4に示す工程と同様に、 多結晶シリ コン 1 4を堆 積後 （図 1 7参照） 、 上述の図 5から図 1 3に示す工程と同様の工程 を経て、 図 1 3に示す B i - CMO S半導体装置が製造される。
なお、 本実施例においては、 多結晶シリ コン膜 9， と.分離溝 1 2内 に充塡した多結晶シリ コン 1 4とが S i 02 膜 1 0除去時のエツチン グス 卜ツバとして作用し、 多結晶シリ コン膜 9 ' 下層のパッ ド酸化膜 8 a, 絶緣被膜 1 3が同時にエツチングされてしまう ことは防止され る。 また、 上述したように多結晶シリ コン膜 9 ' にも酸化部分が存在 しないため、 そこから下層へェッチングが進行することもない。
さらには、 本第 2実施例においては、 多結晶シリ コン膜 1 4の 2回 目のエッチングバックと同時に多結晶シリ コン膜 9 ' を除去すること ができる。
(第 3実施例）
なお、 上記第 1実施例は均一厚さのパッ ド用シリ コン酸化膜を形成 し、 S i 3 N4 膜， CVDによる S i 02 膜の堆積後分離溝を形成し、 分離溝内壁面への絶緣被膜の形成、 分離溝内への多結晶シリ コンの充 塡、 余分な多結晶シリ コンのエッチングバック、 S i 3 4 膜と多結 晶シリ コンをエッチングス トツパとした S i 02 膜のエツチング除去 を順次実施し、 S i 3 N4 膜のパターニングあるいは S 13 N4 膜の 積み直しを行った後に、 パッ ド用シリ コン酸化膜に L O C O S工程を 施してフィ ールド酸化膜を形成するようにするものであつたが、 予め L 0 C 0 S工程によりフィ ールド酸化膜 8を形成するようにしてもよ い。 その例を第 3実施例に示す。
P— 型の第 1の単結晶シリ コン基板 1 の一方の主面に鏡面研磨を施 した後、 熱酸化を施し所定の膜厚の絶縁膜 2を形成する。 そして、 こ の第 1のシ リ コン基板 1表面の絶縁膜 2側に、 鏡面研磨された主面を 有する第 2の単結晶シリ コン基板 3を十分に清浄な雰囲気下で密着， 加熱して、 それぞれのシ リ コ ン基板 1 , 3で絶縁膜 2を挟むように一 体に接合する。 これにより、 第 1 のシ リ コン基板 1上に絶縁膜 2を介 して第 2のシ リ コン基板 3を接合して構成された S 0 I基板が作製さ れる （図 1 9参照） 。 尚、 図 1 9中、 4 は接合を施す前に第 2の N一 型シ リ コ ン基板 3表面より ドーピングすることにより形成した N型の 高濃度不純物 （ S b ) 層である。
そして、 一連の酸化、 フォ ト リ ソグラフィ、 不純物拡散工程により、 Pゥエル領域 5 , Nゥエル領域 6， ディ ープ N + 領域 7を S 0 I層と された第 2のシリ コン基板 3側に形成する （図 2 0参照） 。 なお、 こ の間第 2のシリ コン基板 3の表面の酸化膜の成長及び除去は自由に行 なえる。
この後、 第 2のシ リ コ ン基板 3側の表面に、 フィ ール ド酸化膜 8を L 0 C 0 S法により形成する （図 2 1参照） 。 なお、 図 2 1 は L 0 C
0 S法による酸化後、 S i 3 N 4 膜を H 3 P 0 4 により除去した後の 図である。
そして、 基板表面に再び第 1 の絶縁層と しての S i s N 4 膜 9及び 第 2の絶縁層と しての S i 0 2 膜 1 0を順次 C V D法により堆積し、
1 0 0 0でのァニール処理を行ない、 S i 0 2 膜 1 0を緻密化する。 次に、 図示しないレジス 卜を堆積し、 上記フィ一ルド酸化膜 8の厚肉 範囲において、 公知のフォ 卜 リ ソグラフィ処理とエッチングガスと し て C F 4 , C H F 3 系ガスを用いた R. I · E処理により、 S i 02 膜 1 0, S i 3 N4 膜 9およびフィ ールド酸化膜 8にレジス トをマス クとした選択エツチングを行い、 シリ コン基板 3の表面に達する開口 1 1を形成する （図 2 2参照） 。 なお、 図 2 2はレジス 卜剝離後の状 態を示している。
次に、 S ί 02 膜 1 0をマスクにしてエッチングガスとして HB r 系ガスを用いた R. I . E処理により第 2のシリ コン基板 3を選択的 にエッチングし、 絶縁膜 2に達する分離溝 1 2を形成する （図 2 3参 照） 。 この場合、 S i 02 膜 1 0とシリコン基板 3とのエツチング選 択比により良好に分離溝 1 2が絶縁膜 2に達するように、 前工程にお ける S i 02 膜 1 0の堆積厚さが決定されている。
次に、 分離溝 1 2の内壁面に C. D. E処理を施す。 この C. D. E処理は、 RF放電型のプラズマエッチング装置を用い、 例えば原料 ガス ： CF4 , 02 , N2 、 周波数： 1 3. 5 6 M H z、 エッチング 速度： 1 5 0 0 A m i n, プラズマからウェハまでの距離： 1 0 0 - cmの条件で行う。 これにより、 分離溝 1 2の内壁面が約 1 5 0 0 A エッチングされる。
そして、 C. D. E処理した分離溝 1 2の内壁面をァニール処理す る。 このァニール処理は、 例えば、 N2 雰囲気下において 1 0 0 0 °C の温度で 3 0分加熱することにより行う。
次に、 ァニール処理した分離溝 1 2の内壁面を犠牲酸化処理するよ うにしてもよい。 この犠牲酸化処理は、 例えば 1 0 0 0 °Cの ドライ酸 化により 5 0 0 Aの犠牲酸化膜を形成後、 この犠牲酸化膜をフッ酸で 除去するようにする。
そして、 分離溝 1 2の内壁面に例えば 1 0 5 0 °Cのゥヱッ ト熱酸化 により絶縁被膜 1 3を形成し、 続いて多結晶シリ コン 1 4を L P— C VD法により堆積する。 このとき、 多結晶シリ コン 1 4は分離溝 1 2 内を埋設するとともに S i 02 膜 1 0上にも堆積することになる （図 2 4参照） 。
次に、 ドライエツチング処理により、 S i 0 2 膜 1 0の上に堆積し た多結晶シリ コン 1 4をエッチングバッ ク （ 1回目） する （図 2 5参 照） 。 なお、 分離溝 1 2内に残る多結晶シリ コン 1 4の上端は S i a N 4 膜 9 より上部になるようエッチングをス ト ップさせる。
次に、 フッ素溶液によるゥヱッ トエツチング処理により S i 0 2 膜 1 0をエツチング除去する （図 2 6参照） 。 この時、 S i 3 N 4 膜 9 と、 この S i 3 N 4 膜 9 より上部に上端がく るように残した多結晶シ リ コン 1 4 とがエッチングス ト ッパとなり、 下層に位置するフィ ール ド酸化膜 8及び分離溝 1 2の内壁面に形成した絶縁被膜 1 3 はエツチ ングされない。
次に、 ドライエッチング処理により、 分離溝 1 2内に埋め込まれた 多結晶シ リ コ ン 1 4の S i 3 N 4 膜 9より上に突出している部分をェ ツチングバック （ 2回目） する （図 2 7参照） 。 この時、 次工程で多 結晶シリ コン 1 4の上側に後述する熱酸化膜 1 5を成長させたとき熱 酸化膜 1 5 と周囲のフィ ールド酸化膜 8 とが同一高さとなるように、 多結晶シリ コン 1 4 の上端はフィ ールド酸化膜 8の上端から 0 . 3 m程度下側になるよう制御するのが望ま しい。
次いで、 分離溝 1 2内に埋め込まれた多結晶シ リ コ ン 1 4の上部を S i 3 N 4 膜 9 により選択的に熱酸化して酸化膜 1 5を成長させた後 (図 2 8参照） 、 この S i a N 4 膜 9をエツチング除去する （図 2 9 参照） 。 図 2 9からも明らかなように、 分離溝 1 2部分は段差が形成 されず、 平坦な形状を有している。
そして、 パッ ド酸化膜 8 a除去後、 薄いゲー ト酸化膜を形成し、 L P - C V D処理、 フ ォ ト リ ソグラフィ およびエツチング処理を施すこ とにより多結晶シリ コン配線 （ゲー ト電極） 1 6を形成し、 選択ドー ビングにより P + 拡散層 1 7、 N + 拡散層 1 8を形成する （図 3 0参 照） 。 この間、 フィ ールド酸化膜 8のエッチングは 0 . 2 〃 m程度で あり、 前記分離溝 1 2部分の平坦性は損なゎれることはなぃ。
鐃いて P S G、 B P S G等の層間絶縁膜 1 9を堆積し、 必要な部分 にコンタク 卜ホールを形成し、 A 1配線 2 0、 プラズマ C V Dによる 窒化膜等よりなる保護膜 2 1を形成して、 C M O S トランジスタ、 バ ィポーラ トランジスタを複合化した B i 一 C M O S半導体装置が製造 される （図 3 1参照） 。 - このように、 本実施例の製造方法によれば、 分離溝 1 2部分におい て、 S i 0 2 膜 1 0のエッチング除去時に S i 3 N 4 膜 9および多結 晶シリ コン 1 4によりその下層にあるフィ ールド酸化膜 8あるいは絶 緣被膜 1 3等の酸化膜へのエッチング進行は防止される。 従って、 分 離溝 1 2部分の段差は形成されることはなく、 平坦な形状が得られる. ので、 ボリ シリ コン配線 1 6、 A 1配線 2 0の段切れ、 ショー トとい つた従来の問題が発生することはない。
また、 上述の図 3 7 , 図 3 8に示す従来方法では、 フィ ールド酸化 膜 3 2の薄肉部分に分離溝 3 5を形成した関係上、 分離溝 3 5の上端 周囲にシリ コン基扳 3 1の緣部 Bが存在し、 このためエッチングバッ クされた多結晶シリ コン 3 7の上端が上記緣部 Bより下方に位置する ことになった。 従って、 多結晶シリ コン 3 7の上部に酸化膜 3 8を形 成する際に角部に縦型パーズビーク Aが形成されてしまい、 この結果 上記シリ コン基板 3 1の縁部 Bに応力が集中して結晶欠陥が発生しや すくなるという問題があつた。
本実施例では、 上記のようにフィ ールド酸化膜 8の厚肉範囲に分離 溝を形成するとともに、 2回目のエツチングバックされた多結晶シリ コン 1 4の上端は第 2シリコ ン基板 3の上端よりも上に位置する （図 2 7参照） ので、 該多結晶シリ コン 1 4が酸化される際に、 フィール ド酸化膜 8の薄肉範囲に分離溝を形成する従来の方法 （図 3 7， 図 3 8参照） のように縦パーズビークにより第 2シリ コン基板 3に応力が 発生して結晶欠陥が発生することがない。 従って、 結晶欠陥に起因し て発生する電流漏れを防ぐことができる。 さらに、 フィ ール ド酸化膜 8の薄肉範囲に分離溝を形成する従来の方法のように、 マスクの合わ せずれを見込んで、 半導体装置のサイズを大き くする必要がなく 、 半 導体装置の小型化を図ることができる。
このように本実施例によれば、 シ リ コ ン基板の平坦性を損なう こと なく フィ ールド酸化膜の厚肉範囲に分離溝を形成することが可能とな る。 したがって、 マスクの合わせずれを見込む必要がなく、 かつシリ コン基板の結晶欠陥の発生も抑制されるので、 多結晶シリ コン配線及 び A 1配線の断切れ、 ショー 卜がなく、 かつ不要に大型化することの ない半導体装置を製造することが可能となる。
また、 フィ ール ド酸化膜形成後に分離溝を形成しているため、 分離 溝周りの結晶欠陥の発生を抑えることができると考えられる。 すなわ ち、 分離溝を形成して絶縁分離を施してからフィ ールド酸化膜を形成 した場合、 フィ ールド酸化膜を形成する際に体積膨張し、 シ リ コ ン基 板の分離溝との境界部に応力が集中して結晶欠陥が発生することが懸 念されるが、 本実施例においてはその心配はない。
さらに、 本実施例においても、 分離溝 1 2.の内壁面に C . D . E処 理及びァニール処理を施している。 このため、 分離溝 1 2の形成時に 分離溝 1 2の内壁面などに発生したダメージ層を C . D . E処理で十 分に又は完全に除去し、 その後のァニール処理により、 C . D . E処 理で除去しきれなかったダメージ層や C . D . E処理で新たに発生し たダメージ層を回復でき、 分離溝 1 2の内壁面などの結晶欠陥を解消 することが可能となる。
なお、 上記第 3実施例では、 ドライエツチング処理により多結晶シ リ コン 1 4の 1回目のエッチングバッ クを行つたが、 研磨技術により 行ってもよい。
(第 4実施例）
上記第 3実施例の S i 3 N 4 膜 9の代わりに多結晶シリ コン膜 9 ' を用いた第 4実施例を以下説明する。
上述の図 1 9から図 2 1に示す工程を経た後、 本実施例では L P一 C V Dにより多結晶シリ コン膜 9， 、 C V Dにより S i 02 膜 1 0を 順次堆積し、 上述の図 I 2に示す工程と同様に 1 0 0 0 °Cのァニール 処理を行い、 S ί 02 膜 1 0を緻密化する。 続いて、 レジス トを堆積 し、 フォ トリ ソグラフィ処理を施してレジス トパタ一ンを形成し、 ェ ツチングガスとして CF4 , CHF3 系ガスを用いた R. I . E処理 により S i 02 膜 1 0、 多結晶シリ コン膜 9 ' 及びフィ ールド酸化膜 8に開口 1 1を形成し、 基板表面に S i 3 N4 膜 2 2を堆積する （図 3 2参照） 。 そして、 異方性 R. I . E処理を施し、 開口 1 1の側壁 にのみ S i 3 N4 膜 2 2 ^残す （図 3 3参照） 。 この S i 3 N4 膜 2 2は後工程において分離溝 1 2内壁に熱酸化による絶縁被膜 1 3形成 時に、 開口 1 1内に露出する多結晶シリ コン膜 9 ' が同時に酸化され ないようにするものである。
次に、 S ί 02 膜 1 0をマスクとしてエツチングガスとして H B r 系ガスを用いた R. I. E処理を施し、 第 2のシリ コン基板 3を選択 的にエッチングし、 絶縁膜 2まで達する分離溝 1 2を形成する。 そし て、 分離溝 1 2の内壁面に上述のように C. D. E処理， ァニール処 理を順に施す。 そして分離溝 1 2の内壁面を熱酸化して絶縁被膜 1 3 を形成し、 その後 H3 P 04 液により開口 1 1の壁面を被覆していた S i 3 N4 膜 2 2を除去する （図 3 4参照） 。 上述のようにこの絶縁 被膜 1 3形成時において、 開口 1 1には S i 3 N4 膜 2 2により多結 晶シリ コン膜 9' は露出しておらず、 酸化されることはない。 ここで、 多結晶シリコン膜 9 ' が酸化されていると、 後工程において S i 02 膜 1 0をエッチング除去する際に、 多結晶シリ コン膜 9 ' の酸化部分 も同時にエッチヤン トによりエッチングされてしまう ことになり、 分 離溝 1 2部分において段差の生じる原因となってしまう。
次いで、 上述の図 2 4に示す工程と同様に多結晶シリ コン 1 4を堆 積後 （図 3 5参照） 、 上述の図 2 5から図 3 1 に示す工程と同様のェ 程を経て、 図 3 1 に示す B i - C M O S半導体装置が製造される。
なお、 本実施例においては、 多結晶シリ コン膜 9 ' と分離溝 1 2内 に充填した多結晶シリ コン 1 4 iが、 S i 0 2 膜 1 0除去時のエツチ ングス 卜 ツバと して作用し、 多結晶シリ コン膜 9， より下層のフィ ー ルド酸化膜 8、 絶縁被膜 1 3が同時にエツチングされてしまう ことは 防止される。 また、 上述したように多結晶シ リ コ ン膜 9 ' にも酸化部 分が存在しないため、 そこから下層へェッチングが進行することもな い。
さらには、 本第 4実施例においては、 多結晶シリ コン膜 1 4の 2回 目のエッチングバックと同時に多結晶シリ コン膜 9 ' を除去すること ができる。
なお、 上記種々の実施例では、 分離溝形成時のマスクと して使用す る酸化膜として C V Dによる S i 0 2 膜を形成するようにしたものを 示したが、 他に P S G膜 （Phospho S i l i cat e G lass) を形成するよう にしてもよい。
また、 上記種々の実施例では本発明を S 0 I基板の分離溝に適用す る例について示したが、 単なるシリ コン基板の ト レンチキャパシタゃ ト レンチアイソ レーシ ョ ンにも本発明を応用することができる。 産業上の利用可能性
以上のように本発明の製造方法によれば、 溝内の絶縁膜あるいは溝 周囲のフィ ールド酸化膜などが、 溝形成時のマスクと して用いた膜の エツチング除去時に同時にエツチングされてしまうのを防止できる。 そのため、 溝部の局所的な絶縁耐圧の低下、 溝部分における基板表面 の平坦性の悪化等の不具合は招来されず、 配線層の信頼性の高い ト レ ンチを有する半導体基板が供給でき、 例えば卜 レンチ分離を有する S 0 I基板の製造において、 本発明は非常に有効である。

Claims

請求の範囲
1 . 半導体基板の主面上にマスク用の層を堆積する工程と、 前記半導体基板主面の所定部位を露出する開口を前記マスク用の層 に形成する工程と、
5 前記マスク用の層をマスクとして、 前記半導体基板を前記開口を介 してエッチングして溝を形成する工程と、
該溝の内壁面に絶緣被膜を形成する工程と、
前記開口を介して前記溝内に充塡材を充塡する工程と、
前記マスク用の層の表面に堆積した余分な前記充塡林を除去して表 面に前記マスク用の層を露出させる工程と、
前記マスク用の層を除去する工程と
を含むことを特徵とする半導体装置の製造方法。
2 . '上記半導体基板への溝形成の工程後に、 上記溝の内壁面を C . , D . E (Chemical Dry Btc iag) 処理する工程と、 上記 C . D . E処 理した溝の内壁面をァニール処理する工程とを付加することを特徵と する請求の範囲第 1項記載の半導体装置の製造方法。
3 . 上記ァニール処理する工程は、 不活性雰囲気下で、 1 0 0 0〜 1 1 0 0 °C程度の温度で加熱処理をする工程であることを特徵とする 請求の範囲第 2項記載の半導体装置の製造方法。 ，
4 . 絶縁性基板上に設定された S 0 I層の該 S 0 I層主面に、 マス ク用の層を堆積する工程と、
前記 S 0 I層主面の所定部位を露出すべく、 前記マスク用の層に開 口を形成する工程と、
前記マスク用の層をマスクとして前記 S 0 I層を前記開口を介して エッチングして、 上記絶縁性基板にまで達する分離溝を形成する工程 と、
該分離溝の内壁面に絶縁被膜を形成する工程と、 前記開口を介して前記分離溝内に充塡材を充塡する工程と、 前記マスク用の層の表面に堆積した余分な前記充塡材を除去して表 面に前記マスク用の層を露出させる工程と、
前記マスク用の層を除去する工程と
を含むことを特徴とする半導体装置の製造方法。
5 . 上記分離溝形成の工程後に、 上記分離溝の内壁面を C . D . E ( Chemi ca l Dry E t ch i ng) 処理する工程と、 上記 C . D . E処理した 分離溝の内壁面をァニール処理する工程とを付加することを特徴とす る請求の範囲第 4項記載の半導体装置の製造方法。
6 . 上記ァニール処理する工程は、 不活性雰囲気下で、 1 0 0 0〜 1 1 0 0 °C程度の温度で加熱処理をする工程であることを特徴とする 請求の範囲第 5項記載の半導体装置の製造方法。
7 . 半導体基板の主面上に第 1の層， 第 2の層を順次堆積する工程 と、
前記半導体基板主面の所定部位を露出する開口を前記第 1， 第 2の 層に形成する工程と、
前記第 2 の層をマス ク と して、 前記半導体基板を前記開口を介して エツチングして溝を形成する工程と、
該溝の内壁面に絶縁被膜を形成する工程と、
前記開口を介して前記溝内に充塡材をその上端が前記第 1の層の位 置以上となる位置まで充塡する工程と、
前記充塡材と前記第 1 の層とをエッチングス ト ツバと して前記第 2 の層を除去する工程と
を含むことを特徴とする半導体装置の製造方法。
8 . 上記第 2の層の除去工程の後に、 上記第 1 の層を選択的に除去 する工程を付加することを特徴とする請求の範囲第 7項記載の半導体 装置の製造方法。
9 . 上記半導体基板への溝形成の工程後に、 上記溝の内壁面を C . D . E ( Chemi cal Dry Etching) 処理する工程と、 上記 C . D . E処 理した溝の内壁面をァニール処理する工程とを付加することを特徵と する請求の範囲第 7項記載の半導体装置の製造方法。
1 0 . 上記溝内壁面への絶緣被膜の形成工程前に、 上記開口内に露 出された前記第 1の層の端面に耐酸化性膜を被覆する工程を付加する ことを特徵とする請求の範囲第 7項記載の半導体装置の製造方法。
1 1 . 絶縁性基板上に設定された S 0 I層の該 S 0 I曆主面に、 第 1の層， 第 2の層を順次堆積する工程と、
前記 S◦ I層主面の所定部位を露出すベく、 前記第 1， 第 2の層に 開口を形成する工程と、
前記第 2の層をマスクとして前記 S 0 I層を前記開口を介してエツ チングし、 上記絶縁性基板にまで達する分離溝を形成する工程と、 該分離溝の内壁面に絶縁被膜を形成する工程と、
前記開口を介して前記分離溝内に充塡材を、 その上端が前記第 1の 層の位置以上となる位置まで充塡する工程と、
前記充塡材と前記第 1の層とをエッチングス 卜ツバとして前記第 2 の層を除去する工程と
を含むことを特徵とする半導体装置の製造方法。
1 2 . 上記第 2の層の除去工程の後に、 上記第 1の層を選択的に除 去する工程を付加することを特徵とする請求の範囲第 1 1項記載の半 導体装置の製造方法。
1 3 . 上記分離溝形成の工程後に、 上記分離溝の内壁面を C . D . E ( Chemi cal Dry Et ching) 処理する工程と、 上記 C . D . E処理し た分離溝の内壁面をァニール処理する工程とを付加することを特徵と する請求の範囲第 1 1項記載の半導体装置の製造方法。
1 4 . 上記分離溝内壁面への絶縁被膜の形成工程前に、 上記開口内 に露出された前記第 1の層の端面に耐酸化性膜を被覆する工程を付加 することを特徵とする請求の範囲第 1 1項記載の半導体装置の製造方 法。
1 5 . シ リ コ ン基板の主面に、 部分的に肉厚となったフ ィ ールド酸 化膜， シリ コン窒化膜， 及びマスクと してのシリ コン酸化膜を順に形 成する工程と、
該フ ィ ールド酸化膜の肉厚範囲において、 該フ ィ ール ド酸化膜， 該 シリ コン窒化膜， 及び該シリ コン酸化膜を選択エッチングして開口を 形成する工程と、
上記シリ コン酸化膜をマスクと して、 該開口から上記シリ コン基板 をエツチングして溝を形成する工程と、
該溝の内壁面に絶縁被膜を形成する工程と、
上記溝内に多結晶シリ コンを充塡する工程と、
上記シリ コン酸化膜上に堆積された多結晶シリ コンを、 上記溝内の 多結晶シリ コンの上端が上記シリ コン窒化膜の上端より上になるよう にエッチング制御しながらエツチングバックする工程と、
上記シリ コン酸化膜を、 上記溝内の多結晶シリ コンと上記シリ コン 窒化膜とを上記フ ィ ールド酸化膜及び上記絶縁被膜に対するエツチン グス 卜 ツバ部と しながらエッチング除去する工程と
を含むことを特徴とする半導体装置の製造方法。
1 6 . シリ コン基板の主面に、 部分的に肉厚となったフィールド酸 化膜， 多結晶シ リ コ ン膜， 及びマスクと してのシリ コン酸化膜を順に 形成する工程と、
該フィ ールド酸化膜の肉厚範囲において、 該フィ ールド酸化膜， 該 多結晶シリ コン膜， 及び該シリ コン酸化膜を選択ェツチングして開口 を形成する工程と、
該開口の壁面に露出された上記多結晶シ リ コ ン膜に耐酸化性膜を被 覆する工程と、
上記シリ コン酸化膜をマスクと して、 該開口から上記シリ コン基板 をエツチ ングして溝を形成する工程と、 該溝の内壁面に絶縁被膜を形成する工程と、
上記溝内に多結晶シリコンを充塡する工程と、
上記シリ コン酸化膜上に堆積された充塡用多結晶シリ コンを、 上記 溝内の多結晶シリコンの上端が上記多結晶シリ コン膜の上端より上に なるようにエッチング制御しながらエッチングバックする工程と、 上記シリ コン酸化膜を、 上記溝内に充填された多結晶シリ コンと上 記多結晶シリ コン膜とを上記フィールド酸化膜及び上記絶縁被膜に対 するエッチングス トッパ部と しながらエッチング除去する工程と
を含むことを特徵とする半導体装置の製造方法。
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