WO1993023825A1

WO1993023825A1 - Cartridge for electronic apparatus

Info

Publication number: WO1993023825A1
Application number: PCT/JP1992/000649
Authority: WO
Inventors: Ken-Ichi Wakabayashi; Chitoshi Takayama; Tadashi Shiozaki
Original assignee: Seiko Epson Corporation
Priority date: 1992-05-20
Filing date: 1992-05-20
Publication date: 1993-11-25
Also published as: DE69227522T2; US6515864B2; US6404639B1; US20060158858A1; EP0608418A1; US20080158829A1; US20040141294A1; DE69227522D1; US20050047096A1; US20030198023A1; EP0608418A4; US5659459A; US6845014B2; US7359202B2; US6025993A; US6771509B2; US7345883B2; US20030086245A1; US20070177357A1; EP0608418B1

Description

明細書電子装置用カートリッジ

【技術分野】

本発明は、プリンタ等の電子装置に挿入される電子装置用カートリッジに関する。

【背景技術]

近年、パーソナルコンピュータ，ワードプロセッサ，ワークステーションなどのディジタル演算に基礎を置く電子装置、あるいはマイクロプロセッサを組み込んだプリンタ，プアクシミリ，電子手帳，電子楽器，電子調理器，電子カメラなどが、社会の広範な領域で用いられている。また、自動車，ロボット，工作機械，あるいは各種電化製品においても、マイクロプロセッサを利用したものが、広く実用に供されている。

こうしたディジタルな論理演算に基礎を置く機器は、ハードウ -ァのみで実現された単純なフィードバック制御と比べて柔軟な制御が可能であることの他、ソフトウヱァの変更により実質的な機能を変更することができるという利点を有する。従って、同一のハードウヱァであっても、処理手順を記憶した R OMの中身を変更するだけで、全く異なった制御を実現することも可能である。更に、ソフトゥアの変更のみで機能のパージヨンナツプが可能であるという利点も有するのである。

しかしながら、実際に制御を行なうプロセッサの能力は、ハードウユア、例えば時間当たりの処理回数，一度に取り扱えるビット数，データの転送を行なうバス幅などにより決まるから、ソフトゥァのパージヨンアツプによって改善されるのは、たかだか使い勝手の向上など、限定されたものに過ぎず、現実に既存の電子装置の能力を大幅に向上させることはできなかった。また、ソフトウェアの変更によるバージョンアップも、ソフトウ Xァは R OMに焼き付けられていることが多く、ソフトウユアの変更には R OMの交換作業を必要としたため、困難な場合が多い。このため、ソフトウエアのパージヨンアップは、設計当初から R0 M交換を予定している機種やソフトウエアをフレキシブルディスクなど交換可能な媒体で供給するもの以外では困難であつた。

もとより、パーソナルンピュータなどにおいて、マイクロプロセッサなどをそつくり入れ替えて、コンピュータ全体の機能を向上しょうとするいわゆるァクセラレータなども存在するが、マザ一ポード上の C P Uの交換が必要になるなど、誰にでも簡単に行なえるというものではなかった。マイクロプロセッサを組み込んだブリンタ，ファクシミリ，電子手帳，電子楽器，電子調理器，電子カメラなどの民生用電子装置、あるいは自動車の電装品.，ロボット，工作機械などの産業用電子装置，更には各種電化製品となると、こうした機能の向上、変更については、何等考慮されていないのが通常である。かかる問題を、ページプリンタを例にとつて詳細に説明する。

近年、レーザプリンタ等のページプリンタの普及にはめざましいものがあり、コンピュータからのデータの高速な出力機器の主流になろうとしている。レーザプリンタの場合、 2 4 0から 8 0 0 D P Iの解像度を持ち、一分当たり数ページの印字能力を持つものが開発されている。こうしたプリンタは、印刷用のェンジンとして感光ドラムを用いたゼログラフィュ-ットを使用しており、帯電、露光、トナー塗布、転写の各工程を感光ドラムの回転に同期して連続的に行なうことから、 1ページ分の画像をメモリに蓄えた後、印刷処理を起動する。

従って、ページプリンタに備えられた画像展開用のメモリは、少なくとも 1ぺ一ジ分の画像をメモリに蓄える容量が必要となり、画像データの圧縮を行なつていないならば、その容量は解像度と処理可能な用紙の大きさとから決まる。例えば、解像度 3 0 O D P I、用紙の大きさを横 8インチ、縦 1 0インチの合を考えてみると、全部で 8 X 1 0 X 3 0 0 X 3 0 0 = 7 , 2 0 0， 0 0 0ドットの画素を取り扱うことになり、少なくとも 0 9メガパイトのメモリを用意しなければならない。

また、外部のコンピュータから受け取る印字データが印刷しょうとする画像のビヅトイメージそのものであれば、プリンタはデータを受け取つてこれをメモリに順次記憶する処理を行なうだけであり、処理速度は主にデータの転送速度に依拠する。並列転送、例えばセントロ二クス社規格準拠の転送方式はかなり高速なので、転送速度がゼログラフィュ-ットの印刷能力を下回ることはほとんど考えられない。

Lかしながら、印字データとして文字のコードと行および桁ピッチなどの情報を受け取りこれを画像として展開する機能を備えたプリンタでは、あるいはぺージ記述言語で記述されたプログラムを受け取つてこれを解釈して展開するプリンタでは、印字データに基づいてビットイメージを演算 ·生成する処理が必要となり、単純なビットイメージの転送と較べて全体の処理速度が大きく低下するという問題があった。即ち、プリンタの処理速度が、主に処理を行なうプロセッサの能力およびメモリのアクセスタイム等により決まることになり、ゼログラフィュニット自体の印刷能力を大幅に下回ってしまうのである。

例えば、 1分間に 1 0枚印刷可能なページプリンタを考えてみると、 1枚の印刷物用の画像データを準備するのに許された時間はわずか 6秒しかなく、この時間に 0 . 9メガバイトのデータを総て展開しょうとすれば、 1バイト当たりに許容される処理時間は、わずか 6 . 6 7マイクロセカンドに過ぎない（6秒/ 0 . 9メガバイト）。この処理速度は、現在市場に供給されている高速の R I S C夕ィプのプロセッサで実現可能かどうかという程度である。これに対してゼログラフィュ-ットは、 1 0枚 Z分程度の印刷能力を既に備えていることが多い。従つて、現状では、印字データを処理する制御部の処理能力が、全体の印字速度を向上する上でのネックとなっている。

ページプリンタの中には、内部のメモ ¹)容量を増大可能なものや、予め拡張スロットを用意し、ここにフォントゃプログラムを内蔵したカートリッジなどを装着することにより機能を向上しょうとするものがあるが、メモリの拡張に伴う処理速度の向上は望めても、処理能力自体を向上させることはできなかった。例えば、特定のページ記述言語しかサポートしていないレーザプリンタに、他のぺージ記述言語を処理する機能を拡張するため、 I Cカードその他のカートリッジの形態で他のページ言語インタープリタのプログラムを供給するものが知られている。このカートリッジは、プログラムをマスク R OMの形態で内蔵しており、プリンタの拡張スロットに装着される。ページ言語インター：リ夕のプログラムを提供するこのカートリッジについて説明する。プリンタ本体の制御部は、電投入直後などのタイミングで、カートリッジに割り当てられた所定のアドレスを読みにゆく。ページ言語プログラムを収納したカート U Vジが装着されている場合には、特定のコードが返されるので、制御部は、カートリッジがページ ¾1Sプログラムであることを知る。これにより、プリンタの制御は、カート ¹;ッジ内部におかれているインタープリタプログラムに移る。この結果、プリンタは外部から受け取るデータをそのページ言語に従つて解釈することができるようになるが、処理速度自体が向上する訳ではなく、むしろ高級なページ記述言語を改めて採用するこ.とで、全体の印刷速度は低下することが多い。

そこで、上述の問題を解決するために、プリンタ本体とは別個のマイクロプロセッサを備えるカートリッジを発明した。このカートリッジは、プリンタ本体から印字データを受取る機能を言しており、また、カートリッジ内のマイクロプロセヅサは、受け取った印字データに基づいて画像データを展開する機能を有している。

ところで、上記カートリッジはその筐体がアルミニウムにより形成され、これにより内部のマイクロプロセッサで生じた熱を放熱させるようにしているが、一方で、このような金属製の筐体がアンテナとなって、電磁波の不要輻射を増大させ、カートリッジ自身あるいは周辺に'ある電子装置にノィズを生じさせ、誤動作などの原因となるという問題があつた。

また、上記カートリッジには放熱特性め点で解決すべき問題もある。上記カートリツジに利用されるマイクロプロセッサは、数万値から数十万個の素子を含む電子回路であり、それらの素子が 2 0〜 4 0 MH zあるいはそれ以上の阖波数を有するクロック信号に応じてスイッチング動作などを行なっている。従って、マイク口プロセッサは動作中にかなりの熱を発生する。このため、マイクロプロセッサで発生した熱を ^1»部に放出しないとマイクロプロセッサの温度が上がり、マイク口プロセッサが誤動作を起こしたり、内部の素子が破壊されてしまったりすることがある。

誤動作や素子の破壊を防止するために、マイクロプロセッサのケースに対しては 8 O 'C程度の最大許容温度が設定されている。ケースの表面温度を許容値以下に保っためには、カートリッジの構造を工夫して、マイクロプロセッサから外部に放熱しやすい構造にすることが重要となる。

しかし、従来はプリンタに装着されるカートリッジであってマイクロプロセッサを備えるものが存在しなかったので、カートリヅジの放熱構造も知られていなかった。

この発明は、従来技術における上述の課題を解決するためになされたものであ、プリンタ本体から受け取った印字データに基づき所定の処理を実行するマイクロプロセッサ等の回路素子を内蔵したカートリッジにおいて、外界への不要電磁波輻射を低減した電子装置用カートリッジを提供することを主な目的とする。この発明の付加的な目的は、内部の回路素子を効率的に冷却することのできる電子装置用カートリッジを提供することにある。

【発明の開示】

上述の課題を解決するため、この発明による電子装置用カートリッジは、論理演算可能な第 1のプロセッサを備えた電子装置に、所定の挿入口を介して挿入される電子装置用カートリッジであって、導電性の遮弊部材と、前記遮弊部材と前記電子装置の導電部材とを電気的に接続する接続手段と、を備えている。この力ートリツジは導電性の遮弊部材を備えることによって、電磁波ノィズが外部に出射されるのを防止している。

このカートリツジはさらに、第 2のプロセッサと、該第 2のプロセッサを搭載した基板とを備え、前記接続手段は、前記遮弊部材と、前記回路基板の電源用配線と、前記電子装置の導電部材とを電気的に接続する手段を備えていてもよ。接続手段が遮弊部材と電源用配線と電子装置の導電部材とを電気的に接続するので、遮弊部材の電位が安定化され、これによつて電磁波ノイズの発生が防止される _c

また、前記基板を収納する筐体を備え、該筐体は前記遮弊部材を含むようにしてもよい。この筐体は、少なくとも一部が金属製であつてもよく、また、少なくとも一部に導電層を有するものであってもよい。前筐体は互いに嵌合して前記基板を収納する第 1と第 2の筐体要素を備え、前記カートリッジを前記電子装置に挿入した状態において少なくとも前記電子装置から突出する前記カートリツジの突出部分において、前記第 1と第 2の筐体要素のそれぞれの嵌合面にそれぞれ導電層が形成されていることが好ましい。このカートリツジでは、互いに嵌合する第 1と第 2の筐体要素によつて筐体が構成されており、かつ、第 1と第 2の筐体要素の嵌合面にそれぞれ導電層が形成されて .いることによって、 2つの筐体要素の結合部分から電磁波ノィズが出射されるのを防止している。

この発明の一実施例においては、前記第 1と第 2の筐体要素の一方がプラスチック製であり、他方が金属製である。

前記接続手段は、複数の箇所において前記基板の電源用配線と前記遮弊部材とを電気的に接続することが好ましい。この構成は、基板の電源用配寧と遮弊部材との間のィンピーダンスを低減するので、高周波ノイズの発生を防止する上で効杲がぁる。

前記筐体が貫通口を有する場合には、前記接続手段は、さらに、前記貫通口の雨端部の間の少なくとも一箇所において、前記基板の電源用配線と前記遮弊部材とを電気的に接練する手段を有することが好ましい。この構成では、貫通口から外部に出射される電磁波の波長を短くすることができるので、有害な電磁波ノィズを低減する上で効果がある。

前記接続手段は、前記遮弊部材に固定された導電性弾性部材を備え、該導電性弾性部材は、前記筵体に設けられた開口ら外部に突出する突出部を有するとともに、カートリッジを前記電子装置に挿入した場合に前記電子装置の導電部材と電気的に接触するようにしてもよい。

また、複数の前記導電性弾性部材を備え、カートリツジを前記電子装置に揷入した場合に、少なくとも 1つの導電性弾性部材が前記電子装置の導電部材と電気的に接触するようにしてもよい。

さらに、前記複数の導電性弾性部材は、前記遮弊部材と前記基板の電源用配線とを電気的に接続するようにしてもよい。

放熱特性の点では、金属製の前記筐体要素に固定され、前記第 2のプロセッサの上面に対向して前己筐体の内部に配置された金属製の放熱部材と、該放熱部材と前記第 2のプロセッサの上面との間に介装されて、前記放熱部材と前記第 2のプロセッサとに密着する介装部材とを備えることが好ましい。こうすれば、第 2 のプロセッザで発生した熱を、放熱部材と金属製の筐体要素とを介して外部に放出することができる。

さらに、前記第 2のプロセッサを前記放熱部材の方向に押すための弾性部材を備えることにより、第 2のプロセッサと介装部材と放熱部材との間の熱抵抗を低減することができる。

なお、前記基板が拡張メモリ用コネクタを備えるようにすれば、カートリッジの用途に応じて必要となるメモリを容易に追加することができる。

この際、前記筐体に拡張メモリを前記拡張メモリ用コネクタに挿入するための拡張用スロットと、取り外し可能な拡張用スロット蓋とを設け、該拡張スロット蓋を、カートリッジを電子装置に挿入した場合に電子装置内に隠れる位置に設けるようにするのが好ましい。こうすれば、カートリッジの使用中に誤って拡張メモリが抜き差しされるのを防止できる。

なお、前記拡張メモリが I Cカードとして構成されていれば、メモリの拡張が容易である。

電子装置用カートリッジに、電子装置本体と電子装置用カートリッジとを機械的に連結する連結手段を備えるようにすれば、電子装置用カートリッジの盗難を防止することができる。なお、前記連結手段を、施錠手段と該施錠手段の施錠に応じて電子装置用カートリッジの電源を投入するスィツチ手段とを備えるようにしてもよい。

この発明の他の構成による電子装置用カートリッジは、所定の挿入口を介して電子装置に挿入される電子装置用カートリッジであって、デジタルプロセッサを搭載した基板と、導電材料による遮弊部材を有し、前記基板を収納する筐体と、前記電子装置の導電部分と前記基板の電源用配線と前記遮弊部材とを電気的に接続する接地手段と、を備える。

さらに、この発明のさらに他の構成による電子装置用カートリッジは、論理演算可能な第 1のプロセッサと、前記第 1のプロセッサの少なくともアドレス信号線が接続されたコネクタとを備えた電子装置に、所定の挿入口を介して挿入される電子装置用カートリッジであって、第' 2のプロセッサと、前記電子装置から出力されたァドレス信号から該ァドレスに反映されたデータを取り出すデータ取出手段と、導電性の遮弊部材を有し、前記第 2のプロセッサを収納する体と、前記電子装置の導電部材と前記基板の電源用配線と前記遮弊都材とを電気的に接続する接続手段と、を備える。

- . この発明の他の構成による電子装置用カートリッジは、論理演算可能な第 1のプロセッザと、該プロセッサが実行する処理を記億した第 1の記憶手段と、前記第 1のプロセッサの少なくともアドレス信号線が接続されたコネクタと、外部に転送すベきデータをァドレス信号に反映させるとともに該アドレス信号を前記コネクタを介して出力するアドレス出力手段とを備えた電子装置に、所定の挿入口を介して挿入される電子装置用カートリッジであって、第 2のプロセッサと、該第 2のプロセ、 yサが実行する処理手照を記憶した第 2の β憶手段と、前記電子装置から出力されたァドレス信号から該ァドレスに反映されたデータを取り出すデ一夕取出手段と.、前記第 2のプロセッサと第 2の記憶手段とデータ取出手段とを搭載した基板と、導電性の遮弊部材を有し、前記基板を収納する筐体と、前記電子装置の導電部分と前記基板の電源用配線と前記遮弊部材とを電気的に接続する接地手段と、を傭える。

なお、この発明は、上述の各電子装'置用カートリッジと電子装置との組み合わせで構成される電子システムも含んでいる。

[図面の簡単な説明】

図 1は、この発明の一実施例としてのカートリツジを示す斜視図、

図 2は、実施例のカートリッジの分解斜視図、

図 3は、プリント基板を拡大して示す斜視図、

図 4は、下部ケースを示す図、

図 5は、プリント基板を示す平面図、

図 6は、ブリント基板を下部ケースに載置する様子を示す側面図、

図 7は、カートリッジのマイクロプロセッサの部分を拡大して示す要部断面図、図 8は、第 1のタイプのプリンタ本体にカートリッジを挿入した状態を示す斜視図、

図 9は、第 2のタイプのプリンタ本体にカートリツジを挿入した状態を示す斜視図、

図 1 0は、第 1のタイプのプリン夕本体に挿入した状態におけるカートリッジとプリンタ本体のフレームの縦断面図、

. 図 1 1は、第 2のタイプのプリンタ本体に挿入した状態におけるカートリッジとプリンタ本体のフレームの縦断面図、

図 1 2は、電磁波ノィズ対策前後の電磁波/ィズの測定結果を示すグラフ、図 1 3は、チーンでプリンタ本体に連結されたカートリッジを示す概念図、図 1 4は、キーによロヅク機構を有するカートリッジを示す概念図、図 1 5は、プリンタとカートリッジの全体構成を示すブロック図、図 1 6は、コネクタ C N 1 1における信号線の構成を示す説明図、図 1 7は、電子制御装置 5 0 1側からみたカートリヅジ 5 0 3のァドレスマツプを示す説明図、

図 1 8は、マイクロプロセッサ 6 0 1側からみたカートリッジ 5ひ 3のァドレスマップを示す説明図、

図 1 9は、カートリッジ 5 0 3の内部構成を示すブロック図、

図 2 3は、割込要求レジスタ 6 4 0の構成例を示す回路図、

図 2 0は、ポーリング ·コマンドレジスタ 6 4 3の構成例を示す回路図、図 2 1は、ステータスレジスタ 6 4 5め内容を示す説明図、

図 2 2は、読出制御回路 6 2 0の構成例を示す回路図、

図 2 4は、読出制御回路 6 2 0を用いたデータ転送を実現する電子制细装置 5

0 1側の処理を示すフローチヤ一ト、

図 2 5は、 R O M 6 7 1内のデータの構造を示す説明図である

図 2 6は、読出制御回路 6 2 0を用いたデータ転送を実現するカートリツジ 5

0 3側の処理を示すフローチャート、

図 2 7は、 F I F O制御回路 6 2 3を用いたデータ転送を実現する電子制御装置 5 0 1側の処理を示すフローチヤ一ト、図 28は、 F I FO制御回路 623を用いたデータ転送を実現するカートリヅジ 503側の処理を示すフローチャート'、

図 29は、ダブルバンク制御回路 624の構成例を示す回路図、

図 30は、ダブルバンク制御回路 624を用いたデータ転送の開始のための処理を示すフローチャート、

1131は、同じく電子制御装置 501側におけるその応答処理を示すフローチ -ャー卜、

図 32は、ダブルバンク制御回路 624を用いたデータ転送を実現する電子制御装置 501側の処理を示すブローチャート、.

図 33は、ダブルパンク制御回路 624を用いたデータ転送を実現するカートリッジ 503側の処理を示すフローチャート、

図 34は、レーザエンジン 505を制御して行なわれる画像データの印刷の夕イミングを示すタイミングチャートである。

【号の説明】

1 , l a, l b プリンタ本体

15 ゼログラフィュ-ット

3 データバス

36 パスドライバ

50 カートリッジ

56 ROM

68 データセレクタ

100 上部ケース

102 放熱用シ ¹ Jコーンゴム

104 アース用パネ部材

106 拡張メモ用スロット

108 端面

110 金属板

120 下部ケース 122 パネ部材

124 嵌合部

126 押圧用シリコーンゴム

128 ゴム保持部

132 開口部

140 下部キャツプ

142 貫通口

150 上部キャップ

160 ネジ

180 金属フレーム

182 金属フレーム

200 I Cカード

500 プリンタ

501 電子制御装置

503 カートリッジ

505 レーザエンジン

507 ワークステーション

510 CPU

511 ROM

512 RAM

514 データ入力ポート

515 ラインバッファ

516 パスライン

517 レジスタ

518 コンソ一ルパネル

519 コンソールパネル I/F

520 ダブルバッファ回路

550 プリント基板

551 プラグ部 601 マイクロプロセッサ

602 メモり部

6ひ S AS I C

603 データ転送制御部

606 ROM

608 ROM

610 セレクタ

610 データセレクタ

611 RAM

615 拡張 RAMインタフェース 617 トライステートバッファ

618 ROM

619 トライステートバッファ

620 読出制御回路

621 F I F 0メモリ

623 F IFO制御回路

62 ダブルバンク制御回路

635 バス制御部

637 リセット素芋

640 割込要求レジスタ

643 コマンドレジスタ

645 ステータスレジス夕

647 転送フラグレジスタ

649 PROMコントロールレジスタ

650 コントロールレジスタ

651 ラッチ

653 F IFOレジスタ

654 F IFO書込回路

655 F IFO読出レジスタ 657 ラッチ

658 バッファ

661 発振器

665 発振器

670 EEPROM

671 ROM

674 D型フリップフロップ

680 N ANDゲート

681 データセレクタ

682 データセレクタ

684^686 トライステートバッファ

691 RAM

694, 695 オアゲート

696 インバータ

52 O A RAM

52 OB RAM

520 C メモリ書込コントローラ

520D メモリ読出コントローラ

601 ρ ピン

640 a フリップフロップ

640 a 割込要求レジスタ

643a ォクタル D型フリップフロップ

643c D型フリップフロップ

6521 ラッチ

7900 ユーザブルゲート

AAB アドレスパス

CAB アドレスパス

CDB データパス

CN 10 コネクタ CN11 コネクタ

【発明を実施するための最良の形態】

実施例を以下の各項に分けて説明する。

[ i ] カートリツジの構造

A. カートリツジの構造

B. 電磁波ノイズ試験結果

C . 力トリ、 yジ構造の変形例

Li i ] プリンタおよびカートリッジの電気的構成

A. プリンタおよびカートリッジの全体構成

B · カートリヅジのアドレス空間

C. カートリツジの内部構成

D. データ転送制御部 603の説明

E , 各レジスタの説明

F. 読出制钾回路 620の構成と働き

G. F I FO制御回路 623の構成と働き

H. ダブルバング制御回路 624の構成と働き

I . 画像データの印刷

[i i i] その他

[i ] カートリッジの構造

A. カートリヅジの構造

図 1は、この発明の一実施例としてのプリンタ用カートリジの構逭を示す斜視図、図 2はその分解斜視図である。このカートリッジ 503は、プリンタ本体のフォント用カートリッジ挿入口に挿入されるカートリッジとして設計されている。ただし、このカートリッジは、後述するように、プリンタ本体から印字データを受け取り、受け取つた印字データを画像データに展開する機能を有している ₍ このカートッジ 503は、内部が凹状の上部ケース 100と、板状の下部ケース 120との間に多層プリント基板 550 (以下、単に「プリント基板」と呼ぶ）が介装された構造を有しており、カートリッジ 5 0 3のコネクタ側には下部キャップ 1 4 0と上部キャップ 1 5 0力取り付けられる。上部ケース 1 0 0と上部キヤ、シプ 1 4 0と下部キャップ 1 5 0は A B S樹脂製であり、下部ケース 1 2 0はアルミニウム製である。上部ケース 1 0 0の内面には導電層が形成されており、下部ケース 1 2 0とともにフレームグランドを構成している。上部ケース 1 0 0内面の導電層は、無電解銅 ·ニッケルメツキで形成されている。なお、この導電層は、導電性塗料の塗装、アルミユウムの真空蒸着などの他の周知の方法を用いて形成してもよい。また、導電性プラスチックを成形して上部ケース 1 0 0 を製作しても良い。

なお、以下では、キャップ 1 4 0， 1 5 0のある側をカートリッジの前方と呼び、マイクロプロセッサ 6 0 1のある側をカートリッジの後方と呼ぶ。

プリント基板 5 5 0の前方にはブラグ部 5 5 1が形成されており、また、後方にはマイクロプロセッサ 6 0 1などの回路素子が取り付けられている。プリント基板 5 5 0の周縁部分には 4つのアース用パネ部材 1 0 4が固定されており、その内の 2つはカートリッジの挿入方向中央に、また他の 2つはカートリッジの後方に設けられている。パネ部材 1 0 4は、プリント基板 5 5 0の接地配線と上部ケース 1 0 0の内表面の導電層とを電気的に接続する役割を有する。

下部ケース 1 2 0の前方側には、プリンタ本体とのアース接続を確保するための 2枚のアース用パネ部材 1 2 2が固定される。アース用パネ部材 1 2 2は鳥が羽を広げた形状を有しており、左右の羽の部分に相当する第 1の屈曲部 1 2 2 a は上方に屈曲し、鳥の脚の部分に相当する第 2の屈曲部は下方に半円弧状に屈曲している。第 1の屈曲部 1 2 2 aは、下部ケース 1 2 0とプリント基板 5 5 0の接地配線とを電気的に接続する役割を有する。第 2の屈曲部は、下部ケース 1 2 0に設けられた開口部 1 3 2からカートリッジ 5 0 3の外に突出し、プリンタ本体の接地部分と下部ケース 1 2 0とを電気的に接続する役割を有する。

下部ケース 1 2 0の周縁には、平板部 1 2 1から突出した壁状の形状を有する嵌合部 1 2 4が設けられている。嵌合部 1 2 4は、上部ケース 1 0 0の側面と嵌合して略直方体の筐体の主要構造を構成する。

下部ケース 1 2 0の後方には、プリント基板 5 5 0を上方に押すための円柱状の押圧用シリコーンゴム 1 2 6が下部ケース内面のゴム保持部 1 2 8にはめ込まれている。押圧用シリコーンゴム 1 2 6は、マイクロプロセッサ 6 0 1の直下にあたるプリント基板 5 5 0を上方に押す役割を有する。マイクロプロセッサ 6 0 1の上面と上部ケース 1 0 0の內面との間には、密着性と齙伝導性を改善するためのシート状の放熱用シリコーンゴム 1 0 2が介装される。また、マイクロプロセッサ 6 0 1の上方を覆うようにアルミユウム製の放熱板 1 1 0が下部ケース 1 .2 0にネジで固定されている。押圧用シリコーンゴム 1 2 6がプリント基板 5 5 0を上方に押すと、マイクロプロセッサ 6 0 1も上方に押しつけられ、マイクロプロセッサ 6 0 1と放熱用シリコーンゴム 1ひ 2、および、放熟用シリコーンゴム 1 0 2と放熱板 1 1 0の密着性がそれぞれ高められる。この結果、マイクロプ口セッサ 6 0 1で発生した熱は、放熱板 1 1 0を介して下部ケース 1 2 0に伝導し、下部ケース 1 2 0から外部に放熱される。

組立の際には、まず下部ケース 1 2 0に 2つのアース用パネ部材 1 2 2を固定した後、押圧用シリコーンゴム 1 2 6をゴム保持部 1 2 8にはめ込む。一方、プリント基板 5 5 0には各種の回路素子を取付け、また、 4つのアース用パネ部材 1 0 4をプリント基板 5 5 0の所定の穴に差込んでぞれぞれハンダで固定する。次に、このプリント基板 5 5 0を下部ケース 1 2 0に載せ、その後方（マイクロプロセッサ 6 0 1側）のコーナー部をネジで固定する。そして、放熱板 1 1 0を下部ケース 1 2 0の嵌合部1 2 4の側面にネジで固定する。その後、上部ケース 1 0 0を下部ケース 1 2 0と嵌合させ、下部キャップ 1 4 0を差し込む。この際、下部キヤ、 yプ 1 4 0に設けられた 2つのジの貫通孔部 1 4 1が上部ケース 1 0 0の対応部分の下に差込まれ、下部キャップ 1 4 0の貫通口 1 4 2にはプラグ部 5 5 1が貫通する。上部ケース 1 0 0は、前方側の 3箇所においてネジ固定される。最後に、上部キャップ 1 5 0を上部ケース 1 0 0にはめ込むことによって図 1に示すようなカートリッジ 5 0 3が完成する。

なお、上部キヤツプ 1 5 0の両側には、パネ 1 5 2を内部に収納したポタン口ック 1 5 4がそれぞれ設けられている。ポタンロック 1 5 4ほパネ 1 52によつて外側に付勢されており、 2つのボタンロック 1 5 4を内側押すとポタンロック 1 5 4のッメが上部ケース 1 0 0の係合部から外れ、ポタン口ック 1 5 4を離すと係合部に係合する。

図 2には I Cカード 200も示されている。 I Cカード 200は多数のダイナミック RAMを有する拡張メモリであり、必要に応じてカートリッジ 503に挿入することが可能である。 I Cカード 200を挿入する場合には、まず上部キヤップ 150を外し、上部ケース 100に設けられた拡張メモリ用スロット 106 に I Cカード 200を挿入することによって、プリント基板 550内の I Cカード用コネクタ 210に I Cカード 200を差込む。そして、上部キヤップ 150 を取り付げると図 1に示す元の形状に戻る。この実施例では、取り外し可能な上部キャップ 150を外して I Cカード 200を差込めるようにしたので、メモリの拡張を容易に行なうことができる。また、上部キヤップ 150をカートリツジ 503の前方に設けることによって、カートリツジ 503をレーザプリンタ本体に挿入した状態では I Cカード 200を挿入することができないように工夫している。

図 3はプリント基板 550を拡大して示す斜視図である。図 3に示すように、プリント基板 550の上面の後方端にはマイクロプロセッサ 601が取り付けられており、他端にはプリンタ本体のコネクタと接铳するための差し込みプラグ部 551が形成されている。

マイクロプロセッサ 601の周囲には、マイクロプロセッサ 601用の制御プログラムなどを記憶する 4つの ROM606〜609と、 4つのアドレスバツファ 617と、クロック用の発振器 661 , 665がそれぞれ配置されている。また、プリント基板 550の中央部からやや前方側には I Cカード用コネクタ 21 0が設けられている。プリント基板 550の裏面側には、制御回路やレジスタなどを含む AS I C (特定用途向け LS I ) や、プリント本体内のプロセッサ用の処理プログラムを記憶した ROM (以下、「プリンタ本体用 ROMJ と呼ぶ）などの種々の回路素子が実装されている。なお、図示の便宜上、プリント基板 55 0の表面上に形成された配線パターンは省略されている。

マイクロプロセッサ 601はピングリッドアレイ（ P G A) タイプの素子であり、他は SO Jタイプ、 SOPタイプまたは QFPタイプの素子である。マイク口プロセッサ 601としては、例えば、 R I SCプロセッサである AMD社製の Am2 9 0 3 0 (クロック周波数 2 5 MH z ) が使用される。

前述したように、このカートリッジ 5 0 3はプリンタ本体のフォント用カートリヅジ掙入口に揷入される。通常のフ才ント用カートリッジは、フォントデータを記億した ROMを収納したものに過ぎない。これに対して、この実施例のカートリッジ 5 0 3は、マイクロプロセッサ 6 0 1と、マイクロプロセッサ 6 0 1の処プログラムを記億した R OM6 0 6 ~6 0 9とを備えており、また、プリン .タ本体用 ROMと、 A S I Cを含む制御回路とを備えている点が特徴的である。

この力"トリッジ 5 0 3が挿入されるプリンタ本体側のコネクタは、フォント用カートリッジと接続される仕様で構成されているので、データをカートリッジからプリンタ本体側に読出すための読出し専用線は備えているが、データをプリンタ本体からカートリジ側に転送するための信号線を有していない。一方、この実施例のカートリジ 5 0 3では、プリンタ本体から印字データを受けとつて、この印字データをマイクロプロセッサ 6 0 1によって画像データに展開する機能を有している。この際、コネクタが有する読出し専用線を用いて、印字データをプリンタ本体からカートリッジに転送する必要があり、このため、次に示すようにプリンタ本体のマイクロプロセッサに特别な処理を実行させる。

カートリツジ 5 0 3がプリンタ本体に挿入されていると、プリンタの起動時にプリンタ本体内のプロセッサがカートリッジ 5ひ 3内のプリンタ本体用 R OMに記億された識別データを読み取り、この識別データに応じて、プリンタ本体内のプロセッサがそのプリンタ本体用 ROM内の処理プログラムに従った処理を行なう。

プリント本体内のプロセッサは、プリンタ本体用 R OM内の処理プログラムに従って、特別な処理を実行する。この特別な処理とは、 1バイト分の印学データ (ページ記述言語プログラム）を実質的に含むようなァドレスを生成し、このァドレスをァドレスバスに乗せてプリンタ本体からカートリヅジ 5 0 3に伝える処理である。カートリッジ側の A S I Cは、このアドレスを受け取るとともに、これを解読することによてアドレスに含まれている 1パイト分の印字データを抽出し、カートリッジ内の所定の RAM (後述する）に収納する。マイクロプロセッサ 6 0 1は、この RAMに記億された 1ページ分の印字データを画像データに展開する処理を行なう。こうして展開された画像データはカートリッジ 5 0 3からプリンタ本体に転送され、ゼログラフィュニットによって画像がプリントされる。

マイクロプロセッサ 6 0 1 としては、プリンタ本体よりも高速のプロセッサを使用するのが好ましい。こうすれば、プリンタ本体が実行すべき画像の展開処理を、高速のマイクロプロセッサ 6 0 1で行なうので、実質的にプリンタの処理速度を向上させることができる。なお、カートリッジ 5 0 3内の回路と、その動作の詳細については、さらに後述する。

図 4 (A) は、下部ケース 1 2 0の平面図、図 4 ( B ) はその B— B断面図である。ただし、図 4 ( B ) には上部ケース 1 0 0の断面も描かれている。図 4 (A) に示すように、下部ケース 1 2 0は平板部 1 2 1と嵌合部 1 2 4を主な構成部分としている。嵌合部 1 2 4は挿入方向前方のネジ穴部 1 2 5の付近で途切れている以外は、下部ケース 1 2 0の周囲に渡って連続した壁を構成している。図 4 (B ) に示すように、嵌合部 1 2 4は上部ケース 1 0 0の側面の内面と嵌合しており、断面が略長方形の筐体を構成する。前述したように下部ケース 1 2 0 はアルミニウム製であり、また、上部ケース 1 0 0の内面には導電層が形成されている。従って、嵌合部 1 2 4の外周面の部分では、嵌合部 1 2 4の外周面と上部ケース 1 0 0の内面とで導電層が互いに重なり合つており、内部の回路素子から発生される電磁波ノイズを遮断する上で効果がある。

図 5は、プリント基板 5 5 0を示す底面図（すなわち、マイクロプロセッサ 6 0 1が実装されている面と反対側の面）である。ただし、図 5は回路素子が実装されていない状態を示している。プリント基板 5 5 0の周辺部には、複数の GN Dランド 5 6 0， 5 2 6 , 5 6 4 , 5 6 6が形成されている。これらの G N Dランドは、プリント基板 5 5 0のシグナル ·グランドに設けられた導電層領域である。

図 2と見比べると解るように、プリント基板 5 5 0の後方側（図 5では上側）の 2つの G NDランド 5 6 0は、プリント基板 5 5 0を下部ケース 1 2 0に固定するネジのための貫通孔とアース用パネ部材 1 0 4を差込むための 3つの小穴とを含む領域に形成されている。プリント基板 5 5 0の挿入方向のほぼ中央にある 2つの GNDランド 562は、アース用パネ部材 104を差込むための 3つの小穴を含む領域に形成されている。また、' プリント基板 550の挿入方向前方の端部にある 2つの GNDランド 564と、その中央にある GNDランド 566とは、プリント基板 550を下部ケース 120に固定するネジのための貫通孔を含む領域にそれぞれ形成されている。

カートリッジ 503を組み立てた状態では、プリント基板 550の後方部にあ -る GNDランド 560と中央部にある GNDランド 562がアース用パネ部材 1

04 (図 2) を介して上部ケース 1ひ 0の内面の導電層に電気的に接続ざれる。同時に、プリント基板 550の後方部にある GNDランド 560と前方部にある 01^0ランド564， 566が下部ケース 120のネジ穴部に接触して下部ケース 120と電気的に接続される。この結果、複数の箇所においてプリント基板 5

50の接地配線（以下、「シグナル ·グランド」または「S G] と呼ぶ）を筐体の導電層（以下、「フレーム，グランド」または「FG」と呼ぶ) に接続している。このように、 SGと FGとを多点で接地することによって、 SG— FG間のインピーダンスを低減レ、高周波電流の発生を防止することができる。この結果、高周波電流に起因する電磁波ノイズの発生を防止できるという効果がある。

図 2からも解るように、下部キャップ 140の貫通孔 142の部分は導電層が無いので電磁波ノイズが外部に漏れやすい。よく知られているように、電磁波ノィズの規格（日本の VCC I、米国 FCC等）は所定の範囲の周波数（30~1 000MHz) を規制しており、この範囲の電磁波ノィズを低減できれば有害な電磁波ノイズを防止できる。プラグ部 5ち 1の中央部付近に設けられた GNDランド 566 (図 5) は、このような観点に立ち、貫通孔 142から出射される電磁波ノイズの波長を約 1/2に（ずなわち周波数を約 2倍に）することによって有害な電磁波ノイズを低減するために設けたものである。

図 6は、アース用パネ部材 122によってプリント基板 550と下部ケース 1 20とが電気的に接続される様子を説明するための側面図である。図 6 (A) はプリント基板 550を下部ケース 120に載置する前の状態を示し、図 6 (B) は載置した後の状態を示している。図 6 (A) に示すように、アース用パネ部材 122の第 1の屈曲部 122 aと下部ケース 120の嵌合部 124との間には隙間がある。図 6 ( B ) の状態では、第 1の屈曲部 1 2 2 aがプリント基板 5 5 0 に押しつけられているが、嵌合部 1 2 4と屈曲部 1 2 2 aとの間にはわずかに隙間が空いている。屈曲部 1 2 2 aの先端は 3つに分かれているので、それぞれほぼ独立したパネ部材として機能し、アース用パネ部材 1 2 2とプリント基板 5 5 0の下面の接地配線とが確実に電気的に接続される。これらのアース用パネ部材 1 2 2も電磁波ノィズの発生の防止に効果がある。

なお、第 1の屈曲部 1 2 2 aは、接地配線以外の電源用配線、例えばマイクロプロセッサ 6 0 1やその他の周辺回路を駆動するための安定した電圧（3 V， 5 V等）を供給する電源用配線と、下部ケース 1. 2 0とを電気的に接続するようにしてもよい。また、このような電源用配線とは別個に設けられた安定した電圧の電源用配線に接続してもよい。

図 7は、カートリッジ 5 0 3のマイクロプロセッサ 6 0 1の部分を拡大して示す要部断面図である。下部ケース 1 2 0のゴム保持部 1 2 8には押圧用シリコーンゴム 1 2 6がはめ込まれており、押圧用シリコーンゴム 1 2 6がプリント基板 5 5 0を上方に押上げている。プリント基板 5 5 0の上にはマイクロプロセッサ 6 0 1のピン 6 0 1 ρが半田付けされている。そして、マイクロプロセッサ 6 0 1の上面と放熱板 1 1 0との間には放熱用シリコーンゴム 1 0 2が介装されている。マイクロプロセッサ 6 0 1で発生した熱は、放熱用シリコーンゴム 1 0 2と放熱板 1 1 0と下部ケース 1 2 0と^通り、下部ケース 1 2 0の下面から外部に排出される。

押圧用シリコーンゴム 1 2 6がプリント基板 5 5 0を上方に押すことによって、マイクロプロセッサ 6 0 1と放熱用シリコーンゴム 1 0 2と放熱板 1 1 0との密着性が良好になり、これらの間の熱伝導性が改善される。

放熱用シリコーンゴム 1 0 2としては、熱伝導率の良好な材料が用いられる。例えば、信越ポリマー株式会社製のシンエツシリコシート（商品名）、信越化学工業株式会社製の放熱用シリコーンゴムシート T C一 C Gタイプ（商品名）または富士高分子工業株式会社製のサーコン（商品名）などが用いられる。これらは、いずれも約 1 W/m · K以上の比較的高い熱伝導率を有している。

また、信越化学工業株式会社製の R T Vゴムコンパゥンド（商品名）のように、粘性な液体状、パテ状、グリース状などの非固体状であって、使用時に固化させるタイプの材料もマイクロプロセッサ 6 0 1の上面に介装する材料として利用できる。このような非面体状のものを用いれば、僅かな厚みでマイクロプロセッサ e 0 1と上部ケース 1 0 0との密着性を確保できるので、熱伝導率が比較的低い材料であっても放熱甩材料として良好である。

図 7に示す上部ケース 1 0 0の端面 1 0 8には、多数の穴が形成されており、 -空気が流通し易い構造となっている。これらの穴も、カートリッジ 5 0 3内部の熱を放出するのに有 ¾jである。また、多数の穴を開けることによって、端面 1 0 8の表面積が増加しており、この点からも放熟効率を改善している。なお、他の放熱対策が十分な場合には、端面 1 0 8に穴を開ける必要はない。また、電磁波ノィズを低減る上では端面 1 0 8に穴を設けないほうが好ましい。

図 8および図 9は、第 1と第 2のタイプのプリンタ本体 1 a， l bにカートリッジ 5 0 3を挿入した状態をそれぞれ示す斜視図である。また、図 1 0と図 1 1 は、挿入状態におけるカート ' Jッジ 5 0 3とプリンタ本体 1 a , l bのフレームの縦断面図である。ただし、図 1 0と図 1 1では、図示の便宜上、回路素子等を省略している。

図 1 0において、プリント基板のプラグ部 5 5 1がプ¹ Jンタ側のコネクタ C N 1 1に挿入されている。この時、カートリッジ 5 0 3の後方側にあるパネ部材 1 2 2がブリンタ本体 l aの金属フレーム 1 8 0に接触する。図 1 1では、カートリッジ 5 0 3の前方側にあるパネ部材 1 2 2がプリンタ本体 1の金属フレーム 1 8 2に接触している。このように、 2つめアース用バネ部材 1 2 2の内のいずれか一方がプリンタ本体の接地された部分と接触することによって、カートリッジの筐体とプリンタ本体とを確実に電気的に接続してる。

以上説明したように、この実施例のカートリッジほ、次のような電磁波ノイズの対策を施している。

①プラスチック製の上部ケース 1 0 0の内面には導電層を形成し、下部ケース 1 2 0はアルミニウム製とした。これにより、カートリッジの筐体の内面の全面に渡って導電層を形成し、電磁波ノイズを遮弊している。

②下部ケース 1 2 0の周縁部に壁状の嵌合部 1 2 4を設け、上部ケース 1 0 0 と嵌合するようにした。これにより、嵌合部 1 2 4の外周面と上部ケース 1 0ひの内面の導電層を重ね合わせて電磁波ノィズを遮弊した。

③シグナル ·グランドとフレーム · グランドとを多点で接地し、これらの間のィンピーダンスを低減して高周波電流の発生を抑制した。

④プラグ部 5 5 1のための貫通口 1 4 2付近において、プラグ部 5 5 1の両端部と中央部とでシグナル ·グランドとフレーム ·グランドとを接続し、貫通口 1 •4 2から出射される電磁波ノイズの波長を小さく（周波数を大きく）した。これより、規制の対象となっている有害な波長域の電磁波ノィズを低減した。また、このカートリッジ 5 0 3は次のような一般的な電磁波ノィズ対策も併用している。

⑤各回路素子の G N Dピンと電源ピンの近傍にデカップリングコンデンサを設けた。

⑥マイクロプロセッサ 6 0 1の電源配線にコモンモード用チ 3—クコイルを設けた。

B . 電磁波ノイズ試験結果

図 1 2 (A) は電磁波ノィズ対策前のカートリツジの電磁波ノィズの測定結果を示すグラフであり、図 1 2 (B ) は、この発明の実施例のカートリッジ 5 0 3 の電磁波ノイズの測定結果を示すグラフである。図 1 2において、一点鎖線は F C C規格を示している。対策前のカートリッジは、上記の②〜⑥の対策を施しておらず、また、上部ケース 1 0 0と下部ース 1 2 0とをそれぞれアルミニウムで製作している。図 1 2から解るように、上記の対策によって電磁波ノイズがかなり低減されており、対策後のカートリッジは F C C規格を十分満足している。

C . カートリッジの構造の変形例

カートリッジの盗難防止のためにカートリッジとプリンタ本体とを機械的に接続するようにしても良い。図 1 3は、カートリッジ 5 0 3とプリンタ本体 1 とを鎖 5 7 0で接続している例を示す。カートリッジ 5 0 3の端部には穴 5 7 2と、この穴 5 7 2を通るリング 5 7 3が設けられている。鎖 5 7 0の一端はリング 5 7 3に接続されており、他端はプリンタ本体 1のアース端子 5 7 4にネジ止めされている。

図 1 4は、キー 5 8 0によるロック機構を有するカートリッジ 5 0 3を示している。キー 5 8 0を回転させると、カートリッジ 5 0 3内に納められていた突起 5 8 2がプリンタ本体 1側に飛び出し、プリンタ本体 1の対応部分に設けられた溝（囱示せず）に嵌合する。これによつて、カートリヅジ 5 0 3がプリンタ本体 1から引き出せなようになる。なお、このようなキー 5 8 0に、スィッチ機倉を持たせるようにして >よい。すなわち、キー 5 8 0を回転させることによって、カートリッジ 5 0 3を口、 yクするとともに、力.一トリッジ 5 0 3の電源を投入するようにしてもよい。

なお、盗難防止のために鎖や口ック機構を設ける変わりに、カートリッジ 5 0 3をプリンタ本体 1にネジ止めするようにしてもよい。

上記実施例では拡張用メモリとして I Cカードを使用できるとしていたが、 S I MM (Single In-l ine Meiory Module) などの他の拡張用メモリを使用できる構造としてもよい。

[ i i ] プリンタおよびカートリツジの電気的構成

A . プリンタとカートリツジの全体構成

図 1 5は、実施例に適用されるレープリンタ 5 0 0とこれに装着されたカートリッジ 5 0 3の概略構成を示すブロック図である。

レーザプリンタ 5 0 0は、レーザプリンタ 5 0 0全体の制御を司る電子制御装置 5 0 1と、用紙 Pに画像を形成するレーザエンジン 5 0 5とを備えている。レ一ザプリンタ 50 0はワークステーション 5 0 7に接緩されており、電子制御装置 5 0 1がワークステーション 5 0 7から送られる印字データに基づて画像デ一夕（ビットマップデータ）を展開し、コネクタ C N 1 0を介して展開した画像データをレーザエンジン 5 0 5に転送する。レーザエンジン 5 0 5は、これに応じてゼログラフィュニツト 1 5を駆動し、用紙 Pに画像を印刷する。

電子制御装置 5 0 1の内部には、図 1 5に示すように、周知の C P U (本実施例ではモトローラ社製 MC 6 8 0 0 0 ) 5 1 0、 C P U 5 1 0が実行するプログラムを記憶した R0M511、印字データや展開後の画像データを蓄える RAM 512、ホストであるワークステーション 505からの印字データを受け取るデ一夕入力ポート 514、カートリッジ 503とのデータのやり取りを行なうバスライン 516に介装されたラインバッファ 515、レーザエンジン 505とのコマンドゃステータス情報のやり取りを行なうためのレジスタ 517、レーザプリンタ 500のコンソールパネル 518とのインタフヱースを司るコンソールパネル I/F519、レーザンジン 505に転送する画像データを保存するダブルバッファ回路 520、を備える。

ダブルバッファ回路 520は、レーザエンジン 505による印刷の 8ライン分、即ち 4Κパイトの記憶容量を有する 2つの RAM520Α， 520Βを備え、 C PU510側からは、モリ書込コントローラ 520 Cを介して交互に画像データを書き込む。一方、レーザエンジン 505は、メモリ読出コントローラ 520 Dを介して、この 2つの RAM520 Α， 520 Βを交互に読み出すことで、感光ドラムの回転に同期して画像データをビデオ信号に変換し、印刷を実行することができる。 2つの RAM520A, 520 Βを設けて交互にデータを書き込んだり読み出したりするのは、 CPU510からのアクセスとレーザエンジン 50 5側からのアクセスを独立して行なわねばならないためである。

CPU 510は一方の RAMにデータを書き込んだ後、レジスタ 517の所定ビットにフラグを立てる。これを対してレーザエンジン 505はこのフラグをチ -ックして、データが書き込まれた側の RAMに記憶された画像データを読み出す。読み出し中は、レジスタ 517の別めビットを立てて CPU 510にいずれの RAMが読み出し中であるかを知らせる。この時、他方の RAMはレーザェンジン 505からアクセスされないから、この間に、 CPU510は、他 ¾の RA Mに次の 8ライン分の画像データを書き込んでおく。レーザエンジン 505は、一方の RAMからの読出が完了すると、フラグをリセットし、他方の RAMからの読み出しに切り換える。 CPU510からのデータの書き込むの速度は、レーザエンジン 505からのデータの読み出し速度、即ち印刷の実行速度より速いので、両者によるメモリへのアクセスの衝突を回避しつつ、 1ページ分の画像データの転送を確実かつ簡易に実現している。カートリツジ 503は、コ木クタ CN11を介して電子制御装置 501に接続されている。ラインバッファ 515は、'データパス 34の途中に介装されたバスドライバ（図示せず) を有している。このパスドライバは、コネクタ CN11から CPU510の方向のみにデータを転送する一方向のバッファである。言い換えれば、 CPU51-0から見た場合、コネクタ CN11に接続されたカートリッジ 503は読み出し専用のデパイスとなっている。

電子制御装置 5ひ 1は電源投入時にカートリッジ 503がコネクタ C N 11に装着されているか否か'を判断し、装着されていると判断した場合には、電子制御装置 501内部のリセット等を行なつた後、カートリッジ 503内に用意された

ROM (後述）の所定番地にジャンプして、それ以降はカートリツジ 503内に用意された処理を順に寒行する。カートリッジ 503は、ワークステーション 5 07からレーザプリンタ 500に出力されたページ記述言語によるプログラムを解釈し、画像データに展開してレーザエンジン 505により印刷を行なわせる。図 16は、プリント基板 550の一端に形成されたプラグ部 551とコネクタ CN11の結皞関係を示す図である。プラグ部 551は、両面プリント基板の 2 つの面（A面と B面）にそれぞれ形成された 25個の端子を有している。図 16 において、プラグ部 551の各端子に対応して信号名が記載されている。なお、信号名の前に付けられた符号「/Jは、信号がロウアクティブであることを示している。各信号の意味は、次の通りてある。

信号 ZASB： CPU510 (モトローラ社製 MC68000)が出力するァドレスストローブ信号。

信号 ZUDS： CPU510が出力する上位データストローブ信号。

信号/ LD S： CPU510が出力する下位データストローブ信号。

信号/ AD S：電子制御装置 501内においてァドレスストローブ信号/ AS Bに基づいて生成されるアドレスストローブ被助信号。このァドレスストローブ補助信号/ AD Sは、プリンタの起動時（ィニシャライズ時）において、異なるタイプのプリンタでは異なる挙動を示す。この実施例では、後述するように、このアドレスストロープ補助信号 Z A D Sのィ -シャライズ時の挙動に基づいて、プリンタのタイプを判別している。信号/ ODTACK：カートリッジ 503から電子制御装置 501側にデータを転送する際のァゥトプットデータァクナリ、J、ジ信号。

信号 ZCTRGSEL： CPU 510がカートリツジ 503を選択して、その内部のァドレス空間に割り付けられた ROMやレジスタ等にアクセスする際の力ートリッジセレクト信号。

信号 A 1 -A20： CPU 510が出力するアドレス信号。

. 信号 D 1~D 15：カートリッジ 503側からの出力信号。

信号 RZW： CPU510が出力するリード Zライト信号。

信号 SCLK：レーザプリンタ 500に内蔵.された発振器（図示せず）から出力されるクロック信号。

なお、レーザプリンタ 500側に与えられる信号/ CTRGSは、カートリツジ 503が挿入されると Lレベルに引き下げられ、 CPU510は、これによつてカートリッジ 503がコネクタ CN 1 1に挿入されていることを検出する。

CPU510は、 23ビットのアドレス信号 A 1ないし A23を用いてワードァドレスを指定し、また、信号/ UDS, /LDSを用いて各ワードの上位バイ小と下位バイトを指定する。この結果、 CPU510は OOOOOOhから FF FFFFh までの 16Mバイトのアドレス空間を扱うことができる。ここで、ァドレスの後に付した記号「h」は 16進数表示であることを示している。

B . カートリツジのァドレス空間

このカートリッジ 503は、電子制御装置 501の CPU510の扱うアドレス空間の一部に割り付けられる。 CPU510は、 OOOOOOhから FFFF F Fh までの 16Mバイトのアドレス空間を扱うが、その一部を ROM ードリッジ用に割り当てている。カートリッジ 503に割り当てられる空間は、レーザプリンタの機種により異なるが、ヒユーレツドパッカー社製のレーザプリンタの場合、図 17左欄に示すように、 20000 Oh ないし 3 F FFFFh あるいは 40000 Oh ないし 5 FFFF Fh といった 2Mバイトの空間が通常である。一方、本実施例のカートリッジ 503の内部に設けられたマイクロプロセッサ 601は、 AMD社製 AMD29030— 25MHzであり、その扱えるァドレス空間は 0000000 Ohから FFFFFFFFh までの 4Gパイトである。このアドレス空間には、 ROMや RAMのみならず、プリンタ側の電子制御装置 501側とのデータのやり取りに用いる各種レジスタ等が割り当てられる。これを、図 18に示した。以下、カートリツジ 503内部の電気的な構成を、両マイクロプロセッサにとってのァドレス空間の割付と共に説明する。 C . カートリツジの内部構成

カートリッジ 503の内部構成を、図 19に示す。図示するように、カートリッジ 503は、全体の制御を司るマイクロプロセッサ 601を中心に構成されており、大きくは、 ROM, RAMとその周辺回路からなるメモリ部 602と、電子制御装置 5ひ 1とのデータのやり取りの一切を司るデータ転送制御部 603と、その他の回路とから構成されている。

メモリ部 602は、このマイクロプロセッサ 6ひ 1が実行するプログラムを記億する計 2Mパイトの ROM606ないし 609、この ROM606ないし 60 9をパンク切換で使用するためのセレクタ 610、電子制御装置 501から受け取った印字データを保存したり展開した後の画像データを保存する計 2Mバイトの RAM611ないし 614、から構成されている。 2Mパイトの ROM606 ないし 609は、各々 16ビット X256キロ = 4Mビットのマスク ROMであり、図 18に示したように、ァドレ空間の 0000000 Ohから 001 FF FFFhに割り当てられている。 ROM606および 6ひ 7、 ROM608および 609は、各々バンクを構成し、 2個二組の 1バンクで、各々 32ビットのデータパスを構成している。 ROM606ないし 609とマイクロプロセッサ 60 1とは、アド-レスバス AABおよび制御信号パスにより接続されている。また、 ROM606ないレ 609のデータバス I DBは、データセレクタ 610を介してデータパス DB 29に接続されており、これを介してマイクロプロセッサ 60 1は R0M606ないし 609からのデータを読み取ることができる。

110¾1606ぉょび607、 R0M608および 609には、マイクロプロセッサ 601からのアドレスバス AABの最下位の 3ビット（A0， A 1， A2) を除く全アドレス信号が入力されている。最下位の 2ビット（AO, A1)が入力されていないのは、マイクロプロセッサ 601からのデータの読み取りが、 1 ウード =32ビット単位（4バイト単位）で行なわれることよる。また、ァドレスの A2が付与されていないから、所定の領域のデータを読み取る場合、 4個の ROM606ないし 609は同時にデータを出力することになる。同時に出力されたデータを調整しているのが、データセレクタ 610である。即ち、マイクロプロセッサ 601からの ROMへのアクセスは、連続した番地に対して行なわれ .ることが多いから、 32ビットを 1ワードとして連続する 2ワードを一度に RO M606ないし 609から読み出しておき、実際に連続したワードの読み取りである場合には、データセレクタ 610により ROMの属するパンクを順次切り換えて、連続してデータを読み取るのである。この結果、連続する 2ワードに対するデータの読出は、極めて高速になる。

—方、 RAM611ないし 614は、 16ビット X 256キロ = 4Mビット D RAMであり、図 18に示したように、アドレス空間の 2000000 Ohから 201 FFFFFhの 2Mバイトに割り当てられている。カートリッジ 503内には、更に 2Mパイトのメモリが増設可能であり、このために拡張 RAMインタフヱース 615が設けられている。この拡張 RAMィンタフース 615は、ァドレス空間の 2020000 Ohから203???? ？11 に割り当てられている。拡張 RAMィンタフ -ース 615には、 S I MMタイプの RAMが最大 2M バイト分装着可能である。 RAM 61 1ないし 614および拡張 RAMインタフエース 615のデータラインは、マイクロプロセッサ 601のデータバス DB 2 9と直接接続されており、そのァドレスィンはデータ転送制御部 603を介してマイクロプロセッサ 601のァドレスバス A ABに接続されている。なお、後述する各種レジスタ等の I Z0は、ァドレス空間の 8000000 O らに割り当てられている。

一方、このカートリッジ 503をプリンタ 500の電子制御装置 501側から見た場合、図 17の右欄に示したように、先頭の 128Kバイトには、 ROMが割り当てられている。即ち、このカートリッジ 503は、電子制御装置 501の CPU 510が実行するプログラムも内蔵しており、電子制御装置 501の CP U510は、カートリッジ 503が装着されている場合には、初期化の処理の完了後、この ROMの所定の番地へのジャンプ命令を実行する。それ以後、 CPU 510ほ、この ROMに Id億された処 S手順に従って動作する。

CPU510がカートリジ 503に割り当てられたこの 2Mバイトの空間の先頭から 128Kパイトの空間をアクセスすると、カートリッジ 503のコネクタ側ァドレスパス CABに設けられたァドレスバッファ 617を介して出力されるアドレス信号により ROM618がアクセスされ、この ROM618に記億さ -れた命令やデータが、コネクタ側のデータパス CDBに設けられたデータパッファ &19を介して電子'制御装置 501側の CPU510に送られる。なお、図 1 7において、「XJは、割り当てられた空間の先頭アドレスの最上位の 4ビットの値を示している。

D. データ転送制御部 603の説明

図 17，図 18に示したアドレスマップにおいて ROMや RAMが割り当てられたァドレス以外のアドレスには、種々のコントロールレジスタ , ステータスレジス夕が置かれている。これらのレジスタは、データ転送制御部 603により実現されているので、次にこのデータ転送制御部 603について説明する。回路の説明が中心となるが、アドレスマップ（囡 17，図 18 ) を適宜参照する。

図 19に示すデータ転送制御部 603は、ユーザブルゲート 7900の AS I Cにより実現されている。この AS I Cは、セイコーエプソン社製、型番 SSC 3630のスタンダードセルであり、 CMOSプロセスにより作られた電力消費の小さな素子である。データ転送制御部 603は、 CADシステムであるセィコ一エプソン社製 AS I Cデザィンシステム「LADSNETJを用いて設計された。この C A Dシステムは、論理回路設計に使用するラッチ、フリップフ口、タブ、カウンタ、プログラマブルロジックアレイ等の要素をライブラリの形で用意しており、これらを用て必要な論理回路の設計を行なった後、 AS I Cとしてのパターンを自動生成することができる。

AS I Cとして実現されたデータ転送制御部 603は、カートリッジ 503がプリンタ 500のコネクタ CN11に装着された状態で、プリンタ 500の電子制御装置 501の CPU510と、カートリッジ 503のマイクロプロセッサ 6 0 1 との間のデータのやり取りを制御するものである。両者間のデータのやり取りは、電子制御装置 5 0 1側からカートリッジ 5 0 3側に読み出し専用のデータパスを介してデータを送るための読出制御回路 6 2 0と、同じく読出制御回路 6 2 0の一部の構成を利用し F I F Oメモリ 6 2 1を介してデータを受け渡す F I F O制御回路 6 2 3、カートリッジ 5 0 3側が用意したデータを電子制御装置 5 0 1の側から読み取り可能とするダブルバンク制御回路 6 2 4により実現される。なお、 F I F 0メモリ 6 2 1は、ファーストインファーストアゥトの手順でデータを記憶し読み出す RAMであり、本 II施例では、三菱電機社製 M 6 6 2 5 2 F Pを使用した。

また、データ転送制御部 6 0 3には、電子制御装置 5 0 1側との信号線として、そのァドレスバス C A Bがァドレスパップア 6 1 7を介して、一方、データパス C D Bがデータパッファ 6 1 9を介して、各々接続されている。データ転送制御都 6 0 3内には、このァ、レスバス C A Bの信号をおよびカートリッジセレクトの信号 C S E Lを受けて、データ転送制御部 6 0 3内の各部に選択信号を出力する第 1のデコーダ 6 3 1が構成されている。同様に、マイクロプロセッサ 6 0 1 からのアドレスバス A A Bおよびコントロール信号 C C Cもデータ転送制御部 6 0 3に接続されており、データ転送制御部 6 0 3内には、このアドレスバス AA Bを受けて、内部の各回路に選択信号を出力する第 2のデコーダ 6 3 2が構成されている。更に、このアドレスバス AA Bおよびコントロール信号 C C Cを受けて、 1 01^ 6 0 6なぃし6 0 9， RAM 6 1 1ないし 6 1 4および拡張 RAMィンタフヱース 6 1 5にアドレス信号おょぴ制御信号を出力するバス制御部 6 3 5 も、構成されている。

これらの他、データ転送制御部 6 0 3内部には種々のレジスタが構成きれているが、レジスタへの読み書きは、通常のリード ·ライト動作によるものの他、特定の処理を行なったとき、自動的に書き込まれるものも少なくない。これらの特殊なレジスタの構成については、後述する。また、カートリッジ 5 0 3が電子制御装置 5 0 1側から見て読出専用のデバイスとして扱われている関係で、電子制御装置 5 0 1側から書込可能なレジスタは、所定の番地からの読み取り動作を行なうことで書き込まれる構成となっている。即ち、所定の番地を指定することで第 1のデコーダ 631から選択信号が出力され、この信号によりレジスタにデー夕が書き込まれるのである。レジスタがらの読出は、通常のリードサイクルにより行なわれる。また、マイクロプロセッサ 601側からは、通常の読出 ·書込動作によりデータのリード ·ライトが行なわれる。図 19では、レジスタは読み取り可能なパスに接続した状態で描き、書込動作は単なる矢印で示した。こうしたレ^スタとしては、割込要求レジスタ 640、ボーリング ·コマンドレジスタ 643、ステータスレジスタ（図 17レジスタ STATUS) 645、転送フラグレジスタ（図 18レジスタ BPOLL) 647、 PROMコントロールレジスタ 649、コントロールレジスタ 650がある

これらのレジスタのうち、ステータスレジスタ 645と転送フラグレジスタ 6 47を除くレジスタは、電子制御装置 501の CPU 510もしくはカートリッジ 503のマイク口プロセッサ 601にメモリマップド I /0として割り当てられた複数のレジスタの総称である。複数のレジスタは、必ずしも連続したァドレス割り当てられている訳ではない。割込要求レジスタ 640には、図 17，図 18に示したレジスタ AMD I NT0， 1， 2およびレジスタ AMD CLR0， 1， 2が属する。また、ポーリング ·コマンドレジスタ 643には、レジスタ P OLLおよびレジスタ MCONTCSが属する。 PROMコントロールレジスタ 649には、レジスタ EEPCS, EEPSK, EEPD Iが属する。

コントロールレジスタ 650には、'読出制御回路 620， F I FO制御回路 6 23，ダブルパンク制御回路 624に属さないレジスタで、以上の説明に挙がらなかった総てのレジスタが属する。これらは、図 17，図 18に示したレジスタ ADDMUXA, ADDMUXB, CLKD IV, RTCVAL, RTCON, RTCSEL, RTCCLR, SYSKEEPである。

また、図 17，図 18のメモリマップに示したうち、各々 512パイトの領域 EWWRL, E WWRHは、電子制御装置 501側から読出制御回路 620の第 1，第 2のラッチ 651， 652への書込に用いる領域であり、レジスタ EWR Dはこのラッチ 651， 652を 1ワードとしてマイクロプロセッサ 601側からみたものに相当する。レジスタ FIFOREQ, F IFORST, FI FOW Rは F I FO制御回路 623の F I FOレジスタ 653に相当し、レジスタ F I RC.LK, RDCLK, F I FORD, RD R S Tは F I F O制御回路 623の F I FO読出レジスタ 655に相当する。なお、 F I FO制御回路 623には、 F I FOメモリ 621に書き込むデータを、読出制御回路 620の機能の一部を用いて保持するラッチ 657も備えられている。

図 17に符号 DP RAMA, D PR AMBで示した領域は、 32バイトの容量を有するバッファであり、ダブルパンク制御回路 624の第 1 , 第 2のバッファ658， 659を電子制御装置 501側から見たものに相当する。このバッファ .658， 659をマイクロプロセッサ 601側から見たのが、図 18に示すパンク DPWROA, DPWR0Bである。なお、. ダブルパンク制御回路 624を介したデータのやり取りには、ステータスレジスタ 645の所定ビット d 1， d 2 も用いられるが、その詳細は後述する。

E . 各レジスタの説明

割込要求レジスタ 640は、電子制御装置 501側からマイクロプロセッサ 6 01への割込 φ要求を発生させ、これを保持するレジスタである。電子制御装置 501からマイクロプロセッサ 601への割込は 3レベル用意されており、図 1 7に示すように、 3つのレジスタ（AMD I NTO, 1， 2)が設けられている _c 電子制御装置 501側からこの割込要求レジスタ 640のいずれかを読み取ることで、マイクロプロセッサ 601にする割込要求が発生する。このレジスタのセ、 y トは、電子制御装置 501からの読み取り動作により行なわれるが、読み取られるデータには意味がなく、割込要求に発生には無関係である。

この割込要求レジスタ 640の具体的な構成例を図 23に示す。これらのレジスタは、 D型フリップフロップから構成されており、電子制御装置 501からの上記レジスタの読み取り動作により第 1のデコーダ 631が出力する信号/ AM D INT0, 1， 2により、各フリップフロップ 640 a， b， cの出力端子 Q はアクティブロウにセットされ、割込信号/ I NT0， 1， 2が出力される。なお、信号明の前に付けられた符号「/」は、信号がロウアクティブであることを示す（以下、同じ）。これらのフリップフロップ 640 a , b， cの出力をクリァするレジスタは、図 18に示すように、読み取り専用の 3のレジスタ（AMD CLRO, 1， 2) として所定のアレスに割り当てられている。従って、マイクロプロセッサ 601からこのレジスタが割り当てられた各ァドレスに対する読み取り動作を行なうと、第 2のデコーダ 632は信号/ INTCLRO, 1 , 2 を各々出力し、対応するフリプフロップはプリセットされる。

電子制御装置 501側から割込要求をかける場合には、割込要求レジスタ 64 0のいずれかをアクセスすれば良く、マイクロプロセッサ 601は優先順位を判定して、割込要求に応える処理を行なう。この場合に、マイクロプロセッサ 60 1は、対応する割込求レジスタ 640a， b , cをタリァする。なお、信号 P UP 2等のように符号「PUP」で始まる信号は、リセト信号出力回路 637 から出力される信号であり、リセット時等にロウになる信号である。図 23に示した信号 PUP 2は、 3つの割込要求を一度にク ύァするための信号である。

ポーリング，コマンドレジスタ 643は、マイクロプロセッサ 601側から電子制御装置 501側へコマンドを引き渡すレジスタであり、マイクロプロセッサ 601側から書込可能でかつ電子制御装置 501側から読み取り可能なレジスタである。このレジスタのハードゥヱァ上の構成例を、図 20に示す。図示するように、ポーリング，コマンドレジスタ 643は、 16ビット幅のデータラッチを構成する 2個のォクタル D型フリップフロツプ 643 a, b、および 1個の D型フリップフロップ 643 cから構成することができる。

ォクタル D型フリップフロップ 643a， bのデータ入力端子 IDないし 8D には、マイクロプロセッサ 601からのデータパス DB29 (バス畐 16ビット）が接続されており、その出力端子 1Qなし 8 Qには、電子制御装置 501側からのデータパス DB 68 (パス幅 16ビット）に接続されている。ォクタル D型フリヅプフロップ 643 a, bのクロック端子 CKには、マイクロプロセッサ 6 01側からのポーリング ·コマンドレジスタ 643のアクセス（図 18、レジスタ MCONTC S)に際して第 2のデコーダ 632から出力される信号/ MCO NTC Sが接耪されており、この信号がアクティブロウとなったとき、マイクロブロセッサ 601側のデータバス DB 29の内容がォクタル D型フリッブフロヅプ 643a， bにラッチされる。また、ォクタル D型フリップフ口ップ 643 a， bの出力を有効にするァゥトプットイネーブル端子 OEには、電子制御装置 50 1側からのポーリング ·コマンドレジスタ 643のアクセス（図 17、レジスタ POLL) に際して第 1のデコーダ 63 iから出力される信号 ZPOLLが接続されており、この信号がロウァクティブとなったとき、ォクタル D型フリップフロップ 643 a， bに保持されたデータが電子制御装置 501側のデータパス D B 68に出力される。

なお、信号/ MCONTC Sおよび信号 ZPOLLは、 D型フリップフロップ 643 cのクロック端子 Cおよびプリセット端子 PRに接続されており、その出力端子 Qからの信号 C DRDは、ォクタル D型フリップフロップ 643 a， b によるデータのラッチが行なわれると（信号/ MCONTC Sがロウ）、ハイレベルにセットされ、このデータを電子制御装置 501側から読み出すと（信号/ POL Lがロウ）、ロウレベルにリセツトされる。 D型フリップフロツプ 643 cの出力信号である CMDRDは、電子制御装置 501側から読出可能なステータスレジスタ 645の所定ビット d3 (以下、フラグ CMDRDとも呼ぶ）となつている。従って、電子制御装置 501側からこのステータスレジスタ 645を読み取ることで.、電子制御装置 501は、マイクロプロセッサ 601からポーリング ·コマンドレジスタ 643にコマンドがセットされたことを知ることができる。

電子制御装置 501は、ステータスレジスタ 645のビット d3であるフラグ CMDRDを見て、コマンドがセトきれたことを知ると、通常のリードサイクルによりポーリング ·コマンドレジスタ 643の内容、即ちマイクロプロセッサ 601から送られるコマンドを読み取る。 'コマンドの内容としては、印字データのデータ転送制御部 60 ¾側への転送開始の指示，印刷の開始の指示あるいはコンソールパネル 518へのメッセージの表示等がある。電子制御装置 501がポ一リング ·コマンドレジスタ 643の内容を読み取ると、図 20に示したように、 D型フリップフロップ 643 cの出力信号 CMDRDは、信号/ POLLによりハイレベルに反転する。従って、マイクロプロセッサ 601は、この転送フラグレジスタ 647の所定ビット d 2を監視することで、自己の出力したコマンドが電子制御装置 501側に読み取られた否かを知ることができる。

ステータスレジスタ 645は、マイクロプロセッサ 601からコマンドがセ、ソトされたか否かを示す上述した情報以外に、図 21に示す情報を保持するレジスタである。各ビットの内容について説明'する。ビット d 0は、後述する読出制御回路 620に電子制御装置 501側からデータが書き込まれたとき、読出制御回路 620内で生成される信号 EWRDYによりロウレベルにセットされ、そのデ一夕がマイクロプロセッサ 601碰によって読み取られたとき、第 2のデコーダ 632からの信号によりハイレベルにリセットされる。このビットをフラグ EW HDYと呼ぶ。

ビット d 1， d 2は、ダブルバンク制御回路 624が電子制御装置 501側とマイクロプロセッサ 6ひ 1側のいずれからァ夂セス可能な状態であるかを示すものであり、それぞれフラグ ADDMUXA, ADDMUXBと呼ぶ。 2つのビットは、ダブルバンク制御回路 624に内蔵された 2つの転送用バンクの各々に対応してる。このビット d 1， d 2は、マイクロプロセッサ 601が、図 18に示したように、コントロールレジスタ 650に含まれるレジスタ ADDMUXA, ADDMUXABのビツト d 0にデータを書き込むことでセト · リセットされる。従って、マイクロプロセッサ 601側からは、ダブルバンク制御回路 624 の一方のバンクへのデー夕の書込に先だって、このフラグをロウレベルにセットし、書込完了後にハイレベルにリセットし、電子制御装置 501側からは、このフラグがハイレベルである側のパンクからデータを読み出すものとすれば、 2つのバンクに交互にデータを書き込み、'読み出すことで、マイクロプロセッサ 60 1側から電子制御装置 501側に連続してデータを受け渡すことができる。

ビット d3 (フラグ CMDRD)につては、既に説明した。ビット d5は、マイクロプロセッサ 601の動作クロックに基づてセヅトされるブラグ CLK D IVである。マイクロプロセッサ 601の動作クロックは、外付けの氷晶発振子 CRC 1を用いた第 1の発振器 661から出力されるクロック CLKが使用されるが、マイクロプロセッサ 601 1からコントロールレジスタ 650のレジス夕 CLKD I Vの所定ビット d0に値 0を書き込むと、マイクロプロセッサ 60 1の動作クロク C L Kは 25MH zとなり、ビット d 0に値 1を書き込むと、動作クロックは 12. 5MHzとなる。電子制御装置 501側からみたステ一夕スレジスタ 645のフラグ CLKD IVは、このクロック C L Kが 25MH zの場合にロウレベルにセットされ、 12. 5Mの場合にハイレベルにセットされる < 電子制御装置 501側は、データ転送のタイミング等を合わせるためにマイクロプロセッサ 601の動作クロックの周波数、つまり動作速度を知る必要がある場合、ステータスレジス夕 645のこのビットをチックする。

ビット d 6は、マイクロプロセッサ 601が動作している場合にハイレベルにセットされ、スリーブモードに入った場合にロウレベルにセットされるフラグ ADMONである。本実施例では、マイクロプロセッサ 601は、ページ記述言語を電子制御装置 5ひ 1側から受け取り、これを展開して画像データにする処理を行なうから、電子制御装置 501側から処理すべきページ記述言語が送られて来ないまま所定時間が経過した場合には、マイクロプロセッサ 601は、省電力を図るため、最初動作周波数を 1/2、即ち 12. 5MHzとし、更に時間が経過すると自らの動作を止めていわゆるスリープモードに入る。この時マイク口プロセッサ 601は、コントロールレジスタ 650のレジスタ ADMONに値 0を書き込む。この結果、電子制御装置 501側からみて、ステータスレジスタ 645 のこのビット 46がロウレベルとなり、電子制御装置 501側からこのビヅトをチヱヅクすることにより、マイクロプロセッサ 601の動作モードを知ることができるのである。

なお、こうした時間の計測等には、データ転送制御部 603に組み込まれたリアルタイムクロックが用いられる。このリアルタイムクロック用のクロック RC LKは、外付けの水晶発振子 665を用いて構成された第 2の発振器 667からのクロックが用いられている。リアルタムクロックは、パス制御部 635内に構成されており、マイクロプロセッサ 601からの指示を受けて、所定時間の経過を計測する。水晶発振子および発振器を 2組設けているのは、マイクロプロセッサ 601の動作クロック CLKを、リアルタイムクロックの動作クロック RC LKとは独立に変更可能とするためである。

リアルタイムクロックは、コントロールレジスタ 650に属するレジスタ RT CVAL, RTCSELの d lビットをロウまたはハイにすることで、 4種類のインターパルタイマを指定することができ、レジスタ RTCONの所定ビヅト d 0に値 1を書き込むことでそのタイマをスタートさせることができる。スタートされたタイマは、レジスタ RTCONのビット dひに値 0が書き込まれて停止されるまで、所定のインターバルでマイクロプロセッサ 601に対して割込要求信号を出力する。マイクロプロセッサ 601は、この割込要求信号を受け付けると、レジスタ RTCCLRを読み取って割込要求をクリアする。これらのィンターパルタイマの出力は、ページ記述言語処理におけるユーザタイム等のカウントに利用している。

. 次に PROMコントロールレジスタ 649の構成について説明する。 PROM コントロールレジスタ 649には、面 18に示す 3のレジスタ EEPCS, EE PSK, EEPD Iが含まれるが、これらのレ.ジスタは、カートリッジ 503に内蔵されたメモリであって電気的にデータを消去 ·書換可能な EE PROM67 0とのデータのやり取に用いられる。

本実施例のカートリッジ 503は、レーザプリンタ 500の動作に必要な諸変数（コンフィグレーション）を、 EEPROM670に記憧する。この EE PR OM670は、シリアル転送によりデータの読出，消去，書込を行なうタイプのものであり、本実施例では、ナショナルセミコンダクタ一社製 NMC93C66 X3を使用している。この EEPROM670は、記憶容量として 16ビット X 256パイト（レジスタ ¾ の容量を持ち、指定された任意のレジスタの内容を読出，消去，書込可能である。 EEPROM670は、チップセレクト信号 CS により選択状態にされると、シリアル'データ入力端子 Dinに送り込まれる「0」「1」のデータをシリアルデータクロック SLに同期して取り込むが、データの転送の最初の 3ビットは EE PROMへめ命令として解釈され、次の 8ビットがデータの読出，消去もしくは書込が行なわれるレジスタ番号と解釈される。データの書込の場合には、これらの命令およびレジスタの指定に緣いて、シリアルデ一タクロック SLに同期して記億すべきデータがデータ入力端子 Dinに与えられることになる。

レジスタ EEPCSは、チプセレクト信号を切り換えるものであり、マイク口プロセッサ 601がこのレジスタのビット d0に値 1を書き込むと、 EEPR OM670は選択状態となる。レジスタ EEPSKは、シリアルデータクロック SKを生成するレジスタであり、マイクロプロセッサ 601はこのレジスタに値 0と値 1とを交互に書き込むことで、 EEPROM670用のシリアルデータク口ックを生成する。レジスタ EE PD Iは、 EEPROM670に書き込まれるべき 1ビットのデータを保持するレジスタであり、マイクロプロセッサ 601は、レジスタ EEPSKを書き換えてシリアルデータクロック SKを生成するのに同期して、このレジスタ EEPD Iの所定ビット d 0を、書き込むべきデータに従つて書き換える。 E E PROM 670のデータ出力端子 D outは、先に説明した転送フラグレジスタ 647の所定ビット d 0になっており、マイクロプロセッサ 601は、 EE PROM670にデータ読出命令と読み出すレジスタの番号を出力した後、シリアルデータクロック S Kに同期して転送フラグレジスタ 647のビット d 0を読み取れば、指定したレジスタの内容を読み込むことができる。 E EPROM670に記憶されたデータは、電源をオフとしても保存されるから、レーザプリンタ 500に電源を投入した直後に、 EEPROM670の内容を読み出して、コンフィグレーションを電源断の直前の状態に戻すことができる。

F.読出制御回路 620の構成と働き

次に、読出制御回路 620の構成例と読出制御回路 620によるデータ転送の手順について説明する。読出制御回路 620は、 8ビット X2個の第 1，第 2のラッチ 651， 652と共に、図 22に示すように、転送に必要なデータを出力する ROM671、 3入力アンドゲート 672、ステータスレジスタ 645のフラグ EWRDY (ビット d0) 生成する D型フリップフロップ 674を備える _t 読出制御回路 620を電子制御装置 50 I側から見ると、このラッチ 651， 6 52が、図 17に示したように、 8ビット単位でデータを転送する 2つのレジスタ EWWRL, EWWRHに相当する。これらのレジスタは、各々 1ワード 16 ビットのデータの下位バイト，上位パイトの転送に用いられる。なお、第 1，第 2のラッチ 651， 652は、マイクロプロセッサ 601側から見ると、図 18 に示すレジスタ EWRDに相当する。即ち、マイクロプロセッサ 601側からは, データパス DB 290介して、両ラッチ 6521， 652を 1ワードとして読み取ることができる。

読出制御回路 620の R0M671は、 256パイトのデータを記憶する RO Mであり、例えばヒューズ ROM,小容量の PROM等により実現することができる。もとより、記憶容量の大きな ROMの一部として実現してもよく、 RAM を用いる場合には予めデータを転送しておくことで同等の機能を実現するができる。この ROM671のアドレス端子 AOないし A7には、コネクタ側アドレスバス CABからのアドレスラインのうち下位の 8ビット（AC 1ないし AC 8) が接続されており、データ端子 00ないし 07は、第 1のラッチ 651および第 2のラッチ 652の入力側 1 Dなし 8 Dに接続されている。なお、 ROM671 の出力は、 F I F 0制鈿回路 623にとつてのデータバス Z 0ないし Z 7として、 F I FO制御回路 623にも出力されている。.

第 1のラツチ 651 ,第 2のラ、チ 652の出力側は、データバス DB 29に接続されており、マイロプロセッサ 601から、レジスタ EWRDとして読み取り可能である。 ROM671のチップセレクト CEおよびァゥトプットイネ一ブル OEには、 3入力アンドゲート 672の出力信号/ EWROMが入力されており、 3入力アンドゲート 672の各入力に入る信号/ EWWRH, /F IFO WR, ZEWWRLのいずれかがアクティブロウとなったとき、アクティブとなり、この時 ROM671は、コネクタ側アドレスバス CABの下位 8ビットにより指定されたアドレスのデータを出力する。

信号/ EWWRHは、読出制御回路 620による上位パイトの転送が指定された時にロウレベルになる信号であり、信号/ EWWRLは、同じくその下位はバィトの転送が指定された時にロウレベルになる信号であり、信号/ F I FOWR は、 F I FO制御回路 623によるデータ転送が指定された時にロウレベルになる信号である。信号/ EWWRLおよび信号 ZEWWRHは、各々第 1のラツチ 651および第 2のラッチ 652のクロック端子 CKに入力されているら、これらの信号がアクティブとなって ROM671からデータが出力されたとき、そのデータは、第 1のラッチ 651，第 2のラツチ 652に保持される。しかも、信号/ EWWRLは、 D型フリップフロップ 674のクロック端子 Cにも入力しているから、下位バイトの転送時には、 D型フリップフロップ 674の出力 Qはロウレベルに反転する。この出力 EWRDYは、既述したステータスレジス 64 5のビット dひおよび転送フラグレジスタ 647のビット d 1、即ちフラグ EW RDYとして扱われている。

第 1のラッチ 651，第 2のラッチ 652は、マイクロプロセッサ 601側からはレジスタ EWRDとして扱われるから、第 1のラッチ 651および第 2のラツチ 652に保持されたデータを読み取ろうとする場合、マイクロプロセッサ 6 01はレジスタ EWRDに対する読み取り動作を行なう。この時、信号/ EWR Dがロウアクティブとなり、この信号がァゥトプットイネーブル端子に接続された第 1のラッチ 651，第 2のラッチ 652の出力側、即ちデータパス DB29 には、先に保持されたデータが出力される。この信号/ EWRDは、 D型フリップフロップ 674のプリセット端子 PRに接続されているから、マイクロプロセッサ 601側から第 1のラッチ 651，第 2のラッチ 652のデータが読み取られると同時に、 D型フリップフロップ 674の Q出力である信号 EWRD Yはハィレベルに反転する。即ち、ステータスレジスタ 645のビット d 0および転送フラグレジスタ 647のビット d 1であるフラグ EWRD Yは、値 1にセットされる。

かかるハードウ-ァを前提として、電子制御装置 501およびマイクロプロセッサ 601は、以下の手順で、電子制御装置 501側からマイクロプロセッサ 6 01側へのデータの転送を行なう。電子制御装置 501側からマイクロプロセッサ 601側に転送されるデータは、電子制御装置 501がワークステーシヨン 5 07から受け取った印字データであり、カートリッジ 503側のマイクロプロセッサ 601で、処理しょうとするページ記述言語のプログラムである。読出制御回路 620によるデータ転送は、電子制御装置 501側の CPU510が実行するカートリッジへのデータ転送処理ルーチン（図 24) 、およびカートリッジ 5 03側のマイクロプロセッサ 601が実行するのデータ読み込み割込処 Ϊ里ルーチン（図 26) により行なわれる。

カートリッジ 503側に転送すべき印字データが整うと、 CPU510は、図 24のフローチヤ一トに示す処理を起動し、まずステータスレジスタ 645のフラグ EWRD Y (ビット d 0) を読み取る処理を行なう（ステツプ S 700) 。このフラグ EWRD Yは、読出制御回路 620の第 1のラッチ 651，第 2のラツチ 652にデータがセットされると値 0となり、そのデータがマイクロプロセッサ 601により読み取られると値 1にセットされるから、次にこのフラグ EW R D Yが値 1であるか否かの判断を行なう（ステップ S 705 ) o

フラグ EWRDYが値 1となるまで待機し、値 1となると、次に（領域 EWW RHの先頭ァドレス +転送したいデータ DX2)のァドレスを読み取る処理を行なう（ステプ S710) o 領域 EWWRHに対する読取処理を行なうと、 RO M671からデータが読出される。 ROM671には、図 25に示すように、その先頭番地 EWWRHからの偶数番地に 00hから FFh までの 256のデータが、順に書き込まれている。奇数番地にデータを置かないのは、 CPU510のデータアクセスは 1ワード（ 16ビット）で行なうのが基本であり、奇数番地から始まるワード単位のアクセスはできない（アドレスパスエラー要因となる）からである。領域 EWWRHの先頭から DX2だけ隔たったァドレスに対して読出処理を行なうと、 ROM671からほデータ Dが読出され、これが図 22に示したように、第 2のラッチ 652にラッチされる。

こうして転送したいデータの上位バイトの転送（第 2のラッチ 652がデータを保持）が行なわれると、 CPU510は、同様に下位パイトの転送（第 1ラッチ 651がデータを保持）を行なう（ステップ S 715) 。以上の処理により、 1ワード分のデータが第 1，第 2のラッチ 651 , 652に保持されたとして、 CPU510は、割込要求レジスタのひとつ（本実施例では AMD I NT 0)をセットする処理を行なう（ステ、 yプ S 720) 。

CPU51ひは、引き続き図 24に示した転送処理ルーチンを籙り返し実行するが、第 1のラッチ 651によるデータ Φ保持が行なわれると、図 22に示したように、フラグ EWRDYはロウレベルにセットされるから、このフラグ EWR DYがハイレベル（値 1) となるまで、次のデータの転送処理は行なわれない (ステップ S700, 705)。

CPUS 10が割込要求レジスタ（AMD INTO)をセットすると、マイク口プロセッサ 601は、この割込要 ¾eを受け付けて、図 26に示すデータ読み込み割込処理ルーチンを起動する。この処理が起動されるのは、読取制御回路 62 0の第 1 , 第 2のラッチ 651， 652にデータが保持された直後であり、マイクロプロセッサ 601は、レジスタ E WRDを読み込むことにより-.電子制御装置 501側が用意した 1ヮードのデータを読み取る（ステツプ S 730) 。その後、マイクロプロセッサ 601は、読^取つたこのデータを RAM 611ないし 614の所定の領域に転送する（ステップ S 735) 。

以上説明した処理により、電子制御装置 501側は、読出専用線であるデータパス CDBで接続されているに過ぎないカートリッジ 503側にデータを転送することができる。しかも、データの書込はパイト単位で行ない、読出はワード単位で行なうので、マイクロプロセッサ 601は効率良くデータを取り込むことができる。なお、ここでは 1ワードのデータを転送する場合を例に取って説明したが、データの転送はワード単位である必要はなく、バイト単位で転送するものとしてもよい。そのばあいには、領域 EWWRL側を用いた転送のみを行ない、マイク口プロセッサ 601側で上位の 8ビットのデータを捨てれば良い。

G. F I FO制御回路 623の構成と働き

F I FO制御回路 623は、 F I FOメモリ 621に書き込むデータをラッチするラッチ 657、この F I FOメモリ 621へのデータの書込を制御する F I F0書込レジスタ 653、同じく読出を制御する F I F0読出レジスタ 655を備える。この F I F0メモリ 621は、 1152パイトのデータを蓄えることができ、内部に書き込み用アドレスカウン夕と読み出し用カウンタとを備える。 F I F0メモリ 621には、これらのカウンタをそれぞれリセットする書込側リセツト端子，読出側リセット端子、書込側の 8ビットのデータパスと読出側の 8ビットのデータバス、書込用のクロック端子、読出用のクロック端子が設けられている。

この F I FOメモリ 621を用いてデータを電子制御装置 501側からマイク口プロセッサ 601側に転送するには、電子制御装置 501の CPU510は図 27に示す転送処理ルーチンを、カートリッジ 503のマイクロプロセッサ 60 1は図 28に示す処理ルーチンを、各々実行する。まず、図 27のフローチヤ一トに示した処理ルーチンを説明する。

電子制御装置 501側の CPU 510は、 F I F 0制御回路 623を用いて、複数バイトのデータ転送を行なう。電子制御装置 50 ίの CPU510が図 27に示したデータ転送処理ルーチンを起動すると、まず F I FO制御回路 623の F I F 0書込回路 654に属するレジスタ F I F OR STを読み出す処理を行ない、書込側のアドレスカウンタをリセ、 yトする処理を行なう（ステップ S750) 。続いて、送り出すデータの数をカウントするために変数 Nを値 0にリセットする（ステップ S 755) 。その後、（レジスタ F I FOWRの先頭アドレス +転送したいデータ DX2)番地を読み出す処理を行なう（ステップ S760) 。このアドレスを読み出すと、読出制御回路 620と同様に、 ROM 671の所定の番地がアクセスされて（図 25 参照）、 CP U510が転送しょうとしたデ一-タ Dが出力され、これが図 22に示すバス Z 0ないし Z 7を介してラッチ 657にラッチされる。

続いて、 F I FO制御回路 623のレジスタ F I F ORE Qを読み出してラッチ 657に保持されたデータ Dを F I FOメモリ 621に転送する処理を行なう (ステップ S 765) 。レジスタ F I FORE Qを読み出すと、 F I F0メモリ 621の書込側のクロック端子に書込クロッグが出力され、ラッチ 657に保持されたデータ D.が、 F I F0メモリ 621の書込側ァドレスカウンタが示す番地に書き込まれる。と同時に F I FOメモリ 621内の書込側アドレスカウンタの内容は、値 1だけインクリメントされる。こうして 1バイトのデータを書き込むと、転送したデータ数を示す変数 Nを値 1だけインクリメントし（ステップ S7 7ひ）、変数 Nが転送じょうとするデータの総パイト数 Xと等しくなつたか否かの判断を行なう（ステ 'yプ S775>。従って、転送したデータのパイト数 Nがデータの総数 Xに一致するまで、上述したステップ S 760ないし S 775の処理を繰り返す。

全データの転送が完了すると、 CPU510は、割込要求レジスタの一つ（A MD I NT 1) をセトし、データの転送が完了したことをマイクロプロセッサ 601側に通知し（ステツブ S780) 、 ΓΝΕ XT J に抜けて本処理ルーチンを終了する。

一方、マイクロプロセッサ 601は、この割込要求 AMD I NT 1を受けて図 28にフローチャートを示すデータ受信割込ルーチンを起動する。このルーチンを起動すると、マイクロプロセッサ 601は、まず F 1 0制御回路623の？ I FO読出レジスタ 655に属するレジスタ RDRSTを読み出して、 F I FO メモリ 621の読出側のアドレスカウンタをリセットする処理を行なう（ステツプ S800) 。続いて、受信したデータ数をカウントするための変数 Mに値 0をセットする処理を行なう（ステップ S 805)。

その後、 F I FO読出レジスタ 655に属するレジスタ F IRCLKを読み込む処理を行ない（ステップ S 810) 、読み取ったデータを RAM 611ないし 614の所定の領域に転送する処理を行なう（ステップ S 815) 。レジスタ F I RCLKを読み出すと、 F I FOメモリ 621の読出側のクロック端子に読出クロックが出力され、その時の読出側アドレスカウンタの示す番地のデータ Dが, 読み出される。と同時に F I F0メモリ 621内の読出側ァドレスカウンタの内容は、値 1だけインク .リメントされる。なお、通常 F I FO制御回路 623を介して転送されるのは、ページ記述言語のプログラムであることから、受信されたデータは、直ちに RAMの所定の領域に転送され、画像データの展開に備えられるのである。

1パイトのデータを受信すると、変数 Mを値 1だけィンクリメントし（ステツプ S 820) 、この変数 Mが転送するデータの総バイト数 Xに等しくなつか否かの判断を行なう（ステップ S 825) 。従って、受信したデータのパイト数 Mがデータの総数 Xに一致するまで、上述したステップ S 810ないし S 825の処理を繰り返す。

全データの受信が完了したと判断されると、マイクロプロセッサ 601は、デ一夕の読み込みの完了を示すコマンドを一リング ·コマンドレジスタ 643に書き込む処理を行なう（ステップ S 630) 。電子制御装置 501側の CPU5 10は、このポーリング，コマンドレジスタ 643の内容を読み取ることで、 F I F0制御回路 623によるデータ受信の完了を知ることができる。その後、マイク口プロセッサ 601は、「RNT」に抜けて本処理ルーチンを終了する。以上説明した処理により、電子制御装置 501側からマイクロプロセッサ 60 1側に、大量のデータを効率よく転送することができる。転送されたデータは、データ転送制御部 603の RAM611ないし 614の所定の領域に保存され、マイクロプロセッサ 601による処理を待つ。マイクロプロセッサ 601は、電子制御装置 5 0 1側から展開すべき印字データ（ページ記述言語により記述されたプログラム）を総て受け取ると、 R O 6 0 6ないし 6 0 9に記憶したページ記述言語のィンタープリタを起動し、 RAM6 1 1ないし 6 1 4の所定の領域に保存されたこの印字データを処理する。かかる処理により画像の展開がなされ、展開された結果は、 RAM6 1 1ないし 6 1 4の所定の領域に画像データとして記憶'される。

H . ダブルバンク制翻回路 6 2 4の構成と锄き

画像の展開が完了して得られた画像データは.、次に電子制御装置 50 1側に転送され、その RAM 5 1 2に記億され、所定のタイミングでレーザエンジン 5 0 5により印刷されることになる。かかる画像データの転送を行なうのが、ダブルバンク制御回路 6 2 4である。ダブルバンク制御回路 6 2 4は、マイクロプロセッサ 6 0 1側から電子制御装置 5 0 1側に転送するものであり、 3 2バイト（1 6ワード）のデータを蓄えるバンクを 2セット備える。これを Aバンク， Bバンクと呼ぶが、両者はドウ-ァとしては全く同一なので、 Aバンク側の構成例のみを図 2 9に示す。

この各バンクは、そのアドレスおよびデータバスを、マイクロプロセッサ 6 0 1側からと電子制御装置 5 0 1側からとに切り換えられる構成になっており、図示するように、アドレズラインを選択るデータセレクタ 6 8 1 ， 6 8 2、 2個一組で用いられデータパス（1 6 ビヅト幅）を選択する 2組計 4個のオタタルラインバ' yファ 6 8 4ないし 6 8 7、 3 2パイト分の記憶容量を有する RAM 6 9 1 ， 6 9 2、その他の構成ゲートであるオアゲート 6 9 4， 6 9 5およびインパ一夕 6 9 6から構成されている。図 2 9では、 3 2バイト分の記憶容量 ^有するメモリチップを 2個用いた構成としているが、単一のメモリチヅプの上位ァドレスを切り換えることで実現しても差し支えない。

データセレクタ 6 8は、電子制御装置 5 0 1側のアドレスパス C ABの最下位 4ビット（A C 1ないし AC 4) と、マイクロプロセッサ 6 0 1側のアドレスパス AABの下位の 4ビット（A 2ないし A 5 ) とを選択して出力する構成となつており、アドレスバスの選択は、セレクト端子 Sに接続された信号 AD D MUX A (レジスタ ADDMUXAのビット d 0) により行なわれる。データセレクタ 682は、ァドレスバスの選択に合わせて、 RAM691， 692のリード ·ラィトの信号を切り換えるものであり、同じくセレクト端子 Sに接続された信号 A DDMUXAにより、いずれかの信号が RAM691， 692のチップセレクト端子 CE 1 , 2、アウトプットイネーブル端子 OEに接続されるかを切り換えてい。

• ォクタルラインバッファ 684， 685をデータバス DB 29に介装されたトライステトタイプのラインバッファであり、ゲート端子 1 G， 2 Gが口ウレべルとなったとき、マイクロプロセッサ 601側のデータパス DB 29と RAM6 91， 692のデータパスを接続し、マイクロプロセッサ 601側から RAM6 91.， 692へのデータの書込が可能な状態とする。ォクタルラインバッファ 6 84, 685のゲート端子 1G， 2Gには、信号/ D P WR 0 Aと信号 AD DM UX Aとを入力とするオアゲート 694の出力が接続されている。信号 ZDPW R0Aは、マイクロプロセッサ 601側が Aパンクにデータを書き込もうとするときロウレベルになる信号である。従って、 Aバンクへのデータの書込を行なうとして、予めレジスタ ADDMUXAのビット d 0をロウレベルにしておけば、マイクロプロセッサ 601側から Aバンクへのデータの書込処理を行なうと、ォクタルラインバッファ 684， 685のゲートが開き、データパス DB 29に出力されたデータは、 RAM691 , 092のデーダパスに出力され、これに書き込まれる。

一方、ォクタルラインバッファ 686， 687は、そのゲート端子 1 G, 2 G がロウレベルとなったとき、電子制御装置 501側のデータバス DB 68と RA M691 , 692のデータバスを接続し、 1¾ \1691， 692から電子制御装置 501へのデータの読出が可能な状態とする。ォクタルラインバッファ 686 , 687のゲート端子 1 G， 2Gには、信号/ DPOE 1 Aと信号 ADDMUXA をィンバータ 696で反転した信号とを入力とするオアゲート 695の出力が接続されている。信号/ DPOE 1 Aは、電子制御装置 501側が Aパンクのデータを読み取ろうとするときロウレベルになる信号である。従って、 Aバンクのデ一夕の読出を行なうとして、予めレジスタ ADDMUXAのビット d 0をハイレベルにしておけば、電子制御装置 501側から Aバンクに対する読出処理を行なうと、ォクタルラインバッファ 686， 687のゲートが開き、 RAM691， 692のデータパスに出力されたデータは、データパス DB 68に出力される。かかるハードウ-ァを前提として、マイク σプロセッサ 601が行なう画像デ一タの転送処理と電子制御装置 501の C P U 510が行なうその受け取り処理とを'説明する。図 30は、マイクロプロセッサ 601が行なう画像データの転送開始処理ルーチンを示すフローチャートである。図示するように、マイクロプロセッサ 6ひ 1は、画像データの転送に先立つて、ポーリング ·コマンド'レジスタ 643に転送開始のコマンドをセットする（ステップ S 850) ο

電子制御装置 501側の CPU510は、このポーリング ·コマンドレジスタ 643のコマンドを読み取って、図 31に示す応答処理ルーチンを実行する。即ち、電子制御装置 501は、レーザプリンタ 500が印刷可能な状態にあるか否かの判断を行ない（ステップ S 860) 、印刷できる状態にあると判断した場合にほ、割込要求レジスタの一つ（AMD INT 2)をセットし（ステップ S 86 5) 、 NEXTJに抜けて本ルーチンを一旦終了する。印刷できる状態にない場合には、これをカートリッジ 503のマイクロプロセッサ 601に通知する処理を行なう（ステップ S 870) 。印刷できない状態とは、例えばレーザェンジン 505がまだゥォーミングアップされていない状態、紙づまりなどが生じた状態など、画像データの転送を受けても'印刷できない場合を言う。

電子制御装置 501側からの割込要求信号 AMD I N T 2を受け付けると、マイク口プロセッサ 601は、図 32に示ず画像データ転送割込処理ルーチンを起動する。この処理を起動すると、マイクロプロセッサ 601は、まずレジスタ A DDMUXAのビット d 0に値 1を書き込む処理を行なう（ステップ SSOひ）。このレジスタ ADDMUXAのビット d0が値 1の場合には、図 29を用いて説明したように、 Aバンクを構成する RAM691， 692のデータパスはマイク口プロセッサ 601側のデータパス DB 29側に接続され、電子制御装置 501 側からのアクセスはできない状態となる。

続いて、マイクロプロセッサ 601は Aパンク DPWRO Aに 16ワード（3 2パイト）分のデータを転送する処理を行なう（ステップ S 902)。 Aパンク DPWRO Aへのデータの書込処理を行なうと、図 29に示した信号/ DPWR OAがロウレベルとなり、ォクタルラインバッファ 684， 685を介してデータが RAM691 , 692に書き込まれる。 16ワードのデータ転送が完了すると、マイクロプロセッサ 601はレジスタ ADDMUXAのビット d 0に値 1を書き込み（ステップ S904) 、 Aパンクを構成する RAM 691， 692のデ一夕パスを電子制御装置 501のデータバス DB 68に接続する。

その後、マイクロプロセッサ 601はポーリング ·コマンドレジスタ 643に Aバンクへの転送の ¾了を知らせるコマンドデータを書き込む処理を行なう（ステップ S 906) 。以上で、 Aバンクへのデータの転送処理を完了し、マイクロプロセッサ 601は、引き続き Bバンクについて上述した処理と同一の処理を実行する（ステップ S 910) 。 Bバンクへのデータ転送が完了した場合には、マイク口プロセッサ 601はポーリング ·コマンドレジスタ 643に、同様に転送が完了したことを知らせるコマンドデータを書き込む。こうしてカートリッジ 5 03側から A， Bバンク、計 32ワード（64バイト）のデータの転送が完了する

以上説明したマイクロプロセッサ 601の処理に対して、電子制御装置 501 の C PU510は、図 33に示す画像データ受け取り処理ルーチンを実行する。即ち、 CPU 510は、まずステータスレジスタ 645のビヅト d 3、即ちフラグ CMDRDを読み取り（ステップ S 920) 、これが値 0であるか否かの判断を行なう（ステップ S 925 ) 。マイクロプロセッサ 601側からポーリング，コマンドレジスタ 643にコマンドデータが書き込まれた場合、このフラグ CM DRDは、値 0にセットされるので、この時、 CPU 510はポーリング ·コマンドレジスタ 643のコマンドデータを読み取る（ステップ S930) 。

読み取ったコマンドデータをチ-ックし、 Aパンクのデータ転送が完了したことを示すコマンドデータであるか否かの判断を行ない（ステップ S 935) 、違う場合には、その他の処理を実行する（ステップ S 940) 。ポーリング ·コマンドレジスタ 643のコマンドデータが Aバンクのデータ転送の完了を示すものであった場合には、電子制御装置 501は Aパンク DP RAMA (図 17参照）の 16ヮードを読み込む処理を行ない（ステツプ S 945) 、読み取ったデータを RAM5 1 2に転送する（ステップ S 9 5 0 ) 。

以上の処理により Aパンクの 1 6ワードのデータの読み取りが完了するので、マイクロプロセッサ 6 0 1から次の 1 6ヮードの転送を許可すぺく、電子制御装置 5 0 1は、割込要求ジスタの一つ（AMD I NT 2) をセヅトする。続いて、 Bバンクについて上述したステップ S 9 2 0ないし S 9 5 5の処理を実行する。即ち、 Bバンクに対するマイクロプロセッサ 6 0 1からのデータの転送が完了レたことをポーリング ·コマンドレジスタ 6 4 3のコマンドデータにより判断すると、 Bパンク D P RAl^Bの 1 6ワードのデータを読み取り、これを RAM5 1 2に転送した後、割込要求レジスタの一つをセ -ットして、マイクロプロセッサ 6 0 1に対して割込要求を立てるのである。

かかる割込要求を受けて、マイクロプロセッサ 60 1は図 3 2に示した割込処理ルーチンを再度実行することになるから、マイクロプロセッサ 6 0 1および C P U 5 1 0が両ルーチン（図 3 2，図 3 3 ) を実行することで、全画像データの転送が完了する。全画像データの転送後、新たな印字データを電子制御装置 5 0 1側から受け取らなければ、マイクロプロセッサ 6 0 1は、所定時間が経通すると、コントロールレジスタ 6 5 0のレジスタ C L KD I Vに値 1を書き込んで、自らの動作周波数を半分の 1 2 . 5MH zに切り換え、消費電力ひいては発熱量を低減する。

I . 画像データの印刷

一方、全画像データの転送を受けた電子制御装置 5 0 1は、既述したダブルバッファ回路 5 2 0およびレジスタ 5 1 7を用いてレーザエンジン 5 0 5と信号をやり取りしつつ、画像データによる印刷を行なう。電子制御装置 5 0 1 iレーザエンジン 5 0 5との信号のやり取りを図 3 4に簡略に示した。この図を参照しつつ、印刷の概要について説明する。

カートリッジ 5 0 3から展開された後の画像データを受け取ると、電子制御装置 5 0 1は、レーザエンジン 5 0 5が印刷可能な状態か否かを問い合わせ、ゥォ一ミングアツプなどが完了して印刷可能な状態にあると判断すると、図 3 4に示すプリント信号をレジスタ 5 1 7を介してレーザエンジン 5 0 5に出力する„ レ一ザエンジン 505は、この信号を受けて、直ちに用紙搬送用のモータを起動する。これに同期して、感光ドラムの回転、帯電処理等が開始される。

印刷される用紙が感光ドラムに対して所定距離だけ離間した位置に至ったとき、レーザエンジン 505は用紙の先端を検出し、信号 VREQをレジスタ 517を介して電子制御装置 501に出力する。電子制御装置 501はこの信号 VREQ を受け取ると、所定時間、即ち感光ドラムがレーザビームによる潜像形成の開始される位置まで回転するのに必要とされる時間だけ待機してから、信号 VSYN Cをレジスタ 517を介して出力する。レーザエンジン 505はこの信号 VSY NCを受けて、レーザビームの水平同期信号 H.SYNCをレジスタ 517を介して出力する。この信号 HSYNCは、 1ライン分の画像データの読み取り開始を指示する信号に相当するので、レーザエンジン 505は、この信号に同期して画像データをダブルパップア回路 520の一方の RAM520 Aもしくは 520 B から読み取る。なお、トップマージンを形成する場合には、トップマージンに対応するライン数だけ、信号 V SYNCを無視する制御が行なわれる。この制御はボトムマージンを形成する場合も同様である。

と同時に、 CPU 510はこの信号をカウントしつつ、必要な画像データをダブルバッファ回路 520の RAM 520 Aもしくは R AM 520 Bに転送する。レーザエンジン 505が用紙後端を検出してから所定時間が経過するか、水平同期信号のカンゥト値が予め用紙サイズに合わせて設定された値に等しくなるかすると、 CPU510は、画像データのダブルバッファ回路 520への転送を終了する。以上の処理により、 1ページ分の画像データはレーザエンジン 505に転送され、用紙にその画像が印刷される。

[ i i i ] その他

(1)以上、本発明をプリンタに適用した実施例について説明したが、本発明は, プリン夕への適用にに限るものではなく、例えばワープロやパーソナルコンピュ一夕、あるいはワークステーションなどにも適用することができる。近年、こうしたコンピュータ関連機器は、拡張スロットはもとより、 I Cカードといった力ートリッジタイプの拡張装置が取付け可能となつていることが多い , こうした拡張スロットや I Cカードなどを備えたワープロ、パーソナルコンピュータ等では、ここに本発明のカートリッジを装着し、本体側のプロセッサの処理を、モユタコマンドなどでカートリッジに内蔵したメモリに記億した処理に移し、カートリツジに備えられたプロセッサと共に情報を処理するものとすれば、情報処理機能の向上，追加あるいは変更を実現することが容易である。更に、制御をカートリッジ側に移してしまえば、処理の内容はいかようにも変更することができるから、既に販売した機器の機能の変更や向上、ワープロなど各種専用機におけるソフトのパージヨンァップなどを実現することができる σ

このように、本発明は、プロセッサを用いた.あらゆる装置、例えば車載の電装品、ファクシミリ、電話、電子手駸、電子楽器、電子カメラ、翻訳器、ハンディコピ、キャッシュデイスペンサ、リモコン装置、電卓など、コネクタにより接続可能なあらゆる情報処理装置のカートリッジに適用可能である。こうした情報処理装置では、本体側のプロセッサがカートリッジを認識してその処理をカートリツジ側に用意したァドレスに移行する機能を備えていれば、既存の電子装置においても、本発明のカートリヅジを実現することは容易である。かかる機能を備えていない場合でも、本体側プロセッサをカートリッジに記僮した処理に移行させる手法は種々考えられる。

6 8 0 0 0系のプロセッサは、データを所定のアドレスから読み込む処理を行なう際、データパス上めデータが確しているか否かをデータを出力する機器 (スレーブ）がプロセッサに応答する信号 D TAC Kにより判断している。そこで、本体側のプロセッサが本体側に備え S ROMに記憶した処理を実行中に、絶対番地へのジャンプ命令を実行しょうとしたとき、絶対番地へのジャンプ命令の実行であることをカートリッジ側でィンストラクションを解析して検出しておき、本体側の本来の ROMがデータバスにジャンプ先の絶対番地を出力するタイミングより先に、カートッジ側に内蔵した ROMの実行アドレスをデータバスに出力すると共に信号 D T AC Kを本体側プロセッサに返し、強制的にカートリッジ内の所定ァドレス以降に処理を移行させる構成が取り得る。一旦、 ^処理がカートリヅジ側の R OMに移ってしまえば、その後の処理はいかようにも搆成することができる。この例では、本体側のプロセッサが絶対ァドレスへのジャンプ命令を実行することを前提としているが、ジャンプ命^そのものも本体側の R OMから読出していることに着目し、電源投入後最初に R OMからインストラクシ ₃ンを読出すとき、該インストラクシ ₃ンの読出より先に、カートリッジ側からジャンプ命令に相当するコードをデータバスに載せると共に信号 D T A C Kを返す構成とすることも可能である。これらの手法では、信号 D T A C Kの競合という問題を生じる恐れはあるが、パスのタイミングを細かく解析すれば、実現可能である。

( 2 ) 本発明は以上の実施例に何等限定されるものではなく、例えば、アウトラインフォントを内蔵したカートリッジにおいてプリン夕本体から文字のボイント数等のデータを受け取りその文字の指定ボイント数のビットイメージを生成してプリンタ本体に転送す構成、電子装置から受け取ったデータをカートリッジで特に複雑な処理をすることなく単に記憶したり表示したりする構成、あるいはプリンタ本体がィンクジ-ットプリンタである構成など、本発明の要旨を逸脱しない範囲内において、種々なる態様で実施し得ることは勿論である。

【産業上の利用可能性】

この発明にかかる電子装置用カートリツジは、プロセッサを用いたあらゆる装置、例えばワープロ、パーソナルコンピュータ、ワークステーション、車載の電装品、ファクシミリ、電話、電子手帳、電子楽器、電子カメラ、翻訳器、ハンディコピー、キャッシュデイスペンザ、リモコン装置、電卓など、コネクタにより接続可能なあらゆる情報処理装置のカー f リッジに適用可能である _n

Claims

請求の範囲

1 .論理演算可能な第 1のプロセ、プサを備えた電子装置に、所定の挿入口を介して挿入される電子装置用カートリッジであって、

導電性の遮弊部材と、

前記遮弊部材と前記電子装置の導電部材とを電気的に接続する接続手段と、を備えることを特徴とする電子装置用カートリ 'ヌジ。

2 .請求項 1記載の電子装置用カートリッジであつて、さらに、

第 2のプロセッサと、該第 2のプロセッサを搭載した基板とを傭え、前記接続手段は、前 IB遮弊部材と、前記回路基板の電源用配線と、前記電子装置の導電部材とを電気的に接続する手段を備えた電子装置用カートリッジ。

3 . 請求項 2記載の電子装置用カートリヅジであって、さらに、

前記基板を収納する箧体を備え、該筐体は前記遮弊部材を含む電子装置用カートリジ。

4. 請求項 3記載の電子装置用カートリッジであって、

前記筐体の少なくとも一部が金属製である電子装置用カートリッジ。

5 . 請求項 3記載の電子装置用カートリ-ッジであつて、

前記筐体の少なくとも一部に導電層を有する電子装置用カートリッジ。

6 .請求項 3記載の電子装置用カートリッジであって、

前記筐体は互いに嵌合して前記基板を収納する第 1と第 2の筐体要素を備え、前記カートリッジを前記電子装置に挿入した状態において少なくとも前己電子装置から突出する前記カートリッジの突出部分において、前記第 1と第 2の筐体要素のそれぞれの嵌合面にそれぞれ導電層が形成されている電子装置用カートリヅン ο

7 . 請求項 6記載の電子装置用カートリッジであって、

前記第 1と第 2の筐体要素の一方がプラスチック製であり、他方が金属製である電子装置用カートリッジ。

8 . 請求項 2記載の電子装置用カートリッジであって、

前記接続手段は、複数の箇所において前記基板の電源用配線と前記遮弊部材とを電気的に接続する電子装置用カートリッジ。

9 . 請求項 3記載の電子装置用カートリッジであって、

前記筐体は、貫通ロ耷有し、

前記接続手段は、さらに、前記貫通口の両端部の間の少なくとも一箇所において、前記基板の電源用配線と前記遮弊部材とを電気的に接続する手段を有する電子装置用カートリッジ。

1 0 . 請求項 3記載の電子装置用力一トリッジであって、

前記接続手段は、前記遮弊部材に固定された導電性弾性部材を備え、該導電性弾性部材は、前記筐体に設けられた開口から外部に突出する突出部を有するとともに、カートリツジを前記電子装置に挿入した場合に前記電子装置の導電部材と電気的に接触する電子装置用カートリッジ。

1 1 . 請求項 1 0記載の電子装置用カートリッジであって、

複数の前記導電性弾性部材を備え、カートリツジを前記電子装置に挿 λした場合に、少なくとも 1つの導電性弾性部材が前記電子装置の導電部材と電気的に接触する電子装置用カートリッジ。

1 2 . 請求項 1 1記載の電子装置用カートリッジであって、

前記複数の導電性弾性部材は、前記遮弊部材と前記基板の電源用配線とを電気的に接続する電子装置用力一トリッジ。 1 S .請求項 7記載の電子装置用カートリッジであって、さらに、金属製の前記箧体要素に固定され、前記第 2のプロセッサの上面に対向して前記筐体の内部に配置された金属製の放醮部材と、

該放熱部材と前記第 2のプロセサの上面との間に介装されて、前記放熱部材と記第 2のプロセッサとに密着する介装部材とを備える電子装置用カートリッジ。

1 .請求項 1 3記載の電子装置用カートリ. Vジであつて、さらに、前記第 2のプロセッサを前記放熟部材の方向に押すための弾性部材を備える電子装置用カートリッジ。

1 5 .請求項 3記載の電子装置用カートリヅジであって、

前記基板は、拡張メモリ用コネクタを備える電子装置用カートリッジ。

1 6 .請求項 1 5記載の電子装置用カートリッジであって、

前記筐体は、拡張メモリを前記拡張メモリ用コネクタに揷入するための拡張用スロットと、取り外し可能な拡張用スロット蓋を有し、

該拡張スロット蓋は、カートリツジ'を電子装置に挿入した場合に電子装置内に隠れる位置に設けられている電子装置用カートリジ。

1 7 .請求項 1 6記載の電子装置用カートリッジであって、

前記拡張メモリは I Cカードとして構成されている電子装置用カートッジ。

1 8 .請求項 1記載の電子装置用カートリッジであって、さらに、電子装置本体と電子装置用カートリッジとを機械的に連結する連結手段を備える電子装置用カートリッジ。

1 9 .請求項 1 8記載の電子装置用カートリッジであって、前記連結手段は、施錠手段と、該施錠手段の施錠に応じて電子装置用カートリッジの電源を投入するスィツチ手段とを備える電子装置用カートリッジ。

2 0 . 論理演算可能な第 1のプロセッサを備えた電子装置に、所定の挿入口を介して挿入される電子装置用カートリッジであって、

俞記カートリッジ内の電子部品を搭載した基板と、

前記基板を収納し、貫通口を有する筐体と、

導電性の遮弊部材とを備え、

前記筐体の貫通口の両端部の間の少なくとも一箇所において、前記遮弊部材と前記基板の電源用配線とを電気的に接続する接続手段と、

を備えることを特徴とする電子装置用カートリッジ。

2 1 . 論理演算可能な第 1のプロセッサを備えた電子装置に、所定の挿入口を介して挿入される電子装置用カートリッジであって、

前記カートリッジ内の電子部品を搭載した基板と、

前記基板を収納し、貫通口を有する筐体と、

導電性の遮弊部材とを備え、

前記遮弊部材は、前記筐体の貫通口の少なくとも一箇所に設けられていることを特徵とする電子装置用カートリッジ。

2 2 . 電子装置と、該電子装置の所定め挿入口を介して挿入される電子装置用カートリッジとを備える電子システムであって、

前記電子装置は、論理演算可能な第 1のプロセッサを備え、

前記電子装置用力一トリジは、

導電性の遮弊部材と、

前記遮弊部材と前記電子装置の導電部材とを電気的に接続する接続手段と、を備えることを特徴とする電子システム。

2 3 . 請求項 2 2記載の電子システムであって、前記電子装置用カートリッジはさらに、

第 2のプロセッサと、該第 2のプロ^ッサを搭載した基板とを備え、前記接続手段は、前記遮弊部材と、'前記基板の電源用配線と、前記電子装置の導電部材とを電気的に接続する手段を備えた電子システム。

2 4 .請求項 2 3記載の電子システムであって、前記電子装置用カートリッジはさらに、

前記基板を収納する筐体を備え、該筐体は前記遮弊部材を含む電子システム。

2 5 .請求項 2 4記載の電子システムであって、

前記筐体の少なくとも一部が金属製である電子システム。

2 6 .請求項 2 4記載の電子システムであって、

前記筐体の少なくとも一部に導電層を有する電子システム。

2 7 .所定の揷入口を介して電子装置に挿入される電子装置用カートリ Vジであって、

デジタルプロセッサを搭載した基板と、

導電材料による遮弊部材を有レ、俞記基板を収納する筐体と、

前記電子装置の導電部分と前記基板の電源用配線と前記遮弊部材とを電気的に接続する接地手段と、

を備えることを特徴とする電子装置用カートリッジ。

2 8 .論理演算可能な第 1のプロセッサと、前記第 1のプロセッサの少なくともァドレス信号線が接続されたコネクタとを備えた電子装置に、所定の挿入口を介して挿入される電子装置用ガートリッジであって、

第 2のプロセッサと、

前記電子装置から出力されたァドレス信号から該ァドレスに反映されたデータを取り出すデータ取出手段と、導電性の遮弊部材を有し、前記第: 2のプロセッサを収納する篋体と、前記電子装置の導電部材と前記基板め電源用配線と前記遮弊部材とを電気的に接続する接続手段と、

を備えることを特徴とする電子装置用カートリツジ。

2 9 . 論理演算可能な第 1のプロセッサと、該プロセッサが実行する処理を記憶した第 1の記憶手段と、前記第 1のプロセッサの少なくともァド'レス信号線が接続されたコネクタ、外部に転送すべきデータをァドレス信号に反映させるとともに該ァドレス信号を前記コネクタを介して出力するアドレス出力手段とを備えた電子装置に、所定の挿入口を介して挿入される電子装置用カートリッジであつて、

第 2のプロセッサと、

該第 2のプロセッザが実行する処理手順を記憶した第 2の記憶手段と、前記電子装置から出力されたァドレス信号から該ァドレスに反映されたデータを取り出すデータ取出手段と、

前記第 2のプロセッサと第 2の記憶手段とデータ取出手段とを搭載した基板と，導電性の遮弊部材を有し、前記基板を収納する筐体と、

前記電子装置の導電部分と前記基板の電源用配線と前記遮弊部材とを電気的に接続する接地手段と、を備えること ¾特徴とする電子装置用カートリッジ。

3 0 . 請求項 1から 2 1、 2 7、 2 8、 2 9のいずれかに記載の電子装置用力 ―トリッジと電子装置とを備える電子システム。