WO1993025019A1 - Compensator for interference between cross polarizations and cross polarization interference eliminator using the compensator - Google Patents

Compensator for interference between cross polarizations and cross polarization interference eliminator using the compensator Download PDF

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WO1993025019A1
WO1993025019A1 PCT/JP1993/000735 JP9300735W WO9325019A1 WO 1993025019 A1 WO1993025019 A1 WO 1993025019A1 JP 9300735 W JP9300735 W JP 9300735W WO 9325019 A1 WO9325019 A1 WO 9325019A1
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signal
output
polarization
circuit
interference
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PCT/JP1993/000735
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English (en)
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Yoshihito Aono
Takanori Iwamatsu
Toshio Kawasaki
Kenzo Kobayashi
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Fujitsu Limited
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    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04BTRANSMISSION
    • H04B7/00Radio transmission systems, i.e. using radiation field
    • H04B7/005Control of transmission; Equalising
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04BTRANSMISSION
    • H04B7/00Radio transmission systems, i.e. using radiation field
    • H04B7/002Reducing depolarization effects
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04BTRANSMISSION
    • H04B7/00Radio transmission systems, i.e. using radiation field
    • H04B7/02Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas
    • H04B7/10Polarisation diversity; Directional diversity

Definitions

  • the present invention relates to a cross-polarization interference compensator and a cross-polarization interference canceller using the same.
  • the present invention relates to a cross-polarization interference compensator and a cross-polarization interference elimination device using the same, and more particularly to wireless communication in which two channels are formed in parallel using carriers having the same frequency and orthogonal polarization planes.
  • the present invention relates to a cross-polarization interference compensator for mutually compensating the interference of one channel with another channel in a system and the like, and a cross-polarization interference canceller using the same. Background art
  • the orthogonal polarization system which forms two channels (co-channels) by suppressing the interference by making the polarization planes of two carriers having the same frequency orthogonal to each other, is advantageous in terms of effective use of radio frequencies. Therefore, it is used in digital multiplex radio equipment and other transmission equipment.
  • one channel receives interference from the other channel due to deviation in the polarization plane due to distortion of the propagation path due to rainfall or the like, and such interference is generated at the receiving end.
  • a Cross Polarization Interference Canceller (XPIC) is provided to suppress the interference.
  • FIG. 1 is a diagram illustrating a configuration example of a receiving unit of a transmission apparatus using a dual orthogonal polarization system.
  • a receiving antenna 91 is connected to an input of a polarization splitter 92, and one output of the reception antenna 91 is connected to an input of a demodulation unit 94 via a frequency conversion unit 93.
  • One output of the demodulation unit 94 gives the first demodulated signal to the subsequent stage via the cross polarization interference canceller 95>.
  • the other output of the polarization separator 9 2 is connected to the input of the demodulator 9 4 2 via a frequency converter 9 3 2, downstream the output of one of which via a cross polarization interference compensator 9 5 2 Give the second demodulated signal.
  • Demodulation unit 9 4 the other The output of is connected to the other input of the demodulator 9 42, the output of the other side of the demodulator 9 4 2 is connected to the other input of the demodulator 9 4 a.
  • a cross polarization interference compensator 9 5, and between the demodulator 9 4 2 and cross-polarization interference compensator 9 5 2 alternative or suppression of interference respectively above Is transmitted and received.
  • the demodulation unit 9 4, 9 4 2 configurations are the same, cross polarization interference compensator 9 5, 9 5 2 configuration will be the same.
  • FIG. 2 is a diagram showing a configuration of a cross polarization interference canceller and a demodulation unit.
  • the intermediate frequency signal supplied from the frequency conversion units 93 and (932) is AG. It is provided to the input of a hybrid 102 via an amplifier 101, and its first and second outputs are respectively connected to one input of multipliers 103, 1023. .
  • the output of the multiplier 103 is input to the input of the AZD converter (AZD) 106 via the low-pass filter 104, and the AGC amplifier 105, the output of the amplifier 107, and the output of the amplifier 107. Connected to 1 different polarization output terminal.
  • AZD AZD converter
  • a third output of the hybrid 102 is connected to an input of the hybrid 108, and its first and second outputs are respectively connected to inputs of the multiplier 109.
  • the output of the multiplier 109 is connected to one input of the mixer 112 via the bandpass filter 110 and the limiter 111, and the output is connected to the voltage via the integrator 113. Connected to the input of the control oscillator 114.
  • the output of the voltage-controlled oscillator 1 14 is the other input of the mixer 1 1 2, the input of the variable phase shifter 1 1 5,, 1 1 5 2 and the clock input of the AZD converter 1 1 6, 1 1 6 2 Connected to.
  • the output of the variable phase shifter 1 15, is connected to the clock input of the AZD converter 1 16, and the output of the variable phase shifter 1 1 52 is connected to the clock input of the AZD converter 1 16 2 .
  • One different polarization input terminal is connected to the AZD converter 1 via the amplifier 1 1 7, , And the other different polarization input terminal is connected to the input of the AZD converter 1 16 2 via the amplifier 1 1 7 2 .
  • AZD converter 1 0 6, 1 0 62, 1 1 6, the output of the 1 1 6 2 each cross polarization interference compensator 9 5, are connected to corresponding inputs of (9 52), AG C increase width unit 1 0 5, 1 0 5 2 control inputs and the amplifier 1 0 7, 1 0 7 2, 1 to the input of the 1 8, respectively cross polarization interference compensator 9 5, (9 5 2)
  • the corresponding output is connected.
  • the output of the amplifier 118 is connected to the input of the voltage-controlled oscillator 120 via the integrator 119, and the output is connected to the input of the 90-degree hybrid 122.
  • the first and second outputs of the 90-degree hybrid 1221 are connected to the other inputs of the multipliers 103,.
  • the output of the evening 1 2 is connected to one input of the subtractor 1 2 3,.
  • the output of the subtractor 1 2 3, is connected to one input of the subtractor 1 2 4, and the output of the subtractor 1 2 3, is connected to one input of the carrier reproduction unit (CR) 125,
  • the first demodulated signal is supplied to the control input, the input of the amplifier 107, and the subsequent stage.
  • Transformer bar to the input of the transversal filter (TR) 1 2 23, 1 2 24 are connected the output of the A / D converter 1 0 6 2, the output of the transversal filter 1 2 23
  • One of the subtractor 1 2 3 2 Connected to the input of The output of the subtracter 1 2 3 2 is connected to one input of the subtracter 1 2 4 2, the output of carrier recovery unit (CR) 1 2 5 of the other input, eighty (amplifier 1 0 5 2 control input, providing a second demodulation signal to the input and the subsequent amplifier 1 0 7 2.
  • the output of the transversal fill evening 1 2 2 2 is connected to the input of the other side of the subtracter 1 2 3 2, the output of the transversal filter 1 2 2 4 is connected to the other input of the subtractor 1 2 3, .
  • the input of the transversal filter 1 2 6,, 1 2 62 has the output of the A / D converter 1 1 6, Is connected to the input of the transversal filter 1 2 6 3, 1 2 6 4 is connected to the output of AZD converter 1 1 6 2.
  • Subtracter 1 2 7 the output of the subtracter 1 2 4 is connected to the input of the other hand, the output of the subtractor 1 2 7 2 is connected to the input of the other side of the subtracter 1 2 4 2.
  • the output of the transversal fill evening 1 2 6 2 is connected to the other input of the subtractor 1 2 7 2
  • the output of the transversal sulfide Le evening 1 2 6 4 is connected to the other input of the subtractor 1 2 7, You.
  • the received wave received via the antenna 91 is separated into polarization components orthogonal to each other via the polarization splitter 92, and the frequency conversion units 93,, and 93, respectively.
  • the signal is converted into an intermediate frequency signal of a predetermined frequency by 2 and given to demodulation units 94, 942.
  • the AGC amplifier 101 and the hybrid 102 amplify the intermediate frequency signal thus given to a predetermined level, respectively, and 0 3,, 1 032 and hybrid 1 08.
  • the multiplier 1 0 3, 1 0 3 2 by multiplying the thus branch intermediate frequency signal and 9 0 ° Haipuri' de 1 2 1 recovered carrier orthogonal to each other are given et via, These intermediate frequency signals are demodulated and two orthogonal baseband signals are output.
  • the hybrid 108 and the multiplier 109 detect the above-described intermediate frequency signal by homodyne detection, and provide the same to the mixer 112 via the bandpass filter 110 and the limiter 111.
  • the mixer 1 12 multiplies the detection signal provided in this way by the clock signal supplied from the voltage controlled oscillator 1 14, and the integrator 1 13 uses the voltage signal obtained by integrating the result of the multiplication. Variablely controls the oscillation frequency of the voltage-controlled oscillator 114. Therefore, a clock phase-locked to the above-described detection signal is obtained at the output of the voltage-controlled oscillator 114.
  • the transversal filters 1 2 2, 1 to 2 2 4 have the same equalization characteristics adapted to the characteristics of the radio transmission path, and the two bases described above by the AZD converters 106, 1 0 62 Compensates the distortion component of the band signal by digital processing.
  • the subtractors 12 3, 12 3 2 correct the orthogonal error contained in these base-spread signals by subtracting the two baseband signal components thus obtained from each other.
  • the AZD converters 1 16, 1 1 6 2 are connected to the AGs of the demodulators 9 4 2 (9 4) corresponding to the polarizations on the opposite side via the amplifiers 1 1 7, 1 1 7 2 , respectively.
  • C amplifier 1 0 5, 1 0 5 takes in two orthogonal baseband signals output from the 2 to digital conversion in accordance with the clock supplied to these signals from the voltage controlled oscillator 1 1 4.
  • the transversal filter 1 2 6] to 1 2 6 4 compensates the transmission line distortion with the same equalization characteristics as the transversal filter 1 2 2 and 1 2 4 , and the subtracters 1 2 7,, 1 2 72 corrects the quadrature error in the same manner as the subtractors 1 2 3, 1 2 32 described above.
  • the subtractors 1 2 4,, 1 2 4 2 calculate the interference component between these channels by taking the difference between the channel base-spread signals corresponding to the two different polarizations thus obtained. And the two baseband signals obtained as a result of the compensation are given to the subsequent stage.
  • the two baseband signals obtained in this manner are subjected to carrier wave recovery processing performed by the carrier wave recovery unit 125, and are fed back to the control inputs of the AGC amplifiers 105, 1502. which is subjected to the level variation of the compensation of each baseband signal is, the amplifier 1 0 7, 1 0 7 2 via AZD converter 1 0 6, is Fi one Dobakku to an input of 1 0 62 digital conversion To It is used for control to compensate for the accompanying DC offset.
  • the DC offset should be given without including the DC offset described above.
  • the DC offset indicated by 1 in FIG. 4 accompanying the digital conversion performed by the AZD converters 106,, 1062 is Since it is supplied to the calculators 124,, 1242 without any compensation, the eye pattern shown in FIG. 3 (b) is obtained.
  • the DC offset component such as this is, A ZD converter 1 0 6, 1 0 6 amplifier 1 0 7, two input terminals, 1 0 7 2 drift control loop formed through the And the result is apparently normal, as shown in Fig. 3 (c).
  • the reproduced carrier signal output from the carrier recovery unit 125 is supplied to the voltage-controlled oscillator 120 via the amplifier 118 and the integrator 119, and the output is supplied to the above-described reference carrier signal. Is obtained.
  • the reference carrier signal generated by the demodulation unit on the different polarization side becomes asynchronous with the reception wave of the corresponding polarization.
  • the transversal filters of the cross-polarization interference compensator corresponding to the polarization opposite to the received wave 1 26, to 1 2 64, and the subtractor 1 2 7, automatically walk the operations of the ⁇ 1 2 7 2 is Kurosurise' bets to stop manually performed.
  • the DC offset of the AZD converters 1 16, 1 16 2 provided to the attenuators 1 2 4, 1, and 2 42 is abrupt as shown by 2 in Fig. 4.
  • compensation control is performed following such a loss, so that the control diverges and the eye pattern described above is disturbed and the bit error rate deteriorates. Was causing it. Disclosure of the invention
  • Another object of the present invention is to provide a digital-to-digital conversion means for digitally converting a demodulated signal of one of two channels formed separately using carrier waves having the same plane of polarization and orthogonal to each other.
  • the demodulated signal digitally converted by the digital conversion means is integrated into an interference correction means for compensating for interference by the other of the two channels and a demodulated signal digitally converted by the digital conversion means.
  • An object of the present invention is to provide a cross-polarization interference compensator provided with an integrating means for performing processing and negatively feeding back to the digital conversion means.
  • a negative feedback for suppressing a DC offset associated with digital conversion of a demodulated signal to be compensated is provided before an interference compensation means for compensating interference between channels applied to a dual polarization system.
  • the DC offset is stably suppressed even when a demodulated signal corresponding to the interference wave is not provided.
  • transmitting a DC offset associated with the digital conversion of the demodulated signal of the interference wave to the interference compensating means on the negative feedback path transmission of the DC offset to the output terminal of the interference compensating means is suppressed.
  • the DC offset included in the demodulated signal obtained by performing the interference compensation process is more stably and reliably suppressed as compared to the conventional example regardless of whether or not the demodulated signal of the interference wave is provided.
  • the probability of occurrence of an identification error due to such a DC offset is reduced, and the performance of a receiver compatible with the different polarization sharing system is improved.
  • Still another object of the present invention is to provide a digital conversion means for digitally converting a demodulated signal of one of two channels which are formed separately by using a carrier having the same frequency and a mutually orthogonal polarization plane.
  • Interference compensating means for subtracting a component of the demodulated signal, which has been digit-converted by the digit converting means, from a demodulated signal of the other channel of the two channels, and compensating for interference by the one channel;
  • Another object of the present invention is to provide a demodulation means for demodulating one of the first and second polarizations having a relationship of received cross polarization by a quasi-synchronous detection method, and an output of a demodulation means.
  • the phase rotation is determined from the transversal equalizer that performs waveform equalization on the demodulated data and the baseband signal and phase rotation control information extracted from a part of the demodulation means on the other polarization side of the demodulation means.
  • a reference signal generation circuit for generating a removed reference signal; and a cross polarization generating an interference compensation signal corresponding to an interference wave component included in output demodulation data of the demodulation means from the reference signal extracted from the reference signal generation circuit.
  • a wave interference compensator ; an adder circuit for adding an output interference compensation signal of the cross polarization interference compensator to demodulated data output from the transversal equalizer and outputting demodulated in-phase and quadrature signals; Circuit And a control unit for generating a phase rotation control signal from the force in-phase signal and the quadrature signal and feeding the phase rotation control signal back to the demodulation means, for each of the first and second polarizations.
  • a removal device is provided. According to the present invention, the interference wave component leaked during the demodulation from the transversal equalizer from the other polarization side and the interference compensation signal from the cross-polarization interference compensator are different from each other. However, since the signals can be synchronized, the interference between cross-polarizations can be significantly reduced or eliminated even if the quasi-synchronous detection method is adopted. This greatly contributes to reducing the size, weight, and reliability of the demodulation section.
  • Still another object of the present invention is to quasi-synchronously detect an input digitally modulated wave signal using two demodulation carriers having a fixed frequency different from each other by 90 ° to obtain first and second analog signals.
  • Detection means first and second analog filters for removing aliasing noise for removing high-frequency components of the first and second analog signals from the detection means;
  • First and second AZD conversions that perform analog-to-digital conversion on the output analog signals of the second and second analog filters at a second sampling frequency higher than the existing first sampling frequency.
  • An object of the present invention is to provide a quadrature demodulation circuit having an output circuit for obtaining demodulated data by canceling the rotation. According to the present invention, since the slope of the frequency characteristic of the analog filter on the input side of the AZD converter can be made gentler than before, the processing speed of the roll-off filter can be increased without increasing the processing speed of the anti-aliasing filter.
  • One of the above-mentioned analog filters can have a simple circuit configuration.
  • Another object of the present invention is to provide a detection means for quasi-synchronous detection of an input digital modulation wave signal using two demodulation carriers having a fixed frequency different from each other by 90 ° to obtain first and second analog signals.
  • first and second analog filters for removing aliasing noise for removing high-frequency components of the first and second analog signals from the detection means; and outputs of the first and second analog filters.
  • First and second AZD converters for performing analog-to-digital conversion on an analog signal at a second sampling frequency higher than the existing first sampling frequency; and first and second A A phase rotation means for canceling and removing the phase rotation of each digital signal output from the / D converter, and at least half the frequency of the first sampling frequency in the output digital signal of the phase rotation means.
  • An object of the present invention is to provide a quadrature demodulation circuit having an output circuit for generating and outputting demodulated data by shaping the waveform after the conversion. According to the present invention, since the phase rotation is removed from the input digital signal of the roll-off filter, the frequency difference between the input digital modulated wave signal and the demodulation carrier from the quasi-synchronous detection oscillator is reduced. Even if is large, demodulation can be performed without deteriorating the bit error rate.
  • Fig. 1 is a block diagram showing an example of the configuration of the receiver of a transmission device that employs the dual orthogonal polarization system.
  • Fig. 2 is a block diagram showing the configuration of the cross-polarization interference compensator and demodulator.
  • FIG. 3 is a diagram illustrating the operation of the conventional cross-polarization interference compensator
  • FIG. 4 is a diagram illustrating the problems of the conventional cross-polarization interference compensator
  • FIG. 5 is a diagram illustrating the cross-polarization interference compensator according to the present invention. Block diagram illustrating the operation principle of the first embodiment of the compensator
  • FIG. 6 is a block diagram showing a first embodiment of a cross polarization compensator
  • FIG. 7 is a diagram showing a distribution of signal points corresponding to the amount of interference between different polarizations
  • FIG. 8 is a drift control method. A diagram explaining the
  • FIG. 9 is a block diagram illustrating the operation principle of the second embodiment of the cross polarization interference canceller according to the present invention.
  • FIG. 10 is a block diagram showing a second embodiment of the cross polarization compensator
  • FIG. 11 is a diagram showing a DC offset superimposed on a baseband signal on the different polarization side
  • FIG. 12 is a block diagram showing a third embodiment of the cross polarization interference canceller according to the present invention.
  • Fig. 13 independently controls the drift control on the cross-polarization interference compensator side.
  • FIG. 14 is a block diagram showing a main part of a fourth embodiment of the cross-polarization interference compensator according to the present invention.
  • Fig. 15 is a block diagram illustrating the moving average method.
  • FIG. 16 is a block diagram showing a block diagram of a conventional cross-biased mating interference eliminator.
  • FIG. 17 is a diagram for explaining the cross polarization interference compensation
  • FIG. 18 is a block diagram illustrating the operation principle of the cross-biased interference removing apparatus according to the present invention.
  • FIG. 19 is a block diagram showing a first embodiment of the cross polarization interference canceller
  • FIG. 20 is a block diagram showing a second embodiment of the cross polarization interference canceller
  • FIG. 21 is a diagram showing the time change of the control signal phase
  • FIG. 22 is a block diagram showing an embodiment of the automatic amplitude control circuit
  • FIG. 23 is a block diagram showing another embodiment of the automatic amplitude control circuit
  • FIG. 24 is a block diagram of the automatic offset control circuit. Block diagram showing one embodiment
  • FIG. 25 is a block diagram showing another embodiment of the automatic offset control circuit.
  • FIG. 26 is a block diagram showing an embodiment of the phase rotation circuit and its peripheral parts
  • FIG. 27 is a timing chart illustrating the operation of the phase rotation circuit of FIG.
  • FIG. 28 is a block diagram showing another embodiment of the main part of FIG. 26,
  • FIG. 29 is a timing chart for explaining the operation of the circuit of FIG. 28, and
  • FIG. 31 is a block diagram showing a fourth embodiment of the cross polarization interference canceller. Diagram,
  • FIG. 32 is a block diagram showing an embodiment of a PLL circuit
  • FIG. 33 is a block diagram showing an example of a conventional quadrature demodulation circuit
  • FIG. 34 is a block diagram showing a first embodiment of a quadrature demodulation circuit.
  • Figure, Figure 35 is a diagram explaining the characteristics of Phil
  • FIG. 36 is a circuit diagram showing one embodiment of a speed conversion circuit
  • FIG. 37 is a block diagram showing a second embodiment of the quadrature demodulation circuit.
  • digital conversion means 11 for digit-converting a demodulated signal of one channel out of two channels which are formed separately using carrier waves having the same plane of polarization and orthogonal to each other
  • the cross-polarization interference compensator provided with the interference compensating means 13 for compensating the interference of the other channel of the demodulated signal digitally converted by the digit converting means 11 1
  • an integrating means 15 is provided which performs an integration process on the demodulated signal digitally converted by the means 11 and feeds back negatively to the digital converting means.
  • the digital conversion means 11 digitally converts the demodulated signal of one of the channels to be subjected to the interference compensation to the interference-compensation means 13, and the integration means 15 converts the demodulated signal thus digitally converted into the demodulated signal.
  • a DC offset associated with the digital conversion is obtained and negatively fed back to the digital conversion means 11. That is, since such a negative feedback path is formed before the interference compensating means 13, even if the demodulated signal of the other channel, which is an interference wave for one channel described above, is not given for some reason, However, the DC offset described above is stably reduced.
  • FIG. 6 shows the first embodiment.
  • Components having the same functions and configurations as those shown in FIG. 2 are denoted by the same reference numerals, and description thereof is omitted here.
  • This embodiment is formed by connecting the amplifier 1 0 7, the input terminal integrator 3 1, reduced through the adder ⁇ 2 3, the output of the amplifier 1 0 7 2 input terminals integrator 3 1 two
  • the feature is that it is connected to the output of the subtractor 1 2 3 2 via As to the correspondence relationship between the proc diagram illustrating the present embodiment and Fig.
  • AZD converter 1 0 6 corresponds to the digital conversion means 1
  • the transversal filter 1 2 6, and 1 2 64 and the subtracter 1 2 7, 1 2 7 2 corresponds to the interference compensation unit 1
  • integrator 3 1 I, 3 1 2 ⁇ beauty amplifier 1 0 7, 1 0 7 2 corresponds to integrating means 1 5.
  • Each word of the digital baseband signal (hereinafter, simply referred to as “digital baseband signal”) obtained at the output of the AZD converter 106 is an analog baseband signal supplied to the AZD converter.
  • analog baseband signal (Hereinafter simply referred to as “analog baseband signal”) is expressed as a pure binary number, and as shown in the signal space diagram, as shown in FIG. 7 (a).
  • the distribution of signal points is given by a Gaussian distribution, generally, the logical value of each of the least significant bits of these words (for example, in the case of the 16 QAM system, D 2 shown in FIG. 8) is calculated.
  • the occurrence probability is biased due to the DC offset associated with the digital conversion of the AZD converter 106,.
  • the integrator 3 1 is based on the least significant bit The moving average of the theoretical values is taken, and negative feedback (drift control) is performed on the AZD converter 106 via the amplifier 107. Further, the integrator 3 1 2 similarly performs negative feedback on the ADZ converter 1 0 6 2 . Therefore, the DC offset associated with the digital conversion performed by the AZD converters 106,, 1062 is suppressed by the negative feedback described above.
  • Integrator 3 1! , 312 depends on the distribution of signal points for each word on the signal space diagram. For example, as shown in FIG. 7 (b), the distribution is the amount of interference between different polarizations. Is not given by the Gaussian distribution because of the large value, the average value of the possible values of each word is negatively fed back to the AZD converters 106,, 1062 as shown in Fig. 7 (c). I just need.
  • the calculation performed to obtain such an average value is not limited to the moving average method as described above, and for example, an exponential smoothing method or any other method may be used.
  • the moving average method will be described later.
  • digital conversion means 21 for digitally converting a demodulated signal of one channel out of two channels formed separately using carrier waves having the same polarization and orthogonal polarization planes
  • two An interference compensator 23 for subtracting the component of the demodulated signal digitally converted by the digital converter 21 from the demodulated signal of the other channel from the other channel and compensating for interference by one channel.
  • the interference compensator is characterized by including component means 25 for performing integration processing on the demodulated signal subjected to interference compensation by the interference compensation means 23 and performing negative feedback to the interference compensation means 23.
  • the digital conversion means 21 converts the demodulated signal of one channel to be an interference wave into a digital signal and gives it to the interference compensation means 23.
  • the integration means 25 is the other channel on which the interference compensation is performed by the interference compensation means 23.
  • FIG. 10 shows the second embodiment, and the components having the same functions and configurations as those shown in FIG. 6 are denoted by the same reference numerals, and the description thereof is omitted here.
  • the output of the subtracter 124 is provided to the output of the subtracter 127, via the switch 61, and the integrator 62.
  • digital adder (hereinafter, simply referred to as "adder") 6 4 the negative feedback path is provided to the subtracter 1 2 4 Suitsuchi 6 from the output of the 2 1 2 and the integrator 6 2 2 via the subtracter 1 2 a negative feedback path is provided to the adder 6 42 provided in the 7 2 output, switch 61, it is characterized in that the PN code generator (PN) 6 3 located between 6 1 2 make contact.
  • switch 61 is the break contact subtracter 1 2 4, is the connection to the output, break contact of switch 6 1 2 Ru is connected to the output of the subtracter 1 2 4 2 o
  • AZD converter 1 1 6, 1 1 6 2 corresponds to the digitized conversion means 2 1, AZD converter 1 0 6, Transversal filter 1 2 2] to 1 2 2 4 , subtracter 1 2 3, 1 2 3 2 , 1 2 4, 1 2 4 2 , integrator 3 1], 3 1 2 , amplifier 1 0 7,, 1 0 7 2 , Transversal filters 1 2 6, to 1 2 6 4 and subtracters 1 2 7], 1 2 7 2 correspond to interference compensation means 23, and integrators 6 2,, 6 2 2 and adders 6 4,, 6 42 corresponds to the integration means 25.
  • Two analog baseband signals supplied from the first and second other polarization input terminals, respectively amplifying unit 1 1 7, 1 1 72 and AZD converter 1 1 6, via the 1 6 2 Is converted to a digital baseband signal.
  • These signals, as shown in the first 1 FIG, AZD converter 1 1 6, 1 1 6 2 comprises a DC offset generated in the course of daisy barrel conversion performed, each transversal filter 1 2 6, , 1 2 6 s, the subtracter 1 2 7, 1 2 7 2 and through the subtracter 1 2 4, is transmitted to the output of the 1 2 42.
  • the signals fed back to the inputs of the subtractors 1 2 4, 1, 2 4 2 through the adders 6 4,, 6 4 2 are differently biased by the subtracters 1 2 4,, 1 2 42. Since the interference between waves is suppressed, the distribution of signal points on the signal space diagram may be treated as a normal distribution. Therefore, as the method of the integration process performed by the integrators 62, 622, the moving average method performed by the integrators 31, 32, or 32 or a method equivalent thereto may be used.
  • AZD converter 1 1 6, 1 since 1 6 2 DC offset component generated in is suppressed, in the conventional example due to such DC O Fuse' preparative min The misidentification of each word that has occurred is greatly reduced.
  • any signal may be used as long as the signal has an average value that is approximately half the amplitude value, such as a clock signal having a duty ratio of 50%.
  • FIG. 12 is a diagram showing a third embodiment of the cross polarization interference canceller according to the present invention.
  • components having the same functions and configurations as those shown in FIG. 10 are denoted by the same reference numerals, and description thereof is omitted here.
  • This embodiment is characterized in that a quadrature detector 81 is provided in front of the amplifiers 117,.. There are features.
  • FIG. 9 the operation principle described with reference to FIG. 9 is applied to a VCDIC (Vector Compensated Interface Controller) that performs FM interference cancellation.
  • VCDIC Vector Compensated Interface Controller
  • FIG. 10 the operation according to this embodiment is described in FIG. Since this is substantially the same as the second embodiment shown in FIG. 10, its description is omitted here.
  • a quadrature detector 81 receives an interference wave with respect to an input signal applied to an AGC amplifier 101 in a predetermined antenna system and a variable gain. It is provided via a gain amplifier 82.
  • the quadrature detector 81 demodulates such an interference wave to generate two orthogonal baseband signals, and supplies them to the A / D converter through the amplifiers 117,, 1172.
  • the subtracter 1 2 4 In 1 2 4 2 the process of removing the interference wave component that is part of an intermediate frequency signal described above is performed.
  • the present invention is not limited to such a modulation method.
  • the present invention can be similarly applied to a two-phase PSK modulation method.
  • the transversal filter 1 2 2 2 1 2 2 4 and the subtracter 1 2 3, through a 1 2 3 2, multipliers 1 0 3 ## 1 0 3 2 performs Compensation processing for the quadrature error of the quadrature demodulation is performed, and transmission path distortion compensation processing is performed via the transversal filters 122,, and 122a. It is also applicable to receiving devices that do not perform any processing.
  • the digital signal of the demodulated signal to be compensated is provided before the interference compensation means for compensating the interference between channels adapted to the dual-polarization scheme.
  • the DC offset is stably suppressed even when a demodulated signal corresponding to the interference wave is not provided.
  • transmitting a DC offset associated with the digital conversion of the demodulated signal of the interference wave to the interference compensating means in a negative feedback path transmission of the DC offset to the output terminal of the interference compensating means is suppressed.
  • the DC offset included in the demodulated signal obtained by performing the interference compensation processing is more stably and reliably suppressed as compared with the conventional example regardless of whether or not the demodulated signal of the interference wave is provided.
  • the probability of occurrence of an identification error due to such a DC offset is reduced, and the performance of a receiver compatible with the different polarization sharing system is enhanced.
  • the demodulation unit side The DC drift component of the main signal (demodulated signal) due to the DC offset of the AZD converters 106,, 1062 is rescued by the main signal drift control (negative feedback) as described above.
  • the DC offset of the A / D converters 116, 1161 on the cross-polarization interference compensator side is relieved by drift control of the main signal.
  • the reference carrier signal generated by the demodulation unit on the different polarization side becomes asynchronous with the reception wave of the corresponding polarization
  • the cross polarization of the polarization opposite to that of the reception polarization Cross reset is performed to stop the function of the interference compensator.
  • this cross reset is performed, disturbance is given to the drift control for the main signal, and an error may occur in the main signal.
  • Fig. 13 shows the essential parts of the circuit that performs this possible drift control. In FIG. 2, the same parts in FIG.
  • the MSB of the other output signal from the subtractor 1 2 7 2 of the XP IC 9 5 is fed back to the AZD converter 1 1 6 2 via the integrator 9 3 1 2 .
  • each compensation signal in this case includes two DC offsets, a method is used in which each compensation signal is fed back to only one corresponding AZD converter 1 16 or 1 16 2 In this case, drift control on the XP IC 95 side cannot be performed properly.
  • FIG. 14 shows a fourth embodiment of the cross-polarization interference compensator according to the present invention. Show. In the figure, the same parts as those in FIG. 2 are denoted by the same reference numerals, and the description thereof will be omitted.
  • the adder 9 5 1, 9 5 12 and the integrator 9 5 2>, 9 5 2 2 drift control unit 9 6 0 consisting of are provided for XPIC 9 5,. Therefore, the signals from the subtractors 12 7, 12 7 2 of the XP IC 95, are subjected to the drift control by the drift control section 960 independently of the drift control for the main signal. After that, the signals are supplied to the corresponding subtracters 124,.
  • the signal from the subtracter 1 2 71 of the XPIC 9 5, is supplied to the subtractor 1 2 4, via the adder 9 5 1, and the MSB of this signal is integrated by the integrator 9 5 2, After that, it is supplied to the adder 951,1.
  • the signal from the XPIC 951 subtractor 1 2 7 2 is supplied to the subtractor 1 2 4 2 via the adder 9 5 1 2, and the MSB of this signal is 5 9 supplied 2 after being integrated by the adder 9 5 1 2.
  • the drift control is performed on the output side of the XPIC 95, although the compensation signal includes two DC offsets, the appropriate drift control is performed on the XPIC 95, , Can be performed independently of the drift control for the main signal.
  • the reference carrier signal generated by the demodulator of the other polarization side is out of sync with the received wave corresponding polarization
  • the subtracter 1 2 4 each obtained 1 2 4 2 output terminals may eye pattern of the baseband signal Mau and open, the integrator 9 5 2 if such, can not be performed right drift control the integration by Ri MS B 9 5 2 2 There is also.
  • the integrator 9 5 2, 9 5 As 2 2 it is desirable to use an integrator to obtain the moving average.
  • the integrator 952 comprises an adder 831 lb , a flip-flop 831] c, and dividers 831, d .
  • the flip-flop 831, c integrates the logical value of the MSB bit of the data obtained through the subtractor 951,1.
  • the divider 831 ld obtains the drift amount by dividing the above-described integration result for each predetermined number of consecutive words.
  • the subtractor 951, subtracts the input data and the drift from the divider 831 ld to obtain a moving average value of the data for each predetermined word as a result.
  • the quasi-synchronous detection method suitable for miniaturization and no adjustment of the device has been applied to the receiving device. Therefore, it is necessary that the receiving apparatus adopting such a quasi-synchronous detection method also include the cross polarization interference canceling apparatus. Problems in that case will be described below.
  • FIG. 16 is a block diagram showing an example of a conventional cross-polarized interference canceller.
  • the subscript V is added to the number for the vertically polarized signal reproduction system
  • the subscript H is added to the number for the horizontally polarized signal reproduction system.
  • Corresponding circuit parts of the vertical polarization (V polarization) reproduction system and the horizontal polarization (H polarization) reproduction system are given the same numbers.
  • the local oscillator for IF and the local oscillator for microwave are synchronized between the V and H polarizations.
  • Terminals 201,..., And 20 have respective signals separated and converted from the received signal.
  • V polarization signal and the H polarization signal between frequency (IF) band are respectively inputted,
  • the V-polarized baseband signal extracted from the mixers 204 V and 205 V is shaped by the low-pass filters 6 V and 7 V, and then the AZD converter 208 V and 209, is supplied to the • and is subjected to analog-to-digital conversion to be identified overnight.
  • mixers 2 0 4 Eta and 2 0 5 polarization baseband signals Eta taken out from Eta is, AZD converter 2 0 8 Eta and 2 through a low-fill evening 2 0 6 "and 2 0 7" 0 9 ⁇ is supplied.
  • the digital signals extracted from the AZD converters 208 V and 209 V are supplied to a transversal equalizer 210 V, where they are waveform-equalized and then added to the adders 211, ′ and 2. Supplied to 12 V.
  • a transversal equalizer 210 V where they are waveform-equalized and then added to the adders 211, ′ and 2.
  • 12 V Supplied to 12 V.
  • the frequency spectrum of the V-polarized IF signal input to terminals 201 Is as shown by I in Fig. 17
  • the IF signal has II ⁇ ⁇
  • the polarized signal component is leaking.
  • the V-polarized signal component indicated by IV in the figure is leaking into the ⁇ -polarized IF signal of the frequency spectrum indicated by III in the figure input to the terminal 201 ⁇ .
  • the cross-polarization interference compensator (XP IC: Cross Polarization Interference Canceler) 22 0, ' where an interference compensation signal corresponding to the amount of interference of the H polarization component included as an interference component in the demodulation signal of the V polarization signal is generated.
  • the interference compensation signal is supplied to adders 211,-, and 212V, respectively.
  • the adder 211,-, and 212V cancel out the interference wave components contained in the demodulated data. After that, they are output as an in-phase signal (I signal) and a quadrature signal (Q signal).
  • the demodulated I signal and the demodulated Q signal are applied to the voltage controlled oscillator (VC 0) 2 15 V through the control circuit 2 13,... Variable control.
  • This VC02 15 V output oscillation frequency is supplied to mixers 204, ..., and 205 V, respectively.
  • clocks of the A / D converters 208,., 209, ', 218,' and 219, ' are V-polarized clocks extracted from the AGC amplifier 202V.
  • the clock signal extracted from the IF signal by the clock recovery circuit (BTR circuit) 217, ' is used and operated in synchronization with each other.
  • transversion demodulated data monkey equalizer 2 1 0 H polarized wave signal taken out from the H also those in V polarization signal component that contains as an interference wave component adder 2 1 1 H, 2 At 12 H , the signal is canceled and removed from the interference compensation signal from XP IC 220 ⁇ and output as I and Q signals.
  • the reference signal input to the AZD converters 218 V and 219 V is the main signal side V Since the polarization signal (or ⁇ polarization signal) is synchronized with the interference wave component contained in the baseband signal, the X ⁇ IC 220 V (220 hinder) has an interference compensation signal that cancels this interference wave component. Can be generated.
  • the reference signal input to the AZD converters 218,... And 219 V is the transmission / reception frequency expressed by the following equation (1).
  • the phase plane is rotated by the difference ⁇ f 2.
  • ⁇ IF is the transmission intermediate frequency
  • is the transmission local oscillation frequency
  • ⁇ R2 is the ⁇ polarization reception local oscillation frequency
  • ⁇ 2 is the ⁇ polarization. Indicates the receiving intermediate frequency.
  • ⁇ f 2 (f, F + f / Z)-(f R 2 + f 2)... (1)
  • the AZD converters 208 v and 209, '(or 208 H and 2 The main signal input to 0 9 H) has its phase plane rotated by the transmission / reception frequency difference ⁇ f, expressed by the following equation (2).
  • f R1 represents the V-polarized wave reception local oscillation frequency
  • f represents the V-polarized wave reception intermediate frequency.
  • ⁇ f, (f 1F + f)-(f R1 + f,)... (2)
  • f R1 ⁇ f R2 , f, ⁇ f 2 and the phase of the reference signal and the main signal is synchronized Therefore, the XP ICs 220, '(and 220H) cannot generate an interference compensation signal for canceling the interference wave component. Therefore, a cross-polarized interference canceller according to the present invention which can be applied to the quasi-synchronous detection system will be described below.
  • demodulation means 401 demodulates the first and second polarizations related to the received cross-polarization separately by the quasi-synchronous detection method.
  • the transversal equalizer 402 performs waveform equalization on the demodulated data output from the demodulation means 401.
  • the reference signal generation circuit 403 generates a reference signal from which the phase rotation has been removed from the baseband signal and the phase rotation control information extracted from a part of the demodulation means 401 on the other polarization side.
  • the cross polarization interference compensator 404 generates an interference compensation signal corresponding to the interference wave component included in the demodulated data output from the demodulation means 401 from the reference signal extracted from the reference signal generation circuit 403. .
  • the adder circuit 405 adds the output interference compensation signal of the cross polarization interference compensator 404 to the demodulated data of the transversal equalizer 402 and outputs the demodulated synchronization signal and orthogonal signal. .
  • the controller 406 generates a phase rotation control signal from the synchronization signal and the quadrature signal, and feeds it back to the demodulation means 401. Then, the demodulation means 401, the transversal equalizer 402, the reference signal generation circuit 403, the cross polarization interference compensator 404, the addition circuit 405, and the control unit 406 It is provided separately for each of the first polarization and the second polarization.
  • the demodulation means 401 generates a demodulated baseband signal using a local oscillation frequency having a slight difference from the input intermediate frequency, and the demodulated baseband signal is ⁇ f 1 as described above.
  • the phase plane is rotating at a certain frequency.
  • the phase plane is rotating at baseband signals similarly ⁇ ⁇ 2 comprising frequency input from the demodulation means of the counterpart polarization side to the reference signal generating circuit 4 0 3.
  • phase plane rotation of ⁇ ⁇ 2 is removed from the baseband signal by digital signal processing in the demodulation means 401 on the own polarization side.
  • the demodulated data input to the transversal equalizer 402 from 1 is a signal without the same phase rotation as the demodulated data in the conventional cross polarization interference canceller.
  • the reference signal generation circuit 403 is provided, and the base whose phase rotation has been removed based on the baseband signal and the phase rotation control information extracted from a part of the demodulation means 401 on the other polarization side.
  • a band signal that is, a reference signal is generated and input to the cross polarization interference compensator 404.
  • the interference wave component from the partner polarization side leaked in the demodulated data extracted from the transversal equalizer 402 and the interference compensation signal from the cross polarization interference compensator 404 are different.
  • the signals can be synchronized.
  • FIG. 19 is a block diagram of a first embodiment of the cross polarization interference canceling apparatus according to the present invention.
  • the same components as those in FIG. 18 are denoted by the same reference numerals, and description thereof will be omitted.
  • the ⁇ polarization demodulation system and the V polarization demodulation system have the same configuration, in FIG. 19, for convenience of illustration, only the configuration of one polarization demodulation system and a part of the other polarization demodulation system are shown. Is shown.
  • one of the V-polarized wave and the H-polarized wave which is transmitted by the co-channel transmission method and is received, is converted into an IF band and input to a terminal 331.
  • the amplitude of the polarized signal in the IF band is controlled to a constant value by the AGC amplifier 332, and then input to the mixers 334 and 335 through the hybrid 333, respectively.
  • a frequency f slightly different from the intermediate frequency, is fixedly output as the received IF local oscillation frequency, and this local oscillation frequency ⁇ , is directly supplied to the mixer 3334, while 71 2
  • the phase is shifted by ⁇ 2 by the phase shifter 337, and then supplied to the mixer 3335.
  • baseband signals are extracted from mixers 334 and 335, respectively.
  • 80 converter 3 4 0 And 341 where they are converted from analog to digital on the basis of the self-polarized signal clock of frequency 2 f CLK.
  • the self-polarized signal clock 2 f CLK is a clock extracted and reproduced by the clock regeneration circuit (BTR circuit) 3 42 from the output IF signal of the AGC amplifier 3 32.
  • the output demodulated data of the AZD converters 340 and 341 are phase-shifted after the roll-off characteristics are given by the finite response (FIR) digital filters 342, 334 operating at clock 2 fCLK. Supplied to the rotating circuit (DCR) 3 4 5.
  • the phase rotation circuit 345 is a well-known circuit that cancels the phase rotation of the above-mentioned frequency f of the input demodulated data by digital signal processing using the clock fCLK and the phase rotation control signal from the circuit 346. .
  • the circuit section from the above-mentioned AGC amplifier 332 to the above-mentioned phase rotation circuit 345 corresponds to the above-mentioned quasi-synchronous detection type demodulation means 401, and is taken out from the phase rotation circuit 345.
  • Demodulation with phase rotation removed After the data is waveform-equalized by the transversal filters 347 and 348 constituting the transversal equalizer 402, adders 349 and 409 constituting the addition circuit 405 are formed. Supplied to 350.
  • the reception IF local oscillation frequency output from the oscillator 3 3 6 'of the counterpart polarization side demodulating means 4 0 1 is f 2, also corresponding to the low band fill evening 3 3 8, 3 3 9
  • the baseband signals branched and extracted from the low-pass filters 338 'and 339' (not shown) are supplied to the AZD converters 353, 35.4, respectively, where the self-polarized signals Analog-to-digital conversion based on clock 2fCLK.
  • the output data of the AZD converters 355, 354 are supplied to the phase rotation circuit (DCR) 57 after the roll-off characteristics are given by the FIR digital filters 355, 356.
  • phase rotation control signal that shows the same phase rotation as the baseband signal on the other polarization side from the DCR control signal generator on the other polarization side through the voltage control oscillator (VCO) Is supplied to the retiming circuit 36 1.
  • the retiming circuit 36 1 is a memory composed of, for example, a fast-in-first-out (FIFO).
  • the input phase rotation control signal is written with the other-side polarization signal clock f CLK , and the self-phase signal clock f CLK is used. Read it out and supply it to the signal generation circuit 358.
  • phase rotation signal from the signal generating circuit 35 8 is synchronized to the own polarization signal clock f CI_ K, the phase rotation circuit 35 7 partner polarization side baseband signals own polarization signal from The phase rotation is removed based on the clock and extracted as a reference signal.
  • the phase rotation circuit 355 The reference signal extracted from The signal is synchronized with the interference wave component.
  • This reference signal is converted into an interference compensation signal by a cross polarization interference compensator 359, 360 constituting the cross polarization interference compensator 404 based on a known operation, and then added.
  • a cross polarization interference compensator 359, 360 constituting the cross polarization interference compensator 404 based on a known operation, and then added.
  • the I signal and the Q signal are supplied to a DCR control signal generator 351, and generate a DCR control signal.
  • This DCR control signal is applied as a control voltage to VC0352 to variably control the output oscillation frequency.
  • a phase rotation control signal is extracted from the signal generation circuit 346 in synchronization with the output oscillation frequency of the VC0 352, and supplied to the phase rotation circuit 345.
  • FIG. 20 is a block diagram of a second embodiment of the cross polarization interference canceling apparatus according to the present invention.
  • the same components as those in FIGS. 18 and 19 are denoted by the same reference numerals, and description thereof will be omitted.
  • the control signal extracted from the VCO 35 2 ′ of the other party's polarization side demodulation system is digitized by the D / A converter 37 1 based on the other party's polarization signal clock f CLK '. After being converted into a continuous analog control signal by analog conversion, an unnecessary high-frequency component is removed by a low-pass filter 372 and then supplied to a control (CONT) circuit 373.
  • CONT control
  • This control circuit 373 is one or both of an automatic amplitude control circuit shown in FIG. 22 or FIG. 23 and an automatic offset control circuit shown in FIG. 24 or FIG.
  • the control signal is automatically suppressed in amplitude fluctuation or offset voltage fluctuation and supplied to the next-stage A / D converter 374.
  • the AZD converter 3 7 4 converts the analog control signal from analog to digital based on the self-polarization signal clock f CLK, generates a phase rotation control signal for self-polarization, and supplies it to the signal generation circuit 3 58 .
  • the phase 0 of the control signal passed from the other polarization side to the own polarization side is periodically rotated. It becomes a triangular wave. Assuming that the phase of this control signal at a certain time is 0 (t), the average amplitude of I ⁇ (t) I over a long time ⁇
  • FIG. 22 shows a configuration diagram of an embodiment of an automatic amplitude control circuit using equation (3).
  • the analog control signal input to the terminal 376 is supplied to the AZD converter 378 through the variable gain amplifier 377, where it is converted into a digital control signal.
  • the AZD converter 378 corresponds to the AZD converter 374 shown in FIG.
  • the output digital control signal of the AZD converter 378 (3784) is supplied to the absolute value circuit 379, where the absolute value is obtained by processing such as removing the sign bit, and then the differential amplifier 3 80, where it is converted into a control signal having a level corresponding to the difference from the reference digital value indicating the average value 90 °.
  • This control signal is applied as a gain control voltage of the variable gain amplifier 377 through a low-pass filter 381 composed of an up-down counter and an accumulator, and further through a D / A converter (not shown).
  • FIG. 23 is a block diagram showing another embodiment of the automatic amplitude control circuit.
  • the same components as those in FIG. 22 are denoted by the same reference numerals.
  • the output digital control signal of the AZD converter 378 (3784) is input to the terminal A of the comparison circuit 383 through the flip-flop 382, while it is directly input to the comparison circuit 388. Input to terminal B of 3.
  • the comparison circuit 383 compares the input values of the terminals A and B, and both of them compare at + 180 ° with one another.
  • the output of terminal D is set to high level only when it changes more than the fixed value up to 180 °, otherwise the output of terminal D is set to low level.
  • the flip-flop 384 is compared by the clock pulse CK applied through the OR circuit 385. The comparison result output from terminal C of circuit 3 13 is latched.
  • control voltage applied to the gain control terminal of the variable gain amplifier 3777 through the D / A converter (not shown) and the low-pass filter 3886 from the flip-flop 384 is The gain of the variable gain amplifier 377 is controlled so that the phase ⁇ does not greatly change over + 180 ° or below 180 °.
  • control circuit 373 may be an automatic offset control circuit as described above.
  • FIG. 24 shows an embodiment of the automatic offset control circuit.
  • the analog control signal input from the terminal 388 is supplied to the AZD converter 389 via the capacitor 388.
  • This AZD converter 389 corresponds to the AZD converter 374 described above.
  • the output digital control signal of the AZD converter 389 (3784) is supplied to a differential amplifier 390, where it is compared with a reference value corresponding to a phase of 0 °.
  • the time average value I 0 (t) I of the offset voltage of the analog control signal input to the terminal 387 has a phase of 0 ° as can be seen from FIG.
  • the digital value of the difference from the time average value of the offset voltage is taken out from the differential amplifier 390, and this digital value is obtained by the DZA converter (not shown) and the low-pass filter.
  • 9 and 1 are added to the input analog control signal of the A / D converter 3 8 9 (3 7 4) so as to eliminate the offset voltage.
  • FIG. 25 shows a configuration diagram of another embodiment of the above automatic offset control circuit.
  • a digital control signal passing through the flip-flop 392 and a digital control signal not passing through the flip-flop 3992 change by a certain value or more
  • the value of the digital control signal becomes 180 °.
  • a signal indicating whether the position is shifted to the positive side or the negative side from + 180 ° is output from terminal C to flip-flop 394 4 ′, and a low-level or high-level signal is output from terminal D. I do.
  • the clock is not input from the OR circuit 395 and the comparison is made. Circuit 3 9 3 Output is not latched and the previous value is retained.
  • the output of the flip-flop 394 is added to the input analog control signal of the AZD converter 389 (3784) through a DZA converter (not shown) and a low-pass filter 396.
  • the phase 0 is greater than 180 °
  • the output of the flip-flop 394 becomes high level
  • the input analog control signal of the AZD converter 389 (3784) has a predetermined offset.
  • the output of the flip-flop 394 is set to a single level, and a predetermined offset voltage is subtracted from the analog control signal.
  • the control circuit 373 shown in FIG. 20 may be provided on the output side of the AZD converter 374 as shown by 375 in the figure.
  • an AZD converter 374 is provided in front of the variable gain amplifier 377 and the capacitor 388 shown in FIGS. 22 to 25, and the circuit is constituted by a digital circuit.
  • Fig. 26 shows the DCR circuit 357 and its peripheral circuits. In Fig. 26, the same parts as those in Fig. 19 and Fig. Omitted.
  • the phase rotation circuit 357 is composed of multipliers 357a to 357d and adders 357e and 357f.
  • the XPIC 359 is composed of transversal filters 359 a and 359 b and an adder 359 c
  • the XPIC 360 is a transversal filter 366 a and 366 b and an adder.
  • the vessel consists of 360 c.
  • the VCO 352 'on the other polarization side comprises an adder 325a and a delay circuit 352b.
  • the data from the FIR digital filter 355 is supplied to the multipliers 357a and 357b, and the data from the FIR digital filter 356 is supplied to the multipliers 357c and 357d. Supplied.
  • the phase rotation signal (co s ⁇ ⁇ ) from the signal generation circuit 358 is supplied to the multipliers 357 a and 357 d, and the signal generation is performed to the multipliers 357 b and 357 c. Circuit 3
  • the phase rotation signal (sin ⁇ ) from 8 is supplied.
  • the outputs of the multipliers 357a and 357c are added by the adder 357e and supplied to the transversal filters 359a and 359b of the XPIC 359.
  • the outputs of the multipliers 357 b and 357 d are added by an adder 357 ⁇ , and the transversal filters 360 a and 3 of the XPIC 360 are added.
  • the adder 359 c of the XP IC 359 adds the outputs of the transversal mixers 359 a and 360 a and adds the interference compensation signal to the adder 349 of the adder circuit 405. Supply. Also, the adder 360 C of the XPIC 360 is a transversal filter 365 b,
  • the output of 360 b is added, and the interference compensation signal is supplied to the adder 350 of the adding circuit 405.
  • the DCR control signal from the other polarization side is the sum of VC ⁇ Is supplied to the vessel 3 52 a.
  • the output data of the adder 352 a is fed back to the adder 352 a via the delay circuit 325 ab.
  • the output data of the adder 352 a shown in FIG. 27 (a) is supplied to a retiming circuit 361 composed of a FIFO.
  • the output data of the adder 352a is a phase rotation control signal indicating the same phase rotation as the baseband signal on the partner polarization side.
  • the retiming circuit 36 1 writes the phase rotation control signal from the VC O 35 2 ′ with the partner polarization signal clock f CLK ′ (H) as shown in FIG. 27 (b).
  • the retiming circuit 361 supplies data as shown in FIG. 27 (d) to the signal generating circuit 358.
  • the phase rotation signal from the signal generation circuit 358 is synchronized with the self-polarization signal clock f CLK (V), and the baseband signal of the other polarization side is self-polarization from the phase rotation circuit 357.
  • the phase rotation is removed based on the signal clock, extracted as a reference signal, and supplied to the XPIC 359 and 360.
  • the evening timing is shown assuming that the transmitting side uses a synchronous clock between the V and H polarizations.
  • a circuit as shown in FIG. 28 can be used instead of the retiming circuit 361.
  • the circuits on the self-polarization side are flip-flops 701 to 706, an overnight circuit 707, a delay circuit 708, a comparison circuit 711 to 713, and a selection circuit.
  • the circuit consists of 7 14.
  • the circuit on the polarization side of the other side includes a flip-flop 715.
  • the flip-flop 715 is supplied with the phase rotation control signal of V ⁇ C 352 ′ as shown in FIG. 27 (a) and the other party's polarization signal clock ⁇ ′ ( ⁇ ). 9
  • the phase rotation information as shown in Fig. 9 (a) is output to flip-flops 701, 702.
  • the flip-flop 70 1 has its own polarization as shown in Fig. 29 (b). Signal clock ⁇ CLK (V) is supplied. On the other hand, the self-polarized signal clock f CLK (V) is also supplied to the inverter circuit 707, so that the flip-flop 702 has an inverted self-polarized signal as shown in Fig. 29 (c). Signal clock ⁇ CLK (V) is supplied. Therefore, data as shown in FIGS. 29 (d) and (e) are output from the flip-flops 701, 702. The output data of the flip-flop 701 is supplied to the flip-flop 703 and the comparator 711. Since the output data of the flip-flop 703 is also supplied to the comparator 711, the comparator 711 compares the data shown in FIG.
  • the comparison result is supplied to the comparison circuit 713.
  • the output data of the flip-flop 702 is delayed in time by the delay circuit 708, and the output data power of the delay circuit 708, the flip-flop 704 and the comparison data as shown in FIG. Supplied to circuit 7 1 2. Since the output data of the flip-flop 704 is also supplied to the comparison circuit 712, the comparison circuit 712 generates the data shown in FIG. The data is compared with the data, and the comparison result is supplied to a comparison circuit 7 13.
  • the comparison circuit 713 compares the output data of the comparison circuits 711 and 712, and supplies the comparison result to the selection circuit 714.
  • the output data of the flip-flop 703 is supplied to the selection circuit 714 via the flip-flop 705 and the output data of the flip-flop 704 is supplied to the selection circuit 714 via the flip-flop 706 .
  • the selection circuit 714 selectively outputs one of the output data of the flip-flops 705 and 706 to the signal generation circuit 358 in accordance with the output of the comparison circuit 713. Since the comparison circuits 711 to 713 constitute a circuit for removing data reading errors due to the asynchronous clock of V and ⁇ polarization, the selection circuit 714 outputs the outputs of the flip-flops 705 and 706. Select and output the smaller of the time series data as the correct data.
  • FIG. 30 shows a configuration diagram of a third embodiment of the cross polarization interference canceling apparatus according to the present invention.
  • the same components as in FIGS. 18 and 19 are the same. —The symbols are attached and the description is omitted.
  • the reference signal generation circuit 403 uses the baseband signal (demodulation) obtained by the other-side polarization-side demodulation means 401 ′ from which the phase rotation has been removed.
  • Data are supplied to the D / A converters 4 1 1, 4 1 2 and the output signal of the DZA converters 4 1 to 4 1 2 Low-pass filter for aliasing noise removal to which the output signal is input 4 1 3, 4 1 4 and AZD converters 415 and 416 to which the output signals of the low-pass filters 413 and 414 are input.
  • FIG. 31 shows a configuration diagram of a fourth embodiment of a cross polarization interference canceling apparatus according to the present invention.
  • a phase locked loop circuit (PLL circuit) 420 as shown in FIG. 31 is provided on the output side of the A / D converter 374 of the second embodiment shown in FIG. It is characterized by
  • This PLL circuit 420 smoothes the abrupt change in the phase information of the output digital signal of the AZD converter 375 or the control circuit 375, and changes the phase from the opposite polarization demodulation system to the own polarization demodulation system.
  • the phase rotation information 0 to be passed is stably changed. As a result, it is possible to solve the problem of the occurrence of errors and the lack of accuracy in the A / D converter 374 and the DZA converter 371.
  • FIG. 32 shows a circuit diagram of an embodiment of the above-mentioned PLL circuit 420.
  • an input digital control signal having phase information ⁇ is supplied to a subtracter 421, where it is subtracted from an output digital control signal of a PLL circuit 420, and is converted into a signal indicating a phase error.
  • the subtractor 4 2 1 constitutes a phase comparator.
  • This phase error information is input to the adder 423 through a low-pass filter 422 composed of an up-down counter and an accumulator.
  • the adder 423 is configured so that the output digital signal is fed back to the input side, and performs an operation corresponding to a voltage controlled oscillator (VCO).
  • VCO voltage controlled oscillator
  • the output signal of the adder 423 is input to the signal generation circuit 358 as an output digital control signal, while being fed back to the subtractor 421.
  • cross-polarization interference canceller according to the present invention is not limited to the above-described embodiment, and the control circuits 37 3 and 37 5 are provided in each of the embodiments shown in FIGS. 20 and 31. In principle, it does not matter even if no is provided.
  • the interference wave component from the partner polarization side leaking in the demodulated data extracted from the transversal equalizer and the cross polarization interference compensation Since the interference compensation signal from the transmitter can be a synchronized signal, cross-polarization interference can be significantly reduced or eliminated even when the quasi-synchronous detection method is adopted. Therefore, the digital signal processing of the demodulation unit can be greatly performed, which contributes to the reduction in size, weight, and reliability of the demodulation unit.
  • FIG. 33 shows a block diagram of an example of a conventional quadrature demodulation circuit.
  • a digitally modulated wave signal modulated by, for example, the QAM method input to an input terminal 6 10 is supplied to multipliers 6 1 1 and 6 1 2 respectively, where an oscillator 6 1 3 and r / 2 It is multiplied by two demodulation carriers having phases orthogonal to each other, which are obtained by the phase shifters 6 14.
  • the carrier for demodulation which is the oscillation frequency of the oscillator 613, is a fixed frequency close to the carrier of the input digitally modulated wave signal, and is output from the multipliers 611 and 612.
  • the baseband signal is extracted as a demodulated signal. The above once obtained by demodulation
  • the analog baseband signal is supplied to the AZD converters 643, 644 through the low-pass filters 641, 642 of the analog circuit, and is subjected to analog-to-digital conversion.
  • the low-pass filters 641 and 642 are analog filters that remove half the frequency of the clock frequency (sampling frequency) fs of the subsequent AZD converters 643 and 644. This is a filter circuit called an anti-aliasing filter provided to prevent aliasing noise from being included in the output digital signals of the converters 643 and 644.
  • the digital signal of the sampling frequency s s separately extracted from the A / D converter 6 4 3, 6 4 4 is phase-shifted after unnecessary high-frequency components are removed by the digital low-pass filters 6 2 3 and 6 2 4. It is supplied to the rotation circuit 25.
  • the digital low-pass filters 23 and 24 are roll-off filters that provide a roll-off characteristic to the input digital signal, and output an I signal and a Q signal, respectively.
  • the phase rotation circuit 625 outputs a phase error signal obtained by comparing the output signal thereof with the comparator 626 from a control oscillator (VC O) 628 supplied as a control code through a loop filter 627. Based on the oscillation frequency of the input signal, phase rotation processing is performed in the direction to eliminate the rotation of the signal point in the signal space of the input I signal and Q signal, and the I signal and the Q signal are Output the demodulated signal.
  • VC O control oscillator
  • a quasi-synchronous detection type quadrature demodulation circuit that demodulates a digitally modulated wave signal without reproducing a carrier wave is suitable for large-scale semiconductor integrated circuits (LSI).
  • the multipliers 6 1 1, 6 2 are used in accordance with the frequency difference between the carrier of the input digital modulation wave and the output oscillation frequency of the oscillator 6 13. Since the output baseband signal of 1 and 2 produces phase rotation, if the above frequency difference is large, the digital low-pass filter (roll-off filter) 645 The required attenuation rate cannot be obtained, and the bit error rate of the demodulated data deteriorates.
  • the anti-aliasing filters 641 and 642 require low-pass filter characteristics having a steep slope, and thus the antenna There is also a problem that the circuit configuration of the aliasing filters 641 and 642 becomes complicated.
  • FIG. 34 is a block diagram of a first embodiment of the quadrature demodulation circuit.
  • the same components as those in FIG. 23 are denoted by the same reference numerals, and description thereof will be omitted.
  • the quasi-synchronously detected first and second analog baseband signals extracted from the multipliers 6 11 and 6 12 are converted to high-frequency signals by analog low-pass filters 6 15 and 6 16. After the components are removed, they are supplied to the AZD converters 617 and 618, respectively.
  • the sampling frequency of the A / D converters 6 17 and 6 18 is set to a frequency higher than the existing sampling frequency fs, for example, 2 fs. Therefore, an anti-aliasing filter is set to prevent aliasing noise from being included in the output digital signals of the AZD converters 617 and 618.
  • the digital signals having a sampling frequency of 2 fs extracted by the AZD converters 6 17 and 6 18, respectively, are filtered by the digital low-pass filters 6 19 and 6 20 after high-frequency components higher than the return frequency are removed. It is supplied to the speed conversion circuits 62 1 and 62 2.
  • the rate conversion circuit 2 1, 2 2 Set anti-aliasing to avoid aliasing noise in the output digital signal of Five
  • the analog low-pass filters 6 15 and 6 16 and the digital low-pass filters 6 19 and 6 20 remove high-frequency components equal to or higher than the conventional frequency i s / 2.
  • the frequency characteristics of the analog low-pass filters 6 15 and 6 16 are as shown by the solid line I in FIG. 35, and the conventional analog low-pass filter 6 41 And a characteristic with a gentle slope compared to the frequency characteristics of 6 and 42.
  • the circuits of the analog low-pass filters 615 and 616 can have a simple configuration with a smaller number of filter stages than the conventional analog low-pass filters 641 and 642.
  • the digital low-pass filters 6 19 and 6 20 have the same characteristics as the frequency characteristics shown by the broken line II in FIG.
  • the speed conversion circuits 6 2 1 and 6 2 2 are used to obtain the same digital signal of the same sampling frequency i s as before so as not to increase the processing speed of the digital low-pass filters 6 2 3 and 6 2 4 at the next stage.
  • it is composed of two D-type flip-flops 651 and 652.
  • the output digital signals of the digital low-pass filters 610 and 620 are input to the data input terminal of the D-type flip-flop 651, and the frequency 2 fs is input to the clock terminal.
  • the input digital signal latched by the first clock pulse is extracted from the Q output terminal of the D-type flip-flop 651, and the D-type flip-flop 65 2 is applied to the data input terminal.
  • D-type flip-flop 6 5 2 outputs the input digital signal by latching the second clock pulse frequency i s. That, D-type flip-flop 6 5 2 of the Q output terminal is thinned out Day di tal signal sampling frequency 2 s to the D-type flip Ppufu opening-up 6 5 1 data input terminals sampling frequency ⁇ ⁇ Digit converted to s The tall signal is extracted.
  • the digital low-pass filters 623 and 624 in FIG. 34 to which the speed-converted digital signal is inputted are roll-off filters for shaping the waveform, and remove unnecessary high-frequency components.
  • the phase rotation circuit 625 cancels the phase rotation of the input digital signal together with the comparator 626, the low-frequency filter 627, and the VC 628 as described with reference to FIG. .
  • FIG. 37 shows a block diagram of a second embodiment of the quadrature demodulation circuit.
  • the same components as those in FIGS. 33 and 34 are denoted by the same reference numerals, and the description thereof will be omitted.
  • the output digital signals of the A / D converters 6 17 and 6 18 are supplied to a phase rotation circuit 63 1.
  • the phase rotation circuit 631 compares the phase difference between the output demodulated data of the two channels.
  • the output error signal of the comparator 638 is applied as a control code through the loop filter 639 from the VCO 640.
  • the phase rotation of the input digital signal is canceled out based on the oscillation frequency whose frequency is feedback controlled according to the frequency error.
  • the configuration of the phase rotation circuit 631 is the same as that of the phase rotation circuit 625, but differs from the phase rotation circuit 625 in that it operates at twice the speed.
  • the digital signal before being input to the roll-off filters 636 and 637 is eliminated.
  • the digital signal can be input to the mouth-lof filters 636 and 637 after removing the influence of the frequency difference. Therefore, according to the present embodiment, it is possible to prevent the bit error rate from deteriorating even if the frequency difference is large.
  • demodulated data can be obtained in the same manner as described above for a digital signal modulated by the FSK method or the PSK method.
  • a demodulated signal is extracted from the input side of VC0628,640.
  • the processing speed of the roll-off filter can be reduced.
  • the analog filter described above which is an anti-aliasing filter, can have a simple circuit configuration without increasing the noise.
  • the second embodiment of the quadrature demodulation circuit since the phase rotation is removed from the input digital signal of the roll-off filter, the input digital modulated wave signal and the quasi-synchronous detection oscillator are used. Even if the frequency difference from the demodulation carrier is large, demodulation can be performed without deteriorating the code error rate.
  • the digital signal of the demodulated signal to be compensated is provided before the interference compensation means for compensating the interference between channels adapted to the different polarization sharing system.
  • the interference compensation means for compensating the interference between channels adapted to the different polarization sharing system.
  • the interference component from the other polarization side leaking in the demodulated data extracted from the transversal equalizer and the cross polarization interference compensation Since the interference compensation signal from the transmitter can be a synchronized signal, it is possible to significantly reduce or eliminate cross-polarization interference even if the quasi-synchronous detection method is adopted. Significant digital signal processing in the demodulation section is possible, which greatly contributes to reducing the size, weight, and reliability of the demodulation section. Furthermore, in the quadrature demodulation circuit, the slope of the frequency characteristic of the analog filter on the input side of the AZD converter is made gentler than before, and the processing speed of the roll-off filter is increased without increasing the anti-aliasing filter.
  • the above-mentioned analog filter can have a simple circuit configuration, and if the phase rotation is removed from the input digital signal of the roll-off filter, the input digital modulated wave signal and the quasi-synchronous detection can be performed.
  • the demodulation can be performed without deteriorating the bit error rate even if the frequency difference from the demodulation carrier wave from the oscillator is large.

Description

明細書
交差偏波間干渉補償器及びこれを用いた交差偏波干渉除去装置 技術分野
本発明は交差偏波間干渉補償器及びこれを用いた交差偏波干渉除 去装置に係り、 特に周波数が同じで偏波面が互いに直交した搬送波 を用いて並行して 2つのチャネルを形成する無線通信システム等に おいて、 一方のチヤネルに対する他方のチヤネルの干渉を相互に補 償する交差偏波間干渉補償器及びこれを用いた交差偏波干渉除去装 置に関する。 背景技術
周波数が同じ 2つの搬送波の偏波面を互いに直交させることによ り干渉を抑えて 2つのチャネル (コ · チャネル) を形成する直交偏 波共用方式は、 無線周波数の有効利用の点で有利であるために、 ディジタル多重無線装置その他の伝送装置に採用されている。 この ような伝送装置では、 降雨その他に応じた伝播路の歪みに起因して 偏波面に偏差が生じるために互いに一方のチャネルが他方のチヤネ ルの干渉を受け、 受信端にこのような干渉を抑圧するために交差偏 波間干渉補償器 ( Cross Polari zat i on Interference Cancel lor : X P I C ) が設けられる。
第 1図は、 直交偏波共用方式を用いた伝送装置の受信部の構成例 を示す図である。 同図において、 受信アンテナ 9 1は偏分波器 9 2 の入力に接続され、 その一方の出力は周波数変換部 9 3 , を介して 復調部 9 4 , の入力に接続される。 復調部 9 4: の一方の出力は交 差偏波間干渉補償器 9 5 > を介して後段に第 1の復調信号を与える。 偏分波器 9 2の他方の出力は周波数変換部 9 3 2 を介して復調部 9 4 2 の入力に接続され、 その一方の出力は交差偏波間干渉補償器 9 5 2 を介して後段に第 2の復調信号を与える。 復調部 9 4 , の他方 の出力は復調部 9 42 の他方の入力に接続され、 復調部 9 42 の他 方の出力は復調部 9 4 a の他方の入力に接続される。 復調部 9 4 , と交差偏波間干渉補償器 9 5 , との間及び復調部 9 42 と交差偏波 間干渉補償器 9 52 との間では、 それぞれ上述した干渉の抑圧にか かわる種々の信号が送受される。 なお、 復調部 9 4 , , 9 42 の構 成は同じであり、 交差偏波間干渉補償器 9 5 , , 9 52 の構成は同 じである。
第 2図は、 交差偏波間干渉補償器及び復調部の構成を示す図であ る。 復調部 9 4 , ( 9 42 ) では、 周波数変換部 9 3 , ( 9 32 ) から与えられる中間周波信号が AG。増幅器 1 0 1を介してハイブ リ ッ ド 1 0 2の入力に与えられ、 その第 1及び第 2の出力はそれぞ れ乗算器 1 0 3 , , 1 0 32 の一方の入力に接続される。 乗算器 1 0 3 , の出力は、 ローパスフィル夕 1 0 4 , および AG C増幅器 1 0 5 , を介して AZD変換器 (AZD) 1 0 6 , の入力、 増幅器 1 0 7 , の出力および第 1の異偏波出力端子に接続される。 乗算器 1 0 32 の出力は、 ローパスフィルタ 1 0 42 及び AG C増幅器 1 0 52 を介して AZD変換器 (AZD) 1 0 62 の入力、 増幅器 1 0 72 の出力及び第 2の異偏波出力端子に接続される。 ハイプリ ッ ド 1 0 2の第 3の出力はハイプリ ッ ド 1 0 8の入力に接続され、 その 第 1及び第 2の出力は夫々乗算器 1 0 9の入力に接続される。 乗算 器 1 0 9の出力はバンドパスフィル夕 1 1 0及びリ ミ ッタ 1 1 1を 介してミキサ 1 1 2の一方の入力に接続され、 その出力は積分器 1 1 3を介して電圧制御発振器 1 1 4の入力に接続される。
電圧制御発振器 1 1 4の出力は、 ミキサ 1 1 2の他方の入力、 可 変位相器 1 1 5 , , 1 1 52 の入力及び AZD変換器 1 1 6 , , 1 1 62 のクロック入力に接続される。 可変位相器 1 1 5 , の出力は AZD変換器 1 1 6 , のクロック入力に接続され、 可変位相器 1 1 52 の出力は AZD変換器 1 1 62 のクロック入力に接続される。 一方の異偏波入力端子は増幅器 1 1 7 , を介して AZD変換器 1 1 6 , の入力に接続され、 他方の異偏波入力端子は増幅器 1 1 72 を 介して AZD変換器 1 1 62 の入力に接続される。 AZD変換器 1 0 6 , , 1 0 62 , 1 1 6 , , 1 1 62 の出力は、 夫々交差偏波間 干渉補償器 9 5 , ( 9 52 ) の対応する入力に接続され、 AG C増 幅器 1 0 5 , , 1 0 52 の制御入力及び増幅器 1 0 7 , , 1 0 72 , 1 1 8の入力には、 夫々交差偏波間干渉補償器 9 5 , ( 9 52 ) の 対応する出力が接続される。 増幅器 1 1 8の出力は積分器 1 1 9を 介して電圧制御発振器 1 2 0の入力に接続され、 その出力は 9 0度 ハイプリ ッ ド 1 2 1の入力に接続される。 9 0度ハイプリ ッ ド 1 2 1の第 1及び第 2の出力は、 夫々乗算器 1 0 3 , , 1 0 32 の他方 の入力に接続される。
交差偏波間干渉補償器 9 5 , ( 9 52 ) では、 トランスバーサル フィルタ (TR) 1 2 2 , , 1 2 22 の入力には AZD変換器 1 0 6 , の出力が接続され、 トランスバーサルフィル夕 1 2 2 , の出力 は減算器 1 2 3 , の一方の入力に接続される。 減算器 1 2 3 , の出 力は減算器 1 2 4 , の一方の入力に接続され、 その出力は搬送波再 生部 (CR) 1 2 5の一方の入力、 AG C増幅器 1 0 5 , の制御入 力、 増幅器 1 0 7 , の入力及び後段に第 1の復調信号を与える。 ト ランスバーサルフィルタ (TR) 1 2 23 , 1 2 24 の入力には A /D変換器 1 0 62 の出力が接続され、 トランスバーサルフィルタ 1 2 23 の出力は減算器 1 2 32 の一方の入力に接続される。 減算 器 1 2 32 の出力は減算器 1 2 42 の一方の入力に接続され、 その 出力は搬送波再生部 (CR) 1 2 5の他方の入力、 八〇 ( 増幅器 1 0 52 の制御入力、 増幅器 1 0 72 の入力及び後段に第 2の復調信 号を与える。
トランスバーサルフィル夕 1 2 22 の出力は減算器 1 2 32 の他 方の入力に接続され、 トランスバーサルフィルタ 1 2 24 の出力は 減算器 1 2 3 , の他方の入力に接続される。 トランスバーサルフィ ル夕 1 2 6 , , 1 2 62 の入力には A/D変換器 1 1 6 , の出力が 接続され、 トランスバーサルフィルタ 1 2 63 , 1 2 64 の入力に は AZD変換器 1 1 62 の出力が接続される。 トランスバーサル フィルタ 1 2 6 , の出力は減算器 1 2 7 , の一方の入力に接続され、 トランスバーサルフィルタ 1 2 63 の出力は減算器 1 2 72 の一方 の入力に接続される。 減算器 1 2 7 , の出力は減算器 1 2 4 , の他 方の入力に接続され、 減算器 1 2 72 の出力は減算器 1 2 42 の他 方の入力に接続される。 トランスバーサルフィル夕 1 2 62 の出力 は減算器 1 2 72 の他方の入力に接続され、 トランスバーサルフィ ル夕 1 2 64 の出力は減算器 1 2 7 , の他方の入力に接続される。 このような受信部では、 アンテナ 9 1を介して受信された受信波 は、 偏分波器 9 2を介して互いに直交した偏波の成分に分離され、 夫々周波数変換部 9 3 , , 9 32 によって所定周波数の中間周波信 号に変換されて復調部 9 4 , , 9 42 に与えられる。
復調部 9 4 , ( 9 42 ) では、 AG C増幅器 1 0 1およびハイブ リ ッ ド 1 0 2は、 夫々このようにして与えられた中間周波信号を所 定のレベルに増幅し、 乗算器 1 0 3 , , 1 0 32 及びハイプリ ッ ド 1 0 8に与える。 乗算器 1 0 3 , , 1 0 32 は、 このようにして分 岐された中間周波信号と 9 0度ハイプリッ ド 1 2 1を介して与えら れる互いに直交した再生搬送波を乗算することにより、 これらの中 間周波信号を復調して 2つの直交したベースバン ド信号を出力する。 一方、 ハイプリ ッ ド 1 0 8及び乗算器 1 0 9は上述した中間周波 信号をホモダイン検波し、 バンドバスフィルタ 1 1 0及びリ ミ ッタ 1 1 1を介してミキサ 1 1 2に与える。 ミキサ 1 1 2は、 このよう にして与えられる検波信号と電圧制御発振器 1 1 4から与えられる クロック信号とを乗算し、 積分器 1 1 3はその乗算の結果を積分し て得られる電圧信号により電圧制御発振器 1 1 4の発振周波数を可 変制御する。 従って、 電圧制御発振器 1 1 4の出力には、 上述した 検波信号に位相同期したクロックが得られる。
A/D変換器 1 0 6】 1 0 62 は、 夫々口一パスフィル夕 1 0 4 i , 1 0 42 および AG C増幅器 1 0 5 , , 1 5 02 を介して上述 した 2つのべ一スバン ド信号を取り込み、 更に、 電圧制御発振器 1 1 4から与えられるクロックに基づいてディジタル信号に変換する。 なお、 可変位相器 1 1 5 , , 1 1 52 は、 夫々 AZD変換器 1 0 6 , , 1 0 62 に与えられるクロックの位相を微調整する。
トランスバーサルフィルタ 1 2 2 , 〜 1 2 24 は、 何れも無線伝 送路の特性に適応した同じ等化特性を有し、 AZD変換器 1 0 6 , , 1 0 62 によって上述した 2つのベースバンド信号の歪み成分を ディジタル処理により補償する。 減算器 1 2 3 , , 1 2 32 は、 こ のようにして得られた 2つのベースバンド信号の成分を互いに減算 することによりこれらのベ一スパンド信号に含まれる直交誤差を補 正する。 又、 AZD変換器 1 1 6 , , 1 1 62 は、 夫々増幅器 1 1 7 , , 1 1 72 を介して反対側の偏波に対応した復調部 9 42 ( 9 4】 ) の AG C増幅器 1 0 5 , , 1 0 52 から出力される 2つ直交 したベースバンド信号を取り込み、 これらの信号を電圧制御発振器 1 1 4から与えられるクロックに応じてディジタル変換する。 トラ ンスバーサルフィル夕 1 2 6 】 〜 1 2 64 はトランスバーサルフィ ル夕 1 2 2 , 〜1 2 24 と同じ等化特性により伝送路歪みの補償を 行い、 減算器 1 2 7 , , 1 2 72 は上述した減算器 1 2 3 , , 1 2 32 と同様に直交誤差を補正する。
減算器 1 2 4 , , 1 2 42 は、 このようにして得られた 2つの異 なる偏波に対応したチヤネルのベ一スパンド信号の差分をとつてこ れらのチャネル相互間の干渉成分を補償し、 その補償の結果得られ た 2つのベースバン ド信号を後段に与える。 又、 このようにして得 られた 2つのベースバンド信号は、 搬送波再生部 1 2 5が行う搬送 波再生処理の対象となり、 AG C増幅器 1 0 5 , , 1 5 02 の制御 入力にフィ一ドバックされて各ベースバンド信号のレベル変動分の 補償に供され、 増幅器 1 0 7 , , 1 0 72 を介して AZD変換器 1 0 6 , , 1 0 62 の入力にフィ一ドバックされてディジタル変換に 伴う直流オフセッ ト分を補償する制御に供される。
更に、 このような交差偏波間干渉の補償制御では、 減算器 1 2 4 , , 1 2 42 の出力端に得られる各ベースバンド信号のアイパター ンは、 正常時には第 3図 (a ) に示すように上述した直流オフセッ ト分を含まずに与えられるべきであるが、 AZD変換器 1 0 6 , , 1 0 62 が行うディジタル変換に付随した第 4図中①で示す直流ォ フセッ ト分は何ら補償されずに'减算器 1 2 4 , , 1 2 42 に与えら れるために、 第 3図 (b) に示すアイパターンとなる。 しかし、 こ のような直流オフセッ ト分は、 A ZD変換器 1 0 6 , , 1 0 62 の 入力端に増幅器 1 0 7 , , 1 0 72 を介して形成される ドリフ ト制 御ループを介して相殺され、 第 3図 ( c ) に示すように、 見掛け上 は正常なものとなる。
又、 搬送波再生部 1 2 5から出力される再生搬送波信号は、 増幅 器 1 1 8及び積分器 1 1 9を介して電圧制御発振器 1 2 0に与えら れ、 その出力は上述した基準搬送波信号が得られる。
ところで、 このような従来の交差偏差間干渉補償器では、 何らか の原因で異偏波側の復調部で生成される基準搬送波信号が対応する 偏波の受信波と非同期になったり、 このような非同期の状態に陥る 可能性があることが検出されると、 その受信波と反対の偏波に対応 した交差偏波間干渉補償器のトランスバーサルフィルタ 1 2 6 , 〜 1 2 64 と、 減算器 1 2 7 , , 〜 1 2 72 との動作を自動的に或い は手動により停止させるクロスリセッ トが行われる。 このような場 合には、 減衰器 1 2 4 , , 1 2 42 に与えられていた AZD変換器 1 1 6 , , 1 1 62 の直流オフセッ ト分が第 4図中②で示す如く突 然消失し、 上述したドリフ ト制御ループではこのような消失分に追 従した補償制御が行われるために、 その制御が発散したり、 上述し たアイパターンが乱れてビッ ト誤り率が劣化する原因となっていた。 発明の開示
そこで、 本発明は、 上記の問題を除去した、 新規、 かつ、 有用な 父差偏波間干渉補償器を提供することを概括的目的とする。
本発明の他の目的は、 偏波面が互いに直交して周波数が同じ搬送 波を用いて個別に形成された 2つのチャネルの内、 一方のチャネル の復調信号をディジタル変換するディジ夕ル変換手段と、 ディ ジ夕 ル変換手段によってディ ジタル変換された復調信号について、 前記 2つのチャネルの内、 他方のチャネルによる干渉を補償する干渉補 償手段と、 ディジタル変換手段によってディジタル変換された復調 信号に積分処理を施してディジタル変換手段に負帰還する積分手段 を備えた交差偏波間干渉補償器を提供するにある。 本発明によれば、 異偏波共用方式に適用したチャネル間の干渉補償を行う干渉補償手 段の前段に、 その補償対象となる復調信号のディジタル変換に伴う 直流オフセッ ト分を抑圧する負帰還路を形成することにより、 干渉 波に対応した復調信号が与えられない状態でもその直流オフセッ ト 分を安定に抑圧する。 また、 干渉補償手段に干渉波の復調信号の ディ ジタル変換に伴う直流オフセッ ト分を負帰還路することにより、 干渉補償手段の出力端に対するその直流オフセッ ト分の伝達を抑え る。 即ち、 干渉補償処理を施して得られる復調信号に含まれる直流 オフセッ ト分は、 干渉波の復調信号が与えられるか否かにかかわら ず従来例に比べて安定にかつ確実に抑圧されるので、 このような直 流オフセッ ト分に起因する識別誤りの発生確率が軽減され、 異偏波 共用方式に対応した受信装置の性能が高められる。
本発明の更に他の目的は、 偏波面が互いに直交して周波数が同じ 搬送波を用いて個別に形成された 2つのチャネルの内、 一方のチヤ ネルの復調信号をディジタル変換するディジタル変換手段と、 前記 2つのチャネルの内、 他方のチヤネルの復調信号から前記ディジ夕 ル変換手段によってディジ夕ル変換された復調信号の成分を減算し、 前記一方のチャネルによる干渉を補償する干渉補償手段と、 干渉補 償手段によって干渉補償が行われた復調信号に積分処理を施して干 渉補償手段に負帰還する積分手段を備えた交差偏波間干渉補償器を 提供するにある。
本発明の他の目的は、 受信した交差偏波の関係にある第 1及び第 2の偏波のうちの一方の偏波を、 準同期検波方式で復調する復調手 段と、 復調手段の出力復調データに対して波形等化を行なう トラ ン スバーサル等化器と、 復調手段のうち相手偏波側の復調手段の一部 より取り出されたベースバンド信号及び位相回転制御情報より、 位 相回転が除去された参照信号を生成する参照信号生成回路と、 参照 信号生成回路から取り出された参照信号から前記復調手段の出力復 調データに含まれる干渉波成分に対応する干渉補償信号を生成する 交差偏波干渉補償器と、 前記トランスバーサル等化器の出力復調 データに該交差偏波干渉補償器の出力干渉補償信号を加算して復調 された同相信号及び直交信号を出力する加算回路と、 加算回路の出 力同相信号及び直交信号から位相回転制御信号を生成して前記復調 手段に帰還入力する制御部とを、 前記第 1及び第 2の偏波の夫々に 対して別々に設けた交差偏波干渉除去装置を提供するにある。 本発 明によれば、 トランスバーサル等化器より取り出される復調デ一夕 中に漏洩している相手偏波側からの干渉波成分と、 交差偏波干渉補 償器からの干渉補償信号とは、 夫々同期がとれた信号とすることが できるため、 準同期検波方式を採用しても交差偏波間干渉を大幅に 低減若しくは除去することができ、 従って復調部の大幅なディジ夕 ル信号処理が能となり、 復調部の小型、 軽量化、 高信頼化に寄与す るところ大である。
本発明の更に他の目的は、 入力ディジタル変調波信号を、 互いに 9 0 ° 位相の異なる固定周波数の 2つの復調用搬送波を用いて準同 期検波して第 1及び第 2のアナログ信号を得る検波手段と、 検波手 段よりの該第 1及び第 2のアナログ信号の高周波成分を除去する折 り返しノィズ除去用の第 1及び第 2のアナログフィルタと、 第 1及 び第 2のアナログフィルタの各出力アナログ信号に対して既存の第 1のサンプリ ング周波数よりも高い周波数の第 2のサンプリ ング周 波数でアナログ · ディジタル変換を行なう第 1及び第 2の A Z D変 換器と、 第 1及び第 2の A Z D変換器の各出力ディジタル信号中の、 少なく とも前記第 1のサンプリング周波数の 1/2 倍の周波数以上の 高周波成分を除去する第 1及び第 2のディジタルフィルタと、 第 1 及び第 2のディジタルフィル夕の各出力ディジタル信号のサンプリ ング周波数を前記第 1のサンプリ ング周波数に変換する速度変換回 路と、 該速度変換回路の出力ディジタル信号を波形整形後に位相回 転を相殺除去して復調データを得る出力回路とを有する直交復調回 路を提供するにある。 本発明によれば、 A Z D変換器の入力側のァ ナログフィル夕の周波数特性の傾斜を従来に比し緩やかにできるた め、 ロールオフフィル夕の処理速度を上げずに、 アンチエイリアシ ングフィル夕である上記のアナログフィルタを簡単な回路構成とす ることができる。
本発明の他の目的は、 入力ディジタル変調波信号を、 互いに 9 0 ° 位相の異なる固定周波数の 2つの復調用搬送波を用いて準同期 検波して第 1及び第 2のアナログ信号を得る検波手段と、 検波手段 よりの該第 1及び第 2のアナログ信号の高周波成分を除去する折り 返しノイズ除去用の第 1及び第 2のアナログフィル夕と、 第 1及び 第 2のアナログフィル夕の各出力アナログ信号に対して既存の第 1 のサンプリ ング周波数よりも高い周波数の第 2のサンプリ ング周波 数でアナログ■ ディジタル変換を行なう第 1及び第 2の A Z D変換 器と、 第 1及び第 2の A / D変換器の各出力ディジタル信号の位相 回転を相殺除去する位相回転手段と、 位相回転手段の出力ディジ夕 ル信号中の、 少なく とも前記第 1のサンプリ ング周波数の 1/2 倍の 周波数以上の高周波数成分を除去する第 1及び第 2のディジタル フィル夕と、 第 1及び第 2のディジタルフィル夕の各出力ディ ジ夕 ル信号のサンプリ ング周波数を前記第 1のサンプリ ング周波数に変 換した後、 波形整形して復調データを生成出力する出力回路とを有 する直交復調回路を提供するにある。 本発明によれば、 ロールオフ フィル夕の入力ディジタル信号に対して位相回転を除去するように しているため、 入力ディジタル変調波信号と準同期検波用発振器よ りの復調用搬送波との周波数差が大きくても、 符号誤り率を劣化さ せることなく復調ができる。
更に本発明の他の目的及び特長は、 以下図面と共に述べる説明よ り明らかとなろう。 図面の簡単な説明
第 1図は直交偏波共用方式を採用した伝送装置の受信部の構成例 を示すプロック系統図、
第 2図は交差偏波間干渉補償器及び復調部の構成を示すプロック 系統図、
第 3図は従来の交差偏波間干渉補償器の動作を説明する図、 第 4図は従来の交差偏波間干渉補償器の問題点を説明する図、 第 5図は本発明になる交差偏波間補償器の第 1実施例の動作原理 を説明するプロック系統図、
第 6図は交差偏波間補償器の第 1実施例を示すプロック系統図、 第 7図は異偏波間の干渉量に対応した信号点の分布を示す図、 第 8図はドリフ ト制御の方法を説明する図、
第 9図は本発明になる交差偏波間干渉補償器の第 2実施例の動作 原理を説明するプロック系統図、
第 1 0図は交差偏波間補償器の第 2実施例を示すプロック系統図、 第 1 1図は異偏波側のベースバンド信号に重畳された直流オフ セッ ト分を示す図、
第 1 2図は本発明になる交差偏波間干渉補償器の第 3実施例を示 すプロック系統図、
第 1 3図は交差偏波間干渉補償器側のドリフ ト制御を独立して行 う場合の問題点を説明するプロック系統図、
第 1 4図は本発明なる交差偏波間干渉補償器の第 4実施例の要部 を示すブロック系統図、
第 1 5図は移動平均法を説明するブロック系統図、
第 1 6図は従来の交差偏嵌合干渉除去装置の一異を示すプロック 系統図、
第 1 7図は交差偏波干渉の補償を説明する図、
第 1 8図は本発明になる交差偏嵌合干渉除去装置の動作原理を説 明するプロック系統図、
第 1 9図は交差偏波干渉除去装置の第 1実施例を示すプロック系 統図、
第 2 0図は交差偏波干渉除去装置の第 2実施例を示すプロック系 統図、
第 2 1図は制御信号位相の時間変化を示す図、
第 2 2図は自動振幅制御回路の一実施例を示すプロック系統図、 第 2 3図は自動振幅制御回路の他の実施例を示すプロック系統図、 第 2 4図は自動オフセッ ト制御回路の一実施例を示すプロック系 統図、
第 2 5図は自動オフセッ ト制御回路の他の実施例を示すプロック 系統図、
第 2 6図は位相回転回路及びその周辺部の一実施例を示すプロッ ク系統図、
第 2 7図は第 2 6図の位相回転回路の動作を説明するタイ ミ ング チャー ト、
第 2 8図は第 2 6図の要部の他の実施例を示すプロック系統図、 第 2 9図は第 2 8図の回路の動作を説明するタイミ ングチャー ト、 第 3 0図は交差偏波干渉除去装置の第 3実施例を示すプロック系 統図、
第 3 1図は交差偏波干渉除去装置の第 4実施例を示すプロック系 統図、
第 3 2図は P L L回路の一実施例を示すブロック系統図、 第 3 3図は従来の直交復調回路の一例を示すプロック図、 第 3 4図は直交復調回路の第 1実施例を示すプロック図、 第 3 5図はフィル夕の特性を説明する図、
第 3 6図は速度変換回路の一実施例を示す回路図、
第 3 7図は直交復調回路の第 2実施例を示すプロック図である。 発明を実施するための最良な形態
先ず、 本発明になる交差偏波間干渉補償器の第 1実施例の動作原 理を第 5図と共に説明する。
第 1実施例は、 偏波面が互いに直交して周波数が同じ搬送波を用 いて個別に形成された 2つのチャネルの内、 一方のチヤネルの復調 信号をディジ夕ル変換するディジタル変換手段 1 1 と、 ディジ夕ル 変換手段 1 1 によってディジタル変換された復調信号について、 2 つのチャネルの内、 他方のチャネルによる干渉を補償する干渉補償 手段 1 3 とを備えた交差偏波間干渉補償器において、 ディジタル変 換手段 1 1 によってディジタル変換された復調信号に積分処理を施 してそのディジタル変換手段に負帰還する積分手段 1 5を備えたこ とを特徴とする。
ディジタル変換手段 1 1 は、 干渉補償の対象となる一方のチヤネ ルの復調信号をディ ジタル変換して干渉補償手段 1 3に与え、 積分 手段 1 5はこのようにしてディジタル変換された復調信号に積分処 理を施すことにより、 そのディジ夕ル変換に伴う直流オフセッ ト分 を求めてディ ジタル変換手段 1 1 に負帰還する。 即ち、 このような 負帰還の帰還路は干渉補償手段 1 3の前段に形成されるので、 上述 した一方のチヤネルに対する干渉波となる他方のチャネルの復調信 号が何らかの原因で与えられない状態でも、 上述した直流オフセッ ト分は安定に軽減される。 さらに、 このような状態に突入したりそ の状態から脱却したときにも、 干渉補償手段 1 3の出力端からディ ジタル変換手段 1 1に対して負帰還を行っていた従来例のように帰 還路の定常状態は変化しないので、 干渉補償が施されて出力される 復調信号に生じる変動分は同様に抑圧される。
以下、 第 6〜第 8図に基づいて第 1実施例をより詳細に説明する。 第 6図は第 1実施例を示し、 第 2図に示すものと機能および構成が 同じものについては、 同じ参照番号を付与して示し、 ここではその 説明を省略する。
本実施例は、 増幅器 1 0 7 , の入力端を積分器 3 1 , を介して減 算器〗 2 3 , の出力に接続し、 増幅器 1 0 72 の入力端を積分器 3 1 にを介して減算器 1 2 32 の出力に接続した点に特徴がある。 なお、 本実施例と第 5図に示すプロック図との対応関係について は、 AZD変換器 1 0 6 , はディジタル変換手段 1 1 に対応し、 ト ランスバーサルフィルタ 1 2 2 , 〜1 2 24 、 減算器 1 2 3 , , 1 2 32 , 1 2 4 , , 1 2 42 、 AZD変換器 1 1 6 , , 1 1 62 、 トランスバーサルフィルタ 1 2 6 , 〜1 2 64 及び減算器 1 2 7 , , 1 2 72 は干渉補償手段 1 3に対応し、 積分器 3 1 I , 3 1 2 及 び増幅器 1 0 7 , , 1 0 72 は積分手段 1 5に対応する。
以下、 本実施例の動作を説明する。 AZD変換器 1 0 6 , の出力 に得られるディ ジタルのベースバンド信号 (以下、 単に 「ディ ジ夕 ルベースバン ド信号」 と言う) の各語がその AZD変換器に与えら れるアナログのベースバンド信号 (以下、 単に 「アナログべ一スバ ン ド信号」 と言う) の振幅値を純 2進数で示し、 かつ第 7図 (a) に示すように、 信号空間ダイヤグラム上でこのような語で示される 信号点の分布がガウス分布で与えられる場合には、 一般に、 これら の語の最下位ビッ ト (例えば、 1 6 Q AM方式の場合には、 第 8図 に示す D2 ) の各論理値の発生確率は、 AZD変換器 1 0 6 , の ディジタル変換に伴う直流オフセッ ト分に起因して偏りが生じる。 積分器 3 1 , は、 連続した所定語数毎に上述した最下位ビッ トの論 理値の移動平均をとり、 増幅器 1 0 7 , を介して A Z D変換器 1 0 6 , に対して負帰還 (ドリフ ト制御) を行う。 更に、 積分器 3 1 2 は、 A D Z変換器 1 0 6 2 に対して同様に負帰還を行う。 従って、 A Z D変換器 1 0 6 , , 1 0 6 2 が行うディジタル変換に伴う直流 オフセッ ト分は、 上述した負帰還によって抑圧される。
又、 このような負帰還路は、 異偏波間の干渉補償を行う減算器 1 2 4 , の前段に形成されるので、 クロスリセッ トが行われている状 態であるか否かにかかわらず、 上述した直流オフセッ ト分は安定に 抑圧される。
なお、 積分器 3 1 ! , 3 1 2 の構成については、 上述したように 信号空間ダイヤグラム上における各語の信号点の分布によって異な り、 例えば第 7図 (b ) に示すように、 その分布が異偏波間の干渉 量が大きいためにガウス分布で与えられない場合には、 図 7図 ( c ) に示すように各語がとり得る値の平均値を A Z D変換器 1 0 6 , , 1 0 6 2 に負帰還すればよい。
また、 このような平均値を得るために行う演算については、 上述 したように移動平均法に限定されず、 例えば、 指数平滑法その他の どのような方法を用いてもよい。 移動平均法については後述する。 次に、 本発明になる交差偏波間干渉補償器の第 2実施例の動作原 理を図 9図と共に説明する。
第 2実施例は、 偏波面が互いに直交して周波数が同じ搬送波を用 いて個別に形成された 2つのチヤネルの内、 一方のチャネルの復調 信号をディジタル変換するディジタル変換手段 2 1 と、 2つのチヤ ネルの内、 他方のチャネルの復調信号からディジタル変換手段 2 1 によってディジタル変換された復調信号の成分を減算し、 一方の チャネルによる干渉を補償する干渉補償手段 2 3とを備えた交差偏 波間干渉補償器において、 干渉補償手段 2 3によって干渉補償が行 われた復調信号に積分処理を施して干渉補償手段 2 3に負帰還する 成分手段 2 5を備えたことを特徴とする。 ディジタル変換手段 2 1 は干渉波となる一方のチャネルの復調信 号をディジタル変換して干渉補償手段 2 3に与え、 積分手段 2 5は 干渉補償手段 2 3によって干渉補償が行われた他方のチャネルの復 調信号に積分処理を施すことにより、 上述したディジタル変換に伴 う直流オフセッ ト分を求めて干渉補償手段 2 3に負帰還する。 即ち、 このような負帰還の帰還路が無かつた従来例に比べて、 上述した直 流オフセッ ト分が軽減され、 かつその直流オフセッ ト分が干渉補償 手段 2 3から出力される復調信号に含まれることに起因した識別誤 りの発生確率が低減される。
以下、 第 1 0図及び第 1 1図に基づいて第 2実施例をより詳細に 説明する。
第 1 0図は、 第 2実施例を示し、 第 6図に示すものと機能および 構成が同じものについては、 同じ参照番号を付与して示し、 ここで はその説明を省略する。
本実施例では、 第 6図に示す実施例に併せて、 減算器 1 2 4 , の 出力からスィツチ 6 1 , 及び積分器 6 2 , を介して減算器 1 2 7 , の出力に備えたディ ジタル加算器 (以下、 単に 「加算器」 と言う) 6 4 , に負帰還路を設け、 減算器 1 2 42 の出力からスィツチ 6 1 2 及び積分器 6 22 を介して減算器 1 2 72 の出力に備えた加算器 6 42 に負帰還路を設け、 スィッチ 6 1 , , 6 1 2 のメイク接点間 に PN符号発生器 (PN) 6 3を配置した点に特徴がある。 ここに、 スィッチ 6 1 , のブレーク接点は減算器 1 2 4 , の出力に接続され、 スィッチ 6 1 2 のブレーク接点は減算器 1 2 42 の出力に接続され る o
なお、 本実施例と第 9図に示すブロック図との対応関係について は、 AZD変換器 1 1 6 , , 1 1 62 はディ ジタル変換手段 2 1 に 対応し、 AZD変換器 1 0 6 , , 1 0 6 a . トランスバーサルフィ ル夕 1 2 2 】 〜 1 2 24 、 減算器 1 2 3 , , 1 2 32 , 1 2 4 , , 1 2 42 、 積分器 3 1 】 , 3 1 2 、 増幅器 1 0 7 , , 1 0 72 、 ト ランスバーサルフィルタ 1 2 6 , 〜 1 2 64 及び減算器 1 2 7】 , 1 2 72 は干渉補償手段 2 3に対応し、 積分器 6 2 , , 6 22 及び 加算器 6 4 , , 6 42 は積分手段 2 5に対応する。
以下、 本実施例の動作を説明する。 第 1及び第 2の異偏波入力端 子から与えられたアナログの 2つのベースバンド信号は、 夫々増幅 器 1 1 7 , , 1 1 72 及び AZD変換器 1 1 6 , , 1 62 を介して ディジタルべ一スバンド信号に変換される。 これらの信号は、 第 1 1図に示すように、 AZD変換器 1 1 6 , 1 1 62 が行うディジ タル変換の過程で生じた直流オフセッ トを含み、 夫々 トランスバー サルフィルタ 1 2 6 , , 1 2 6 s 、 減算器 1 2 7 , , 1 2 72 を介 して減算器 1 2 4 , , 1 2 42 の出力に伝達される。
クロスリセッ 卜が行われていない状態では、 減算器 1 2 4 , の出 力からスィッチ 6 1 , 及び積分器 6 2 , を介して減算器 1 2 4 , の 入力端に至る負帰還路と、 減算器 1 2 42 の出力からスィッチ 6 1 2 及び積分器 6 22 を介して減算器 1 2 42 の入力端に至る負帰還 路とが形成される。 従って、 AZD変換器 1 1 6 , , 1 1 62 から 出力されるディ ジタルベースバンド信号に含まれる直流オフセッ ト 分は、 抑圧される。
ここに、 加算器 6 4 , , 6 42 を介して夫々減算器 1 2 4 , , 1 2 42 の入力に帰還される信号については、 減算器 1 2 4 , , 1 2 42 によって異偏波間の干渉が抑圧されたものであるから、 信号空 間ダイヤグラム上の信号点の分布は正規分布であるものとして扱え ばよい。 従って、 積分器 6 2 , , 6 22 が行う積分処理の方法とし ては、 積分器 3 1 , , 3 1 2 で行われる移動平均法あるいはこれに 相当するものであればよい。
また、 クロスリセッ 卜が行われた状態では、 減算器 1 2 7 , , 1 2 72 の動作が停止してこれらの出力信号の論理値が一定値になる 力 、 積分器 6 2 , , 6 22 の入力は何れもスィツチ 6 1 , , 6 1 2 を介して PN符号発生器 6 3の出力に接続される。 PN符号発生器 6 3から設定される P N符号は、 デューティ比がほぼ均等の値であ り、 積分器 6 2 , , 6 2 2 を介して加算器 6 4 , , 6 4 2 の入力に
'帰: ISさ Lる。
即ち、 クロスリセッ ト状態となっても、 直流オフセッ ト分は、 第 4図に③で示す如く大幅にシフ トすることはない。 従って、 クロス リセッ ト状態から脱却した時に大きな過渡応答を伴うことなく、 上 述した直流オフセッ ト分を抑えた定常状態に速やかに復帰すること ができる。
このように本実施例によれば、 A Z D変換器 1 1 6 , , 1 1 6 2 で発生する直流オフセッ ト分が抑圧されるので、 このような直流ォ フセッ ト分に起因して従来例で発生していた各語の識別誤りが大幅 に軽減される。
なお、 上述した P N符号については、 例えばデューティ比が 5 0 %のクロック信号のように、 平均値が振幅値のほぼ半分の値とな る信号であればどのようなものを用いてもよい。
第 1 2図は、 本発明になる交差偏波間干渉補償器の第 3実施例を 示す図である。 同図中、 第 1 0図に示すものと機能および構成が同 じものについては、 同じ参照番号を付与して示し、 ここではその説 明を省略する。
本実施例では、 増幅器 1 1 7 , , 1 1 7 2 の前段に直交検波器 8 1を備え、 更にその前段に干渉波を所定のレベルに増幅する可変利 得増幅器 8 2を備えた点に特徴がある。
以下、 本実施例の動作を説明する。 本実施例は、 第 9図と共に説 明した動作原理を F M干渉除去を行う V C D I C (Vector Compens ated Detec t Interf erence Canco l l er) に適用したものであり、 本 実施例にかかわる動作については、 第 1 0図に示す第 2実施例と実 質的に同じであるから、 ここではその説明を省略する。
第 1 2図において、 直交検波器 8 1 には A G C増幅器 1 0 1 に与 えられる入力信号に対する干渉波が所定のァンテナ系および可変利 得増幅器 8 2を介して与えられる。 直交検波器 8 1 は、 このような 干渉波を復調して 2つの直交したベースバンド信号を生成し、 増幅 器 1 1 7 , , 1 1 7 2 を介して A / Dコンバータに与える。 従って、 減算器 1 2 4 , , 1 2 4 2 では、 上述した中間周波数信号に含まれ る干渉波成分を除去する処理が行われる。
なお、 上述した各実施例では、 各偏波に対応した受信波が Q A M 変調されているのでその変調方式に適応した直交復調を行っている 力 本発明は、 このような変調方式に限定されず、 例えば、 2相の P S K変調方式にも同様に適用可能である。
又、 上述した各実施例では、 トランスバーサルフィルタ 1 2 2 2 , 1 2 2 4 及び減算器 1 2 3 , , 1 2 3 2 を介して、 乗算器 1 0 3 】 , 1 0 3 2 が行う直交復調の直交誤差分の補償処理を行い、 かつ、 ト ランスバーサルフィル夕 1 2 2 , , 1 2 2 a を介して伝送路歪みの 補償処理を行っているが、 本発明は、 このよう補償処理を行わない 受信装置にも適用可能である。
以上説明したように、 本発明になる交差偏波間干渉補償器では、 異偏波共用方式に適応したチャネル間の干渉補償を行う干渉補償手 段の前段に、 その補償対象となる復調信号のディジタル変換に伴う 直流オフセッ ト分を抑圧する負帰還路を形成することにより、 干渉 波に対応した復調信号が与えられない状態でもその直流オフセッ ト 分を安定に抑圧する。 又、 干渉補償手段に干渉波の復調信号のディ ジタル変換に伴う直流オフセッ ト分を負帰還路することにより、 干 渉補償手段の出力端に対するその直流オフセッ ト分の伝達を抑える。 即ち、 干渉補償処理を施して得られる復調信号に含まれる直流オフ セッ ト分は、 干渉波の復調信号が与えられるか否かにかかわらず従 来例に比べて安定にかつ確実に抑圧されるので、 このような直流ォ フセッ ト分に起因する識別誤りの発生確率が軽減され、 異偏波共用 方式対応した受信装置の性能が高められる。
なお、 第 2図に示す交差偏波間干渉補償器などでは、 復調部側の AZD変換器 1 0 6 , , 1 0 62 の直流オフセッ ト分に起因する主 信号 (復調信号) の直流ドリフ ト成分は、 上記の如き主信号のドリ フ ト制御 (負帰還) により救済しており、 交差偏波間干渉補償器側 の A/D変換器 1 1 6 , , 1 1 62 の直流オフセッ ト分は主信号に 対する ドリフ ト制御によって救済している。 しかし、 何らかの原因 で異偏波側の復調部で生成される基準搬送信号が対応する偏波の受 信波と非同期になった場合、 その受信波と反対の偏波に対応する交 差偏波間干渉補償器の機能を停止させるクロスリセッ トが行われる。 ところが、 このクロスリセッ トが行われると、 主信号に対する ドリ フ ト制御に外乱を与え、 主信号にエラーを発生してしまうことがあ る。
そこで、 交差偏波間干渉補償器側のドリフ ト制御は、 主信号に対 する ドリフ ト制御とは独立に行うことで上記の不都合を解消するこ とが考えられる。 第 1 3図は、 この考えられる ドリフ ト制御を行う 回路の要部を示す。 同図中、 第 2図は同一部分には同一符号を付し、 その説明は省略する。
第 1 3図の回路では、 XP I C 9 5 , の減算器 1 2 7 , からの一 方の出力信号の最上位ビッ ト (MS B) が積分器 9 3 1 , を介して AZD変換器 1 1 6】 へ帰還される。 同様にして、 XP I C 9 5】 の減算器 1 2 72 からの他方の出力信号の MS Bが積分器 9 3 12 を介して AZD変換器 1 1 62 へ帰還される。 しかし、 この場合の 各補償信号には 2つの直流オフセッ ト分が含まれているため、 各補 償信号を対応する 1つの AZD変換器 1 1 6 , 又は 1 1 62 のみへ 帰還をかける方法では XP I C 9 5 , 側のドリフ ト制御を適切に行 うことはできない。
そこで、 上記の不都合を解消して、 X P I C側のドリフ ト制御を、 主信号に対する ドリフ ト制御とは独立に行う実施例について次に説 明する。
第 1 4図は、 本発明になる交差偏波間干渉補償器の第 4実施例を 示す。 同図中、 第 2図と同一部分には同一符号を付し、 その説明は 省略する。
本実施例では、 加算器 9 5 1 , , 9 5 12 及び積分器 9 5 2 > , 9 5 22 からなる ドリフ ト制御部 9 6 0が X P I C 9 5 , に対して 設けられている。 従って、 XP I C 9 5 , の減算器 1 2 7 , , 1 2 72 からの信号は、 主信号に対する ドリフ ト制御とは独立に、 ドリ フ ト制御部 9 6 0でドリフ ト制御を施されてから対応する減算器 1 2 4 , , 1 2 42 へ供給される。
X P I C 9 5 , の減算器 1 2 71 からの信号は、 加算器 9 5 1 , を介して減算器 1 2 4 , へ供給されるが、 この信号の MS Bは積分 器 9 5 2 , で積分されてから加算器 9 5 1 , へ供給される。 同様に して、 X P I C 9 51 の減算器 1 2 72 からの信号は、 加算器 9 5 1 2 を介して減算器 1 2 42 へ供給されるが、 この信号の MS Bは 積分器 9 5 92 で積分されてから加算器 9 5 1 2 へ供給される。 つ まり、 本実施例では、 ドリフ ト制御を X P I C 9 5 , の出力側で 行っているため、 各補償信号に 2つの直流オフセッ ト分が含まれて いるものの適切なドリフ ト制御が X P I C 9 5 , 側で主信号に対す る ドリフ ト制御とは独立に行うことができる。
なお、 異偏波側の復調部で生成される基準搬送波信号が対応する 偏波の受信波と同期がとれていると、 減算器 1 2 4 , , 1 2 42 の 出力端に得られる各ベースバンド信号のアイパターンが開口してし まう場合があり、 その様な場合には積分器 9 5 2 , , 9 5 22 によ り MS Bの積分では適切なドリフ ト制御を行えないこともある。 こ のため、 積分器 9 5 2 , , 9 5 22 としては、 移動平均を求める積 分器を用いることが望ましい。
第 1 4図の積分器 9 5 2 , , 9 5 22 で移動平均法により平均値 を得る場合、 第 1 5図に示す構成を用いることができる。
第 1 5図中、 積分器 9 5 2 , は加算器 8 3 1 lbと、 フリ ツプフ ロップ 8 3 1 】cと、 除算器 8 3 1 ,dとからなる。 加算器 8 3 1 l b及 びフリ ップフロップ 8 3 1 , cは、 減算器 9 5 1 , を介して得られる データの M S Bビッ トの論理値を積算する。 除算器 8 3 1 l dは、 上 記積算結果を連続する所定語数毎に除算することにより ドリフ ト分 を求める。 減算器 9 5 1 , 、 その入力データと除算器 8 3 1 l dから のドリフ ト分とで減算を行い、 結果的にデータの所定語毎の移動平 均値を得る。 積分器 9 5 2 2 の構成及び動作も積分器 9 5 2 , と同 様であるので、 その説明は省略する。
ところで、 マイクロ波帯の搬送波を使用するディジタル無線通信 方式として、 1 6値直交振幅変調 ( 1 6 Q A M) などの高能率な多 値変調方式を用いた大容量のディジタル無線通信方式が普及してい る。 かかるディジタル無線通信方式では、 周波数利用効率を上げる ために、 多値変調の多値数を増やすと共に、 交差偏波を用いたコ チヤンネル伝送方式を採用しているため、 フェージングなどが生じ ると、 一方の偏波成分が他方の偏波に漏洩する交差偏波間干渉が生 じる。 そこで、 このような交差偏波間干渉を軽減して所定のデイジ タル回線規格を満たすために、 受信装置内に交差偏波干渉除去装置 が設けられる。
一方、 受信装置は近年の集積回路技術の急速な進歩発展もあって、 装置の小型化、 無調整化に好適な準同期検波方式が適用されるよう になってきた。 そこで、 このような準同期検波方式を採用する受信 装置においても、 前記交差偏波干渉除去装置を具備することが必要 とされるが、 その場合の問題点を以下に説明する。
第 1 6図は従来の交差偏波干渉除去装置の一例の構成図を示す。 同図中、 垂直偏波信号再生系には番号に添字 Vを付し、 水平偏波信 号再生系には番号に添字 Hを付してある。 また、 垂直偏波 (V偏 波) 再生系及び水平偏波 (H偏波) 再生系の対応する回路部には同 一番号を付してある。 なお、 送信側 I F用局部発振器、 マイクロ波 用局部発振器を V , H両偏波間で同期をとつている。
端子 2 0 1 、· , 2 0 には夫々受信信号から分離変換された中 間周波 ( I F) 帯の V偏波信号及び H偏波信号が夫々入力され、 A G C増幅器 20 2、. , 202 H とハイブリ ッ ド 20 3 V , 2 0 3 H とを通してミキサ 2 0 4、' 及び 2 0 5、' 、 2 0 4 H 及び 2 0 5„ に 夫々供給され、 後述のハイプリ ッ ド 2 1 6 V , 2 1 6Η からの信号 と周波数変換が行なわれる。
これにより、 ミキサ 2 0 4 V 及び 2 0 5 V より取り出された V偏 波のベースバンド信号は、 低域フィルタ 6 V 及び 7 V で波形整形さ れた後、 AZD変換器 2 0 8 V 及び 2 0 9、' に供給されてアナログ • ディ ジタル変換されることによりデ一夕識別される。 同様に、 ミ キサ 2 0 4 Η 及び 2 0 5Η より取り出された Η偏波のベースバンド 信号は、 低域フィル夕 2 0 6„ 及び 2 0 7„ を通して AZD変換器 2 0 8 Η 及び 2 0 9 Η に供給される。
AZD変換器 2 0 8 V 及び 2 0 9 V より取り出されたディジタル 信号はトランスバーサル等化器 2 1 0 V に供給され、 ここで波形等 化された後、 加算器 2 1 1、' 及び 2 1 2 V に供給される。 ここで、 端子 2 0 1、. に入力される V偏波の I F信号の周波数スぺク トラム が第 1 7図に Iで示す如きものである場合、 その I F信号中には同 図に IIで示す Η偏波信号成分が漏洩している。 同様に、 端子 2 0 1 Η に入力される同図に III で示す周波数スぺク トラムの Η偏波 I F 信号中には、 同図に IVで示す V偏波信号成分が漏洩している。
そこで、 低域フィルタ 2 0 6 Η 及び 2 0 7 Η の両出力信号を、 A ZD変換器 2 1 8 V 及び 2 1 9 V で夫々ディジタル信号に変換した 後、 交差偏波間干渉補償器 (XP I C : Cross Polarization Inter ference Canceler) 22 0、' に供給し、 ここで V偏波信号の復調信 号中に干渉成分として含まれている H偏波成分の干渉量に相当する 干渉補償信号を生成させ、 更にこの干渉補償信号を加算器 2 1 1、- , 2 1 2 V に夫々供給する。 これにより、 トランスバーサル等化器 2 1 0 V から取り出された V偏波信号の復調データは、 加算器 2 1 1 、- , 2 1 2 V においてそれらに含まれている干渉波成分が相殺除去 された後、 同相信号 ( I信号) と直交信号 (Q信号) として出力さ れる。
更に、 上記の復調 I信号及び復調 Q信号は制御回路 2 1 3、· 、 低 域フィル夕 2 1 4、' を通して電圧制御発振器 (VC 0) 2 1 5 V に 印加されてその出力発振周波数を可変制御する。 この VC02 1 5 V の出力発振周波数はミキサ 2 04、· 及び 2 0 5 V に夫々供給され る o
なお、 A/D変換器 2 0 8、. , 2 0 9、' , 2 1 8、' 及び 2 1 9、' の夫々のクロックは、 AG C増幅器 2 0 2 V より取り出された V偏 波 I F信号中からクロック再生回路 (BTR回路) 2 1 7、' により 抽出されたクロック信号が用いられ、 互いに同期して動作せしめら , れている。
同様にして、 トランスバーサル等化器 2 1 0 H から取り出された H偏波信号の復調データも、 それらに干渉波成分として含まれてい る V偏波信号成分が加算器 2 1 1 H , 2 1 2H において XP I C 2 2 0 Η よりの干渉補償信号と相殺除去された後 I信号及び Q信号と して出力される。
かかる従来の交差偏波干渉除去装置では、 AZD変換器 2 1 8 V 及び 2 1 9 V (或いは 2 1 8 Η 及び 2 1 9Η ) に入力される参照信 号は、 主信号側である V偏波信号 (あるいは Η偏波信号) のベース バンド信号に含まれる干渉波成分と同期がとれているため、 X Ρ I C 22 0 V ( 22 0„ ) ではこの干渉波成分を打ち消す干渉補償信 号を生成することができる。
しかるに、 準同期検波方式では AZD変換器 2 1 8、· 及び 2 1 9 V (又は 2 1 8Η 及び 2 1 9„ ) に入力される参照信号は次式 ( 1 ) で表わされる送受の周波数差 Δ f 2 で位相面が回転している。 式 ( 1 ) 中、 ί I Fは送信中間周波数、 ί は送信局部発振周波数、 ί R2は Η偏波受信局部発振周波数、 ί 2 は Η偏波受信中間周波数を 表わす。 Δ f 2 = ( f , F + f /Z) - ( f R 2 + f 2 ) … ( 1 ) 一方、 A ZD変換器 2 0 8 v 及び 2 0 9、' (又は 2 0 8 H 及び 2 0 9 H ) に入力される主信号は次式 ( 2 ) で表わされる送受の周波 数差 Δ f , で位相面が回転している。 式 ( 2 ) 中、 f R1は V偏波受 信局部発振周波数、 f , は V偏波受信中間周波数を表わす。
Δ f , = ( f 1F+ f ) - ( f R1+ f , ) … ( 2 ) ここで、 ; f R1≠ f R2、 f , ≠ f 2 であり、 参照信号と主信号との 位相が同期していないため、 XP I C 2 2 0、' (及び 2 2 0 H ) で は干渉波成分を打ち消す干渉補償信号を生成することができない。 そこで、 次に準同期検波方式でも適用できる本発明になる交差偏 波干渉除去装置を以下に説明する。
先ず、 本発明になる交差偏波干渉除去装置の動作原理を第 1 8図 と共に説明する。 同図中、 復調手段 4 0 1 は受信した交差偏波の関 係にある第 1及び第 2の偏波を別々に準同期検波方式で復調する。 トラ ンスバーサル等化器 4 0 2は復調手段 4 0 1の出力復調データ に対して波形等化を行なう。 参照信号生成回路 4 0 3は相手偏波側 の復調手段 4 0 1 の一部より取り出されたベ スバンド信号及び位 相回転制御情報より、 位相回転が除去された参照信号を生成する。 交差偏波干渉補償器 4 0 4は参照信号生成回路 4 0 3から取り出 された参照信号から復調手段 4 0 1の出力復調データに含まれる干 渉波成分に対応する干渉補償信号を生成する。 加算回路 4 0 5はト ラ ンスバーサル等化器 4 0 2の出力復調データに交差偏波干渉補償 器 4 0 4の出力干渉補償信号を加算して復調された同期信号及び直 交信号を出力する。
制御部 4 0 6は上記の同期信号及び直交信号から位相回転制御信 号を生成して復調手段 4 0 1 に帰還入力する。 そして、 上記の復調 手段 4 0 1、 トランスバーサル等化器 4 0 2、 参照信号生成回路 4 0 3、 交差偏波干渉補償器 4 0 4、 加算回路 4 0 5及び制御部 4 0 6カ^ 第 1の偏波及び第 2の偏波の夫々に対して別々に設けられる。 準同期検波方式では復調手段 4 0 1 において入力中間周波数と若 干差のある局部発振周波数を用いて復調されたベースバンド信号を 生成するが、 その復調ベースバンド信号は前記したように△ f 1 な る周波数で位相面が回転している。 従って、 相手偏波側の復調手段 から参照信号生成回路 4 0 3に入力されるベースバン ド信号も同様 に Δ ί 2 なる周波数で位相面が回転している。
しかし、 準同期検波方式では自偏波側の復調手段 4 0 1 において、 ディ ジタル信号処理により上記 Δ ί 2 の位相面の回転をベースバン ド信号から除去するようにしているため、 復調手段 4 0 1 より トラ ンスバーサル等化器 4 0 2に入力される復調データは従来の交差偏 波干渉除去装置における復調データと同じ位相回転がない信号であ ο
一方、 干渉波成分を打ち消すために交差偏波干渉補償器 4 0 4に、 相手偏波側の復調手段 4 0 1内から取り出したベースバンド信号を 参照信号としてそのまま入力すると、 干渉補償信号には位相回転が 生じてしまう。 そこで、 本発明では参照信号生成回路 4 0 3を設け、 相手偏波側の復調手段 4 0 1の一部より取り出されたベースバンド 信号及び位相回転制御情報に基づいて位相回転が除去されたベース バン ド信号、 すなわち参照信号を生成し、 それを交差偏波干渉補償 器 4 0 4に入力する。
これにより、 トランスバーサル等化器 4 0 2より取り出される復 調データ中に漏洩している相手偏波側からの干渉波成分と、 交差偏 波干渉補償器 4 0 4からの干渉補償信号とは、 夫々同期がとれた信 号とすることができる。
第 1 9図は本発明になる交差偏波干渉除去装置の第 1実施例の構 成図を示す。 同図中、 第 1 8図と同一構成部分には同一符号を付し、 その説明を省略する。 なお、 Η偏波復調系と V偏波復調系は同一構 成であるため、 第 1 9図では図示の便宜上、 一方の偏波復調系の構 成と他方の偏波復調系の一部のみを示してある。 第 1 9図において、 端子 3 3 1 にはコチヤンネル伝送方式で伝送 され、 かつ、 受信された V偏波及び H偏波のうちの一方の偏波信号 が I F帯に変換されて入力される。 この I F帯の偏波信号は AG C 増幅器 3 3 2で振幅が一定値に制御された後、 ハイプリ ッ ド 3 3 3 を通してミキサ 3 3 4及び 3 3 5に夫々入力される。 一方、 発振器
3 3 6からは中間周波数と僅かに異なる周波数 f , が受信 I F局部 発振周波数として固定的に発振出力されており、 この局部発振周波 数 ί , が直接にミキサ 3 3 4に供給される一方、 71 2移相器 3 3 7で位相が ττΖ 2シフ トされた後ミキサ 3 3 5に供給される。 これ により、 ミキサ 3 3 4及び 3 3 5からはベースバンド信号が夫々取 り出される。 このベースバンド信号は折り返しノイズ除去用の低域 フィルタ 3 3 8及び 3 3 9により夫々所定カツ トオフ周波数 (例え ば f CLK ) 以上の高周波数成分が除去された後、 八 0変換器 3 4 0及び 3 4 1 に入力され、 ここで周波数 2 f CLK の自偏波信号ク 口ックに基づいてアナログ · ディジタル変換される。 上記の自偏波 信号クロック 2 f CLK は AG C増幅器 3 3 2の出力 I F信号からク ロック再生回路 (BTR回路) 3 4 2で抽出再生されたクロック ί C L K に同期したたとえば 2倍の周波数のクロックで、 BTR回路 3
4 2より生成出力される。
AZD変換器 3 4 0, 3 4 1の出力復調データは、 クロック 2 f CL K で動作する有限レスポンス (F I R) ディ ジタルフィルタ 3 4 2, 3 4 3によってロールオフ特性が付与された後、 位相回転回路 (D CR) 3 4 5に供給される。 位相回転回路 3 4 5は入力復調 データの前記した周波数厶 f , の位相回転を、 クロック f CLK と回 路 3 4 6よりの位相回転制御信号とによりディジタル信号処理に よって打ち消す公知の回路である。
前記した AG C増幅器 3 3 2から上記の位相回転回路 3 4 5まで の回路部が前記した準同期検波方式の復調手段 4 0 1 に相当し、 位 相回転回路 3 4 5から取り出された、 位相回転が除去された復調 データが、 前記トランスバーサル等化器 4 0 2を構成する トランス バーサルフィル夕 3 4 7, 3 4 8により波形等化された後、 前記加 算回路 4 0 5を構成する加算器 3 4 9, 3 5 0に供給される。
一方、 相手偏波側の復調手段 4 0 1内の発振器 3 3 6 ' より出力 される受信 I F局部発振周波数は f 2 であり、 また前記低域フィル 夕 3 3 8 , 3 3 9に相当する低域フィルタ 3 3 8 ' , 3 3 9 ' (図 示せず) から分岐されて取り出されたベースバンド信号が AZD変 換器 3 5 3, 3 5 4に夫々供給され、 ここで自偏波信号クロック 2 f CL K に基づいてアナログ · ディジタル変換される。 AZD変換器 3 5 3, 3 5 4の出力データは F I Rディジタルフィルタ 3 5 5 , 3 5 6によってロールオフ特性が付与された後、 位相回転回路 (D C R) 5 7に供給される。 この位相回転回路 3 5 7は入力データの 前記した周波数 Δ ί 2 の位相回転を、 自偏波信号クロック f と 後述の回路 3 5 8よりの位相回転制御信号とによりディ ジタル信号 処理によって打ち消す。
ここで、 相手偏波側の D C R制御信号発生部 3 5 1 ' から電圧制 御発振器 (VC O) 3 5 2' を通して相手偏波側のベースバン ド信 号と同じ位相回転を示す位相回転制御信号がリタイミ ング回路 3 6 1 に供給されている。 このリタイミ ング回路 3 6 1 は例えばファ一 ス トインファース トアウ ト (F I F O) よりなるメモリで、 入力位 相回転制御信号を相手偏波信号クロック f CLK ' で書き込み、 自偏 波信号クロック f CLK で読み出して信号発生回路 3 5 8に供給する。 これにより、 信号発生回路 3 5 8からの位相回転信号は自偏波信号 クロック f ci_K に同期されるため、 前記位相回転回路 3 5 7からは 相手偏波側ベースバンド信号が自偏波信号クロックに基づいて位相 回転が除去され、 参照信号として取り出される。
—方、 位相回転回路 3 4 5の出力復調データ中に含まれている相 手偏波側からの干渉波成分は自偏波信号クロック f CLK に同期して いるから、 位相回転回路 3 5 7から取り出される参照信号は上記の 干渉波成分と同期がとれた信号となる。 この参照信号は前記交差偏 波干渉補償器 4 0 4を構成している交差偏波干渉補償器 3 5 9, 3 6 0により公知の動作に基づいて干渉補償信号に変換された後、 加 算器 3 4 9及び 3 5 0に供給される。 これにより、 加算器 3 4 9 , 3 5 0からは干渉波成分が大幅に低減若しくは除去された復調デー 夕、 すなわち I信号、 Q信号が取り出される。
また、 この I信号、 Q信号は D C R制御信号発生部 3 5 1 に供給 されて、 D CR制御信号を発生させる。 この D CR制御信号は VC 03 5 2に制御電圧として印加されてその出力発振周波数を可変制 御する。 VC O 3 5 2の出力発振周波数に同期して信号発生回路 3 4 6から位相回転制御信号が取り出されて位相回転回路 3 4 5に供 給される。 このように、 本実施例によれば、 準同期検波方式で検波 された復調データ中の干渉波成分も略除去することができる。
第 2 0図は本発明になる交差偏波干渉除去装置の第 2実施例の構 成図を示す。 同図中、 第 1 8図及び第 1 9図と同一構成部分には同 一符号を付し、 その説明を省略する。 第 2 0図において、 相手偏波 側復調系の V C O 3 5 2' から取り出された制御信号は相手偏波信 号クロック f CLK ' に基づいて D/ A変換器 3 7 1 によりディジ夕 ル ·アナログ変換されて連続なアナログ制御信号に変換された後、 低域フィルタ 3 7 2により不要高周波成分が除去されてから制御 (C ONT) 回路 3 7 3に供給される。
この制御回路 3 7 3は後述の第 2 2図又は第 2 3図示す自動振幅 制御回路及び第 2 4図又は第 2 5図に示す自動オフセッ ト制御回路 の一方又は両方であって、 入力アナログ制御信号に対して自動的に 振幅変動又はオフセッ ト電圧の変動を抑制して、 次段の A/D変換 器 3 7 4に供給する。 AZD変換器 3 7 4は自偏波信号クロック f C L K に基づいてアナログ制御信号をアナログ · ディ ジタル変換し、 自偏波用の位相回転制御信号を生成して信号発生回路 3 5 8に供給 する。 ここで、 相手偏波側の VC O 3 5 2 ' から自偏波側に受け渡され る制御信号の位相 0は周期的に回転していると考えられるから、 第 2 1図に示すような三角波となる。 この制御信号のある時間の位相 を 0 ( t ) とすると、 長い時間における I Θ ( t ) Iの振幅平均値 Λ
I 0 ( t ) Iは次式 ( 3 ) で表わされる。
Λ 1 「 t 2
\ Θ ( t ) I = \ Θ ( t ) I d t
= 9 0。 … ( 3 ) 第 2 2図は式 ( 3 ) を利用した自動振幅制御回路の一実施例の構 成図を示す。 同図中、 端子 3 7 6に入力された前記アナログ制御信 号は可変利得増幅器 3 7 7を通して AZD変換器 3 7 8に供給され、 ここでディジタル制御信号に変換される。 なお、 この AZD変換器 3 7 8は第 2 0図に示した AZD変換器 3 7 4に相当する。
AZD変換器 3 7 8 ( 3 7 4 ) の出力ディジタル制御信号は絶対 値回路 3 7 9に供給され、 ここで符号ビッ トを取り除くなどの処理 によって絶対値をとられた後、 差動増幅器 3 8 0に供給され、 ここ で前記平均値 9 0 ° を示す基準ディジタル値との差に応じたレベル の制御信号に変換される。 この制御信号はァップダウンカウンタ、 アキュームレータで構成される低域フィルタ 3 8 1を通して、 更に D/A変換器 (図示せず) を通して可変利得増幅器 3 7 7の利得制 御電圧として印加される。
第 2 3図は自動振幅制御回路の他の実施例の構成図を示す。 同図 中、 第 2 2図と同一構成部分には同一符号を付してある。 第 2 3図 において、 AZD変換器 3 7 8 ( 3 7 4 ) の出力ディジタル制御信 号はフリ ップフロップ 3 8 2を通して比較回路 3 8 3の端子 Aに入 力される一方、 直接に比較回路 8 3の端子 Bに入力される。
前述したように、 アナログ制御信号は第 2 1図に示すように位相 0が + 1 8 0 ° から— 1 8 0 ° に大きく変化する。 そこで、 比較回 路 3 8 3は端子 A, Bの入力値を比較し、 両者が + 1 8 0 ° から一 1 8 0 ° までの一定値よりも大きく変化したときのみ、 端子 Dの出 力をハイレベルとし、 それ以外のときは端子 Dの出力をローレベル とする。 これにより、 比較回路 3 8 3の端子 A, Bの入力値が前記 一定値より小なる正常状態のときには、 フリ ップフロップ 3 8 4に は OR回路 3 8 5を通して印加されるクロックパルス C Kにより比 較回路 3 1 3の端子 Cより出力される比較結果がラッチされる。 こ れに対し、 端子 A, Bの入力値が前記一定値より大なるときは OR 回路 3 8 5の出力信号がハイレベルとなり、 クロックパルスの出力 が禁止されるため、 フリ ップフロップ 3 8 4では比較結果がラッチ されず、 前回の値がそのまま保持される。
従って、 フリ ップフ口ップ 3 8 4より D/A変換器 (図示せず) 及び低域フィルタ 3 8 6を通して可変利得増幅器 3 7 7の利得制御 端子に印加される制御電圧は、 制御信号の位相 Θが + 1 8 0 ° 以上 又は一 1 8 0 ° 以下に大きく変化しないように、 可変利得増幅器 3 7 7の利得を制御する。
又、 制御回路 3 7 3は前記したように自動オフセッ ト制御回路で もよい。 この自動オフセッ ト制御回路の一実施例を第 2 4図に示す。 同図中、 端子 3 8 7より入力される前記アナログ制御信号は、 コン デンサ 3 8 8を介して AZD変換器 3 8 9に供給される。 この AZ D変換器 3 8 9は前記 AZD変換器 3 7 4に相当する。
AZD変換器 3 8 9 ( 3 7 4 ) の出力ディジタル制御信号は差動 増幅器 3 9 0に供給され、 ここで位相 0 ° に相当する基準値と比較 される。 ここで端子 3 8 7に入力されるアナログ制御信号のオフ セッ ト電圧の時間平均値 I 0 (t) Iは、 第 2 1図からわかるよう に位相 0 ° を示す。 従って、 差動増幅器 3 9 0からはオフセッ ト電 圧の時間平均値からの差のディ ジタル値が取り出され、 このディ ジ タル値は DZ A変換器 (図示せず) 及び低域フィル夕 3 9 1を夫々 通して A /D変換器 3 8 9 ( 3 7 4 ) の入力アナログ制御信号にォ フセッ ト電圧をなくすように加算される。 第 2 5図は上記の自動オフセッ ト制御回路の他の実施例の構成図 を示す。 同図中、 比較回路 3 9 3はフリ ップフロップ 3 9 2を通し たディジタル制御信号と、 通さないディジタル制御信号とがある一 定値以上変化したとき、 そのディジタル制御信号の値が一 1 8 0 ° 又は + 1 8 0 ° より正側にずれているか負側にずれているかを示す 信号を端子 Cよりフリ ップフロッブ 3 9 4'に出力し、 また端子 Dよ りローレベル又はハイレベルの信号を出力する。
フリ ップフロップ 3 9 4はディジ夕ル制御信号の値が + 1 8 0 ° より正側又は一 1 8 0 ° より負側にずれているときは OR回路 3 9 5よりクロックが入力されないために比較回路 3 9 3の出力をラッ チせず、 前回の値を保持する。 このフリ ップフロップ 3 9 4の出力 は DZA変換器 (図示せず) 及び低域フィルタ 3 9 6を通して AZ D変換器 3 8 9 ( 3 7 4 ) の入力アナログ制御信号に加算される。 本実施例では、 位相 0が十 1 8 0 ° より大のときにはフリ ップフ ロップ 3 9 4の出力はハイレベルとなり、 AZD変換器 3 8 9 ( 3 7 4 ) の入力アナログ制御信号に所定のオフセッ ト電圧を加算し、 位相 0がー 1 8 0 ° より小なるときはフリ ップフロップ 3 9 4の出 力を口一レベルとし、 上記アナログ制御信号に所定のオフセッ ト電 圧を減算する。
なお、 第 2 0図に示す制御回路 3 7 3は同図に 3 7 5で示す如く AZD変換器 3 7 4の出力側に設けるようにしてもよい。 この場合、 第 2 2図乃至第 2 5図の可変利得増幅器 3 7 7、 コンデンサ 3 8 8 の前段に AZD変換器 3 7 4が設けられ、 回路はディ ジ夕ル回路で 構成される。
また、 自動振幅制御回路及び自動オフセッ ト制御回路を併用する 場合は、 両回路を低域フィル夕 3 7 2の出力に対して並列に設けて 端子 3 7 6及び 3 8 7に夫々アナログ制御信号を供給し、 夫々の回 路より出力されたディジタル制御信号を加算して信号発生回路 3 5 8に供給する。 次に、 交差偏波干渉除去装置の第 1及び第 2実施例における位相 回転回路の一実施例について、 その周辺回路と共に説明する。 第 2 6図は位栢回転回路 (D CR) 3 5 7及びその周辺回路を示し、 同 図中、 第 1 9図及び第 2 0図と同一部分には同一符号を付し、 その 説明は省略する。
第 2 6図において、 位相回転回路 3 5 7は、 乗算器 3 5 7 a〜3 5 7 d及び加算器 3 5 7 e, 3 5 7 f からなる。 又、 X P I C 3 5 9は、 トランスバーサルフィルタ 3 5 9 a , 3 5 9 b及び加算器 3 5 9 cからなり、 X P I C 3 6 0は、 トランスバーサルフィルタ 3 6 0 a, 3 6 0 b及び加算器 3 6 0 cからなる。 更に、 相手偏波側 の VC O 3 5 2' は、 加算器 3 2 5 a及び遅延回路 3 5 2 bからな る
F I Rディ ジタルフィルタ 3 5 5からのデータは、 乗算器 3 5 7 a, 3 5 7 bに供給され、 F I Rディジタルフィルタ 3 5 6からの データは、 乗算器 3 5 7 c, 3 5 7 dに供給される。 又、 乗算器 3 5 7 a, 3 5 7 dには信号発生回路 3 5 8からの位相回転信号 (co s Θ) が供給され、 乗算器 3 5 7 b, 3 5 7 cには信号発生回路 3
5 8からの位相回転信号 (sin Θ) が供給される。 乗算器 3 5 7 a, 3 5 7 cの出力は加算器 3 5 7 eで加算されて、 XP I C 3 5 9の トランスバーサルフィルタ 3 5 9 a, 3 5 9 bに供給される。 同様 にして、 乗算器 3 5 7 b, 3 5 7 dの出力は加算器 3 5 7 ίで加算 されて、 X P I C 3 6 0のトランスバーサルフィルタ 3 6 0 a, 3
6 0 bに供給される。 XP I C 3 5 9の加算器 3 5 9 cは、 トラン スバーサルフイ クダ 3 5 9 a, 3 6 0 aの出力を加算して、 干渉補 償信号を加算回路 4 0 5の加算器 3 4 9に供給する。 又、 X P I C 3 6 0の加算器 3 6 0 cは、 トランスバーサルフィルタ 3 5 9 b ,
3 6 0 bの出力を加算して、 干渉補償信号を加算回路 4 0 5の加 算器 3 5 0に供給する。
他方、 相手偏波側からの D C R制御信号は VC〇 3 5 2 ' の加算 器 3 5 2 aに供給される。 この加算器 3 5 2 aの出力デ一夕は、 遅 延回路 3 2 5 a bを介して加算器 3 5 2 aへ帰還される。 そして、 第 2 7図 ( a ) に雌如き加算器 3 5 2 aの出力データは、 F I F O からなるリタイ ミ ング回路 3 6 1 に供給される。 この加算器 3 5 2 aの出力データは、 相手偏波側のベースバンド信号と同じ位相回転 を示す位相回転制御信号である。
リタイ ミ ング回路 3 6 1 は、 VC O 3 5 2 ' からの位相回転制御 信号を第 2 7図 (b) に示す如き相手偏波信号クロック f CLK ' (H) で書き込み、 第 2 7図 ( c ) に示す如き自偏波信号クロック f CLK (V) で読み出す。 従って、 リタイミ ング回路 3 6 1 は、 第 2 7図 ( d) に示す如きデータを信号発生回路 3 5 8に供給する。 これにより、 信号発生回路 3 5 8からの位相回転信号は自偏波信号 クロック f CLK (V) に同期しており、 位相回転回路 3 5 7からは 相手偏波側ベースバンド信号が自偏波信号クロックに基づいて位相 回転が除去されて参照信号として取り出され、 X P I C 3 5 9, 3 6 0に供給される。
なお、 第 2 7図のタイ ミ ングチヤ一トでは、 送信側で V, Hの両 偏波間で同期クロックを用いているものとして夕イ ミ ングを示して いる。
ところで、 第 2 6図中、 リタイミ ング回路 3 6 1の代わりに、 第 2 8図に示す如き回路を用いることもできる。 第 2 8図において、 自偏波側の回路は、 フリ ップフロップ 7 0 1〜 7 0 6、 ィンバ一夕 回路 7 0 7、 遅延回路 7 0 8、 比較回路 7 1 1〜 7 1 3、 及び選択 回路 7 1 4からなる。 又、 相手偏波側の回路にはフリ ップフロップ 7 1 5が含まれる。 このフリ ップフロップ 7 1 5には、 第 2 7図 ( a ) に示す如き V〇 C 3 5 2 ' の位相回転制御信号と、 相手偏波 信号クロック ί ' (Η) とが供給され、 第 2 9図 ( a) に示す 如き位相回転情報をフリ ップフロップ 7 0 1 , 7 0 2へ出力する。
フリ ップフロップ 7 0 1 には、 第 2 9図 (b) に示す如き自偏波 信号クロック ί C L K (V) が供給される。 他方、 自偏波信号クロッ ク f CLK (V) はインバー夕回路 7 0 7にも供給されるので、 フ リ ップフロップ 7 0 2には、 第 2 9図 ( c ) に示す如き反転自偏波 信号クロック ί CLK (V) が供給される。 従って、 フリ ップフロッ プ 7 0 1, 7 0 2からは、 第 2 9図 ( d) , ( e) に示す如きデー 夕が出力される。 フリ ップフロップ 7 0 1の出力データは、 フリ ツ プフロップ 7 0 3及び比較回路 7 1 1 に供給される。 比較回路 7 1 1 にはフリ ップフロップ 7 0 3の出力データも供給されるので、 比 較回路 7 1 1 は第 2 9図 ( d) に示すデータとその 1周期 T前の データとを比較して、 比較結果を比較回路 7 1 3に供給する。 他方、 フリ ップフロップ 7 0 2の出力データは遅延回路 7 0 8で時間を遅 延され、 第 2 9図 (d) に示す如き遅延回路 7 0 8の出力データ力、 フリ ップフロップ 7 0 4及び比較回路 7 1 2に供給される。 比較回 路 7 1 2にはフリ ップフロップ 7 0 4の出力デ一夕も供給されるの で、 比較回路 7 1 2は第 2 9図 ( ί ) に示すデ一夕とその 1周期 Τ 前のデータとを比較して、 比較結果を比較回路 7 1 3に供給する。 比較回路 7 1 3は、 比較回路 7 1 1 , 7 1 2の出力デ一夕を比較 し、 比較結果を選択回路 7 1 4に供給する。 選択回路 7 1 4には、 フリ ップフロップ 7 0 3の出力データがフリ ップフロップ 7 0 5を 介して供給されると共に、 フリ ップフロップ 7 0 4の出力データが フリ ップフロップ 7 0 6を介して供給される。 選択回路 7 1 4は、 フリ ップフロップ 7 0 5, 7 0 6の出力データのうち一方を比較回 路 7 1 3の出力に応じて信号発生回路 3 5 8へ選択出力する。 上記 比較回路 7 1 1〜 7 1 3は、 V, Η偏波の非同期クロックによる データの読み誤りを取り除く回路を構成するので、 選択回路 7 1 4 はフリ ップフロップ 7 0 5 , 7 0 6の出力データのうち時系列デー 夕の差の小さい方を正しいデータとして選択出力する。
第 3 0図は本発明になる交差偏波干渉除去装置の第 3実施例の構 成図を示す。 同図中、 第 1 8図及び第 1 9図と同一構成部分には同 —符号を付し、 その説明を省略する。 本実施例は、 第 2 1図に示す ように参照信号生成回路 4 0 3が相手偏波側復調手段 4 0 1 ' に よって得られた、 位相回転が除去されているベースバン ド信号 (復 調データ) が供給される D/A変換器 4 1 1 , 4 1 2と、 DZA変 換器 4 1 し 4 1 2の出力信号が入力される折り返しノイズ除去用 低域フィルタ 4 1 3, 4 1 4 と、 低域フィルタ 4 1 3, 4 1 4の出 力信号が入力される AZD変換器 4 1 5 , 4 1 6よりなる点に特徴 がある。
DZA変換器 4 1 1及び 4 1 2により相手偏波信号クロック f CL κ ' に基づいて連続するアナログ復調信号が取り出される。 このァ ナログ復調信号は既に位相回転は除去されているため、 低域フィル 夕 4 1 3, 4 1 4を通して AZD変換器 4 1 5, 4 1 6に供給され、 ここで自偏波信号クロック f C L K に基づいて自偏波の参照信号に変 換された後、 交差偏波干渉補償器 3 5 9 , 3 6 0に入力される。 第 3 1図は本発明になる交差偏波干渉除去装置の第 4実施例の構 成図を示す。 同図中、 第 1 8図及び第 2 0 と同一構成部分には同一 符号を付し、 その説明を省略する。 本実施例は、 第 2 0図に示す第 2実施例の A/D変換器 3 7 4の出力側に、 第 3 1図に示す如き位 相同期ループ回路 (P L L回路) 4 2 0を設けた点に特徴を有する。
この P L L回路 4 2 0は AZD変換器 3 7 4又は制御回路 3 7 5 の出力ディジ夕ル信号の位相情報の急激な変化を緩やかにして、 相 手偏波復調系より自偏波復調系へ受け渡される位相回転情報 0を安 定に変化させるものである。 これにより、 A/D変換器 3 7 4や D ZA変換器 3 7 1での誤差の発生や精度不足の問題を解決できる。 第 3 2図は上記の P L L回路 4 2 0の一実施例の回路図を示す。 同図中、 位相情報 Θを有する入力ディジタル制御信号は減算器 4 2 1 に供給され、 ここで P L L回路 4 2 0の出力ディ ジ夕ル制御信号 と減算され、 位相誤差を示す信号に変換される。 従って、 減算器 4 2 1 は位相比較器を構成している。 この位相誤差情報はァップダウンカウンタやアキュームレータに より構成された低域フィルタ 4 2 2を通して加算器 4 2 3に入力さ れる。 この加算器 4 2 3は出力ディジタル信号が入力側に帰還され る構成とされており、 電圧制御発振器 (V C O ) に相当する動作を 行なう。 加算器 4 2 3の出力信号は出力ディジタル制御信号として 前記信号発生回路 3 5 8に入力される一方、 減算器 4 2 1 に帰還入 力される。
なお、 本発明になる交差偏波干渉除去装置は以上の実施例に限定 されるものではなく、 第 2 0図や第 3 1図に示す各実施例に、 制御 回路 3 7 3, 3 7 5を設けなく とも原理的にはかまわない。
上述の如く、 本発明になる交差偏波干渉除去装置によれば、 トラ ンスバーサル等化器より取り出される復調データ中に漏洩している 相手偏波側からの干渉波成分と、 交差偏波干渉補償器からの干渉補 償信号とは、 夫々同期がとれた信号とすることができるため、 準同 期検波方式を採用しても交差偏波間干渉を大幅に低減若しくは除去 することができる。 従って、 復調部の大幅なディジタル信号処理が 可能となり、 復調部の小型、 軽量化、 高信頼化に寄与する。
ところで、 準同期検波方式により直交信号 (Q信号) と同相信号 ( I信号) の 2つの復調べ一スパンド信号を得る直交復調回路では、 フィル夕の構成などの簡略化が望まれている。
第 3 3図は従来の直交復調回路の一例のプロック図を示す。 同図 中、 入力端子 6 1 0に入力された例えば Q A M方式で変調された ディジタル変調波信号は乗算器 6 1 1及び 6 1 2に夫々供給され、 ここで発振器 6 1 3及び; r /2移相器 6 1 4により得られた、 互いに 直交する位相をもつ 2つの復調用搬送波と乗算される。
上記の発振器 6 1 3の発振周波数である復調用搬送波は入力ディ ジタル変調波信号の搬送波に近い固定周波数であり、 乗算器 6 1 1 及び 6 1 2よりそれらの差の周波数の、 2つのアナログベースバン ド信号が復調信号として取り出される。 一旦復調して得られた上記 のアナログベースバンド信号は、 アナログ回路の低域フィル夕 6 4 1, 6 4 2を通して AZD変換器 6 4 3, 6 4 4へ供給されてアナ 口グ · ディジタル変換される。
低域フィルタ 6 4 1及び 6 4 2は後続の AZD変換器 6 4 3及び 6 4 4のクロック周波数 (サンプリ ング周波数) f s の 1/2 倍の周 波数を除去するアナログフィル夕回路で、 AZD変換器 6 4 3及び 6 4 4の出力ディジタル信号中に折り返しノイズ (エイリアシング ノイズ) が含まれないようにするために設けられた、 所謂アンチェ ィリアシングフィル夕と称されるフィルタ回路である。
A /D変換器 6 4 3, 6 4 4より別々に取り出されたサンプリ ン グ周波数 ί s のディ ジタル信号はディジタル低域フィルタ 6 2 3 , 6 2 4で不要高周波成分が除去された後位相回転回路 2 5に供給さ れる。 上記のディジタル低域フィルタ 2 3及び 2 4は入力ディジタ ル信号にロールオフ特性を与えるロールォフフィル夕で、 I信号と Q信号を夫々出力する。
位相回転回路 6 2 5はその出力信号を比較器 6 2 6で比較して得 た位相誤差信号が、 ループフィルタ 6 2 7を通して制御コードとし て供給される制御発振器 (VC O) 6 2 8よりの発振周波数に基づ いて、 入力 I信号及び Q信号の信号空間上での信号点の回転をなく す方向に位相回転処理して出力端子 6 2 9及び 6 3 0へ I信号と Q 信号の復調信号を出力する。
このようにして、 搬送波を再生することなくディジタル変調波信 号を復調する準同期検波方式の直交復調回路は、 大規模半導体集積 回路 (L S I ) 化に適している。
しかるに、 上記の従来の直交復調回路では、 準同期検波を行なう 際に、 入力ディ ジタル変調波の搬送波と発振器 6 1 3の出力発振周 波数との周波数差に応じて乗算器 6 1 1 , 6 1 2の出力ベースバン ド信号が位相回転を生じるため、 上記の周波数差が大きいとディ ジ タル低域フィル夕 (ロールオフフィルタ) 6 4 5, 6 4 6により所 要の減衰率が得られず、 復調データの符号誤り率を劣化させてしま ラ o
又、 アンチエイリアシングフィルタ 6 4 1及び 6 4 2はカツ トォ フ周波数 f s /2がベースバンド信号の上限周波数に近いために、 急 峻な傾斜を持つ低域フィルタ特性が必要となり、 このためアンチェ ィ リアシングフィルタ 6 4 1及び 6 4 2の回路構成が複雑になると いう問題もある。
そこで、 ディジタル信号のサンプリ ング周波数を高く設定するこ とにより、 上記の課題を解決した直交復調回路の実施例について以 下に説明する。
第 3 4図は直交復調回路の第 1実施例のプロック図を示す。 同図 中、 第 2 3図と同一構成部分には同一符号を付し、 その説明を省略 する。 第 3 4図において、 乗算器 6 1 1, 6 1 2より取り出された 準同期検波された第 1及び第 2のアナログベースバンド信号は、 ァ ナログ低域フィルタ 6 1 5及び 6 1 6で高周波成分が除去されてか ら A Z D変換器 6 1 7及び 6 1 8に夫々供給される。
上記のアナログ低域フィルタ 6 1 5及び 6 1 6は A / D変換器 6 1 7及び 6 1 8のサンプリ ング周波数が既存のサンプリ ング周波数 f s より高い周波数の、 例えば 2 f s に設定されているため、 A Z D変換器 6 1 7及び 6 1 8の出力ディ ジタル信号中に折返しノイズ が含まれないようにするために、 設定されたアンチエイリアシング フィルタである。 A Z D変換器 6 1 7 , 6 1 8により夫々取り出さ れたサンプリ ング周波数が 2 f s のディジタル信号は、 ディジタル 低域フィルタ 6 1 9, 6 2 0により折返し周波数以上の高周波成分 が除去された後、 速度変換回路 6 2 1 , 6 2 2に供給される。 ディ ジタル低域フィル夕 6 1 9及び 6 2 0は後続の速度変換回路 6 2 1 及び 6 2 2によりサンプリ ング周波数が従来と同じ f s に変換され るため、 速度変換回路 2 1 , 2 2の出力ディジタル信号中に折り返 しノイズが望まれないようにするために、 設定されたアンチエイ リ 5
3 9
ァシングフィル夕である。
本実施例によれば、 アナログ低域フィルタ 6 1 5及び 6 1 6 と ディジ夕ル低域フィルタ 6 1 9及び 6 2 0 とにより従来と同じ周波 数 i s /2以上の高周波成分を除去するものであり、 アナログ低域 フィル夕 6 1 5及び 6 1 6の周波数特性は第 3 5図に実線 Iで示す 如くになり、 同図中、 破線 Πで示す従来のアナログ低域フィルタ 6 4 1及び 6 4 2の周波数特性に比し、 傾斜が緩やかな特性でよい。 このため、 アナログ低域フィルタ 6 1 5及び 6 1 6の回路は従来の アナログ低域フィルタ 6 4 1及び 6 4 2に比しフィルタ段数が少な い簡略な構成とすることができる。 なお、 ディジタル低域フィル夕 6 1 9及び 6 2 0は第 3 5図の破線 I Iで示す如き周波数特性と同様 の特性である。
速度変換回路 6 2 1及び 6 2 2は次段のディジタル低域フィルタ 6 2 3及び 6 2 4の処理速度を従来より上げないよう、 従来と同一 のサンプリ ング周波数 i s のディジタル信号を得るために設けられ ており、 例えば第 3 6図に示す如く、 2個の D型フリ ップフロップ 6 5 1及び 6 5 2により構成されている。
第 3 6図において、 D型フリ ップフロップ 6 5 1のデータ入力端 子に、 ディ ジタル低域フィル夕 6 1 9及び 6 2 0の出力ディ ジタル 信号が入力され、 かつ、 クロック端子に周波数 2 f s の第 1のク ロックパルスが印加されることにより、 D型フリ ップフロップ 6 5 1 の Q出力端子より、 第 1 のクロックパルスでラツチされた入力 ディ ジタル信号が取り出されて D型フリ ップフロップ 6 5 2のデー 夕入力端子に印加される。
D型フリ ップフロップ 6 5 2はこの入力ディジタル信号を周波数 i s の第 2のクロックパルスによりラッチして出力する。 即ち、 D 型フリ ップフロップ 6 5 2の Q出力端子からは D型フリ ップフ口ッ プ 6 5 1 のデータ入力端子へのサンプリ ング周波数 2 ί s のデイ ジ タル信号が間引かれてサンプリ ング周波数 ί s に変換されたデイ ジ タル信号が取り出される。
上記の速度変換されたディジタル信号が入力される第 3 4図の ディジ夕ル低域フィル夕 6 2 3及び 6 2 4は波形整形を行なうロー ルオフフィルタであり、 不要高周波成分を除去する。 位相回転回路 6 2 5は第 3 3図と共に説明したように、 比較器 6 2 6 , 低域フィ ル夕 6 2 7及び V C 0 6 2 8 と共に入力ディジ夕ル信号の位相回転 を相殺除去する。
第 3 7図は直交復調回路の第 2実施例のブロック図を示す。 同図 中、 第 3 3図及び第 3 4図と同一構成部分には同一符号を付し、 そ の説明を省略する。 第 3 7図において、 A / D変換器 6 1 7及び 6 1 8の出力ディジタル信号は位相回転回路 6 3 1 に供給される。 位相回転回路 6 3 1 は 2チャンネルの出力復調データの位相差を 比較する比較器 6 3 8の出力誤差信号がループフィル夕 6 3 9を通 して制御コードとして印加される V C O 6 4 0よりの、 周波数誤差 に応じて周波数がフィ一ドバック制御される発振周波数に基づいて、 入力ディ ジタル信号の位相回転を相殺除去する。 この位相回転回路 6 3 1 は構成自体は位相回転回路 6 2 5 と同一であるが、 2倍の速 さで動作する点が位相回転回路 6 2 5と異なる。
位相回転回路 6 3 1の出力ディジタル信号はディジ夕ル低域フィ ルタ 6 3 2及び 6 3 3で夫々折返し周波数 ί s /2以上の高周波成分 が除去された後、 速度変換回路 6 3 4及び 6 3 5によりサンプリン グ周波数が 2 i s から f s へ変換されて取り出される。 速度変換回 路 6 3 3 , 6 3 5の出力ディジタル信号はロールォフフィル夕と称 されるディジタル低域フィル夕 6 3 6 , 6 3 7により波形整形され た後、 I信号及び Q信号の復調データとして出力端子 6 2 9 , 6 3 0へ出力される一方、 比較器 6 3 8へ入力される。
本実施例によれば、 ロールオフフィルタ 6 3 6, 6 3 7に入力さ れる以前のディジタル信号に対して位相回転回路 6 3 1 により位相 回転を相殺除去しているために、 入力ディジタル変調波信号と発振 器 6 1 3の出力発振周波数との周波数差が大きくてもその周波数差 の影響を除去した後で口一ルォフフィルタ 6 3 6, 6 3 7にデイジ タル信号を入力することができる。 従って、 本実施例によれば、 上 記の周波数差が大きくても符号誤り率の劣化を防止することができ る。
なお、 F S K方式や P S K方式で変調されたディジタル信号に対 しても上記と同様の方法で復調データを得ることができる。 F S K 方式の変調ディジタル信号に対しては、 V C 0 6 2 8 , 6 4 0の入 力側より復調信号を取り出す。
上述の如く、 直交復調回路の第 1実施例によれば、 A Z D変換器 の入力側のアナログフィル夕の周波数特性の傾斜を従来に比し緩や かにできるため、 ロールオフフィル夕の処理速度を上げずに、 アン チエイリアシングフィルタである上記のアナログフィル夕を簡単な 回路構成とすることができる。 又、 直交復調回路の第 2実施例によ れば、 ロールオフフィル夕の入力ディジタル信号に対して位相回転 を除去するようにしているため、 入力ディジタル変調波信号と準同 期検波用発振器よりの復調用搬送波との周波数差が大きくても、 符 号誤り率を劣化させることなく復調ができる。
更に、 本発明は上記実施例に限定されるものではなく、 本発明の 範囲内で種々の変形が可能である。 産業上の利用可能性
上述の如く、 本発明になる交差偏波間干渉補償器によれば、 異偏 波共用方式に適応したチャネル間の干渉補償を行う干渉補償手段の 前段に、 その補償対象となる復調信号のディ ジタル変換に伴う直流 オフセッ ト分を抑圧する負帰還路を形成することにより、 干渉波に 対応した復調信号が与えられない状態でもその直流オフセッ ト分を 安定に抑圧することができ、 又、 干渉補償手段に干渉波の復調信号 のディ ジタル変換に伴う直流オフセッ ト分を負帰還路することによ り、 干渉補償手段の出力端に対するその直流オフセッ ト分の伝達を 抑えることができる。 又、 本発明になる交差偏波干渉除去装置によ れば、 トランスバーサル等化器より取り出される復調データ中に漏 洩している相手偏波側からの干渉波成分と、 交差偏波干渉補償器か らの干渉補償信号とは、 夫々同期がとれた信号とすることができる ため、 準同期検波方式を採用しても交差偏波間干渉を大幅に低減若 しくは除去することかでき、 従って復調部の大幅なディジタル信号 処理が可能となり、 復調部の小型、 軽量化、 高信頼化に寄与するこ ところ大である。 更に、 直交復調回路において、 A Z D変換器の入 力側のアナログフィル夕の周波数特性の傾斜を従来に比し緩やかに し、 ロールオフフィル夕の処理速度を上げずに、 アンチエイリアシ ングフィル夕である上記のアナログフィルタを簡単な回路構成とす ることができ、 又、 ロールオフフィル夕の入力ディジタル信号に対 して位相回転を除去するようにすれば、 入力ディジタル変調波信号 と準同期検波用発振器よりの復調用搬送波との周波数差が大きくて も符号誤り率を劣化させることなく復調ができる。

Claims

請求の範囲
( 1 ) 偏波面が互いに直交して周波数が同じ搬送波を用いて個別 に形成された 2つのチャネルの内、 一方のチャネルの復調信号を ディジタル変換するディジタル変換手段 ( 1 1 ) と、
該ディジタル変換手段 ( 1 1 ) によってディジタル変換された復 調信号について、 前記 2つのチャネルの内、 他方のチャネルによる 干渉を補償する干渉補償手段 ( 1 3 ) と、
該ディ ジタル変換手段 ( 1 1 ) によってディジタル変換された復 調信号に積分処理を施して該ディジタル変換手段に負帰還する積分 手段 ( 1 5 ) を備えた交差偏波間干渉補償器。
( 2 ) 前記干渉補償手段 ( 1 3 ) は、 前記一方のチャネルの復調 信号に対する ドリフ ト制御とは独立に前記他方のチャネルに対する ドリフ ト制御を行う手段 ( 9 6 0 ) を有する請求の範囲第 1項記載 の交差偏波間干渉補償器。
( 3 ) 偏波面が互いに直交して周波数が同じ搬送波を用いて個別 に形成された 2つのチヤネルの内、 一方のチヤネルの復調信号を ディジタル変換するディジタル変換手段 ( 2 1 ) と、
前記 2つのチャネルの内、 他方のチヤネルの復調信号から前記 ディジタル変換手段 ( 2 1 ) によってディジタル変換された復調信 号の成分を減算し、 前記一方のチャネルによる干渉を補償する干渉 補償手段 ( 2 3 ) と、
該干渉補償手段 ( 2 3 ) によって干渉補償が行われた復調信号に 積分処理を施して該干渉補償手段 ( 2 3) に負帰還する積分手段 ( 2 5 ) を備えた交差偏波間干渉補償器。
( 4 ) 前記干渉補償手段 ( 2 3) は、 前記一方のチャネルの復調 信号に対する ドリフ ト制御とは独立に前記他方のチャネルに対する ドリフ ト制御う行う手段 ( 9 6 0 ) を有する請求の範囲第 3項記載 の交差反へ間干渉補償器。
( 5 ) 受信した交差偏波の関係にある第 1及び第 2の偏波のうち の一方の偏波を、 準同期検波方式で復調する復調手段 ( 4 0 1 ) と、 該復調手段 ( 4 0 1 ) の出力復調データに対して波形等化を行な う トランスバーサル等化器 ( 4 0 2 ) と、
該復調手段 ( 4 0 1 ) のうち相手偏波側の復調手段の一部より取 り出されたベースバン ド信号及び位相回転制御情報より、 位相回転 が除去された参照信号を生成する参照信号生成回路 ( 4 0 3 ) と、 該参照信号生成回路 ( 4 0 3 ) から取り出された参照信号から前 記復調手段 ( 4 0 1 ) の出力復調データに含まれる干渉波成分に対 応する干渉補償信号を生成する交差偏波干渉補償器 ( 4 0 4 ) と、 前記トランスバーサル等化器 ( 4 0 2 ) の出力復調データに該交 差偏波干渉補償器 ( 4 0 4 ) の出力干渉補償信号を加算して復調さ れた同相信号及び直交信号を出力する加算回路 ( 4 0 5 ) と、 該加算回路 ( 4 0 5 ) の出力同相信号及び直交信号から位相回転 制御信号を生成して前記復調手段 ( 4 0 1 ) に帰還入力する制御部 ( 4 0 5 ) とを、 前記第 1及び第 2の偏波の夫々に対して別々に設 けた交差偏波干渉除去装置。
( 6 ) 前記参照信号生成回路 ( 4 0 3 ) は、 前記相手偏波側の復 調手段 ( 4 0 1 ) よりのベースバンド信号を自偏波信号クロックで 識別する識別回路 ( 3 5 3, 3 5 4 ) と、 相手偏波側の前記制御部 ( 3 5 2' ) からの位相回転制御信号をリタイ ミ ングするリタイミ ング回路 ( 3 6 1 ) と、 該リタイミ ング回路 ( 3 6 1 ) の出力信号 に基づき該識別回路 ( 3 5 3, 3 5 4 ) の出力信号の位相回転を除 去して前記参照信号として出力する位相回転回路 ( 3 5 5〜 3 5 8 ) とを含む請求の範囲第 5項記載の交差偏波干渉除去装置。
( 7) 前記参照信号生成回路 ( 4 0 3 ) は、 前記相手偏波側の復 調手段 ( 4 0 1 ) よりのベースバンド信号を自偏波信号クロックで 識別する識別回路 ( 3 5 3, 3 5 4 ) と、 相手偏波側の前記制御部 ( 3 5 2' ) からの位相回転制御信号を該相手偏波信号クロックで 0 八変換する0 八変換器 ( 3 7 1 ) と、 該 DZA変換器 ( 3 7 1 ) の出力アナログ信号を該自偏波信号クロックで AZD変換する AZD変換器 ( 3 7 4 ) と、 該 AZD変換器 ( 3 7 4 ) の出力信号 に基づき該識別回路 ( 3 5 3, 3 5 4 ) の出力信号の位相回転を除 去して前記参照信号として出力する位相回転回路 ( 3 5 5〜3 5 8 ) とを含む請求の範囲第 5項記載の交差偏波干渉除去装置。
( 8 ) 前記 AZD変換器 ( 3 7 4 ) の入力側又は出力側に、 入力 信号位相が一定値以上に変化したとき、 出力信号の振幅を所定値に 制限する自動振幅制御回路 ( 3 7 3, 3 7 5 ) を設けた請求の範囲 第 7項記載の交差偏波干渉除去装置。
( 9 ) 前記 AZD変換器 ( 3 7 4 ) の入力側又は出力側に、 オフ セッ ト電圧を低減するオフセッ ト制御回路 ( 3 7 3, 3 7 5 ) を設 けた請求の範囲第 7項記載の交差偏波干渉除去装置。
( 1 0 ) 前記参照信号生成回路 ( 4 0 3 ) は、 相手偏波側の前記 復調手段の出力復調データを該相手偏波信号クロックで DZA変換 する DZA変換器 ( 4 1 1, 4 1 2) と、 該 DZA変換器 ( 4 1 1, 4 1 2) の出力アナログ信号を自偏波信号クロックで A D変換し て得たディジタル信号を前記参照信号として出力する AZD変換器
( 4 1 5 , 4 1 6 ) とを含む請求の範囲第 5項記載の交差偏波干渉 除去装置。
( 1 1 ) 前記 AZD変換器 ( 3 7 4 ) の出力側に位相同期ループ 回路 ( 4 2 0 ) を設けた請求の範囲第 7項記載の交差偏波干渉除去
( 1 2 ) 入力ディジ夕ル変調波信号を、 互いに 9 0 ° 位相の異な る固定周波数の 2つの復調用搬送波を用いて準同期検波して第 1及 び第 2のアナログ信号を得る検波手段 ( 6 1 1〜6 1 4 ) と、 該検波手段 ( 6 1 1〜6 1 4 ) よりの該第 1及び第 2のアナログ 信号の高周波成分を除去する折り返しノイズ除去用の第 1及び第 2 のアナログフィルタ ( 6 1 5 , 6 1 6 ) と、
該第 1及び第 2のアナログフィルタ ( 6 1 5, 6 1 6 ) の各出力 アナログ信号に対して既存の第 1のサンプリ ング周波数よりも高い 周波数の第 2のサンプリ ング周波数でアナログ ·ディジ夕ル変換を 行なう第 1及び第 2の AZD変換器 ( 6 1 7, 6 1 8 ) と、
該第 1及び第 2の AZD変換器 ( 6 1 7, 6 1 8 ) の各出力ディ ジ夕ル信号中の、 少なく とも前記第 1のサンプリ ング周波数の 1/2 倍の周波数以上の高周波成分を除去する第 1及び第 2のディジタル フィルタ ( 6 1 9 , 6 2 0 ) と、
該第 1及び第 2のディジタルフィルタ ( 6 1 9, 6 2 0 ) の各出 力ディジタル信号のサンプリ ング周波数を前記第 1のサンプリ ング 周波数に変換する速度変換回路 ( 6 2 1 , 6 2 2 ) と、
該速度変換回路 ( 6 2 1 , 6 2 2 ) の出力ディジ夕ル信号を波形 整形後に位相回転を相殺除去して復調データを得る出力回路 ( 6 2 3〜6 2 8 ) とを有する直交復調回路。
( 1 3 ) 入力ディジタル変調波信号を、 互いに 9 0 ° 位相の異な る固定周波数の 2つの復調用搬送波を用いて準同期検波して第 1及 び第 2のアナログ信号を得る検波手段 ( 6 1 1〜6 1 4 ) と、 該検波手段 ( 6 1 1〜6 1 4 ) よりの該第 1及び第 2のアナログ 信号の高周波成分を除去する折り返しノイズ除去用の第 1及び第 2 のアナログフィルタ ( 6 1 5, 6 1 6 ) と、
該第 1及び第 2のアナログフィル夕 ( 6 1 5, 6 1 6 ) の各出力 アナログ信号に対して既存の第 1のサンプリ ング周波数よりも高い 周波数の第 2のサンプリ ング周波数でアナログ ·ディジ夕ル変換を 行なう第 1及び第 2の AZD変換器 ( 6 1 7, 6 1 8 ) と、
該第 1及び第 2の AZD変換器 ( 6 1 7, 6 1 8 ) の各出力ディ ジタル信号の位相回転を相殺除去する位相回転手段 ( 6 3 1 , 6 3 8〜 6 4 0 ) と、
該位相回転手段 ( 6 3 1 , 6 3 8〜 6 4 0 ) の出力ディ ジタル信 号中の、 少なく とも前記第 1のサンプリ ング周波数の 1/2 倍の周波 数以上の高周波数成分を除去する第 1及び第 2のディジタルフィル 夕 ( 6 3 2, 6 3 3 ) と、
該第 1及び第 2のディジタルフィルタ ( 6 3 2, 6 3 3 ) の各出 力ディジタル信号のサンプリ ング周波数を前記第 1のサンプリ ング 周波数に変換した後、 波形整形して復調データを生成出力する出力 回路 ( 6 3 4〜 6 3 7 ) とを有する直交復調回路。
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