WO1996027828A1 - Dispositif d'extension d'entree-sortie et appareil l'utilisant - Google Patents

Dispositif d'extension d'entree-sortie et appareil l'utilisant Download PDF

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WO1996027828A1
WO1996027828A1 PCT/JP1996/000519 JP9600519W WO9627828A1 WO 1996027828 A1 WO1996027828 A1 WO 1996027828A1 JP 9600519 W JP9600519 W JP 9600519W WO 9627828 A1 WO9627828 A1 WO 9627828A1
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input
output
memory
bit
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PCT/JP1996/000519
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Inventor
Tadahiko Hisano
Original Assignee
Tadahiko Hisano
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
    • G06F13/4269—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus using a handshaking protocol, e.g. Centronics connection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices

Definitions

  • the present invention extends the input / output by connecting to a PC / AT or compatible personal computer parallel interface (or equivalent parallel input / output connector).
  • the present invention relates to an I / O expansion device capable of performing such operations, a device to which this device is applied, and a method to which this device is applied. Background art
  • a desktop machine is usually inserted with an expansion board in the main unit.
  • expansion is performed by inserting an expansion board suitable for the standard called the ISA bus into the bus slot.
  • notebook-sized portable personal computers can be connected to an extension box such as a docking station to add a desktop extension board. .
  • PCMCIA Peripheral Component Interconnect Express
  • connecting a docking station greatly reduces the portability benefits of the docking station, and incurs extra costs for purchasing the docking station.
  • the expansion method of inserting a PCMCIA standard 1C card into the card slot is usually an expansion board for performing a new expansion because the desktop machine does not support the card slot. You are forced to buy In addition, the PCMCIA standard places a limit on the size of the IC card, probably because it has evolved from a card for the built-in memory. Therefore, there is a limit to the expansion with the 1C card.
  • the present invention provides a 10 extension for extending a new input / output which does not depend on inserting an extension board into a bus slot or 1C force. It is an object of the present invention to provide an apparatus and an apparatus using the apparatus in rt.
  • the present invention can be used in various applications by inserting it into a main body like a 1C card by using the above-described 10-extension device, and is a portable computer with good portability. Its purpose is to provide Disclosure of the invention
  • An I / O expansion device is an I / O expansion device capable of expanding the input / output of a personal computer by connecting to a parallel interface of the personal computer.
  • 'A connector for connecting to the LaLayer interface and 4 or 5 bits of the first register connected to this connector and corresponding to the data register of the parallel interface.
  • a data input which is input via a connector, a data output which provides 4- bit data via a connector at a second register corresponding to a status register of a parallel interface, and a parallel output.
  • third register force corresponding to control This setup rolls registers I Ntafuweisu, 1 ZO expansion times and a control input entered via the connector Luo signal It is configured to include a preparative,
  • This I / O expansion circuit includes a plurality of 4-bit input / output ports and a 4-bit data bus for performing data transfer between these input / output ports and data input or data output. Under the control of the control input, outputs 4-bit data provided from the data input to one of the input / output ports, or outputs the 4-bit data to one of the input / output ports. The provided 4-bit data is output to the data output.
  • the 1 ZO extension device is connected to the parallel isolator of the personal computer, the input / output port is selected by control from the control input, and the selected input / output port is read. By doing harm, it is possible to expand the input and output of the personal computer.
  • the I / O expansion circuit includes a plurality of 4-bit input / output ports, a control input for inputting a signal for controlling the operation of the circuit, and one of the input / output ports. Selects the input / output port of the selected input / output port, inputs data for inputting a command for harm or 4-bit data for harm, and checks the state of one of the input / output ports.
  • An I0 extension circuit having a data output for outputting as 4-bit data,
  • the control circuit outputs the state of the selected human output hot from the data output via the buffer and the read data bus to the platform where the command issued was in the f-entry mode, and (4) When the strobe returns to the stage where the command was written, the 4 bits given to the data input The data of the data is fed to the register of the selected input / output port via the write data bus and output from the input / output port.
  • this I / O expansion circuit is configured using two unidirectional 4-bit data buses, a write data overnight bus and a read data bus, higher speed operation can be expected.
  • the external storage device has a memory for storing data, and is connected to a parallel interface of a personal computer to be connected to the external storage via a parallel interface.
  • An external storage device capable of providing data stored in a memory to a personal computer or storing data from a personal computer in a memory, comprising a parallel interface.
  • a data input that is connected to the connector and inputs 4 or 5 bits of the first register through the connector, which is equivalent to the data register of the parallel interface interface.
  • a second register which is equivalent to a status register of the LaLaunch interface, which supplies 4-bit data through a connector.
  • data output is configured to include a I Z O expansion circuit to have a control input entered via the connector the signal from the third register corresponding to Control This setup rolls registers para Rerui Ntafu E Lee scan,
  • the I / O expansion circuit consists of a 4-bit I / O port connected to the memory address terminal, data terminal, and control terminal, and these I / O ports and data input or data output.
  • a 4-bit data bus for transmitting data between the I / O ports, and outputting 4-bit data given from the data input to one of the input / output ports under the control of a control input. Alternatively, it outputs 4-bit data given to one of the input / output ports to the data output.
  • the memory is accessed via a parallel interface by changing the state of the input / output port and emulating the operation of the memory. it can.
  • an external storage device connected to the parallel interface can be configured.
  • the external storage device is connected to a parallel interface of a personal computer, and the data register and the content register of the personal computer are connected.
  • the data connected to the data terminal is set to the read mode, and the I / O port of the I0 extension circuit that is connected to the address terminal of the memory is the address that damages the memory.
  • 4- bit data is written to one of the I / O ports connected to the memory among the I / O ports of the 10th extension S ⁇ , and the address is harmed from the memory.
  • the above-mentioned s si memory device is connected to a parallel interface of a personal computer, and data is stored in a data register and a control register of a personal computer.
  • This is a method of accessing an external device for writing data to the memory of the external storage device by writing data to the external memory.
  • the IZO expansion circuit controls writing / reading of the input / output port by one bit of the control input, and selects by the remaining three bits of the control. Writes the 4-bit data given from the data input to the SHI input / output port and outputs the data from the input / output port, or the input / output selected by the bit 3
  • the 4-bit data given to the port may be output to the data output.
  • the computer of the present invention has a parallel interface, and has a ⁇ ii external storage device power; when connected to the StjfS parallel interface, The program accessed as a drive or the one written in the computer's BIOSROM is! F3 ⁇ 43 ⁇ 4.
  • the computer of the present invention operates a microcontroller having a monolithically formed parallel-in interface capable of inputting or outputting at least 4 bits of text and a second microcontroller.
  • a computer having a ROM for executing the program, wherein at least 4 bits of data are transferred between the parallel interface, the memory, and the parallel interface and the memory. It is capable of using a storage device having an I0 extension circuit, and is capable of selecting and controlling the address of the memory through the I0 extension circuit by a program written in ROM. , I / 0 via an expansion circuit ( ⁇ Mori desired D ⁇ simple S Ming Bok-less c drawings that can be exchanged Ji one data Figure 1 shows the configuration of the parallel interface inside the personal computer main body.
  • FIG. 2 shows the configuration of the I / O expansion device of the present invention
  • FIG. 3 shows a specific circuit example of the I / O expansion device of the present invention.
  • FIG. 4 shows the relationship between the status of each bit of the port PA4 of the I0 extension circuit 100 and the state of the memory.
  • FIG. 5 shows an example of an algorithm for reading data one byte at a time when SRAM or EEPROM is used for the memory.
  • FIG. 6 shows an example of an algorithm when data is written one byte at a time when SRAM or EEPROM is used for the memory.
  • FIG. 7 shows a specific example of an IZO expansion device using SRAM or EEPR0M for the memory.
  • FIG. 8 shows an example of an algorithm in which data of if ⁇ is read one byte at a time using DRAM or a memory accessed by the same operation as the memory.
  • FIG. 9 shows an example of an algorithm for writing data one byte at a time when DRAM or a memory accessed in the same manner is used as the memory.
  • FIG. 10 shows another configuration example of the IZO extension device of the present invention.
  • FIG. 11 shows a configuration example of the I0 extension circuit of the present invention.
  • FIG. 12 shows a configuration example of the control circuit MUX of the I / 0 extension circuit of FIG.
  • FIG. 13 shows another configuration example of the IZO extension device of the present invention.
  • FIG. 14 shows the write sequence of the device shown in FIG. Figure 15 shows the read sequence of the I / O expansion unit in Figure 13.
  • Fig. 16 shows an example of the internal configuration of a storage computer that uses a storage device that is constructed by transferring memory to the I / 0 extension circuit listed in the example.
  • FIG. 17 shows an example of the external configuration of the personal computer shown in FIG.
  • Reference numeral 20 denotes an extension II of the extension device for reducing the storage device using the I 0 extension device of the present invention to one-tenths.
  • Fig. 22 shows an example of the block configuration of the inside of the expansion device in Fig. 2 and Fig. 20.
  • Fig. 22 shows a set-up host in which the I / O expansion circuit of the present invention is formed by a storage device and a device.
  • the I / O expansion circuit of the present invention is formed by a storage device and a device.
  • FIG. 24 shows the appearance of a portable terminal constituted by a storage device using the IZ0 extension circuit of the present invention.
  • FIG. 25 shows the internal block configuration of a terminal configured with a storage device using the I / O extension circuit of the present invention.
  • FIG. 26 shows an external configuration of the apparatus shown in FIGS.
  • FIG. 27 shows a block configuration around the MPU. FtS form for carrying out the invention
  • the parallel interface is also called a printer boat because it is used for a printer, and it is described as BIS in the “Dynamic Refference Personal Computer AT” issued by IBM.
  • FIG. 1 shows an example of a parallel interface inside a personal computer main body.
  • the parallel interface For the parallel interface, a 25-pin DSUB connector (female) power is normally used, and it is possible to output 8-bit parallel data to a @ fk75 device outside the computer.
  • the second parallel interface has three registers: a data register, a status register, and a control register. These are the interface of the motherboard for personal use. It is connected to the Isa bus, which is a PC interface, and can be accessed from a CP (not shown). The data register and control register can be written and read by the CPU;
  • the status register can only be read.
  • the data is output from pins 2 to 9 of the DSUB connector, and the two signals are labeled D0 to D7.
  • Bits 0 to bit of the control register The status of (3) is inverted and output to pins 1, 14.16, and 17 of the DSUB connector, excluding bit 2. These signals are named STB.ALF, I 1.DSL
  • the remaining bits 4 to 7 are reserved, and bits 3 to 7 of the Susie resistor are set to pins 1 5.13, 1 2, 1 0.11 of the DSUB connector. Hit; 7 indicates an unsuccessful state:
  • the signals are named ZFEH, O FON. P ⁇ F ', / AC. BSY. Remaining hits 4 Reserved for bits 7 through 7.
  • interrupts IRQ 5 or 7 depending on the bit G (Pin 10 of the DSUB connector 1 signal ZACK); It is possible to control and enable / disable interrupts by means of the sysk O bit 4.
  • S IRQ Losic ⁇ or 1 : ").
  • the address of the data register is set to one of 378H, 278H, and 3BCH (H indicates that there is 16it3 ⁇ 4TC).
  • the status register is a value obtained by adding 1 to the address of the child register.
  • the address is a value obtained by adding 2 to the address of the data register. By specifying these addresses from the CPU, it is possible to access the above-mentioned register at the same time.
  • the address decode control circuit (Address Decode Control) shown in the figure is a circuit that controls the input / output of each of the above registers from the address (A0-A9) and the detailed description (I0R. I0W) output from the CPU. .
  • PCZAT 8-bit data can be written to the data register and 8-bit parallel data can be output from the computer to an external device. However, since only the written data can be read from the data register, 8-bit bidirectional transmission is not possible.
  • the data register can be used to enable 8-bit bi-directional data output, but any PCZA or both can be externally connected from the parallel interface. Data can be input only from the status register.
  • the iz0 extension device of the present invention is intended to make it possible to extend the input / output of any PCZAT or both PCZATs to a parallel interface in view of the circumstances such as ⁇ ⁇ .
  • FIG. 2 shows an example of the configuration of the I / 0 expansion device of the present invention.
  • the two 10 expansions are a connector CN1 (including a card edge connector, the same applies hereinafter) for connecting to the parallel interface of the personal computer, and a 4-bit data input / output port (P0RT4.P0 RT5 ... P0RTn) and the IZO extension circuit 100.
  • the I / O extension circuit 100 is configured to input a 4-bit parallel signal from the child register of the personal computer from the second data input DIN via the connector CN1.
  • the data input DIN of the I / O extension circuit is 5 bits, and 5 bits of the signal lines D0 to D7 are applied.
  • Pins 1 1 to 13, 15 (signal lines to the status register / FEH.BSV, PAP, 0N0F) of the connector [CN] are connected to the 4-bit child overnight output D01TT of the IZ0 extension circuit 100.
  • the extension circuit 100 is designed to output a 4-hit parallel signal from the second data output D0UT to the overnight storage disk of the personal computer via the pin of the connector 1.
  • Is the platform that gives a software interrupt signal to the main computer or the easy platform that contains the 4-bit parallel signal Pari Sen? Is it another output of DOLT? Is it another output of DOLT? is, connector, Kuta one C. ⁇ - of the scan thousand over box register via the pin 10 of one hit Bok: turned given et al so that t, Ru c Gairiri included is an active port one.
  • Connector 1 C ⁇ '1 C pin ⁇ 14.1 C. ⁇ 7 Control and signal line from disk ZSTB.' ALF.
  • the I ZO extension circuit 100 inputs a command from the data input DIN.
  • any one of the ports 4 to n is selected, and the selected port is set to the writing or reading mode.
  • the state of each terminal of the selected board is output to the data output Doirr.
  • the write mode ii ⁇ when data to be written to the selected port is given to the data input DIN and the state returns to the strobe PR (X3 ⁇ 43 ⁇ 4) state, data to be written to each terminal of the selected port is returned. Taka is forced.
  • the other one of the signal lines / STE, / ALF, / INI, and / DSL from the control register is a 4-bit data input terminal for controlling whether the signal to DIN is J or not. It is ⁇ ⁇ ⁇ ⁇ by EN. In order for the signal applied to the 4-bit data input DIN to be valid, it must be controlled to be valid at least by the terminal / E.
  • the operation force of the I0 extension circuit 100 is controlled by the state of bits 0, 1, and 3 of the control register, and the strobe PR0G is controlled by the state of bit 2. ing.
  • the remaining pins 2 to 9 (signal lines D0 to D7 from the data register) of the connector CN1 are connected to the power supply line to the IZ0 extension circuit 100.
  • the control input to the CTRL is used for power supply and circuit control.
  • FIG. 3 shows a specific circuit j of 1 10 expansion g ⁇ g of the present invention.
  • the 10 expansion device uses the currently available ICs (4-bit bus buffers U1A. U1B, 10 expanders U3, U4), and these are the simplest configuration examples in which these are increased by a bidirectional 4-bit bus. one of.
  • FIG. 3 shows that the memory IC 28 is connected via the ports PA1 to PA7 and PB1 to PB7 of the 10 extension circuit 100 to
  • Table 1 summarizes the relationship between the registers and connector CN1 of the parallel interface and the 1/0 extension circuit in the figure. From the right side of the table, each register of the parallel interface (Iregister nane. Bit No.), signal name (signal name), pin number of connector CN1 (pin No.), signal direction (Destination), bus patcher U1A, U1B. I 0 expanders U3 and U4 show the connection between "and". In addition, ---- shows the output from the combibox body to the I / 0 expansion device in the figure, and ''- ⁇ L indicates the input from the IZ0 expansion unit to the computer. Table 1. register name DestiConnec tion
  • the inputs 1A to 4A of the bus buffer U1A form the data inputs D1 ⁇ of the I0 extension circuit 100: these are the bins of the connector CN1 for the parallel interface interface. 2 to 5 are connected, and the lower 4 bits of the data register are supplied with the signal DO to D3.
  • the c pass buffer 1A gate control terminal / EN is connected to the 10 extension circuit 100 To control whether the signal to data input Dl. ⁇ Is enabled or disabled. Make terminals. To this terminal, bin 17 of connector CN1 is connected, and signal DSL of bit 3 of the control register is given. Only when the state of bit 3 of the control register is -1 _ (pin 17 is -L-), D3 is the bus buffer from signal DO and 1) 1A and 4 bits Via bus
  • the outputs 1Y to 4Y of the 4-bit bus buffer U1B form the 4-bit data output D0UT of the I / O expansion circuit 100. These are connected to pins 15, 13, 12, and 11 of connector CN 1 (signals / FEH, OFON, PAP, and / BSY), and are connected to I0 expander U3 via buffer U1A.
  • the status of the U4 and U4 ports (# 20 to # 23) is given to bits 3, 4, 5, and 7 in the status register of the personal computer.
  • Pin 10 (signal / ACK) of connector CN1 is connected to an external interrupt input (/ 1 ⁇ ), and the status of this interrupt input (/ ⁇ ) is given to bit 6 of the status register.
  • the interrupt signal (/ 1NT) is active low.
  • the gate control pin / ⁇ of the bus buffer U1A, the pins CS and PROG of the I0 expanders U3 and U4 are
  • the I / O expanders U3 and D4 terminals / CS and terminal PROG are connected to pins 0, 1, and 2 (signals) of the control register via pins 1, 14, and 16 of connector CN1.
  • I0 expander 1 Terminals / CS of 3 and U4 are chip select inputs. This terminal power; When FT, output or internal status cannot be changed at all.
  • This terminal also controls the operation of the 100 extension circuit 100 and can be said to be a terminal for controlling whether the signal to the data input DIN is valid or invalid.
  • Bin 1 (bit 0 of control register) Force-When I0 expander U3 is selected and pin 1 power L-(bit 0 of control register;-) 1-) selects I0 expander U3, and when pin 14 is -L- (bit 1 of the control register is -1-), I0 expander U4 is selected.
  • I 0 Expander U3 and U4 terminal PROG is a 10 D strobe terminal of the expansion circuit 100 D-probe terminal PROG: Terminal / CS and terminal / are--and the strobe PROG is-H- When set to -L-, the command from the data input D1N is captured. Upper 2 bits of this command; I0 Expander board selection (Table 3), lower 2 bits selected: One mode setting c
  • I0 expanders U3 and U3 are controlled by the status of bits 0, 1, and 2 of the control register, and the strobe terminal PROG is controlled by the status of bit 4. .
  • Table 2 The operation of I0 expanders U3 and U3 is controlled by the status of bits 0, 1, and 2 of the control register, and the strobe terminal PROG is controlled by the status of bit 4. .
  • port 6 P60-P63
  • this port 6 is in the READ mode.
  • the status of port 6 is output from output 1Y of bus buffer U1B and is given to the status register of the personal computer.
  • port 4 P40 to P43
  • this port 4 enters the write (WRITE) mode.
  • the data to be written to the selected port is given to the inputs 1A to 4A of the bus buffer U1A and the storage port PROG is returned from -L- to -H-, the data to be written is Output to each terminal.
  • Pins 6 to 9 of connector CN1 are connected to the power line (+ 5V) via the shot key barrier diodes CR1 to CR4.
  • This 10 expansion device can be supplied with power from the outside; the power consumption is small, so that the power can be supplied from the personal computer itself and controlled.
  • a power supply monitoring circuit is connected between the power supply line (+ 5V) and the ground line. This power supply monitoring circuit monitors whether the voltage of the frost source line (+ 5V) is good.
  • the power supply reset IC (U2), transistor TR1, It can be composed of a resistor Rl and a light emitting diode CR5.
  • the power supply monitoring circuit shown in the figure when the voltage of the power supply line (+ 5V) is equal to or higher than the voltage determined by the power reset IC (U2), the light emitting diode CR5 is turned on and the voltage is good. Is shown. These circuits constitute a power supply circuit section 120.
  • Ports P40 to P43, P50 to P53, P60 to P63, and P70 to P73 of the I0 expanders U3 and U4 form input / output ports of the IZO extension circuit 100, respectively.
  • the symbols PA4, PA4, PA5, PA6, PA7, PB4, PB5, PB6, and PB7 are used for convenience.
  • the algorithm on the personal computer main unit that outputs to the desired port is realized by controlling the control input signal of the I.'0 extension circuit 100 as shown in Table 4. Can.
  • the algorithm for inputting from the desired ports of the IO expanders U3 and U4, and the algorithm on the personal computer main body side are as shown in Table 5, and the signals of the control input of the IO expansion circuit 100 are as shown in Table 5. It can be realized by controlling ⁇ .
  • the output to one of the circuits and ports of the circuit configuration of FIG. 3 can be performed as follows. First, the high-order 4 bits of the content register register are set to ⁇ 0, 1 1 Factory, 0 is set to bit 3, 1 is set to bit 2, and the base of U 3 is set to bit 0. , U4 sets bit 1 to 1 (State 0 in Table 4). Set the write command to the desired port in the lower 4 bits while keeping the upper 4 bits of the data register as (Table 4 State 1). C Then, set the bits of the control register.
  • variable port is the value from OH to 3H according to Table 2
  • variable chip is the value of 0H or 1H according to U3 or U4, and the variables pr and port are the parallel interface.
  • the input from the port and the port of the circuit configuration of FIG. 3 can be performed as follows.
  • the upper 4 bits of the control register are set to -011 ⁇ , 0 is set to bit 3, 1 is set to bit 2, the base of U3 is set to bit 0, and the base of U4 is set to bit Set 1 to 1 (Table 5, State 0).
  • 5 State 1 and set bit 2 of the control register to 0 (State 2 in Table 5) Set 1 to bit 3 of the control register ( Table 5 State 3)
  • Read and save the status register status (Table 4 State 4) Set 0 to bit 3 and 1 to bit 2 of the control register (Table 5 State 5) ).
  • the strobe PROG is transitioned from the initial state by the control of the control register, and a command is input from the data input D1N to input a desired port. Put the unit in harm or read mode. Then, in the read mode, the state of the selected port can be output to the data output D0UT. In the damage mode, the data given to the data input D1N 'can be output to the selected port. That is, as with a microcontroller, any personal computer that has a parallel interface interface can use any one of the many ports on the I0 extension circuit 100. Access can be made possible.
  • FIG. 3 shows a specific configuration example of a storage device using the memory 1 C 28.
  • a DRAM, an SRAM, an EEPROM, a flash memory, Ferroelectric memory Etc. can be used.
  • the harming and reading operation is emulated to realize the harming and reading of the memory IC 28.
  • Switches SIH to SW3 are connected to the ports P41 to P43 of the I0 cattle spanda U4, and the connected memory is identified by reading the switch status from this port. Can be done.
  • the switch SW1 is connected to a terminal / WE for controlling the damage of the memory IC 28, so that the damage can be inhibited by this switch.
  • Switch SW2 is used to identify whether a memory is connected.
  • Switch SW3 is used to identify whether the access is of the DRAM type or the SRAM type.
  • FIG. 4 illustrates the relationship between the state of each bit of the port PA4 of the I0 extension circuit 100 and the identification of memory. In this example, it is possible to determine whether the memory can be damaged (B1T3), whether the access sequence of the memory is SRAM or DRAM (B1T2), and whether the memory is connected (BIT1). Has become.
  • the flow charts shown in Figs. 5 and 6 show the access to the above-mentioned port, which damages data to the data register and control register of the personal computer and reads it from the status register.
  • This is an example in which data is read and the harm is done one byte at a time, and is an example of a platform using a memory IC 28 with SRAM or EEPR0M in the circuit of Fig. 3. .
  • the pins A0 to A14 for address input of the memory IC 28, the pins Q0 to Q7 for data input / output, and the pins / CS, / 0E and / WE for control are I0 expanders. It is linked to U3 and U4 ports.
  • the data reading operation can be realized as follows. Set the I0 expander U4 connected to the memory data terminals Q0 to Q7 to ports P60-P63 and P70-P73 in the read mode, and set the terminal /CS./0E. Damage -110 to port P5 of I0 expander U4 connected to / WE, and set -IT to - ⁇ .P51 for P50.P52. Terminals / CS and / 0E are in the -IT state, and terminal / WE is in the-state. Next, the address that damages the ports P40-P43.P50-P53.P60-P63.P70-P73 of the I0 expander 113 connected to the address terminals A0-A13 of the memory is set. Cut.
  • terminals A0 to A14 The address is given to terminals A0 to A14. Then, -1100- is harmed to port P5 of 10 expander U4, and -cr is set to P50.
  • Terminal / CS is - L-state becomes, Memo Lee 1 C 2 8 to address its data ⁇ dress output terminal Q0 ⁇ Q7 in c Note rie IC 2 8 that is off E pitch Is done.
  • This output data is read from boats P60-P63 and P70-P73 of 10-expander U4. Then, "10 ⁇ ,” is sequentially written to port P5 of the 10th extender 4, and -50 is set to P50.P52 to set the terminals / CS, / 0E, / WE to the initial state of "H—". I do.
  • the damage operation can be realized as follows. 10 Set each port of extractor 3 and 4 to harm mode and expand I 0 ! 3 o: 1 P40-P43. P50-P53. P60-P63, P70- Attach address to P73. Also, set the data in the I60 expander's dimensions: P60-P63, P70-P73: The same is true if the shift is performed first. Next, "lllltr is harmed to the port P5 of the I0 expander U4, and -CP is set to P50. The terminal / WE is in the -L- state. The port P5 of the I0 expander U4 is connected to -P. -101 ( ⁇ is damaged and-( ⁇ is set to ⁇ 52.
  • the terminal / CS is in the -L- state, and the address is applied to the memory IC 28; Damage '111IT to port # 5 of expander U4, and set-to 52.
  • Terminal / CS goes to -IT state 1 0 Port of expander U4 @ 60- ⁇ 63, ⁇ 70- ⁇ 73
  • the set data is flushed to that address of the memory IC 28.
  • I 0 expander U4 damages -111 to port ⁇ 5 and sets -50 to ⁇ ⁇ 50 to set terminal / CS.
  • / 0 ⁇ , / WE are set to the initial state -H '.
  • the access point for continuous access I0 expander U3 port P40-P43. P50- ⁇ 53. ⁇ 60- ⁇ 63. ⁇ 0- ⁇ 73 Only the part of the address that has changed is set. Good. For example, if you want to access address 1H after damaging address 0H, you only need to set -000 ⁇ to port PA7. In the memory supporting the burst mode, reading can be performed at a higher speed by changing the terminal / CS.
  • FIG. 7 is an example of a unit using a DRAM or a memory (for example, a flash memory) for accessing the memory IC 28 by the same operation as that shown in FIGS. 8 and 9.
  • the flowchart shows the case of reading and damaging data in the circuit of Fig.7.
  • the read-and-kill can be performed as follows. First, -111 "is harmed to the port P5 of the I0 expander U4 connected to the terminal /RAS./WE./CAS for controlling the memory. /WE./CAS is in the -IT state, and the I0 extractor connected to the address terminals A0 to A9 of the memory is connected to the P3 pins P50-P53, P60-P63, Set the upper address in P70-P73. 10 Damages 0111 ⁇ into port P5 of expander U4. The terminal / RAS goes into the -L- state, and the set upper address is taken into the memory. Next, the lower address is set to the ports P50-P53. P60-P63.
  • the harming operation can be performed in the following manner. Write 111-. Then, the upper address is set in the ports P50-P53, P60-P63, and # 70- # 3 of the 10 expander U3. 10 Damage “0111” to port P5 of expander U4 I Set port 0 of expander U4 Set data to ports P60-P63 and P70-P73 I 0 Expander D4 Damage -001 ⁇ to P5 Terminal / WE goes to -L- state and enters damage mode I0 Expander U3 port P50- P53.
  • P60-P63, P70- Set the lower address to P73 I-Expand to port P5 of I0 expander U4 Injure 0110- to port # 5 of I0 expander U4
  • the set data is loaded into the memory I 0 expander (-111 is harmed to port # 5 of J4 to return to the initial state, and the harm is completed.
  • the memory can be connected and read by the I / O expansion device of the present invention, and the storage device connected to the ⁇ La Relative Interface '' can be realized. .
  • the memory it is also possible to operate by connecting another interface chip and controlling the state of each port.
  • port # 40 of the I0 expander U4 can be used for identifying whether or not another chip is connected.
  • the data bit width is 8 bits
  • DRA ⁇ 2 is deleted or the memory is increased so that the bit width becomes 4 bits or 1 bit. It may be 6 bits. It is also possible to mix RAM and ROM.
  • the first predetermined area of the memory is defined as a header area, and whether the bit width and the memory can be changed in this header area, whether the total memory size, R Versatile data can be obtained by damaging data for identification such as the range of the AM area and the range of the ROM area.
  • the I / O expansion device of the present invention storage devices such as memory devices and disk devices, SCSI interfaces, and GPIB
  • the interface can be realized by connecting various hardware such as network adapters such as Ethernet, AD converter, D / A converter, etc., and controlling from the personal computer main unit. These can be operated. It is also possible to connect a plurality of different types of these hardware with each other, and it is possible to realize a flexible I0 extension.
  • FIG. 10 shows another example of the configuration of the 10 expansion device of the present invention, in which three I 0 expanders U3 to U5 are used for the I 0 expansion circuit 100, and more data input / output is performed. It has boats PA4 to PA7. PB4 to PB7. PC4 to PC7.
  • the bins 1 and 14 of the connector CN 1 are supplied to the decoder 11, and the output of the decoder U 11 is expanded by 10 and connected to the terminals / CS of 3 to 5. As shown in Table 6, one of the 10 expanders' U3.U4.115 is selected according to the status of bits 0 and 1 in the control register. Table 6
  • the gate PC6.PC7 has an AND gate for calculating the logical sum of all the signals to the port PC6.PC7 and the logical sum of all signals to the port PC6.PC7. Is connected.
  • the output of the AND gate U12 is supplied to the bit 6 (/ ACK) of the status register as an active low interrupt signal (/ INT).
  • the port PC6.PC7 is used for input, and a hardware interrupt can be issued to the personal computer by input from the port PC6.PC7. Then, when an interrupt occurs, the port status can be read to determine from which terminal the input has been received.
  • Port PC6 Executes processing according to the input from PC7.
  • the other parts are the same as in Fig. 3. Therefore, it can be accessed by the following operation similar to the platform shown in Fig. 3.
  • the strobe PROG is shifted from the initial state by the control from the control register, and the command set in the data register is input from the data input D1N to set the desired port. Change to harm or read mode. Then, the readout mode table and the state of the selected boat can be output to the data output D0UT and read from the status register. In write mode, data input to data input D 1 N can be output to the selected board c
  • Fig. 10 the circuit connected to the terminals D4 to D7, which are the output of the data register, is omitted:
  • the circuit of Figure 11 transfers 4-bit data from the data input DIN to the desired port (P4. P5. P6, P7 ...) ⁇ 4-bit write bus (4-bit write bus) for sending data and 4- bit data for transmitting 4- bit data from the selected port (P4.P5, P6.P7 ...) to the data output D0UT
  • P4. P5. P6, P7 ⁇ 4-bit write bus (4-bit write bus) for sending data and 4- bit data for transmitting 4- bit data from the selected port (P4.P5, P6.P7 ...) to the data output D0UT
  • It is configured using a single bus (4bit read BUS).
  • the feature is that these two unidirectional 4-bit data buses are used.
  • This circuit can be configured using ordinary logic circuits, and can also be made into one chip.
  • D / Flip flops L4, L5, L6, L6, L7 .. and I / O buffers B4, B5, B6, B6, ⁇ 7 ⁇ ⁇ is connected.
  • D flip-flops L4 to L7 are used to hold 4-bit data D0 to D3 from the data input DIN through a 4-bit write bus.
  • the I / O buffers B4 to B7 .. output the 4-bit data held in the D flip-flops to L7 .. to each port under the control of the control circuit MUX, or each port from the outside. This is a circuit to apply the signal given to the host to the 4-bit read bus.
  • the control circuit MUX flashes the 4-bit command from the data input DIN when the signal PROG transitions from the “ ⁇ ⁇ state” to the “L” state, and responds to this command. Set the selected port to harm or read mode, and output the status of the port selected by the command to the data output D0UT via the input / output buffer.
  • the D-flip ports L4 to L7 In the case of, when data that damages the selected port is applied to the data input DIN and the transition is made to return to the strobe PROG force ⁇ -FT state, the D-flip ports L4 to L7 ..
  • the data D0 to D3 that harm the selected one by the command are fetched and output to each terminal of the selected port from the input / output buffers B4 to B7 .. There is no operation in the K write mode and the selected port State is only to output to the data output D0UT.
  • the commands shown in Tables 2 and 3 can be used for the control circuit MUX, but the two modes of -ANLIT and "0 RLD-" are not used. You can also select the eight ports by using the commands shown in (8) and (9).
  • FIG. 12 is a configuration example of the control circuit MUX when the commands shown in Tables 7 and 8 are used. Circuit of FIG. 1. 2, D unfavorable Ppufuro-up FF0 to FF 3, the decoder DEC, latches LL10 ⁇ LL1 7 trough O c that is configured using standard logic
  • D flip-flops FF0 to F3 are 4-bit commands from the data input D1N 'when transitioning from the symbol PROG force ⁇ - ⁇ ' state to the -L- state. And give it to the decoder 'DEC'.
  • the decoder DEC sends control signals from the lower 3 bits of the command that was flushed to the corresponding D flip-flop L4 to 11 and the input / output bus B4 to B1]. Is output.
  • the I / O expansion circuit 100 since the 4-bit bus is unidirectional, there is no need to switch the direction of 4-bit data. Therefore, higher speed operation can be realized by configuring the I / O expansion device of the present invention using this circuit.
  • FIG. 13 shows still another configuration example of the I / 0 expansion device of the present invention.
  • This I, / 0 expansion device also includes a connector CN1 (including a case where it is a card edge connector) and an I / 0 expansion circuit 100, and has the same configuration as the above-described embodiment.
  • Power supply voltage monitoring circuit 120 is provided.
  • the 1/0 extension circuit 100 is configured using basic logic instead of the I / O expander, and can be implemented as a one-chip. And it has the following configuration.
  • the I / 0 expansion circuit 100 has a 4-bit write bus (4-bit write BUS) and a 4-bit read bus Ubit read BUS, and uses these two unidirectional 4-bit data buses. There are features in the point.
  • the 4-bit write bus receives 4-bit data from its data input D1N via a bus U1A, and receives a desired signal via one of input / output circuits 101 to 108 as described later. Transmission is made to ports (PA4.PA5 ... PA7, PA4..PA7).
  • the 4-bit read bus receives 4-bit data from the ports (PA4.PA5 ... PA7, PA4 ... PA7) via one of the input / output circuits 101 to 108. The data output is sent to D0UT.
  • the decoder A110 has its inputs A0 to A2 connected to the control input CTRL of the I'0 expansion circuit 100, and connected to pins 1, 14, and 16 of the connector CN1 (the signal line from the control register). / STB, / ALF, / IN I).
  • the decoded output / 00 to / 07 of the decoder U110 is an active switch, and the bits 0, 1, and 2 of the control register are used to control the input / output circuits 101 to 108 described later. One of them can be selected (however, bit 2 is to be provided in response to input A2 of decoder U110).
  • the input / output circuits 101 to 108 are provided for the input / output ports # 4 to # 7 and # 4 to # 7, respectively.
  • the input / output circuits 101 to 108 hold and output data to be output to ports to ⁇ 7. ⁇ 4 to ⁇ 7 on the platform where the decode outputs / 00 to / 07 are provided. Then, data from ports # 4 to # 7 and # 4 to # 7 are input. Whether the 4-bit data to be output to the board is retained depends on the state of bit 3 of the control input CTRL.
  • These input / output circuits 101 to 108 are controlled by bit 3 of the control input CTRL (pin 17 of connector CN1 E [1 or the signal register from the control register (bit 3)).
  • the decoded output of the decoder U110 / 00 to / 07 (pins 1, 14 and 16 of connector CN1, ie, the signal line / STB from the control register (bits 0, 1, 2)) , / ALF, / IN1), the 4-bit data from the buffer U111B of the input / output circuit 101 to 108 selected is output.
  • the input / output circuits 101 to 108 are provided with 4-bit nodes for outputting the data supplied to the input / output ports PA4 to PA7.PB4 to PB7 to a 4-bit read bus.
  • the software U111B is formed by a 4-bit latch U111A for holding and outputting the data given to the 4-bit read bus at input / output ports PA4 to PA7 and PB4 to PB7.
  • Gate U111D for controlling the operation of buffer U111B
  • Gate U111D for controlling the operation of buffer U111B
  • D-FF D flip-flop
  • FIG. 14 shows the operation in the circuit configuration of Fig. 13.
  • the operation of damaging 4-bit data to one of the input / output ports PA4 to PA7 and PB4 to PB7 is performed as follows. Set the 4-bit data to be output to the lower 4 bits of the data register, output the 4-bit data from pins 1, 2, 3, and 4 of connector CN1 and give it to data input D1N. ( Figure 14 (A))
  • This 4-bit data is 4-bit data Output to the bus.
  • the 4-bit data output from the data input DIN is latched to the 4-bit latch U111B, and the input / output ports PA4 to PA7 and PB4 to PB7 It is possible to output from a selected one of the above, and thus it is possible to damage a desired port.
  • the output 4-bit data is given to bits 3, 4, 5, and 7 of the status register via bins 11 to 13 and 15 of connector CN1. By reading this on the computer body side, 4-bit data from the input / output port can be captured.
  • variable * rite_data is the damaging data
  • variable por is the value indicating the input / output ports PA4 to PA7, PB4 to PB7, and any of the values from OH to 7H Bits 0, 1, and 2 are reversed by value
  • the variable pi — port is the address of the parallel interface.
  • bit 3 of the control register (bits 0, 1, and 3 are inverted) remains set to "1". The points are different.
  • the harm is done as follows.
  • one of the decode outputs / 00 to / 07 of the decoder U110 becomes “L” by the above 3-bit data, and the bit 3 of the control input CTRL; "L” state ,
  • the output of the gate U111C becomes "L” state.
  • the 4-bit buffer U111B is ready for data output, and the 4-bit data provided to the I / O ports PA4 to PA7.
  • the 4-bit data output to the 4-bit read bus is output to the data output D0UT via the buffer U1B (FIG. 14 (C)).
  • the output 4-bit data is given to bits 3, 4, 5, and 7 of the status register via bins 11 to 13 and 15 of connector CN1. By reading this on the computer body side, 4-bit data from the input / output port can be captured.
  • the input / output unit one of ⁇ 4 ⁇ to ⁇ 7 ⁇ .
  • This reading operation can also be realized using a computer language such as assembler or C language. Expressed as an assembler as follows (however, the data from the read port is stored in the AL register).
  • the memory can be connected and damaged by reading as shown in FIG. 3 and FIG. 7, and connected to the parallel interface. Storage devices can be realized.
  • the I / O expander U3 ports P40-P43, P50-P53, P60-P63 By setting P70-P73 as ports PA4-PA7 and I0 expander U4 as ports P40-P43.P50-P53, P60-P63.P70-P73 as ports PB4-PB7, memory It is possible to realize an operation that does not read easily.
  • FIG. 16 shows the internal configuration of the personal computer.
  • Shingo No. 300 indicates the main body of the personal computer, which has the same configuration as a normal PC—XT, PC—AT compatible II, 80 ⁇ 86 compatible CP, and RAM 32 0, BIOSROM 330, keyboard 370, peripherals such as keyboard interface, parallel interface, serial interface, and sun interface Device 350, Video Interface 380, There is an internal bus 301 for connecting these.
  • CPU 310, peripheral device 350, and video interface 385 integrated into one chip for example, CH1PS & TE CHN0L0G1ES F8680A.
  • the CPU 310 and the peripheral device 350 are integrated into one chip.
  • a monochrome or color LCD (reference numeral 380) is used as the display, and power consumption is reduced to facilitate battery driving.
  • a speaker 360 is built in as an output of the sound interface.
  • the connector CN 3 for the output of the parallel interface, the connector CN 4 for the output of the serial interface, the video interface and the video interface.
  • a connector CN5 (for example, for S-VIDEO) is provided for the output of the source.
  • the storage device 200 has a configuration in which a memory 180 is connected to each of the above-mentioned IZO extension circuits 100, and a parallel interface of the personal computer main body 300. ⁇ It can be connected to the connector CN3 via the connector CN1 to connect it to the IC. As the I / O expansion circuit 100, it is desirable to use the circuit shown in FIG. 13 for high-speed operation.
  • the personal computer main body 300 has a program stored in the memory 180 of the storage device 200 or a program for reading out the data read into the BIOS ROM 330.
  • the program 340 it is possible to access the memory device 180 of the storage device 200 as a drive.
  • This program can be implemented by using the routines shown in Figs. 5, 6, 8, and 9 (including those applied to the circuit in Fig. 13).
  • the personal computer main body 300 is characterized in this respect.
  • the CPU 310 executes the programs harmed by the BIOS ROM 340.
  • the program or data in the storage device 200 is read out to the memory 320 using 0, and the program can be executed.
  • the CPU 310 can use the program 340 to store the data as a drive in the storage device 200 as a c- part nal computer main unit 300.
  • the storage device 200 is a disk-to-desktop, not-book-versus-versatile device. Since access is permitted by connecting to the parallel interface of the computer, the program or data on the storage device 200 can be shared. Therefore, the storage device 200 is connected to the personal computer main body 300 and used outdoors, and the storage device 200 is connected indoors to a desktop-type or notebook-type personal computer. Then, the program or data in the storage device 200 can be used. Since the personal computer main body 300 has the above configuration, it can be miniaturized, and various external configurations can be considered.
  • FIGS. 17 and 18 show an example thereof. FIG. 17 is a view from the side of the LCD 380, and FIG. 18 is a view from the opposite side.
  • This external configuration is characterized in that the storage device 200 is a cartridge of the personal computer main body 300 as shown below.
  • the storage device 200 accommodates the I / '0 extension circuit 100 and the memory 180 in the case 201, and the outside of the case 201.
  • a connector CN 1 is arranged to connect to the parallel interface of the personal computer main body 300. Then, as shown in the figure, the storage device 200 is slid according to the unevenness and can be inserted into the personal computer main body 300.
  • the connector CN3 of the personal computer main body 300 can be connected to the connector CN1 when the storage device 200 is inserted.
  • Connector CN 3 when the connector CN 1 is male Tibu still c using those of the female type, the external shape of the carts Li Tsuji not only accommodated in the case 2 0 1, card It can be made thinner or in a shape other than that shown in the figure.
  • the connectors CN 1 and CN 3 those according to the size of the storage device 200 such as a mini DSUB connector and a card edge connector can be used.
  • the personal computer main body can be directly attached to the personal computer main body.
  • this connector CN1 can be directly connected to the connector CN3 of the personal computer main body 300. It has become. By doing so, a cable for connecting the storage device 200 to the parallel interface of the personal computer main body 300 becomes unnecessary, so that noise is less affected, High-speed access to storage device 200 can be expected.
  • the size of the main body 300 has been reduced, and the number of keys on the keyholder 370 has been reduced to facilitate operation.
  • a track ball may be provided or a pen may be used.
  • a battery drive is enabled, and a power switch 390 is provided on a side surface of the main body 300.
  • a connector CN5 for outputting a sound interface and a video interface is provided on a side surface of the main body 300, and is connected to, for example, a television or the like to have a large display. You can use what you see on the screen.
  • the storage device 200 is connected to the main unit like an IC card via a parallel interface.
  • the connector CN1 is for connecting to the parallel interface.
  • This personal computer is a storage device 2
  • a storage device 200 that impairs a game program, it can be used as a portable game device.
  • various additional functions can be provided by mounting various windows in the cartridge in addition to the memory.
  • the portable device can be used for various purposes and has good portability. —We can provide a tunal computer.
  • 1 ⁇ 4 4-bit data can be input and output to one of the selected I / O ports of the expansion unit.
  • microcontroller 400 As the microcontroller (MPU) 400 shown in the figure, it is sufficient that there is a ⁇ ⁇ ⁇ , and those incorporated in various devices can be used.
  • the figure shows an example in which cartridges 200 are connected to parallel ports # 0, # 1, and # 2.
  • the data input D 1 N of the I 0 extension circuit 100 is connected to the parallel port ⁇ 0 of the 4 400, and the parallel port ⁇ of the 4 400: 0 connect the data output D0UT expansion circuit 1 0 0, are connected to a control input CTRL of the I 0 expansion circuit 1 0 0 para Rerubo preparative [rho 2 of MPU 4 0 0 c
  • the terminal connected to the output D4-D7 of the data register in Figure 3 or 13 is directly connected to the power supply (15 V), and the power supply is directly connected to the cartridge 200.
  • the power supply is directly connected to the cartridge 200.
  • No the desired value of the I'0 extension circuit 100 can be obtained.
  • the port can input and output 4-bit data.
  • the MPU is an 8-bit MPU, and bits 0 to 3 of the parallel ports P0, P1, and P2 are assumed to be connected to the I0 extension circuit 100, and the IZO extension circuit 100
  • 4-bit data can be output as follows.
  • PO, P1 and P2 indicate the parallel ports P 0, P 1 and P 2.
  • the other points are the same as those described above in that the variable port 'is a value indicating the input / output ports PA4 to PA7.PB4 to PB7 of the I / O expansion circuit 100.
  • the storage device using the above-mentioned 10 expansion device can be used for various devices using a microcontroller (for example, fax machines). Li, modem, telephone, copying machine, blanking Li centers, thereon c which can be used as an external storage device of the bi de O devices), exchange data with the personal co down computer Ya on ⁇ device can be realized.
  • the above-mentioned I0 expansion device uses the one-touch microcontroller port with a parallel port to connect with the self-storage device to use as a personal computer.
  • Lucicon An expansion device for two connections can be easily configured.
  • FIG. 20 shows an example of the external configuration.
  • the main body of the expansion device 500 is a printer interface or a SCSI interface of a heart-rate computer. I will connect to the chair ⁇ : Has become. Also, the cartridge 200 can be connected four times. In addition, the cartridge may take an allowable shape such as a thick type (reference number 200a) and a thin type (reference number 200b), depending on the necessary opportunistic shape. .
  • FIG 21 shows an example of the block configuration inside.
  • the microcontroller (MPU) 400 is equipped with a chip for the so-called parallel interface (for example, 8255A, (Including chips for print interface such as 6823 and 82C11) Connect 4 10 to increase the number of PI 0 outputs.
  • a connector 410 for connecting to a printer interface or a SCSI interface of a sonar computer is connected to the chip 410 for the parallel interface.
  • a connector 420 for daisy-chain connection is connected to the chip 410 for the LaLa car interface.
  • a program for operating the chip 410 for the parallel interface as a printer interface or a SCSI interface is stored in a ROM (not shown) connected to the MPU 400. ).
  • a switch 44 for selecting whether to connect with a personal computer or a SCSI interface is connected to the personal computer.
  • the PIO 0 of the MPU 400 is characterized in that four cartridges 200 can be connected to the cartridge 200.
  • the terminal ctrlO. Ctrll. Ctrl2 of each cartridge 200 is connected to a common connection; the terminal ctrl3 is separately connected to PI0 of the MPU 400. ing.
  • the terminals Din of the force trimmer 200 are commonly connected, but the terminals Dout are individually connected to PIO 0 of the MPU 400.
  • the power supply omitted in the figure.
  • the terminal connected to the output D4-D7 of the data register of the cartridge 200 is connected directly to the power supply (+5 V). This is the same as the example described above, and power is directly supplied to the power bridge 200.
  • the terminal ctr Ctrl 2 of the cartridge 200 is the lower 4 bits of the parallel port P 2
  • the terminal ctr 13 of each cartridge 200 is the upper 4 bits of the parallel port P 2
  • the terminal Din of the cartridge 200 is connected to P0
  • the terminal Dout of each cartridge 200 is connected to the parallel port P1X ( X is a value indicating the port to each cartridge.) If the circuit shown in Fig. 13 is used, 4-bit data can be output as follows. c
  • the read / write operation of the memory is impaired by R0M (not shown) connected to the MPU 400, and the memory of the storage device 200 is read from the MPU 400.
  • R0M not shown
  • the program can be used to access the memory device 180 of the storage device 200 as a drive.
  • the MPU 400 it is possible to use various things (for example, 8bit, 16bit, 8086 compatible, 68K compatible, etc.); however, those that are compatible with 806 (for example, 80186.80188. V25. V50. Aml86EM. Am386EM) can be made compatible with PC / AT compatibles in software.
  • the connection with the personal computer is an SCS I interface
  • the SSC I driver software developed on the PC / AT compatible machine can be easily ported.
  • intersvr commands such as those found in DOS, for example, where the connection between a personal computer and a personal computer is a printer interface.
  • the software developed with these PC / AT compatible machines it can be easily operated as a drive. Therefore, the expansion device can be easily assembled by writing these software in the ROM.
  • the I'0 expansion device is easily connected to the MPU, it is possible to configure a device having a very simple configuration by using a one-chip microphone / controller.
  • FIGS. 22 and 23 show examples of application to communication equipment, and show examples of a platform configured as a set-top box having a CATV converter.
  • Fig. 22 shows the external configuration of the TV set.
  • the set-top box 510 receives an if signal from a TV antenna or CATV cable and sends it to the TV set 502. Video ⁇ A word is being given.
  • the modem 5 0 also become possible connection, for example ', by c its has become possible communication using a telephone line (including those using wireless such as cellular electrostatic or PHS), the input
  • the equipment used is a “Jo” pad) 520, which has fewer cows than a regular full board, and the infrared (Infra-red ray) is a cable.
  • the set-off box is connected to the joystick 5 2 0 To give input from.
  • the above-described force triggers 200a and 200b can be connected.
  • FIG. 23 shows an example of the internal configuration of the set-up box 510.
  • the set-up box 510 incorporates a receiver 600 for TV or CA TV.
  • This receiver 600 is the same as that used for ordinary TV or CATV.
  • the receiver 600 has a TV tuner 610 for receiving and demodulating a TV or CATV signal, and a descrambler for descrambling the scrambled video signal from the TV tuner 610. And a video signal from a TV or CATV signal.
  • the receiver 600 is a receiver corresponding to the input signal if the input signal is digital ⁇ V.
  • MPU 410 can be used.Considering that 32 bit support is desirable and that it is desirable to be compatible with MS-Windows, which is currently widely used 0S In this case, it is desirable to use 83086 or more CPUs as cores. In addition, if multimedia applications are distributed, it is desirable that the clock frequency be as high as possible.
  • CPUs include, for example, Ani386EM, Am486SE. Am486SELV from AMD, and can be operated at clock frequencies of 40 MHz and 33 MHz. Other candidates are traditionally, for example, chips such as PowerPC.
  • the AMD A386EM386EM MPU is equipped with three P10s and two S10s, in addition to a host interface, a switch interface, a DRAM interface, a DMA, and a timer. It is configured such that peripheral devices (Periferal chips) are connected to this MPU.
  • the DRAM 540, R0M 550, display interface 530, and sound interface 560 are connected to the bus interface of the MPU. Have been. If necessary, other peripheral devices, such as a CD-ROM drive having an IDE interface, can be connected. These devices are the same as those used in ordinary personal computers (however, the display interface 530 will preferably be described later).
  • the output of the display interface 530 and the video signal from the receiver '600' are alternatively or added to the output from the video output; output from the descrambler 620 If the video is a digital signal, the digital video signal can be directly harmed to the video memory of the display interface 530. Also, in order to increase the drawing speed, the display interface device 530 is used for c- multimedia where it is desirable to perform two-dimensional or three-dimensional image processing. In consideration of this, the video chip used in the display interface device 530 is currently used for so-called home game equipment. It is conceivable to adopt
  • the PPU 0 of the MPU can be connected to the above-described cartridge 200a200b.
  • the terminal ctrl ctrl2 and the terminal Din of the cartridge 200 are connected in common to reduce the number of outputs of the PI 0 as in the above-described example.
  • the input pad 580 of the joo pad 520 is connected to the PI 0 of the MPU so that the input from the joystick 520 is given. I have.
  • the interface 580 of the joypad 520 may be connected to the bus interface of the MPU.
  • One of the SPUs of the MPU or the remaining output of the PIO is connected to a register 600 so that channel selection and descrambling can be controlled.
  • a modem or the like can be connected to the other of SPUs of the MPU, and communication can be performed using a telephone line or the like.
  • the ROM 550 is harmed with a program for harming / reading out the storage device 200, and the storage device is used as a drive. You can access the memory of 200.
  • the 0S that can harm the ROM and is compatible with MS-Windows for example, "Modular Windows developed by Microsoft Corporation” is known (Nikkei Electric Corporation).
  • the drive that accesses the memory of the storage device 200 as a drive, the driver for controlling the drive, and the like Add a driver (including image processing) for the display interface according to the video chip, and damage the OS with these drivers to ROM550
  • the set-up bot- tom shown in the figure has a graphic interface that is easy for the user to use and is suitable for multimedia use.
  • the storage device 200 can store information for user ID, descrambling control, software, and the like. Then, descramble control can be performed using information stored in the storage device 200 by using a driver for channel selection and descrambling control.
  • this set-top box can be used to manage TV and CATV viewing for multimedia purposes. Furthermore, these can be used in combination. Therefore, c can also be such as to process the information sent from the TV or CATV
  • this set-up box is used.
  • it can be used for exchanging information, such as providing price information and indicating purchase intentions, via a modem while watching TV.
  • a portable information terminal As a device using "Modular Windows', a portable information terminal is known (Nikkei Electronics 1993.2.1p99).
  • Fig. 24 shows its appearance, and The storage device 200 shown in Fig. 1 can be inserted into the main unit.
  • a color CGA or VGA, SVGA
  • a keyboard including the cursor keys 370 may be used, but it is desirable to reduce the number of keys. If necessary, make sure that the keyboard can be connected using pen input or a connector.
  • a connector CN5 for sound and video output is provided so that the display can be made on the display. In addition, communication is possible from the connector CN 7 using a telephone line or the like.
  • FIG. 25 shows a block configuration inside the portable information terminal of FIG.
  • This information terminal can also be used for mobile objects such as automobiles.
  • the MPU 410 the same force as that shown in Figs. 22 and 23 can be used; the figure shows an example of a platform using AMD 386EM386EM. is there.
  • the DRAM 540, ROM 550, display interface 530, and sound interface 560 are connected to the bus interface of the MPU. Have been. These devices are the same as those used in ordinary personal computers. (Since the LCD is used as the display, the display interface 530 also requires something special. I don't think there is.) Further, other peripheral devices such as an SCS I interface and an IDE interface can be connected as needed. By connecting such an interface, for example, it is also possible to connect a CDR0M.
  • the PI0 of the MPU can connect the cartridges 200a and 200b described above: and connect the terminals ctrl to ctrl2 and the terminal Din of the cartridge 200 to the above.
  • the point that the number of outputs of PI 0 is reduced by connecting them in common is the same as in the above-described example.
  • the access to the storage device 200 memory as a drive at 0S “Modular Windows” is performed.
  • a driver for communication control, which will be described later, and a driver for a display interface corresponding to a video chip are added to the ROM 550.
  • An input device is connected to one of the MPUOSIOs (or the remaining terminals of PIO0) to supply an input.
  • the other SIO of the MPU can be connected to a DCE (Data Circuit Terminating Equipment).
  • a modem is generally considered as a DCE
  • the mobile radio for example, a mobile phone, a PHS, a transceiver, and a digital signing process are internally performed, so that the digital It is desirable to give the signal to SI 0 without converting the signal into an analog signal. It is also possible to perform communication using a telephone line or the like via SI0.However, due to the transmission speed, communication is performed via I0 or an expansion device provided in the bus interface. It may be performed.
  • a device that can be reduced in size and consume less power and that can be used for a long time by being driven by a battery can be configured. Therefore, it is possible to provide a portable information terminal that is very portable and has good operability.
  • programs that harm the storage device 200 can be compatible with existing MS-Windows, so programs written for existing MS-Windows can be easily converted to portable MS-Windows. It can be ported for information terminals.
  • the program or data in the storage device 200 can be shared with a desktop type or notebook type personal computer. Therefore, the portable information terminal is used outdoors (in a car), and the storage device 200 is connected indoors to a desktop or notebook type personal computer.
  • the program or data in the program 200 can be used. Thus, it can be used in the same environment outdoors and indoors.
  • a GPS receiver By connecting a GPS receiver to SPU 10 of the MPU and running so-called navigation software, it is possible to display the navigation route and current position on a map.
  • napige software and map data By storing napige software and map data in the storage device 200 at this location, those that are easy for the user to use can be used.
  • a platform used as an information terminal for a mobile object and a chip used for a video display interface, a chip developed for a so-called Kana Vigeo system, a 3DO , SEGA SATURN, SONY PLAY-ST.ATION, etc., which are used in so-called home game machines, will improve the response of the display on the map.
  • Figure 26 shows the external IS configuration of a stand for vehicle use.
  • An LCD monitor for vehicle use is connected as a display, and a vehicle-mounted transceiver or mobile phone is used as a communication means.
  • Connect mobile terminals such as ⁇ .
  • a GPS receiver is connected to operate as a navigation system. It has become to control.
  • the input device is provided in the main body. By having such an external configuration, it can be easily used for mobile objects such as automobiles.
  • the assignment of P10 and SI0 for accessing the peripheral device can be other than shown in the figure. This can be dealt with by rewriting the driver according to the assignment.
  • FIG. 27 shows the block configuration around the MPU in such an application.
  • a DRAM and a ROM are connected to the bus interface, and an LCD interface is connected to the bus interface.
  • An input device is connected to PIO or SI0.
  • the above-mentioned 10 expansion device is considered to be connected to a parallel interface as a normal application, but it has the same functions as data registers, control registers, and status registers. It is also possible to add the existing registers to the personal computer main body and connect the added registers to the above-mentioned IZ0 expansion device to achieve the same operation.
  • the computer instead of the parallel interface, the computer has a built-in expansion board that has a sequencer to perform data harm and read operations on the upper-level I / O expansion unit. It may be something.
  • the connector for connecting the main body of the personal computer and the above-described I'0 expansion device is not limited to the DSUB25 pin shape like a desktop computer.
  • the system configuration using the MPU having PI 0 described above shows the basic configuration of a system using a removable storage device having memory. Therefore, as an extension circuit 100 used in the storage device 200 having such a basic configuration, an 8-bit device may be used in addition to the 4-bit device described above. Used.
  • the extension circuit 100 may be Intel 8255 or a compatible chip thereof, Motorola MC146823 or a compatible chip thereof, or the like. This Badai also c becomes 8-bit parallel transmission, the terminal!
  • the above-described I / O expansion device is connected to the parallel interface of the personal computer, the state of the strobe is changed, and a command is given from the first register. Selects an I / O port and harms and outputs 4-bit data to the selected I / O port, or outputs the status of the selected I / O port from the data output and outputs the status. Register. In this way, the input / output port is selected by the command, and the input / output of the selected input / output port is read and harmed, so that the input / output of the personal computer can be expanded.
  • an external storage device By connecting the memory to the I / O port, an external storage device can be configured, and the data can be damaged from the personal computer or read from the memory. Can be
  • the IZO expansion device of the present invention accessible as a drive from the personal computer when a parallel interface is connected, it can be used for various purposes and is portable. A good personal computer can be provided.

Description

明 細 害
発明の名称 I Z O拡張装置とこれを応用した装置 産業上の利用分野
本発明は、 P C / A T若しく はそれと互換のパーソナルコ ン ピュータのパラ レルィ ン夕一フ エ イ ス （または、 これと同等のパラ レル入出力コネク ター） に接続して入出力を拡張する事が可能 な I / 0拡張装置と、 この装置を応用した装置及びこの装置を応用した方法に関する。 背景技術
パーソナルコ ン ピュータの拡張を行うには、 デス ク ト ッ プマ シンでは、 通常本体に拡張ボー ド を挿入して行われる。 P C / A T若しくはその互換機では、 I S Aバスといわれる規格に適台し た拡張ボー ドをバスス口ッ 卜に挿入して拡張が行われる。 ノー トブックサイ ズの携帯用のパ一ソ ナルコ ンビュータでは、 ドッキ ングステ一ショ ンなどの拡張用のボッ ク スを接続してデスク ト ッ プ用の拡張ボー ドを増設する事が可能になっている。
最近では、 P C M C I A規格が規定され、 この規格にあった I Cカー ド （P C力一 ドと呼ばれ る） をカー ドスロッ トに挿入する事によつて拡張する事が可能な機種が阪売されている。
デスク ト ップマシンのように、 本体に拡張ボー ドを挿入して拡張するような場合、 本体の筐体 を開けなければならない。 これは、 煩わしい作業であり、 コ ン ピュータの知識のないものにと つ ては雜しい作業である。
また、携帯用のパーソナルコ ンピュータでは、 ド ッキングステ一ショ ンを接続したのではその 携帯性という利点が大きく失われ、 また、 ドッキングステー シ ョ ンを購入するための余分な出費 を強いられる。
P C M C I A規格の 1 Cカー ドをカー ドスロ ッ トに挿入する拡張方法は、 通常デスク ト ップの マシンではカー ドス口 ッ トをサポー ト していないために新たな拡張を行うための拡張ボー ドなど を購入する事を強いられる。 さ らに、 P C M C I A規格では、 增設メモ リ ー用のカー ドから発展 してきたためか I Cカー ドの大きさに制限がある。 したがって、 1 Cカー ドによる增設では、 拡 張に制限がある。
本発明は、 上 Ϊ己課題を解決するために、 拡張ボー ドをバススロッ トに挿入するこ とも 1 C力一 ドを挿入する事にもよらない新たな入出力を拡張するための 1 0拡張装置と、 この装置を rt.用 した装置 Sび方法を提供する事をその目的とする。
また、 本発明は、 上 ΐ己 1 0拡張装置を用いて、 1 Cカー ドのように本体に挿入する事によ つ て様々な用途に使え、 かつ携帯性の良いバ一ソナルコ ン ピュー タを提供するこ とをその目的とす る 発明の開示
本発明にかかる I 0拡張装置は、 パーソナルコ ンピュータのパラ レルィ ンターフヱ イ スに接 続する事によって、 パーソナルコンピュ一タの入出力を拡張する事が可能な I / 0拡張装置であ つて、 、'ラ レルイ ンタ一フ ヱイ スに接続するためのコネク ターと、 このコ ネク ターに接続され、 パラ レルィ ンターフェ イ スのデータレジス タに相当する第 1 のレジスタの 4又は 5 ビッ トをコネ クターを介して入力するデータ入力と、 パラ レルィ ンターフユ イ スのステータ ス レ ジスタ一に相 当する第2のレジス夕に4 ビッ トのデ一夕をコネクタ一を介して与えるデータ出力と、 パラ レル ィ ンターフヱイスのコ ン ト ロールレジスターに相当する第3のレジスタ力、らの信号をコネクター を介して入力する制御入力とを有する 1 Z O拡張回路とを含んで構成され、
この I / 0拡張回路は、 複数の 4 ビッ 卜の入出力ポー トと、 これらの入出力ポ一 卜とデータ入 力又はデータ出力との間でデータ転送を行う 4 ビッ トのデータバスとを有し、 前記制御入力から の制御により、 前記データ入力から与えられた 4 ビッ トデータを前記入出力ポー トのうちの 1 つ に出力し、 もしく は前記入出力ポー トのう ちの 1 つに与えられた 4 ビッ トデータを前記データ出 力に出力する。
本願請求項 1 の発明にかかる 1 Z O拡張装置をパーソナルコ ンビュータのパラレルイ ソターつ ュィスに接続し、 制御入力からの制御により、 入出力ポー トを選択し、 選択された入出力ポー ト の読み込み '害き込みを行う事によって、 パーソナルコ ンビュータの入出力を拡張する事が可能 になる。
この本発明にかかる I / 0拡張回路は、 複数の 4 ビッ トの入出力ポー ト と、 回路の動作を制御 するための信号を入力するための制御入力と、 入出力ポー トのいずれかを選択し選択された入出 力ポー トの害き込み又は読み込みのコマン ドと害き込みのための 4 ビッ トのデータ とを入力する ためのデータ入力と、 入出力ポー トのいずれかの状態を 4 ビッ 卜のデータ として出力するための データ出力とを有する I 0拡張回路であって、
データ入力から入出力ポー トへ 4 ビ .,' トのデータを転送するラィ トデータバスと、 入出力ポー トからデータ出力へ 4 ビッ 卜のデータを転送するリー ドデ一タバスと、 各入出力ボー ト ごとに設 けられ、 ライ トデータバスの状態をフ ェ ッ チ して当該入出力ポー トから出力するレ ジスターと、 各入出力ポー トごとに設けられ、 当 i亥入出力ポー トの状態をリ一ドデ一タバスに与えるバッ フ ァ と、 制御入力のうちの 1 つであるス ト ローブの状態が遷移したときに、 入出力ホー トの選択及び 動作モー ドを設定するためのコマン ドをフ ユ ッチする制御回路とを有し、
制御回路は、 フ ユ ツチしたコマン ドが fみ込みモー ドであった場台に、 選択された人出力ホー トの伏態をバッ フ ァ及びリー ドデータバスを介してデータ出力から出力させ、 フ ヱ ソ チ したコマ ン ドが書き込みであった場台に、 ス ト ローブの状態が戻った際にテータ入力に与えられた 4 ビ , 卜のデータをライ トデータバスを介して選択された入出力ポ一 卜のレジスタにフユ ツチさせ、 当 該入出力ポー 卜から出力させる。
この I / 0拡張回路により、 ライ トデ一夕バス及びリー ドデータバスという 2つの単方向の 4 ビッ トデータバスを用いて構成されるので、 より高速の動作を期待できる。
本発明にかかる外部記憶装置は、 データを記憶するためのメモリーを有し、 パーソナルコ ン ビ ユータのパラ レルイ ンターフ ヱ イ スに接続する事によって、 °ラ レルイ ンタ一フヱ イ スを介して メモリ一に記憶されたデ一タをパーソナルコ ン ピュータに与え、 若しくはパーソナルコ ンビユー タからのデータをメモ リーに記憶する事が可能な外部記憶装置であって、 パラ レルイ ンタ一フ ヱ ィ スに接続するためのコネク ターと、 コネ ク ターに接続され、 パラ レルイ ンターフ ヱイ スのデ一 夕 レジスタに相当する第 1 のレジスタの 4又は 5 ビッ トをコネクターを介して入力するデー夕入 力と、 ラ レルイ ンターフ ェイ スのステータ ス レジスターに相当する第 2 のレジスタに 4 ビッ ト のデータをコネクタ一を介して与えるデータ出力と、 パラ レルイ ンターフ ェイ スのコ ン ト ロール レジスターに相当する第 3のレジスタからの信号をコネクターを介して入力する制御入力とを有 する I Z O拡張回路とを含んで構成され、
I / O拡張回路は、 メモ リ一のア ドレス端子、 データ端子及び制御のための端子に接続された 4 ビッ トの入出力ポー トと、 これらの入出力ポー ト とデータ入力又はデータ出力との間でデータ 送を行う 4 ビッ トのデータバスとを有し、 制御入力からの制御により、 データ入力から与えら れた 4 ビッ トデータを入出力ポー トのうちの 1 つに出力し、 も しく は入出力ポー トのうちの 1 つ に与えられた 4 ビッ トデータをデータ出力に出力する。
この外部 §己憶装置では、 入出力ポー トの状態を変化させてメ モ リ 一の動作をェ ミ ュ レ一 卜する こ とにより、 パラ レルイ ンターフ ェ イ スを介してメ モ リーにアクセスでき る。 これによ つて、 パ ラ レルイ ンターフ ユイ スに接続する外部記憶装置を構成しうる。
本発明にかかる外部 i己憶装置のアクセス方法は、 上記外部記憶装置をパーソナルコンビュータ のパラ レルィ ンターフ ェイ スに接統し、 パーソナルコ ンピュータのデ一夕 レジスタ及びコ ン ト 口 一ルレ ジス夕にデータを害き込む事によつて外部記憶装置のメモ リーのデータを読み取るための 外部記憶装置へのアク セス方法であって、 1 0拡張回路の入出力ポー トのうちメ モ リ 一のデー 夕端子に接統されたものを読み込みモー ドにし、 I 0拡張回路の入出力ポー トのうちメ モ リ 一 のア ドレス端子に接続されたものに、 メモ リーに害き込むア ド レスをセッ ト し、 1 0拡張回 S§ の入出力ホー トのうちメモ リーの制御のための端子に接続されたものに、 4 ビッ トデータを書き 込んでメ モ リ ーからア ドレスに害き込んだデータを出力させ、 I 0拡張回路の入出力ホー ト の うちメ モ リーのデータ端子に接続されたものから出力されたデータをパー ソナルコ ン ピュータ の ス テータ ス レ シス タから読み込んて、 メモ リーのデータを読み取る- この外部 Ϊ己憶装置のァクセス方法によ って、 メ モ リ ーの動作をェ ΐ ユ レ一 トするこ と によ り 、 パーソナルコンピュータ本体からメモリーにデータを書き込み、 あるいは、 メモリーのデータを読み取る二 とができる。
また， 本発明にかかる外 己情装置のアクセス方法は、 上言 s si 己憶装置をパ一ソナルコンピュータのパ ラレルインターフェイスに ί^ し， パーソナルコンピュータのデータレジスタ及びコン卜ロールレジスタに デ一タを書き込む事によつて外部記 11^置のメモリ一にデ一夕を書き込むための外部言 置へのァクセス 方法であって、 1ノ0拡張回路の入出力ポー卜のうちメモリーのアドレス端子に ¾ されたものに、 メモリ 一に書き込むアドレスをセットし、 1 0拡張回路の入出力ポ一卜のうちメモリーのデータ端子に され たものに書き込むべきデータをセッ卜し、 I ZO拡張回路の入出力ボー卜のうちメモリーの制御のための端 子に^されたものに、 順次 4ビッ卜デ一タを書き込んでメモリ一をァドレスに読み込むように動作させて、 メモリ一にデータを書き込む。
本発明にかかる Iノ0拡張装置は、 I ZO拡張回路が、 制御入力のうちの 1のビットによって入出力ポー 卜の書き込み ·読み込みが制御され、 制御 のうちの残りの 3のビッ卜によって選択された SHI己入出力ポ —卜に、 データ入力から与えられた 4ビットデータの書き込みを行なって当該入出力ポー卜から出力し、 も しくは l己 3のビットによつて選択された入出力ポー卜に与えられた 4ビッ卜デ一タをデー夕出力に出力す るようにしてもよレ、。
この I ZO拡張装置では、 制御入力のうちの 1のビットで入出力ポ一トの書き込み ·読み込みの制御を行 ない、 残りの 3のビッ卜で入出力ボ一卜の選択を行なうようにしているので、 当該入出力ボートにデ一夕入 力からの 4ビットデータの書き込みを行ない、 もしくは当該入出力ポートに与えられた 4ビッ卜データを前 言 5データ出力に出力するようにしているので、 より高 乍を Hi見できる。
本発明のコンピュータは、 パラレルインターフェイスを有し、 ±iiした外部記憶装置力; StjfSパラレルイン ターフェイスに ί¾¾された に、
Figure imgf000006_0001
ドライブとしてアクセスするプログラムかコン ピュー夕の B I O S R O Mに書き込まれている二とを! f¾¾とする。
また、 本発明のコンピュータは、 少なくとも 4ビッ卜のテ'一夕の入力又は出力ができるパラレルイン夕一 フェイスがモノシリックに幵 ί成されたマイクロコン卜ローラと、 二のマイクロコン 卜ローラを動作させるた めのプログラムが申湖された R O Mとを有するコンピュータであって、 パラレルインタ一フェイフ、 . メモ リと、 パラレ インターフェイスとメモリとの間で少なくとも 4ビッ卜のテ一夕をやり取 する事力 'てきる I 0拡張回路ヒを有する記憶装置を ¾する事カ^!能であり， R O Mに書き込まれたプログラムによって. Iノ0拡張回路を介してメモリのァドレスの選択及び制御を行うとともに， I /0拡張回路を介して (^ モリの所望Dァ卜レスのチ一タをやり取りする事ができる c 図面の簡単な S明 図 1は、 パーソナルコンビュ一夕本体内部のパラレルインタ一フェイスの構成を示す。
図 2は、 本発明の I /0拡張装置の構成を示す：
図 3は、 本発明の I /0拡張装置の具体的な回路例を示す。
図 4は、 I 0拡張回路 100のポ一卜 PA4の各ビッ卜の；!え態とメモリーの の関係を示す。
図 5は、 メモリ一に SRAMまたは EEPROMを用いた場合のデータの読み込みを 1バイ卜づっ行う場 合のアルゴリズムの例を示す。
図 6は、 メモリ一に SRAMまたは EEPROMを用いた場合のデータの書き込みを 1バイ卜づっ行う場 合のアルゴリズムの例を示す。
図 7は、 メモリ一に S R AMまたは E E P R 0 Mを用し、た場合の I ZO拡張装置との具体的な を示 す。
図 8は、 メモリ一に DRAMまたはこれと同じ動作でアクセスするメモリーを用いた if^のデータの読み 込みを 1バイ卜づっ行う場合のアルゴリズムの例を示す。
図 9は、 メモリ一に DRAMまたはこれと同じ 乍でアクセスするメモリーを用いた場合のデータの書き 込みを 1バイトづっ行う場合のアルゴリズムの例を示す。
図 10は、 本発明の I ZO拡張装置の他の構成例を示す。
図 1 1は、 本発明の I 0拡張回路の構成例を示す。
図 12は、 図 1 1の I /0拡張回路の制御回路 MUXの構成例を示す。
図 13は、 本発明の I ZO拡張装置の他の構成例を示す。
図 14は、 図 13の】ノ 0拡張装置の書き込みシーケンスを示す。 図 15は， 図 13の I/O拡張装置の 読み込みシーケンスを示す。
図 16は， 例に列挙した I /0拡張回路にメモリーを搬して構成したス卜レージデパイスを用 L、た パー'ノ十ルコンピュータの内 冓成例を示す。
図 17は、 図 16のパーソナルコンピュータの外観構成例を示す。
図 18は、 図 1 Gのパーソナルコンピュータの外観構成例を示す c.
図 19は、 マイクロコントローラヒ本発明 O Iノ 0拡張装置との ί¾¾ί列を示す c
20は， 本発明の I 0拡張装置を用いたス卜レージデ ィスを 一'ノ十 コンビユークにす するた めの拡張装置の外 IIを示す c
図 2 ， 図 20の拡張装置の内部についてブロック構成例を示す、- 図 22は. 本 明の I /0拡張回路を 、たス卜レージ子 '、ィスで搆成したセ 卜卜ップホ ス 例を示す. -
： . 本 ¾明レっ ] /0K張回路な 、たス卜し—シ 、 < スて楫 ¾ たセ ·.' 卜 卜 ホ ノ ブロック構成を示す。
図 24は、 本発明の I Z0拡張回路を用いたス卜レージデバイスで構成した携帯用の' 端末の外観を示 す。
図 25は、 本発明の Iノ 0拡張回路を用いたス卜レージデバイスで構成した 用の' 端末の内部プロ ック構成を示す。
図 26は、 図 24、 25の装置を ¾|¾用とした場合の外観構成を示す。
図 27は、 MPUの周りのブロック構成を示す。 発明を実施するための ftSの形態
本発明は、 P CZA T若しくはその のパラレルイン夕一フェイスを利用して拡張を可能にするもの であるので、 まず、 そのパラレルインタ一フェイスについて説明する。
パラレルインターフェイスは、 プリンタ一の^に使われることからプリンターボ一卜とも呼ばれ、 I B M社発行「丁 echnical Refference Personal Computer AT」 に言 BISされている。 図 1は、 パーソナルコンビ ュ一タ本体内部のパラレルインターフェイスの† を示したものである。
パラレルインタ一フェイスには、 25ピンの DSUBコネクタ一（メス）力 s通常使用され、 コンピュータの外 @fk75 装置に 8ビッ卜パラレルデータの出力力 s可能になっている。 二のパラレルインターフェイスには、 デ一タレ ジスタ （Data Register ) ， ステータスレジスタ （Status Register ) , コントロールレジスタ （Control Register) の 3つのレジス夕があり， これらはパーソナルコンビユー夕のマザ一ボードのインターフェイス (PC Interface ) である I SAバスにす繊され、 図示せぬ CPし' からアクセスできるようになつている。 データレジスタ及びコントロールレジスタは、 CPU 力ら書き込み ·読みだしの両方力;可能であり、 ス千
—タスレジスタは読みだしだけが可能になつている。
デ一タレジス夕の; (え態は. DSUBコネクターのピン 2からピン 9に出力され、 二の信号は D 0から D 7とい う名前がつけられている。 コントロールレジスタのビッ卜 0からビッ卜 3の;!え態は， DSUBコネクタ一のピン 1 , 1 4. 1 6, 1 7にビット 2を除いて反転されて出力される。 これらの信号は STB. ALF, I 1. DSLという名前かつけられ、 残りのビッ卜 4から 7についてはリザーブされるて 、る。 ス ー夕スレシス タのビット 3から 7は、 DSUBコネクターのピン 1 5. 1 3, 1 2, 1 0. 1 1の；|ぇ を示し， ヒット 7は反 秦云された状態を示す： 二れらの信号は ZFEH, O FON. P Λ F' , /AC . B S Yという名前がつけら れ. 残りのヒット 4から 7についてはリザーブされるている また、 ビット G (DSUBコネ-クタ一のピン 1 0. 信号 ZACK ) の；！え を Lにするニヒによって I RQ 5又は 7の割り込みを行う事が可能てあり. 二れ コ ン卜ロールしシスク Oビッ卜 4によって割り込みの許可 ·不許可を制御する事ができる： この制御をするた めの回? S (IRQ Losic ι か 1 :")ら ている. データレジスタのアドレスは、 378H, 278H, 3BCH (Hは 16it¾TCあることを示す）いずれかに設定され、 ス テ一タスレジス夕は子一タレジスタのァドレスに 1加えた値であり、 コント口一ルレジスタのァドレスはデ 一夕レジスタのァドレスに 2加えた値になっている。 これらのァドレスを CPUから指定する事によって上 記レジス夕の t、ずれか!：ァクセスする事ができるようになつている。 図のアドレスデコードコントロール回 路 （Address Decode Control) は C P Uから出力されたアドレス （A0-A9) 及びリードライ卜制細言号 （I0R. I0W) から上記各レジス夕の入出力制御を行う回路である。
P C Z A Tでは、 データレジスタに 8ビットのデ一タを書き込んでコンビュ一夕から外部の装置に 8ビッ 卜並列のデータを出力する事ができる。 し力 、 二の書き込んだデータをデータレジスタから読み取れるに 過ぎないので、 8ビット双方向の伝送はできない。 PCZATS^の ~¾及び PSZ2では、 データレジ ス夕を用レ、て 8ビッ卜双方向の ί£¾力可能にはなつているが、 どの P C Z A Τまたはその互 でもパラレ ルイン夕一フェイスから外部からデータを入力できるのは、 ステータスレジスタに限られている。
本発明の I Z0拡張装置は、 ±£Εのような事情に鑑み、 どの PCZAT若しくはその互腿でもパラレル ィンターフェィスに^!し入出力を拡張する事を可能にしようとするものである。
図 2は、 本発明の I /0拡張装置の構成例を示したものである。
二の 1 0拡^置は、 パーソナルコンピュータ本体のパラレルインターフェイスに^するためのコネ クタ一 CN1 (カードエッジコネクタ一を含む。 以下同じ） と、 4ビットのデータ入出力ポー卜 （P0RT4.P0 RT5...P0RTn ) を複謝 # IZO拡張回路 100とを有する。
コネクター CN 1のピン 2~9 (デ一夕レジスタからの信号ライン D0~D7) のうち 4本は、 I /0拡張回 路 100のデータ入力 DINに^される。 I/O拡張回路 100は、 二のデータ入力 DINからコネクター C N 1を介してパーソナルコンピュータ本体の子一タレジスタからの 4ビッ卜並列の信号を入力するようにな つている。 ただし、 パリティを含も 合は、 I/O拡張回路のデータ入力 DINは、 5ビットであり、 信号ラ ィン D0~D7のうち 5ビット力 繊される。
コネクタ一 CN】のピン 1 1〜 13, 15 (ステータスレジスタへの信号ライン/ FEH. BSV , PAP , 0N0F) は、 IZ0拡張回路 100の 4ビットの子一夕出力 D01TTに接続される。 1 0拡張回路 100は. 二のデー タ出力 D0UTからコネクタ一 1のピンを介してパーゾ十ルコンピュータ本体のス 一夕スレジスクに 4ヒ ッ卜並列の信号を出力するようになってい ただし、 一ツナルコンピュータ本体に 一卜ウェア割り込 み信号を与える場台または 4ビツ卜並列信号のパリ千ィを含 ί易台は、 千一夕出力 DOLTのもう一つの出力か. ί言号ライン に接続され、 コネ、クタ一C.ヽ- 1のピン 10を介してス千ークスレジスタのヒッ卜 ：与えら るようになって t、る c 害リり込みはアクティブ口一である。
コネクタ一 C\' 1 C ピン 】 . 14. 1 C. 】 7 (コン トロールし シスクからの信号ライン ZSTB. .'ALF. I M. DSLi Oうち 要な の力'， I /0拡張回路 100の制御人力 CTRLに接続される- そレつうち 1本は. I ZO拡張回路 1 0 0のストローブ端子 PROGに される。 このス卜ローブ PR0(»¾lK¾t態から遷移すると、
I ZO拡張回路 1 0 0はデ一夕入力 DINからのコマンドを入力する。 二のコマンドによって、 ポ一卜 4〜n のいずれか力 ¾1択されるとともに選択されたポ一卜力 き込み又は読みだしモ一ドに設定される。 そして、 読みだしモードの場合、 選択されたボー卜の各端子の优態がデータ出力 Doirrに出力される。 書き込みモ一ド の ii^、 選択されたボー卜に書き込むデータをデータ入力 DINに与えてストローブ PR(X¾¾)期优態に戻るよ うに遷移すると、 選択されたポー卜の各端子に書き込むデ一タカ 力される。
また、 コントロールレジスタからの信号ライン /STE, /ALF, /INI, /DSLの他の一つは、 4ビットのデータ 入力 DINへの信号を J力力、無カかを制御するための端子/ ENに ¾^される。 4ビッ卜のデータ入力 DINに与 えられた信号か 効であるためには、 少なくとも端子/ E によって有効なるように制御されなければならな い。
二の図 2では、 コントロールレジスタのビット 0 , 1 , 3の; Iえ態によって I 0拡張回路 1 0 0の動作力 s制 御され， ビッ卜 2の状態によってストローブ PR0Gを制御するようになっている。
なお、 コネクタ一 C N 1のピン 2〜9 (データレジスタからの信号ライン D0~D7) の残りは、 I Z0拡張 回路 1 0 0への電源供給ラィンゃ 要に応じて I Z0拡張回路 1 0 0の制御入力 CTRLに され、 電源の供 給や回路の制御に用いられる。
図 3は、 本発明の 1ノ0拡g^gの具体的な回^ jを示したものである。 この 1 0拡張装置は、 現状で 手に入り易い I C ( 4ビットバスバッファ U1A . U1B , 1 0エキスパンダ U3, U4) を用い、 これらを双方向 の 4ビットバスで騰したもっとも簡単な構成例の一つである。 また、 図 3は、 1 0拡張回路 1 0 0のポ一 卜 PA1〜PA7, PB1〜PB7を介してメモリ一 I C 2 8を†|¾！する事によって簡単な外部記情装置としての応用例 も示している。
表 1は、 パラレルインタ一フェイスの各レジスタ， コネクター C N 1と図の 1 /0拡張回路との ¾^関係 をまとめたものである。 表の右側からパラレルインターフェイスの各レジスタ Iregister nane. bit No. ) と 信号名 （signal name ) , コネクタ一 C N 1のピン番号 (pin No. ) . 信号の方向 （Destination ) . バス パッフマ U1A , U1B. I 0エキスパンダ U3及び U4なと"との擬壳 ( Connection) を示している。 なお、 -— は コンビユーク本体から図の I /0拡張装置への出力を示し、 ' ' --·は図の I Z0拡張装置からコンピュータ 本体への入力を示して L、る。 表 1. register name DestiConnec t ion
bit No. (signal name) pin No nation
Data register
0 (DO) 2 ——> U1A P20 of U3. U4
1 (Dl) 3 ——〉 U1A P21 of U3, U4
2 (D2) 4 一一〉 U1A P22 of U3, U4
3 (D3) 5 -- > U1A P23 of U3, U4
4 (D4) 6 CR1 for +5V
5 (D5) 7 CR2 for +5V
6 (D6) 8 CR3 for +5V
7 (D7) 9 CR4 for +5V
Status regi ster
3 (/FEH) 15 <—— U1B P20 of U3.U4
4 (OFON) 13 <― U1B P21 of U3.U4
5 (PAP) 12 <― U1B P22 of U3. U4
6 (/AC ) 10 ぐ一一 EXTERNAL INTERRUPT
7 * (/BSY) 11 ぐ一一 U1B P23 of U3. U4
Control regi ster
0 * (STB) 1 ——〉 /CS of U3
1 * (ALF) 14 /CS of 1)4
2 (/INI) 16 一一 > PROG of U3. U4
i 3 * (DSL) 17 ——> /EN of U1A
4 IRQ frag
* Inverted input or output
4 ビ 'ノ トバスバッフ ァ U1A の入力 1Aから 4Aは、 I 0拡張回路 1 0 0 のデータ入力 D 1 \ をなす: これらは、 パラ レルイ ンターフ ェ イ ス接続用のコ ネ ク ター C N 1 の ビン 2 から 5が接続され、 デ 一タ レ ジスタの下位 4 ビッ 卜の信号 DOから D3が与えられている c パスバッ ファじ 1 A のゲー ト制御 端子/ EN は、 1 0拡張回路 1 0 0 のテー タ入力 Dl.\ への信号を有効か無効かを制御するための 端子をなす。 この端子には、 コ ネクタ一 C N 1 のビン 1 7が接铳され、 コ ン ト ロールレ ジスタの ビッ ト 3の信号 DSL が与えられている。 そ して、 コ ン ト ロールレジスタのビッ ト 3の状態が- 1 _ のとき （ ピ ン 1 7 は- L -) にのみ、 信号 DOから D3がバスバッ フ ァ 1)1 A 及び 4 ビッ ト バスを介して
I 0エキスパンダ U3及び U4のポー ト P20 から P23 に与えられるようになつている。
4 ビッ トバスバッ フ ァ U1B の出力 1Yから 4Yは、 I ノ0拡張回路 1 0 0の 4 ビッ ト のデータ出力 D0UTをなす。 これらは、 コネクター C N 1 のピン 1 5， 1 3 , 1 2 , 1 1 (信号 /FEH， OFON, PA P ， /BSY) が接続され、 ノ、'スバッ ファ U1A を介して I 0エキスパンダ U3及び U4のポー ト （Ρ20 ら Ρ23 ) の状態がパーソナルコ ンピュータ本体のステータ ス レ ジス夕のビ ッ ト 3 , 4 , 5 , 7 に 与えられるようになつている。 また、 コネクタ一 C N 1 のピン 1 0 (信号/ ACK) は、 外部からの 割り込み入力 （/1Π〉 が接続され、 この割り込み入力 （/ΙΝΤ) の状態がステータス レジスタの ビ ッ ト 6に与えるようになつている。 割り込み信号 （/1NT) はアクティブローである。
バスバッ ファ U1A のゲー ト制御端子/ ΕΝ ， I 0エキスパンダ U3及び U4の端子 CS, 端子 PROGは、
1 0拡張回路 1 0 0の制御入力 CTRLをなす。 I 0エキスパンダの各端子及びコマ ン ドなどにつ いてはィ ンテル社や互換チップメ一力一発行のユーザーズマニュアルに記載されている通りであ る o
I 0エキスパンダ U3及び D4の端子/ CS , 端子 PROGには、 コネ ク ター C N 1 のピン 1 , 1 4， 1 6を介して、 コ ン ト ロールレジスタのビッ ト 0， 1， 2 (信号 STB , ALF , /INI) が接統されて いる。 I 0エキスパンダ 1)3及び U4の端子/ CS は、 チ ップセレク ト入力であり、 この端子力; 'FTの ときは出力又は内部ステータ スの変更は一切出来ない。 この端子も、 1ノ0拡張回路 1 0 0の動 作を制御するものであり、 データ入力 DIN への信号を有効か無効かを制御するための端子をなす といえる。 ビン 1 (コ ン ト ロールレジス夕のビッ ト 0 ) 力 し -のと きは I 0エキスパンダ U3が選 択され、 ピン 1力 L -のとき （コ ン ト ロールレ ジスタのビッ ト 0力； - 1 - ) は I 0エキスパンダ U3 が選択され、 ピン 1 4が- L -のとき （コ ン ト ロールレジスタの ビッ ト 1 が- 1 - ) は I 0エキスパ ンダ U4が選択される。
I 0エキスパンダ U3及び U4の端子 PROGは、 1 0拡張回路 1 0 0のス ト D—ブ端子 PROGをなす: 端子/ CS 及び端子/ を-し -にしてス ト ローブ PROGを- H-から- L-にすると、 デ一夕入力 D1N か らのコマン ドをフヱ ツチする。 このコマン ドの上位 2 ビッ トカ； I 0エキスパンダのボー トの選択 (表 3 ) 、 下位 2 ビッ トが選択されたォ:一 卜のモー ド設定となつている c
コ ン ト ロールレ ジス タの ビッ ト 0， 1， 2の状態によって I 0エキスパンダ U3及び の動作が 制御され、 ビッ 卜 4の状態によ つてス ト ローブ端子 PROGを制御するようになっている。 表 2
Figure imgf000013_0001
表 3
Figure imgf000013_0002
例えば、 コマ ン ドが- 20H -のとき、 ポー ト 6 (P60 -P63 ) が選択され、 このポー ト 6は読み だし （READ) モー ドになる。 ポー ト 6の状態がバスバッ フ ァ U1B の出力 1 Yから に出力され、 パ — ソナルコ ンピュータ本体のステータ ス レ ジス タに与えられる。 また、 コマン ドが- 01H -のとき、 ポ一 ト 4 (P40 〜P43 ) が選択され、 このポー ト 4 は書き込み （WRITE ) モー ドになる。 そして、 選択されたポ一 トに書き込むデータをバス バッ フ ァ U1A の入力 1Aから 4Aに与えてス ト口―ブ PROG を- L -から- H—に戻すと、 書き込むデータがポー ト 4の各端子に出力される。
コネクター C N 1 のピン 6力 ら 9を、 シ ョ ッ トキーバリアダイオー ド CR1 ないし CR4 を介して の電源ラ イ ン （ + 5V ) に接続されている。 この 1 0拡張装置には、 外部から電源を供給する事 もできる力；、 消費電力を小さく していることからパーソナ ルコ ン ピュータ本体から電源の供給及 びその制御ができるようになつている。 電源の供袷は、 データ レジスタの上位 4 ビッ ト D4力 'ら D7 を' 1 -にしてビン 6から 9を- H -にするこ とにより行われる。 そして、 'し-にすることにより電 源の供給を停止できる = 電源ラィ ン （+5V ) とグラ ン ドラ イ ン との間には、 コ ンテ ンサ C1を接镜 してリプルを抑えるようにしている。
また、 電源ライ ン （ + 5V ) とグラン ドラ イ ンとの間には、 電源監視回路が接統されている。 こ の電源監視回路は、 霜源ライ ン （ + 5V ) の電圧が良好であるかどうかを監視するための回路であ り、 図のように、 電源リセッ ト I C (U2) , トラ ンジスタ TR1 , 抵抗 Rl， 発光ダイォ一 ド CR5 で構 成する事が可能である。 図の電源監視回路では、 電源ライ ン （ + 5V ) の電圧が電源リセッ ト I C (U2)で決められた電圧以上になっているときに発光ダイォー ド CR5 を点灯して良好な電圧である 事を示すようになつている。 これらの回路で電源回路部 1 2 0をなしている。
I 0エキスパンダ U3及び U4のポー ト P40〜P43 , P50〜P53, P 60〜P63, P 70〜P73は、 それぞれ I Z O拡張回路 1 0 0の入出力ポー トをなす。 ここでは、 これらに便宜上符号 PA4, PA4, PA5, PA6, PA7, PB4, PB5, PB6, PB7を用いている。 所望のポー トに出力する場台のパーソナルコ ン ビユ ー タ本体側のァルゴリス'ムは表 4 のよう に I . ' 0拡張回路 1 0 0の制御入力の信号をコ ン ト ロール して実現しうる。
表 4
Figure imgf000015_0001
また、 I Oエキスパンダ U3及び U4の所望のポ一 トから入力する場台、 パーソナルコ ン ピュータ 本体側のアルゴリ ズムは表 5のようにして I ノ0拡張回路 1 0 0の制御入力の信号をコン ト α— ルして実現しうる。
表 5
Figure imgf000015_0002
図 3の回路構成の埸台、 ポー トへの出力は次のよ うにして行う事ができる。 まず、 コ ン ト 口一 ル レジス夕の上位 4 ビ ッ トを- 0 1 1厂に し、 ビッ ト 3 に 0 を、 ビ ッ ト 2 に 1 を、 U 3の場台はビッ ト 0 に、 U4の場台は ビッ ト 1 に 1 をセッ 卜する （表 4状態 0 ) 。 データ レジスタの上位 4 ビッ ト を にしたまま、 下位 4 ビッ 卜に所望のポ一 卜への書き込みコマ ン ドをセッ トする （表 4状態 1 ) c そ して、 コ ン ト ロールレ ジスタのビッ ト 2 に 0 をセ ッ トする （表 4状態 2 ) c データ レ ジ スタの上位 4 ビッ トを 1 1 1 にしたまま下位 4 ビッ 卜に書き込みデータをセッ トする （表 4状態 3 ) c コ ン ト ロールレ ジス 夕の ビッ ト 2 に 1 をセ ッ トする （表 4伏態 4 ) c
これはアセンブラーや C言語等のコ ンビュータ言 ¾を用いて実現てきる： アセンブラて表せ 次のようになる （ただし、 変数 portは表 2 に応じた OHから 3Hまでの値、 変数 chipは U3又は U4に応 じた 0H又は 1Hのいずれかの値、 変数 prし portはパラ レルィ ンタ一フ ヱイ スのァ ドレ スである）。
MOVE AL. chip
OR AL. ECH
OUT (prt_port+2). AL
MOVE AL. port
OR AL. F4H
OUT prt_port, AL
MOVE AL, chip
OR AL. E8H
OUT (prt_port+2). AL
MOVE AL, write— data
OR AL, FOH
OUT prt_port. AL
MOVE AL. chip
OR AL. ECH
OUT (prt_port+2). AL
図 3の回路構成の埸台、 ポー トからの入力は次のようにして行う事ができる。 コ ン ト ロール レ ジスタの上位 4 ビ ',. ト を- 011Γにし、 ビッ ト 3 に 0 を、 ビッ ト 2 に 1 を、 U3の場台はビッ ト 0 に、 U4の場台は ビッ ト 1 に 1 をセ ッ トする （表 5状態 0 〉 。 データ レ ジスタの上位 4 ビッ トを" 111 にしたまま、 下位 4 ビッ トに所望のポー トへの読み込みコマン ドをセッ トする （表 5状態 1 ) 。 そ して、 コ ン ト ロールレジスタのビッ ト 2 に 0 をセ ッ トする （表 5状態 2 ) 。 コ ン ト ロールレ ジ ス タのビッ ト 3 に 1 をセッ 卜する （表 5状態 3 ) 。 ステータ ス レ ジスタの状態を読み取り保存す る （表 5状態 4 ) コ ン ト ロールレジスタのビッ ト 3 に 0 を、 ビッ ト 2 に 1 をセッ トする （表 5 状態 5 ) 。
これもアセンブラ一や C言語等のコ ンピュータ言吾を用いて実現て'きる。 アセンブラで表せば 次のようになる （ただし、 読み取ったボ一 卜からのデータは ALレジスタに保持される） =
MOVE AL. chip
OR AL. ECH
OUT (prt_port+2), AL
MOVE AL, port
OR AL. FOH
OUT prt_port. AL MOVE AL. chip
OR AL. E8H
OUT (prt_port+2). AL
MOVE AL. chip
OR AL. E8H
OUT (prt_port+2), AL
MOVE AL. chip
OR AL, EOH
OUT (prt_port+2), AL
IN AL, (prt_port+l)
MOVE BL, AL
MOVE AL, chip
OR AL. ECH
OUT (prt_port+2), AL
SHR BL. 3
AND BL, 07H
NOT AL
SHR AL. 4
AND AL, 08H
OR AL, BL
このよう に、 本発明の I / 0拡張装置では、 コ ン トロールレ ジスタからの制御により、 ス ト 口 ーブ PROGを初期状態から遷移させて、 データ入力 D1N からコマン ドを入力して所望のポー トを害 き込み又は読みだしモー ドにする。 そして、 読みだしモー ドの埸合、 選択されたポー 卜の状態を データ出力 D0UTに出力させることができる。 害き込みモー ドの場台、 データ入力 D1N' に与えたデ ータを選択されたポー ト に出力することができ る。 すなわち、 ヮ ンチ ッ プマイ ク ロ コ ン ト ロー ラ のように、 パラ レルイ ンターフ ユイ スがあればどのパーソナルコ ン ピュータでも、 I 0拡張回 路 1 0 0の多数あるポー トのうち所望のものへァクセスする事を可能にすることができるように なる。
こう して、 パラ レルイ ンターフヱ イ スを介してパーソナルコ ン ピュータの入出力端子を增加さ せ、 入出力の拡張を実現する事ができる。 1 0拡張装置のポー トにリ レーなどを接続して ケ ンス制御に用いうる事はもとより、 様々な ドウユアを接続し動作させる事もできる。 図 3は、 メ モ リ ー 1 C 2 8を用いたス ト レージデバイ スの具体的な構成例であり メ モ リー I C 2 8 としては、 D R A M, S R A M, E E P R O M, フ ラ ッ シュ メモ リ 一， 強誘電体メ モ リ ー などを用いることができる。 上述したポー トにアクセスするためのアルゴリズムを用いて、 害き 込み .読みだしの動作をェ ミ ュ レー 卜する事によってメモリー I C 2 8の害き込み及び読みだし を実現している。
I 0ェ牛スパンダ U4のポ一 ト P41-P43には、 スイ ツ チ SIH~SW3が接铳され、 このポー トからス ィ ツチの状態を読みだす事によつて接続されたメモ リーの識別が出来るようになつている。 スィ ッチ SW1 は、 メモ リ一 I C 2 8の害き込み制御の為の端子/ WE に接続され、 このスィ ツ チによつ て害き込み禁止にできるようになつている。 また、 スィ ッチ SW2 はメモ リーが接続されているか を識別するためのものである。 スィ ッチ SW3 は、 そのアクセスが D R AMタイプか S R AMタイ プかを識別するためのものである。 図 4は、 I 0拡張回路 1 0 0のポー ト PA4 の各ビッ トの状態 とメモ リーの識別の関係を例示したものである。 この例では、 メモ リーの害き込みができるかど うか（B1T3)、 メモリ一のアクセスシーゲンスが SRAMか DRAMか（B1T2〉、 メモ リーが接続されている かどうか（BIT1)が判别できるようになっている。
図 5及び図 6に示す流れ図は、 パーソナルコ ンピュータのデ一夕 レジス タ及びコ ン ト ロールレ ジスタにデータを害き込み、 ステータ ス レ ジスタから読み込むという上述したポー 卜へのァク セ スによつてデ一タの読み込み '害き込みを 1 バイ トづっ行う場合の例であり、 図 3の回路におい てメモ リー I C 2 8に S R AMまたは E E P R 0 Mを用いた場台の例である。 メモ リ一 I C 2 8 のア ドレス入力のための端子 A0〜A14 、 データ入出力のための端子 Q0〜Q7、 コ ン ト ロールのため の端子/ CS , /0E , /WE は I 0エキスパンダ U3及び U4の各ポー トに接統されている。
データの読み込みの動作は次のようにして実現できる。 メモ リーのデータ端子 Q0〜Q7に接続さ れた I 0エキスパンダ U4のポ一 ト P60- P63， P70 - P73を読み込みモー ドにし、 メモリ一の制御のた めの端子/ CS./0E./WE に接統された I 0エキスパンダ U4のポ一 ト P5に- 110 を害き込み、 P50.P5 2に- Γ.Ρ51に- ITをセッ トする。 端子/ CS , /0E は- IT状態になり、 端子/ WE は- 状態になる。 つぎに、 メ モ リーのァ ドレス端子 A0〜A13に接続された I 0エキスパンダ 113のポ一 ト P40- P43. P50 -P53.P60-P63.P70-P73 に害き込むア ドレ スをセ ッ 卜する。 そのア ドレスが端子 A0〜 A14 に与え られる。 そ して、 1 0エキスパンダ U4のポ一 ト P5に- 1100-を害き込み、 P50に- crをセ ッ トする。 端子/ CS は- L-状態になり、 メ モ リー 1 C 2 8にア ドレスがフ ェ ッ チされる c メ モ リ ー I C 2 8 内のそのァ ドレスのデータが端子 Q0〜Q7に出力される。 この出力されたデータを 1 0エキ スパ ン ダ U4のボー ト P60-P63, P70-P73から読み込む。 そして、 1 0エキス バンダじ4のポー ト P5に " 10 Γ， を順次書き込み、 P50.P52に- Γをセッ ト して端子/ CS ， /0E ， /WE を初期状態の" H—状態 にする。
害き込み動作は次のようにして実現できる。 1 0エキス バ ンダじ3， じ4の各ポー トを害き込みモ ー ドに し、 I 0エキスパンダし!3のォ:一 ト P40 - P43. P50-P53. P60-P63, P70-P73 にア ト レ スをセ ノ ト する。 また、 I 0エキスパンダ"の.寸:一 ト P60-P63, P70-P73にテ'ータをセ ッ トする： これら い ずれを先に行っても同じである。 つぎに、 I 0エキ スパンダ U4のポー ト P5に" llltrを害き込み、 P50に- CP をセッ 卜する。 端子/ WEは- L -状態になる。 I 0エキスパンダ U4のポー ト P5に- 101(Γを 害き込み、 Ρ52に- (Γをセッ トする。 端子/ CS は- L -状態になり、 メモ リ一 I C 2 8にァ ドレス力； フユ ツチされる。 そして、 I 0エキスパンダ U4のポー ト Ρ5に' 111ITを害き込み、 卩52に- をセッ トする。 端子/ CS は- IT状態になる。 1 0 エキスパンダ U4のポー ト Ρ60-Ρ63, Ρ70-Ρ73にセッ ト さ れたデータがメモリー I C 2 8のそのア ドレスにフユ ツチされる。 I 0エキスパンダ U4のポー ト Ρ5に- 111 を害き込み、 Ρ50に- Γをセッ ト して端子/ CS , /0Ε , /WE を初期状態の- H '状態にす る。 なお、 メモ リ 一 1 C 2 8に E E P R 0 Mを用いた場合、 次のァクセスまで一定時間のィ ン夕 一バルを明けておく。
連統してアクセスする場台、 I 0エキスパンダ U3のポ一 ト P40-P43. P50- Ρ53. Ρ60-Ρ63. Π0-Ρ73 にセッ トするのは、 ァ ドレスのうち変更がある部分のみでよい。 例えば、 ア ド レス 0Hに害き込み を行った後に、 ァ ドレス 1Hにァクセスする場合、 ポー ト PA7 に- 000Γをセ 卜するだけでよい。 また、 バース トモー ドをサポー トするメ モ リーでは、 端子/ CS を変化させる事によつてより高速 に読みだす事ができる。
図 7は、 メモ リ一 I C 2 8に D R A Mまたはこれと同じ動作でァクセスするメモ リー （例えば、 フ ラ ッ シュ メモ リーなど） を用いた埸台の例であり、 図 8及び図 9に示す流れ図は、 図 7の回路 においてデータの読み込み ·害き込みを行う場合の伊 Iである。
読み込み勦作は次のようにして行うことができる。 まず、 メ モ リーの制御のための端子/ RAS./ WE./CAS に接铳された I 0エキスパンダ U4のポ一 ト P5に- 111「を害き込む。 メモリ一の端子/ RAS , /WE./CASは -IT状態になる。 そ して、 メ モ リーのア ドレス端子 A0〜A9に接続された I 0エキス ノ、" ンダ U3のポ一 ト P50- P53, P60-P63, P70-P73に上位ァ ドレスをセッ トする。 1 0エキスパンダ U4 のポー ト P5に- 0111·を害き込む。 端子/ RASは- L -状態になり、 セッ ト した上位ァ ドレスがメモ リ —にとり込まれる。 つぎに、 I 0エキスパンダじ3のポー ト P50-P53. P60- P63. P70- P73に下位ァ ド レ スをセッ トする。 そして、 1 0エキスパ ンダ U4のポー ト P5に- 01 It)-を害き込む。 端子/ CASは" L -状態になり、 セッ ト した下位ァ ド レスがメモ リ一にとり込まれる。 上位ァ ドレス及び下位ァ ドレスで指定されたア ド レ スのデータがメモリ一から出力される。 そして、 このデータをメモ リ —のデータ端子 Q0〜Q3に接続された I 0エキスパンダ U4のポー ト P60- P63. P70- P73 からを読み込 む。 1 0エキスパンダ U4のボー ト P5に を害き込んで初期状態に戻して読み込みを終了する: ページモー ドまたは二ブルモ一 ドで連続してデータの読み込みを行う場台、 図 8 に示すように. I 0エキス パンダ 4の P5に- 011 Γを書き込み、 端子/ Sを- H -状態に戻した後、 下位ア ド レ スの セ ッ ト及びデータの読み込みを繰り返す。
害き込み動作は次のようにして行う こ とができる- まず、 1 0エキ ス バ ンタじ4のホー ト P5に _1 111-を書き込む。 そして、 1 0エキスパンダ U3のポ一 ト P50-P53, P60-P63, Ρ70-Π3に上位ァ ドレ スをセッ トする。 1 0エキスパンダ U4のポー 卜 P5に" 0111""を害き込む。 I 0エキスパンダ U4のポ - ト P60-P63, P70-P73にデータをセッ 卜する。 I 0エキスパンダ D4のポ一 ト P5に- 001 Γを害き込 む。 端子/ WEは- L -状態になり、 害き込みモー ドになる。 I 0エキスパンダ U3のポー ト P50- P53. P 60 - P63, P70-P73に下位ァ ドレスをセッ 卜する。 I 0エキスパンダ U4のポ一 ト P5に- ΟΟΙίΓを害き込 む。 I 0エキスパンダ U4のポー ト Ρ5に- 0110-を害き込む。 これによつて、 セッ ト したデータがメ モリーにとり込まれる。 I 0エキスパンダ (J4のポ一 ト Ρ5に- 111 を害き込んで初期状態に戻して 害き込み終了する。
上述のように、 本発明の I /0拡張装置によってメモリーを接続しこれを読み害きする事が でき、 ノ、'ラ レルイ ンタ一フヱイ スに接続するス ト レージデバイ スを実現する事ができる。 また、 メ モリ一だけでなく、 ほかのィ ンタ一フェ イ スチップを接続し各ポー トの状態を制御することに よって動作させることも可能である。 さらに、 種類の違う もの複数を接続する事も可能である。 図 3の装置において、 I 0ェキスパンダ U4のポー ト Ρ40 については、 他のチップが接続されてい るかどうかの識別などに用いることができる。
なお、 データのビッ ト幅が 8 ビッ トの場合を示したが、 例えば、 図 7において D R A Μ 2を削 除したり、 メ モ リーを増やしたりして、 ビッ ト幅を 4 ビッ トや 1 6 ビッ ト にするようにしてもよ い。 また、 R AMと R OMを混在させるようにもする事もできる。 このような場台を識別するた めに、 メモ リーの最初の所定の範囲をヘッダ領域と し、 このヘッダ領域にビッ ト幅、 メ モ リーの 窨替えが可能か、 トータルメモ リーサイズ、 R AM領域の範囲、 ROM領域の範囲などの識別の ためのデータを害き込む事によって、 汎用性のあるものにできる。
このように、 本発明の Iノ 0拡張装置によってハ一 ドウエアをエ ミ ユレ一シヨ ンすることによ り、 メモリ一やディ スク装置などのス トレージデバイ ス、 S C S I イ ンタ一フヱイ スや G P I B ィ ンターフェイ スを実現することができ、 イーサネ ッ トなどのネッ トワークアダプタ、 A D変 換器、 D / A変換器など、 様々なハー ドウヱァを接続し、 パー ソナルコン ビュータ本体から制御 する事によって、 これらを動作させる事ができる。 これらのハー ドウユアを種類の違う もの複数 を接銃する事も可能であり、 レキシブルな I 0拡張を実現することができる。
図 1 0は、 本発明の 1 0拡張装置の他の構成例を示したものであり、 I 0拡張回路 1 0 0 に 3つの I 0エキスパンダ U3~U5を用い、 より多く のデータ入出力ボー ト PA4〜PA7. PB4〜PB7. PC 4〜PC7を持つようにしたものである。
コネクター C N 1 の ビン 1， 1 4は、 デコーダじ11 に与えられ、 このデコ一ダ U11 の出力は 1 0エキスパンダし'3〜し ·5の端子/ CS を接続されている。 表 6に示すよ うに、 コ ン ト ロールレ ジス夕 のビッ ト 0， 1 の状態によつて 1 0エキスパンタ 'U3. U4.115のいずれかが選択されるようになって いる 表 6
Figure imgf000021_0001
また、 ボー ト PC6. P C7 には、 各ポー トごとに論理和をとるとともにポ一 卜 P C6. PC 7 への信号全 ての論理和をとるための A N Dゲ一 ト U12. U13. U14 が接続されている。 A N Dゲ一 ト U12 の出力 はァクティ ブローの割り込み信号 （/ I NT) としてステータ ス レ ジスタのビッ ト 6 (/ACK )に与えら れている。 ポー ト PC6. PC7 を入力用として用いる場台、 ポー ト PC6. PC7 からの入力によつてパー ソナルコ ン ピュータ本体にハ一 ドウヱァ割り込みをかける事ができるようになつている。 そして、 割り込みがあつたときに、 ポー 卜の状態を読みだす事によりどの端子から入力があつたかを調べ る事ができる。 ポー ト PC6. PC7 からの入力に応じた処理を実行する事ができる。
また、 A N Dゲー ト U13. U14 の出力はポー ト PC43， PC42に接続され、 ハー ドゥ ヱ ァ割り込みが あつたときにポー ト PC4 の伏態を読みだし、 ビッ ト 3及び 4の状態をチヱッ クすることにより、 い ずれのポー ト PC6. PC7 から入力されたかを知る事ができるようになっている。 特に入力端子が多 い場合、 このよう にすることにより、 より ス ピーディ に入力があった端子 PC60〜PC 63， PC70〜PC 7 3を知る事ができるので、 ポー ト PC6. PC7 からの入力に応じた処理をより早く起動する事ができ る
これ以外の部分については、 図 3 と同じである。 したがって、 図 3の場台と同様の次の動作で アクセスできる。 コ ン ト ロールレジスタからの制御により、 ス ト ローブ P ROGを初期状態から遷移 させて、 デ一タレ ジス タにセッ 卜 したコマン ドをデータ入力 D 1 N から入力して所望のポ一 トを害 き込み又は読みだしモー ドにする。 そして、 読みだしモー ドの場台、 選択されたボ一 トの状態を データ出力 D0UTに出力させステータ ス レ ジスタから読み取るこ とができる。 書き込みモー ドの場 台、 データ入力 D 1 N に与えたデータを選択されたボー トに出力することができる c
図 1 0では、 データ レ ジスタ の出力である端子 D4〜D7に接続する回路については省略してある: この部分には、 消費電力が小さい場台、 図 3 と同様の電源回路を構成する事ができ る = また、 D4 〜D7にデコーダを新たに接続し、 この新たなデコーダの出力及び 4 ビッ ト バスにさ らに 1 0ェキ スパンダを接続する事によって、 さらに I 0拡張をする事ができる。
図 1 1 は、 1 0拡張回路 1 0 0の他の構成例を示したものてある = 図 3及び〗 0 の回 §は¾ 方向の 4 ビッ トバスを用いたものであるのに対し、 この図 1 1 の回路は、 データ入力 DIN からの 4 ビッ トデータを所望のポー ト（P4. P5. P6, P7... )に{云送する 4 ビッ トライ トバス（4bit write BU S)と、 選択されたポー ト（P4.P5, P6.P7... )からの4 ビッ トデータをデ一夕出力 D0UTに伝送する 4 ビッ ト リ一 ドバス（4b it read BUS)とを用いて構成されている。 これら 2つの単方向の 4 ビッ ト データバスを用いた点に特徴がある。 この回路は、 通常のロジック回路を用いて構成することが でき、 ワンチップ化する事も可能なものである。
この 1 / 0拡張回路 1 0 0の 4 ビッ 卜の各ポ一 トには、 Dフ リ ップフロ ップ L4， L5, L6, L6, L7..及び入出力バッファ B4， B5, B6, B6, Β7· ·が接続されている。 Dフ リ ップフロ ップ L4〜し 7.. は、 4 ビッ トライ トバス（4bit write BUS)を通ったデータ入力 DIN からの 4 ビッ トデータ D0〜D3 を保持するためのものである。 入出力バッファ B4〜B7..は、 制御回路 MUX からの制御により、 D フ リ ップフ口 ップ 〜 L7..に保持された 4 ビッ トデータを各ポー トに出力し、 若しくは外部から 各ポ— トに与えられた信号を 4 ビッ ト リ一ドバスに与えるための回路である。
制御回路 MUX は、 信号 PROGが 'Η·状態から - L "伏態に遷移するときに、 データ入力 DIN からの 4 ビッ トのコマ ン ドをフヱ ツチ し、 このコ マ ン ドに応じて選択されたポー トを害き込み又は読み だしモー ドに設定する。 そして、 コマン ドによって選択されたポ一 トの状態を入出力バッファを 介してデータ出力 D0UTに出力させる。 害き込みモー ドの場合、 選択されたポー トに害き込むデ一 タをデータ入力 DIN に与えてス トローブ PROG力 ί- FT状態に戻るように遷移すると、 Dフ リ ッブフ 口 ッブ L4~L7..のうちコマン ドによつて選択されたものに害き込むデータ D0〜D3をフエ ツチさせ、 入出力バッ ファ B4〜B7..から選択されたポー トの各端子に出力させる。 読みだしモー ドの埸台、 上 K書き込みモ一 ドの動作はなく、 選択されたポー トの状態がデータ出力 D0UTに出力させるだけ である。
制御回路 MUX のコマ ン ドとしては、 表 2， 3に示したものを用いる事もできるが、 -ANLIT, "0 RLD-の二つのモ一 ドはかならすしも使用されない事から、 表 7及び 8に示すコ マン ドにし、 8つ のポー トを選択するようにする事もできる。
B IT SELECTED
2 1 0 PORT (P I N No. )
0 0 0 P0RT4 (P40-43)
0 0 1 P0RT5 (P50-53)
0 1 0 P0RT6 (P60-63)
U 1 1 P0RT7 (P70-73)
1 0 0 P0RT8 ( P40-43)
1 0 1 P0RT9 (P50-53)
1 1 0 PORT10 (P60-63)
1 1 1 PORT1 KP70-73) 表 8
Figure imgf000023_0001
図 1 2は、 表 7及び 8に示すコマン ドを用いた場合の制御回路 MUX の構成例である。 この図 1 2の回路は、 Dフ リ ップフロ ップ FF0〜FF 3， デコーダ DEC ， ラ ッチ LL10〜 LL1 7とい ό標準ロジッ クを用いて構成されている c
Dフ リ ップフ ロ ップ FF0〜卩 F3は、 ί言号 PROG力 ί- Η '状態から- L -状態に遷移するときに、 データ 入力 D 1 N' からの 4 ビッ 卜のコ マ ン ドをフ ユ ツチし、 デコータ' DEC にあたえる。 デコーダ DEC は、 フヱ ツチされたコマン ドの下位 3 ビッ 卜からそれに応じたポー 卜の Dフ リ ップフ口 ッブ L4 〜し 1 1 及び入出力バ ソ フ ァ B4 〜B 1】に制御信号を出力する。 このとき入出力バッ フ ァ B4 のうち選 択された人出カバッフ ァからそのォ:一トの状態をデータ出力 D0UTに出力させる c ラ ッチ LL10〜し L Πは、 ポー ト ごとに設けられ、 そのモー ドが ""READ"力 WIU TE-を保持するためのものである： D フ リ ツフ フ ロ ップ FF3は、 コマン ドが "" READ-力 iVR かを保持するためのものであり、 このレ ジ スターの状態は、 信号 PROGが _H-状態に戻るときに、 選択されたポ一 トに対応するラッチ LL10〜 LL17に保持される。 害き込み "WRITE -モー ドが保持されると、 該当する入出力バッ ファ B4 〜B11 は、 Dフ リ ツプフ口ップ L4 〜L11のうちコマン ドによつて選択されたものの状態をそのポー トに 出力する。
この I / 0拡張回路 1 0 0は、 4 ビッ トバスが単方向であることから、 4 ビッ トデータの方向 を切り換える必要がなくなる。 そのため、 この回路を用いて本発明の I /0拡張装置を構成する ことにより、 より高速動作を実現する事ができる。
図 1 3は、 本発明の I /0拡張装置について、 さ らに他の構成例を示したものである。 この I ,/0拡張装置も、 コネクタ一 C N 1 (これがカー ドエ ッ ジコネ クターである場合も含む） と I / 0拡張回路 1 0 0 とで構成され、 上述した実施例と同様の構成を持つ電源電圧監視回路 1 2 0を 有している。 この図 1 3の実施例では、 1ノ0拡張回路 1 0 0を I 0ェキスパンダにかえて基本 的なロジッ クを用いて構成したものであり、 ワ ンチップ化する事も可能なものである。 そして、 次のような構成になつている。
I /0拡張回路 1 0 0は、 4 ビッ ト ライ トバス（4bit write BUS)と、 4 ビッ ト リ ー ドバス Ubi t read BUS) とを有し、 これら 2つの単方向の 4 ビッ トデータバスを用いた点に特徴がある。 4 ビツ トライ トバスは、 バソ フ ァ U1A を介してそのデータ入力 D1N からの 4 ビッ トデータが与えら れ、 後述するように入出力回路 1 0 1 〜 1 0 8のうち一つを介して所望のポー ト（PA4.PA5... PA7 ， PA4.. PA7)に伝送するようになつている。 4 ビッ ト リー ドバスは、 入出力回路 1 0 1〜 1 0 8の うち一つを介してポ一 ト（PA4.PA5... PA7, PA4... PA7 )からの 4 ビッ トデ一タをデ一タ出力 D0UTに £送するようになつている。
デコーダ U110は、 その入力 A0〜A2が I ' 0拡張回路 1 0 0の制御入力 CTRLに接続され、 コネク タ一 C N 1 のピン 1 , 1 4， 1 6 (コ ン ト ロールレ ジスタからの信号ラィ ン /STB, /ALF, /IN I) が与えられている。 そして、 デコーダ U110のデコー ド出力 /00〜/07は、 アクティブ口一であって、 コ ン ト ロールレジスタのビッ ト 0 , 1， 2 によって後述する入出力回路 1 0 1 〜 1 0 8のうち一 つを選択できるできるようになつている （ただし、 ビッ ト 2はデコーダ U110の入力 A2に反 ϋされ て与えられるよ όになっている） 。
入出力回路 1 0 1 ~ 1 0 8は、 各入出力ポー ト ΡΑ4〜ΡΑ7,ΡΒ4〜ΡΒ7 にそれぞれ設けられている。 そして、 この入出力回路 1 0 1 〜 1 0 8は、 デコ一 ド出力/ 00~/07があつた場台に、 ポー ト 〜ΡΑ7. ΡΒ4〜ΡΒ7 に出力するためのデータを保持して出力し、 もしく はポ一 ト ΡΑ4〜 ΡΑ7, ΡΒ4〜 ΡΒ7 からのデータを入力するようになっている。 ボー トに出力するための 4 ビッ トデータが保持さ れるかは、 制御入力 CTRLのビッ ト 3の状態で決まる。 これら入出力回路 1 0 1 〜 1 0 8は、 制御 入力 CTRLの ビッ ト 3 (コネク ター C N 1 の ピン 1 7 E[lちコ ン ト ロールレ ジスタ （ ビッ ト 3 ) 力 ら の信号ラ イ ンダ STB, /ALF, /INI, /DSL) の伏態が" し" のと きに、 デコーダ 10のデコー ド出力 /00~/07 (コネクター C N 1 の ピン 1 , 1 4 , 1 6即ちコ ン ト ロールレジス夕力 >らの信号ライ ン /STB, /ALF, /INI) で選択された入出力回路 1 0 1 ~ 1 0 8のラッチ U111A に 4 ビッ トデータを 保持し、 出力するようになっている。 また、 デコ一ダ U110のデコー ド出力 /00〜/07 (コネクター C N 1 のピン 1 , 1 4， 1 6即ちコ ン ト ロールレジスタ （ビッ ト 0， 1 , 2〉 からの信号ライ ン /STB, /ALF, /IN1) で選択された入出力回路 1 0 1 〜 1 0 8のバッファ U111B からの 4 ビッ トデ —夕が出力されるようになつている。
入出力回路 1 0 1〜 1 0 8は、 図のように、 入出力ポー 卜 PA4〜PA7.PB4~PB7 に与えられたデ 一夕を 4 ビッ ト リー ドバスに出力するための 4 ビッ ト ノ、' ソ フ ァ U111B、 4 ビッ ト リー ドバスに与 えられたデータを入出力ポー ト PA4〜PA7, PB4〜PB7 に保持し出力するための 4 ビッ トラ ッチ U11 1Aで棣成される。 そして、 バッ ファ U111Bの動作を制御するためのゲー ト U111 バッ フ ァ U11 1Bの動作を制御するためのゲー ト U111D、 入出力ポー ト PA4 〜PA7. PB4〜PB7の リー ド ' ライ ト の 状態を保持するための Dフ リ ッププロップ （以下、 D— F F〉 U111Eで構成することができる。 図 1 4は、 図 1 3の回路構成での動作を示したものである。 これを用いてその動作を説明する。 まず、 入出力ポ一 ト PA4〜PA7,PB4~PB7 のうちの一つへ 4 ビッ トデータを害き込むには次のよ うにして行なわれる。 はじめに、 コ ン ピュータ本体のデータレ ジスタの下位 4 ビッ トに出力すベ き 4 ビッ トデ一夕をセッ ト し、 コネクタ一 C N 1 のピン 1 , 2， 3， 4カ らこの 4 ビッ トデータ を出力させてデータ入力 D1N に与える （図 1 4 ( A ) ) 。 この 4 ビッ トデータは、 4 ビッ トライ トバスに出力される。
また、 コ ンビュータ本体のコ ン トロールレジスタの下位 3 ビッ トに出力すべきポー トを選択す るための 3 ビッ トデータ （ただしビッ ト 0 , 1 , 3 は反転される） をセッ 卜 し、 コネクター C N 1 のビン 1 , 1 4 , 1 6からこの 3 ビッ トデ一夕を出力させる。 また、 コ ン ト ロールレ ジスタの ビッ ト 3に害き込み状態である" 0 " をセッ 卜する。 これを 3 ビッ トデータとともに 1 0拡張 回路 1 0 0 の制御入力 CTRLに与える （制御入力 CTRLのビッ ト 3 (CTRL3)は" H" 状態である） c 制御入力 CTRLのビッ ト 0 , 1 , 2からの 3 ビッ トデータにより、 デコーダ U110のデコー ド出力 /0 0〜/07の 1 つが" L" になる （図 1 4 ( B ) ) 。 これによつて、 入出力ポー ト PA4〜！5 A7. PB4〜PB 7 のうちの一つを選択し、 入出力回路 1 0 1 〜 1 0 8の一つをアクティブにするよ うになつてい る
デコー ド出力 /00〜/07の 1 つカノ' L " になると、 その立ち下がりエ ッ ジにおいて、 選択された 入出力回路 1 0 1 〜 1 0 8 の D — F F UU1Eに、 コ ン ト ロールレ ジス タの ビッ ト 3 の値てある" 0 " がセ ン ト される。 この値は選択された入出力ォ:一 卜への書き込みを行なう ことを示し、 コ マ、 ク タ一 C N 1 のピン 1 7 の状態即ち制御入力 CTRLの ビッ ト 3 を" L " に しても （図 1 4 ( C ) の 波形の立ち上がり） 、 その状態が D— F F U111Eに保持されるようになっている。
制御入力 CTRLのビッ ト 3 の状態" H " 及び ¾当するテコー ト出力/ 00〜/(Πの状態" L " か 、 選択された入出力回路 1 0 1〜 1 0 8のゲー ト U111Dの出力は" H" 伏態になる。 ラッチ U111A はデータの取り込み可能な状態になり、 データ入力 DIN から 4 ビッ トライ トバスに出力された 4 ビッ トデ一タが、 4 ビッ トラッチ U111Bにラ ッチされる。 また、 D— F F U111Eからその保持さ れた値" 0 " が出力されることによって、 ラッチ U111Aはデータの出力可能な状態になって、 4 ビッ トデータが、 入出力ポー ト PA4〜PA7, PB4〜PB7 のうち選択されたものから出力される （図 1 4 (D) ) 。
こう して、 データ入力 Dl N から 4 ビッ ト ライ トメ、'スに出力された 4 ビッ トデータが、 4 ビッ ト ラ ッチ U111Bにラ ッチされ、 入出力ポー ト PA4〜PA7, PB4〜PB7 のうち選択されたものから出力す ることが可能であり、 こう して所望のポー トに害き込むことができる。
また、 制御入力 CTRLのビッ ト 3に" 1 " をセッ トすると （図 1 4 ( C ) の波形の立ち下がり） 、 選択された入出力回路 1 0 1 〜 1 0 8のゲー ト U111Cの出力は" L " 状態になり、 選択された 入出力ポー トに与えられた 4 ビッ トデ一夕がバッファ U111Bを介して 4 ビッ ト リ一 ドバスに出力 される。 そして、 この 4 ビッ ト リー ドバスに出力された 4 ビッ トデータは、 ' ファ U1B を介し てデータ出力 D0UTに出力されるようになっている （図 1 4 ( E ) ) 。
出力された 4 ビッ トデータは、 コネクタ一 C N 1 のビン 1 1 ~ 1 3， 1 5を介してステータ ス レ ジスタのビッ ト 3， 4 , 5， 7に与えられる。 これをコ ンピュータ本体側で読み込むことによ つて、 入出力ポー トからの 4 ビツ トデータを取り込むことができるようになつている。
入出力ポー ト PA4〜PA7. PB4〜PB7 のうちの一つへ 4 ビッ トデータを出力する場合、 データを出 力するだけでなく、 その出力したデータが正しいかどうか確かめることもできる。 これはァセ ン ブラ一や C言吾等のコ ンピュータ言語を用いて実現できる。 ァセンブラで表せば次のようになる (ただし、 変数 *rite_dataは害き込みデータ、 変数 por は入出力ポー ト PA4〜PA7, PB4〜PB7 を 示す値であって、 OHから 7Hまでのいずれかの値でビッ ト 0 , 1 ， 2は反 されている。 変数 pi — portはパラ レルイ ンタ一フヱイ スのア ドレスである）。 なお、 次の例は P C— X T互換機など 8 ビッ 卜の C Pし'でも利用できるようにすることを配慮したものであり、 レジスタ転送命令ゃス ト リ ング 送命令などを用いて 1 6 , 3 2 ビッ トの C P Uで高速処理できるように直すことができ る
/* prepare Ctrl bit3 "H" */
MOVE AL, write— data /* output write data 幸/
OR AL, FOH
OUT prt_port, AL
OUT (prt— port+2), port /* one of /00-07 fall down */
OUT (prし port+2). (port+8) /* Ctrl bit3 "H"->"L" */
/* (if write sequence cont inue)*/ OUT (prt— port+2), port /* Ctrl bit3 "L"->"H" */
/* IF check write data , insert fol lowings after LINE 5 */
IN AL. (prt_port+l)
MOVE BL. AL
SHR BL, 3
AND BL, 07H
NOT AL
SHR AL. 4
AND AL, 08H
OR AL. BL
次に、 読み込みは、 害き込みと同様であるが、 コ ン ト ロールレジスタ （ただし、 ビッ ト 0， 1 , 3は反転される） のビッ ト 3に" 1 " をセッ ト したままである点が異なる。 害き込みは次のよう にして行なわれる。
コ ン ト ロールレジスタのビッ 卜 3 に" 1 " をセッ ト し、 制御入力 CTRLの ビッ ト 3 を" L " に し た状態にする （図 1 5 ( B ) ) 。 そして、 コ ン ビュータ本体のコ ン ト ロールレジスタのビッ ト 0， 1， 2に出力すベきポー トを選択するための 3 ビッ トデータをセッ ト し、 コネクタ一 C N 1 の ピ ン 1 , 1 4 , 1 6からこの 3 ビッ トデータを出力させる （図 1 5 (A) ：) 。
制御入力 CTRLの 3 ビッ トデータにより、 上記 3 ビッ トデータによりデコーダ U110のデコ一 ド出 力 /00〜/07の 1 つが" L" になり、 制御入力 CTRLのビッ ト 3力；" L " 状態でになることによって、 ゲー ト U111Cの出力は" L " 状態になる。 4 ビッ トバッファ U111Bは、 データ出力可能な状態に なり、 入出力ポー ト PA4~PA7. PB4〜PB7 のうちデコーダ U110で選択されたものに与えられた 4 ビ ッ トデータ力；バッ フ ァ U111Bを介して 4 ビッ ト リ一 ドバスに出力される。 そして、 この 4 ビッ 卜 リー ドバスに出力された 4 ビッ トデータは、 バッフ ァ U1B を介してデータ出力 D0UTに出力される (図 1 4 ( C ) ) 。
出力された 4 ビッ トデータは、 コネクター C N 1 のビン 1 1〜 1 3， 1 5を介してステータ ス レ ジスタの ビッ ト 3， 4 , 5 , 7 に与えられる。 これをコ ンピュータ本体側で読み込むこ とによ つて、 入出力ポー 卜からの 4 ビッ トデータを取り込むことができる。
また、 デコーダ U110のデコー ド出力/ 00~/07の 1 つが" H" から" L " に変化するこ とによ り . D — F F じ 111Eにコ ン ト ロール レ ジスタの ビッ ト 3 の値である" 1 " がセ ッ ト される。 この値は 選択された入出力ポー トからの読み込みを示し、 D — F F L'lllEの出力が" 1 " になるこ とによ つて、 ラ ッチ L'111.4の出力はハイイ ン ピーダンス状態になってその出力は S止される =
こう して、 入出力ナ:一ト ΡΑ4〜ΡΑ7. ΡΒ4〜ΡίΠ のう ちコ ン トロールレ ジス タの下位 3 ビッ 卜て； 択されたものから、 4 ビッ トデータをコンピュータ本体に読み込むことができる。 また、 当該ポ 一トを読み込み状態にすることができる。
この読み込み動作もアセンブラーや C言語等のコ ンピュータ言語を用いて実現できる。 ァセ ン ブラで表せば次のようになる （ただし、 読み取ったポー トからのデータは ALレ ジスタに保持され る〉。
/* prepare Ctrl bit3 "じ */
OUT (prt_port+2), (port+8) /* one of /00-07 fall down */
/* hold Ctrl bit3 "L" */
IN AL, (prt_port+l) /* read 4bi t data status port */
MOVE BL, AL
SHR BL. 3
AND BL, 07H
NOT AL SHR AL. 4
AND AL, 08H
OR AL, BL
上述した図 1 3の実施例で示した I ZO拡張装置においても、 図 3や図 7のよう にメ モ リーを 接統しこれを読み害きする事ができ、 パラ レルイ ンターフ ヱイ スに接続するス ト レージデバイ ス を実現する事ができる。 図 3や図 7のよう にメ モ リ一を接続した場台、 図 5、 図 6、 図 8、 図 9 において、 I 0エキスパンダ U3のポー ト P40-P43, P50-P53, P60-P63. P70-P73 をポー ト PA4- PA7 と し、 I 0エキスパンダ U4のポー ト P40-P43.P50-P53, P60-P63.P70-P73 をポー ト PB4- PB7 とする こ とによって、 メモ リーの読み害きの動作を実現する ことができ る。
また、 メモリ一だけでなく、 ほかのイ ンターフヱイスチップを接続し各ポー トの状態を制御す ることによつて動作させることも可能である。 さらに、 種類の違う もの複数を接統する事も可能 である。 この装置においても、 特定のポー トについては、 メモ リー以外の他のチ ノ プが接続され ているかどうかの識别などに用いることができる。
次に、 上述した各 I 0拡張装置のいずれかに図 3や図 7のよう にメ モ リ一を接続して構成し たス ト レージデバイ スを用いたパーソナルコ ン ピュータの一例について説明する。 図 1 6は、 そ のパーソナルコ ン ピュータの内部構成を示したものである。
苻号 3 0 0は、 ハーソナルコ ン ピュータ本体を示し、 通常の P C— X T, P C— A T互換揿と 同等の構成を有し、 8 0 X 8 6互換の C Pし' 3 1 0、 R A M 3 2 0、 B I O S R O M 3 3 0 , キ —ボー ド 3 7 0、 キーボー ドイ ンタ一フヱ イ ス， バラ レルイ ン ターフェ イ ス， シ リ アルイ ンター フ ェ イ ス， サゥ ン トイ ンターフ ヱ イ スなどの周辺装置 3 5 0、 ビデオイ ンタ一フ ェ イ ス 3 8 5、 これらを接続するための内部バス 3 0 1 を有する。 これらの構成要素のうち、 C P U 3 1 0、 周 辺装置 3 5 0、 ビデオイ ンタ一フヱイ ス 3 8 5を 1 チッブ化したものがあり、 例えば、 CH1PS&TE CHN0L0G1ES社 F8680Aなどがある。 また、 C P U 3 1 0、 周辺装置 3 5 0を 1 チップ化したものも 存在する。
また、 図の構成では、 ディスプレイ として例えば、 モノ ク ロもしくはカラーの L C D (符号 3 8 0 ) が用いられ、 低消費電力化を図って電池駆動しやすいようにしている。 サウ ン ドイ ンタ一 フヱイスの出力と してスピーカ一 3 6 0が内蔵されている。 そして、 パラ レルイ ンタ一フヱイ ス の出力のためのコネクタ C N 3 , シ リ アルイ ンタ一フユイ スの出力のためのコネクタ C N 4 , サ ゥ ン ドィ ン夕一フ ヱイ ス及びビデオイ ンタ一フ ヱイ スの出力のためののコ ネク タ C N 5 (例えば、 S— V I D E O用など） が設けられている。
ス ト レー ジデバイ ス 2 0 0は、 上述した各 I ZO拡張回路 1 0 0にメ モ リー 1 8 0を接続した 構成を有し、 パーソナルコ ンビュ一タ本体 3 0 0のパラ レルィ ンタ一フヱ イ スにつなぐためにコ ネクタ C N 1 を介してコネクタ C N 3に接铳できるようになっている。 I /0拡張回路 1 0 0 と しては、 高速動作を行なうために、 図 1 3 の回路を用いるのが望ま しい。
そして、 パーソナルコンピュータ本体 3 0 0は、 ス トレ一ジデバイス 2 0 0のメモリ一 1 8 0 に害き込まれたプログラムもしくはデータを読み出すためのプログラムが B I O S RO M 3 3 0 に謇き込まれており、 そのプログラム 34 0を用いることでドライブとしてス トレ一ジデバイ ス 2 0 0のメモリ一 1 8 0にアク セスできるようになつている。 このプログラムは、 図 5、 図 6、 図 8、 図 9 に示したルーチン （図 1 3の回路に応用する場合も含む） を用いることで実現するこ とができる。 パーソナルコ ンピュータ本体 3 0 0は、 この点に特徴がある。
そして、 パーソナルコ ン ピュータ本体 3 0 0にス ト レージデバイ ス 2 0 0が接続されている場 台、 起動時において、 C P U 3 1 0は、 B I O S R OM 3 3 0 に害き込まれたプログラム 3 4 0 を用いてス ト レージデバイ ス 2 0 0にあるプログラムもしくはデータをメモリー 3 2 0に読み出 し、 そのプロダラムを実行できるようになっている。 また、 C P U 3 1 0は、 プログラム 3 4 0 を用いてス ト レージデバイ ス 2 0 0に ドラ イ ブとしてデ一夕を保存できるようになっている c パーツナルコ ンピュータ本体 3 0 0力;、 このような構成を有することにより、 小型化及び低消 費電力化が可能であり、 電池駆動で長時間使用に耐えうるものを構成することができる。 従って. 非常に携帯性が良いパーソナルコ ンピュータを提供することができる。
また、 ス ト レージデバイ ス 2 0 0のメモ リー 1 8 0に書き込んでおく プログラムは、 既存の P C - X T, P C— A T互換機と同等のものを用いることができる。 従って、 P C— X T， P C— A T互換機用にかかれたブログラムをパー ソナルコ ンピュ一タ本体 3 0 0用と して容易に移植す ることができる: =
さ に、 ス ト レー ジデバイ ス 2 0 0は、 デス ク ト ッ プタ イ フ'， ノー ト ブッ ク タ イ ブのバーソ十 ルコ ンピュータのパラ レルイ ンターフェイ スに接統しアクセス可肯 であるため、 ス ト レージデバ イ ス 2 0 0 にあるプログラムも しくはデータを共用することができる。 従って、 パーソナルコ ン ビュータ本体 3 0 0にス ト レージデバイ ス 2 0 0をつないで屋外で使用し、 室内においてデスク ト ップタイプ， ノー トブックタイプのパーソナルコ ンピュータにス トレージデバイ ス 2 0 0を接 铳し、 ス ト レージデバイ ス 2 0 0にあるプログラムもしく はデータを利用することができる。 パーソナルコンピュータ本体 3 0 0は、 上記構成を有することから小型化が可能であり、 その 外観構成と してはさまざまなものが考えられる。 図 1 7及び 1 8はその一例を示したものであり、 図 1 7は、 L C D 3 8 0の側から見た図であり、 図 1 8は、 その反対側から見た図である。
この外観構成は、 次に示すように、 ス ト レージデバイス 2 0 0をパーソナルコ ンピュータ本体 3 0 0のカー ト リ ッ ジとした点に特徴がある。
ス ト レージデバイ ス 2 0 0 は、 図に示すように、 I /' 0拡張回路 1 0 0 とメ モ リ 一 1 8 0 とを ケース 2 0 1 の中に収納し、 ケース 2 0 1 の外側にパーソナルコ ン ビユータ本体 3 0 0 のパラ レ ルイ ンターフェィ スにつなぐためにコ ネクタ C N 1 を配置した構成になっている。 そして、 図に あるように凸凹にあわせてス ト レージデバイス 2 0 0をスライ ドさせてパーソナルコンピュータ 本体 3 0 0 に挿入できるようになっている。 パーソナルコンビュ一タ本体 3 0 0のコネクタ C N 3は、 ス ト レ一ジデバイ ス 2 0 0が挿入されたときに、 コネクタ C N 1 と接続できるようになつ ている。 コネクタ C N 3は、 コネクタ C N 1が雄タィブの場合、 雌タイプのものを使用している c なお、 カー ト リ ツジの外観形状は、 ケース 2 0 1 の中に収納するだけでなく、 カー ド状に薄く したものや、 図に示すもの以外の形状にすることができる。 また、 コネクタ C N 1 ， C N 3は、 ミ ニ D S U Bコネクタやカー ドエッ ジコネクタなどス トレージデバイス 2 0 0の大きさに応じた ものを利用できる。 また、 カー ト リ ッ ジをスライ ドさせてパーソナルコンピュータ本体に挿入す る以外に、 パーソナルコンピュータ本体にじかにパーソナルコ ンピュータ本体に取り付けるよう にすること もできる。
そして、 図に示すように、 ス ト レージデバイ ス 2 0 0をパー ソナルコ ン ピュータ本体 3 0 0に 挿入することによってこのコネクタ C N 1 とパーソナルコ ンピュータ本体 3 0 0のコネクタ C N 3 とを直接接続できるようになっている。 このようにすることにより、 ス ト レージデバイ ス 2 0 0 とパーソ ナルコ ンピュータ本体 3 0 0 のパラ レルイ ンターフ ェイ スとをつなぐ'ためのケーブル が不要になるためノィ ズの影饗が少なくなり、 ス ト レ一ジデバイ ス 2 0 0 に対する高速のァクセ スが期待できるようになる。
また、 本体 3 0 0の大きさを小さ くするとともに操作しやすくするためにキーホー ド 3 7 0 の キーの ¾を少なく している。 より小さ く し操作しやすくするためには、 テ ンキー （数字のキー〉 などを削除して力一ソルキーを用いたソフ トウェアによる仮想キーボー ドとするのがより望ま し い。 また、 部品点数が增える欠点があるが トラ ックボールを設けるようにしてもよいし、 ペン入 力にするようにしてもよい。
さらに、 鼋池駆動が可能になつており、 本体 3 0 0の側面に電源スィ ツチ 3 9 0が設けられて いる。 また、 サウ ン ドイ ンターフェイ ス及びビデオイ ンターフ ェイ スの出力のためののコネク タ C N 5は、 本体 3 0 0の側面に設けられ、 例えば、 テレビなどに接続し、 ディ スプレイ として大 きな画面のものを使用できるようになっている。
このパーソナルコ ン ピュータは、 ス ト レージデバイ ス 2 0 0 をパラ レルイ ンターフヱ イ スを介 して I Cカー ドのように本体に接続するようになつている。 コネクタ C N 1 はパラ レルイ ンタ一 フ ェイ スに接続するためのものである。 このパーソナルコ ンピュータは、 ス ト レ一 ジデバイ ス 2
0 0にあるプログラムに応じて様々な用途に使え、 良好な携帯性を持つものである。 ス ト レ一 ジ デバイ ス 2 0 0に例えばゲームのプログラ厶を害き込んだものを用いることで、 携帯用ゲーム装 置として利用することができる。 また、 カー ト リ ッ ジにメモリ一以外に様々な ドウ ァを搭 載させることによって、 様々な付加機能を持たせることができる。
このように、 上記実施例に列挙した I / 0拡張装置を用いて、 パラレルイ ンタ一フヱィスを介 してパーソ ナルコ ンビュータ本体に接続する事によつて様々な用途に使え、 かつ携帯性の良いバ —ツナルコ ンピュータを提供することができる。
上記に / 0拡張装置は、 パラ レルイ ンタ一フユイ スに接続する場合について示したが、 データ レ ジスタ、 コ ン ト ロールレジスタ、 ステータ ス レジスタの動作をェ ミ ュレ一卜することで、 上 ί己
1 Ζ Ο拡張装置の入出力ポートのうちの選択したものの一つに対し 4 ビッ トデータを入力し、 出 力させることができる。 例えば、 上記 3つのレジス タと同等の機能を有するレジスタをバ一ソナ ルコンピュータ本体に増設し、 増設したレジスタと上述の I / 0拡張装置を接铳し同等の動作を 実現する事も可能である。
また、 マイクロコ ン ト ローラのパラ レルポー ト （ P 1 0 ) を用いて上記 I 0拡張装置の入出 力ポー トのうちの選択したものの一つに対し 4 ビッ トデータを入力し、 出力させることができる。 図 1 9 はその接続例の一つを示したものである。
図のマイ ク ロコ ン ト ローラ （M P U ) 4 0 0 としては、 Ρ Ι Οがあればよく、 様々な機器に組 み込まれているものを用いることができる。 図では、 パラ レルポー ト Ρ 0 , Ρ 1 , Ρ 2 にカー ト リ ッ ジ 2 0 0を接続した例を示したものである。 こ こでは、 Μ Ρじ 4 0 0 のパラ レルポー 卜 Ρ 0 に I 0拡張回路 1 0 0 のデ一タ入力 D 1 N を接続し、 Μ Ρじ 4 0 0 のパラ レルホー ト Ρ :： I 0拡張回路 1 0 0 のデータ出力 D0UTを接続し、 M P U 4 0 0 のパラ レルボー ト Ρ 2 に I 0拡張 回路 1 0 0 の制御入力 CTRLに接続している c
なお、 この例では、 図 3又は 1 3 においてデータ レ ジス タの出力 D4-D7 に接続される端子を ¾ 源 （一 5 V ) に直接接続し、 カー ト リ ッ ジ 2 0 0 に直接電源を与えるよ う にな っている： ノ、。ラ レルポ一 ト P O , P I , P 2それぞれをデータ レジスタ、 ステータ ス レジスタ、 コ ン ト 口 一ルレジスタからの出力と同じになるように動作させることによって I ' 0拡張回路 1 0 0の所 望のポー トに 4 ビッ トデータを入出力できるようになる。
M P Uは 8 ビッ ト M P Uであって、 パラ レルポー ト P 0， P 1， P 2のビッ ト 0 ~ 3力； I 0 拡張回路 1 0 0に接続されているものとし、 I ZO拡張回路 1 0 0 として、 図 1 3の回路を用い た場合、 次のようにして 4 ビッ トデータを出力できる。 PO, P1.P2はパラレルポ一ト P 0 , P 1 , P 2を示す。 この他の点、 伊 Iえば変数 port'は I ノ 0拡張回路 1 0 0の入出力ポー ト PA4〜PA7.PB 4〜PB7 を示す値である点などは前述したものと同じである。
MOVE AL. write_data
OUT PO, AL
OUT P2. (port+8)
OUT P2. port
OUT P2. (port+8)
/* IF check write data . add fol lowings line */
IN AL, PI
また、 4 ビッ トデ一タを入力する場合は次のようにして行なうことができる。
OUT P2, port
IN AL, PI
こう して、 1 ,0拡張回路 1 0 0の所望のポー トに 4 ビッ トデ一タを入出力することによって、 メ モ リ一の読み害きの勳作をェ ミュレ一 卜することによって、 メモ リーにデータを蓄え、 蓄えら れたデータを読み出すこ とができる。 また、 図 3の回路を用いた場台も同様に I , 0拡張回路 1 0 0の所望のポー トに 4 ビッ トデータを入出力でき る。
このように、 上記 1 0拡張装置は、 パラ レルポー トのあるマイ クロコ ン トローラであれば、 非常に簡単に接続して 4 ビッ トデータを入出力できるようになる。 このように M P Uとの接続が 簡単であることから、 、 上記 1 0拡張装置を用いたス ト レージデバイ スは、 マイ クロコ ン ト 口 —ラを用いた様々な機器 （例えば、 フ ァ ク シ ミ リ 、 モデム、 電話機、 コ ピー機、 ブ リ ンター、 ビ デォ機器など） の外部記憶装置として利用できる c その上、 パーソナルコ ン ピュータゃ上纪機器 とのデータのやり取りが実現できる。
上还したよ うに、 上記 I 0拡張装置が、 パラ レルポー トのあるワ ンチ ッ プマイ ク ロ コ ン ト 口 ―ラと接統しゃすいことを利用して、 上 ΐ己ス ト レージデバイ スをバーソナ ルコ ン ヒ ュ一タ：二接続 するための拡張装置を容易に構成することができる。
図 2 0は、 その外観構成例を示したものであり、 拡張装置本体 5 0 0は、 ケーブルてハーツ十 ルコ ン ピュータのプリ ンタ一ィ ンタ一フ ェ イ ス又は S C S I ィ ン夕一フヱ イ スに接続するよ ό：: なっている。 また、 カー ト リ ッ ジ 2 0 0は 4っ接铳できるようになっている。 なお、 カー ト リ ツ ジについては、 その必要な機会的形状に応じて、 厚型のもの （符号 2 0 0 a ) , 薄型のもの （符 号 2 0 0 b ) など許される形状をとり うる。
図 2 1 は、 その内部についてプロッ ク構成例を示したものである。 マイ クロコ ン ト ローラ （M P U) 4 0 0は、 その P I 0の出力数の限界からそのバスイ ンタ一フヱイ ス （bus I/F ) にいわ ゆるパラ レルイ ンターフェイ ス用のチップ （例えば、 8255A, 6823や 82C11 などのプリ ンターィ ン ターフ ヱイ ス用のチップを含む） 4 1 0を接続して P I 0の出力数を增加させている。 そして、 パラ レルイ ンタ一フヱ イ ス用のチ ップ 4 1 0には、 —ソナルコ ンピュータのプリ ンタ一イ ンタ 一フユイス又は S C S I イ ンターフヱイ スに接続するためのコネクター 4 1 0がつながれている c また、 'ラ レルイ ンターフェイ ス用のチップ 4 1 0 には、 デー ジーチヱ一ン接続するためのコネ ク タ一 4 2 0がつながれている。 パラ レルイ ンタ一フヱイ ス用のチ ップ 4 1 0をプリ ンタ一イ ン ターフユィ ス又は S C S I イ ンタ一フユイ スとして動作させるためのプログラムが、 M P U 4 0 0 に接続された ROM (図示せず） に害き込まれている。 さらに、 パーソナルコ ン ピュータ との 間で、 プリ ンターィ ンターフユ ィ スで接続するか、 S C S I イ ンタ一フユ イ スで接続するかを選 択するためのスィ ツチ 4 4 0が接続されている。
MP U 4 0 0の P I 0には、 カー ト リ ッ ジ 2 0 0が接続されている力 このカー ト リ ッ ジ 2 0 0が 4枚接続できるようになつている点に特徴がある。 そして、 各カー ト リ ッ ジ 2 0 0の端子 ct rlO. ctrll. ctrl2 は共通に接続されている力；、 端子 ctrl3 はそれぞれ M P U 4 0 0の P I 0に別 々に接続されるようになっている。 また、 力一 ト リ .,' ジ 2 0 0の端子 Din は共通に接続されてい るが、 端子 Doutはそれぞれ M P U 4 0 0の P I 0に别々に接続されるようになつている。 なお、 図では省略している力 ί、 この例でも、 カー ト リ ッ ジ 2 0 0のデータレジスタの出力 D4-D7 に接统 される端子を電源 （+ 5 V) に直接接続するようになつているのは上述した例と同じであり、 力 ー ト リ ッ ジ 2 0 0に直接電源を与えるようになっている。
このように接続することによって、 Ρ I 0の出力数がより少なくなるようになつている。 そし て、 カー ト リ ッ ジ 2 0 0の端子 ctr卜 Ctrl 2はパラ レルポー ト P 2の下位 4 ビッ ト、 各カー ト リ ツ ジ 2 0 0の端子 ctr 13 はパラ レルポー ト P 2上位 4 ビッ トに接続されているものと し、 カー ト リ ッ ジ 2 0 0の端子 Din は P 0に接続され、 各カー ト リ ッ ジ 2 0 0の端子 Doutはバラ レルポ一 ト P 1 X ( Xは各カー ト リ ッ ジへのポー トを示す値とする） に接続されている ものとすると、 図 1 3 の回路を用いた場台、 次のようにして 4 ビ . トデータを出力できる c
MOVE AL. write.data
OUT PO. AL
OUT P2. (port + x) /* x=08h. Ofh, lOh. or 20h */
OUT P2. port OUT P2. (port+x)
/* IF check write data , add fol lowings line */
IN AL. P1X
また、 4 ビッ トデータを入力する埸台は次のようにして行なうことができる。
OUT P2. port
IN AL, P1X
このように、 カー ト リ ッ ジ 2 0 0を增加させても、 図 1 9の場台と同様に、 I / 0拡張回路 1 0 0の所望のポ一 卜に 4 ビッ トデータを入出力することによって、 メモリ一の読み害きの動作を エ ミ ュ レー トすることによって、 メ モ リ 一にデータを蓄え、 蓄えられたデータを読み出すことが できる。
メモリーの読み書きの動作は、 M P U 4 0 0に接続された R 0 M (図示せず） に害き込まれて おり、 M P U 4 0 0力 らス ト レ一ジデバイ ス 2 0 0 のメモ リ一に害き込まれたプロ グラムも し く はデータを読み出し、 そのプログラムを用いることでドライ ブとしてス ト レージデバイ ス 2 0 0 のメモ リ一 1 8 0 にアクセスできるようになつている。
M P U 4 0 0には、 様々もの （例えば、 8bit, 16bit, 8086互換， 68K互換など） を用いること力； できるが、 8 0 8 6 と互換性のあるもの （例えば、 80186.80188. V25. V50.Aml86EM. Am386EM など） を用いることで、 P C /A T互換機とソ フ トウユア的にコ ンパチ ビ リ ティがあるものにすること ができる。 パーソ ナルコ ン ピュータとの間の接続を S C S I イ ンターフヱイスとした場台は、 P C /A T互換機で開発された S C S I用ドライバ一ソ フ トを容易に移植できる。 また、 パーソ ナ ルコ ン ピュータとの間の接統をプリ ンターイ ンタ一 フ ユ イ スとする場台、 例えば、 DOS にあるよ うな intersvrコマン ドを容易に移植できる。 これらの P C / A T互換機で開発されたソ フ トウ ヱ ァによって、 簡単に ドライブと して動作させることができる。 従って、 これらのソ フ ト ウ ェ アを 上記 R O Mに書き込ませることによって、 簡単に拡張装置を組み立てることができる。
さらに、 上記 I ' 0拡張装置が、 M P Uと接続しやすいことを利用すれば、 ワ ンチ ッ プマイ ク o コ ン トローラを用いて非常に構成が簡単な機器を構成することができる。
図 2 2及び 2 3は、 通信機器への応用例であって、 C A T V コ ンバータを有するセッ ト ト ツ プ ボックスと して構成した場台の例を示したものである。
図 2 2は、 その外観構成を示したものであり、 このセッ ト ト ップボック ス 5 1 0 は T Vア ンテ ナ又は C A T Vケ一ブルからの if号を入力し、 T Vセ ッ 卜 5 0 2にビデオ ί言号を与えるようにな つている。 また、 モデム 5 0 も接続可能になっており、 例えは'、 電話回線 （携帯電 や P H S などの無線をつかったものを含む） を用いた通信も可能になっている c そ して、 入力装置と して、 通常のフルキ一ボー ドよりも牛一の数が少ないシ 'ョ ィバッ ド （Jo)' pad ) 5 2 0が用いら Π、 赤 外線 （ Infra-red ray ) 义はケーブルでセ ッ ト ト ツ ブホ— ッ ク ス本体 5 1 0 に ジ ョ イ バ ッ ド 5 2 0 からの入力を与えるようになつている。 さらに、 上述した力一 ト リ ッ ジ 2 0 0 a， 2 0 0 bを接 続できるよ うになっている。
図 2 3は、 上記セッ ト ト ツブボッ ク ス 5 1 0の内部構成例を示したものである。
このセッ ト ト ップボッ ク ス 5 1 0は、 T V又は C A TV用のレシ一バー 6 0 0を内蔵させてい る。 このレ シーバ一 6 0 0は、 通常の TV又は C A T Vに用いられているものと同じである。 レ シーバー 6 0 0は、 T V又は C A T Vの信号を受信し復調するための T Vチューナー 6 1 0 と、 T Vチューナ一 6 1 0からのス ク ラ ンブルされたビデオ信号をデスク ラ ンブルするためのデス ク ラ ンブラ一 6 2 0 とを有し、 T V又は C A T Vの信号からビデオ信号を出力するよ όになってい る。 なお、 レシーバ一 6 0 0は、 入力される信号がデジタル Τ Vであれば、 それに対応したレ シ —バーである。
MP U 4 1 0 としては、 様々なものが用いれるが、 3 2 ビッ ト対応が望ましい点、 現在広く使 われている 0 Sである MS-Windowsと互換性があるのが望ま しい点を配慮すれば、 8 0 3 8 6以上 の C P Uをコアとして用いているものが望ましい。 また、 マルチメディア用途を配盧すれば、 で きるだけそのクロック周波数が大きいものが望ましい。 このような C P Uと しては、 例えば、 A M D社の Ani386EM, Am486SE. Am486SELV などがあり、 40MHz， 33MHzのクロッ ク周波数で動作させる ことができる。 この他の候補と して、 捋来的には、 例えば、 PowerPC などのチッブがあげられる。
AM D社の Am386EMなるこの M P Uは、 ノ、'スイ ンタ一フヱイ ス、 D RAMイ ンターフ ヱ イ ス、 DMA, タイマーなどに加えて、 P 1 0が 3 2本、 S 1 0が 2つ備えられており、 この MP Uに 周辺装置 （Periferal chips ) を接続した構成になっている。
MP Uのバスイ ンタ一フ ヱイ スには、 D RAM 5 4 0, R 0 M 5 5 0 , ディ スプレイ イ ン夕一 フ ェイ ス 5 3 0 , サウ ン ドイ ンターフ ユイ ス 5 6 0が接続されている。 また、 必要に応じて他の 周辺装置、 例えば、 I D Eイ ンタ一フヱイ スを持つ C D— RO M ドライブなどを接铳できるよう になっている。 これらの装置については、 通常のパーソナルコ ンピュータで使われているものと 同じである （但し、 ディ スプレイ イ ンタ一フユ イ ス 5 3 0については後述するものが望ましいと 思われる） 。
ディ スプレイ ィ ンターフヱイ ス 5 3 0の出力とレ シーバ'一 6 0 0からのビデオ信号とは、 択一 的もしくは加算されてビデオ出力から出力される力；、 デスク ラ ンブラー 6 2 0から出力される ビ デォ ί言号がデジタ ル信号である場台、 そのデジタル ビデオ信号をディ スプレイ ィ ンタ一フユ ィ ス 5 3 0のビデオメモリ一に直接害き込むようにすることもでき る。 また、 描画速度を速めるため に、 ディ スプレイ イ ンターフ ユ イ ス 5 3 0 は、 2次元的あるいは 3次元的な画像処理がてきるこ とが望ま しい c マルチ メ デ ィ ア的に使われることを配慮すれば、 現状において、 ティ ス プレイ イ ンターフ ユ イ ス 5 3 0 に用いる ビデオチップは、 いわゆる家庭用ゲーム機器に用いられて'、、る も のを採用することが考えられる。
M P Uの P I 0は、 上述したカー ト リ ッ ジ 2 0 0 a 2 0 0 bを接続できるようになっている。 そして、 カー ト リ ッ ジ 2 0 0の端子 ctrl ctrl2 、 端子 Din を共通に接続して P I 0の出力数を より少なく なるようにしている点は上述した例と同様である。 また、 MP Uの P I 0には、 ジ ョ ィパッ ド 5 2 0のイ ン夕一フェ イ ス 5 8 0を接続してジョ イ 'ッ ド 5 2 0からの入力を与えるよ う になつている。 なお、 ジョ イ パッ ド 5 2 0のイ ンタ一フ ヱ イ ス 5 8 0は、 M P Uのバスイ ンタ フ ェ イ スに接続するようにしてもよい。
MP Uの S I 0の一つ又は P I 0の残りの出力は、 レシ 6 0 0に接続され、 チ ャ ンネ ル の遷択及びデスク ラ ンブルの制御ができるようになつている。 また、 M P Uの S I 0のもう一つ には、 モデムなどが接铳可能になっており、 電話回線などを用いて通信を行なうようにすること も可能である。
そして、 ROM 5 5 0には、 前述の例と同様、 ス ト レージデバイ ス 2 0 0の害き込み ·読み出 のためのプログラムが害き込まれ、 ドライ ブと してス ト レ一ジデバイ ス 2 0 0のメ モ リーにァク セ スできるよ όになっている。 ここで、 R OMに害き込むことができて、 MS-Windowsと互換性が ある 0 Sと して、 例えば、 Microsoft 社によって開発されている- Modular Windows" が知られて いる （日経エ レク ト ロニク ス 1993.2.1ρ99 ) 。 この 0 Sに、 ドライ ブと してス ト レ一ジデバイ ス 2 0 0のメ モ リ一にアクセスする ドラ 'や、 レシ の制御用の ドラ イバ、 さ らに、 ビデォ チ ップに応じたディ スプレイ ィ ンタ一フ イ ス用の ドライ バ （画像処理を含む） を付加する。 こ れらの ドラ イバを付加した O Sを RO M 5 5 0に害き込むことで、 図に示したセッ ト ト ップボ ッ タ スは、 ユーザーにと つて使いやすいグラ フィ ック イ ンターフ ユィ スを持ち、 マルチメ ディ ア用 途に適したものになる。
ビデオチッブの種類が違っていても、 ディ スプレイ イ ンタ一フヱイ ス用の ドライバによつて、 共通の A P I (Aplication Program Interface) で動作させることが可能である。 また、 パーソ ナルコ ンピュータの 0 Sの側で上 SA P I を用意することで、 図に示したセッ ト ト ップボック ス 用のソフ ト ゥ ヱァをパーソナルコ ンピュータでも利用することができる。
ス ト レー ジデバ'ィ ス 2 0 0に利用者の I Dやデス ク ラ ンブル制御のための情報やソフ ト ゥ ユ ア などを格納しておく ことが可能である。 そして、 チ ャ ンネルの選択及びデスク ラ ンブルの制御用 の ドライバを用いて、 ス ト レー ジデバイ ス 2 0 0に格納された情報を利用してデス ク ラ ンブルの 制御を行なわせることができる。
このよう に、 このセ ッ ト ト ツ プボッ ク スは、 マルチメ ディ ア用途にあわせて T Vや C A T Vの 視聴の管理に用いうる。 さらに、 これらを組み台わせた利用もできる。 従って、 T Vや C A T V から送られた情報を加工するようなこともできる c
例えば、 C A T Vを用いた通 ί言販売が行なわれているが、 このセッ ト ト ツブボッ クスを用いれ ば、 T Vを見ながらモデムを介して、 価格情報の提供や購入の意志表示など情報のやり取りを行 なうといった用途に用いうる。
さらに、 日本国内の TV放送では、 文字放送といって映像信号に加えて文字信号も伝送するこ とが行なわれているが、 文字放送のための信号として、 様々なデジタル信号を送り、 M P U 4 1 0の P I O , S 1 0に与えるようにすることができる。 そして、 このデジタル信号をセッ ト ト ツ ブボックスの M P U 4 1 0ので様々な処理を行なわせることができる。 これによつて、 T Vや C A T Vを複台的に利用するようにすることもできる。 このような処理のためのプログラムもス ト レージデバイス 2 0 0 に格納し、 交換できるようにすることで、 セッ ト ト ップボッ クスの利用範 囲は非常に広いものになる。
"Modular Windows' を用いた装置と しては、 携帯用の情報端末が知られている （日経エレク ト ロニクス 1993.2.1p99 ) 。 図 2 4は、 その外観を示したものであり、 上記実施例に示したス ト レ ージデバイ ス 2 0 0を本体に挿入可能になつている。
図の構成では、 L C Dディ スプレイ 3 8 0として、 モノ クロより もはカラ一 （CGA or VGA, SV GA) を用いるのが望ま しい。 入力デバイスとしては、 カーソルキー 3 7 0を含むキーボー ドを用 いても良いが、 キーの数は減らしておくのが望ましい。 そして、 必要があれば、 ペン入力やコネ クタ一でキーボー ドをつなぐことができるようにしておく。 そして、 サウ ン ド及びビデオ出力の ためののコネクタ C N 5を設けてディ スプレイに表示できるようになつている。 また、 コネクタ C N 7から電話回線などを用いて通信可能になっている。
図 2 5は、 図 2 4の携帯用の情報端末の内部のプロック構成を示したものである。 この情報端 末は、 自動車などの移動体用と しても利用可能なものである。 ここで、 M P U 4 1 0 と しては、 図 2 2， 2 3に示したものと同じものを用いうる力；、 図は AM D社の Am386EM を用いた場台の例 を示したものである。
MP Uのバスイ ンターフ イ スには、 D RAM 5 4 0 , RO M 5 5 0 , ディ スプレイ イ ンタ一 フ ェイ ス 5 3 0 , サウ ン ドイ ンタ一フ ェイ ス 5 6 0が接統されている。 これらの装置については、 通常のパーソナルコ ン ピュータで使われているものと同じである （L C Dをディ スプレイ として 使っていることからディ スプレイ ィ ンターフヱイ ス 5 3 0についてもそれほど特別なものを要し ないと思われる） 。 また、 必要に応じて他の周辺装置、 例えば、 S C S I イ ンターフ ヱ イ ス、 I D Eイ ンタ一フヱ イ スなどを接続できる。 このよう なイ ンターフヱ イ スを接続する こ とにより例 えば C D R 0Mを接続することも可能である。
M P Uの P I 0は、 上述したカー ト リ ッ ジ 2 0 0 a , 2 0 0 bを接続できるようになっている： そして、 カー ト リ ッ ジ 2 0 0の端子 ctrl~ctrl2 、 端子 Din を共通に接続して P I 0の出力数を より少なく なるようにしている点は上述した例と同様である。 そして、 前述と同様、 "Modular W i ndo s" なる 0 Sに、 ドラ イ ブとしてス ト レー ジデバイ ス 2 0 0のメ モ リ ーにアク セスする ト ラ ィバや、 後述する通信制御用の ドライ バ、 さらに、 ビデオチッ プに応じたディ スプレイ イ ンタ一 フ ェイ ス用のドライバを付加して RO M 5 5 0に害き込まれている。
また、 M P UO S I 0の一つ （または P I 0の残りの端子） には、 入力デバイスを接続して入 力を与えるようになっている。 MP Uのもう一つの S I Oは、 D C E (Data Circuit Terminati ng Equipment) などが接続可能になっている。 D C Eとしては一般的にはモデムが考えられてい もが、 移動体無線、 例えば、 携帯電話や P H S、 ト ランシーバ一の場台、 内部でデジタル ί言号処 理を行なっていることから、 そのデジタル信号をアナ口グ信号に変換しないで S I 0に与えるよ うにするのが望ま しい。 S I 0を介して電話回線などを用いて通信を行なうようにすることも可 能であるが、 伝送速度の関係から Ρ I 0又はバスィ ンターフ ユ イ スに設けた拡張装置を介して通 信を行うようにしても良い。
このような構成を有することにより、 小型化及び低消費電力化が可能であり、 電池駆動で長時 間使用に耐えうるものを構成することができる。 従って、 非常に携帯性が良く、 操作性の良い携 帯用の情報端末を提供することができる。
また、 ス ト レージデバイ ス 2 0 0に害き込んでおくプログラムは、 既存の MS-Windowsと互換性 を持たせうるので、 既存の MS-Windows用にかかれたプログラムをこの容易に携蒂用の情報端末用 と して移植することができる。
ス ト レ一ジデバイス 2 0 0にあるプログラムもしくはデータは、 デスク ト ップタイプ， ノー ト ブックタイプのパーソナルコンピュータと共用することができる。 従って、 この携帯用の情報端 末を屋外 （自動車内） で使用し、 室内においてデスク ト ツプタイプ， ノー トブックタイプのパー ソナルコ ン ピュータにス ト レ一 ジデバイ ス 2 0 0を接続してス ト レージデバイ ス 2 0 0にあるプ ログラムもしくはデータを利用することができる。 このように、 屋外と室内とで同等の環境で使 用できる。
さらに、 MP Uの S 1 0に、 G P S レシーバーを接続し、 いわゆるナ ビゲ一ショ ンソ フ トを走 らせることにより、 地図上に航路表示や現在位置を表示するよ うにすることができる。 この場台、 ス ト レージデバイ ス 2 0 0にナ ピゲ一シヨ ンソフ トや地図デ一タを蓄えておく ようにすることに より、 ユーザーにとって使用しやすいものが利用できるようになる。 ここで、 移動体用の情報端 末として用いる場台、 ビデオディ スプレイ イ ンターフヱ イ スに使用するチ ップと して、 いわゆる カーナ ビゲー シ ヨ ン シ ステム向けに開発されたものや、 3 DO, SEGA SATURN, SONY PLAY-ST.ATI ONなどいわゆる家庭用ゲーム機器に用いられているものを採用することで、 地図上の表示のレ ス ポ ンスがよ く なると考えられる。
図 2 6は、 車載用と した場台の外 IS構成を示したものであり、 ディ スプレイ と して車載用の L C Dモニタ一を接続し、 通信手段として、 車載用の トラン 'ンーバー又は携帯電^などの移動体電 きを接较する。 また、 ナビゲ一シヨ ンシ ス テムとして動作させるために、 G P S レ シ一ハーを接 統するようになつている。 そして、 入力デバィ スは本体に備えられるようになっている。 このよ うな外観構成を持たせることにより、 自動車などの移動体用と しても利用しゃすいものになる。 周辺装置とアクセスするための P 1 0, S I 0の割り当ては、 図に示した以外のものすること ができる。 この場台、 その割り当てに応じて ドライバをかき直すことで対処できる。
オフィス機器の間でデータをやり取り して統合しょうというのに、 Microsoft 社の ATWorkが知 られている。 本発明のス ト レー ジデバイ スは、 このような用途にも用いることができる。 図 2 7 は、 そのような応用において、 M P Uの周りのブロ ッ ク構成を示したものである。
通常の M P Uの周辺と同様、 そのバスイ ンタ一フ ヱイ スには、 DRAM, ROMが接続され、 さらに、 L C Dイ ンタ一フヱイ スが接続される。 また、 P I 0又は S I 0には、 入力デバイスが 接続される。
そして、 MPUの P 10に本発明のス ト レージデバイ ス 20 0を接続し、 ス ト レージデバイ ス 2 00のデータを読み害きするのは容易にできる。 これによりオフィスにある様々な事務機器と の間で、 本発明のス ト レージデバイ ス 2 0 0を介してデータをやり取りするこ とができるように なる。
本発明は前述の実施例に限らず様々な変形が可能である。
伊 1えば、 上述の 1 0拡張装置は、 パラ レルイ ンターフ ェ イ スに接続するのが通常の用途と考 えられるが、 データ レ ジスタ、 コ ン ト ロールレジスタ、 ステータス レジス夕と同等の機能を有す るレジスタをパーソナルコンビュータ本体に増設し、 増設したレジスタと上述の I Z0拡張装置 を接続し同等の動作を実現する事も可能である。 また、 コ ンピュータ本体は、 パラ レルイ ンター フェイ スにかえて、 上 i己〗 /0拡張装置にデータの害き込み · 読みだし動作をさせるためのシ一 ケ ンサを有する拡張ボー ドを内蔵するものであってもよい。 さらに、 パーソナルコ ン ピュータ本 体と、 上述の I ' 0拡張装置とを接続するためのコネクターもデスク ト ップコ ンピュータのよう に D S U B 2 5 ピン形状に限られない。
さらに、 前述した P I 0を有する M P Uを用いたシステム構成 （図 2 3、 2 5、 2 7 ) は、 メ モリーを有する着脱可能なス ト レージデバイ スを用いるシステムの基本構成を示している。 従つ て、 このよ うな 基本構成をと つた場台、 ス ト レージデバイス 20 0に用いる拡張回路 1 00 と しては、 上述したような 4 ビッ 卜のものの他に、 8 ビッ 卜のものも用いれる。 例えは'、 拡張回路 1 0 0 としては、 イ ンテル社の 82 5 5も しく はその互換チップ、 モ トローラ社の MC 1 4 6 8 2 3もしく はその互換チップなどにしてもよい。 この場台は、 8 ビッ ト並列 送になる c また、 端子！） i n , D 0 u t は 8 ビッ トのデータ入出力用の端子としてまとめたものになる = また、 8 ビ ッ ト並列 送と した場台のス ト レー ジデバイ ス と バーブ ナル コ ソ ビュー ターのバ ラ レ ルイ ン タ —フユイ スとの間の接統は、 パラ レルィ ンターフヱ イ スのデ一タ端子 D 0〜 D 7を用いる事にな る c さらに、 R 0 Mには Modular Wi ndo*'sにかえて Mac OSなどのほかの 0 Sも用いう る： したがって、 本発明の範囲については、 実施例だけに限定して解釈すべきではなく、 特許 I青求 の範囲から解釈すべきである。
以上の通り本発明によれば、 上述した Iノ 0拡張装置をパーソナルコンピュータのパラレルイ ンターフヱ イ スに接続し、 ス ト ローブの状態を変化させて、 第 1 のレジスタからコマン ドを与え ることにより、 入出力ポ一 トを選択し選択された入出力ポ一 卜に 4 ビッ トのデータを害き込んで 出力し、 或は選択された入出力ポー トの状態をデータ出力から出力してステータ ス レジスタに与 える事ができる。 こう して、 コマン ドにより入出力ポ一 トを選択し、 選択された入出力ポー トの 読み込み · 害き込みを行う事によって、 パーソナルコンピュータの入出力を拡張する事が可能に なる。
メ モ リ一を入出力ポー トを接続する事によって、 外部記憶装置を構成することができ、 パ一ソ ナルコ ンピュータ本体からメモ リ一にデータを害き込み、 あるいは、 メモ リーのデータを読み取 ることができる。
さらに、 本発明の I Z O拡張装置をパラ レルイ ンタ一フ ィ スを接続したときにパーソナルコ ン ピュ一タ本体から ドライブと してアクセスできるようにすることで、 様々な用途に使え、 かつ 携帯性の良いパーソナルコンビュータを提供することができる。

Claims

言 ¾ ^) 1 i S!
1 . パーソナルコンピュータのパラレルインターフェイスに i^ る事によって、 siji己パーソナルコンビ ユー夕の入出力を拡張する事力 s可能な I zo拡張装置であって、
sui己パラレルィンターフェイスに するためのコネクタ一と、
このコネクタ一に され、 前己パラレルインタ一フェイスのデ一夕レジス夕に相当する第 1のレジス夕 の 4又は 5ビッ卜を Ml己コネクターを介して入力するデータ入力と、 fill己パラレルインターフヱイスのステ —タスレジスタ一に相当する第 2のレジスタに 4ビッ卜のデータを StJl己コネクタ一を介して与えるデータ出 力と、 l己パラレルィンタ一フェイスのコントロールレジスターに相当する第 3のレジスタからの信号を前 記コネクタ一を介して入力する制御入力とを有する I ZO拡張回路とを含んで構成され、
1 己 I ZO拡張回路は、 複数の 4ビットの入出力ポー卜と、 これらの入出力ポ一卜と ISデータ入力又は データ出力との間でデータ ISiを行う 1または 2の 4ビッ卜のデータバスとを有し、 脚入力からの制 御により、 lift己データ入力から与えられた 4ビットデータを編己入出力ポ一卜のうちの 1つに出力し、 もし くは ^ll己入出力ポ一卜のうちの 1つに与えられた 4ビッ卜データを fill己データ出力に出力する I /0拡張装 置。
2 . 賴己 1 0拡張回路は、 編己制御入力に与えられた信号 (0~·つであるストローブの;!え態 jS移により、 ¾UI己入出力ポートの選択及び動作モードを設定するためのコマンドと、 選択された l己入出力ボー卜に出力 するためのデータとを編己データ入力力ら入力し、 若しくは iSi尺された人出カポ一卜の忧態を編己コネクタ 一を介して ¾ j|己第 2のレジスタに与える事を とする請求項 1記載の I /0拡張装置。
3 . l己 4ビットのデータバスは双方向であって、
編己 I /O拡張回路は、
己データ入力の状態を編己 4ビッ卜のデータバスに与える第 1の 4ビッ卜バスバッファと、 前記制御入力に与えられた信号の一つの;！え態により、 賴己 4ビッ卜のテ一タバスの;)え態を 己チ一夕出力 に与える第 2の 4ビッ卜バスバッファと，
賴己子一タハスに ¾ され、 己制御入力から与えられた信号の他の一つによって制御される I 0エキス ングヒ
を含んで構成され、
己 I 0エキスパンダは、 il己ストローブの;!え態-が遷移したヒきに編己コマンドを入力し， 2コマン卜 力 き込みコマンドである場台、 前記ストローブの优態が戻った際に前記チータバスを介して与えられた前 記チークを^^コマンドによって選択された入出力ボー卜に出力し、 前記コマンドが読みたしコマンドであ る場 έ、. 前^コマン 卜によつて選択された入出力ポー卜の:!ぇ を前記 ータ"スを介して 己 ータ出力に 与える事を とする請求項 2言 の I ZO拡張装置。
4 . 賴己 1 0拡張回路は、 MI己第 3のレジスタ又は編己 1のレジスタからの出力をデコードするための デコーダ一をさらに有し、
二のデコーダの出力によって、 lf己各 I
Figure imgf000042_0001
記載の I /O拡張装置。
5. fill己コネクター力、ら与えられた fill己第 1のレジスタの残りのビットは、 己 I /O拡張装置の電源ラ ィンに搬されている事を難とする請求項 2記載の I /0拡張装置。
6.
Figure imgf000042_0002
路をさらに有する事を ί¾¾ とする請求項 5言2¾の I /0拡張装置。
7 . 己 Ι ΖΟ拡張回路は、 編己入出力ポ一卜のうち、 入力に用いられるものの論 i Oをとつて パラ レルインターフェイスを介して、 己コンピュータ本体に割り込み信号を与えるためのゲートをさらに有す る事を とする請^ 2 の I / 0拡張装置。
8. 5 1 0拡張回路は、 入力用の HII己入出力ポー卜ごとに論理和をとつて 己入出力ポー卜のうち入 力用に用いられる他のポートに与えられている事を特徴とする請求項 2記載の I ZO拡張装置。
9. ¾の 4ビッ卜の入出力ポー卜と、 回路の動作を制御するための信号を入力するための制御入力と、 編己入出力ポー卜のいずれ力、を iS尺し 尺された入出力ボー卜の書き込み又は読み込みのコマンドと ΙΞ¾ き込みのための 4ビッ卜のデータとを入力するためのデータ入力と、 fill己入出力ポー卜のいずれかの;!え態を 4ビッ卜のデータとして出力するためのデータ出力とを有する I /0拡張回路であって、
賴己データ入力から前言己入出力ポ一卜へ 4ビッ卜のデータを耘送するライ卜データバスと、
ill己入出力ポー卜から前記データ出力へ 4ビッ卜のデータを転送するリードデータバスと、
各入出力ポ一卜ごとに設けられ、 fill己ライ卜デ一夕バスの; t燃をフェッチして当該入出力ポ一卜から出力 するレジスクーと、
各入出力ボー卜ごとに設けられ， 当該入出力ボー卜の优態を^ I己リードデータバスに与えるハツファと， 前記制御人力のうちの 1つであるストローブの;!え態が遷 したときに. 前記人出力ポー卜の選択及ひ'動作 モードを設定するためのコマンドをフェッチする制御回路とを有し.
己制御回路は、 フェッチしたコマンドカ;読み込みモードであった場合に、 選択された 出力ポー卜の状 態を前記 1、ッフ ¾び前記リードテータ '、スを介して前記千一夕出力から出力させ. フェッチしたコマン卜 力省き込みであった場台に、 前記ス卜ローブの; (え態力4戻った際に編己 一夕入力に与えられた 4ビッしの千
—夕を前記ライ卜子一タ スを介して選択された入出力ボー卜の前記レシスタにフニツチさせ. 当 rs入出力 ポ一卜から出力させる I /0拡張回路。
1 0 . ータを記憶するためレつメモリ一を有し、 一ゾ十ルコンピュータのぺラレ 'しインターフニ 又に 赚する事によって、 辦 sパラレルインターフヱイスを介して編 sメモリーに ¾tされたデータを輔己パ一 ソナルコンピュータに与え、 若しくは編己パーソナルコンピュータからのデ一夕を fill己メモリ一に記情する 事カ坷能な外部記憶装置であつて、
ui己パラレルィンタ一フェイスに接続するためのコネクターと、
Sill己コネクタ一に ί¾¾され、 育 ill己パラレルィンタ一フェイスのデータレジスタに相当する第 1のレジスタ の 4又は 5ビッ卜を コネ、クタ一を介して入力するデータ入力と、 ISパラレルインターフェイスのステ —タスレジスタ一に相当する第 2のレジス夕に 4ビッ卜のデータを l己コネクターを介して与えるデータ出 力と、 i 己パラレルインタ一フェイスのコン卜ロールレジスタ一に相当する第 3のレジスタからの信号を前 記コネクターを介して入力する制御入力とを有する I ZO拡張回路とを含んで構成され、
己 I /O拡張回路は、 前記メモリ一のァドレス端子、 データ端子及び制御のための端子に擀.売された 4 ビッ卜の入出力ポー卜と、 これらの入出力ポ一卜と nil己データ入力又はデータ出力との間でデータ を行 う 4ビッ卜のデータバスとを有し、 ill己制御入力からの制御により、 賴己データ入力力、ら与えられた 4ビッ 卜デ一タを Sill己入出力ポ一卜のうちの 1つに出力し、 もしくは itji己入出力ポー卜のうちの 1つに与えられた
4ビッ卜データを データ出力に出力する外部 Ϊ己職置。
1 1 . 己 I zo拡張回路は、 ΐΐΐι己制御入力に与えられた信号の一つであるス卜ローブの;)え観移により、
^11己入出力ポ一卜の選 ひ 作モードを設定するためのコマンドと、 邇尺された 己入出力ポ一卜に出力 するためのデ一夕とを Bill己データ入力から入力し、 若しくは選択された入出力ポー卜の;)え態を fill己コネクタ 一を介して編己第 2のレジス夕に与える請求項 1 0 ia¾の外部言 sit装置。
1 2 . BUI己メモリ一は、 R O M, スタティックメモリー、 E E P R O M、 ダイナミックメモリー、 二れら のいずれかと同等の動作でアクセスできるメモリーの 、ずれかである事を! ^とする請求項 1 0言2¾の外部
1 3. ftii己 I /O拡張回路の入出力ポ一卜のひとつには、 fiii己メモリ一の lisijの為のスィッチ， 媚己メモ リーの書き込み制御の為の端子に ¾ ^され、 書き込み禁止にできるスィツチ， 前 Ϊ己メモリ一のアクセスが D R A M夕イブか S R AM夕ィプかを！ ^するためのスィッチのレ、ずれかまたはすベて力 ^ ^されて L、る事を ΐ锁とする請求項 1 0記載の外部 i己憶装置。
】 4 . 青求項 1 0記載の外部記憶装置をパーソナルコンビニ一夕のペラレルインターフェイスにす し . 前記 一ゾ十 しコンビユー夕の子一夕レ シフ、夕及ひコン 卜ロー^し ジス夕に千ータを書き込む事によって^ 外部記憶装置のメモリ一のぞ一夕を読み取るための外 griat装置へのァクセス方法であつて、 前^ Iノ 0 拡張回路しつ入出力ポー卜のうち顧 Ξメモリ一のぞ一夕端子に接続されたものを読み込みモ一卜にし .
前記 I /0拡張回路の 、出力ポー卜のうち前記メモリー C ァ卜しス端子に ί されたものに. 前記メモリ —に霱き込むマ卜し スを ッ 卜し . lfS l ZO拡張回路の入出力ポー卜のうち痛己メモリ一の制御のための端子に ί鎌されたものに、 4ビッ 卜データを書き込んで 己メモリーから 己アドレスに書き込んだデータを出力させ.
育il己 I /0拡張回路の入出力ポー卜のうち till己メモリ一のデータ端子に接続されたものから出力されたデ —タを l己パーソナルコンピュータのステータスレジスタから読み込んて、
fill己メモリーのデ一夕を読み取るための外 §β|¾Ι¾ί1へのアクセス方法。
1 5. 請求項 1 0記載の外部 Βϋ装置をパーソナルコンピュータのパラレルインタ一フェイスに^し、 BUlB^、'一ソナルコンビュ一夕のデー夕レジスタ及びコン卜ロールレジスタにデータを書き込む事によつて前 言 Ξί ^ΙΞϋ装置のメモリーにデータを書き込むための外部記憶装置へのアクセス方法であって、 m i /o 拡張回路の入出力ポ一トのうち 己メモリ一のァドレス端子に接続されたものに、 l己メモリ一に書き込む ァドレスをセッ卜し、
¾1jf己 I /0拡張回路の入出力ポー卜のうち jf己メモリ一のテ一タ端子に されたものに書き込むベきデ 一夕をセットし、
育il己 I 0拡張回路の入出力ポ一トのうち SUI己メモリ一の制御のための端子に接続されたものに、 順次 4 ビッ卜データを書き込んで前記メモリ一を前記ァドレスに読み込むように動作させて，
¾ίΐΐ己メモリ一にデ一タを書き込むための外 st?ia ^置へのアクセス方法。
1 6 . it己 I /O拡張回路は、 itjf己制御入力のうちの 1のビッ卜によって 己入出力ポ一卜の書き込み · 読み込み力 s制御され、 il己 ¾1腳入力のうちの残りの 3のビットによって ϋί尺された till己入出力ポー卜に、 前 記データ入力から与えられた 4ビッ卜データの書き込みを行なって当該入出力ポ一卜から出力し， もしくは iHI己 3のビッ卜によつて選択された編己入出力ポー卜に与えられた 4ビッ卜デ一夕を 己データ出力に出力 する事を纖とする請 1言 B¾の Iノ0拡張装置。
1 7 . ll!己 I /O拡張回路は、
l己データ入力力、ら与えられた 4ビッ卜データを 択された入出力ポー卜に l¾iするための 4ビット ライ卜バスと、
SflBiM択された人出カポ一卜に与えられた 4ビッ卜テークを fill己テ一夕出力に feilするための 4ヒッ卜リ 一ドバスと，
Sill己入出力ボ一卜にそれぞれ設けられ. 賴己 4ビッ卜ライ卜バスから与えられた 4ヒッ卜千一夕な当該入 出力ボー卜に与え， し は当該入出力ポートに与えられた 4ビッ卜 ータを前記 4ヒッ卜リー卜 スに fc 送するための寒 するための入出力回路と、
己 3のビッ卜から gill己入出力回路のうちの一つを選択して動作可能にするためのテコーダヒを有' - . fill己入出力回路 . 1のビッ卜力；前記人出カポ一卜の書き込み仗 を示して 、るである場台に. 子コーグから前。 入出力回路を選択する信号があつたときに， 前記子ータ入力から与えられた 4ヒッ ί、千一 タを^して当該入出力ポ一卜から出力し、
ijf己入出力回路は、 IS 1のビットカ^ if己入出力ポ一卜の読み込^!え態を示しているである場合に、 R ie デコーダから賴己入出力回路を選択する信号があつたときに、 当 Ι ΙΞ入出力ポ一卜から与えられた 4ビッ 卜データを fill己 4ビッ卜リードバスに出力し、
|ίίΙΞ ビッ卜データを l己データ出力から出力する事を ί¾とする請求項 16記載の I /0拡張装置。
18. パラレルィンタ一フェイスを有するコンピュータにおいて、
メモリと、 fill己ノ、'ラレルインターフェイスと前記メモリとの間で少なくとも 4ビットのデー夕をやり取り する事力できる izo拡張回路とを有する外 己億装置力; ttji己パラレルィンタ一フェイスに ί鍋された場合 に、 I¾^ISif装置に対しドライブとしてアクセスするプログラムが輔己コンピュータの ROMに書き込 まれている二とを糊教とするパーソナルコンピュータ。
19. igiW寺に、 己 ROMに書き込まれたプログラムを用いて、 己パラレルインターフェイスに ί¾¾ された前言 部記' 装置にあるプログラムもしくはデータを読み出し、 l己プログラムを実行する二とを特 徴とする請求項 18言 B«のコンピュータ。
20. B^S!Blf装置は、 fill己コンピュータ本体の力一卜リッジとなるように構成されている二とを特 徴とする請求項 18記載のコンピュータ。
21. 少なくとも 4ビッ卜のデータの入力又は出力ができるパラレルインターフェイスがモノシリックに 开诚されたマイクロコン卜ローラと、 このマイクロコン卜ローラを iW乍させるためのプログラムカ §Λされ た ROMとを有するコンピュータであって、
jf己パラレルインターフェイスは、 メモリと、 Ml己パラレルインターフェイスと Ml己メモリとの間で少な くとも 4ビッ卜の子一夕をやり取りする事ができる I/O拡張回路とを有する記憶装置をす繊する事が可能 であり、
己 ROMに書き込まれたプログラムによって、 Ml己 1 0拡張回路を介して編己メモリのアドしスの選 す^¾び制御を行うとともに、 前記 1 0拡張回路を介して前記メモリの所望のァドレスのチータをやり取り する事ができるコンピュータ。
WO 96/27828 補正書の請求の範囲 PCT/JP96/00S19
[ 1 9 9 6年 7月 1 9 B ( 1 9 . 0 7 . 9 6 ) 国際事務局受理：新しい請求の範囲 2 2— 5 6が加え られた；他の請求の範囲は変更無し。 （ 1 1頁） ]
1 . ノ ーソナルコンピュータのパラレ /レインターフェィスに接続する車によつて、 前記パーゾ十/しコンビュ ータの入出力を拡張する事か ^1能な I Z O 張装 gであつて、
前記パラレルインターフヱイスに接続するためのコネクターと、
このコネクタ一に接铳され、 前記パラレ インターフエ ίスのデ一タレジスタに相当する第 1のレジスタ の 4又は 5ビ ,トを前記コネクターを介して入力するデータ入力と、 前記パラレルィンターフェィスのステ 一タスレジスタ一に相当する第 2のレジスタに 4ビ",卜のデータを前記コネクタ一を介して与えるデータ出 力と、 前記パラレルインターフェイスのコン卜ロールレジスタ一に相当する第 3のレジスタからの信号を前 記コネクタ一を介して入力する制御入力とを有する I / 0拡張回路とを含んで ffi成され、
前記 I Z0拡張回路は、 複数の 4ビッ卜の入出力ボー卜と、 これらの入出力ポー卜と前記データ入力又は テ一タ出力との閟でデータ転送を行う 1または 2の 4ビツ卜のデータバスとを有し、 前記制御入力からの制 御により、 前記データ入力から与えられた 4ビツ卜データを前記入出力ポートのうちの 1つに出力し、 もし くは前記入出力ポートのうちの 1つに与え れた 4ビ'' トデータを前記データ出力に出力する I / O拡張装 置。
2 . 前記 I 拡張回路は、 前記制御入力に与えられた (i号の一つであるストローブの状想遷移により、 前 記入出力ボー卜の 31択及び動作モードを設定するためのコマンドと . 選択された前記入出力ポートに出力す るためのデータとを前記データ入力から入力し. 若しく (ii †尺された入出力ポー卜の状態を前記コネクタ一 を介して前記第 2のレジスタに与える事を特 β¾とする請求項 1記載の 1 / Ο拡 5長装置。
3 . 前記 4ビットのデ一タ ' スは双方向であつて .
前記 1ノ0拡張回路は.
前記データ人力の状- を前記 4ビ '.'トのデ一タバスに -1-える第 1ク ) 4ヒ■/卜バスバッファと、 前記制御入力に与えられた ί言号の一つの状態により . ίϊίί記ィヒ'， トク >テ一タバスク >状 ®を前記テ一タ出力 に与える第' 2の 4ビットバスバッファと、
前記データバスに接続され、 前記制御入力か ぇ れた 号ク >他ク >一つによって制御される I Οエキス パンダと
を含んで ffl成され.
前記 1〇エキスパンダは、 前記スト π—-クク >状 ®カ^ I たときに前 コマン 卜を人力し . 前記コマン ド が書き込みコマン ド'である埸 - 前 It!スト^コーブク >状¾が戻 ,た際に前記テ一タパスを ^して与えられた荊
。 子ータを前記コマン トによって; i尺された入出力ホ--卜に出力し . 前記コマン が ¾みだしコマン ドでぁ る埸台. 前記コマン によ -'て ¾択さ iした入: I；カボ一卜ク >状¾ 前 子一タ スを ifして ^記子ータ出力に
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補正された用紙 (条 第 19条） 与-える事を特徴とする諳求項 2記載の I /O拡張装匱
4 . 前記 I /O拡張回路は、 前記第 3のレジスタ又は前記 1のレジスタからの出力をデコードするためのデ コーダ一をさらに有し、
このデコーダの出力によって、 前記各 I 0エキスパンダの動作が制御されている事を特徴とする請求項 2 記載の I /0拡張装置。
5 , 前記コネクタ一から与えられた前記第 1のレジスタの残りのビ'■/卜は， 前記 I /O拡張装置の電源ライ ンに接続されている事を特徴とする 求項 2記載の 1 張装置。
6 . 前記電源ラィンの電圧力 ;良好であるかどうかを監視するための電源監視回路をさらに有する事を特徴と する請求項 5記載の Iノ0拡張装匱。
7. 前記 i zo拡張回路は、 前記入出力ポートのうち、 入力に用いられるものの ta理和をとつて前記パラレ ルインタ一フェイスを介して、 前記コンピュータ本体に别り込み ί言号を与えるためのゲートをさらに有する 事を特徴とする IS求項 2記載の I ZO拡張装置。
8. 前記 1ノ0拡張回路は， 入力用の前記入出力ポートごとに論理和をとつて前記入出力ポートのうち入力 用に用いられる他のポートに与えられている事を特徴とする^求項 2記載の I /O拡張装置。
9. 複数の 4ビットの入出力ポー卜と、 回路の動作を制御するための信号を入力するための制御入力と、 前 記入出力ボ一トの 、ずれかを 21択し 21択された入出力ポートの書き込み又は み込みのコマンドと前記書き 込みのための 4ビットのデータとを入力するためのデータ入力と、 前記入出力ポートのいずれかの^を 4 ビッ卜のデータとして出力するためのデータ出力とを有する I O拡張回路であって.
前記データ入力から前記入出力ポートへ 4ビツトのデータを転送するライトデータバスと、
前記入出力ボー卜から前記データ出力へ 4ビ' ·/トのデータを転送するリードデータバスと、
各入出力ポ一卜ごとに設けられ、 前記ライ卜亍ータ スの状態をフェツ手して当該入出力ボー卜から出力 するレジスタ一と .
各入出力ポートごとに ¾けられ. 3該入出力ボートク >状^を前記リードデータバスに与-えるバッファと、 前記制御入力のうちの 1つであるス卜ローフク：)状 が Si したときに、 前記入出力ポー卜の i¾択及び動作 モニドを„¾定するためのコマン トをフエ ゾ手する制御回路とを？ ίし、
前記制御回路は、 フェ '·'チしたコマン I-が み込み I-一 I-で た に、 ；11択さ iした入出力ポー卜の状 ^を前記バッファ及び前記リードテータバス ί'介して ii¾ dテ一タ出力か^出力させ， フェッチしたコマン V が書き込みであった埸合に、 前記ストローブの状¾が ¾つた際に前記テータ人力に-1!え れた 4ビットクテ ータを前記ラィ 卜テータ スを介して ^択された人出力ホー卜の前記レジスタにフエ 'チさせ、 当 入出力 ポー卜から出力させる 1 0拡張回路，
1 0. テーダを記坨するためク >メモリーを fi丄 . ーゾ十 コンヒュ一タク >ぺラレ ' インターフェ イ スに ί§
45
¾正された用紙 (条約 ¾19条） 続する事によって、 前記ペラレルインタ一フェイスを介して前記メモリーに記惊されたデータを前記ノ、'一 V ナルコンピュータに与え、 若しくは前記パーソナルコンピュータからのデータを前記メモリーに記憶する事 が可能な外部記憶装置であって、
前記ノ、·ラレルインターフェイスに接続するためのコネクターと.
前記コネクタ一に接続され， 前記パラレルィンターフェ f スのテ一タレジス夕に相当する第 1のレジスタ の 4又は 5ビットを前記コネクターを介して入力するデータ入力と、 前記パラレルインターフェイスのステ —タスレジスターに相当する第 2のレジスタに |ビットク >データを前記コネクターを介して与えるデータ出 力と、 前記パラレルィンターフェイスのコントロールレジスターに相当する第 3のレジスタからの信号を前 記コネクタ一を介して入力する制御入力とを有する I ZO拡張回路とを含んで構成され、
前記 I ZO拡張回路は、 前記メモリ一のァドレス端子、 データ端子及び制御のための端子に接統された 4 ビットの入出力ポートと、 これらの入出力ポー卜と前記データ入力又はデータ出力との間でデータ転送を行 う 4ビ'， I、のテータバスとを有し、 前記制御入力からの制御により、 前記データ入力から与えられた 4ビッ トデータを前記入出力ポートのうちの 1つに出力し， しくは前記入出力ポートのうちの 1つに与えられた 4ビ'/トデータを前記データ出力に出力する外部記 «装置。
1 1 . 前記 I Z O拡張回路は、 前記制御入力に与えられた (1号の一つであるストロ一ブの状態遷移により、 前記入出力ポートの選択及び動作モードを設定するためのコマンドと、 選択された前記入出力ポートに出力 するためのデータとを前記データ入力から入力し、 若しくは選択された入出力ボー卜の状態を前記コネクタ 一を介して前記第 2のレジスタに与える請求項】 0記載の外部記憶装置。
1 2 . 前記メモリーは、 R OM、 スタティックメモリー、 E E卩 R O M、 ダイナミックメモリー、 これらの いずれかと同等の動作でアクセスできるメモリ一のいずれかである事を特微とする §育求項 1 0記載の外部記 愤装置。
1 3 . 荊記 I / O拡張回路の入出力ホートのひとつには， 前記メモリーの識別の為のスィツチ. 前記メモリ 一の書き込み制御の為の端子に接続され、 書き込み^止にできるス ίツチ、 前記メモリ一のアクセスが D R A Mタイアか S R A Mタイアかを識別するためのス ί ノチク >いずれ力'またはすべてが接続されている事を特 徴とする 求項 1 0記載の外部記憶装 g ...
1 - 言育求項 1 ϋ記載の外部記 装置を ーゾ十 コン ヒユータ ぺラレ / L ίンターフェ イ スに接続し， 前 記バーゾナルコンビュータク〉テ一タレシスタ¾ひコン Ι、π—ルレシスタにテータを書き込む東によつて前記 外部記 1§装置のメモリーのテ一タを み取るための外部記憶装置へ アクセス方 であって、 前記 I /Ο拡 5長回路の入出力ボ一トの-',ち前 idメモリーのテ一タ端 に接 されたものを¾み込みモードにし、
前記 1 /0拡張回路ク >入出力ホートク）うち 記メ tリーク >ァドレス端子に接続されたものに . 前記メモリ 一に薯き込むァ 'ドレスを七ツ卜し，
46 捕正された用 ほ 19条) 前記 I O拡張回路の入出力ポートのうち前記メモリーの制御のための端子に接続されたものに、 4ビッ トデータを書き込んで前記メモリ一から前記ァドレスに書き込んた'データを出力させ、
前記 I O拡張回路の入出力ポートのうち前記メモリーのデータ端子に接続されたものから出力されたデ —タを前記ノ、'一ゾナルコンピュータのスチータスレジスタから ϊ売み込んで、
前記メモリ一のデ一タを読み取るための外部記憶装置へのァクセス方法
1 5 . 請求項 1 0記載の外部記惊装 gを"一ゾ十ルコンピュータのパラレルインタ一フェイスに接続し、 前 記バ一ソナルコンピュータのデータレジスタ及びコントロールレジスタにデータを書き込む事によって前記 外部記 «装置のメモリーにデータを書き込むための外部記憶装置へのアクセス方法であって、 前記 I ZO拡 張回路の入出力ポー卜のうち前記メモリ一のァドレス端子に接続されたものに、 前記メモリ一に書き込むァ ドレスをセ' ·/卜し、
前記 I 0拡張回路の入出力ポー卜のうち前記メモリ一のデータ端子に接続されたものに書き込むべきデ
—タをセットし、
前記 I ZO拡張回路の入出力ポートのうち前記メ ΐリ一の制御のための端子に接続されたものに、 順次 4 ビ ··/トデータを書き込んで前記メモリ一を前記ァドレスに読み込むように動作させて、
前記メモリ一にデータを書き込むための外部記 装置へのァクセス方法。
1 6 . 前記 I ΖΟ拡張回路は、 前記制御入力のうちの 1のビットによつて前記入出力ポートの書き込み ·読 み込みが制御され、 前記制御入力のうちの残りの 3のビ' '/卜によって選択された前記入出力ポートに、 前記 データ入力から与えられた 4ビッ卜データの害き込みを行なって当該入出力ボートから出力し、 もしくは前 記 3のビットによって選択された前記入出力ポートに与えられた 4ビットデータを前記データ出力に出力す る事を特徴とする き求項 1記載の I 拡强装置。
1 7 . 前記 I ZO拡 51回路は、
前記データ人力から与えられた 4ビ ' トテータを前記遝す尺された入出力ホー卜に 送するための 4ヒ .,ト ライ 卜バスと、
前記選 ί尺された入出力ポートに与え れた 4ビ ト亍ータを if!記データ出力に転送するためク〕 4ビットリ 一 バスと、
前記入出力ポートにそれぞれ ¾け れ. ビ トライト スか ^え れた 4ビツ卜データを当該人 出力ボートに与え. しくは当„¾入出力ホートに え た 4ビ.,トテータを前記 4ビットリ一ドバスに 送するための転送するための入出力回路と、
前 ί己 3のビ '.'トから前 L!入出力回路のうちク ) -つ Ζ' ;¾尺して動作町能にするためク)テコーダとを有し . 前記入出力回路は、 前 1ク)ビ., I、が前記人出力ホートク >書き込み状 .を示しているである *¾合に. 前記 テコーダか 前記入出力回路を 択する 号があ - 'たときに. 前記子一タ入力か' れた 4 ビ ' 'ト子一
47
補正された用紙、条約 19条） タを保持して当該入出力ポートから出力し、
前記入出力回路は、 B5記 1のビ' /トが前記入出力ボートの読み込み状恧を示しているである場合に、 荊記 テコーダから前記入出力回路を選択する (I号があつたときに . 当該前記入出力ポー卜から与えられた 4ビツ トデータを前記 4ビットリードバスに出力し、
前記 4ビットデータを前記データ出力から出力する事を特徴とする請求項 1 6記載の I /O拡張装置。
1 8 . パラレルインタ一フェイスを有するコンピュータにおいて.
メモリと、 前記パラレルインターフヱイスと前記メモリとの [5]で少なくとも 4ビ'' /卜のデータをやり取り する事ができる I /O拡張回路とを有する外部記愤装置力;前記ペラレ /レインターフェィスに接統された場合 に、 前記外部記憶装置に対しドライブとしてアクセスするァログラムが前記コンピュ一タの R O Mに書き込 ま irCいることを特徴とするバーゾ十/レコンピュータ。
1 9 . 起動時に、 前記 R OMに書き込まれたァログラムを用いて、 蔺記パラレルインタ一フェイスに接続さ れた前記外部記憶装置にあるプログラムもしくはデータを読み出し、 前記プログラムを実行することを特徴 とする 1¾求項 1 8記載のコンピュータ。
2 0 . 前記外部記憶装置は、 前記コンピュータ木休のカー卜リツジとなるように構成されていることを特徴 とする請求項 1 8記載のコンピュータ。
2 1 . 少なくとも 4ビッ卜のデータの入力又は出力ができるパラレルインターフエイスがモノシリックに形 成されたマイクロコントローラと、 このマイクロコントローラを動作させるためのプログラムが格枘された R OMとを有するコンピュータであって.
前記ノ、'ラレルインターフェイスは、 メモリと. 前記パラレルインターフェイスと前記メモリとの閤で少な くとも 4ビットのデータをやり取りする事力;できる I O拡張回路とを有する記ほ装置を接続する事が可能 であり、
荊記 R OMに書き込まれたァログラムによって. 前記 I /( )拡 5 回路を介して前記メモリのアドレスの選 択及び制御を行うとともに、 前記 1 （)拡張回路を して iiil t!メモりの所望ク 1ァドレ -ノ、の千一タをやり取り する？ができるコンピュータ。
2 2'· ( a ) 並列ク)データク >入出力ボート と .
前記並列のデータを入力するデータ入力と.
前記並列のテータを出力するテ一タ出力と .
回路の動作を制御するための i を入力するためク；制御入りと 冇し、
前記制御人力からの制御により; 択された前 It!人出力ホー I、ク)つちク) 1つに与 ' れた並列のテ一タを前 記データ出力に出力し、 若しくは. 前^制御入力か 制 UPによリ^ ί尺された前 入出力ボ一トク) '' 'ちの 1 つに前記テーダ入力か 与え^れた. ϊ;.列ク >千ータを; り るとと に莳記子ータ入力か ク^ ^ク >状 ¾若し
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補正された用紙条 ί;; ^ΐ9条） くは選択された前記入出力ポートの状恧を前記データ出力に出力する I ZO拡張回路。
2 3 . 前記制御入力に与えられた ί言号の状！!.遷 により、 前記入出力ボートの選択及び動作モードを設定 するためのコマンドを入力して前記入出力ポー卜を選択し、 選択された前記入出力ポートに出力するための デ一タを前記データ入力から入力する亊を特徴とする 求項 2 2記載の I / Ο ¾張回路 ,
2 4 . (追加） 前記データ入力， 前記入出力ボート及び前記データ出力の間でデータ転送を行うデ一タパ スと、
前記データ入力の状態を前記データバスに与える第 1のバスバッファと .
前記制御入力に与えられた信号の状態により、 前記データバスの状態を前記データ出力に与える第 2のバ スバッファと、
前記データバスに接続され、 前記制御入力から与えられた信号によって制御される I Οエキスパンダと を含んて' ffi成され、
前記 I〇エキスパンダは、
前記制御入力に与えられた (I号の状想遷移により、 前記入出力ポー卜の選択及び動作モードを設定するた めのコマンドを入力して前記入出力ポートを選択し、 前記コマンドが書き込みコマンドである場合、 前記デ ータ入力から与えられたデータを前記コマンドによつて選択された入出力ボートに出力し、 前記コマンドが みだしコマンドである場合、 前記コマンドによつて選択された入出力ポー卜の^を前記データ出力に与 える事を特徴とする育求項 2 3記載の I ZO拡張装置。
2 5 . (追加） 前記制御入力からの信号をデコードするためのデコーダ一をさらに有し、
このデコーダの出力によって. 前記各 I Oエキスパンダの動作力;制御されている事を特徴とする謂求項 2 4記載の I /O拡張回路。
2 6 . (追加） 前記データ入力から前記人出カボートへ千一タを転送するライ トテ一タノくスと、 前記人出カボートから前記データ出力へテータを 送するリードテータバスと，
前記各入出力ポートごとに¾けられ、 前記ラィ卜テータバスク >状 ®をフエ /チして 3Π 入出力ボートから 出力するレジスタ一と、
各入出力ボートごとに ¾けられ. 当該入出力ホートク >状 ¾を 記リードデータバスに与えるバツフ と、 前記制御入力の^ ¾カ'' '遷移したときに、 前記入出 ボー卜の ¾択¾び動作モードを 0 定するためのコマン ドをフェッチする禱隨とを有し.
前記制御回路は . フヱツチしたコマン ドが み込みモ一ドであつた埸合に、 選択さ iした入出力ポー卜の状 態を前記バッファ及び前記リードテータバスを介して前記データ出力から出力させ- フヱ ',チしたコマンド が書き込みであった埸合に. 前記テータ人力に—え Lたテータを前記ラ i卜千ータバスを介して il ^尺され た入出力ボー卜の前 レジフ、タにフヱ .，チさせ. 人出カボー卜か 出力させる を特 ISとする 求項 2
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補正された用紙 (条約第 19条） 2記載の I /O拡張回路。
2 7 . (追加） 並列のデータの入出力ボート複数と、 荊記並列のデータを入力するデータ入力と、 前記並 列のデータを出力するデータ出力と、 回路の動作を制御するための ft号を入力するための制御入力とを有す る I ZO拡 回路であって、
前記データ入力から与えられたデータを前記選択された入出力ポートに転送するためのライトバスと、 前雲 択された入出力ポートに与えられたデータを前記データ出力に転送するためのリードバスと、 前記入出力ポートにそれぞれ設けられ， 前記ライト' スを介して与えられたデータを当雪 δλ出力ポートに 与え、 もしくは当 ¾λ出力ポートに与えられたテータを前記リ一ドバスに転送するための転送するための入 出力回路と、
前記制御入力から前記入出力回路のうちの一つを選択して動作可能にするためのデコーダとを有し、 前記制御入力のうちの 1のビットによつて前記入出力ポ一卜の書き込み ·読み込みが制御され、 前記制御 入力のうちの残りのビットによって前記入出力ボー I、力 ¾§択され、
前記入出力ポートの書き込みの場合、 前記チコーダによつて選択された前記入出力回路に、 前記データ入 力から与えられたデータを保持して当該入出力ポートから出力し、
前記入出力ポートの読み込みの場合、 前記 1のビットによって読み込み状態を行う場合に、 前記デコ一ダ によって 3S択された前記入出力回路の当 Ϊ亥前記入出力ポートから与えられたデータを前記リードバスを介し て前記データを前記データ出力から出力する I /ο拡張回路。
2 8 . (追加） 請求項 2 2ないし 2 7いずれか記載の I / O拡張 Θ路と- この Ι ΖΟ拡張回路をパーソナ ルコンピュータのパラレルインタ一フェイスに接続するためのコネクターとを有レ、
前記パラレルィンターフェイスのデータレジスタに相当する第 1のレジスタの 4又は 5ビッ卜が前記コネ クタ一を介してデータ入力に接続され、
前雲 ciパラレルィンターフェイスのステータスレジスターに相当する第 2のレシスタに前記データ出力から の 1ビ '，トのデータ力 f記コネクタ一を介して 4え れ、
前記パラレルィンタ一フェイスのコントロールレジスターに fll当する第 3クルジスタからの ί言号が前記コ ネクターを介して制御入力に与えられている I
Figure imgf000052_0001
2 (3 - (追加〉 前記コネクターから与えられた前記 5fi 1のレジスタの ¾りのビットは. 前記1 〇拡張装 置の！:源ラインに接続されている事を特徴とする請求 2 S記戟の I /O拡張装置-
3 ϋ . 前記電源ラィンの電 IEが βίίであるかど かを ¾視するための電源監視回路をさらに有する事を特 sとする i 2 8記載の I / OK; 装 s
3 1 . (追加) 前記 1 /ote張回路は . n¾記入出力ホー卜 ち . 入力に ' '' るものの論 ¾和をと ' て^記ペラレル' ίンターフェイスを して. ίΰΰΐコンヒ ーク^ に s リ込み^号を - ' るためク >ゲートを
50
補正された用紙 (条約 ¾19条） さらに有する車を特徴とする請求項 2 8記載の I /O拡 装置„
3 2 . (追加） 前記 I /0拡張回路は、 入力用の莳記入出力ポートごとに論理和をとつて前記入出力ポー トのうち入力用に用いられる他のポートに与えられている亊を特徴とする! ¾求項 2 8記載の I ZO拡張装置。
3 3 . mw ) データを記 するためのメモリーを有し、 コンピュータのパラレルインターフェイスに接 続する事によって、 前記ノ、'ラレルインターフェイスを介して前記メモリーに記愤されたデータを前記コンビ ユータに年え、 若しくは前記パーゾナルコンピュータからのデータを前記メ Έ:リ一に記 する $が可能な外 部記憶装置。
3 4 . (追加） 前記パラレルインターフェイスからデータを入力するデータ入力と、 前記メモリーに記憶 されたデータを出力するデータ出力とを有し， 前記テ一タ出力に前記デ一タ入力からの信号の状想若しくは 選択された前記入出力ポートの状想を出力する事を特徴とする請求項 3 3記載の外部記憶装置。
3 5 . (追加） 前記パラレルインタ一フェイスに接続するためのコネクタ一と、
前記コネクタ一に接続され. 前記パラレルインターフェイスからのデータを前記コネクタ一を介して入力 するデータ入力と、 前記パラレルィンターフェイスにデータを前記コネクターを介して与えるデータ出力と、 前記パラレルインタ一フ イスからの ^号を前記コネクタ一を介して入力する制御入力とを有する I /O拡 張回路とを含んで ffi成され、
前記 1ノ0拡張回路は、 前記メモリ一のアドレス端子、 データ端子及び制御のための端子に接続された入 出力ボートと、 これらの入出力ポートと前記データ入力又はデータ出力との間でデータ転送を行うデ一タパ スとを有し、 前記制御入力からの制御により. 前記データ入力から与えられたデータを前記入出力ポー卜の うちの 1つに出力し、 もしくは前記入出力ボー卜のうちの 1つに与えられたテータを前記データ出力に出力 する事を特徴とする請求項 3 3記載の外部記 装置。
3 6 . (追加） 前記 I /O拡張回路は、 請求項 1ないし 6いずれか記載の I ZO拡張回路である事を特徴 とする請求項 3 5記載の外部記 «装置。
3 7 . (追加） 前記 I /〇拡强回路は、 前記制御人力に 4え れた ί言号の一ってあるストローブの状! H遷 籽により . 前記入出力ポー卜の選択 ¾び動作モー卜'を ¾定するためク }コマンドと、 ¾if〈された前記人出カポ 一トヒ出力するためのデータとを前記データ入力か 人力し、 若しくは^ ί尺された入出力ポー卜の状^を前 記コネクターを介して前記 ¾ 2のレジスタに 4える 求 3 5記 $Xの外部記 t§装 S。
3 8 . (追加） 前記 I Z〇拡張回路は . 前記制御入力のうちの 1 0)ビ '.,トによって前記入出力ボートの書 き込み · , み込みが制御され、 前記制御入力のうちの ½りヒ ツトによつて Si尺された前記入出力ボー卜に、 前記データ入力から与え れたテ一夕の書き込みを ίίなって当^入出力ボー卜から出力し、 Lしくは前記 ¾ りのヒ 1、によ-，て; H択された前記入出力ボー卜に与 ,れた子一タを前記子ータ出力に出力する？ ϊを特徴 とする 求項 -5記 ¾ク 1外部記†g装^
51 補正された用紙 (条約 1519条）
3 9 . (追加） 前記メモリ一は、 R O M、 スタティックメモリー、 Ε Ε Ρ Γί Ο Μ、 ダイナミックメモリー、 これらのいずれかと同等の動作でアクセスできるメモリーのいずれかである亊を特徴とする請求項 3 3記載 の外部記 IS装置。
4 0 . (追加） 前記 I /O拡張回路の入出力ボートのひとつには、 前記メモリーの識別の為のスィツチ、 前記メモリ一の書き込み制御の為の端子に接続され、 書き込み^止にできるスィツチ、 前記メモリーのァク セスが D RA Mタイプか S RA Mタィァかを識別するためのスィッチの 、ずれかまたはすべてが接铳されて いる事を特徴とする請求項 3 5記戟の外部記憶装置。
4 1 . (追加） 前記コンピュータ本体のカートリッジとなるように桷成されていることを特 とする i育求 項 3 3ないし 3 9 ゝずれか記載の外部記憶装置。
4 2 . (追加） 前記メモリーの所定のへ '/タ'領域には識別のためのデータが書き込まれていることを特 a とする請求項 3 3ないし 4 1いずれか記載の外部記ほ装置。
4 3 . (追加） メモリ一が接続された入出力ボー卜にデータをセツトして前記入出力ポートの状想を変化 させてメモリーの動作をエミュレートすることにより、 前記入出力ポートを介して前記メモリーにアクセス する方法であって、
¾^してアクセスする場合、 前記入出力ポートに前記メモリ一のァドレスのうち変更がある部分のみデー タをセットしてアクセスするメモリーのアクセス方法。
4 4 . (追加） メモリ一が接統された入出力ボートにデータをセットして前記入出力ポー卜の状 ®を変化 させてメモリ一の動作をェミュレ一卜することにより， 前記入出力ポートを介して前記メモリ一にアクセス する方法であって、
連続してアクセスする場合、 前記メモリーの制御のための端子に接続された ff記入出力ポートにデータを 書き込むのを線り返して前記端子状 の変 ί匕させてアクセスするメモリーのアクセス方 ¾
4 5 . (追加） メモリーが接続された入出力ホー卜にデータをセ '/卜して前記人出カボー卜の状恧を変化 させてメモリ一の動作をェミュレ一卜することにより， 前記入出力ボー卜を介して莳記メモリーにァクセス する方法であって、
前記入出力ポートを介して、 前記メモリーに上 ίΐアドレスをセ ゾ卜した に下位アドレスをセットし前記 メモリーの制御のための端子の状態を ¾ じさせてァクセフ、するメ Έり一のアクセス方^,
4 G . (追加） 求項 3 5ないし 3 8いずれか記釵ク >外部記 tg装 'コンピュータ ペラレルインタ一フ ェィスに接校し . 前記パラレ /レインターフェイ スを介して前記外部記惊装 Sのメモリ一ク >テータを み取る ための外部記憶装置へのァクセス方法であって .
前記 I 回路の入出力ボー I-ク > ち メモリーのアト-レフ、 ¾子に接铳されたも に. 前記メモリ 一に!?き込むァ レ スをセッ I、し .
52
補正された用紙 (条約第 19条） 前記 I ZO拡張回路の入出力ポ一卜のうち前記メ Έリ一のテ一タ端子に接続されたものを読み込みモ一ド にし、
前記 I ZO拡張回路の入出力ポートのうち前記メモリ一の制御のための端子に接続されたものに、 データ を書き込んで前記メモリ一から前記ァドレスに書き込んたデータを出力させ、
前記 I ZO拡張回路の入出力ポートのうち前記メモリ一のデータ端子に接続されたものから出力されたデ ータを前記 ソナルコンピュータのステータスレジスタから ¾み込んで - 前記メモリ一のデ一タを読み取る外部記惊装置へのァクセス方
4 7 . (追加） i育求項 3 5ないし 3 8いずれか記戟の外部記憶装置をコンピュータのパラレルインターフ ェイスに接続し、 前記パラレルインタ一フェイスを η·してデータを書き込む事によって前記外部記 1S¾Sの メモリーにデ一タを書き込むための外部記ほ装置へのァクセス方法であつて
前記 Iノ O拡張回路の入出力ポー卜のうち前記メモリ一のァドレス端子に接続されたものに、 前記メモリ 一に書き込むアドレスをセットし、
前記 I ZO拡張回路の入出力ポ一トのうち前記メモリーのデータ端子に接続されたものに書き込むべきデ ータをセットし、
前記 I zo拡張回路の入出力ポートのうち前 idメモリーの制御のための端子に接続されたものに、 顺次デ ータを害き込んで前記メモリ一を前記ァドレスに読み込むように動作させて、
前記メモリ一にデ一タを書き込む外部記 装置へのァクセス方 。
4 8 . (追加） データを記ほするためのメモリーを有し、 カートリッジとなるように構成された外部記 装置を、 本体に挿入できるようになつているコンピュータであって、
前記カートリッジに接続するためのパラレルインターフヱイスと、
前記パラレルィンターフェイスを介して前記メモリ一に記惊されたデータを前記コンピュータに与え、 若 しくは莳記コンピュータからのデ一タを前記メモリ一に記憶する手段と
を有するコンピュータ。
4 9 . (追加） 起 |¾時に、 前記パラレルインターフェ イスに接続された前記外部記憶装置のメモリーにあ るァ πグラム しくはデータを ·¾み出し、 前記ァ πグラムを实 ΓΓすることを特徴とする S求項 \ S記載クコ ンビュータ.
5 0 . (追加） 前記コンピュータは. パーゾ十 コンビユータと 通ク〕Λ Γ' 1 を有することを特 E¾とする 言 S求項 4 8記戟のコンビユータ
1 . (追加） 前記パラレルイン ターフェイ スから亍ータを人出力してメモリーク ¾み書きの動作をエミ ユレ一卜することによって. メモリーに子一タを ¾ . ¾ れた子ータを ¾み出す手 を有することを衧 ϊδとする i 求 ¾ 4 s記 sク >コンピュータ
53
捕正された用紙 (条約第 19条）
5 2 . (追加） データを記憶するためのメモリ一で ffi成された外部記 装置を、 本体に挿入できるように なっているコンピュータであって、
前記外部記 装置は、 前記コンピュータからのデータを入力するデータ入力と、 前記メモリーに記憶され たデータを出力するデータ出力とを有し、 前記データ出力に前記データ入力からの i 号の^若しくは選択 された前記入出力ポートの状 ®を出力する のであって、
前記コンピュータは、 与えたデータと前記デ一多出力か のデータとから . 前記外部記ほ装置に出力した デ一タが正しいかどうか確力 る手 Kを有するコンピュータ。
5 3 . 《追加） データを記憶するためのメモリ一で ffi成された外部記憶装置を、 本体に挿入できるように なっているコンピュータであって、
前記外部記 装置との間で 4ビットデータを入出力することを特徴とするコンピュータ。
5 4 . (追加） データを記ほするためのメモリーを有し、 カートリッジとなるように構成された外部記憶 装匮をパーソナルコンピュータに接続するための拡張装置であつて、
マイクロコントローラを有し、 このマイクロコントローラで前記メモリ一にデ一タを蓄え若しくは蓄えら れたデ一タを 1¾み出す拡張装置。
5 5 . (追加） 前記マイクロコントローラと前記外部記ほ装置とはパラレルインタ一フェイスを介して接 統され、 前記パラレルインタ一フェイスを介して前記メモリ一に記惊されたデ一タを前記マイクロコントロ ーラに与え、 若しくは前記マイクロコントローラからのデータが前記メモリーに記憶される事を特微とする 請求項 5 4記載の拡 51装置。
5 6 . (追加） 前記パ一ソ十ルコンピュータとの問の接続は S C S Iィンターフヱイスまたはアリンター インターフェイスである車を特徴とする請求項 5 記載の 張装置。
54
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