WO1997001901A1 - Clock and data regenerator for gigabit signals - Google Patents

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WO1997001901A1
WO1997001901A1 PCT/DE1996/001075 DE9601075W WO9701901A1 WO 1997001901 A1 WO1997001901 A1 WO 1997001901A1 DE 9601075 W DE9601075 W DE 9601075W WO 9701901 A1 WO9701901 A1 WO 9701901A1
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Wolfgang Zirwas
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Siemens Aktiengesellschaft
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/04—Distributors combined with modulators or demodulators
    • H04J3/047—Distributors with transistors or integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop

Definitions

  • the invention relates to an arrangement for clock and data regeneration, in particular for digital signals with gigabitra, in accordance with the preamble of claim 1.
  • Patent application P 44 14 364.8 already described.
  • the critical path lengths are so small when transmitting digital signals at gigabit rates that phase fluctuations between the clock and data paths in the order of magnitude of the very short bit duration can be expected in the case of conventional clock recovery.
  • an adjustable phase shifter is connected upstream of the clock input of a regenerator flip-flop and an adjustment criterion for the phase shifter is obtained from the bit error rate of the regenerated signal.
  • the object of the invention is therefore to develop an arrangement of the type mentioned at the outset which can also be used for digital signals with bit rates of a few 10 Gbit / s and which requires comparatively little effort.
  • the object is achieved according to the invention by the arrangements described in the characterizing part of patent claim 1 and the further claims, which advantageously, as demultiplexers, simultaneously divide the input signals into two signal streams at half the bit rate.
  • the phase locked loop is therefore supplemented by a frequency locked loop with a comparatively large capture range, which is based on the fact that the mean value of the phase detector output voltage is a measure of the frequency offsets of the voltage-controlled oscillator and the phase detector can thus also be used as a frequency detector .
  • these developments can have a window comparator or a frequency detector.
  • FIG. 1 an arrangement according to FIG. 1 expanded by a frequency detector, and FIG. 5 a phase locked loop with interference-compensated phase detector.
  • the basic circuit of an arrangement for clock and data regeneration shown in FIG. 1 simultaneously performs the function of a demultiplexer, which divides data signals arriving at the data input Din with a bit rate of, for example, 20 GBit / s into two data streams, each with 10 GBit / s, the first and second data output D1, D2 are pending.
  • the D inputs of the first, second and third D flip-flop DF1, DF2, DF3 contained in a regenerator block PDM are connected to the data input Din, optionally being the non-inverting or the inverting outputs of these D flip-flops connected to assigned output connections D1, D2 for the useful signal and D3 for measuring purposes of the regenerator block PDM.
  • the output of the second D-flip-flop DF2 is also connected directly or via a fourth D-flip-flop DF4 to the first input of a first exclusive-OR gate EXOR1.
  • Flops DF3 directly or via a fifth D flip-flop DF5 the second input of an exclusive OR gate EXOR connected.
  • a low-pass filter TPF to a first voltage-controlled oscillator VCOl, which generates a clock signal of the desired frequency of 10 GHz, for example, and sends this to the clock inputs C3, C4 and C5 of the third, fourth and fifth D flip-flops.
  • Flops DF3, DF4, DF5 emits.
  • the generated clock signal is output to a delay element T contained in the regenerator block PDM, which has a clock signal delayed by half a clock period - in the exemplary embodiment by 25 ps - to the clock input C2 of the second D flip-flop DF2 and also inverted to the Clock input C1 of the first D flip-flop DF1 and can be measured and adjusted via an additional connection AS.
  • the second and third D flip-flop DF2, DF3 either clock the same or the neighboring bits correspondingly more frequently.
  • the signal D1 generated by the sampling with the clock signal Cl is the corresponding one
  • the exclusive OR gate EXOR receives the output signals of the second and third D flip-flops DF2, DF3 either directly or after an intermediate sampling in the fourth or fifth D-flip-flop DF4, DF5 for time-of-flight compensation. If these output signals differ, then the exclusive OR gate EXOR generates a signal pulse. These pulses are passed over the low-pass filter TPF for averaging over time and are used to control the voltage-controlled oscillator VCO, which oscillates at a frequency of 10 GHz corresponding to half the bit rate of the incoming data and generates a corresponding clock signal. The arrangement shown thus combines a clock and a little effort
  • FIG. 3 shows such an expanded arrangement which, following the data input Din, in turn contains the regenerator block PDM according to FIG. 1 and the fourth and fifth D flip-flop DF4, DF5 and the exclusive OR gate EXOR , the first and second data outputs D1, D2 being retained and the output terminal of the exclusive OR gate EXOR being led out to the low-pass filter TPF.
  • this low-pass filter is designed as an active assembly by means of a first operational amplifier OP1, the output of the exclusive-OR gate EXOR is conducted via a first resistor R1 to an inverting input of the first operational amplifier OP1, the non-inverting input of which has a source VR is connected for a reference voltage.
  • the output terminal of the first operational amplifier is connected to the inverting input of the first operational amplifier via a series circuit comprising a first capacitor C1 and a second resistor R2 to generate the desired filter function, and its output terminal is also connected to a third resistor R3, which forms a voltage divider according to reference potential with a fourth resistor R4, the center connection of this voltage divider is connected via a fifth resistor R5 to the control input of the voltage-controlled oscillator VCO.
  • An adjustable reference voltage source VRV is also connected via a ninth resistor R9 to the inverting input of the second operational amplifier OP2, the output of which for setting the desired function is connected in series via a second capacitor C2 and a tenth resistor RIO to the inverting input of the second operational amplifier OP2 connected is.
  • This recognizes from the course of the output voltage of the first operational amplifier OP1 whether the phase-locked loop has caught and adjusts the frequency loop after comparison with the adjustable reference voltage.
  • the output connection of the second operational amplifier OP2 which is also the output connection of the frequency loop, is connected to ground via a voltage divider formed from a seventh and an eighth resistor R7, R8, with the
  • a sixth resistor R6 is connected to the center tap of the voltage divider and forwards a corresponding control signal to the control voltage input of the first voltage-controlled oscillator VCOl. This control voltage input is also connected to an operating voltage UO via a twelfth resistor.
  • a commercially available window comparator FK is connected to the output of the second operational amplifier OP2, which represents the parallel connection of two comparators with different threshold voltages, so that there is an upper and a lower threshold for the control range of the frequency loop.
  • the output connection of the window comparator FK is connected via a diode D and a fourteenth resistor R14 to the inverting input of the first operational amplifier OP1.
  • the wiring of the output connections can be selected differently, each with its own diode resistance element to the first operational amplifier OP1, so that the limits of the control range can also be set asymmetrically.
  • a data detector FD which is known per se, is connected to the data input Din, although this is relatively complex for the frequency range under consideration.
  • the inputs of the exclusive OR gate EXOR are directly connected to the output connections D2, D3 of the regenerator block, without the fourth and fifth D flip-flops, the output of which, according to the circuit arrangement according to FIG. 3, is via a from the first operational amplifier OP1 and additional circuitry formed active loop filter is connected to a control input of the voltage-controlled oscillator VCO.
  • the second operational amplifier OP2 is again provided, the output connection of which is connected via the sixth resistor R6 to the control input of the voltage-controlled oscillator VCO and via the series circuit comprising the second capacitor C2 and the tenth resistor RIO to the inverting input of the second operational amplifier OP2 is. Its non-inverting input is connected to the output of the first operational amplifier OP1 via the series connection of the eleventh resistor R11 and the third capacitor C3 with reference potential and also optionally via the thirteenth resistor R13. In addition, the non-inverting input of the second operational amplifier OP2 is connected via the fourteenth resistor R14 and the inverting input is connected via assigned output connections of the frequency detector FD.
  • the frequency detector FD generates at its output connections signals which
  • FIG. 5 shows an arrangement according to the invention for clock and data regeneration, which contains a jitter-compensated phase discriminator.
  • the regenerator block PDM is again assumed, to whose second and third signal outputs D2, D3 the inputs of the exclusive OR gate EXOR are connected either directly or via the fourth and fifth D flip-flop.
  • the first and second data outputs D1, D2 of the regenerator block PDM are connected in the arrangement according to FIG. 5 to the inputs of an additional exclusive OR gate ZXOR, the output of which is connected to the one input of a commercially available analog multiplexer AMUX.
  • the other input of this analog multiplexer is connected to reference potential, while the control input is connected to the output of a generator G which oscillates at a frequency of 100 MHz, for example, which is many times below the bit rate of the regenerated data signals.
  • the output of the analog multiplexer represents the non-inverting and the output of the exclusive OR gate EXOR the inverting phase discriminator output, both output connections can be connected directly or via resistors to the non-inverting and the inverting input of the first operational amplifier OP1 of FIG. 3.
  • the output of the generator G is additionally connected to a clock input of a phase shifter dt, the signal input of which is connected to the output of the voltage-controlled oscillator VCO of the phase-locked loop. This output is also as before with the input of the delay element T des Regenerator blocks connected to PDM.
  • the output of the phase shifter dt is connected to the clock input of the third D flip-flop DF3 of the regenerator block PDM.
  • the interference signal suppression is carried out by two measures, the first measure being the simulation of the interference signal and the simulation being combined in phase opposition with the original interference signal, thereby compensating the latter.
  • a high-frequency oscillation of, for example, 100 MHz is emitted to two antiphase clock inputs of the phase discriminator, which form a differential clock input, thereby producing phase modulation of the clock signal effective at the third D flip-flop, by means of which the interference signals are suppressed.
  • the second and the third D-flip-flop DF2, DF3 clock the same bit of the data signal during half a period of the output signal of the generator G. so that the exclusive-OR gate EXOR goes to zero level.
  • the first and third D flip-flop DF1, DF3 clock the same bit, so that the same signals appear at the exclusive OR gate EXOR and at the additional exclusive OR gate ZXOR.
  • the analog multiplexer AMUX is also set to zero when the output signal of the exclusive OR gate EXOR goes to zero. In the target state, the same signal is formed at both outputs of the EXOR-OR gate EXOR, which is compensated for by further processing by addition-phase addition.

Abstract

During the transmission of digital signals at gigabit rates the critical distances are so small that in usual clock retrieval circuits phase oscillations between clock and data phases are to be expected of the order of the very short bit length. A clock and data regenerator is therefore disclosed with only three D-flip-flops (DF1, DF2, DF3) and one delay unit (T/2) interconnected in parallel at the input side that receive the high bit rates of the input signal, whereas all other components are designed as a 2:1 demultiplexer and work at lower clock and data rates. To widen the capture range, developments of the invention include a frequency regulating loop connected to a downstream window discriminator or frequency detector.

Description

Beschreibungdescription
Takt- und Datenregenerator für GigabitsignaleClock and data regenerator for gigabit signals
Die Erfindung betrifft eine Anordnung zur Takt- und Daten¬ regeneration insbesondere für digitale Signale mit Gigabitra¬ ten entsprechend dem Oberbegriff des Anspruchs 1.The invention relates to an arrangement for clock and data regeneration, in particular for digital signals with gigabitra, in accordance with the preamble of claim 1.
Eine Anordnung der vorerwähnten Art ist in der deutschenAn arrangement of the aforementioned type is in the German one
Patentanmeldung P 44 14 364.8 bereits beschrieben. In dieser älteren Anmeldung wird von der Überlegung ausgegangen, daß bei der Übertragung digitaler Signale mit Gigabitraten die kritischen Weglängen so klein sind, daß bei üblichen Takt- rückgewinnungen mit Phasenschwankungen zwischen Takt- und Datenpfad in der Größenordnung der sehr kurzen Bitdauer zu rechnen ist. Zur Verkürzung der kritischen Weglängen wird dem Takteingang eines Regeneratorflipflops ein einstellbarer Phasenschieber vorgeschaltet und aus der Bitfehlerrate des regenerierten Signals ein Einstellkriterium für den Phasen¬ schieber gewonnen. Bei einer Weiterbildung wird das Signal in zwei parallelen D-Flip-Flops regeneriert, wobei die zur Takt¬ erzeugung verwendete Phasenregelschleife das Ausgangssignal des einen D-Flip-Flops erhält, wobei dessen Bitfehlerrate maximiert wird, gleichzeitig wird aber durch ein um 180 Grad phasenverschobenes Taktsignal die Phasenlage des anderen D- Flip-Flops optimiert und dort ein Ausgangssignal mit minima¬ ler Fehlerrate erzeugt. Durch die Notwendigkeit, Bitfehlerra¬ ten zu messen und das Ergebnis in Steuersignale umzuwandeln, ist diese Anordnung zur Taktrückgewinnung und Regenerierung aber vergleichsweise aufwendig.Patent application P 44 14 364.8 already described. In this older application, it is assumed that the critical path lengths are so small when transmitting digital signals at gigabit rates that phase fluctuations between the clock and data paths in the order of magnitude of the very short bit duration can be expected in the case of conventional clock recovery. To shorten the critical path lengths, an adjustable phase shifter is connected upstream of the clock input of a regenerator flip-flop and an adjustment criterion for the phase shifter is obtained from the bit error rate of the regenerated signal. In one development, the signal is regenerated in two parallel D-flip-flops, the phase-locked loop used for clock generation receiving the output signal of one D-flip-flop, the bit error rate of which is maximized, but at the same time is increased by a phase shift of 180 degrees The clock signal optimizes the phase position of the other D flip-flop and generates an output signal with a minimum error rate there. Due to the need to measure bit error rates and convert the result into control signals, this arrangement for clock recovery and regeneration is comparatively complex.
Die Aufgabe der Erfindung besteht also darin, eine Anordnung der eingangs erwähnten Art zu entwickeln, die für digitale Signale mit Bitraten auch von einigen 10 Gbit/s einsetzbar ist und dabei vergleichsweise wenig Aufwand benötigt. Die Aufgabe wird erfindungsgemäß durch die im Kennzeichen des Patentanspruchs 1 und den weiteren Patentansprüchen beschrie¬ benen Anordnungen gelöst, die in vorteilhafter Weise gleich¬ zeitig als Demultiplexer eine Aufteilung der Eingangssignale in zwei Signalströme mit der halben Bitrate bewirken.The object of the invention is therefore to develop an arrangement of the type mentioned at the outset which can also be used for digital signals with bit rates of a few 10 Gbit / s and which requires comparatively little effort. The object is achieved according to the invention by the arrangements described in the characterizing part of patent claim 1 and the further claims, which advantageously, as demultiplexers, simultaneously divide the input signals into two signal streams at half the bit rate.
Bei einer Reihe von Anwendungen kann bei starker temperatur- oder alterungsbedingter Frequenzdrift des für die Phasenre- gelschleife verwendeten spannungsgesteuerten Oszillators das Problem auftreten, daß diese einen für den vorgesehenen Zweck zu kleinen Fangbereich aufweist. Bei einer Weiterbildung der Erfindung ist deshalb die Phasenregelschleife durch eine Frequenzregelschleife mit vergleichsweise großem Fangbereich ergänzt, die darauf basiert, daß der Mittelwert der Phasen- detektorausgangsSpannung ein Maß für die Frequenzabläge des spannungsgesteuerten Oszillators ist und damit der Phasen¬ detektor auch als Frequenzdetektor verwendet werden kann. Zusätzlich können diese Weiterbildungen einen Fensterkompara- tor oder einen Frequenzdetektor aufweisen.In a number of applications, when the frequency-controlled frequency drift of the voltage-controlled oscillator used for the phase-locked loop is severe due to temperature or aging, the problem can arise that the latter has a capture range that is too small for the intended purpose. In a further development of the invention, the phase locked loop is therefore supplemented by a frequency locked loop with a comparatively large capture range, which is based on the fact that the mean value of the phase detector output voltage is a measure of the frequency offsets of the voltage-controlled oscillator and the phase detector can thus also be used as a frequency detector . In addition, these developments can have a window comparator or a frequency detector.
Die Erfindung soll im folgenden anhand von in der Zeichnung dargestellten Ausführungsbeispielen der Anordnung zur Takt- und Datenregeneration und deren Erweiterungen näher erläutert werden.The invention is to be explained in more detail below with reference to exemplary embodiments of the arrangement for clock and data regeneration and its expansions shown in the drawing.
In der Zeichnung zeigt:The drawing shows:
Figur 1 eine Anordnung zur Takt- und Datenregeneration mit einer Phasenregelschleife, Figur 2 ein Impulsdiagramm zur Anordnung nach Fig. 1, Figur 3 eine durch einen Fensterkomparator erweiterte1 shows an arrangement for clock and data regeneration with a phase locked loop, FIG. 2 shows a pulse diagram for the arrangement according to FIG. 1, FIG. 3 shows an expansion by a window comparator
Anordnung nach Figur l, Figur 4 eine durch einen Frequenzdetektor erweiterte Anord¬ nung nach Figur 1 und Figur 5 eine Phasenregelschleife mit störkompensierten Phasendetektor. Die in Figur 1 gezeigte Prinzipschaltung einer Anordnung zur Takt- und Datenregeneration führt gleichzeitig die Funktion eines Demultiplexers aus, der am Dateneingang Din ankommende Datensignale mit einer Bitrate von beispielsweise 20 GBit/s in zwei Datenströme mit jeweils 10 GBit/s aufteilt, die am ersten und zweiten Datenausgang Dl, D2 anstehen. Mit dem Dateneingang Din sind die D-Eingänge von in einem Regenera¬ torblock PDM enthaltenen ersten, zweiten und dritten D-Flip- Flop DFl, DF2, DF3 verbunden, wahlweise die nichtinvertieren- den oder die invertierenden Ausgänge dieser D-Flip-Flops sind mit zugeordneten Ausgangsanschlüssen Dl, D2 für das Nutz- signal und D3 für Meßzwecke des Regeneratorblocks PDM verbun¬ den. Mit dem Ausgang des zweiten D-Flip-Flops DF2 ist außer¬ dem direkt oder über ein viertes D-Flip-Flops DF4 der erste Eingang eines ersten Exklusiv-ODER-Gatters EXOR1 verbunden, entsprechend ist mit dem Ausgang des dritten D-Flip-Flops DF3 direkt oder über einen fünftes D-Flip-Flop DF5 der zweite Eingang eines Exklusiv-ODER-Gatters EXOR verbunden. Dessen Ausgang ist über ein Tiefpaßfilter TPF mit einem ersten span- nungsgesteuerten Oszillator VCOl verbunden, der ein Takt¬ signal der gewünschten Frequenz von beispielsweise 10 GHz erzeugt und dieses an die Takteingänge C3, C4 und C5 des dritten, vierten und fünften D-Flip-Flops DF3, DF4, DF5 abgibt. Außerdem wird das erzeugte Taktsignal an ein im Rege- neratorblock PDM enthaltenes Laufzeitglied T abgegeben, das ein um eine halbe Taktperiode- beim Ausführungsbeispiel also um 25 ps - verzögertes Taktsignal an den Takteingang C2 des zweiten D-Flip-Flops DF2 und außerdem invertiert an den Takt¬ eingang Cl des ersten D-Flip-Flops DFl abgibt und über einen zusätzlichen Anschluß AS gemessen und abgeglichen werden kann.Arrangement according to FIG. 1, FIG. 4 an arrangement according to FIG. 1 expanded by a frequency detector, and FIG. 5 a phase locked loop with interference-compensated phase detector. The basic circuit of an arrangement for clock and data regeneration shown in FIG. 1 simultaneously performs the function of a demultiplexer, which divides data signals arriving at the data input Din with a bit rate of, for example, 20 GBit / s into two data streams, each with 10 GBit / s, the first and second data output D1, D2 are pending. The D inputs of the first, second and third D flip-flop DF1, DF2, DF3 contained in a regenerator block PDM are connected to the data input Din, optionally being the non-inverting or the inverting outputs of these D flip-flops connected to assigned output connections D1, D2 for the useful signal and D3 for measuring purposes of the regenerator block PDM. The output of the second D-flip-flop DF2 is also connected directly or via a fourth D-flip-flop DF4 to the first input of a first exclusive-OR gate EXOR1. Flops DF3 directly or via a fifth D flip-flop DF5 the second input of an exclusive OR gate EXOR connected. Its output is connected via a low-pass filter TPF to a first voltage-controlled oscillator VCOl, which generates a clock signal of the desired frequency of 10 GHz, for example, and sends this to the clock inputs C3, C4 and C5 of the third, fourth and fifth D flip-flops. Flops DF3, DF4, DF5 emits. In addition, the generated clock signal is output to a delay element T contained in the regenerator block PDM, which has a clock signal delayed by half a clock period - in the exemplary embodiment by 25 ps - to the clock input C2 of the second D flip-flop DF2 and also inverted to the Clock input C1 of the first D flip-flop DF1 and can be measured and adjusted via an additional connection AS.
Zur Erläuterung der Funktion der Anordnung nach der Figur 1 sind im Impulsdiagramm nach der Figur 2 die Verläufe einiger Signale im Sollzustand dargestellt. Das am Dateneingang Din ankommende Datensignal ist in der oberen Zeile mit seinen möglichen Amplituden dargestellt. Im eingeregelten Zustand wird dieses Signal mit den Taktsignalen an den Takteingängen C2 und C3 einmal in Bitmitte und einmal bei den Datenflanken abgetaktet, so daß das Signal des Datenausgangs D2 entsteht. Das zweite und das dritte D-Flip-Flop DF2 und DF3 takten dann mit einer 50 %igen Wahrscheinlichkeit entweder zweimal das gleiche Bit oder direkt benachbarte Bits ab. Bei einer eben¬ falls 50 %igen Wahrscheinlichkeit, daß zwei benachbarte Bits unterschiedliche Werte annehmen - es handelt sich um-verwür¬ felte Datensignale - werden im Sollzustand in 25 % der Fälle unterschiedliche Werte detektiert. Wandert nun der Abtast¬ zeitpunkt, werden vom zweiten und vom dritten D-Flip-Flop DF2, DF3 entweder entsprechend häufiger das gleiche bzw. die benachbarten Bits abgetaktet. In den unteren Zeilen des Diagramms nach der Figur 2 ist das durch die Abtastung mit dem Taktsignal Cl erzeugte Signal Dl am entsprechendenTo explain the function of the arrangement according to FIG. 1, the curves of some signals in the desired state are shown in the pulse diagram according to FIG. The data signal arriving at the data input Din is shown in the upper line with its possible amplitudes. In the adjusted state this signal is clocked with the clock signals at the clock inputs C2 and C3 once in the middle of the bit and once at the data edges, so that the signal of the data output D2 is produced. The second and third D flip-flop DF2 and DF3 then clock with a 50% probability either twice the same bit or directly adjacent bits. With a 50% probability that two adjacent bits assume different values - the data signals are scrambled - different values are detected in the target state in 25% of the cases. If the sampling time now moves, the second and third D flip-flop DF2, DF3 either clock the same or the neighboring bits correspondingly more frequently. In the lower lines of the diagram according to FIG. 2, the signal D1 generated by the sampling with the clock signal Cl is the corresponding one
Ausgangsanschluß dargestellt, das gegenüber dem Signal D2 entsprechend verschoben ist.Output connection shown, which is shifted accordingly with respect to the signal D2.
Das Exklusiv-ODER-Gatter EXOR erhält entweder direkt oder nach einer Zwischenabtastung im vierten bzw. fünften D-Flip- Flop DF4, DF5 zum Laufzeitausgleich die Ausgangssignale des zweiten und des dritten D-Flip-Flops DF2, DF3. Unterscheiden sich nun diese Ausgangssignale, dann erzeugt das Exklusiv- ODER-Gatter EXOR einen Signalimpuls. Diese Impulse werden zur zeitlichen Mittelung über das Tiefpaßfilter TPF geleitet und dienen zur Steuerung des spannungsgesteuerten Oszillators VCO, der auf einer Frequenz von 10 GHz entsprechend der halben Bitfolgefrequenz der ankommenden Daten schwingt und ein entsprechendes Taktsignal erzeugt. Die gezeigte Anordnung kombiniert also in wenig aufwendiger Weise eine Takt- undThe exclusive OR gate EXOR receives the output signals of the second and third D flip-flops DF2, DF3 either directly or after an intermediate sampling in the fourth or fifth D-flip-flop DF4, DF5 for time-of-flight compensation. If these output signals differ, then the exclusive OR gate EXOR generates a signal pulse. These pulses are passed over the low-pass filter TPF for averaging over time and are used to control the voltage-controlled oscillator VCO, which oscillates at a frequency of 10 GHz corresponding to half the bit rate of the incoming data and generates a corresponding clock signal. The arrangement shown thus combines a clock and a little effort
Datenregeneration mit einem Demultiplexer, wobei die höchsten Verarbeitungsgeschwindigkeiten nur im Regeneratorblock PDM auftreten.Data regeneration with a demultiplexer, the highest processing speeds only occurring in the regenerator block PDM.
In vielen Fällen ist der Fangbereich der Phasenregelschleife in der Anordnung nach der Figur 1 für den vorgesehenen Betrieb bereits ausreichend groß, es gibt jedoch Anwendungen, bei denen Frequenzanderungen auftreten, so daß die Schal¬ tungsanordnung nach Figur 1 um eine Frequenzregelschleife mit entsprechend großen Fangbereich zu erweitern ist. In der Figur 3 ist eine derart erweiterte Anordnung dargestellt, die im Anschluß an den Dateneingang Din wiederum den Regenerator¬ block PDM nach der Figur 1 und das vierte und fünfte D-Flip- Flop DF4, DF5 sowie das Exklusiv-ODER-Gatter EXOR enthält, wobei der erste und zweite Datenausgang Dl, D2 erhalten bleiben und der Ausgangsanschluß des Exklusiv-ODER-Gatters EXOR zum Tiefpaßfilter TPF herausgeführt ist. Dieses Tiefpa߬ filter ist im vorliegenden Fall als aktive Baugruppe mittels eines ersten Operationsverstärkers OPl ausgeführt, der Ausgang des Exklusiv-ODER-Gatters EXOR ist über einen ersten Widerstand Rl auf einen invertierenden Eingang des ersten Operationsverstärkers OPl geführt, dessen nichtinvertierender Eingang mit einer Quelle VR für eine Referenzspannung verbun¬ den ist. Der Ausgangsanschluß des ersten Operationsverstär¬ kersist zur Erzeugung der gewünschten Filterfunktion über eine Reihenschaltung aus einem ersten Kondensator Cl und einem zweiten Widerstand R2 mit dem invertierenden Eingang des ersten Operationsverstärkers verbunden, außerdem ist des¬ sen Ausgangsanschluß an einen dritten Widerstand R3 ange¬ schlossen, der mit einem vierten Widerstand R4 einen Span¬ nungsteiler nach Bezugspotential bildet, der Mittelanschluß dieses Spannungsteilers ist über einen fünften Widerstand R5 mit dem Steuereingang des spannungsgesteuerten Oszillators VCO verbunden.In many cases, the capture range of the phase-locked loop in the arrangement according to FIG. 1 is already sufficiently large for the intended operation, but there are applications in which frequency changes occur, so that the circuit arrangement according to FIG. 1 is to be expanded by a frequency control loop with a correspondingly large capture range. FIG. 3 shows such an expanded arrangement which, following the data input Din, in turn contains the regenerator block PDM according to FIG. 1 and the fourth and fifth D flip-flop DF4, DF5 and the exclusive OR gate EXOR , the first and second data outputs D1, D2 being retained and the output terminal of the exclusive OR gate EXOR being led out to the low-pass filter TPF. In the present case, this low-pass filter is designed as an active assembly by means of a first operational amplifier OP1, the output of the exclusive-OR gate EXOR is conducted via a first resistor R1 to an inverting input of the first operational amplifier OP1, the non-inverting input of which has a source VR is connected for a reference voltage. The output terminal of the first operational amplifier is connected to the inverting input of the first operational amplifier via a series circuit comprising a first capacitor C1 and a second resistor R2 to generate the desired filter function, and its output terminal is also connected to a third resistor R3, which forms a voltage divider according to reference potential with a fourth resistor R4, the center connection of this voltage divider is connected via a fifth resistor R5 to the control input of the voltage-controlled oscillator VCO.
Der beschriebene Teil stellt die aus der Figur l bekannte Phasendiskriminatorschaltung mit Tiefpaßfilter dar, die nun- mehr um eine Vergleicherstufe zur Frequenzregelung ergänzt ist. Dazu ist mit dem Ausgangsanschluß des ersten Operations¬ verstärkers OPl über einen dreizehnten Widerstand R13 der nichtinvertierende Eingang eines zweiten Operationsverstär¬ kers OP2 verbunden, der außerdem über die Reihenschaltung eines elften Widerstandes Rll und eines dritten Kondensators mit Bezugspotential verbunden ist, wobei zu dieser Reihen¬ schaltung ein vierter Kondensator C4 als Siebkondensator parallelgeschaltet ist. Eine einstellbare Referenzspannungs- quelle VRV ist außerdem über einen neunten Widerstand R9 mit dem invertierenden Eingang des zweiten Operationsverstärkers OP2 verbunden, dessen Ausgang zur Einstellung der gewünschten Funktion über die Reihenschaltung eines zweiten Kondensators C2 und eines zehnten Widerstandes RIO mit dem invertierenden Eingang des zweiten Operationsverstärkers OP2 verbunden ist. Dieser erkennt am Verlauf der AusgangsSpannung des ersten Operationsverstärkers OPl, ob die Phasenregelschleife gefan- gen hat und regelt nach Vergleich mit der einstellbaren Refe¬ renzspannung die Frequenzschleife nach. Dazu ist der Aus¬ gangsanschluß des zweiten Operationsverstärkers OP2, der gleichzeitig Ausgangsanschluß der Frequenzschleife ist, über einen aus einem siebten und einem achten Widerstand R7, R8 gebildeten Spannungsteiler mit Masse verbunden, wobei amThe part described represents the phase discriminator circuit with low-pass filter known from FIG. 1, which is now supplemented by a comparator stage for frequency control. For this purpose, the non-inverting input of a second operational amplifier OP2 is connected to the output terminal of the first operational amplifier OP1 via a thirteenth resistor R13, which is also connected via the series circuit of an eleventh resistor R11 and a third capacitor with reference potential, with this series circuit a fourth capacitor C4 as a filter capacitor is connected in parallel. An adjustable reference voltage source VRV is also connected via a ninth resistor R9 to the inverting input of the second operational amplifier OP2, the output of which for setting the desired function is connected in series via a second capacitor C2 and a tenth resistor RIO to the inverting input of the second operational amplifier OP2 connected is. This recognizes from the course of the output voltage of the first operational amplifier OP1 whether the phase-locked loop has caught and adjusts the frequency loop after comparison with the adjustable reference voltage. For this purpose, the output connection of the second operational amplifier OP2, which is also the output connection of the frequency loop, is connected to ground via a voltage divider formed from a seventh and an eighth resistor R7, R8, with the
Mittelabgriff des Spannungsteilers ein sechster Widerstand R6 angeschlossen ist, der ein entsprechendes Steuersignal zum RegelSpannungseingang des ersten spannungsgesteuerten Oszil¬ lators VCOl weiterleitet. Dieser Regelspannungseingang ist außerdem über einen zwölften Widerstand an eine Betriebsspan¬ nung UO angeschlossen.A sixth resistor R6 is connected to the center tap of the voltage divider and forwards a corresponding control signal to the control voltage input of the first voltage-controlled oscillator VCOl. This control voltage input is also connected to an operating voltage UO via a twelfth resistor.
Als Fanghilfe besonders nach dem Einschalten ist mit dem Aus¬ gang des zweiten Operationsverstärkers OP2 ein handelsübli- eher Fensterkomparator FK verbunden, der die Parallelschal¬ tung zweier Komparatoren mit unterschiedlichen Schwellenspan¬ nungen darstellt, so daß sich eine obere und eine untere Schwelle für den Regelbereich der Frequenzschleife ergeben. Der Ausgangsanschluß des Fensterkomparators FK ist über eine Diode D und einen vierzehnten Widerstand R14 mit dem inver¬ tierenden Eingang des ersten Operationsverstärkers OPl verbunden. Bei der Ausführung der Ausgangsanschlüsse der beiden den Fensterkomparator bildenden Komparatoren kann die Beschaltung der Ausgangsanschlüsse durch jeweils ein eigenes Dioden-Widerstandglied zum ersten Operationsverstärker OPl unterschiedlich gewählt werden, so daß die Grenzen des Regel¬ bereichs auch asymmetrisch eingestellt werden können. In der Figur 4 ist eine alternative Lösung für die Kombina¬ tion einer Phasenregelschleife mit einer Frequenzregelung dargestellt. Mit dem Dateneingang Din ist neben dem Signal- eingang des Regeneratorblocks PDM zusätzlich ein an sich bekannter Frequenzdetektor FD angeschlossen, der allerdings für den betrachteten Frquenzbereich relativ aufwendig ist. Mit den Ausgangsanschlüssen D2, D3 des Regeneratorblocks sind unter Verzicht auf das vierte und fünfte D-Flip-Flop die Ein- gänge des Exklusiv-ODER-Gatters EXOR direkt verbunden, dessen Ausgang entsprechend der Schaltungsanordnung nach der Figur 3 über ein aus dem ersten Operationsverstärker OPl und zusätz¬ licher Beschaltung gebildeten aktiven Schleifenfilter mit einem Steuereingang des spannungsgesteuerten Oszillators VCO verbunden ist. Auch ist wiederum der zweite Operationsver¬ stärker OP2 vorgesehen, dessen Ausgangsanschluß über den sechsten Widerstand R6 mit dem Steuereingang des spannungsge¬ steuerten Oszillators VCO und über die Serienschaltung aus dem zweiten Kondensator C2 und dem zehnten Widerstand RIO mit dem invertierenden Eingang des zweiten Operationsverstärkers OP2 verbunden ist. Dessen nichtinvertierender Eingang ist über die Reihenschaltung aus dem elften Widerstand Rll und dem dritten Kondensator C3 mit Bezugspotential und außerdem wahlweise über den dreizehnten Widerstand R13 mit dem Ausgang des ersten Operationsverstärkers OPl verbunden. Zusätzlich sind der nichtinvertierende Eingang des zweiten Operations¬ verstärkers OP2 über den vierzehnten Widerstand R14 und der invertierende Eingang über zugeordnete Ausgangsanschlüsse des Frequenzdetektor FD angeschlossen. Der Frequenzdetektor FD erzeugt an seinen Ausgangsanschlüssen Signale, die derAs a trapping aid, especially after switching on, a commercially available window comparator FK is connected to the output of the second operational amplifier OP2, which represents the parallel connection of two comparators with different threshold voltages, so that there is an upper and a lower threshold for the control range of the frequency loop. The output connection of the window comparator FK is connected via a diode D and a fourteenth resistor R14 to the inverting input of the first operational amplifier OP1. When designing the output connections of the two comparators forming the window comparator, the wiring of the output connections can be selected differently, each with its own diode resistance element to the first operational amplifier OP1, so that the limits of the control range can also be set asymmetrically. FIG. 4 shows an alternative solution for the combination of a phase locked loop with a frequency control. In addition to the signal input of the regenerator block PDM, a data detector FD, which is known per se, is connected to the data input Din, although this is relatively complex for the frequency range under consideration. The inputs of the exclusive OR gate EXOR are directly connected to the output connections D2, D3 of the regenerator block, without the fourth and fifth D flip-flops, the output of which, according to the circuit arrangement according to FIG. 3, is via a from the first operational amplifier OP1 and additional circuitry formed active loop filter is connected to a control input of the voltage-controlled oscillator VCO. The second operational amplifier OP2 is again provided, the output connection of which is connected via the sixth resistor R6 to the control input of the voltage-controlled oscillator VCO and via the series circuit comprising the second capacitor C2 and the tenth resistor RIO to the inverting input of the second operational amplifier OP2 is. Its non-inverting input is connected to the output of the first operational amplifier OP1 via the series connection of the eleventh resistor R11 and the third capacitor C3 with reference potential and also optionally via the thirteenth resistor R13. In addition, the non-inverting input of the second operational amplifier OP2 is connected via the fourteenth resistor R14 and the inverting input is connected via assigned output connections of the frequency detector FD. The frequency detector FD generates at its output connections signals which
Frequenzdifferenz zwischen der Taktfrequenz der empfangenen Datensignale und der örtlich erzeugten Taktfrequenz entspre¬ chen. Zusätzlich ist über den dreizehnten Widerstand R13 außerdem eine Verbindung zwischen der Frequenz- und der Phasenregelscheife hergestellt, durch die bei geringenFrequency difference between the clock frequency of the received data signals and the locally generated clock frequency correspond. In addition, via the thirteenth resistor R13, a connection between the frequency and the phase locked loop is also established, by means of which at low
Frequenzdifferenzen eine Einregelung wie bei der Anordnung nach der Figur 3 erreicht wird. Bei den bisherigen Ausführungen wurde von einem Phasendiskri- minator oder Phasendetektor ausgegangen, der durch die Kombi¬ nation eines im Regeneratorblock PDM enthaltenen D-Flip-Flops und eines Exklusiv-ODER-Gatters EXOR realisiert wurde. Durch die Abtastung der Datensignale im D-Flip-Flop tritt am Ausgang eines derartigen Phasendiskriminators ein Störspek¬ trum auf, das zu einer unerwünschten Phasenmodulation des spannungsgesteuerten Oszillators VCO und damit zu erhöhtem Phasenjitter in den abgegebenen Datensignalen führen kann. In der Figur 5 ist nun eine erfindungsgemäße Anordnung zur Takt- und Datenregeneration dargestellt, die einen jitterkompen- sierten Phasendiskriminator enthält. Ausgegangen wird in der Figur 5 wiederum vom Regeneratorblock PDM, an dessen zweiten und dritten Signalausgang D2, D3 die Eingänge des Exklusiv- ODER-Gatters EXOR entweder direkt oder über das vierte und fünfte D-Flip-Flop angeschlossen sind. Der erste und zweite Datenausgang Dl, D2 des Regeneratorblocks PDM sind in der Anordnung nach Figur 5 mit den Eingängen eines zusätzlichen Exklusiv-ODER-Gatter ZXOR verbunden, dessen Ausgang mit dem einen Eingang eines handelsüblichen Analogmultiplexers AMUX verbunden ist. Der andere Eingang dieses Analogmultiplexers ist mit Bezugspotential verbunden, während der Steuereingang an den Ausgang eines Generators G angeschlossen ist, der auf einer Frequenz von beispielsweise 100 MHz schwingt, die um ein Vielfaches unter der Bitrate der regenerierten Datensi¬ gnale liegt. Der Ausgang des Analogmultiplexers stellt den nichtinvertierenden und der Ausgang des Exklusiv-ODER-Gatter EXOR den invertierenden Phasendiskriminatorausgang dar, beide Ausgangsanschlüsse können direkt oder über Widerstände mit dem nichtinvertierenden und dem invertierenden Eingang des ersten Operationsverstärkers OPl der Figur 3 verbunden sein. Der Ausgang des Generators G ist zusätzlich mit einem Takt- eingang eines Phasenschiebers dt verbunden, dessen Signalein- gang mit dem Ausgang des spannungsgesteuerten Oszillators VCO der Phasenregelschleife verbunden ist. Dieser Ausgang ist außerdem wie bisher mit dem Eingang des Laufzeitgliedes T des Regeneratorblocks PDM verbunden. Der Ausgang des Phasenschie¬ bers dt ist mit dem Takteingang des dritten D-Flip-Flop DF3 des Regeneratorblocks PDM verbunden. In die Verbindung zwischen dem Ausgang des analogen Multiplexers AMX und dem nichtinvertierenden Phasendiskriminatorausgang PDA sowie in die Verbindung zwischen dem Ausgang des Exklusiv-ODER-Gatters EXOR und dem invertierenden Phasendiskriminatorausgang PDA können zusätzlich Tiefpaßfilter eingefügt sein, die Restan¬ teile des hochfrequenten Datensignals und Störsignale unter- drücken.Frequency differences an adjustment as is achieved in the arrangement of Figure 3. In the previous versions, a phase discriminator or phase detector was assumed, which was realized by the combination of a D flip-flop contained in the regenerator block PDM and an EXOR exclusive OR gate. By sampling the data signals in the D flip-flop, an interference spectrum occurs at the output of such a phase discriminator, which can lead to undesired phase modulation of the voltage-controlled oscillator VCO and thus to increased phase jitter in the data signals output. FIG. 5 shows an arrangement according to the invention for clock and data regeneration, which contains a jitter-compensated phase discriminator. In FIG. 5, the regenerator block PDM is again assumed, to whose second and third signal outputs D2, D3 the inputs of the exclusive OR gate EXOR are connected either directly or via the fourth and fifth D flip-flop. The first and second data outputs D1, D2 of the regenerator block PDM are connected in the arrangement according to FIG. 5 to the inputs of an additional exclusive OR gate ZXOR, the output of which is connected to the one input of a commercially available analog multiplexer AMUX. The other input of this analog multiplexer is connected to reference potential, while the control input is connected to the output of a generator G which oscillates at a frequency of 100 MHz, for example, which is many times below the bit rate of the regenerated data signals. The output of the analog multiplexer represents the non-inverting and the output of the exclusive OR gate EXOR the inverting phase discriminator output, both output connections can be connected directly or via resistors to the non-inverting and the inverting input of the first operational amplifier OP1 of FIG. 3. The output of the generator G is additionally connected to a clock input of a phase shifter dt, the signal input of which is connected to the output of the voltage-controlled oscillator VCO of the phase-locked loop. This output is also as before with the input of the delay element T des Regenerator blocks connected to PDM. The output of the phase shifter dt is connected to the clock input of the third D flip-flop DF3 of the regenerator block PDM. In addition, low-pass filters can be inserted into the connection between the output of the analog multiplexer AMX and the non-inverting phase discriminator output PDA and into the connection between the output of the exclusive OR gate EXOR and the inverting phase discriminator output PDA, the remaining parts of the high-frequency data signal and interference signals below - to press.
Bei der Anordnung nach der Figur 5 erfolgt die Störsignal- Unterdrückung durch zwei Maßnahmen, wobei als erste Maßnahme das Störsignal nachgebildet und die Nachbildung gegenphasig mit dem ursprünglichen Störsignal kombiniert und dadurch letzteres kompensiert wird. Außerdem wird an zwei, einen differentiellen Takteingang bildende gegenphasige Taktein¬ gänge des Phasendiskriminators jeweils gegenphasig eine hoch¬ frequente Schwingung von beispielsweise 100 MHz abgegeben und dadurch eine Phasenmodulation des am dritten D-Flip-Flop wirksamen Taktsignals erzeugt, durch die die Störsignale unterdrückt werden. Durch die Phasenmodulation des am dritten D-Flip-Flop DF3 wirksamen Taktsignals mit dem Ausgangssignal des Generators G takten während der einen halben Periode des Ausgangssignal des Generators G das zweite und das dritte D- Flip-Flop DF2, DF3 das gleiche Bit des Datensignals ab, so daß das Exklusiv-ODER-Gatter EXOR auf den Nullpegel geht. Während der anderen halben Periode takten erstes und drittes D-Flip-Flop DFl, DF3 das gleiche Bit ab, so daß am Exklusiv- ODER-Gatter EXOR und am zusätzlichen Exlusiv-ODER-Gatter ZXOR gleiche Signale auftreten. Der analoge Multiplexer AMUX wird, wenn das Ausgangssignal des Exklusiv-ODER-Gatters EXOR zu Null wird, ebenfalls auf Null gesetzt. Im Sollzustand wird an beiden Ausgängen des Exklusiv-ODER-Gatters EXOR das gleiche Signal gebildet, das sich bei weiterer Verarbeitung durch gegenphasige Addition kompensiert. In the arrangement according to FIG. 5, the interference signal suppression is carried out by two measures, the first measure being the simulation of the interference signal and the simulation being combined in phase opposition with the original interference signal, thereby compensating the latter. In addition, a high-frequency oscillation of, for example, 100 MHz is emitted to two antiphase clock inputs of the phase discriminator, which form a differential clock input, thereby producing phase modulation of the clock signal effective at the third D flip-flop, by means of which the interference signals are suppressed. Due to the phase modulation of the clock signal effective at the third D-flip-flop DF3 with the output signal of the generator G, the second and the third D-flip-flop DF2, DF3 clock the same bit of the data signal during half a period of the output signal of the generator G. so that the exclusive-OR gate EXOR goes to zero level. During the other half period, the first and third D flip-flop DF1, DF3 clock the same bit, so that the same signals appear at the exclusive OR gate EXOR and at the additional exclusive OR gate ZXOR. The analog multiplexer AMUX is also set to zero when the output signal of the exclusive OR gate EXOR goes to zero. In the target state, the same signal is formed at both outputs of the EXOR-OR gate EXOR, which is compensated for by further processing by addition-phase addition.

Claims

Patentansprüche claims
1. Anordnung zur Takt- und Datenregeneration insbesondere für digitale Signale mit Gigabitraten, bei dem mit einem Daten- eingang die D-Eingänge mehrerer D-Flip-Flops verbunden sind und diese phasenmäßig gegeneinander verschobene Taktsignale erhalten, d a d u r c h g e k e n n z e i c h n e t , daß mit einem Dateneingang (Din) die D-Eingänge von in einem Regeneratorblock (PDM) enthaltenen ersten, zweiten und dritten D-Flip-Flops (DFl, DF2, DF3) verbunden sind, deren Ausgänge mit zugeordneten Ausgängen (Dl, D2, D3) des Regene¬ ratorblocks(PDM) verbunden sind, daß die Ausgänge des zweiten und des dritten D-Flip-Flops (DF2, DF3) mit zugeordneten Eingängen eines Exklusiv-ODER- Gatters (EXOR) verbunden sind, dessen Ausgang über ein Tief¬ paßfilter (TPF) mit dem Steuereingang eines spannungsgesteu¬ erten Oszillators (VCO) verbunden ist, dessen Ausgang direkt mit dem Takteingang (C3) des dritten D-Flip-Flops (DF3) und mit dem Eingang eines im Regeneratorblock (PDM) enthaltenen Laufzeitgliedes (T) mit einer Verzögerung entsprechend einer halben Bitperiode des Eingangssignals verbunden ist, daß ein erster Ausgang des Laufzeitgliedes (T) mit einem Takteingang (C2) des zweiten D-Flip-Flops (DF2) und ein invertierender Ausgang des Laufzeitgliedes (T) mit einem1. Arrangement for clock and data regeneration, in particular for digital signals with gigabit rates, in which the D inputs of a plurality of D flip-flops are connected to a data input and receive these clock signals shifted in phase with one another, characterized in that with a data input (Din ) the D inputs of first, second and third D flip-flops (DF1, DF2, DF3) contained in a regenerator block (PDM) are connected, the outputs of which are associated with the outputs (D1, D2, D3) of the regenerator block ( PDM) that the outputs of the second and third D flip-flops (DF2, DF3) are connected to assigned inputs of an exclusive OR gate (EXOR), the output of which is connected to the via a low-pass filter (TPF) Control input of a voltage-controlled oscillator (VCO) is connected, the output of which is directly connected to the clock input (C3) of the third D flip-flop (DF3) and to the input of one contained in the regenerator block (PDM) Runtime element (T) is connected with a delay corresponding to half a bit period of the input signal, that a first output of the time element (T) with a clock input (C2) of the second D flip-flop (DF2) and an inverting output of the time element (T) with a
Takteingang (Cl) des ersten D-Flip-Flops (DFl) verbunden ist.Clock input (Cl) of the first D flip-flop (DF1) is connected.
2. Anordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß in die Verbindungen zwischen dem Ausgang des zweiten und des dritten D-Flip-Flops (DF2, DF3) zu Eingängen des Exklu¬ siv-ODER-Gatters (EXOR) jeweils ein weiteres, mit dem Ausgangssignal des spannungsgesteuerten Oszillators (VCO) getaktetes viertes und fünftes D-Flip-Flop (DF4, DF5) einge- fügt ist.2. Arrangement according to claim 1, characterized in that in the connections between the output of the second and the third D flip-flop (DF2, DF3) to inputs of the EXCLUSIVE-OR gate (EXOR) each have another, with the Output signal of the voltage-controlled oscillator (VCO) clocked fourth and fifth D flip-flop (DF4, DF5) is inserted.
3. Anordnung nach Ansprüchen 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß mit dem Ausgang des Exklusiv-ODER-Gatters (EXOR) direkt oder über das Tiefpaßfilter (TPF) ein Eingang einer Verglei¬ cherstufe (OP2) verbunden ist, die aus dem Phasendiskrimina- torausgangssignal und einer Referenzspannung ein zusätzliches Steuersignal für den spannungsgesteuerten Oszillator (VCO) erzeugt.3. Arrangement according to claims 1 or 2, characterized in that an input of a comparator stage (OP2) is connected to the output of the exclusive OR gate (EXOR) directly or via the low-pass filter (TPF), which compares the phase discriminator output signal and a reference voltage to an additional control signal for the voltage-controlled one Oscillator (VCO) generated.
4. Anordnung nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t , daß der Ausgang des Exklusiv-ODER-Gatters (EXOR) über ein aktives Schleifenfilter mit dem Steuereingang des spannungs- gesteuerten Oszillators (VCO) verbunden ist und dabei der Ausgang des Exklusiv-ODER-Gatters (EXOR) über einen ersten Widerstand (Rl) mit dem invertierenden Eingang eines ersten Operationsverstärkers (OPl) verbunden ist, dessen nichtinver¬ tierender Eingang an eine Quelle für eine Referenzspannung (VR) angeschlossen ist, daß der Ausgang des ersten Operationsverstärkers einerseits über die Reihenschaltung eines ersten Kondensators (Cl) und eines zweiten Widerstandes (R2) mit dessen invertierenden Eingang und andererseits die Reihenschaltung eines dritten und vierten Widerstandes (R3, R4) an Bezugspotential ange¬ schlossen ist, daß am Verbindungspunkt des dritten und vier- ten Widerstandes (R3, R4) ein fünfter Widerstand (R5) ange¬ schlossen ist, dessen anderer Anschluß mit dem Steuereingang des spannungsgesteuerten Oszillators (VCO) verbunden ist, daß ein zweiter Operationsverstärker (OP2) vorgesehen ist, dessen nichtinvertierender Eingang über die Reihenschaltung eines dritten Kondensators (C3) und eines elften Widerstandes (Rll) mit Bezugspotential verbunden ist, daß dieser nichtinvertie¬ rende Eingang außerdem über einen vierten Kondensator (C4) mit Bezugspotential und über einen dreizehnten Widerstand (R13) mit dem Ausgang des ersten Operationsverstärkers (OP1) verbunden ist, daß der invertierende Eingang des zweiten Operationsverstärkers (OP2) über einen neunten Widerstand (R9) an eine einstellbare Vorspannungsquelle (VRV) und über die Reihenschaltung eines zehnten Widerstandes (RIO) und eines zweiten Kondensators (C2) mit dem Ausgang des zweiten Operationsverstärkers (OP2) verbunden ist, daß dieser Aus- gangsanschluß über die Reihenschaltung eines siebten und eines achten Widerstandes (R7, R8) mit Bezugspotential verbunden ist und am Verbindungspunkt des siebten und achten Widerstandes (R7, R8) ein sechster Widerstand (R6) ange¬ schlossen ist, der mit dem anderen Anschluß am Steuerspan¬ nungseingang des spannungsgesteuerten Oszillators (VCO) liegt, daß dieser Steuerspannungseingang außerdem über einen zwölften Widerstand (R12) an einer Vorspannungsquelle (UO) angeschlossen ist, daß der Ausgang des zweiten Operationsver¬ stärkers (0P2) mit dem Eingang eines Fensterkomparators (FK) verbunden ist, der zwei parallel geschaltete Komparatoren mit unterschiedlichen Schwellenspannungen enthält und daß der4. Arrangement according to claim 3, characterized in that the output of the exclusive-OR gate (EXOR) is connected via an active loop filter to the control input of the voltage-controlled oscillator (VCO) and the output of the exclusive-OR gate (EXOR ) is connected via a first resistor (R1) to the inverting input of a first operational amplifier (OP1), the non-inverting input of which is connected to a source for a reference voltage (VR), that the output of the first operational amplifier is connected on the one hand via the series connection of a first Capacitor (Cl) and a second resistor (R2) with its inverting input and on the other hand the series circuit of a third and fourth resistor (R3, R4) is connected to reference potential that at the connection point of the third and fourth resistor (R3, R4 ) a fifth resistor (R5) is connected, the other connection of which to the control input of the voltage Controlled oscillator (VCO) is connected, that a second operational amplifier (OP2) is provided, the non-inverting input of which is connected to reference potential via the series circuit of a third capacitor (C3) and an eleventh resistor (R11), that this non-inverting input is also connected via a fourth capacitor (C4) with reference potential and via a thirteenth resistor (R13) is connected to the output of the first operational amplifier (OP1), that the inverting input of the second operational amplifier (OP2) via a ninth resistor (R9) to an adjustable bias voltage source ( VRV) and about the series circuit of a tenth resistor (RIO) and a second capacitor (C2) is connected to the output of the second operational amplifier (OP2), that this output connection is connected to the reference potential via the series circuit of a seventh and an eighth resistor (R7, R8) and at the connection point of the seventh and eighth resistor (R7, R8) a sixth resistor (R6) is connected, which is connected to the other terminal at the control voltage input of the voltage-controlled oscillator (VCO), that this control voltage input is also via a twelfth resistor ( R12) is connected to a bias voltage source (UO), that the output of the second operational amplifier (0P2) is connected to the input of a window comparator (FK) which contains two comparators connected in parallel with different threshold voltages and that
Ausgang des Fensterkomparators (FK) über die Reihenschaltung einer Diode (D) und eines vierzehnten Widerstandes (R14) mit dem invertierenden Eingang des ersten Operationsverstärkers verbunden ist.Output of the window comparator (FK) via the series connection of a diode (D) and a fourteenth resistor (R14) is connected to the inverting input of the first operational amplifier.
5. Anordnung nach Figur 1,2 oder 3, d a d u r c h g e k e n n z e i c h n e t , daß wahlweise direkt oder über das vierte und fünfte D-Flip- Flop(DF4, DF5) die Ausgänge (D2, D3) des zweiten und dritten D-Flip-Flops mit Eingängen des Exklusiv-ODER-Gatters (EXOR) verbunden sind, daß dessen Ausgang über das mittels des ersten Operationsverstärkers (OPl) gebildete aktive Schlei¬ fenfilter mit dem Steuerspannungseingang des spannungsgesteu¬ erten Oszillators (VCO) verbunden ist, daß der nichtinvertie- rende Eingang des zweiten Operationsverstärkers (OP2) über dem elften Widerstand (Rll) und dritten Kondensator (C3) mit Bezugspotential verbunden ist und wahlweise über den drei¬ zehnten Widerstand R13 an den Ausgang des ersten Operations¬ verstärkers (OPl) angeschlossen sein kann, daß der invertie- rende Eingang des zweiten Operationsverstärkers über die5. Arrangement according to Figure 1, 2 or 3, characterized in that the outputs (D2, D3) of the second and third D flip-flops with inputs either directly or via the fourth and fifth D flip-flops (DF4, DF5) of the exclusive OR gate (EXOR), that its output is connected to the control voltage input of the voltage-controlled oscillator (VCO) via the active loop filter formed by the first operational amplifier (OP1), that the non-inverting input of the second operational amplifier (OP2) is connected to the reference potential via the eleventh resistor (R11) and third capacitor (C3) and can optionally be connected to the output of the first operational amplifier (OP1) via the thirteenth resistor R13 so that the inverted rende input of the second operational amplifier via the
Reihenschaltung des zweiten Kondensators (C2) und des zehnten Widerstandes (RIO) mit dem Ausgang des zweiten Operationsver- stärkers und dieser über den sechsten Widerstand mit dem Steuerspannungseingang des spannungsgesteuerten Oszillators {VCO) verbunden ist und daß ein Frequenzdetektor (FD) vorge¬ sehen ist, dessen Eingang mit dem Dateneingang (Din) und dessen Ausgänge jeweils getrennt über einen vierzehnten bzw. fünfzehnten Widerstand (R14, R15) mit dem invertierenden und den nichtinvertierenden Eingang des zweiten Operationsver¬ stärkers (OP2) verbunden sind.Series connection of the second capacitor (C2) and the tenth resistor (RIO) with the output of the second operational amplifier and this is connected via the sixth resistor to the control voltage input of the voltage-controlled oscillator (VCO) and that a frequency detector (FD) is provided, the input of which is connected to the data input (Din) and the outputs of which are each separated via a fourteenth or fifteenth resistor (R14, R15) are connected to the inverting and the non-inverting input of the second operational amplifier (OP2).
6. Anordnung nach Patentansprüchen 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß ein zusätzliches Exklusiv-ODER-Gatter (ZXOR) vorgesehen ist, dessen beide Eingänge jeweils getrennt mit dem ersten und zweiten Datenausgang (Dl, D2) des Regeneratorblocks (PDM) verbunden sind, das der Ausgang des zusätzlichen Exklusiv- ODER-Gatters (ZXOR) mit dem einen Eingang eines analogen Mul¬ tiplexers (AMUX) verbunden ist, dessen anderer Eingang mit Bezugspotential verbunden ist, dessen Takteingang mit dem Ausgang eines Generators (G) verbunden ist und dessen Ausgang der nichtinvertierende Phasendiskriminatorausgang (PDA) ist, daß der Ausgang des Exklusiv-ODER-Gatters (EXOR) den inver¬ tierenden Phasendiskriminatorausgang ( PDA ) darstellt, daß der Ausgang des Generators (G) , der auf einer Frequenz schwingt, die etwa um den Faktor 100 unter der Taktfrequenz der regenerierten Datensignale liegt, mit dem Steuereingang eines Phasenschiebers (bt) verbunden ist, dessen Signalein¬ gang mit dem Ausgang des spannungsgesteuerten Oszillators (VCO) der Phasenregelschleife und dessen Ausgang mit dem Takteingang des dritten D-Flip-Flops (DF3) verbunden ist und daß der Ausgang des spannungsgesteuerten Oszillators (VCO) mit dem Signaleingang des Laufzeitgliedes (T) verbunden ist. 6. Arrangement according to claims 1 or 2, characterized in that an additional exclusive OR gate (ZXOR) is provided, the two inputs of which are each connected separately to the first and second data output (D1, D2) of the regenerator block (PDM), the the output of the additional exclusive OR gate (ZXOR) is connected to the one input of an analog multiplexer (AMUX), the other input of which is connected to reference potential, the clock input of which is connected to the output of a generator (G) and the output thereof the non-inverting phase discriminator output (PDA) is that the output of the exclusive-OR gate (EXOR) represents the inverting phase discriminator output (PDA) that the output of the generator (G), which oscillates at a frequency that is about a factor 100 is below the clock frequency of the regenerated data signals, is connected to the control input of a phase shifter (bt) whose signal input g is connected to the output of the voltage-controlled oscillator (VCO) of the phase-locked loop and its output is connected to the clock input of the third D-flip-flop (DF3) and that the output of the voltage-controlled oscillator (VCO) is connected to the signal input of the delay element (T) .
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