WO1997009629A1 - Appareil de transfert de dispositifs semi-conducteurs - Google Patents

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WO1997009629A1
WO1997009629A1 PCT/JP1996/002445 JP9602445W WO9709629A1 WO 1997009629 A1 WO1997009629 A1 WO 1997009629A1 JP 9602445 W JP9602445 W JP 9602445W WO 9709629 A1 WO9709629 A1 WO 9709629A1
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test
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tray
lot
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PCT/JP1996/002445
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Kuniaki Bannai
Koichi Tanaka
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Advantest Corporation
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    • Y10S414/135—Associated with semiconductor wafer handling

Definitions

  • the present invention relates to a semiconductor device, in particular, a semiconductor integrated circuit (hereinafter, referred to as a typical example)
  • a semiconductor device transport processor (generally called a handler) that is used by connecting to a semiconductor device tester (generally called an IC tester) for testing ICs.
  • a semiconductor device tester generally called an IC tester
  • a semiconductor device test apparatus (hereinafter referred to as an IC tester) that applies a test signal of a predetermined pattern to a semiconductor device to be tested and measures its electrical characteristics includes the semiconductor device under test in a test section.
  • the semiconductor device under test is brought into electrical contact with the test head of the Ic tester to carry out the test in the test section, and after the test is completed, the tested semiconductor device is unloaded from the test section and the test results are returned.
  • a semiconductor device transfer processor hereinafter referred to as a handler
  • the handler 30 is configured to transfer the IC to be tested, that is, the IC under test 33 placed in advance on the custom tray (general-purpose tray) 31, that is, the test tray 3 2 that can withstand high-Z low temperatures.
  • the test in the test section 2 is completed, and the loader section 3 is transferred to the loader section 3, the test section 2 for testing the IC 3 3 is transferred from the loader section 3, and the test section 2 is completed.
  • the unloader unit 4 transfers the tested ICs 33 placed on the test tray 32 and conveyed from the test tray 32 to the custom tray 31 and reloads them (generally, the test result data Based In many cases, tested ICs are classified and placed on the corresponding custom trays).
  • the IC under test is mounted on an IC carrier, and the IC under test is transported together with this IC carrier. It may be placed on a custom tray.
  • test tray 3 2 is circulated and moved from the loader section 3 to the temperature chamber 34-unloader section 4-loader section 3.
  • the test tray 32 on which the IC under test 33 is placed is the loader section.
  • the soak chamber 35 is configured so that a plurality of (for example, nine) test trays 32 are put into a stacked state in a TO state. It is configured to be transported to the test unit 2 in the lowermost test tray tank ⁇ 34. Then, while the test tray is sequentially moved from the top to the bottom in the soak chamber 35, the IC under test 33 is heated or cooled to a certain constant temperature.
  • the IC under test 33 heated or cooled to this constant temperature is transported from the soak chamber 35 to the test section 2 together with the test tray 32 while maintaining that temperature, where the IC 3 under test is cooled.
  • 3 is electrically connected to a socket (not shown) attached to the test head of the IC tester arranged in the test section 2, and the electrical characteristics of the IC under test 33 are measured.
  • the tested IC 33 is transported from the test section 2 to the outlet chamber 36 together with the test tray, where the tested IC 33 is returned to the external temperature.
  • the outlet chamber 36 has a configuration in which the test trays are stored in a stacked state similarly to the soak chamber 35 described above. It is configured to be returned to the tested IC 3 3 force s' external temperature while being sequentially moved to.
  • the tested IC 33 is transported together with the test tray 32 to the unloader section 4, where the test tray 32 is sorted by test result category, and the corresponding custom tray 3 Transferred to 1 and placed.
  • the test tray 32 emptied by the unloader unit 4 is conveyed to the loader unit 3, where the IC under test 33 is transferred again from the custom tray 31 and placed.
  • the same operation is repeated.
  • the handler 10 shown in Fig. 5 was tested by transporting the IC under test 33 together with the tray. Some types of handlers are used to individually transfer the force under test and the IC under test.
  • the loader section 3 is composed of a stocker section 3a for TO in a stacked state of the custom tray 31 on which the IC under test 33 is mounted, and a storage section 3 on which the custom tray 31 with the IC under test is mounted.
  • a tray transfer section 3c for transferring the IC under test 33 on the custom tray 31 to the test tray 32 in this transfer stage, and a device transfer section 3b for transferring the IC under test 3 to the test tray 32 in this transfer stage.
  • the unloader section 4 includes a device transport section 4b for transferring the tested ICs, which have been transported together with the test tray from the test section 2 to the transfer stage of the unloader section, from the test tray 32 to the custom tray 31 and a tested IC.
  • the storage section 4a for storing the mounted trays 31 in a stacked state and the tray transport section 4c for transporting the customized trays 31 with the tested ICs from the transfer stage to the stocker section 4a. Have.
  • the device transport section 3b for transferring the IC under test 33 from the custom tray 31 to the test tray 3 2 and the unloader section 4 have been tested from the test tray 32 to the custom tray 31 in the unloader section 4.
  • suction transfer means using a vacuum pump is usually used, and one to several ICs under test 33 or tested ICs are sucked and transferred at a time. I do.
  • the IC under test IC 33 is electrically connected to an IC socket (contact pin) to which a test signal of a predetermined pattern is supplied from the IC tester 1, and an electrical characteristic test is performed. Since the test section 2 of the handler needs to test the IC under test 33 in the specified temperature atmosphere, it is provided in the thermostat 34, and the IC socket is also placed in the thermostat 34 with heat insulation. Have been.
  • the test section 2 has a configuration in which, for example, an odd-numbered row of the IC under test placed on the test tray 32 is tested first, and then an even-numbered row is tested.
  • Two test trays 32 are shown in FIG. This is because there is a limit to the number of ICs that can be tested at one time with the IC tester (for example, 32 at the maximum), and in this example, a large number of ICs that cannot be tested at a time (for example, 64) This is because the test IC is placed on the test tray.
  • the test tray 32 is formed so that a total of 64 ICs of 4 rows ⁇ 16 columns can be mounted. Therefore, the IC socket has 4
  • the test section 2 is divided into two rows of 32 rows of 8 columns and 32 rows of 8 rows of ICs under test for even-numbered ICs.
  • 16 IC sockets were attached to the test head 1a, and as shown in Fig. 7, these ICs were mounted on a test tray equipped with a total of 64 ICs to be tested in 4 rows and 6 columns.
  • the six sockets are connected to the IC under test in four columns in each row (as shown by hatching in FIG. 7, 16 sockets in the first, fifth, ninth, and 13th rows).
  • the first test is to test 16 ICs in the first, fifth, ninth, and 13th columns of each row, and then the test tray 32 is connected.
  • 16 ICs to be tested in the second, sixth, tenth, and fourteenth columns are tested in the second test, and so on in the third test.
  • 7, 11, and 15 columns test 16 ICs under test
  • the IC under test 33 is transported from the loader unit 3 to the test unit 2 by the handler 10 while mounted on the test tray 32. After the test is completed, the tested ICs 33 are transferred to the loader unit 4 together with the test unit 2 and the test tray 3 2, where they are classified into test result categories according to test result categories. Transferred to the corresponding custom tray 31 and stored.
  • a re-inspection of a certain characteristic category may be performed immediately or at an appropriate time. Sometimes you want to do that.
  • the items that the user wants to re-examine the tested ICs are (1)
  • the ICs for which the initial test capability has been completed are generally classified into 2 to 8 types according to the test result data.
  • This classification can be freely set by operators such as IC manufacturers according to the purpose.
  • the strength is classified as a good product and a defective product, usually four or more categories.
  • evening test result data on the performance specifications of the IC under test is a category B 1 what best, the non-defective category B 2, and those performance specifications grip cutting and category B 3, the defective power categories It can be classified as B4, categories B1 and B2 can be unconditionally good, and categories B3 and B4 can be defective or inspected.
  • the performance specifications are classified into eight categories, so it takes a considerable amount of time to perform the classification.
  • tested ICs that are determined to be non-defective are the ability to be shipped as is, and all tested ICs that are determined to be defective in the first test are the ability to be re-inspected.
  • This second re-inspection is carried out under different conditions, such as changing test items or classification categories, or under the first measurement conditions, and based on the test results, the final defective product is detected. ing. For this reason, all tested ICs in the categories that were determined to be defective in the first test are collectively retested. For example, in the case of category classification of 4 Grouping described above are retest collectively tested IC Category B 3 and B 4.
  • classifying defective products into categories in the loader section 4 after the first test is a waste of time, and merely lengthens the test time unnecessarily. Therefore, it is necessary to shorten the test time as much as possible to increase the efficiency of the expensive test equipment and reduce the cost.
  • the IC under test 33 is connected to the socket attached to the test head 1a of the IC tester 1 placed in the test section 2 (see FIG. (Not shown), and the electrical characteristics of the IC under test 33 are measured.
  • large-capacity and large-scale ICs have increased the inspection time per unit s , and the total inspection time of lots to be inspected has become enormous.
  • the method of inspecting a large number of ICs at the same time is the mainstream.
  • a large number of sockets (for example, 16 and 32) are connected to the IC tester 1 Of the test head 1a.
  • the basic operating conditions include (a) the condition for issuing an alarm, (b) the setting of the outer shape and capacity of the tray to be used, and (c) the setting of the type and outer shape of the IC under test.
  • the classification conditions have been tested. It is conceivable to set how to classify ICs based on test results. For example, a method of roughly classifying non-defective products into non-defective products can be conceived to be fine or fine A, good B, good (:, defective, etc.) as described above.
  • the test part 2 In order to set the test conditions in the handler and to control the operation of each part of the handler 30, the test part 2, the loader part 3 and the unloader part 4 of the handler 30 are configured as shown in FIG. Are connected to the input / output interface unit 5.
  • An IC tester 1 is also connected to the input / output interface unit 5, and a control unit (CPU) 5 for controlling various operations of the handler 30 and the IC tester 1, a system program, and the like.
  • ROM (read 'only' memory) 7, and A RAM (random 'access' memory) 8 is connected through a bus 9, and an input device through which the operator (operator) can input the test conditions, various control commands, programs, and the like.
  • the operator looks at the process chart, and from the keyboard 10 to the external memory unit (for example, as a data file) sets the test conditions as one data file for each lot as shown in FIG.
  • the external memory unit for example, as a data file
  • the test is started after the operator inputs various test conditions for one lot to be tested from the keyboard 10 directly to the RAM 8 without writing the input data to the PC disk in advance.
  • test conditions include the other conditions described in (5) above, there are as many as 20 types of large items.
  • an input error force 5 since the operator inputs test conditions from the keyboard 10 for each lot, there is a problem that an input error force 5 'is likely to occur. For example, if an inconvenience (input error) occurs in the temperature setting in the thermostatic bath 34, the setting cannot be made according to the temperature conditions, and a useless test will be performed. If the IC tester 1 requests a retest based on the test result data, or if the operator notices an input error and wants to perform the retest, the operator must judge the retest schedule.
  • a first object of the present invention is to provide a handler that facilitates input of test conditions for an IC under test for each lot.
  • a second object of the present invention is to provide a handler capable of automatic re-test scheduling. To provide.
  • a third object of the present invention is to provide a handler capable of automatically setting a tray on which an IC requiring a retest is placed from an open-end duster to an open-end duster. .
  • a fourth object of the present invention is to provide a handler that reduces the intervention of an operator and improves the test efficiency.
  • At least the parameters of the basic operating conditions, the parameters of the classification conditions of the tested devices, and the selection conditions of the socket (contact pin) are set as the test conditions of the device under test (IC) of each lot.
  • Test parameter memory section for storing the parameters of the temperature condition and the parameters of the temperature condition, and a parameter set for storing various combinations (referred to as parameter sets) of various parameters stored in the test parameter memory section.
  • Schedule memory that is written in the order of the force test, the name of each lot to be inspected, the corresponding parameter set and status (any of the following states: test reservation, test in progress, test completed or restarted)
  • a lot data memory section that stores the test result data of each lot sent from IC tester 1.
  • a handler power s is provided that includes a retest data memory unit into which retest data (including a parameter set) for the device is written, and a control unit that controls the operation of each unit.
  • control unit defines the status of each lot, and controls the operation of each unit of the handler in accordance with the schedule of the schedule memory unit, and a lot status control unit.
  • the schedule is controlled to register, update, delete, register a retest lot, interrupt the schedule in the schedule memory unit, edit retest data including a parameter set, and write the data to the retest data memory unit.
  • management unit a management unit.
  • the handler further has a function of transporting the tray on which the device under test is mounted from the storage unit of the loader unit to the device transport unit of the loader unit, and a test device classified based on the test result data.
  • the function of transporting the loaded tray from the device transport section of the unloader section to the storage section of the unloader section, and the tray loaded with the tested devices classified based on the above-described test result data is transferred to the stocker of the above-mentioned unloader section. From the unit to the device transfer unit of the loader unit A tray transport unit is provided.
  • FIG. 1 is a block diagram showing one embodiment of a handler according to the present invention.
  • FIG. 2A is a diagram showing an example of a parameter set registered in the parameter set memory unit 8b of FIG.
  • FIG. 2B is a diagram showing an example of a schedule input to the schedule memory unit 8c in FIG.
  • FIG. 3 is a flowchart for explaining the operation of the status control unit 6b and the schedule management unit 6c in FIG.
  • FIG. 4A is a diagram showing an example of an interrupt schedule of the schedule memory unit 8c in FIG.
  • FIG. 4B is a diagram showing an example of a retest processing schedule of the schedule memory unit 8c in FIG.
  • FIG. 5 is a schematic diagram schematically showing an example of a configuration of a conventional handler of a horizontal transport system.
  • FIG. 6 is a block diagram showing the configuration of the conventional handler of FIG.
  • FIG. 7 is a schematic plan view showing an example of a test tray used for a handler.
  • FIG. 8 is a diagram showing various test conditions and an example of each type.
  • FIG. 9 is a diagram showing an example of a test data file written in the RAM 8 of FIG. 6 for each inspection target unit.
  • FIG. 1 shows an embodiment of a handler according to the present invention.
  • parts corresponding to those in FIGS. 5 and 6 are denoted by the same reference numerals, and redundant description is omitted unless necessary.
  • the top tray is used to house the custom tray containing the IC under test in a stacked state.
  • the uppermost tray is taken out and transferred to the mouth device transfer unit 3b.
  • Function (mechanism) and unload device transport section 4 A tray transport function that transports the custom tray with tested ICs classified according to the test result data in b to the unloading force section 4a, and a tested IC from the unloading force section 4a A tray transport unit 21 integrated with a tray transport function for transporting the finished custom tray to the portable device transport unit 3b.
  • a host computer 20 is connected to the input / output interface unit 5, and a test parameter memory unit 8a, a parameter set memory unit 8b, a schedule memory unit 8c, and a lot data memory unit 8d are connected via a bus 9.
  • the retest data memory unit 8e is connected to each other.
  • the control unit 6 includes a temperature control unit 6a, a status control unit 6b, and a schedule management unit 6c.
  • a test data file is created for each lot by combining various test conditions shown in Fig. 8, and the operator uses the keyboard 10 to Input to the external memory unit 11 or RAM 8 to create a test data file for each lot as shown in FIG. 9, but in the present invention, parameters of various test conditions are A plurality of commonly used combinations (parameter sets) are created in advance, and these plural kinds of parameter sets are used as shown in FIG. 2A.
  • the parameter sets S1, S2, S3,... Are stored in the parameter set memory section 8b in advance. Therefore, when testing the IC under test in each lot to be inspected, the operator, as shown in FIG.
  • test condition parameters shown in FIG. 8 are stored in advance in the test parameter memory unit 8a, and are ready to be used at any time by the operator.
  • the status of each lot is divided into the following four types: (1) test reservation, (2) test in progress, (3) test completed, and (4) retest. Incorporate in.
  • the status of each lot is controlled by the status control unit 6b of the control unit 6. That is, the status of each lot is defined, and the operation of each section of the handler 30 is controlled according to the schedule registered in the schedule memory section 8c. Further, under the control of the status control unit 6b, the schedule management unit 6c updates and corrects the schedule memory unit 8c. Next, these operations will be described with reference to FIG.
  • the status control unit 6b of the control unit 6 inputs and outputs the lot test start signal.
  • the data is transferred to each section of the handler 30 via the interface section 5 (step B1). This starts the test of the IC of one lot (step H1).
  • the status control unit 6b controls the operation of each unit according to the schedule stored in the schedule memory unit 8c so as to match the status of each port.
  • the schedule management unit 6c sequentially updates the schedule stored in the schedule memory unit 8c based on the status control of the status control unit 6b. Immediately, the status of the schedule corresponding to each lot is updated to indicate that the test is scheduled, during the test, after the test is completed, or during the retest (step C i).
  • the tested ICs are classified by category in the unloader section 4, mounted on the custom tray, and are subjected to the TO with the custom tray in the open mouth duster section 4a (step H 2 ), the status control section 6 b generates a lot test end signal (step B 3).
  • the schedule management section 6 c is stored in the schedule memory section 8 c Change the schedule status of all lots to Test Completed.
  • the test result data of each lot transferred from IC tester 1 is stored in the mouth data memory section 8d.
  • the status control unit 6 b After the test of a certain lot, if, for example, there is a request to retest the IC of the lot from the temperature control unit 6a of the control unit 6 that controls the temperature of the thermostat 3, or the test of all the lots is completed.
  • the status control unit 6 b After, for example, from the IC tester side when there is a request for retry test for tested IC defective (step H 3), the status control unit 6 b generates a re-test signal (step B 4).
  • the schedule management unit 6c interrupt-registers the retest lot schedule (No. 5 in FIG. 4B) during the schedule stored in the schedule memory unit 8c.
  • step C 2 Along with the data required for the retest (P Edit according lame one Tasetto etc.) defect content of the tested IC writes the re-inspection de data memory section 8 e (step C 2). That is, automatic scheduling is performed.
  • Status control unit 6 b controls the operation of each unit according to the data written in a re-inspection data memory section 8 e (Step B 5).
  • status control unit 6 b determines whether it is an interrupt request force s input and by sea urchin to test the IC of the new lot from the keyboard 1 0 by the operator (Step H 5).
  • status control unit 6 b generates an interrupt signal (step B 6 ).
  • the schedule management unit 6c additionally registers the requested new lot schedule (No. 4 in FIG. 4A) as shown in FIG. 4A in the schedule of the schedule memory unit 8c (step C3), and status control unit 6 b controls the status of each lots by the additional registered interrupt schedule (step B 7). In other words, a new lot is tested.
  • a retest request is issued during the above-mentioned lot test, and as a result, a retest schedule is registered as a retest port as shown in FIG. This is also done when interrupting during an existing schedule.
  • the schedule management section 6c displays the lot number under test on the display 12 or notifies the host computer 20 (step C4).
  • the unloader toasting force unit 4a for accommodating the custom tray with the tested ICs classified based on the test result data is used to transfer the custom tray with the corresponding IC to the device transport unit of the loader unit 3.
  • 3 b are provided tray transporting section 2 first force s conveyed to.
  • the tray transport section 2 1-en-port one das convex Select the corresponding custom tray of the power section 4a (for example, if there is a 1 tray A, a defective B tray, a defective C tray, and so on, select only the defective A tray) and load it. It is transported to the device transport section 3b.
  • the load device transport section 3 b transfers the transported pasta tomatoes and other tested ICs to the test tray 32.
  • the tested IC is again placed in the bath. It can be transported to the test section 2 in 3 4 for testing.
  • the present invention has the functions of the tray transport unit 3 c of the conventional loader unit 3 and the tray transport unit 4 c of the unloader unit 4, and further has a status control unit.
  • the control has been improved to provide a function to automatically transfer the customized tray loaded with the tested IC from the unloader stop force section 4a to the load device transport section 3b without operator intervention. Therefore, not only is the operator's workload reduced, but also the ability to improve system testing efficiency? it can.
  • the operator stores the lot name, status, and parameter set name (symbol or address of the parameter set Si) in the schedule memory section 8c in the order of test. It is only necessary to input the number of devices (IC under test). Therefore, it is not necessary to create a test condition data file for each lot using the keyboard 10 each time a lot test is performed as before, and the input of test conditions is extremely easy. At the same time, input errors can be significantly reduced.
  • test schedules such as the name of each lot, status, and the number of ICs to be tested are stored in advance in the schedule memory unit 8c, the operator can check all test schedules in the schedule memory unit 8c. Since it is only necessary to input only the parameter set name or the address, the input of the test conditions can be performed more easily.
  • the schedule management unit 6c is automatically controlled by the status control unit 6b.
  • a re-test schedule and re-test data can be created, and the schedule memory section 8c can be modified and registered in the re-test data memory section 8e.
  • automatic scheduling can be performed.
  • the work of the operator can be significantly reduced and the test efficiency of the system can be improved.
  • the tray transport unit 21 can transport the custom tray on which the retest IC is mounted from the open / close duster unit 4a to the load device transport unit 3b. Retest can be performed without operator intervention. Thus, the need for operator intervention is greatly reduced as compared with the conventional system, saving labor and increasing the test efficiency by automation.

Description

明 細 書 半導体デバイス搬送処理装置 技術分野
この発明は、 半導体デバイス、 特にその代表例である半導体集積回路 （以下、
I Cと称す） を試験するための半導体デバイス試験装置 （一般に I Cテスタと呼 ばれる） に接続して使用する半導体デバイス搬送処理装置 （一般にハンドラと呼 ばれる） に関する。 背景技術
試験すベき半導体デノ イスに所定のパターンの試験信号を印加してその電気的 特性を測定する半導体デバイス試験装置 （以下、 I Cテスタと言う） には、 被試 験半導体デバイスをテスト部に搬送し、 このテス ト部において試験を行うために 被試験半導体デバイスを I cテスタのテストへッ ドに電気的に接触させ、 試験終 了後に試験済み半導体デバイスをテスト部から搬出し、 試験結果に基づいて試験 済み半導体デバイスを良品、 不良品に仕分けする半導体デバイス搬送処理装置 (以下、 ハンドラと言う） を取り付けたもの力多い。 なお、 以下においては、 説 明を簡明にするために、 半導体デバイスの代表例である I Cを例に取って説明す る力 s、 本発明が I C以外の他の半導体デバイスにも適用できることは言うまでも ない。
まず、 図 5及ぴ図 6を参照して従来の水平搬送方式と呼ばれるハン ドラの一例 の概略の構成及び動作を説明する。 図 5に示すように、 ハンドラ 3 0は、 ユーザ 力予めカス トマトレイ （汎用トレイ） 3 1に載置した試験すべき I C、 即ち、 被 試験 I C 3 3を、 高 Z低温に耐えるテスト トレイ 3 2に転送載置し直すローダ部 3と、 ローダ部 3から搬送されて来た被試験 I C 3 3を試験するためのテスト部 2を有する恒温槽 3 4と、 テス ト部 2での試験が終了し、 テスト トレイ 3 2に載 置されて搬送されて来た試験済み I C 3 3をテス ト トレイ 3 2からカストマトレ ィ 3 1に転送、 載置し直すアンローダ部 4 (一般にはテスト結果のデータに基づ いて試験済み I Cを分類して対応するカストマトレイに載置することが多い） と を備えている。 なお、 被試験 I Cの種類によっては （例えば、 表面実装型の 2方 向フラッ トパッケージに TOされた I C等） I C搬送キャリアに被試験 I Cを搭 載し、 この I C搬送キャリアごと被試験 I Cをカストマトレイに載置する場合も ある。
テスト トレイ 3 2はローダ部 3→恒温槽 3 4—アンローダ部 4—ローダ部 3と 循環移動されており、 被試験 I C 3 3を載置したテストトレイ 3 2は、 ローダ部
3から恒温槽 3 4内部のソーク室と呼ばれる加熱又は冷却室 3 5に搬送され、 こ こでテスト トレイ 3 2に載置された被試験 I C 3 3力所定の一定温度に加熱又は 冷却される。 ソーク室 3 5は、 一般には、 複数個 （例えば 9個） のテス トトレイ 3 2を積層状態に TOするように構成されており、 例えば、 口一ダ部 3からのテ ストトレイカ一番上に収容され、 一番下のテスト トレイカ 显槽 3 4内のテスト 部 2に搬送されるように構成されている。 そして、 ソ一ク室 3 5内でテストトレ ィが一番上から一番下まで順次移動される間に被試験 I C 3 3が 定の一定温度 に加熱又は冷却される。 この一定温度に加熱又は冷却された被試験 I C 3 3はそ の温度を保持した状態でテスト トレイ 3 2ごとソ一ク室 3 5からテス ト部 2に搬 送され、 ここで被試験 I C 3 3はこのテスト部 2に配置された I Cテスタのテス トへッ ドに取り付けられたソケッ ト （図示せず） と電気的に接続され、 被試験 I C 3 3の電気的特性が測定される。 測定終了後、 試験済み I C 3 3はテストト レイごとテスト部 2から出口室 3 6に搬送され、 ここで試験済み I C 3 3は外部 温度に戻される。 この出口室 3 6は上記ソ一ク室 3 5と同様にテスト トレイを積 層状態に収納する構成を有し、 例えば、 出口室 3 6内でテスト トレイカ ^ '一番下か ら一番上まで順次移動される間に試験済み I C 3 3力 s '外部温度に戻されるように 構成されている。 外部温度に戻された後、 試験済み I C 3 3はテスト トレイ 3 2 ごとアンローダ部 4に搬出され、 ここでテストトレイ 3 2から、 テスト結果の力 テゴリ毎に分類されて、 対応するカストマトレイ 3 1に転送、 載置される。 アン ローダ部 4で空になったテスト トレイ 3 2はローダ部 3に搬送され、 ここでカス トマトレイ 3 1から再び被試験 I C 3 3力 ¾送、 載置される。 以下、 同様の動作 を繰り返すことになる。
上記図 5に示したハンドラ 1 0は被試験 I C 3 3をトレイごと搬送して試験. 測定する形式のものである力、 被試験 I Cを個々に搬送する形式のハンドラも使 用されている。
図 6に示すように、 ローダ部 3は、 被試験 I C 3 3を搭載したカストマトレイ 3 1を積層状態で TOするストッカ部 3 aと、 被試験 I Cを搭載したカストマト レイ 3 1をストツ力部 3 aからローダ部の転送ステージへ搬送するトレイ搬送部 3 cと、 この転送ステージにおいてカストマトレイ 3 1上の被試験 I C 3 3をテ ストトレィ 3 2上に転送するデバイス搬送部 3 bとを備えている。 アンローダ部 4は、 テスト部 2からアンローダ部の転送ステージにテストトレイごと搬送され てきた試験済み I Cをテストトレイ 3 2からカス トマトレイ 3 1に転送するデバ イス搬送部 4 bと、 試験済み I Cを搭載したカス トマトレイ 3 1を積層状態で収 納するスト ツ力部 4 aと、 試験済み I Cを搭載したカストマトレイ 3 1を転送ス テージからストッカ部 4 aへ搬送するトレイ搬送部 4 cとを備えている。
なお、 上記ローダ部 3においてカストマトレイ 3 1からテストトレイ 3 2へ被 試験 I C 3 3を転送するデバイス搬送部 3 b、 並びに上記アンローダ部 4におい てテストトレイ 3 2からカストマトレイ 3 1へ試験済み I Cを転送するデバイス 搬送部 4 bには、 通常、 真空ポンプを使用した吸引搬送手段が用いられており、 —度に 1〜数個の被試験 I C 3 3或いは試験済み I Cを吸着して転送を行う。 また、 テスト部 2において、 被試験 I C 3 3は I Cテスタ 1から所定のパター ンの試験信号が供給される I Cソケッ ト （コンタクトピン） と電気的に接続され て電気特性試験が行われる。 ハンドラのテスト部 2は被試験 I C 3 3を指定され た温度雰囲気中でテストする必要があるため、 恒温槽 3 4内に設けられており、 I Cソケットも断熱状態で恒温槽 3 4内に配置されている。
図示の例ではテスト部 2においてテストトレイ 3 2に載置された被試験 I Cの 例えば奇数列を初めに試験し、 次に偶数列を試験する構成になっているので、 テ スト部 2の領域に 2つのテスト トレイ 3 2が図示されている。 これは I Cテスタ で一度にテストすることができる被試験 I Cの個数に限度があり （例えば最大で 3 2個） 、 この例では一度にテストすることができない多数個 （例えば 6 4個） の被試験 I Cがテストトレイに載置されているためである。
テストトレイ 3 2はこの例では 4行 X 1 6列の合計 6 4個の I Cを搭載できる ように形成されている。 従って、 I Cソケッ トは奇数列の被試験 I Cに対する 4 行 X 8列の 3 2個と偶数列の被試験 I Cに対する 4行 X 8列の 3 2個の 2つに分 けられてテスト部 2に配置されている。 また、 テストへッド 1 aに 1 6個の I C ソケッ トを取り付け、 図 7に示すように、 4行 X I 6列の合計 6 4個の被試験 I Cを搭載したテストトレイに対してこれら 1 6個のソケッ トを、 各行の 4列置 きの被試験 I C (図 7に斜線で示すように第 1列、 第 5列、 第 9列及ぴ第 1 3列 の各行の 1 6個の被試験 I C ) と接続されるように配置し、 1回目の試験では各 行の第 1、 5、 9、 1 3列の 1 6個の被試験 I Cを試験し、 次にテス トトレイ 3 2を 1列分だけ移動させて 2回目の試験では各行の第 2、 6、 1 0、 1 4列の 1 6個の被試験 I Cを試験し、 以下同様にして 3回目の試験では各行の第 3、 7、 1 1、 1 5列の 1 6個の被試験 I Cを試験し、 4回目の試験では各行の第 4、 8、 1 2、 1 6列の 1 6個の被試験 I Cを試験し、 4回の試験でテス トトレイ 3 2に搭載されたすベての I Cを試験するように構成してもよい。
なお、 テスト部 2において被試験 I Cをテスト トレイから I Cソケッ トに転送 して試験を行い、 試験終了後再び試験済み I Cを I Cソケッ トからテストトレイ に転送して搬送する形式のハンドラもある。
近年、 上述したような構成の水平搬送方式のハンドラが主流となつている力 被試験 I C 3 3はテスト トレイ 3 2に搭載された状態でハン ドラ 1 0によって ローダ部 3からテスト部 2に搬送され、 試験終了後試験済みの I C 3 3はこのテ スト部 2力、らテスト トレイ 3 2ごとローダ部 4に搬送され、 ここでテストトレイ 3 2から、 テスト結果のカテゴリ毎に分類されて、 対応するカストマトレイ 3 1 に転送、 格納される。 I Cの電気的特性の検査においては、 被検査対象ロッ トの すべての I Cの初回の検査が一通り終了した後、 検査結果によってはある特性の カテゴリについて直ちに、 或いは適当な時期を選んで再検査を行いたい場合が生 じる。 し力、しながら、 従来のハンドラには検査終了後の I Cをアンローダ部 4力 らローダ部 3へ再度搬出できる機構はなく、 同一ロッ トの I Cの再検査を行いた い場合には人手で口一ダ部へ再検査したい I Cをカストマトレイに搭載した状態 で搬送する以外に方法がなかった。 つまり、 アンローダ部 4においてテスト結果 のデータに応じて特性によるカテゴリ別に分類され、 カストマトレイ 3 1ごとス トツ力部 4 aに格納された同一被検査対象口ッ トの一通りの試験済み I Cを再検 査したい場合に、 人手による搬送を全く必要とせずに自動的に再検査を行うこと はできなかった。
ユーザが試験済み I Cを再検査したい希望項目としては、 （1 ) 初回の特性検
«格による分類結果を基に、 それよりも特性検査規格区分をさらに細分化して 検査したい、 （2 ) 初回にはある特性についての検査規格で検査して分類し、 2 回目にはそれらを別の特性での検査規格で検査して分類したい、 （3 ) 単に、 検 査規格の設定を誤って検査、 分類を行ってしまったり、 検査結果に疑義があり、 納得が行かないので再検査したレ、、 等が挙げられる。
また、 ローダ部 4において、 上述したように、 初回のテスト力'終了した I Cは テスト結果のデータに応じて通常 2〜 8種類のカテゴリに分類される。 この分類 は各 I C製造業者等のオペレータが目的に応じて自由に設定できるようになつて いる。 カテゴリが 2つの場合は良品と不良品との区分である力、 通常は 4カテゴ リ以上に分類される。 例えば、 被試験 I Cの性能仕様に対してテスト結果のデー 夕が最良なものをカテゴリ B 1とし、 良品をカテゴリ B 2とし、 性能仕様にぎり ぎりのものをカテゴリ B 3とし、 不良品を力テゴリ B 4と分類し、 カテゴリ B 1及 ぴ B 2を無条件良品とし、 カテゴリ B 3及び B 4を不良品或いは 査品とするこ ともできる。 8つのカテゴリに分類する場合には性能仕様を 8つに区分して分類 することになるから、 分類にかなりの時間を必要とする。
従来は良品と判定された試験済み I Cはそのまま出荷される力'、 1回目のテス トで不良品と判定された試験済み I Cはすべて再検査するの力'通常である。 この 2回目の再検査は試験項目を変えたり、 分類カテゴリを変えたりして行うカヽ 或 いは 1回目の測定条件でもって実行するもので、 そのテスト結果に基づいて最終 の不良品を検出している。 そのために 1回目のテストで不良品と判定されたカテ ゴリの試験済み I Cを全部まとめて再テストを行っている。 例えば、 上述の 4分 類のカテゴリ区分の場合には、 カテゴリ B 3及び B 4の試験済み I Cをまとめて 再テストしている。 従って、 1回目のテスト終了後にローダ部 4において不良品 をカテゴリ別に分類することは時間の無駄であり、 いたずらにテスト時間を長く するだけである。 よって、 テス ト時間を少しでも短くして高価な商品である試験 装置の効率を高め、 コストダウンを図る必要がある。
—方、 テスト部 2においては、 上述したように被試験 I C 3 3はこのテスト部 2に配置された I Cテスタ 1のテストヘッ ド 1 aに取り付けられたソケッ ト （図 示せず） と電気的に接続されて、 被試験 I C 3 3の電気的特性が測定される。 近 年、 I Cの大容量化、 大規模化により 1個当たりの検査時間力 s長くなり、 被検査 対象ロッ トの総検査時間は膨大なものとなっている。 この総検査時間を短縮する ために、 同時に多数個の I Cを検査する方式が主流となっており、 上述したよう に、 多数個のソケッ ト （例えば 1 6個、 3 2個） が I Cテスタ 1のテストヘッド 1 aに設けられている。 ところで、 テストヘッ ド 1 aの各ソケッ トのコンタク ト ピンは多数回にわたり被試験 I Cと機械的に接触することになるから、 各ソケッ トのコンタク トピンは変形する可能性があり、 他方、 I Cのリードとソケッ トの コンタクトピンとの接触力 ί悪いと、 その I Cは不良品として分類されてしまうた め、 テストを開始する直前に、 ソケッ トのコンタクトピンの接触特性を測定して レ、る。
ところで、 上記ハンドラ 3 0を使用して各ロッ トのすべての I Cを試験する場 合、 （1 ) 基本動作条件、 （2 ) 分類条件、 （3 ) ソケッ ト選択条件、 （4 ) 温 度条件、 （ 5 ) その他の条件、 を予めハンドラに設定する必要がある。 基本動作 条件としては、 （a ) アラームを出す条件、 （b ) 使用トレイの外形、 容量の設 定、 （ c ) 被試験 I Cの種類と外形の設定等が考えられ、 分類条件としては試験 済み I Cを試験結果に基づきどのように分類するかを設定することが考えられ る。 例えば、 良品と不良品に大別するとカヽ 或いは上述したように良 A、 良 B、 良 (：、 不良のように細かく分類する方法等が考えられる。 また、 ソケッ ト選択条 件としては、 例えば、 1 6個或いは 3 2個のソケッ トの内の不良のソケットを指 定するというような、 使用を禁止するソケッ ト （コンタク トピン） を指定するこ とが考えられる。 温度条件としては、 試験の際、 恒温槽で設定する複数種類の温 度サイクル等が考えられる。 図 8はこれらの試験条件の種別 （パラメータ） を模 式的に表したものである。
上記試験条件をハンドラに設定するためと、 上記ハンドラ 3 0の各部の動作を 制御するために、 上記ハンドラ 3 0のテスト部 2、 ローダ部 3及ぴアンローダ部 4は、 図 6に示すように、 入出力インタ一フェース部 5に接続されている。 この 入出力インタ一フェース部 5には I Cテスタ 1 も接続されており、 また、 ハンド ラ 3 0及び I Cテスタ 1の種々の動作を制御するための制御部 （C P U) 5、 シ ステムプログラム等を記憶する R OM (リード ' オンリー ' メモリ） 7、 及び R AM (ランダム 'アクセス ' メモリ） 8がバス 9を通じて接続されており、 さ らに、 操作者 （オペレータ） が上記試験条件や各種の制御命令、 プログラム等を 入力することができる入力装置としてのキ一ポート 1 0、 ハードディスクゃフ 口ツビ一ディスク等の外部メモリ部 1 1、 ディスプレイ 1 2、 プリンタ 1 3力 s接 続されている。
このような構成の従来のハンドラにおいては、 オペレータは工程表を見てキー ボ一ド 1 0から図 9に示すように各ロッ ト毎に試験条件を 1つのデータファイル として外部メモリ部 （例えば、 フロッピ一ディスク） 1 1に書き込んでおき、 各 ロットの I Cの試験を開始する前にフロッピ一ディスク 1 1より対応するデータ ファイルをハンドラ 3 0の R A M 8に入力して試験を開始するカヽ 或いはフロッ ピーディスクに予め入力データを書き込まずに、 これから試験を行う 1つのロッ トに対する各種の試験条件をオペレータがキ一ポ一ド 1 0から直接 R AM 8に入 力してから試験を開始していた。
試験条件としては上記した （5 ) のその他の条件まで含めると、 大項目で 2 0 種類にも及ぶ。 上述したようにオペレータはロッ トごとに試験条件をキーボード 1 0から入力するため、 入力ミス力5'発生し易いという難点があった。 例えば、 恒 温槽 3 4での温度設定に不都合 （入力ミス） 力生じた場合には、 温度条件通りの 設定ができないため無駄な試験を行ってしまうことになる。 また、 試験結果の データに基づき I Cテスタ 1側から再試験の要求があった場合には、 或いは入力 ミスに気がついて再試験を行いたい場合等には、 オペレータの判断で再試験のス ケジュール （段取り） を作成して、 いつ再試験するかをハンドラ 3 0に入力する と共に、 手動により再試験する I Cを搭載したカストマトレイ 3 1をアンローダ ストッカ部 4 aから取り出してローダストツ力部 3 aにセッ トする必要がある。 このためオペレータの仕事量が多くなるばかりでなく、 システムの試験効率が低 下するという欠点もあった。 発明の開示
この発明の第 1の目的は、 各ロッ トごとの被試験 I Cに対する試験条件の入力 を容易にしたハンドラを提供することである。
この発明の第 2の目的は、 再試験の自動スケジユーリングが可能なハンドラを 提供することである。
この発明の第 3の目的は、 再試験を必要とする I Cを載置したトレィをアン 口一ダストッカ部から口一ダス トッカ部へ自動的にセットすることができるハン ドラを提供することである。
この発明の第 4の目的は、 オペレータの介在を少なくすると共に試験効率を向 上させたハンドラを提供することである。
この発明によれば、 各ロットの被試験デバィス （ I C ) の試験条件として、 少 なくとも基本動作条件のパラメータと、 試験済みデバイスの分類条件のパラメ一 タと、 ソケッ ト （コンタクトピン） 選択条件のパラメータと、 温度条件のパラ メータとを記憶する試験パラメ一タメモリ部と、 この試験パラメータメモリ部に 記憶された各種パラメ一タの種々の組合せ （パラメータセットと称す） を記憶す るパラメ一タセッ トメモリ部と、 各被検査対象ロッ ト名、 及び対応するパラメ一 タセッ トとステータス （試験予約中、 試験中、 試験終了又は再 ^中のいずれか の状態） と力試験する順に書き込まれるスケジュールメモリ部と、 I Cテスタ 1 より送られる各ロットの試験結果のデータを記憶するロットデータメモリ部と、 再試験するデバイスに対する再検査用データ （パラメータセットを含む） が書き 込まれる再検査用データメモリ部と、 各部の動作を制御する制御部とを具備する ハンドラ力 s提供される。
好ましい実施例では、 前記制御部は、 各ロッ トのステータスを規定し、 前記ス ケジュールメモリ部のスケジュールに従ってハンドラの各部の動作を制御する ロッ トステータス制御部と、 このロッ トステ一タス制御部によって制御されて、 前記スケジュールメモリ部のスケジュールの登録、 更新、 削除及び再試験ロット の登録、 割込みを行い、 パラメータセッ トを含む再検査用データを編集して前記 再検査用データメモリ部に書き込むスケジュール管理部とを具備している。
また、 上記ハンドラは、 さらに、 被試験デバイスを搭載したトレィをローダ部 のストツ力部からローダ部のデバイス搬送部へ搬送する機能と、 試験結果のデー タに基づいて分類された試験済みデバイスを搭載したトレィをアンローダ部のデ バイス搬送部からアンローダ部のストツ力部へ搬送する機能と、 上記試験結果の データに基づいて分類された試験済みデバィスを搭載したトレイを前記ァンロ一 ダ部のストッカ部から前記ローダ部のデバイス搬送部へ搬送する機能とを有する トレイ搬送部を具備する。 図面の簡単な説明
図 1はこの発明によるハンドラの一実施例を示すブロック図である。
図 2 Aは図 1のパラメ一タセッ トメモリ部 8 bに登録されたパラメ一タセット の一例を示す図である。
図 2 Bは図 1のスケジュールメモリ部 8 cに入力されたスケジュールの一例を 示す図である。
図 3は図 1のステータス制御部 6 bとスケジュール管理部 6 cの動作を説明す るためのフロ一チヤ一トである。
図 4 Aは図 1のスケジュールメモリ部 8 cの割込みのスケジュールの一例を示 す図である。
図 4 Bは図 1のスケジュールメモリ部 8 cの再試験処理のスケジュールの一例 を示す図である。
図 5は従来の水平搬送方式のハンドラの構成の一例を流れ図的に示す概略図で ある。
図 6は図 5の従来のハンドラの構成を示すブロック図である。
図 7はハンドラに使用されるテスト トレイの一例を示す概略平面図である。 図 8は各種の試験条件と各々の種別の一例を示す図である。
図 9は図 6の R AM 8に各被検査対象口ッ トごとに書き込まれる試験用データ ファイルの一例を示す図である。 発明を実施するための最良の形態
以下、 この発明の好ましい実施例について図面を参照して詳細に説明する。 図 1にこの発明によるハンドラの一実施例を示す。 なお、 説明を簡単にするた めに、 図 5及び図 6と対応する部分に同じ符号を付けて示し、 必要のない限り重 複説明を省略する。
この実施例では、 被試験 I Cを収容したカストマトレイを積層状態で収容する 口一ダストッカ部 3 a力 ら、 例えば一番上のトレイを取り出して口一ドデバイス 搬送部 3 bに搬送する トレイ搬送機能 （機構） と、 アンロードデバイス搬送部 4 bにおいて試験結果のデータに基づレ、て分類された試験済み I Cを搭載したカス トマトレイをアンローダストツ力部 4 aに搬送するトレイ搬送機能と、 アンロー ダストツ力部 4 aから試験済み I Cを搭載したカストマトレイを口一ドデバイス 搬送部 3 bへ搬送するトレイ搬送機能とが一体化されたトレイ搬送部 2 1を具備 する。
また、 入出力インタ一フェース部 5に、 ホストコンピュータ 2 0が接続され、 さらに、 バス 9を通じて試験パラメータメモリ部 8 a、 パラメータセットメモリ 部 8 b、 スケジュールメモリ部 8 c、 ロットデータメモリ部 8 d、 再検査用デ一 タメモリ部 8 eがそれぞれ接続されている。 制御部 6は温度制御部 6 a、 ステー タス制御部 6 b、 スケジュール管理部 6 cより構成されている。
従来は、 各被検査対象ロッ トの被試験 I Cを試験する際に、 図 8に示す各種試 験条件を組合せてロッ トごとに試験用データファイルを作成し、 オペレータが キーボード 1 0を使用して外部メモリ部 1 1、 或いは R AM 8に入力して、 図 9 に示すようなロッ トごとの試験用データファイルを作成していたが、 この発明に おいては、 各種試験条件のパラメータの通常使用する組合せ （パラメータセッ ト） を予め複数種作成し、 これら複数種のパラメータセッ トを、 図 2 Aに示すよ うに、 ノヽ。ラメ一タセッ ト S 1、 S 2、 S 3、 · · ' として、 パラメータセッ トメモ リ部 8 bに予め格納して置く。 従って、 各被検査対象ロッ トの被試験 I Cを試験 する際に、 オペレータは、 図 2 Bに示すように、 スケジュールメモリ部 8 cに試 験順にロッ ト名、 後述するステータス （状態） 、 試験条件 （パラメ一タセッ ト S iの記号又はアドレス等） 、 デバイス （被試験 I C ) の数等を入力するだけで よい。 それ故、 試験条件の入力が簡単に行える。 なお、 図 8に示した試験条件パ ラメ一タは予め試験パラメ一タメモリ部 8 aに格納されており、 オペレータ力 sい つでも使用できる状態にある。
また、 この発明では各ロッ トのステータス （状態） を、 （ 1 ) 試験予約中、 ( 2 ) 試験中、 （3 ) 試験終了、 （4 ) 再試験中の 4つに区分し、 スケジュール の中に組み入れる。 そして、 制御部 6のステータス制御部 6 bによって各ロット のステータスを制御する。 即ち、 各ロットのステータスを規定し、 スケジュール メモリ部 8 cに登録されたスケジュールに従ってハンドラ 3 0の各部の動作を制 御する。 さらに、 ステータス制御部 6 bの制御のもとで、 スケジュール管理部 6 cがス ケジュールメモリ部 8 cの更新、 修正等を行う。 次に、 これらの動作を図 3を参 照して説明する。
オペレータによってキ一ボード 1 0力 ら、 又は入出力インターフェース部 5に 接続されたホストコンピュータ 2 0からスタート命令が出されると、 制御部 6の ステータス制御部 6 bはロッ ト試験スタート信号を入出力インターフェース部 5 を介してハンドラ 3 0の各部に転送する （ステップ B 1 ) 。 これにより 1つの ロッ トの I Cの試験が開始される （ステップ H 1 ) 。
次に、 ステータス制御部 6 bはスケジュールメモリ部 8 cに記憶されたスケ ジュールに従って各口ッ トのステータスと整合するように各部の動作を制御する
(ステップ B 2 ) 。
スケジュール管理部 6 cはステータス制御部 6 bのステータス制御に基づい て、 スケジュールメモリ部 8 cに記憶されたスケジュールを逐次更新する。 即 ち、 ロッ トごとに対応するスケジュールのステータスを試験予約中、 試験中、 試 験終了、 再試験中のように更新する （ステップ C i ) 。
全ての口ットの I Cの試験が終了し、 アンローダ部 4において試験済み I Cが カテゴリ毎に分類されてカストマトレイに搭載され、 アン口一ダストッカ部 4 a にカス トマトレイごと TOされると （ステップ H 2 ) 、 ステータス制御部 6 bは ロッ ト試験終了信号を発生する （ステップ B 3 ) ロッ ト試験終了信号が発生す ると、 スケジュール管理部 6 cはスケジュールメモリ部 8 cに記憶されている全 てのロッ トのスケジュールのステータスを試験終了 （済） に変更する。 なお、 I Cテスタ 1より転送される各ロッ トの I Cの試験結果のデータは口ッ トデータ メモリ部 8 dに記億される。
あるロッ トの試験終了後に、 例えば恒温槽 3 の温度を制御する制御部 6の温 度制御部 6 aからそのロッ トの I Cの再試験の要求があると、 或いは全てのロッ トの試験終了後に、 例えば I Cテスタ側から不良の試験済み I Cについての再試 験の要求があると （ステップ H 3 ) 、 ステータス制御部 6 bは再試験信号を発生 する （ステップ B 4 ) 。 スケジュール管理部 6 cは、 図 4 Bに示すように、 スケ ジュールメモリ部 8 cに記憶されたスケジュール中に再試験ロッ トのスケジュ一 ル （図 4 Bの N o . 5 ) を割込み登録するとともに、 再試験に必要なデータ （パ ラメ一タセット等） を試験済み I Cの不良内容に応じて編集して再検査用デ タ メモリ部 8 eに書き込む （ステップ C 2 ) 。 即ち、 自動スケジューリングを行な う。 ステータス制御部 6 bは再検査用データメモリ部 8 eに書き込まれたデータ の内容に従って各部の動作を制御する （ステップ B 5 ) 。
一方、 オペレータによってキーボード 1 0から新規ロットの I Cを試験するよ うにとの割込み要求力 s入力された場合には （ステップ H 5 ) 、 ステータス制御部 6 bは割込み信号を発生する （ステップ B 6 ) 。 スケジュール管理部 6 cはスケ ジュールメモリ部 8 cのスケジュールに図 4 Aに示すように要求された新規ロッ トのスケジュール （図 4 Aの N o . 4 ) を追加登録し （ステップ C 3 ) 、 ステー タス制御部 6 bは、 その追加登録された割込みスケジュールによって各ロッ トの ステータスを制御する （ステップ B 7 ) 。 つまり、 新規ロッ トの試験を行わせ る。 この割込み処理は、 上述したロッ ト試験の途中で再試験要求が出され、 これ によりスケジュール管理部 6 cの判断で図 4 Bに示すように再試験口ッ トとして 再試験スケジュールを、 登録されているスケジュール中に割り込ませる場合に も、 行われる。
スケジュール管理部 6 cは試験中のロッ ト番号をディスプレイ 1 2に表示させ たり、 ホストコンピュータ 2 0へ通知したりする （ステップ C 4 ) 。
再試験を行う場合には、 従来はオペレータ力手動でアン口一ダストツ力部 4 a より該当する試験済み I Cを搭載したカストマトレイを取り出してロードストツ 力部 3 aに移す必要があつたが、 この発明では、 試験結果のデータに基づいて分 類された試験済み I Cを搭載したカストマトレイを収容するアンローダストツ力 部 4 aから、 該当する I Cを搭載したカストマト レイをローダ部 3のデバイス搬 送部 3 bへ搬送するトレイ搬送部 2 1力 s設けられている。
このため、 上記ステップ B 5においてステータス制御部 6 bが再検査用データ メモリ部 8 eに書き込まれた内容に従って各部の動作を制御することに基づい て、 トレイ搬送部 2 1はアン口一ダス トツ力部 4 aの該当するカストマトレイを 選択して （例え 1坏良 Aトレイ、 不良 Bトレイ、 不良 Cトレイ、 · · ·が 在し たとして、 不良 Aトレイのみを選択する） 、 これをロードデバイス搬送部 3 bに 搬送する。 ロードデバイス搬送部 3 bは搬送されて来たカストマトレイカ、ら試験 済み I Cをテストトレイ 3 2へ転送する。 かくして、 試験済み I Cを再び恒 槽 3 4内のテスト部 2に搬送して試験することができる。 よって、 この発明によれ ば、 自動的に試験済み I Cをアン口一ダストツ力部 4 aからローダ部 3のデバイ ス搬送部 3 bへ搬送することができるから、 ォペレ一タカ s手動でアン口一ダス トツ力部 4 aより該当する試験済み I Cを搭載したカストマトレイを取り出して ロードストツ力部 3 aに移す必要がなくなる。
このように、 この発明ではトレイ搬送部 2 1力 従来のローダ部 3のトレィ搬 送部 3 cとアンローダ部 4のトレイ搬送部 4 c との機能を具備し、 さらに、 ス テ一タス制御部 6 bの制御によってアンローダス トッ力部 4 aから試験済み I C を搭載したカストマトレイをオペレータの介在なしに自動的にロードデバイス搬 送部 3 bに搬送できる機能を具備するように改良されている。 従って、 オペレー タの仕事量力少なくなるばかりでなく、 システムの試験効率を向上させること力？ できる。
また、 この発明では、 基本動作条件、 分類条件、 ソケット選択条件、 温度条件 等の各パラメータの相異なる組合せをパラメータセッ ト （S i 〜 S n ) としてパ ラメ一タセッ トメモリ部 8 bに予め登録するようにしたので、 全てのロッ トの被 試験 I Cを試験する際に、 オペレータは、 スケジュールメモリ部 8 cに試験順に ロッ ト名、 ステータス、 パラメータセット名 （パラメ一タセット S iの記号又は アドレス） 、 デバイス （被試験 I C ) の数等を入力するだけでよい。 それ故、 従 来のようにロッ ト試験を実施する都度、 キーボード 1 0を用いて各ロットごとに 試験条件のデータファイルを作成する必要がなくなり、 試験条件の入力操作が極 めて簡単に行えると共に、 入力ミスを著しく低減することができる。 さらに、 ス ケジュールメモリ部 8 cに各ロッ トの名称、 ステータス、 被試験 I Cの個数等の 試験スケジュールを予め記憶させておけば、 オペレータは、 スケジュールメモリ 部 8 cの全ての試験スケジュールに対して単にパラメ一タセット名又はァドレス のみを入力するだけでよいから、 試験条件の入力がより一層簡単に行える。
さらに、 従来は再試験のスケジュ一リング及び再試験用データの作成と入力を オペレータが行っていたが、 この発明ではステータス制御部 6 bの制御のもとに スケジュ一ル管理部 6 cが自動的に再試験のスケジュールと再試験用データを作 成し、 スケジュールメモリ部 8 cを修正すると共に再検査用データメモリ部 8 e にこれらを登録することができる。 即ち、 自動スケジューリングを行うことがで きるから、 オペレータの作業を著しく低減させ、 かつシステムの試験効率を向上 させることができる。
また、 ステータス制御部 6 bの制御のもとでトレイ搬送部 2 1が再試験用 I C を搭載したカストマトレイをアン口一ダストッカ部 4 aからロードデバイス搬送 部 3 bに搬送することができるので、 オペレータの介在なしで再試験を行うこと ができる。 かくして、 オペレータの介在する必要性が従来と比較して極めて少な くなり、 省力化が図れると共に、 自動化によって試験効率を一段と向上させるこ とができる。
なお、 以上の説明では半導体デバイスとして I Cを例にとって説明した力、 I C以外の他の半導体デバイスを試験する試験装置にもこの発明力適用でき、 同 様の作用効果力 ?得られることは言うまでもない。

Claims

請 求 の 範 囲
1 . 被試験デバイスをローダ部から恒温槽内のテスト部に搬送し、 このテスト部 において試験を行うために被試験デバイスをデバイス試験装置のソケッ トに電気 的に接触させ、 試験終了後に試験済みデバイスをテスト部からアンローダ部に搬 出し、 試験結果のデータに基づいて試験済み半導体デバイスを良品、 不良品に仕 分けする半導体デバイス搬送処理装置において、
各口ッ トの被試験デバイスの試験条件として、 少なくとも基本動作条件のパラ メータと、 試験済みデバイスの分類条件のパラメータと、 テスト部のソケッ ト選 択条件のパラメータと、 恒温槽の温度条件のパラメータと力記憶される試験パラ メ一タメモリ部と、
該試験パラメータメモリ部に記憶された各種パラメータの組合せであるパラ メータセッ トカ s複数個記憶されるパラメ一タセットメモリ部と、
各ロッ ト名と、 対応するパラメ一タセッ ト及びステータス （状態） とが試験す る順に書き込まれるスケジュールメモリ部と、
各口ッ トの試験結果のデ一タを記憶する口ッ トデ一タメモリ部と、
再試験するデバイスに対するパラメ一タセッ トを含む再試験用データ力 s書き込 まれる再検査用データメモリ部と、
各部の動作を制御する制御部と、
を具備することを特徵とする半導体デバイス搬送処理装置。
2 . 前記制御部は、
各ロットの試験予約中、 試験中、 試験終了又は再試験中のいずれかのステータ スを規定し、 前記スケジュールメモリ部のスケジュ一ルに従つて各部の動作を制 御するロッ トステータス制御部と、
該ロッ トステータス制御部によって制御されて、 前記スケジュールメモリ部の スケジュールの登録、 更新、 削除及び再試験ロッ トの登録 '割込みを行う と共 に、 パラメータセッ トを含む再検査用データを編集して前記再検査用デ一タメモ リ部に書き込むスケジュ一ル管理部と、
を含むことを特徴とする請求の範囲第 1項に記載の半導体デバイス搬送処理装
3 . 前記制御部は、 恒温槽の温度を制御する温度制御部をさらに含むことを特徵 とする請求の範囲第 2項に記載の半導体デバイス搬送処理装置。
4 . 被試験デバイスを搭載したトレイを収容する口一ダストッカ部と、
前記試験結果のデータに基づいて分類された試験済みデバイスを搭載したトレ ィを収容するアン口一ダストッカ部と、
被試験デバィスを搭載したトレィを前記口一ダストツ力部からローダ部のデバ ィス搬送部へ搬送する機能と、 前記試験結果のデータに基づいて分類された試験 済みデバイスを搭載したトレィをアンローダ部のデバイス搬送部から前記アン 口一ダストツ力部へ搬送する機能と、 前記アン口一ダストツ力部から、 該当する 済みデバィスを搭載したトレイを前記ローダ部のデバィス搬送部へ搬送する 機能とを有するトレイ搬送部と、
をさらに具備することを特徴とする請求の範囲第 1項又は第 2項に記載の半導 体デバイス搬送処理装置。
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