WO1998000868A1

WO1998000868A1 - Verfahren zur ausbildung einer räumlichen chipanordnung und räumliche chipanordnung

Info

Publication number: WO1998000868A1
Application number: PCT/DE1997/001212
Authority: WO
Inventors: Elke Zakel; Hans-Hermann Oppermann; Ghassem Azdasht; Paul Kasulke
Original assignee: Pac Tech - Packaging Technologies Gmbh
Priority date: 1996-06-28
Filing date: 1997-06-14
Publication date: 1998-01-08
Also published as: KR100595047B1; US6281577B1; DE19626126A1; KR19990044229A; US20020009828A1; EP0847597A1; US7087442B2; JP3739013B2; DE19626126C2; JPH11511910A

Abstract

Verfahren zur Ausbildung einer räumlichen Chipanordnung mit mehreren, in verschiedenen Ebenen angeordneten, elektrisch miteinander verbundenen Chips (32, 36, 37, 38, 39), bei dem die Chips über ihre peripheren Anschlußflächen (33) mit zugeordneten Leiterbahnen (23) einer auf mindestens einem Trägersubstrat (21, 22) angeordneten Leiterbahnstruktur (24, 25) verbunden werden, indem die Chips entweder quer zur Längserstreckung des Trägersubstrats oder parallel zur Längserstreckung des flexibel ausgebildeten Trägersubstrats angeordnet werden, sowie eine mittels dieses Verfahrens ausgebildete räumliche Chipanordnung.

Description

Verfahren zur Ausbildung einer räumlichen Chipanordnung und räumliche ChipanordnunR

Die vorliegende Erfindung betrifft ein Verfahren zur Ausbildung einer raumlichen Chipanordnung gemäß dem Anspruch 1 und eine räumlich ausgebildete Chipanordnung gemäß dem Anspruch 1 1

Mit der zunehmenden Miniaturisierung von elektronischen Geräten, wie beispielsweise t ragbaren Telefonen, die allgemein auch als „Handy" be- zeichnet werden, oder tragbarer Computer, bekannt unter dem Begriff „Notebook", nehmen auch die Anforderungen an die Integrationsdichte der darin verwendeten elektronischen Bausteine zu I n besonderem Maße betrifft dies sicherlich in derartigen Geraten eingesetzte Speicherbausteine oder Speichererweiterungen, die optional verwendet werden können Als Bauform für derartige hochintegrierte Speicherbausteine kommen mittlerweile in der Regel sogenannte „Multi-Chip-Module" (MCM) zum Einsatz, bei denen die einzelnen Chips übereinander angeordnet und elektrisch untereinander verbunden sind. Aufgrund der hohen Integrationsdichte, also der Anordnung einer Vielzahl von Chips auf kleinstem Raum, steigt naturlich auch die Ausfallwahrscheinlichkeit eines solchen Speicherbausteins, da es zum Bauteilversagen ausreichend ist, wenn auch nur einer der in einer Vielzahl verarbeiteten Chips fehlerhaft ist Um ein Bauteilversa- gen im Betrieb der hochintegrierten Bausteine weitestgehend ausschließen zu können, erfolgt bislang eine Überprüfung der Bausteine nach Fertigstellung und vor Auslieferung bzw Einbau in das betreffende elektronische Gerat Hiermit ist zum einen ein zusätzlicher, dem eigentlichen Her- Stellungsvorgang nachfolgender Bauteiltest verbunden Zum anderen bedeutet die Durchführung eines Bauteiltests erst nach Fertigstellung des kompletten Bauteils, daß im Falle eines Bauteilversagens, das in der Regel nur durch das Versagen eines einzelnen Chips bedingt ist, das gesamte Bauteil zum Ausschuß wird .

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur Ausbildung einer raumlichen Chipanordnung bzw eine raumliche Chipanordnung vorzuschlagen, das bzw die trotz Erzielung einer hohen Integrationsdichte eine Möglichkeit zur frühzeitigen Fehlerdetektierung schafft, so daß eine Klassierung des kompletten Bauteils als Ausschuß weitestgehend verhindert werden kann

Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Anspruchs 1 bzw. eine Chipanordnung mit den Merkmalen des Anspruchs 1 1 gelost

Erfindungsgemäß wird vorgeschlagen, zur Ausbildung einer raumlichen Chipanordnung mit mehreren, in verschiedenen Ebenen angeordneten, elektrisch miteinander verbundenen Chips die Chips über ihre peripheren Anschlußflachen mit zugeordneten Leiterbahnen einer auf mindestens einem Tragersubstrat angeordneten Leiterbahnstruktur zu kontaktieren Dabei können die Chips entweder quer zum geradlinig ausgerichteten Tragersubstrat angeordnet werden, oder parallel zur Längserstreckung eines flexiblen Trägersubstrats

Beide erfindungsgemäßen Alternativen bieten zum einen die Möglichkeit, die Chips in einer raumsparenden Struktur anzuordnen, und zum anderen die Möglichkeit einer einfachen elektrischen Überprüfung der mit dem Tragersubstrat verbundenen Chips wahrend der Herstellung der stapelfor- migen Chipanordnung Die raumsparende Anordnung der Chips wird in dem einen Fall durch die Queranordnung der Chips relativ zur Längserstreckung des Tragersubstrats und in dem anderen Fall dadurch geschaffen, daß nach Herstellung der Verbindung der Chips mit dem flexiblen Tragersubstrat das Träger- Substrat aufgrund seiner Flexibilität entsprechend der gewünschten Raumanordnung der Chips mit beliebigen Richtungswechseln der Langserstrek- kung angeordnet werden kann So kann das flexible Tragersubstrat beispielsweise maanderformig oder auch spiralenförmig angeordnet werden, woraus eine hohe räumliche Integrationsdichte für die Chips folgt

In dem einen Fall laßt sich eine besonders hohe Integrationsdichte dadurch erzeugen, daß die Chips mit ihren längs einer Seitenkante angeordneten peripheren Anschlußflachen in eine den Leiterbahnen benachbarte, quer zur Längserstreckung der Leiterbahnen angeordnete Verbindungsposition gebracht werden und anschließend eine Verbindung zwischen jeweils ein- ander zugeordneten Paarungen aus Leiterbahn und Anschlußflache über ein zwischen der jeweiligen Leiterbahn und der zugeordneten Anschlußflache appliziertes Verbindungsmaterial erfolgt

In dem anderen Fall kann eine besonders hohe Integrationsdichte dadurch erreicht werden, daß die Chips parallel zur Längserstreckung des Trager- Substrats mit ihren Anschlußflachen auf Leiterbahnen von beidseitig auf dem Tragersubstrat angeordneten Leiterbahnstrukturen kontaktiert werden und nach Kontaktierung der Chips eine maanderformige Anordnung des Tragersubstrats zur Ausbildung der raumlichen Chipanordnung erfolgt

Als besonders vorteilhaft erweist sich die Durchfuhrung der beiden vorge- nannten Verfahrensalternativen, wenn nach erfolgter Kontaktierung eines Chips mit dem Tragersubstrat eine elektrische Überprüfung des Chips über die mit einer Prufeinπchtung verbundene Leiterbahnstruktur des Trägersubstrats erfolgt

Unabhängig von der Relativanordnung der Chips gegenüber dem Trager- Substrat erweist es sich als vorteilhaft, wenn zur Vorbereitung der Kontaktierung der Chips das oder die Tragersubstrate mit einem Ende in einer Einspanneinrichtung fixiert wird Daher läßt sich die Einspanneinrichtung auch als Prüfeinrichtung verwenden

Insbesondere in dem Fall, wenn es sich um Chips mit rückseitiger Metallisierung handelt, erweist es sich als vorteilhaft, wenn jeweils vor Kontak- tierung eines weiteren Chips eine Abstandseinrichtung auf der Oberseite des zuvor kontaktierten Chips angeordnet wird Zum einen wird bei geeigneter Auswahl des Materials für die Abstandseinrichtung eine Isolierung zwischen den Chips erreicht. Zum anderen wird auch eine statische Stabilisierung des stapeiförmigen Aufbau s der Chipanordnung ermöglicht Die- ser Stabilisierungseffekt läßt sich noch weiter steigern, wenn für die Abstandseinrichtung ein adhäsives Material, beispielsweise ein Klebeauftrag, gewählt wird

Im Falle der Verwendung eines Lotmaterials als Verbindungsmaterial erweist es sich als vorteilhaft, wenn das Verbindungsmaterial in Form ver- einzelter Verbindungsmaterialdepots auf die Leiterbahnen und/oder die Anschlußflachen aufgebracht und anschließend durch Umschmelzen aktiviert wird Diese Art der Lotmaterialdepotapplikation ist besonders geeignet in dem Fall der querliegend zur Längserstreckung des Trägersubstrats angeordneten Chips Im Fall der parallel zur Längserstreckung des flexiblen Trägersubstrats angeordneten Chips erweist sich zur Verbindung der Chips mit dem Trägersubstrat eine sogenannte „Face-down- Technik" zur Herstellung der Verbindung, wie beispielsweise das „Flip- Chip-Verfahren", als besonders geeignet Eine weitere Möglichkeit besteht in der Verwendung eines Klebematerials, das durch UV-Bestrahlung ausgehärtet, also zur Herstellung einer haltbaren Verbindung aktiviert wird

Um letztendlich eine möglichst einfache Außenkontaktierung der raumlichen Chipanordnung zu ermöglichen, erweist es sich als besonders vorteilhaft, wenn nach Kontaktierung des letzten Chips zunächst ein Uber- stand des Tragersubstrats über der Oberseite des Chips umgeschlagen und mit der Oberseite verbunden wird und anschließend eine Durchkontaktie- rung von der Rückseite des Trägersubstrats auf die mit den Chipanschluß- flachen verbundene Leiterbahnstruktur des Trägersubstrats erfolgt Alternativ ist es auch möglich, bereits von vornherein mit einer entsprechenden Durchkontaktierung versehene Trägersubstrate zu verwenden

Eine vorteilhafte Alternative hierzu wird erreicht, wenn zur Ausbildung einer Außenkontaktanordnung an der Chipanordnung vor der Kontaktierung des ersten Chips oder nach Kontaktierung des letzten Chips eine Leiterplatte oder auch ein modifizierter Chip mit einer auf der Außenseite an-geordneten, flächig verteilten Außenkontaktanordnung über an der Leiterplattenperipherie oder der Chipperipherie angeordnete und mittels einer Anschlußleiterbahnstruktur mit der Außenkontaktanordnung verbundene Innenkontakte mit den Leiterbahnen des Tragersubstrats kontaktiert wird

Um eine gegen Umwelteinflusse möglichst weitgehend abgedichtete Chipanordnung mit einer darüber hinaus möglichst großen mechanischen Sta- bilitat zu erzielen, ist es vorteilhaft, wenn nach Kontaktierung der gewünschten Anzahl der Chips ein Verguß der erzeugten Chipanordnung zur Ausbildung einer Gehausung erfolgt.

Die erfindungsgemäße raumliche Chipanordnung weist mehrere in verschiedenen Ebenen angeordnete, elektrisch miteinander verbundene Chips auf, wobei die Chips über ihre peripheren Anschlußflachen mit zugeordneten Leiterbahnen einer Leiterbahnstruktur von zumindest einem Trägersubstrat verbunden sind, wobei das Trägersubstrat eine zumindest einseitig auf einer Trägerschicht angeordnete Leiterbahnstruktur aufweist, deren Leiterbahnen mit jeweils zugeordneten Anschlußflachen der quer zum Tragersubstrat angeordneten Chips verbunden sind , oder das Trägersubstrat zwei beidseitig auf einer flexiblen Tragerschicht angeordnete Leiterbahnstrukturen aufweist und die Leiterbahnen jeder Leiterbahnstruktur mit jeweils zugeordneten Anschlußflachen beidseitig parallel zum Tragersubstrat angeordneter Chips verbunden sind

Bei einer vorteilhaften Ausfuhrungsform der Chipanordnung sind die Chips über mehrere Reihen peripherer Anschlußflachen mit mehreren Trägersubstraten verbunden, die jeweils einer Reihe zugeordnet sind

Unabhängig von der grundsatzlichen Ausbildung der Chipanordnung, also unabhängig davon, ob eine Mehrzahl querliegend zur Längserstreckung des Trägersubstrats angeordneter Chips mit dem Tragersubstrat verbunden sind, oder ob die Chips parallel zur Längserstreckung des Tragersubstrats mit diesem verbunden sind, kann die raumliche Chipanordnung mit einer außenliegend angeordneten Außenkontaktflachenanordnung versehen sein Eine Möglichkeit der Ausbildung dieser Außenkontaktflachenanordnung besteht darin, parallel zu einem äußeren Chip, einen äußeren Abschluß bildend, eine Leiterplatte mit einer auf ihrer Außenseite angeordneten, flächig verteilten Außenkontaktanordnung vorzusehen, die über an der Leiterplattenperipheπe angeordnete und mittels einer Anschlußleiterbahnstruktur mit der Außenkontaktanordnung verbundende Innenkontakte mit den Leiterbahnen des Tragersubstrats verbunden ist

Zur Erhöhung der mechanischen Stabilität der gesamten Chipanordnung erweist es sich als vorteilhaft, wenn zwischen den Chips Abstandseinrichtungen vorgesehen sind

Wenn in der Chipanordnung Chips angeordnet sind, die zwei periphere, versetzt zueinander angeordnete Reihen Anschlußflächen aufweisen und jede Leiterbahnstruktur eine der Gesamtzahl der Anschlußflächen beider Reihen entsprechende Anzahl von Leiterbahnen aufweist, läßt sich bei besonders einfach ausgebildeter Leiterbahnstruktur eine Vielzahl von Leiterbahnen mit den peripheren Anschlußflachen der Chips verbinden

Eine besonders hohe Integrationsdichte laßt sich im Fall der parallel zum Trägersubstrat angeordneten Chips erzielen, wenn das Trägersubstrat zumindest bereichsweise maanderformig angeordnet ist.

Wenn die Chipanordnung in den zwischen dem Tragersubstrat und den Chips vorhandenen Zwischenräumen ein Vergußmaterial aufweist, laßt sich eine mechanisch besonders stabil ausgebildete und hermetisch gegen Umwelteinflusse abgeschirmte Chipgehausung erzielen. Die Gehausung kann auch durch Einhüllung oder Umspritzung mit einem geeigneten Material ausgebildet sein.

Nachfolgend werden verschiedene Ausführungsformen der räumlichen Chipanordnung unter Erläuterung der zu ihrer Herstellung angewendeten Verfahren anhand der Zeichnungen näher erläutert Es zeigen

Fig. I ein Ausführungsbeispiel einer stapeiförmigen Chipanordnung während der Herstellung in einer Variante des erfindungsgemäßen Verfahrens,

Fig. 2 eine Draufsicht auf einen in Fig. 1 dargestellten Chip,

Fig. 3 eine Seitenansicht der in Fig. 1 während des Herstellungsverfahrens gezeigten, nunmehr fertiggestellten Chipanordnung,

Fig. 4 eine Draufsicht auf eine gegenüber Fig. 3 leicht modifizierte Chipanordnung,

Fig. 5 die Darstellung eines Trägersubstrats zur Ausbildung einer Chipanordnung;

Fig. 6 eine in der Ansicht Fig. 3 entsprechende Teilseitenansicht einer Chipanordnung,

Fig. 7 die Kontaktoberfläche eines Chips mit einer Draufsicht eines zugeordneten Trägersubstrats,

Fig. 8 ein beidseitig mit Chips kontaktiertes Tragersubstrat zur Ausbildung einer weiteren Ausführungsform einer Chipanordnung;

Fig. 9 eine mit dem in Fig. 8 dargestellten Trägersubstrat ge- bildete Chipanordnung,

Fig. 10 eine Variante zu dem in Fig. 8 dargestellten Trägersubstrat mit einer gegenüber Fig. 8 abweichenden An- Ordnung von Chips,

Fig. 1 1 eine mit dem in Fig. 10 dargestellten Tragersubstrat gebildete Chipanordnung,

Fig. 12 eine Variante zu der in Fig. 9 dargestellten, mit dem in

Fig. 8 dargestellten Trägersubstrat gebildeten Chipanordnung

Fig. 1 zeigt ein Verfahrensstadium bei der Herstellung einer in Fig. 3 im Endzustand dargestellten Chip-Stapelanordnung 20 Zur Ausbildung der Chip-Stapelanordnung 20 (Fig. 3) werden bei dem vorliegend dargestellten Ausfuhrungsbeispiel zwei flexibel ausgebildete Tragersubstrate 2 1 , 22 mit ihren eine Mehrzahl von Leiterbahnen 23 aufweisenden Leiterbahnstrukturen 24, 25 einander gegenüberliegend angeordnet Zur Fixierung der Tragersubstrate 2 1 , 22 in der in Fig. 1 dargestellten Relativposition werden die Tragersubstrate 2 1 , 22 mit ihren Enden 26, 27 in einer Einspanneinrichtung 28 aufgenommen Die Einspanneinrichtung 28 weist im vorliegenden Fall einen Abstandsblock 29 auf, gegen den die Enden 26, 27 der Tragersubstrate 2 1 bzw 22 durch Klemmbacken 30, 3 1 geklemmt gehalten werden Der Abstandsblock 29 ist so bemessen, daß ein erster Chip 32 in der in Fig. I dargestellten Weise zwischen den Tragersubstraten 2 1 , 22 mit seinen hier in zwei senkrecht zur Zeichenebene verlaufenden Reihen peripherer Anschlußflächen 33 benachbart den Leiterbahnen 23 der Leiterbahnstrukturen 24, 25 positioniert werden kann

Hierzu liegt der Chip 32 mit seiner Rückseite am Abstandsblock 29 der Einspanneinrichtung 28 an

Bei der in Fig. 1 dargestellten Konfiguration sind die Anschlußflachen 33 des Chips 32 über Lotverbindungen 34 aus einem umgeschmolzenen Lotmaterialdepot 35 zur Ausbildung einer elektrisch leitfahigen Verbindung zwischen den Anschlußflächen 33 und den zugeordneten Leiterbahnen 23 der Leiterbahnstrukturen 24 bzw 25 vorgesehen Aus Fig. 1 wird deutlich, daß die Chip-Stapelanordnung 20 (Fig. 3) sandwichartig aufgebaut wird aus einer alternierenden Anordnung von weiteren Chips 36 bis 39 und zwischenliegenden Kleberschichten 40 bis 43 Die Kleberschichten 40 bis 43 dienen dabei zum einen zur Ausbildung einer Abstandseinrichtung zwischen benachbarten Chips 32, 36 und 36, 37 und 37, 38 und 38, 39 sowie andererseits wegen der flexiblen Tragersubstrate 2 1 , 22 zur relativen Fixierung der gesamten Anordnung

Wie aus Fig. 1 weiterhin zu ersehen ist, werden, wie in Fig. 1 am Beispiel der Verbindung des obersten Chips 39 dargestellt, die Lotmaterialdepots 35 zur Erzeugung der Lotverbindungen 34 vereinzelt durch ein als Applikationskapillare 44 ausgebildetes Werkzeug positionsgenau im Verbindungsbereich 45 zwischen den Anschlußflachen 33 und den Leiterbahnen 23 plaziert Die zur Herstellung der Lotverbindung durch Umschmelzen notwendige thermische Energie kann bei entsprechender Ausbildung der Applikationskapillare 44 als Thermodeneinrichtung durch diese selbst oder auch durch eine hiervon getrennte Umschmelzeinrichtung erfolgen

Mit der in Fig. 2 dargestellten Draufsicht auf einen Chip 53 ist gleichzeitig eine von der Darstellung der Chip-Stapelanordnung 20 in Fig. 3 abweichende Variante zur Ausbildung einer in Fig. 4 dargestellten Chip- Stapelanordnung 46 dargestellt, bei der abweichend von der Darstellung in Fig. 1 zusatzlich zu den beiden gegenüberliegend angeordneten Tragersubstraten 2 1 , 22, die hier Querseiten 47, 48 des Chips 53 zugeordnet sind, zwei weitere Tragersubstrate 49, 50, vorgesehen, die Längsseiten 5 1 , 52 des Chips 53 zugeordnet sind

Die in den Fig. 2 und 4 dargestellte Chip-Stapelanordnung 46 mit hier insgesamt vier Tragersubstraten 21 , 22 und 49, 50 ist, wie deutlich aus Fig. 2 hervorgeht, geeignet für eine Kombination mit Chips in der Art des Chips 53 , die nicht nur mit zwei gegenüberliegend angeordneten Reihen peripherer Anschlußflachen 33 , sondern darüber hinaus mit zwei weiteren gegenüberliegend angeordneten peripheren Reihen von Anschlußflachen 54 versehen sind Entsprechend den unter Bezugnahme auf die Fig. 1 gemachten Ausfuhrungen sind auch die Anschlußflächen 54 des Chips 53 wie die Anschlußflachen 33 des Chips 53 über Lotverbindungen 34 mit den Leiterbahnen 23 der Tragersubstrate 2 1 , 22 und 49, 50 verbunden Natürlich können auch abweichend von den hier vorgeschlagenen Lotmaterialverbindungen andere Verbindungsarten und Verbindungsmaterialien zur elektrischen Kontaktierung der Anschlußflächen 33 und 54 der Chips verwendet werden Beispielsweise sind auch leitfahige Kleber einsetzbar

Unabhängig davon, ob es sich hinsichtlich der besonderen Ausfuhrungs- form um eine Chip-Stapelanordnung 20 oder eine Chip-Stapelanordnung 46 handelt, erfolgt der Aufbau der Chip-Stapelanordnung nach der in Fig. 1 dargestellten Art, also durch ein sandwichartiges Aufeinanderschichten der Chips Dabei empfiehlt es sich, zur Erhöhung der mechanischen Stabilität der gesamten Chip-Stapelanordnung 20 oder 46, insbesondere in dem Fall, daß flexibel ausgebildete Tragersubstrate 21 , 22 und 49, 50 verwendet werden, die einzelnen Chips 32 bis 39 oder 53 durch adhäsiv ausgebildete Abstandseinrichtungen 40 bis 43 miteinander zu verbinden.

Im Fall der Verwendung von in sich starren Tragersubstraten kann darauf verzichtet werden. Je nach Konfiguration der Anschlußflachen der in eine Chip-Stapelanordnung zu intergπerenden Chips kann der Aufbau einer

Chip-Stapelanordnung auch mit nur einem Trägersubstrat erfolgen. Bei in sich starr ausgebildeten Tragersubstraten kann der Aufbau der Chip- Stapelanordnung auch bei von der in Fig. 1 dargestellten Orientierung der Tragersubstrate 21 , 22 abweichender Orientierung - beispielsweise bei waagerechter Ausrichtung des oder der Tragersubstrate - erfolgen

Unabhängig von der Ausbildung der zum Aufbau einer Chip-Stapelanordnung verwendeten Tragersubstrate ermöglicht der beispielhaft in Fig. 1 dargestellte Aufbau einer Chip-Stapelanordnung 20 einen quasi gleichzeitig mit dem Aufbau der Chip-Stapelanordnung erfolgenden Bau- teiltest der einzelnen Chips 32 bis 39. Hierzu wird nach jeder Applikation eines einzelnen Chips, beginnend mit dem Chip 32, und Fertigstellung der hier als Lotverbindung 34 ausgebildeten, elektrisch leitfahigen Verbindun- gen zu den Leiterbahnen 23 der Trägersubstrate 2 ] , 22 eine elektrische Überprüfung des jeweiligen zuletzt eingesetzten Chips über die Leiterbahnen 23 der Tragersubstrate 21 , 22 durchgeführt Eine hierzu geeignete, nicht naher dargestellte Prüfeinrichtung kann als separate Einrichtung mit den in der Einspanneinrichtung 28 eingespannten Enden 26 und 27 der Tragersubstrate 2 1 , 22 verbunden werden Es besteht jedoch auch die Möglichkeit, die Einspanneinrichtung 28, insbesondere den Abstandsblock 29 der Einspanneinrichtung 28, als elektrische Prufeinrichtung oder zumindest als Kontakteinrichtung für eine elektrische Prufeinrichtung aus- zufuhren

Die in Fig. 1 dargestellte Anordnung zur Ausbildung einer Chip-Stapelanordnung 20 ermöglicht auf besonders einfache Art und Weise eine kontinuierliche Herstellung von Chip-Stapelanordnungen 20 Hierzu werden die Tragersubstrate 2 1 und 22 als Endlossubstrate auf Rollen oder einer ahnlichen Vorratseinrichtung angeordnet bereitgehalten und jeweils um einen Tragersubstratabschnitt 99, 100 nach einem Losen der Einspanneinrichtung 28 vorbewegt, wobei die Tragersubstratabschnitte 99, 100 so bemessen sind, daß die gewünschte Anzahl von Chips zwischen den Tra- gersubstratabschnitten 99, 100 zur Ausbildung der Chip-Stapelanordnung 20 angeordnet werden kann Nach Fertigstellung der Anordnung werden die nunmehr mit den Chips verbundenen Tragersubstratabschnitte 99, 1 00 durch eine geeignete, hier nicht näher dargestell te Trenneinrichtung benachbart der Einspanneinrichtung 28 abgetrennt , so daß, durch eine weitere Vorschubbewegung bewirkt, die nächsten T ragersubstratabschnitte 99, 100 mit Chips bestuckt werden können

Um eine Kontaktierung der fertiggestellten Chi p- Stapelanordnung 20 oder 46 zu vereinfachen, kann die Chip-Stapelanordnung 20 bzw 46 zumindest zu einer Seite hin mit einer Leiterplatte 55 bzw 56 abgeschlossen werden, die, wie in den Fig. 3 und 4 beispielhaft dargestellt, mit einer Außenkon- taktflachenanordnung 57 bzw. 58 nach Art eines „Ball-Grid-Array" versehen sein kann

Wie insbesondere aus der in Fig. 4 dargestellten Draufsicht deutlich wird, sind zur Verbindung mit der Leiterplatte 56 die hier flexibel ausgebildeten

Tragersubstrate 2 1 , 22 und 49, 50 mit ihren oberen Enden über peπphere Kontaktrander 59, 60, 6 1 und 62 der Leiterplatte 56 derart umgeschlagen, daß die Leiterbahnen 23 der Tragersubstrate 21 , 22 und 49, 50 in einer Uberdeckungslage mit Innenkontaktflachen 63 der Leiterplatte 56 kontaktiert werden können Von den I nnenkontaktflachen 63 führen Kontaktbahnen 64 zu den einzelnen in der vorbeschriebenen Außenkontaktflachenanordnung 58 konfigurierten Außenkontaktflachen 65 der Leiterplatte 56

Wie Fig. 3 zeigt, kann eine Leiterplatte 55 oder auch eine andere eine Außenkontaktflachenanordnung ermöglichende Einrichtung sowohl am oberen als auch am unteren Ende einer Chip-Stapelanordnung 20 oder auch 46 angeordnet sein Zur Ausbildung einer abgeschlossenen Gehausung für die der in der Chip-Stapelanordnung 20 oder auch der Chip- Stapelanordnung 46 angeordneten Chips 32 und 36 bis 39 bzw 53 ist die Chip-Stapelanordnung 20 bzw 46 in den am Beispiel der Chip-Stapelanordnung 20 in Fig. 3 dargestellten Chip-Zwischenräumen 66 mit einem Vergußmaterial ausgefüllt, das zudem auch zusätzlich die Tragersubstrate umhüllen kann Gehäuste und mit einer Außenkontaktflachenanordnung versehene Chip-Stapelanordnungen lassen sich besonders vorteilhaft in der SMD-Technologie verwenden

Fig. 5 zeigt mit durchgezogenen Linien dargestellt ein flexibles Tragersubstrat 67 in einer in der Ebene ausgebreiteten Darstellung, bei dem eine Außenkontaktflachenanordnung 68 integral in einer flexiblen Tragerschicht 69 des Tragersubstrats 67 ausgebildet ist. Hierzu geht die aus einzelnen Leiterbahnen 70 zusammengesetzte Leiterbahnstruktur 7 1 im Endbereich des Tragersubstrats 67 in eine Anschlußleiterbahnstruktur 72 über Die Anschlußleiterbahnstruktur 72 weist Kontaktbahnen 73 auf, die auf derselben Seite der Tragerschicht 69 angeordnet sind wie die Leiterbahnen 70 der Leiterbahnstruktur 7 1 Auf der Gegenseite der Trager- Schicht 69 sind gegenüberliegend den freien Enden der Kontaktbahnen 73 hier durch Lotpunkte 74 gebildete Außenkontaktflachen vorgesehen, die über nicht naher dargestellte Durchkontaktierungen mit den Kontaktbah- nen 73 verbunden sind

Das in Fig. 5 in ausgezogenen Linien dargestellte Tragersubstrat 67 ermöglicht analog den beiden in Fig. 1 dargestellten Tragersubstraten 21 ,

22 die Kombination mehrerer Chips 32 und 36 bis 39 zu einer Chip- Stapelanordnung, wobei das mit ausgezogenen Linien dargestellte Tragersubstrat 67 zur Kombination mit Chips geeignet ist, die, wie die in Fig. 1 dargestellten Chips 32 und 36 bis 39, zwei gegenüberliegende Reihen peripherer Anschlußflachen aufweisen Ausgehend von dem in Fig. 5 dargestellten Ausfuhrungsbeispiel ist das Tragersubstrat 67, das mit ins- gesamt 32 Leiterbahnen 23 versehen ist, geeignet , Chips zu verbinden, die in zwei gegenüberliegenden Reihen jeweils 1 6 peπphere Anschlußflachen aufweisen Die Verbindung der Chipanschlußflachen mit den Leiterbahnen

23 kann analog zu der unter Bezugnahme auf Fig. 1 erläuterten Art und Weise erfolgen Wie in Fig. 5 durch zwei seitlich an einem Hauptstrang 96 des Tragersubstrats 6 1 angesetzte, mit gestricheltem Linienverlauf dargestellte Seitenstrange 97, 98 angedeutet, kann ein Tragersubstrat, das nach Art des Tragersubstrats 67 mit einer integrierten Außenkontaktanschluß- flachenanordnung versehen ist, auch zur Bestückung mit insgesamt vier Reihen peripherer Anschlüsse aufweisenden Chips verwendet werden Da- bei sind dann zusatzliche Außenkontaktflachen in der Außenkontaktflachenanordnung vorzusehen

Fig. 6 zeigt hier beispielhaft, bezogen auf den Fall einer Chip-Stapelanordnung mit zwei Tragersubstraten 21 , 22, eine andere Möglichkeit zur Ausbildung einer Außenkontaktflachenanordnung 75 Zur Ausbildung der Außenkontaktflachenanordnung 75 sind die Tragersubstrate 21 , 22 nach Durchfuhrung der Kontaktierung der Leiterbahnen 23 mit Anschlußflachen 33 eines obersten Chips 39 mit ihren Tragersubstratenden 76, 77 in Richtung auf die Oberseite oder Kontaktflachenseite des Chips 39 umgeschlagen Zur definierten Lage der Tragersubstratenden 76, 77 und deren Fest- legung gegenüber dem Chip 39 befindet sich zwischenliegend eine adhasi- ve Abstandseinrichtung 78, etwa nach Art der Abstandseinrichtungen 40 bis 43 der in Fig. 1 dargestellten Anordnung Zur Ausbildung der Außenkontaktflachenanordnung 75 sind die Leiterbahnen 23 im Bereich der Tragersubstratenden 76, 77 auf die Ruckseite der Tragersubstrate 2 1 , 22 durchkontaktiert Dies kann durch Applikation und Umschmelzen von Lotkugeln in Tragerschichtausnehmungen, die auf die Ruckseite der Leiterbahn 23 münden, geschehen, so daß, wie in Fig. 6 dargestellt, die Außenkontaktflachen der Außenkontaktflachenanordnung durch Lotpunkte 79 gebildet sind.

Fig. 8 zeigt eine Konfiguration aus einem Trägersubstrat 80, das beidseitig mit Leiterbahnen 8 1 aufweisenden Leiterbahnstrukturen 82, 83 verse- hen i st und Chips 84, 85, 86, 87, 88, die alternierend versetzt, wie in Fig. 8 dargestellt, auf beide Leiterbahnstrukturen 82 bzw. 83 des Tragersubstrats 80 kontaktiert werden Die Kontaktierung kann nach dem an sich bekannten Flip-Chip-Verfahren durchgeführt werden, bei dem die Chips 84 bis 88 mit ihren Anschlußflächen 89 (Fig. 7), die mit nicht naher darge- stellten Kontaktmetallisierungen versehen sind, gegen die den einzelnen Anschlußflächen 89 jeweils zugeordneten Leiterbahnen 8 1 der Leiterbahnstrukturen 82 und 83 gesetzt und unter Einwirkung von Druck und Temperatur mit diesen verbunden werden Aus der nebeneinander liegenden Darstellung eines Chips 84 und der Leiterbahnstruktur 82 des Trager- Substrat s 80 wird deutlich, daß jeder Anschlußflache 89 eine Leiterbahn 8 1 zugeordnet ist

Wie schon unter Bezugnahme auf Fig. 1 ausgeführt, kann auch bei der in Fig. 8 dargestellten Konfiguration nach jeder Kontaktierung eines Chips 84 bis 88 ein elektrischer Bauteiltest unter Ausnutzung der Leiterbahnen 8 1 des Tragersubstrats 80 durchgeführt werden Genau wie bei der in Fig. 1 dargestellten Anordnung kann dann bei Feststellung eines Bauteilversagens der jeweilige Chip durch Losen der Verbindung, also etwa durch Entloten, wieder vom Tragersubstrat 80 entfernt und gegen einen neuen Chip ausgetauscht werden

Nach Durchfuhrung der Bauteiltests kann das flexible Tragersubstrat 80 zur Ausbildung der in Fig. 9 dargestellten Chip-Stapelanordnung 90 maanderformig angeordnet werden, wobei jeweils eine adhasive Zwischenschicht 91 zur Fixierung des maanderformigen Aufbaus zwischen einem Chip 84 bis 88 und einem benachbarten Tragersubstratabschnitt 92 angeordnet wird Zur Ausbildung einer Außenkontaktflachenanordnung kann analog zu den bereits vorstehend ausgeführten Beispielen verfahren werden Darüber hinaus ist analog zu den Ausfuhrungen betreffend die Chip- Stapelanordnungen 20 und 46 auch bei der Chip-Stapelanordnung 90 ein Verguß, beispielsweise mit einem Epoxidharz, möglich, um eine Gehausung der Chip-Stapelanordnung 90 zu ermöglichen.

Fig. 10 zeigt eine gegenüber Fig. 8 abgewandelte Konfiguration, bei der Chips 93 zwar auch auf beiden Seiten des beidseitig mit der Leiterbahnstruktur 82 bzw. 83 versehenen Tragersubstrats 80 angeordnet werden, jedoch jeweils paarweise einander uberliegend

Fig. 1 1 zeigt ein Beispiel für eine Chip-Stapelanordnung 94, die ausge- hend von der in Fig. 10 dargestellten Konfiguration gebildet ist Dabei ist das Tragersubstrat 80 wieder maanderformig angeordnet, wobei nunmehr die adhasiven Zwischenschichten 9 1 jeweils zwischen benachbarten Chips 93 angeordnet sind

Fig. 12 zeigt schließlich eine ausgehend von der in Fig. 8 dargestellten Konfiguration alternative Anordnung einer Chip-Stapelanordnung 95 zur Verdeutlichung, daß mit der in Fig. 8 oder auch der in Fig. 10 dargestellten Konfiguration beliebig aufgebaute Stapelanordnungen erzielbar sind

Claims

Patentansprüche

Verfahren zur Ausbildung einer raumlichen Chipanordnung (20, 46, 90, 94, 95) mit mehreren, in verschiedenen Ebenen angeordneten, elektrisch miteinander verbundenen Chips (32, 36, 37, 38, 39, 53, 84 bis 88; 93), bei dem die Chips über ihre peripheren Anschlußflachen (33; 54) mit zugeordneten Leiterbahnen (23) einer auf mindestens einem Tragersubstrat (21, 22, 49, 50, 67, 80) angeordneten Leiterbahnstruktur (24, 25, 71, 82, 83) verbunden werden, indem die Chips entweder quer zur Längserstreckung des Tragersubstrats oder parallel zur Längserstreckung des flexibel ausgebildeten Trägersubstrats angeordnet werden

Verfahren nach Anspruch 1, dadurch g e k e n n z e i c h n e t, daß die längs zumindest einer Seitenkante eines Chips (32, 36 bis 39) angeordneten peripheren Anschlußflachen (33, 54) in eine den Leiterbahnen (23) benachbarte, quer zur Längserstreckung der Leiterbahnen (23) angeordnete Verbindungsposition gebracht werden und anschließend eine Verbindung zwischen jeweils einander zugeordneten Paarungen aus Leiterbahn (23) und Anschlußfläche (33 bzw 54) über ein zwischen der jeweiligen Leiterbahn und der zuge- ordneten Anschlußfläche appliziertes Verbindungsmaterial (35) erfolgt

Verfahren nach Anspruch 1, dadurch g e k e n n z e i c h n e t, daß die Chips (84 bis 88) parallel zur Längserstreckung des Tragersubstrats (80) mit ihren Anschlußflachen (54) auf Leiterbahnen (81) von beidseitig auf dem Trägersubstrat (80) angeordneten Leiterbahnstrukturen (82, 83) kontaktiert werden und nach Kontaktierung der Chips (84 bis 88) durch eine maanderformige Anordnung des Tragersubstrats die raumliche Chipanordnung (90, 94, 95) ausgebildet wird

Verfahren nach einem oder mehreren der vorangehenden Ansprüche, dadurch g e k e n n z e i c h n e t, daß nach erfolgter Kontaktierung eines Chips (32, 36 bis 39, 53, 84 bis 88, 93) eine elektrische Überprüfung des Chips über die mit einer Prufeinrichtung verbundene Leiterbahnstruktur (24, 25, 71, 82, 83) des Tragersubstrats (21, 22, 49, 50, 67, 80) erfolgt

Verfahren nach einem oder mehreren der vorangehenden Ansprüche, dadurch g e k e n n z e i c h n e t, daß das Tragersubstrat (21, 22, 49, 50) zur Vorbereitung der Kontaktierung der Chips (32, 36 bis 39, 53) mit einem Ende (26, 27) in einer Einspanneinrichtung (28) fixiert wird

Verfahren nach einem oder mehreren der vorangehenden Ansprüche, dadurch g ek e n n z e i c h n e t, daß vor Kontaktierung eines weiteren Chips eine Abstandseinrichtung (40 bis 43) auf der Oberseite des zuvor kontaktierten Chips angeordnet wird

Verfahren nach einem oder mehreren der vorangehenden Ansprüche_, dadurch g e k e n n z e i c h n e t, daß das Verbindungsmaterial in Form vereinzelter Verbindungsmaterialdepots (35) auf die Leiterbahnen (23) und/oder die Anschluß- flachen (33, 54) aufgebracht und anschließend aktiviert wird

Verfahren nach einem oder mehreren der vorangehenden Ansprüche_, dadurch g e k e n n z e i c h n e t, daß zur Ausbildung einer Außenkontaktanordnung (75) an der Chipanordnung (20, 46) nach Kontaktierung des letzten Chips zun_ächst ein Überstand des Tragersubstrats (21, 22) über der Oberseite des Chips umgeschlagen und mit der Oberseite verbunden wird, und anschließend eine Durchkontaktierung von der Ruckseite des Tragersubstrats auf die Leiterbahnen (23) des Trägersubstrats erfolgt

Verfahren nach einem oder mehreren der Ansprüche 1 bis 7_, dadurch g e k e n n z e i c h n e t, daß zur Ausbildung einer Außenkontaktanordnung (55, 56) an der Chipanordnung vor der Kontaktierung des ersten Chips (32) oder nach Kontaktierung des letzten Chips (39) eine Leiterplatte (55, 56) mit einer auf ihrer Außenseite angeordneten, flachig verteilten Außenkontaktanordnung (57, 58) über ihre an der Leiterplattenperipherie angeordnete und mittels einer Anschlußleiterbahnstruktur (72) mit der Außenkontaktanordnung verbundene Innenkontakte (63) mit den Leiterbahnen (23) des Tragersubstrats (21, 22, 49, 50) kontaktiert wird

Verfahren nach einem oder mehreren der vorangehenden Ansprüche, dadurch g e k e n n z e i c h n e t, daß nach Kontaktierung der gewünschten Anzahl von Chips ein Verguß der erzeugten Chipanordnung zur Ausbildung einer Gehausung erfolgt

11 Raumliche Chipanordnung (20, 46, 90, 94, 95) mit mehreren in verschiedenen Ebenen angeordneten, elektrisch miteinander verbundenen Chips (32, 36 bis 39; 53, 84 bis 88, 93), bei der die Chips über ihre peripheren Anschlußflachen (33, 54) mit zugeordneten Leiterbahnen (21, 81) einer Leiterbahnstruktur (24, 25; 82, 83) von zumindest einem Tragersubstrat (21, 22, 49, 50, 67; 80) verbunden sind, wobei das Tragersubstrat eine zumindest einseitig auf einer Trägerschicht angeordnete Leiterbahnstruktur (24, 25) aufweist, deren Leiterbahnen (23) mit jeweils zugeordneten Anschlußflachen (33) der quer zum Tragersubstrat (21, 22, 49, 50) angeordneten

Chips verbunden sind, oder wobei das Tragersubstrat (80) zwei beidseitig auf einer flexiblen Tragerschicht angeordnete Leiterbahnstrukturen (82, 83) aufweist und die Leiterbahnen (81) jeder Leiterbahnstruktur (82, 83) mit je- weils zugeordneten Anschlußflächen beidseitig parallel zum Tragersubstrat (80) angeordneter Chips (84 bis 86, 93) verbunden sind

12. Chipanordnung nach Anspruch 11, dadurch ge k e n n ze i c h n e t, daß die Chips über mehrere Reihen peripherer Anschlußflachen (33) mit mehreren Tragersubstraten (21, 22, 49, 50) verbunden sind, die jeweils einer Reihe Anschlußflachen (33) zugeordnet sind

13 Chipanordnung nach Anspruch 11 oder 12, dadurch g e k en nz ei c h ne t, daß parallel zu einem Chip, einen äußeren Abschluß bildend, eine Leiterplatte (55, 56) mit einer auf ihrer Außenseite angeordneten, flächig verteilten Außenkontaktflachenanordnung (57, 58) über ihre an der Leiterplattenperipherie angeordneten und mittels einer Anschlußleiterbahnstruktur (72) mit der Außenkontaktflachenanordnung (57, 58) verbundenen Innenkontakte (63) mit den Leiterbah- nen des Tragersubstrats (21, 22, 49, 50) kontaktiert ist. Chipanordnung nach einem oder mehreren der Ansprüche 11 bis 13, dadurch g e k e n n z e i c h n e t, daß zwischen den Chips (32, 36 bis 39; 53; 84 bis 88, 93) Abstandseinrichtungen (40 bis 43, 78) vorgesehen sind

Chipanordnung nach einem oder mehreren der Ansprüche 11 bis 14, dadurch g e k e n n z ei c h n e t, daß die Chips (84 bis 88) zwei periphere, versetzt zueinander angeordnete Reihen Anschlußflächen (89) aufweisen und jede Leiterbahnstruktur (82, 83) eine der Gesamtzahl der Anschlußflachen bei- der Reihen entsprechende Anzahl von Leiterbahnen (81) aufweist

Chipanordnung nach einem oder mehreren der Ansprüche 11 bis 15, dadurch g ek e n n z e i c h n e t, daß das Trägersubstrat (80) maanderformig angeordnet ist

Chipanordnung nach einem oder mehreren der Ansprüche 11 bis 16, dadurch ge k e n n ze i c h n e t, daß die Chipanordnung (20, 46, 90, 94, 95) durch ein in Chipzwischenräume (66) eingefülltes Vergußmaterial zu einem Block ausgebildet ist.