WO1998042074A1 - Evaluation of a pulse-width modulation signal - Google Patents

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WO1998042074A1
WO1998042074A1 PCT/DE1998/000712 DE9800712W WO9842074A1 WO 1998042074 A1 WO1998042074 A1 WO 1998042074A1 DE 9800712 W DE9800712 W DE 9800712W WO 9842074 A1 WO9842074 A1 WO 9842074A1
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signal
counter
level
feedback signal
counting
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PCT/DE1998/000712
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Inventor
Frank Kursawe
Michael Pisot
Original Assignee
Robert Bosch Gmbh
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/02—Measuring effective values, i.e. root-mean-square values
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
    • G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
    • G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
    • G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/504—Analogue/digital converters with intermediate conversion to time interval using pulse width modulation

Definitions

  • the invention relates to a method and a circuit arrangement for evaluating a pulse-width modulation signal (PWM signal) having a first level and a second level according to the preamble of claim 1 or according to the preamble of claim 4, respectively which is counted up at least temporarily at a predetermined frequency during the period of the first level, or which has a first counter which has a first activation input to which a first activation signal is present, which is formed from the PWM signal, the first counter only counts during the time that the first activation signal activates the first counter.
  • PWM signal pulse-width modulation signal
  • the counting frequency In order to count a PWM signal with an accuracy of 8 bits, for example, the counting frequency must be 256 times the frequency of the PWM signal. If the frequency of the PWM signal is, for example, one kilohertz (KH), the counting frequency is 256 kilohertz. Such a counting frequency can be processed by most systems without problems.
  • KH one kilohertz
  • the frequency of the PWM signal is approximately 250 kilohertz, as is the case, for example, with an output signal from a sensor for a position control loop of a micromechanical accelerometer, a counting frequency of at least 64 megahertz would be necessary for an 8-bit resolution.
  • the processing of such a high counting frequency is, however, quite complex.
  • the useful signal on which the PWM signal is based also contains frequency components with a higher frequency and only the frequency components with a lower frequency are required for further processing, as is the case, for example, when accelerating, as occurs when a motor vehicle hits a wall the high frequency components to meet Shannon's sampling theorem are filtered out of the sensor signal using a filter become.
  • the low-pass filtering of the sensor signal ensures that the sensor signal can be digitized with reasonable effort.
  • the PWM signal emitted by an accelerometer to trigger an air cushion used in the motor vehicle contains high frequency components, a very high counting frequency must be used to evaluate the PWM signal using the known methods. This is very disadvantageous.
  • the sensor signal is regularly filtered using a low-pass filter before the analog-digital conversion.
  • At least intermittent counting down takes place during the period of the second level, that is to say the first counter has a first counting direction input, to which a first counting direction signal taking on two levels is present, the first counter counting up when the first counting direction signal has the first level and the first counter counts down when the first count direction signal is at the second level.
  • the PWM signal determines whether the counter is counting up or down, the counter reading changes only to the extent that the pulse duty factor of the PWM signal is different by 50%. If the pulse duty factor of the PWM signal is 50%, the counter counts up and down as much. The count would fluctuate around an average. With a duty cycle of greater than 50%, the count value moves upwards on average, with a duty cycle of less than 50% downwards.
  • the first counter is not only activated by the PWM signal, but the counting direction is also specified by the PWM signal. That is, the PWM signal also forms the first counting direction signal.
  • the PWM signal is particularly easy to evaluate if the first counter counts up and down at a constant frequency. If the counter reading is read out at certain intervals, the difference between the counter readings corresponds to the pulse duty factor of the PWM signal.
  • the evaluation principle is ultimately based on averaging.
  • the resolution when the PWM signal and the counting frequency signal run synchronously, will not be better than in a conventional evaluation, since the counter registers the PWM signal only on its own clock edges, that is, at discrete times. However, if there is no synchronization between the PWM signal and the counting frequency signal, the counter is not read out several times in succession at the same point in the PWM signal. With a If the distance of the meter reading is selected long enough, each point is scanned once within a PWM interval, which increases the resolution.
  • the evaluation of a PWM signal according to the invention has the advantage that it is integrated over the entire sampling period.
  • the counter acts like an integrator. The resolution can be adjusted by changing the sampling period.
  • An embodiment of the invention has proven to be particularly advantageous in which a first logic element is provided which, depending on the respective counter reading and the counting frequency, forms a first feedback signal having a first level and a second level in such a way that the first feedback signal is composed of a proportionality factor and corresponds to the current counter reading formed part of the counting frequency, wherein the first feedback signal is used to form the first activation signal and the first counting direction signal.
  • the feedback signal thus has a pulse density that is dependent on the proportionality factor and the current counter reading.
  • the function of the counter can advantageously be set so that the counting speed with which the first counter counts up decreases with increasing counter reading.
  • the counter output signal shows low-pass behavior.
  • the cut-off frequency can be set using the proportionality factor.
  • the feedback signal can be used to set the function of the counter so that the counter output signal behaves like a first-order low-pass filter. Due to the low-pass behavior of the according to the circuit arrangement, an additional filter to limit the bandwidth of the PWM signal can be dispensed with in a particularly advantageous manner.
  • a second logic element which forms the first activation signal and the first counter direction signal from the PWM signal and the first feedback signal in such a way that the first counter is activated when the PWM signal has the first level and the first feedback signal is at the second level or the PWM signal is at the second level and the first feedback signal is at the first level, and the first counter is deactivated when the PWM signal is at the first level and the first feedback signal is at the first Has level or the PWM signal has the second level and the first feedback signal has the second level, and the first counter direction signal has the first level if the PWM signal has its first level and the first feedback signal has the second level and that first counter direction signal has the second level, or whom n the PWM signal has its second level and the first feedback signal has the first level.
  • the formation of the first activation signal described above is a logical combination of the PWM signal with the first feedback signal known as an exclusive OR.
  • the first counter direction signal is formed by directly taking over the PWM signal. Since standard components are used to form the first activation signal and the first counter direction signal. can be used, the implementation of the latter embodiment is very inexpensive.
  • the first logic element can advantageously be designed in such a way that it has an up-counter, which is operated synchronously with the first counter and whose multi-bit wide output is connected to the multi-bit wide input of an edge detector.
  • the edge detector emits a pulse at its bit-wide output at one bit position only if there is an edge change of the corresponding input bit, for example in the positive direction, for the duration of, for example, the entire or only the positive clock of the counting frequency.
  • the output of the edge detector is connected to an evaluation circuit in which the bit positions of the output of the edge detector and the bit positions of the output of the first counter are each connected via an AND operation.
  • the linkage is such that the least significant bit position of the output of the edge detector is linked to one another with the most significant bit position of the output of the first counter.
  • the outputs of the AND operations are connected to one another via an OR operation, which emits the first feedback signal at its output. With such a circuit arrangement, the first feedback signal can be generated with very simple means.
  • the proportionality factor can be generated very easily by means of such a circuit arrangement.
  • the proportionality factor can be adjusted by shifting the bit positions of the output of the edge detector in relation to the bit positions of the output of the first counter. The change takes place in powers of two.
  • the circuit arrangement according to the invention cannot only be used for evaluating a PWM signal. It can be used in a particularly advantageous manner for any signal whose information lies in the pulse density, in particular for output signals from sigma-delta converters.
  • the circuit arrangement according to the invention already includes a filter, so that further components can be omitted for filtering. This has a particularly favorable effect on costs.
  • the filtering acts like a quasi-continuous digital filter. The discretization on the time axis that is regularly present in normal digital filters, for example a 250 ⁇ -second raster with a measurement signal bandwidth of 1000 Hertz, is no longer important, since the effective sampling rate now corresponds to the counter clock, which results in a discretionary raster of 1000 to 500 ns , practically no longer seen.
  • a second counter which has a second activation input to which a second activation signal is present, which is formed from the first feedback signal and a second feedback signal having a first level and a second level.
  • the second counter only counts while the second activation signal activates the second counter.
  • the second counter also has a second counting direction input, to which a second counting direction signal having two levels is present. The second counter counts up when the second count direction signal is at the first level and the second counter counts down when the second count direction signal is at the second level.
  • a third logic element is provided which, depending on the respective counter reading of the second counter and the counting frequency, forms the second feedback signal in such a way that the second feedback signal is a part of the second feedback signal which is formed from a second proportionality factor and the respective current counter reading Counter frequency corresponds.
  • a fourth logic element which forms the second activation signal and the second counter direction signal from the first feedback signal and the second feedback signal.
  • the second activation signal is formed such that the second counter is activated if the first feedback signal has the first level and the second feedback signal has the second level or the first feedback signal has the second level and the second feedback signal has the first level, and the second counter is deactivated when the first feedback signal has the first level and the second feedback signal has the first level or the first feedback signal has the second level and the second feedback signal has the second level.
  • the counter direction signal is formed in such a way that the second counter direction signal has the first level when the first feedback signal reaches its first level. and the second feedback signal has the second level, and the second counter direction signal has the second level if the first feedback signal has its second level and the second feedback signal has the first level.
  • the circuit arrangement formed from the second counter and the third and fourth logic element corresponds to the circuit arrangement formed from the first counter and the first and second logic element. It therefore also shows low eating behavior.
  • the overall circuit arrangement acts like two low-pass filters of the first order connected in series.
  • circuit arrangement formed from the second counter and the third and fourth logic element connects to the circuit arrangement formed from the first counter and the first and second logic element, further corresponding circuit arrangements can follow. It is possible to borrow a large number of such circuit arrangements in series so that very different filter behavior can be set.
  • FIG. 1 is a block diagram of a circuit arrangement according to the invention in a schematic representation
  • Fig. 2 shows an embodiment of a first logic element in a schematic representation.
  • a PWM signal emitted, for example, by a micromechanical accelerometer is carried out for synchronization via a D / Q flip-flop 9.
  • a signal FI forming the system clock or the counting frequency is applied to the D / Q flip-flop 9.
  • the counting frequency signal FI is also applied to a first counter 1.
  • the first counter 1 has a first activation input E and a first counting direction input U / D.
  • the first activation input E and the first counting direction input U / D are connected to a second logic element 4.
  • the second logic element 4 generates an activation signal SE applied to the first activation input E of the first counter 1 and a first counter direction signal applied to the first counting direction input U / D of the first counter 1.
  • the two signals are formed from the PWM signal synchronized by the D / Q flip-flop 9 and a first feedback signal R.
  • the first activation signal SE is formed by an exclusive OR operation of the synchronized PWM signal with the first feedback signal R.
  • the first counter direction signal is a through-connection of the PWM signal.
  • the output of the first counter 1 is connected to a standard multiplexer 10, by means of which the output bits of the output of the counter 1 can be shifted in the direction of the least significant bit.
  • the output of the multiplexer 10 is connected to a first input of an edge detector 3.
  • a data word ZB which is smaller than the counter reading Z of the first counter 1, reaches the first input of the edge detector 3 through the multiplexer 10.
  • a two input of the edge detector 3 is connected to the output of an edge evaluation 7.
  • the edge detector 3 forms the first feedback signal R from the counter reading Z of the first counter 1 or the output data word ZP of the multiplex 10 and the output signal F of the edge detector 7.
  • the first feedback signal R consists of a sequence of pulses which are associated with the counting frequency signal FI are synchronous.
  • the average number of pulses per unit time of the first feedback signal R depends on the count Z of the first counter 1. If the counter reading is low, the average pulse number is small and thus a low pulse density. As a result, the first counter 1 is predominantly set so that it counts up. When the count is high, the pulse density of the first feedback signal R is high, that is to say the first counter 1 is only briefly set so that it counts up.
  • the input of the edge detector 7 is connected to the output of a dual counter 8, which continuously counts up in time with the counting frequency FI and which starts counting again at zero in the event of an overflow.
  • the edge detector 7 is so switches that it outputs a pulse at its output F at a bit position fdo to fdn only at a predetermined edge change of the corresponding input bit, that is to say the corresponding bit position azo to azn of the dual counter 8.
  • the duration of the pulse corresponds to the duration of a cycle of the counting frequency FI.
  • a second evaluation stage consisting of a second counter 2, a second edge evaluation 5 and a fourth logic element 6 is connected, which in conjunction with the dual counter 8 and the edge detector 7 has the same function as the first stage.
  • the input signal for the second stage does not form the PWM signal, but the first feedback signal R.
  • the output signal Z of the first counter 1 or the output signal Z 'of the second counter 2 or the first feedback signal R or the second feedback signal R' can be used. Because the information contained in the PWM signal is not only in the output signal of the first counter 1 or the second counter 2, but also in the first feedback signal R or in the second feedback signal R ', since the pulse density of the feedback signal R, R' is also from the PWM Signal depends.
  • the output bits of the dual counter 8, apart from the first output bit azo, are connected to inputs of AND gates, which the edge detector 7 has.
  • the first output bit azo is directly with connected to the corresponding output fdo of the edge detector 7.
  • the second output bit fdl of the edge detector 7 is an AND operation of the two first output bits azo, azl of the dual counter 8.
  • the third output bit fd2 of the edge detector 7 is an AND operation of the first three output bits azo, azl and az2 of the dual counter 8. The arrangement is continued until finally the last output bit fdn of the edge detector 7 is formed by means of an AND operation of all output bits azo to azn of the dual counter 8.
  • a pulse occurs at the output of the edge detector 7 at a bit location fdo to fdn only for the duration of a clock of the counting frequency FI if azo to azn of the output of the dual counter 8 occurs at the relevant bit location Edge change has taken place in a positive direction, for example.
  • the bit positions fdo to fdn of the edge detector 7 each lead to the input of an associated AND gate.
  • the second input of the respective AND gate is connected to a bit position zn-1 to zo of the output of the first counter 1.
  • bit positions fdo to fdn of the output of the edge detector 7 are linked to the bit positions zn-1 to zo of the output of the first counter 1 in such a way that the least significant bit position fdo of the output bits fdo to fdn of the edge detector 7 are linked with the most significant bit position zn of the output bits zo to zn of the first counter 1. This means that with increasing the count of the first counter 1 increasingly at one of the outputs of the AND gates a pulse.
  • the outputs of the AND gates are linked to one another via an OR gate.
  • the first feedback signal R is generated at the output of the OR gate.
  • the first feedback signal R thus occurs more frequently with increasing counter reading of the first counter 1. That is, the higher the counter reading of the first counter 1, the greater the pulse density of the feedback signal R.

Abstract

The invention relates to a method for evaluating a pulse-width modulation signal (PWM signal) which has a first level (H) and a second level (L), wherein a countup occurs for the duration of the first level (H), at least periodically, at a predetermined frequency (F1). The invention is characterised in that for the duration of the second level (L) a countdown occurs, at least periodically. A circuit arrangement for evaluating the PWM signal has a first counter (1), said first counter having a first activation input (E). A first activation signal (SE) is connected to the first activation input. The activation signal (SE) is formed from the PWM signal. The first counter (1) only counts whilst it is being activated by the first activation signal (SE). The first counter (1) has a first counting direction input (U/D), to which a first counting direction signal is connected, said counting direction signal adopting two states (H, L). The first counter (1) counts upwards when the first counting signal is in its first state (H), and counts downwards when said first counting signal is in its second state (L).

Description

Auswertung eines Puls-Weiten-Modulations-SignalsEvaluation of a pulse width modulation signal
Die Erfindung betrifft ein Verfahren sowie eine Schaltungs- anordnung zur Auswertung eines einen ersten Pegel und einen zweiten Pegel aufweisenden Puls-Weiten-Modulations-Signals (PWM-Signal) nach dem Oberbegriff des Anspruchs 1 bezie- hungsweise nach dem Oberbegriff des Anspruchs 4, bei welchem während der Zeitdauer des ersten Pegels zumindest zeitweise mit einer vorbestimmten Frequenz aufwärts gezählt wird, beziehungsweise welche einen ersten Zähler aufweist, welcher einen ersten Aktivierungseingang hat, an dem ein erstes Ak- tivierungssignal anliegt, welches aus dem PWM-Signal gebildet ist, wobei der erste Zähler nur während der Zeit zählt, während das erste Aktivierungssignal den ersten Zähler aktiviert .The invention relates to a method and a circuit arrangement for evaluating a pulse-width modulation signal (PWM signal) having a first level and a second level according to the preamble of claim 1 or according to the preamble of claim 4, respectively which is counted up at least temporarily at a predetermined frequency during the period of the first level, or which has a first counter which has a first activation input to which a first activation signal is present, which is formed from the PWM signal, the first counter only counts during the time that the first activation signal activates the first counter.
Zur Auswertung eines PWM-Signals konstanter Frequenz ist es bekannt, die Dauer, während der der erste Pegel auftritt, dadurch zu bestimmen, daß während des Auftretens des ersten Pegels ein Zähler mit einer bestimmten Frequenz zählt. Wird der Zähler vor der Messung auf Null gesetzt, ist der Zähler- stand zum Ende des Auftretens des ersten Pegels ein Maß für die Dauer, während der das PWM-Signal den ersten Pegel aufweist . Ändert sich die Frequenz, genügt es jedoch nicht mehr, nur die Dauer des Auftretens des ersten Pegels zu bestimmen. Es müssen zusätzliche Maßnahmen ergriffen werden. So ist es aus der EP 0 242 446 Bl bekannt, mit einem ersten Zähler die Dauer des Auftretens des ersten Pegels zu bestimmen und mit einem zweiten Zähler die Periodendauer des PWM-Signals zu messen. Anschließend wird durch eine arithmetische Operation der Quotient beider Meßergebnisse gebildet . Um ein PWM-Signal mit einer Genauigkeit von beispielsweise 8 Bit auszuzählen, muß die Zählfrequenz das 256-fache der Frequenz des PWM-Signals betragen. Liegt die Frequenz des PWM- Signals beispielsweise bei einem Kilohertz (KH) , ergibt sich eine Zählfrequenz von 256 Kilohertz. Eine solche Zählfrequenz ist von den meisten Systemen ohne Probleme zu verar- beiten.To evaluate a PWM signal of constant frequency, it is known to determine the duration during which the first level occurs by counting a counter with a certain frequency during the occurrence of the first level. If the counter is set to zero before the measurement, the counter reading at the end of the occurrence of the first level is a measure of the duration during which the PWM signal has the first level. If the frequency changes, it is no longer sufficient to determine only the duration of the occurrence of the first level. Additional measures need to be taken. It is known from EP 0 242 446 B1 to determine the duration of the occurrence of the first level with a first counter and to measure the period of the PWM signal with a second counter. The quotient of the two measurement results is then formed by an arithmetic operation. In order to count a PWM signal with an accuracy of 8 bits, for example, the counting frequency must be 256 times the frequency of the PWM signal. If the frequency of the PWM signal is, for example, one kilohertz (KH), the counting frequency is 256 kilohertz. Such a counting frequency can be processed by most systems without problems.
Liegt die Frequenz des PWM-Signals jedoch bei etwa 250 Kilohertz, wie dies beispielsweise bei einem Ausgangssignal eines Sensors für einen Lageregelkreis eines mikromechanischen Beschleunigungsaufnehmers der Fall ist, wäre für eine 8 Bit Auflösung eine Zählfrequenz von mindestens 64 Megahertz nötig. Die Verarbeitung einer derart hohen Zählfrequenz ist jedoch recht aufwendig.However, if the frequency of the PWM signal is approximately 250 kilohertz, as is the case, for example, with an output signal from a sensor for a position control loop of a micromechanical accelerometer, a counting frequency of at least 64 megahertz would be necessary for an 8-bit resolution. The processing of such a high counting frequency is, however, quite complex.
Enthält das dem PWM-Signal zugrundeliegende Nutzsignal auch noch Frequenzanteile mit höherer Frequenz und werden lediglich die Frequenzanteile mit niedriger Frequenz zur weiteren Verarbeitung benötigt, wie dies beispielsweise bei Beschleunigungen der Fall ist, wie sie beim Auffahren eines Kraft- fahrzeugs auf eine Wand vorkommen, müssen die hohen Frequenzanteile zur Erfüllung des Shannon'schen Abtasttheorems mittels eines Filters aus dem Sensorsignal herausgefiltert werden. Durch die Tiefpaß-Filterung des Sensorsignals wird erreicht, daß das Sensorsignal mit vertretbarem Aufwand digitalisiert werden kann.If the useful signal on which the PWM signal is based also contains frequency components with a higher frequency and only the frequency components with a lower frequency are required for further processing, as is the case, for example, when accelerating, as occurs when a motor vehicle hits a wall the high frequency components to meet Shannon's sampling theorem are filtered out of the sensor signal using a filter become. The low-pass filtering of the sensor signal ensures that the sensor signal can be digitized with reasonable effort.
Da das von einem Beschleunigungsaufnehmer zur Auslösung eines im Kraftfahrzeug verwendeten Luftkissens (Airbag) abgegebene PWM-Signal hohe Frequenzanteile enthält, muß zur Auswertung des PWM-Signals mittels der bekannten Methoden eine sehr hohe Zählfrequenz verwendet werden. Dies ist sehr nach- teilig. Zudem wird zur Digitalisierung des Signals des Beschleunigungsaufnehmers das Sensorsignal vor der Analog- Digitalumsetzung regelmäßig mittels eines Tiefpasses gefiltert.Since the PWM signal emitted by an accelerometer to trigger an air cushion used in the motor vehicle contains high frequency components, a very high counting frequency must be used to evaluate the PWM signal using the known methods. This is very disadvantageous. In addition, in order to digitize the signal from the accelerometer, the sensor signal is regularly filtered using a low-pass filter before the analog-digital conversion.
Es ist Aufgabe der Erfindung, ein eingangs genanntes Verfahren beziehungsweise eine eingangs genannte Schaltungsanordnung derart auszubilden, daß die Auswertung eines PWM- Signals vereinfacht und damit preiswerter wird.It is an object of the invention to design a method or a circuit arrangement mentioned at the outset in such a way that the evaluation of a PWM signal is simplified and thus less expensive.
Die Lösung dieser Aufgabe ergibt sich aus den Merkmalen des kennzeichnenden Teils des Anspruchs 1. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.This object is achieved from the features of the characterizing part of claim 1. Advantageous further developments of the invention result from the subclaims.
Gemäß der Erfindung wird während der Zeitdauer des zweiten Pegels zumindest zeitweise abwärts gezählt, das heißt, der erste Zähler hat einen ersten Zählrichtungseingang, an dem ein zwei Pegel einnehmendes erstes Zählrichtungssignal anliegt, wobei der erste Zähler aufwärts zählt, wenn das erste Zählrichtungssignal den ersten Pegel aufweist, und der erste Zähler abwärts zählt, wenn das erste Zählrichtungssignal den zweiten Pegel aufweist. Dadurch, daß durch das PWM-Signal bestimmt wird, ob der Zähler aufwärts oder abwärts zählt, verändert sich der Zählerstand nur in dem Maße, wie das Tastverhältnis des PWM- Signals unterschiedlich zu 50 % ist. Beträgt das Tastverhältnis des PWM-Signals 50 %, zählt der Zähler gleichviel aufwärts wie abwärts . Der Zählwert würde um einen Mittelwert schwanken. Bei einem Tastverhältnis von größer 50 % wandert der Zählwert im Mittel aufwärts, bei einem Tastverhältnis von kleiner 50 % abwärts.According to the invention, at least intermittent counting down takes place during the period of the second level, that is to say the first counter has a first counting direction input, to which a first counting direction signal taking on two levels is present, the first counter counting up when the first counting direction signal has the first level and the first counter counts down when the first count direction signal is at the second level. Because the PWM signal determines whether the counter is counting up or down, the counter reading changes only to the extent that the pulse duty factor of the PWM signal is different by 50%. If the pulse duty factor of the PWM signal is 50%, the counter counts up and down as much. The count would fluctuate around an average. With a duty cycle of greater than 50%, the count value moves upwards on average, with a duty cycle of less than 50% downwards.
Bei der erfindungsgemäßen Vorrichtung wird durch das PWM- Signal der erste Zähler nicht nur aktiviert, sondern durch das PWM-Signal wird auch noch die Zählrichtung vorgegeben. Das heißt, das PWM-Signal bildet auch das erste Zählrichtungssignal .In the device according to the invention, the first counter is not only activated by the PWM signal, but the counting direction is also specified by the PWM signal. That is, the PWM signal also forms the first counting direction signal.
Das PWM-Signal läßt sich besonders leicht auswerten, wenn der erste Zähler mit einer konstanten Frequenz auf- und ab- wärts zählt. Wird der Zählerstand in bestimmten Abständen ausgelesen, entspricht die Differenz der Zählerstände zwischen den Abfragen dem Tastverhältnis des PWM-Signals.The PWM signal is particularly easy to evaluate if the first counter counts up and down at a constant frequency. If the counter reading is read out at certain intervals, the difference between the counter readings corresponds to the pulse duty factor of the PWM signal.
Das Auswerteprinzip beruht letztendlich auf einer Mittel- wertbildung. Die Auflösung wird, wenn das PWM-Signal und das Zählfrequenzsignal synchron laufen, zwar nicht besser als bei einer herkömmlichen Auswertung sein, da der Zähler das PWM-Signal nur bei seinen eigenen Taktflanken, also zu diskreten Zeitpunkten, registriert. Wenn jedoch zwischen dem PWM-Signal und dem Zählfrequenzsignal kein Gleichlauf besteht, erfolgt die Auslesung des Zählers nicht mehrfach hintereinander an der gleichen Stelle des PWM-Signals. Bei ei- nem lang genug gewählten Abstand der Zählerstandserfassung wird im Mittel jede Stelle innerhalb eines PWM-Intervalls einmal abgetastet, wodurch die Auflösung größer wird. Die erfindungsgemäße Auswertung eines PWM-Signals hat den Vor- teil, daß über die gesamte Abtastperiode integriert wird. Der Zähler wirkt wie ein Integrator. Durch Verändern der Abtastperiode kann die Auflösung eingestellt werden.The evaluation principle is ultimately based on averaging. The resolution, when the PWM signal and the counting frequency signal run synchronously, will not be better than in a conventional evaluation, since the counter registers the PWM signal only on its own clock edges, that is, at discrete times. However, if there is no synchronization between the PWM signal and the counting frequency signal, the counter is not read out several times in succession at the same point in the PWM signal. With a If the distance of the meter reading is selected long enough, each point is scanned once within a PWM interval, which increases the resolution. The evaluation of a PWM signal according to the invention has the advantage that it is integrated over the entire sampling period. The counter acts like an integrator. The resolution can be adjusted by changing the sampling period.
Als besonders vorteilhaft hat sich eine Ausführungsform der Erfindung herausgestellt, bei der ein erstes Logikelement vorgesehen ist, welches in Abhängigkeit des jeweiligen Zählerstandes und der Zählfrequenz einen ersten Pegel und einen zweiten Pegel aufweisendes erstes Rückkopplungssignal bildet derart, daß das erste Rückkopplungssignal einem aus einem Proportionalitätsfaktor und dem jeweiligen aktuellen Zählerstand gebildeten Teil der Zählfrequenz entspricht, wobei das erste Rückkopplungssignal zur Bildung des ersten Aktivierungssignals und des ersten Zählrichtungssignals verwendet wird. Das Rückkopplungssignal weist somit eine von dem Pro- portionalitätsfaktor und dem aktuellen Zählerstand abhängige Impulsdichte auf .An embodiment of the invention has proven to be particularly advantageous in which a first logic element is provided which, depending on the respective counter reading and the counting frequency, forms a first feedback signal having a first level and a second level in such a way that the first feedback signal is composed of a proportionality factor and corresponds to the current counter reading formed part of the counting frequency, wherein the first feedback signal is used to form the first activation signal and the first counting direction signal. The feedback signal thus has a pulse density that is dependent on the proportionality factor and the current counter reading.
Mittels des Rückkopplungssignals kann die Funktion des Zählers in vorteilhafter Weise so eingestellt werden, daß die Zählgeschwindigkeit, mit der der erste Zähler aufwärts zählt, mit zunehmendem Zählerstand abnimmt. Hierdurch zeigt das Zählerausgangssignal Tiefpaßverhalten. Die Grenzfrequenz kann mittels des Proportionalitätsfaktors eingestellt werden. Wie sich gezeigt hat, kann durch das Rückkopplungs- signal die Funktion des Zählers so eingestellt werden, daß das Zählerausgangssignal ein Verhalten wie ein Tiefpaß erster Ordnung hat. Durch das Tiefpaßverhalten der erfindungs- gemäßen Schaltungsanordnung kann in besonders vorteilhafter Weise auf ein zusätzliches Filter zu Begrenzung der Bandbreite des PWM-Signals verzichtet werden.By means of the feedback signal, the function of the counter can advantageously be set so that the counting speed with which the first counter counts up decreases with increasing counter reading. As a result, the counter output signal shows low-pass behavior. The cut-off frequency can be set using the proportionality factor. As has been shown, the feedback signal can be used to set the function of the counter so that the counter output signal behaves like a first-order low-pass filter. Due to the low-pass behavior of the according to the circuit arrangement, an additional filter to limit the bandwidth of the PWM signal can be dispensed with in a particularly advantageous manner.
Bei einer weiteren Ausführungsform der Erfindung ist ein zweites Logikelement vorgesehen, welches aus dem PWM-Signal und dem ersten Rückkopplungssignal das erste Aktivierungs- signal und das erste Zählerrichtungssignal derart bildet, daß der erste Zähler aktiviert ist, wenn das PWM-Signal den ersten Pegel aufweist und das erste Rückkopplungssignal den zweiten Pegel aufweist oder das PWM-Signal den zweiten Pegel aufweist und das erste Rückkopplungssignal den ersten Pegel aufweist, und der erste Zähler deaktiviert ist, wenn das PWM-Signal den ersten Pegel aufweist und das erste Rückkopp- lungssignal den ersten Pegel aufweist oder das PWM-Signal den zweiten Pegel aufweist und das erste Rückkopplungssignal den zweiten Pegel aufweist, und das erste Zählerrichtungs- signal den ersten Pegel aufweist, wenn das PWM-Signal seinen ersten Pegel aufweist und das erste Rückkopplungssignal den zweiten Pegel aufweist und das erste Zählerrichtungssignal den zweiten Pegel aufweist, oder wenn das PWM-Signal seinen zweiten Pegel aufweist und das erste Rückkopplungssignal den ersten Pegel aufweist.In a further embodiment of the invention, a second logic element is provided which forms the first activation signal and the first counter direction signal from the PWM signal and the first feedback signal in such a way that the first counter is activated when the PWM signal has the first level and the first feedback signal is at the second level or the PWM signal is at the second level and the first feedback signal is at the first level, and the first counter is deactivated when the PWM signal is at the first level and the first feedback signal is at the first Has level or the PWM signal has the second level and the first feedback signal has the second level, and the first counter direction signal has the first level if the PWM signal has its first level and the first feedback signal has the second level and that first counter direction signal has the second level, or whom n the PWM signal has its second level and the first feedback signal has the first level.
Bei der vorstehend beschriebenen Bildung des ersten Aktivierungssignals handelt es sich um eine als Exklusives ODER bekannte logische Verknüpfung des PWM-Signals mit dem ersten Rückkopplungssignal. Die Bildung des ersten Zählerrichtungs- signals geschieht durch direkte Übernahme des PWM-Signals. Da somit zur Bildung des ersten AktivierungsSignals und des ersten Zählerrichtungssignals auf Standardbauelemente zu- rückgegriffen werden kann, gestaltet sich die Realisierung der letztgenannten Ausführungsform sehr preiswert.The formation of the first activation signal described above is a logical combination of the PWM signal with the first feedback signal known as an exclusive OR. The first counter direction signal is formed by directly taking over the PWM signal. Since standard components are used to form the first activation signal and the first counter direction signal. can be used, the implementation of the latter embodiment is very inexpensive.
In vorteilhafter Weise kann das erste Logikelement so ausge- bildet sein, daß es einen synchron zum ersten Zähler betriebenen Aufwärtszähler aufweist, dessen mehrere Bit breiter Ausgang mit dem mehreren Bit breiten Eingang eines Flankendetektors verbunden ist . Der Flankendetektor gibt an seinem mehrere Bit breiten Ausgang an einer Bit-Stelle jeweils nur bei einem beispielsweise in positive Richtung erfolgenden Flankenwechsel des entsprechenden Eingangs-Bits während der Dauer beispielsweise des ganzen oder nur des positiven Taktes der Zählfrequenz einen Impuls ab. Der Ausgang des Flankendetektors ist mit einer Auswerteschaltung verbunden, in der die Bit-Stellen des Ausgangs des Flankendetektors und die Bit-Stellen des Ausgangs des ersten Zählers jeweils über eine UND-Verknüpfung miteinander verbunden sind. Die Verknüpfung erfolgt derart, daß die niederwertigste Bit-Stelle des Ausgangs des Flankendetektors mit der höchstwertigsten Bit-Stelle des Ausgangs des ersten Zählers miteinander verknüpft sind. Die Ausgänge er UND-Verknüpfungen sind über eine ODER-Verknüpfung miteinander verbunden, welche an ihrem Ausgang das erste Rückkopplungssignal abgibt. Durch eine derartige Schaltungsanordnung läßt sich das erste Rückkopp- lungssignal mit sehr einfachen Mitteln erzeugen.The first logic element can advantageously be designed in such a way that it has an up-counter, which is operated synchronously with the first counter and whose multi-bit wide output is connected to the multi-bit wide input of an edge detector. The edge detector emits a pulse at its bit-wide output at one bit position only if there is an edge change of the corresponding input bit, for example in the positive direction, for the duration of, for example, the entire or only the positive clock of the counting frequency. The output of the edge detector is connected to an evaluation circuit in which the bit positions of the output of the edge detector and the bit positions of the output of the first counter are each connected via an AND operation. The linkage is such that the least significant bit position of the output of the edge detector is linked to one another with the most significant bit position of the output of the first counter. The outputs of the AND operations are connected to one another via an OR operation, which emits the first feedback signal at its output. With such a circuit arrangement, the first feedback signal can be generated with very simple means.
Darüber hinaus läßt sich mittels einer derartigen Schaltungsanordnung der Proportionalitätsfaktor sehr leicht erzeugen. Der Proportionalitätsfaktor kann durch Verschieben der Bit-Stellen des Ausgangs des Flankendetektors gegenüber den Bit-Stellen des Ausgangs des ersten Zählers eingestellt werden. Die Veränderung erfolgt hierbei in Zweier-Potenzen. Die erfindungsgemäße Schaltungsanordnung kann nicht nur zur Auswertung eines PWM-Signals verwendet werden. Sie kann in besonders vorteilhafter Weise bei jedem Signal, dessen In- formation in der Impulsdichte liegt, insbesondere bei Ausgangssignalen von Sigma-DeItawandlern verwendet werden.In addition, the proportionality factor can be generated very easily by means of such a circuit arrangement. The proportionality factor can be adjusted by shifting the bit positions of the output of the edge detector in relation to the bit positions of the output of the first counter. The change takes place in powers of two. The circuit arrangement according to the invention cannot only be used for evaluating a PWM signal. It can be used in a particularly advantageous manner for any signal whose information lies in the pulse density, in particular for output signals from sigma-delta converters.
Die wesentlichen Vorteile der erfindungsgemäßen Schaltungsanordnung bestehen darin, daß PWM-Signale hoher Frequenz mit einfachen Mitteln ausgewertet werden können. Des weiteren beinhaltet die erfindungsgemäße Schaltungsanordnung bereits ein Filter, so daß zur Filterung weitere Komponenten entfallen können. Dies wirkt sich besonders günstig auf die Kosten aus. Darüber hinaus wirkt die Filterung wie ein quasi konti- nuierliches Digitalfilter. Die bei normalen Digitalfiltern regelmäßig vorhandene Diskretisierung auf der Zeitachse, beispielsweise ein 250 μ-Sekunden-Raster bei einer Meßsignalbandbreite von 1000 Hertz fällt nicht mehr ins Gewicht, da die effektive Abtastrate jetzt dem Zählertakt entspricht, womit sich ein Diskredisierungsraster von 1000 bis 500 ns ergibt, also praktisch nicht mehr gesehen wird.The main advantages of the circuit arrangement according to the invention are that high frequency PWM signals can be evaluated with simple means. Furthermore, the circuit arrangement according to the invention already includes a filter, so that further components can be omitted for filtering. This has a particularly favorable effect on costs. In addition, the filtering acts like a quasi-continuous digital filter. The discretization on the time axis that is regularly present in normal digital filters, for example a 250 μ-second raster with a measurement signal bandwidth of 1000 Hertz, is no longer important, since the effective sampling rate now corresponds to the counter clock, which results in a discretionary raster of 1000 to 500 ns , practically no longer seen.
Bei einer weiteren Ausführungsform der Erfindung ist ein zweiter Zähler vorgesehen, welcher einen zweiten Aktivie- rungseingang hat, an dem ein zweites Aktivierungssignal anliegt, welches aus dem ersten Rückkopplungssignal und einem zweiten einen ersten Pegel und einen zweiten Pegel aufweisendes Rückkopplungssignal gebildet ist. Der zweite Zähler zählt nur während der Zeit, während das zweite Aktivierungs- signal den zweiten Zähler aktiviert. Der zweite Zähler hat des weiteren einen zweiten Zählrichtungseingang, an dem ein zwei Pegel aufweisendes zweites Zählrichtungssignal anliegt. Der zweite Zähler zählt aufwärts, wenn das zweite Zählrichtungssignal den ersten Pegel aufweist und der zweite Zähler zählt abwärts, wenn das zweite Zählrichtungssignal den zweiten Pegel aufweist .In a further embodiment of the invention, a second counter is provided which has a second activation input to which a second activation signal is present, which is formed from the first feedback signal and a second feedback signal having a first level and a second level. The second counter only counts while the second activation signal activates the second counter. The second counter also has a second counting direction input, to which a second counting direction signal having two levels is present. The second counter counts up when the second count direction signal is at the first level and the second counter counts down when the second count direction signal is at the second level.
Des weiteren ist ein drittes Logikelement vorgesehen, welches in Abhängigkeit des jeweiligen Zählerstandes des zweiten Zählers und der Zählfrequenz das zweite Rückkopplungs- signal derart bildet, daß das zweite Rückkopplungssignal ei- nem aus einem zweiten Proportionalitätsfaktor und dem jeweiligen aktuellen Zählerstand des zweiten Zählers gebildeten Teils der Zählfrequenz entspricht.Furthermore, a third logic element is provided which, depending on the respective counter reading of the second counter and the counting frequency, forms the second feedback signal in such a way that the second feedback signal is a part of the second feedback signal which is formed from a second proportionality factor and the respective current counter reading Counter frequency corresponds.
Darüber hinaus ist ein viertes Logikelement vorgesehen, wel- ches aus dem ersten Rückkopplungssignal und dem zweiten Rückkopplungssignal das zweite Aktivierungssignal und das zweite Zählerrichtungssignal bildet. Die Bildung des zweiten AktivierungsSignals erfolgt derart, daß der zweite Zähler aktiviert ist, wenn das erste Rückkopplungssignal den ersten Pegel aufweist und das zweite Rückkopplungssignal den zweiten Pegel aufweist oder das erste Rückkopplungssignal den zweiten Pegel aufweist und das zweite Rückkopplungssignal den ersten Pegel aufweist, und der zweite Zähler deaktiviert ist, wenn das erste Rückkopplungssignal den ersten Pegel aufweist und das zweite Rückkopplungssignal den ersten Pegel aufweist oder das erste Rückkopplungssignal den zweiten Pegel aufweist und das zweite Rückkopplungssignal den zweiten Pegel aufweist .In addition, a fourth logic element is provided, which forms the second activation signal and the second counter direction signal from the first feedback signal and the second feedback signal. The second activation signal is formed such that the second counter is activated if the first feedback signal has the first level and the second feedback signal has the second level or the first feedback signal has the second level and the second feedback signal has the first level, and the second counter is deactivated when the first feedback signal has the first level and the second feedback signal has the first level or the first feedback signal has the second level and the second feedback signal has the second level.
Die Bildung des Zählerrichtungssignals geschieht derart, daß das zweite Zählerrichtungssignal den ersten Pegel aufweist, wenn das erste Rückkopplungssignal seinen ersten Pegel auf- weist und das zweite Rückkopplungssignal den zweiten Pegel aufweist, und das zweite Zählerrichtungssignal den zweiten Pegel aufweist, wenn das erste Rückkopplungssignal seinen zweiten Pegel aufweist und das zweite Rückkopplungssignal den ersten Pegel aufweist .The counter direction signal is formed in such a way that the second counter direction signal has the first level when the first feedback signal reaches its first level. and the second feedback signal has the second level, and the second counter direction signal has the second level if the first feedback signal has its second level and the second feedback signal has the first level.
Die aus dem zweiten Zähler und dem dritten und vierten Logikelement gebildete Schaltungsanordnung entspricht der aus dem ersten Zähler und dem ersten und zweiten Logikelement gebildeten Schaltungsanordnung. Sie zeigt daher ebenfalls Tief aßverhalten .The circuit arrangement formed from the second counter and the third and fourth logic element corresponds to the circuit arrangement formed from the first counter and the first and second logic element. It therefore also shows low eating behavior.
Da die aus dem zweiten Zähler und dem dritten und vierten Logikelement gebildete Schaltungsanordnung als Eingangs- signal nicht das vom Sensor abgegebene PWM-Signal erhält, sondern das erste Rückkopplungssignal, wirkt die Gesamt- schaltungsanordnung wie zwei hintereinander geschaltete Tiefpaßfilter erster Ordnung.Since the circuit arrangement formed from the second counter and the third and fourth logic element does not receive the PWM signal emitted by the sensor as the input signal, but rather the first feedback signal, the overall circuit arrangement acts like two low-pass filters of the first order connected in series.
Wie die aus dem zweiten Zähler und dem dritten und vierten Logikelement gebildete Schaltungsanordnung an die aus dem ersten Zähler und dem ersten und zweiten Logikelement gebildete Schaltungsanordnung anschließt, so können sich weitere entsprechende Schaltungsanordnungen anschließen. Es ist mög- lieh, eine Vielzahl derartiger Schaltungsanordnungen hintereinander zu schalten, so daß sich sehr unterschiedliche Filterverhalten einstellen lassen.As the circuit arrangement formed from the second counter and the third and fourth logic element connects to the circuit arrangement formed from the first counter and the first and second logic element, further corresponding circuit arrangements can follow. It is possible to borrow a large number of such circuit arrangements in series so that very different filter behavior can be set.
Weitere Einzelheiten, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung eines besonderen Ausführungsbeispiels unter Bezugnahme auf die Zeichnung. Es zeigt :Further details, features and advantages of the present invention result from the following description of a particular exemplary embodiment with reference to the drawing. It shows :
Fig. 1 ein Blockschaltbild einer erfindungsgemäßen Schal- tungsanordnung in schematischer Darstellung und1 is a block diagram of a circuit arrangement according to the invention in a schematic representation and
Fig. 2 eine Ausführungsform eines ersten Logikelements in schematischer Darstellung.Fig. 2 shows an embodiment of a first logic element in a schematic representation.
Wie der Fig. 1 entnommen werden kann, wird ein beispielsweise von einem mikromechanischen Beschleunigungsaufnehmer abgegebenes PWM-Signal zur Synchronisierung über ein D/Q Flip- Flop 9 geführt. Zur Synchronisation wird an das D/Q Flip- Flop 9 ein den Systemtakt beziehungsweise die Zählfrequenz bildendes Signal FI gelegt. Das Zählfrequenzsignal FI wird des weiteren an einen ersten Zähler 1 gelegt. Der erste Zähler 1 hat einen ersten Aktivierungseingang E und einen ersten Zählrichtungseingang U/D. Der erste Aktivierungseingang E sowie der erste Zählrichtungseingang U/D ist mit einem zweiten Logikelement 4 verbunden.As can be seen from FIG. 1, a PWM signal emitted, for example, by a micromechanical accelerometer is carried out for synchronization via a D / Q flip-flop 9. For synchronization, a signal FI forming the system clock or the counting frequency is applied to the D / Q flip-flop 9. The counting frequency signal FI is also applied to a first counter 1. The first counter 1 has a first activation input E and a first counting direction input U / D. The first activation input E and the first counting direction input U / D are connected to a second logic element 4.
Das zweite Logikelement 4 erzeugt ein an den ersten Aktivierungseingang E des ersten Zählers 1 gelegtes Aktivierungs- signal SE sowie ein erstes an den ersten Zählrichtungsein- gang U/D des ersten Zählers 1 gelegtes Zählerrichtungs- signal . Die beiden Signale werden aus dem durch das D/Q Flip-Flop 9 synchronisierte PWM-Signal und einem ersten Rückkopplungssignal R gebildet. Die Bildung des ersten Aktivierungssignals SE geschieht durch eine Exklusive ODER- Verknüpfung des synchronisierten PWM-Signals mit dem ersten Rückkopplungssignal R. Das erste Zählerrichtungssignal ist eine Durchschaltung des PWM-Signals. Der Ausgang des ersten Zählers 1 ist mit einem Standardmul- tiplexer 10 verbunden, durch den die Ausgangsbits des Ausgangs des Zählers 1 in Richtung auf das niederwertigste Bit verschoben werden können. Der Ausgang des Multiplexers 10 ist mit einem ersten Eingang eines Flankendetektors 3 verbunden. Durch den Multiplexer 10 gelangt an den ersten Eingang des Flankendetektors 3 ein Datenwort ZB, welches kleiner als der Zählerstand Z des ersten Zählers 1 ist. Ein zweier Eingang des Flankendetektors 3 ist mit dem Ausgang einer Flankenauswertung 7 verbunden.The second logic element 4 generates an activation signal SE applied to the first activation input E of the first counter 1 and a first counter direction signal applied to the first counting direction input U / D of the first counter 1. The two signals are formed from the PWM signal synchronized by the D / Q flip-flop 9 and a first feedback signal R. The first activation signal SE is formed by an exclusive OR operation of the synchronized PWM signal with the first feedback signal R. The first counter direction signal is a through-connection of the PWM signal. The output of the first counter 1 is connected to a standard multiplexer 10, by means of which the output bits of the output of the counter 1 can be shifted in the direction of the least significant bit. The output of the multiplexer 10 is connected to a first input of an edge detector 3. A data word ZB, which is smaller than the counter reading Z of the first counter 1, reaches the first input of the edge detector 3 through the multiplexer 10. A two input of the edge detector 3 is connected to the output of an edge evaluation 7.
Der Flankendetektor 3 bildet aus dem Zählerstand Z des ersten Zählers 1 beziehungsweise dem Ausgangs-Datenwort ZP des Multiplexes 10 und dem Ausgangssignal F des Flankendetektors 7 das erste Rückkopplungssignal R. Das erste Rückkopplungs- signal R besteht aus einer Folge von Impulsen, welche mit dem Zählfrequenzsignal FI synchron sind. Die mittlere Anzahl der Impulse pro Zeiteinheit des ersten Rückkopplungssignals R hängt vom Zählerstand Z des ersten Zählers 1 ab. Bei einem niedrigen Zählerstand ergibt sich im Mittel eine kleine Itn- pulszahl und damit eine niedrige Impulsdichte. Dadurch ist der erste Zähler 1 überwiegend so eingestellt, daß er aufwärts zählt . Bei einem hohen Zählerstand ist die Impulsdich- te des ersten Rückkopplungssignals R hoch, das heißt der erste Zähler 1 ist nur noch kurzzeitig so eingestellt ist, daß er aufwärts zählt .The edge detector 3 forms the first feedback signal R from the counter reading Z of the first counter 1 or the output data word ZP of the multiplex 10 and the output signal F of the edge detector 7. The first feedback signal R consists of a sequence of pulses which are associated with the counting frequency signal FI are synchronous. The average number of pulses per unit time of the first feedback signal R depends on the count Z of the first counter 1. If the counter reading is low, the average pulse number is small and thus a low pulse density. As a result, the first counter 1 is predominantly set so that it counts up. When the count is high, the pulse density of the first feedback signal R is high, that is to say the first counter 1 is only briefly set so that it counts up.
Der Eingang des Flankendetektors 7 ist mit dem Ausgang eines im Takt der Zählfrequenz FI kontinuierlich aufwärts zählenden Dualzählers 8 verbunden, welcher bei Überlauf wieder bei Null zu zählen anfängt. Der Flankendetektor 7 ist so ge- schaltet, daß er an seinem Ausgang F an einer Bit-Stelle fdo bis fdn jeweils nur bei einem vorbestimmten Flankenwechsel des entsprechenden Eingangs-Bits, das heißt der entsprechenden Bit-Stelle azo bis azn des Dualzählers 8 einen Impuls abgibt . Die Dauer des Impulses entspricht der Dauer eines Taktes der Zählfrequenz FI.The input of the edge detector 7 is connected to the output of a dual counter 8, which continuously counts up in time with the counting frequency FI and which starts counting again at zero in the event of an overflow. The edge detector 7 is so switches that it outputs a pulse at its output F at a bit position fdo to fdn only at a predetermined edge change of the corresponding input bit, that is to say the corresponding bit position azo to azn of the dual counter 8. The duration of the pulse corresponds to the duration of a cycle of the counting frequency FI.
Hinter der aus dem ersten Zähler 1, der Flankenauswertung 3 und dem zweiten Logikelement 4 bestehenden Auswertestufe ist eine aus einem zweiten Zähler 2, einer zweiten Flankenauswertung 5 und einem vierten Logikelement 6 bestehende zweite Auswertestufe geschaltet, welche in Verbindung mit dem Dualzähler 8 und dem Flankendetektor 7 dieselbe Funktion hat wie die erste Stufe. Das Eingangssignal für die zweite Stufe bildet jedoch nicht das PWM-Signal, sondern das erste Rückkopplungssignal R.Behind the evaluation stage consisting of the first counter 1, the edge evaluation 3 and the second logic element 4, a second evaluation stage consisting of a second counter 2, a second edge evaluation 5 and a fourth logic element 6 is connected, which in conjunction with the dual counter 8 and the edge detector 7 has the same function as the first stage. However, the input signal for the second stage does not form the PWM signal, but the first feedback signal R.
Zur Auswertung des PWM-Signals kann auf das Ausgangssignal Z des ersten Zählers 1 oder auf das Ausgangssignal Z' des zweiten Zählers 2 beziehungsweise auf das erste Rückkopplungssignal R oder das zweite Rückkopplungssignal R' zurückgegriffen werden. Denn die im PWM-Signal enthaltene Information steckt nicht nur im Ausgangssignal des ersten Zählers 1 oder des zweiten Zählers 2, sondern auch im ersten Rückkopp- lungssignal R oder im zweiten Rückkopplungssignal R', da die Impulsdichte des Rückkopplungssignals R, R' ebenfalls vom PWM-Signal abhängt.To evaluate the PWM signal, the output signal Z of the first counter 1 or the output signal Z 'of the second counter 2 or the first feedback signal R or the second feedback signal R' can be used. Because the information contained in the PWM signal is not only in the output signal of the first counter 1 or the second counter 2, but also in the first feedback signal R or in the second feedback signal R ', since the pulse density of the feedback signal R, R' is also from the PWM Signal depends.
Wie der Fig. 2 entnommen werden kann, sind die Ausgangs-Bits des Dualzählers 8 bis auf das erste Ausgangs-Bit azo mit Eingängen von UND-Gattern verbunden, welche der Flankendetektor 7 aufweist. Das erste Ausgangs-Bit azo ist direkt mit dem entsprechenden Ausgang fdo des Flankendetektors 7 verbunden. Das zweite Ausgangs-Bit fdl des Flankendetektors 7 ist eine UND-Verknüpfung der beiden ersten Ausgangs-Bits azo, azl des Dualzählers 8. Das dritte Ausgangs-Bit fd2 des Flankendetektors 7 ist eine UND-Verknüpfung der ersten drei Ausgangs-Bits azo, azl und az2 des Dualzählers 8. Die Anordnung wird fortgesetzt, bis schließlich das letzte Ausgangs- Bit fdn des Flankendetektors 7 mittels einer UND-Verknüpfung aller Ausgangs-Bits azo bis azn des Dualzählers 8 gebildet wird.As can be seen from FIG. 2, the output bits of the dual counter 8, apart from the first output bit azo, are connected to inputs of AND gates, which the edge detector 7 has. The first output bit azo is directly with connected to the corresponding output fdo of the edge detector 7. The second output bit fdl of the edge detector 7 is an AND operation of the two first output bits azo, azl of the dual counter 8. The third output bit fd2 of the edge detector 7 is an AND operation of the first three output bits azo, azl and az2 of the dual counter 8. The arrangement is continued until finally the last output bit fdn of the edge detector 7 is formed by means of an AND operation of all output bits azo to azn of the dual counter 8.
Durch die gewählten UND-Verknüpfungen tritt am Ausgang des Flankendetektors 7 an einer Bit-Stelle fdo bis fdn nur dann für die Dauer eines Taktes der Zählfrequenz FI ein Impuls auf, wenn an der betreffenden Bit-Stelle azo bis azn des Ausgangs des Dualzählers 8 ein Flankenwechsel in beispielsweise positiver Richtung stattgefunden hat.Due to the selected AND operations, a pulse occurs at the output of the edge detector 7 at a bit location fdo to fdn only for the duration of a clock of the counting frequency FI if azo to azn of the output of the dual counter 8 occurs at the relevant bit location Edge change has taken place in a positive direction, for example.
Die Bit-Stellen fdo bis fdn des Flankendetektors 7 sind je- weils auf den Eingang eines zugehörigen UND-Gatters geführt. Der zweite Eingang des jeweiligen UND-Gatters ist mit einer Bit-Stelle zn-1 bis zo des Ausgangs des ersten Zählers 1 verbunden. Auf die Darstellung eines einen Proportionalitätsfaktor bildenden Multiplexers wurde aus Gründen der Übersichtlichkeit verzichtet, so daß der Proportionalitätsfaktor eins ist. Die Verknüpfung der Bit-Stellen fdo bis fdn des Ausgangs des Flankendetektors 7 mit den Bit-Stellen zn-1 bis zo des Ausgangs des ersten Zählers 1 geschieht derart, daß die niedrigwertigste Bit-Stelle fdo der Ausgangs-Bits fdo bis fdn des Flankendetektors 7 mit der höchstwertigsten Bit-Stelle zn der Ausgangs-Bits zo bis zn des ersten Zählers 1 miteinander verknüpft sind. Hierdurch tritt mit zunehmen- dem Zählerstand des ersten Zählers 1 in zunehmendem Maße an einem der Ausgänge der UND-Gatter ein Impuls auf.The bit positions fdo to fdn of the edge detector 7 each lead to the input of an associated AND gate. The second input of the respective AND gate is connected to a bit position zn-1 to zo of the output of the first counter 1. The representation of a multiplexer forming a proportionality factor has been omitted for reasons of clarity, so that the proportionality factor is one. The bit positions fdo to fdn of the output of the edge detector 7 are linked to the bit positions zn-1 to zo of the output of the first counter 1 in such a way that the least significant bit position fdo of the output bits fdo to fdn of the edge detector 7 are linked with the most significant bit position zn of the output bits zo to zn of the first counter 1. This means that with increasing the count of the first counter 1 increasingly at one of the outputs of the AND gates a pulse.
Die Ausgänge der UND-Gatter sind über ein ODER-Gatter mit- einander verknüpft . Am Ausgang des ODER-Gatters wird das erste Rückkopplungssignal R erzeugt. Das erste Rückkopplungs- signal R tritt somit mit zunehmendem Zählerstand des ersten Zählers 1 häufiger auf. Das heißt, je höher der Zählerstand des ersten Zählers 1 ist, desto größer ist die Impulsdichte des Rückkopplungssignals R. The outputs of the AND gates are linked to one another via an OR gate. The first feedback signal R is generated at the output of the OR gate. The first feedback signal R thus occurs more frequently with increasing counter reading of the first counter 1. That is, the higher the counter reading of the first counter 1, the greater the pulse density of the feedback signal R.

Claims

P A T E N T A N S P R C H S PATENT CLAIMS
1. Verfahren zur Auswertung eines einen ersten Pegel (H) und einen zweiten Pegel (L) aufweisenden Puls-Weiten- Modulations-Signals (PWM-Signal) , bei welchem während der Zeitdauer des ersten Pegels (H) zumindest zeitweise mit einer vorbestimmten Frequenz (FI) aufwärts gezählt wird, dadurch gekennzeichnet, daß während der Zeitdauer des zweiten Pegels (L) zumindest zeitweise abwärts gezählt wird.1. A method for evaluating a first level (H) and a second level (L) having pulse width modulation signal (PWM signal), in which during the period of the first level (H) at least temporarily with a predetermined frequency (FI) is counted upwards, characterized in that during the period of the second level (L) the count is at least temporarily downwards.
2. Verfahren nach Anspruch 1 , dadurch gekennzeichnet, daß mit der vorbestimmten Frequenz FI abwärts gezählt wird.2. The method according to claim 1, characterized in that counting down with the predetermined frequency FI.
3. Verfahren nach Anspruch 1 oder 2 , dadurch gekennzeichnet, daß die Zählung in Abhängigkeit vom Zählerstand (Z) erfolgt.3. The method according to claim 1 or 2, characterized in that the counting takes place as a function of the counter reading (Z).
4. Schaltungsanordnung zur Auswertung eines einen ersten Pegel (H) und einen zweiten Pegel (L) aufweisenden Puls- Weiten-Modulations-Signals (PWM-Signal) , insbesondere zur Durchführung eines Verfahrens nach einem der Ansprüche 1 bis 3, mit einem ersten Zähler (1), welcher einen ersten Aktivierungseingang (E) hat, an dem ein erstes Aktivierungs- signal (SE) anliegt, welches aus dem PWM-Signal gebildet ist, und welcher erster Zähler (1) nur während der Zeit, während das erste Aktivierungssignal (SE) den ersten Zähler (1) aktiviert, zählt, dadurch gekennzeichnet, daß der erste Zähler (1) einen ersten Zählrichtungseingang (U/D) hat, an dem ein zwei Zustände (H, L) einnehmendes erstes Zählrichtungssignal anliegt, wobei der erste Zähler (1) aufwärts zählt, wenn das erste Zählrichtungssignal sich in seinem ersten Zustand (H) befindet, und der erste Zähler (1) abwärts zählt, wenn das erste Zählrichtungssignal sich in seinem zweiten Zustand (L) befindet.4. Circuit arrangement for evaluating a first level (H) and a second level (L) having pulse width modulation signal (PWM signal), in particular for carrying out a method according to one of claims 1 to 3, with a first counter (1), which has a first activation input (E) at which a first activation signal (SE) is present, which is formed from the PWM signal, and which first counter (1) only counts during the time during which the first activation signal (SE) activates the first counter (1), characterized in that the first Counter (1) has a first counting direction input (U / D), to which a first counting direction signal assuming two states (H, L) is present, the first counter (1) counting up when the first counting direction signal is in its first state (H ) and the first counter (1) counts down when the first count direction signal is in its second state (L).
5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß der erste Zähler (1) mit einer konstanten Frequenz (FI) auf- und abwärts zählt.5. Circuit arrangement according to claim 4, characterized in that the first counter (1) counts up and down with a constant frequency (FI).
6. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß ein erstes Logikelement (3, 7, 8) vorgesehen ist, welches in Abhängigkeit des jeweiligen Zählerstandes (Z) und der Zählfrequenz (FI) ein einen ersten Pegel (H) und einen zweiten Pegel (L) aufweisendes erstes Rückkopplungssignal (R) bildet derart, daß das erste Rückkopplungssignal (R) einem aus einem Proportionalitätsfaktor (P) und dem jeweiligen aktuellen Zählerstand (Z) gebildeten Teil der Zählfrequenz (FI) entspricht, wobei das erste Rückkopplungssignal (R) zur Bildung des ersten Aktivierungssignals (SE) und des ersten Zählerrichtungssignals verwendet wird. 6. Circuit arrangement according to claim 4 or 5, characterized in that a first logic element (3, 7, 8) is provided which, depending on the respective counter reading (Z) and the counting frequency (FI) a first level (H) and one The first feedback signal (R) having the second level (L) forms such that the first feedback signal (R) corresponds to a part of the counting frequency (FI) formed from a proportionality factor (P) and the respective current counter reading (Z), the first feedback signal ( R) is used to form the first activation signal (SE) and the first counter direction signal.
7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß ein zweites Logikelement (4) vorgesehen ist, welches aus dem PWM-Signal und dem ersten Rückkopplungssignal (R) das erste Aktivierungssignal (SE) und das erste Zählerrichtungs- signal bildet derart, daß der erste Zähler (1) aktiviert ist, wenn das PWM-Signal den ersten Pegel (H) aufweist und das erste Rückkopplungssignal (R) sich in in dem zweiten Zustand (L) befindet oder das PWM-Signal den zweiten Pegel (L) aufweist und das erste Rückkopplungssignal (R) den ersten Pegel (H) aufweist, und der erste Zähler (1) deaktiviert ist, wenn das PWM-Signal den ersten Pegel (H) aufweist und das erste Rückkopplungssignal (R) den ersten Pegel (H) aufweist oder das PWM-Signal den zweiten Pegel (L) aufweist und das erste Rückkopplungssignal (R) den zweiten Pegel (L) aufweist, und das erste Zählerrichtungssignal den ersten Pegel (H) aufweist, wenn das PWM-Signal seinen ersten Pegel (H) aufweist und das erste Rückkopplungssignal (R) den zweiten Pegel (L) aufweist und das erste Zählerrichtungssignal den zweiten Pegel (L) aufweist, oder wenn das PWM-Signal seinen zweiten Pegel (L) aufweist und das erste Rückkopplungssignal (R) den ersten Pegel (H) aufweist.7. Circuit arrangement according to claim 6, characterized in that a second logic element (4) is provided which forms the first activation signal (SE) and the first counter direction signal from the PWM signal and the first feedback signal (R) such that the first counter (1) is activated when the PWM signal has the first level (H) and the first feedback signal (R) is in the second state (L) or the PWM signal has the second level (L) and the first feedback signal (R) has the first level (H), and the first counter (1) is deactivated when the PWM signal has the first level (H) and the first feedback signal (R) has the first level (H) or the PWM signal is at the second level (L) and the first feedback signal (R) is at the second level (L) and the first counter direction signal is at the first level (H) when the PWM signal is at its first level (H) and the first feedback si signal (R) has the second level (L) and the first counter direction signal has the second level (L), or if the PWM signal has its second level (L) and the first feedback signal (R) has the first level (H) .
8. Schaltungsanordnung nach Anspruch 6 oder 7 , dadurch gekennzeichnet, daß das erste Logikelement (3, 7, 8) einen synchron zum ersten Zähler (1) betriebenen Aufwärtszähler (8) aufweist, dessen mehrere Bit breiter Ausgang (azo...azn) mit dem mehreren Bit breiten Eingang eines Flankendetektors (7) verbun- den ist, welcher an einer Bit-Stelle seines mehreren Bit breiten Ausgangs (fdo... fdn) jeweils nur bei einem vorbestimmten Flankenwechsel des entsprechenden Eingangs-Bits während der Dauer eines Taktes der Zählfrequenz (FI) einen Impuls abgibt, und der Ausgang (fdo... fdn) des Flankendetektors (7) mit einer Auswerteschaltung (3) verbunden ist, in der die Bit-Stellen des Ausgangs (fdo... fdn) des Flankende- tektors (7) und die Bit-Stellen (Zo...Zn) des Ausgangs des ersten Zählers (1) jeweils über eine UND-Verknüpfung miteinander verbunden sind derart, daß die niedrigwertigste Bit- Stelle (fdo) des Ausgangs (fdo... fdn) des Flankendetektors (7) mit der höchstwertigsten Bit-Stelle (Zn) des Ausgangs des ersten Zählers (1) miteinander verknüpft sind, wobei die Ausgänge der UND-Verknüpfungen über eine ODER-Verknüpfung miteinander verbunden sind und am Ausgang der ODER- Verknüpfung das erste Rückkopplungssignal (R) erzeugt wird.8. Circuit arrangement according to claim 6 or 7, characterized in that the first logic element (3, 7, 8) has a synchronously to the first counter (1) operated up counter (8), the multi-bit wide output (azo ... azn) is connected to the multiple-bit input of an edge detector (7), which at a bit location of its multiple-bit output (fdo ... fdn) only with a predetermined edge change of the corresponding input bit emits a pulse for the duration of a cycle of the counting frequency (FI), and the output (fdo ... fdn) of the edge detector (7) is connected to an evaluation circuit (3) in which the bit positions of the output (fdo .. . fdn) of the edge detector (7) and the bit positions (Zo ... Zn) of the output of the first counter (1) are each connected via an AND operation in such a way that the least significant bit position (fdo) of the output (fdo ... fdn) of the edge detector (7) with the most significant bit position (Zn) of the output of the first counter (1) are linked to one another, the outputs of the AND operations being connected to one another via an OR operation and the first feedback signal (R) is generated at the output of the OR operation.
9. Schaltungsanordnung nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß ein zweiter Zähler (2) vorgesehen ist, welcher einen zweiten Aktivierungseingang (E') hat, an dem ein zweites Aktivierungssignal (SE') anliegt, welches aus dem ersten Rück- kopplungssignal (R) und einem zweiten einen ersten Pegel (H) und einen zweiten Pegel (L) aufweisendes Rückkopplungssignal (R") gebildet ist, und welcher zweiter Zähler (2) nur während der Zeit, während das zweite Aktivierungssignal (SE') den zweiten Zähler (2) aktiviert, zählt, und der zweite Zäh- 1er (2) einen zweiten Zählrichtungseingang (U/D') hat, an dem ein zwei Pegel (H, L) einnehmendes zweites Zählrichtungssignal anliegt, und der zweite Zähler (2) aufwärts zählt, wenn das zweite Zählrichtungssignal den ersten Pegel (H) aufweist und der zweite Zähler (2) abwärts zählt, wenn das zweite Zählrichtungssignal den zweiten Pegel (L) aufweist, und daß ein drittes Logikelement (5) vorgesehen ist, welches in Abhängigkeit des jeweiligen Zählerstandes (Z') des zweiten Zählers (2) und der Zählfrequenz (FI) das Rückkopplungssignal (R') bildet derart, daß das zweite Rückkopplungssignal (R') einem aus einem zweiten Proportionalitätsfaktor (P') und dem jeweiligen aktuellen Zählerstand (Z') des zweiten Zählers (2) gebildeten Vielfachem der Zählfrequenz (FI) entspricht, und daß ein viertes Logikelement (6) vorgesehen ist, welches aus dem ersten Rückkopplungssignal (R) und dem zweiten Rückkopplungssignal (R') das zweite Aktivierungssignal (SE') und das zweite Zählerrichtungssignal bildet derart, daß der zweite Zähler (2) aktiviert ist, wenn das erste Rückkopplungssignal (R) den ersten Pegel (H) aufweist und das zweite Rückkopplungssignal (R') den zweiten Pegel (L) aufweist oder das erste Rückkopplungssignal (R) den zweiten Pegel (L) aufweist und das zweite Rückkopplungs- signal (R') den ersten Pegel (H) aufweist, und der zweite Zähler (2) deaktiviert ist, wenn das erste Rückkopplungs- signal (R) den ersten Pegel (H) aufweist und das zweite Rückkopplungssignal (R') den ersten Pegel (H) aufweist oder das erste Rückkopplungssignal (R) den zweiten Pegel (L) auf- weist und das zweite Rückkopplungssignal (R') den zweiten Pegel (L) aufweist, und das zweite Zählerrichtungssignal den ersten Pegel (H) aufweist, wenn das erste Rückkopplungs- signal (R) seinen ersten Pegel (H) aufweist und das zweite Rückkopplungssignal (R') den zweiten Pegel (L) aufweist, und das zweite Zählerrichtungssignal den zweiten Pegel (L) aufweist, wenn das erste Rückkopplungssignal (R) seinen zweiten Pegel (L) aufweist und das zweite Rückkopplungssignal (R') den ersten Pegel (H) auf eist. 9. Circuit arrangement according to one of claims 6 to 8, characterized in that a second counter (2) is provided which has a second activation input (E ') to which a second activation signal (SE') is present, which consists of the first return - Coupling signal (R) and a second feedback signal (R ") having a first level (H) and a second level (L) is formed, and which second counter (2) only during the time during which the second activation signal (SE ') activates the second counter (2), counts, and the second counter (2) has a second counting direction input (U / D '), to which a second counting direction signal is present, which takes on two levels (H, L), and the second counter ( 2) counts up when the second counting direction signal has the first level (H) and the second counter (2) counts down when the second counting direction signal has the second level (L), and that a third logic element (5) is provided which depending of the respective meter reading (Z ') of the second counter (2) and the counting frequency (FI) forms the feedback signal (R ') such that the second feedback signal (R') is one of a second proportionality factor (P ') and the respective current counter reading (Z') of the second counter (2) formed multiples of the counting frequency (FI), and that a fourth logic element (6) is provided which consists of the first feedback signal (R) and the second feedback signal (R '), the second activation signal (SE') and the second counter direction signal forms such that the second counter (2) is activated when the first feedback signal (R) has the first level (H) and the second feedback signal (R ') has the second level (L) or the first feedback signal (R) has a second level (L) and the second feedback signal (R ') has the first level (H), and the second counter (2) is deactivated when the first feedback signal (R) has the first level (H) and the second feedback signal (R ') has the first level (H) or the first feedback signal (R) has the second level (L) and the second feedback signal (R') has the second level (L), and the second Counter direction signal has the first level (H) when the first feedback signal (R) has its first level (H) and the second feedback signal (R ') has the second level (L), and the second counter direction signal has the second level (L ) when the first feedback signal (R) is at its second level (L) and the second feedback signal (R ') is at the first level (H).
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