WO1998044567A1 - Dispositif de memoire remanente a semi-conducteur, dispositif a semi-conducteur et procedes de fabrication associes de ceux-ci - Google Patents

Dispositif de memoire remanente a semi-conducteur, dispositif a semi-conducteur et procedes de fabrication associes de ceux-ci Download PDF

Info

Publication number
WO1998044567A1
WO1998044567A1 PCT/JP1998/000710 JP9800710W WO9844567A1 WO 1998044567 A1 WO1998044567 A1 WO 1998044567A1 JP 9800710 W JP9800710 W JP 9800710W WO 9844567 A1 WO9844567 A1 WO 9844567A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulating film
gate electrode
semiconductor device
floating gate
film
Prior art date
Application number
PCT/JP1998/000710
Other languages
English (en)
French (fr)
Inventor
Tetsuo Adachi
Masataka Kato
Toshiaki Nishimoto
Nozomu Matsuzaki
Takashi Kobayashi
Yoshimi Sudou
Toshiyuki Mine
Original Assignee
Hitachi, Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to US09/402,078 priority Critical patent/US6461916B1/en
Priority to KR1019997008647A priority patent/KR100604960B1/ko
Priority to JP54139998A priority patent/JP4065572B2/ja
Application filed by Hitachi, Ltd. filed Critical Hitachi, Ltd.
Priority to TW087103216A priority patent/TW427032B/zh
Publication of WO1998044567A1 publication Critical patent/WO1998044567A1/ja
Priority to US10/173,158 priority patent/US20020192887A1/en
Priority to US10/851,350 priority patent/US7195976B2/en
Priority to US10/954,102 priority patent/US7141475B2/en
Priority to US10/954,096 priority patent/US7179711B2/en
Priority to US11/107,826 priority patent/US7528036B2/en
Priority to US11/266,430 priority patent/US7304345B2/en
Priority to US11/862,928 priority patent/US7692234B2/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor

Definitions

  • the present invention relates to a nonvolatile semiconductor memory device and a method for manufacturing the same, and a semiconductor device and a method for manufacturing the same.
  • the present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a technique which is effective when applied to miniaturization and increase in capacity of a nonvolatile semiconductor memory device.
  • an electrically rewritable nonvolatile semiconductor memory device for example, a so-called AND-type flash memory described in Japanese Patent Application Laid-Open No. 07-27331 is known.
  • the above-mentioned publication describes the following manufacturing method as a technique for improving the degree of integration of a transistor called a memory cell existing in a chip.
  • a three-layer laminated film of a gate oxide film, a first polycrystalline silicon layer, and a silicon nitride film is deposited on a semiconductor substrate made of single-crystal silicon, and these laminated films are patterned into stripes.
  • an n- type impurity ion is implanted into a semiconductor substrate that is not covered by the patterned laminated film, thereby forming a column line of an n-type impurity semiconductor region on the semiconductor substrate surface.
  • the silicon oxide film formed by the CVD method is etched by anisotropic dry etching to form a first polycrystalline silicon layer and a silicon nitride film.
  • a sidewall spacer is formed on the side wall of the substrate.
  • a groove is formed in the semiconductor substrate by anisotropic dry etching using the first polycrystalline silicon layer and the sidewall spacer as a mask.
  • the n-type impurity semiconductor region is separated, and a column line and a source line are respectively formed.
  • a second polycrystalline silicon layer is deposited (deposited) on the entire surface of the semiconductor substrate, and a silicon nitride film is formed by isotropic dry etching. Etch back the second polysilicon layer until exposed.
  • the surface of the etched back second polycrystalline silicon layer is oxidized to be made of polycrystalline silicon covered with a silicon oxide film.
  • An element isolation region is formed. Subsequently, the silicon nitride film is removed, a third polycrystalline silicon layer is deposited, and patterning is performed to protect the first polycrystalline silicon layer, thereby forming a floating gate parallel to the column line. Next, an interlayer insulating film and a fourth polycrystalline silicon layer are deposited and patterned to form row lines of the fourth polycrystalline silicon layer perpendicular to the column lines. Thereby, the first and third polysilicon layers are separated from each other, and a floating gate is formed.
  • a semiconductor device having a non-volatile storage function is configured by accumulating electrons in a floating gate.
  • the formed ⁇ -type impurity semiconductor region becomes a source or drain region.
  • Japanese Patent Application Laid-Open No. H06-74734 describes a technique relating to an operation method of a nonvolatile semiconductor memory device.
  • a negative voltage is applied to the control gate electrode and a positive voltage is applied to the drain terminal.
  • a technique of applying 0 V and selectively writing data by applying 0 V is described.
  • Japanese Patent Laid-Open No. 08-107581 discloses reading and writing of a nonvolatile semiconductor memory device. A technique related to increasing the writing speed is described.
  • a first floating gate electrode lower layer
  • source and drain regions are formed,
  • the first floating gate electrode is covered with an insulating film, removed by an etch-back method or a CMP (Chemical Mechanical Polishing) method, and then a second floating gate electrode (upper layer) is formed on the first floating gate electrode. It is formed and manufactured.
  • Japanese Patent Application Laid-Open No. 08-148658 discloses a technique relating to a manufacturing method suitable for high integration of a nonvolatile semiconductor memory device.
  • Non-volatile described in the publication A non-volatile semiconductor memory device is manufactured by patterning a polycrystalline silicon layer for a floating gate and then forming a polycrystalline silicon layer for a gate electrode of a peripheral circuit and an insulating film so as to ride over the polycrystalline silicon layer.
  • Thermal oxidation is used as a method for forming element isolation of memory cells, and it is difficult to ensure the reliability of the gate oxide film due to an excessive heat treatment step after the formation of the gate oxide film. Also, it was difficult to suppress the growth of the impurity semiconductor region due to the heat treatment step.
  • the embedded structure is used. Since the polycrystalline silicon layer is used as the embedded material, it is difficult to isolate the high withstand voltage element between the memory cells. .
  • Non-volatile semiconductor memory devices such as AND type flash memory disclosed in the prior art disclose a method of forming a memory cell and a MOS transistor of a peripheral circuit arranged on the same semiconductor substrate. Not. Although the miniaturization of memory cells is progressing due to the advancement of additional technology, high voltages are used for writing and erasing operations, so transistors in peripheral circuits are required to have specifications that can withstand high voltages. For example, in a manufacturing method in which an impurity semiconductor region of an M ⁇ S (Metal-Oxide-Semiconductor) transistor in a peripheral circuit is formed after a memory cell is formed, a memory cell that is required to be a shallow junction impurity semiconductor region is used.
  • M ⁇ S Metal-Oxide-Semiconductor
  • M ⁇ S transistors for memory cell selection are arranged in the memory mat, but there is no description of the formation method.
  • the writing and erasing voltages have not been reduced in accordance with miniaturization, and high-voltage operation is required. Therefore, it is necessary to secure element isolation withstand voltage in element isolation of the memory cell and the select transistor section.
  • an interlayer insulating film and a control gate electrode material are deposited on the floating gate electrode, and the word line electrode (control) is formed by photolithography and etching processes. Gate electrode).
  • the electrode pattern is transferred to the photoresist, a halation phenomenon occurs due to a step of the underlying floating gate electrode, and the pattern shape of the photo resist is partially deformed.
  • Japanese Patent Application Laid-Open No. 08-107581 and Japanese Patent Application Laid-Open No. 08-148658 it is possible to some extent to suppress the halation.
  • An object of the present invention is to provide a structure of a nonvolatile semiconductor memory device suitable for high integration and a technique for manufacturing the same.
  • Another object of the present invention is to increase the storage capacity of a nonvolatile semiconductor memory device.
  • Still another object of the present invention is to provide a transistor operation method capable of shortening the gate length of a memory cell.
  • Still another object of the present invention is to provide a technology capable of suppressing the reliability of a gate insulating film and suppressing the growth of an impurity semiconductor region without requiring a high-temperature heat treatment for forming an element isolation region. .
  • Still another object of the present invention is to provide a technique for increasing the breakdown voltage of an element isolation region.
  • Still another object of the present invention is to increase the breakdown voltage of the element isolation region and at the same time to increase the integration density.
  • An object of the present invention is to provide a technology capable of realizing integration.
  • Still another object of the present invention is to provide a structure of a nonvolatile semiconductor memory device in which a high voltage MOS transistor and a fine memory cell can be arranged in the same chip, and an impurity semiconductor region junction required for each transistor can be realized. It is to provide a manufacturing method.
  • Still another object of the present invention is to provide a technique for reducing the size of a select transistor of a memory cell.
  • Still another object of the present invention is to provide a technique capable of suppressing halation of exposure light when patterning a control gate electrode of a memory cell.
  • I-DM IEDM
  • Technical Digest p61-p64
  • semiconductor non-volatile using grooves formed in silicon substrate A technique for performing separation between conductive elements is described.
  • a deposited silicon oxide film (referred to as "LP-CVD film" in the above-mentioned document) is used as a filling material to fill the trench between the elements.
  • the semiconductor non-volatile 14 element includes a first gate electrode surrounded by an insulating film, and a second gate electrode located immediately above the first gate electrode.
  • the second gate electrode must be formed by reflecting the step generated by the first gate electrode. That is, processing must be performed in consideration of the height difference between the upper part of the first gate electrode and the electrode. This step may cause short-circuiting of adjacent patterns due to poor resolution of photolithography when processing the second gate electrode, or poor dry etching. Reduction of this step as much as possible is being studied. It seems that the method described in the above-mentioned document can also achieve the planarization between the elements, but since the usual deposited oxide film is used for filling between the elements, the joint does not disappear. The joints are opened by washing or dry etching, and once reduced height differences appear again, causing dry etching failure.
  • boron-phospho 'silicate' glass which has a very high concentration of boron and boron. And phosphorus.
  • BPSG boron-phospho 'silicate' glass
  • the dissolution rate of hydrofluoric acid used in a cleaning process essential for the manufacture of semiconductor devices is several times higher than that of a silicon oxide film containing no impurities.
  • the BPSG used for filling and planarization between devices undergoes significant erosion due to cleaning, causing a large difference in elevation again.
  • Still another object of the present invention is to provide a technique for eliminating the step by using a material having sufficient etching resistance to hydrofluoric acid and the like used in the cleaning step.
  • a method for manufacturing a semiconductor device includes: (a) a step of depositing a first conductive film on a memory cell formation region and a peripheral circuit region of a semiconductor substrate; Forming a first conductive pattern by etching the first conductive film; and ( c ) polishing the insulating film deposited on the first conductive pattern and the first conductive film in the peripheral circuit formation region to form the first conductive pattern. (D) forming a first insulating film between the conductive patterns; (d) forming a second conductive pattern on the first insulating film and the first conductive pattern after the step (c); Buttering the first conductor pattern and the second conductor pattern to form a floating gate electrode of the memory cell.
  • the surface position of the first insulating film below the second conductor pattern is configured to be higher than the surface position of the first conductor pattern.
  • the method for manufacturing a semiconductor device of the present invention comprises: (a) etching a first conductive film deposited on a semiconductor substrate to form a first conductive pattern; and (b) forming a first conductive pattern. Polishing the insulating film deposited on the turn to form a first insulating film between the first conductive patterns; and (c) after the step (b), forming a first insulating film on the first insulating film and the first conductive pattern. Forming a second conductor pattern; and (d) forming a floating gate electrode of the memory cell by patterning the first conductor pattern and the second conductor pattern.
  • the surface position of the first insulating film is configured to be higher than the surface position of the first conductor pattern.
  • a second insulating film is deposited on the first conductive film, and the second insulating film and the first conductive film are etched to form a first conductive pattern.
  • the step is formed by polishing the insulating film and then etching the insulating film to the second insulating film.
  • a second insulating film is deposited on the first conductive film, and the second insulating film and the first conductive film are etched to form a first conductive pattern.
  • the insulating film is polished up to the second insulating film. Note that the second insulating film in this case can function as a stopper layer during polishing.
  • a step of forming a side wall spacer on the side wall of the first conductive pattern, and a step of forming a groove in a self-aligned manner with the side wall spacer by etching the substrate before the first insulating film forming step, a step of forming a side wall spacer on the side wall of the first conductive pattern, and a step of forming a groove in a self-aligned manner with the side wall spacer by etching the substrate. And a process.
  • a semiconductor device of the present invention is a semiconductor device having a first MISFET constituting a memory cell, wherein the first MISFET is formed on a main surface of a semiconductor substrate via a gate insulating film.
  • a control gate electrode formed through the film, and a pair of semiconductor regions formed on the semiconductor substrate and acting as source / drain regions, the first isolation region being adjacent to the first in the first direction.
  • a semiconductor device of the present invention is a semiconductor device having a first MIS FET and a second MIS FET, wherein the first MIS FET forming a memory cell is a semiconductor device.
  • the elements between the MISFETs are separated by the second isolation region, and the surface position of the insulating film formed in the first isolation region is substantially uniform between the first MISFETs arranged in an array.
  • the insulating film is embedded between the side wall spacers formed on the side walls of the first floating gate electrode. A semiconductor region is formed below the side spacer.
  • the first isolation region has an insulating film embedded in a groove of the semiconductor substrate formed in a self-alignment manner with a sidewall spacer formed on a side surface of the first floating gate electrode. It has an improved structure.
  • one of a pair of semiconductor regions acting as a source / drain region of a second MISFET is electrically connected to a semiconductor region of the first MISFET, and is connected to a second isolation region.
  • the first MISFET is separated from the second MISFET, and the first and second isolation regions are self-aligned with respect to the sidewall spacers formed on the side surfaces of the first floating gate electrode and the gate electrode of the second MISFET. It has a structure in which an insulating film is embedded in a groove of a semiconductor substrate formed in a consistent manner.
  • the gate electrode of the second MISFET is made of at least a material constituting the first floating gate electrode, the second floating gate electrode, and the control gate electrode, and the second floating gate electrode and the control gate electrode Are electrically conductive.
  • the second floating gate electrode and the control gate electrode may be connected via an opening formed in the interlayer insulating film.
  • Semiconductor device having a first MI SFET and a second MI SFET The MISFET is formed by forming a first floating gate electrode formed on the main surface of the semiconductor substrate via a gate insulating film, and electrically connecting to the first floating gate electrode on the first floating gate electrode.
  • the first MIS FET adjacent to the first MIS FET in the first direction by the first isolation region, and the second MIS FET includes a gate insulating film, a first floating gate electrode, and a second floating gate electrode.
  • a semiconductor region acting as one of the first MISFET is electrically connected to one semiconductor region of the first MISFET, and is configured to extend below the first gate region.
  • the channel region is formed in the substrate below the second gate region, and is formed between the semiconductor regions acting as the source and drain regions of the second MISFET.
  • control gate electrode of the first MIS FET is formed integrally with a word line extending in the first direction
  • one semiconductor region of the second MIS FET is One semiconductor region of the first MISFET provided adjacently in the second direction perpendicular to the first direction is formed integrally with one semiconductor region, and the other semiconductor region of the second MISFET is connected to the data line. It can be electrically connected.
  • the semiconductor device of the present invention is a semiconductor device having a first MISFET constituting a memory cell, wherein the first MISFET is formed on a main surface of a semiconductor substrate via a gate insulating film.
  • a channel region of the first MISFET is disposed between the pair of semiconductor regions in the substrate, and the pair of semiconductor regions of the first MISFET is formed in a symmetrical structure.
  • Information is written and erased by injecting and emitting electrons between the first floating gate electrode and the first floating gate electrode by tunneling through a gate insulating film.
  • electrons are transferred from the first and second floating gate electrodes to the substrate.
  • the first voltage is applied to the control gate electrode and the semiconductor region of the first MISFET is connected to the semiconductor under the first floating gate electrode.
  • the voltage is the same as that of the substrate and lower than the first voltage.
  • the control gate electrode has a second polarity different from the first voltage.
  • Voltage of the selected first MISFET is set to the same potential as the semiconductor substrate under the first floating gate electrode, and the channel region is inverted.
  • a third voltage having the same polarity as the second voltage is applied to the semiconductor region, and the voltage between the channel region and the control gate electrode is changed to the selected first MISFET channel region and the control gate electrode. Is set to be lower than the potential between.
  • control gate voltage applied as the second voltage has a plurality of voltage levels of three or more, and the first control gate voltage based on the difference in the amount of charge injected into the floating gate electrode corresponding to the voltage level
  • the change in the threshold voltage of the MISFET can be logically correlated, so that two or more bits of information can be stored in one memory cell. Further, in this case, when writing information to the memory cell, writing can be performed by sequentially shifting from a writing operation at the highest second voltage to a writing operation at a lower second voltage.
  • the amount of charge injected at a higher second voltage is determined in order from the detection of the threshold value corresponding to the amount of charge injected at the lowest second voltage. Can be read by shifting to the detection of the threshold value corresponding to.
  • the channel region of the first MISFET can be arranged between the pair of semiconductor regions in a second direction perpendicular to the first direction. Further, the channel region of the first MISFET can be disposed between the pair of semiconductor regions in the first direction.
  • the pair of semiconductor regions of the first MISFET can be configured to have a symmetric structure.
  • the method of manufacturing a semiconductor device comprises the steps of: forming a semiconductor device formed in the semiconductor substrate so as to extend in the second direction; Become The first MIS FET that comprises a local data line and a local source line, a first MIS FET and a second MIS FET, and forms a memory cell is formed on the main surface of the semiconductor substrate via a gate insulating film.
  • the second MISFET has a gate insulating film on the main surface of the semiconductor substrate.
  • the first MI SFET is A method of manufacturing a semiconductor device in which a first MIS FET adjacent in one direction is element-isolated, and a second isolation region separates elements between the second MIS FETs.
  • the second insulating film is removed to the first insulating film and planarized to form first and second isolation regions. Removing the edge film to expose the surface of the first conductive film; and (f) contacting the surface of the first conductive film.
  • the method for manufacturing a semiconductor device of the present invention includes the steps of: electrically connecting a first floating gate electrode formed on a main surface of a semiconductor substrate via a gate insulating film to a first floating gate electrode on the first floating gate electrode; A second floating gate electrode formed by connecting to the second floating gate electrode; a control good electrode formed on the second floating gate electrode via an interlayer insulating film; and a source / drain region formed in the semiconductor substrate.
  • a method for manufacturing a semiconductor device having a pair of semiconductor regions acting as a semiconductor device comprising: (a) a gate insulating film, a first conductive film A step of sequentially depositing a first insulating film and patterning the first insulating film and the first conductive film into a stripe-shaped column pattern; and (b) a step of forming a side wall spacer on a side wall portion of the column pattern.
  • step (C) after the step (b), depositing a third insulating film on the semiconductor substrate; (d) removing the third insulating film up to the first insulating film and flattening; After removing the first insulating film to expose the surface of the first conductive film, a second conductive film is formed so as to be in contact with the surface of the first conductive film and to cover the first conductive film in the direction in which the column pattern extends. And (f) sequentially depositing an interlayer insulating film and a third conductive film on the second conductive film, and forming the third conductive film, the interlayer insulating film, the first and second conductive films in the direction in which the column pattern extends. And patterning in a direction perpendicular to the direction.
  • the method for manufacturing a semiconductor device includes the steps of (a) sequentially depositing a gate insulating film, a first conductive film, and a first insulating film on a semiconductor substrate, and patterning the first insulating film into a stripe-shaped column pattern; (B) forming a groove in the semiconductor substrate by etching the first insulating film in a self-aligning manner after the (a) step; and (c) forming the groove in the semiconductor substrate. (C) removing the second insulating film up to the first insulating film and planarizing the second insulating film after the second insulating film is deposited, and (d) removing the first insulating film to expose the first conductive film surface.
  • a step of patterning and has a.
  • the first floating gate electrode is formed of a first conductive film
  • the second floating gate electrode is formed of a second conductive film
  • the control gate electrode is formed of a third conductive film.
  • the surface position of the third insulating film below the second conductive film can be equal to or higher than the surface position of the first conductive film.
  • the third insulating film can be planarized by polishing.
  • the first insulating film can function as a stopper layer during polishing.
  • the third insulating film can be removed up to the first insulating film.
  • the patterning of the striped column pattern in the step (a) is performed on the memory cell forming region, and the other regions are performed so that the first conductive film and the first insulating film remain.
  • a third MISFET is formed, and a semiconductor region serving as a source / drain region of the third MISFET is formed before the formation of the semiconductor region.
  • the method further includes forming a first interlayer wiring, wherein the first layer wiring in the memory cell formation region is formed in a lattice shape, and an interlayer between the second layer wiring attached on the first layer wiring is provided.
  • the insulating film is planarized by the CMP method.
  • the method for manufacturing a semiconductor device includes: (a) a step of depositing a first conductive film on the first MISFET formation region and the second MISFET formation region of the semiconductor substrate; Forming a first conductive pattern by etching the first conductive film in the first MISFET forming region; and (c) forming a first conductive pattern and a second MISFET forming region on the first conductive film. Polishing the insulating film deposited on the first conductive pattern to form a first insulating film between the first conductive patterns; and (d) after the step (c), removing the first conductive film in the second MISFET formation region. Removing step.
  • the manufacturing method may include, after the step (d), a step of forming a gate insulating film and a gate electrode in the second MISFET formation region.
  • a step of forming a second conductor pattern on the first insulating film and the first conductor pattern is included, and the first conductor pattern and the second conductor pattern constitute a floating gate electrode of the memory cell.
  • the surface position of the first insulating film below the second conductor pattern can be configured to be higher than the surface position of the first conductor pattern.
  • the semiconductor device of the present invention is a semiconductor device having a first MISFET constituting a memory cell, wherein the first MISFET is provided on a main surface of a semiconductor substrate via a gate insulating film.
  • a first floating gate electrode formed, a control gate electrode formed above the first floating gate electrode via an inter-layer insulating film, and a pair of A first MISFET adjacent to the first MISFET in the first direction is element-isolated by a first isolation region, and the first isolation region has a structure in which an insulating film is embedded in a groove of a semiconductor substrate.
  • the upper surface of the insulating film is a semiconductor
  • the channel region of the first MISFET which is higher than the main surface of the substrate, is disposed between the pair of semiconductor regions in a second direction perpendicular to the first direction.
  • a second floating gate electrode is formed on the first floating gate electrode so as to be electrically connected to the first floating gate electrode, and an interlayer insulating layer is formed on the second floating gate electrode.
  • a film is formed, the second floating gate electrode is configured to extend on the upper surface of the insulating film, and the upper surface of the insulating film can be higher than the upper surface of the first floating gate electrode.
  • the groove may be formed in a self-aligned manner with respect to the side surface of the first floating gate electrode.
  • the object of the present invention is achieved by the following operations.
  • the conventional floating gate electrode and drain region By writing and erasing operations to and from the memory cell by injecting and discharging the entire surface of the electrons through the gate insulating film between the floating gate and the semiconductor substrate, the conventional floating gate electrode and drain region The overlapping portion with the above is unnecessary. For this reason, the area of the memory cell can be reduced, and high integration of the nonvolatile semiconductor memory device can be achieved.
  • the memory cell in the data line direction can be divided into blocks by the selection transistor, and during writing, the selection transistor in the unselected block is turned off, and unnecessary memory cells in the unselected block are not required.
  • the application of the data line voltage can be prevented. For this reason, unintended rewriting of unintended information into unselected memory cells (disturb phenomenon) can be prevented, and the reliability of the nonvolatile semiconductor memory device is improved.
  • An OS transistor can be formed at a sufficiently high temperature to form a deep junction by forming an impurity semiconductor region at a sufficiently high temperature, so that a structure suitable for transistor operation at a high voltage can be obtained.
  • a shallow junction can be formed to maintain high punchthrough resistance.
  • Such a shallow-junction impurity semiconductor region of the memory cell does not receive excessive heat history thereafter, so that excessive impurity diffusion does not occur, and the shallow junction can maintain its structure as originally formed. it can.
  • the processing accuracy of the second floating gate electrode and the word line is improved. That is, when the second floating gate electrode is puttered, the underlayer is flattened, and scattering of exposure light reflecting unevenness of the underlayer does not occur. Therefore, the exposure accuracy is improved, the processing accuracy of the nonvolatile semiconductor memory device is improved, and high integration can be facilitated.
  • the present application discloses the following semiconductor device and a method for manufacturing the same.
  • a fluid silicon oxide film containing phosphorus or boron is filled between electrodes on a semiconductor substrate of a plurality of semiconductor elements formed on the same semiconductor substrate, and the fluid oxide film is Has nitrogen introduced on its surface.
  • the electrode can be a floating gate electrode of a semiconductor nonvolatile memory element.
  • a flowable silicon oxide film containing phosphorus or boron is filled between electrodes made of polycrystalline silicon of a plurality of semiconductor elements formed on the same semiconductor substrate.
  • the method includes a step of thermally treating the surface of the conductive oxide film in an ammonia atmosphere.
  • the electrode can be a floating gate electrode of a semiconductor nonvolatile memory element.
  • BPSG is heated in an ammonia atmosphere in order to improve liquid cleaning.
  • BPSG is nitrided to a depth of about 100 nm from its surface.
  • Figure 110 shows the effect of BPSG on the dissolution rate of hydrofluoric acid (diluted 1: 100 with water).
  • the etching rate of BPSG treated at 850 ° C in a nitrogen atmosphere is about 45 nanometers per minute regardless of the processing time.
  • the etching rate is reduced to about 5 nanometers per minute.
  • the etching rate when nitriding an oxide film containing no impurities (deposited by chemical vapor deposition) is also described, but this value is almost the same as that when heat treatment was performed in a nitrogen atmosphere. .
  • the etching rate of a nitrided BPSG film can be reduced to half that of a deposited oxide film without impurities.
  • FIG. 11 shows the effect on the processing temperature when performing the heat treatment for 20 minutes in an ammonia atmosphere. It has been found that the etching rate can be reduced to about the same level as that of a deposited oxide film containing no impurities by the treatment at 750 ° C, and to a lower etching rate at 800 ° C or more.
  • etching rate of BPSG nitrided at a temperature of more than 750 ° C for hydrofluoric acid diluted 1: 100 was lower than that of the deposited oxide film containing no impurities, that is, per minute. It can be reduced to about 5 nanometers. This value is sufficient to maintain a flat step between devices.
  • Disturbance resistance of the memory cell can be improved by dividing the memory cell in the memory cell by the selection transistor.
  • a shallow junction impurity semiconductor region structure can be achieved by using an information rewriting method by injecting and discharging charges over the entire surface of the channel, and as a result, cell operation in a fine region becomes possible. Further, deterioration of the gate oxide film caused by rewriting can be reduced.
  • the impurity semiconductor region of the high-breakdown-voltage MOS transistor is formed with a fine gate structure.
  • a flat device structure can be realized by embedding irregularities resulting from a difference in height between devices, and the etching resistance of the insulating film that has achieved the flattening can be improved. As a result, it is possible to suppress any processing defects due to the difference in height between the elements.
  • FIG. 1 is a schematic configuration diagram showing the entire chip of the AND-type flash memory according to the first embodiment.
  • FIG. 2 is a main circuit diagram of the AND-type flash memory according to the first embodiment.
  • FIG. 4 is a conceptual diagram showing an example of a planar layout of the AND-type flash memory according to the first embodiment.
  • FIG. 4 is a cross-sectional view taken along line IV-IV in FIG. 3
  • FIG. 6 is a cross-sectional view taken along line VI-VI in FIG. 3.
  • FIGS. 7 to 19 show an example of a method of manufacturing the AND-type flash memory according to the first embodiment in the order of steps.
  • FIG. 20 is a conceptual diagram showing an example of a planar layout of the AND type flash memory according to the second embodiment.
  • FIGS. 21 is a sectional view taken along the line XXI—XXI in FIG. Is a sectional view taken along line XXII-XXII in FIG. 20, and FIG. 23 is a sectional view taken along line XXIII-XXIII in FIG.
  • FIGS. 24 to 35 are sectional views showing an example of a method of manufacturing the AND type flash memory according to the second embodiment in the order of steps.
  • FIGS. 36 to 42 show the AND type flash memory according to the third embodiment.
  • FIG. 43 to FIG. 49 are cross-sectional views illustrating an example of the method of manufacturing the AND-type flash memory according to the fourth embodiment in the order of the steps.
  • Fig. 51 is a conceptual diagram showing how the threshold value differs depending on the amount of injected electrons. Fig.
  • FIG. 51 shows the state of the memory cell during data read, write, and erase operations performed in the fifth embodiment.
  • FIG. 52 is a chart showing applied control voltages together with a conceptual diagram of a memory cell.
  • FIG. 53 is a flowchart showing an example of a write sequence.
  • FIG. 53 is a plan view showing a part of the structure of the memory cell and the select transistor of the AND-type flash memory according to the fifth embodiment.
  • FIGS. 55 to 77 are cross-sectional views or plan views illustrating an example of a manufacturing process of the AND-type flash memory according to the fifth embodiment in the order of steps.
  • FIG. 78 is a plan view showing an example of the AND-type flash memory according to the sixth embodiment with respect to the memory cell region, and FIG.
  • FIGS. 79 is a cross-sectional view of the AND-type flash memory according to the seventh embodiment.
  • FIGS. 80 and 81 are cross-sectional views showing an enlarged view of a portion D in FIG. 79.
  • FIGS. 82 to 87 show an example of a method of manufacturing the AND-type flash memory according to the sixth embodiment.
  • FIGS. 88 to 99 are cross-sectional views or plan views showing an example of a method of manufacturing the AND-type flash memory according to Embodiment 7 in the order of steps.
  • FIGS. FIG. 105 is a cross-sectional view showing an example of the semiconductor device of Embodiment 8
  • FIGS. 105 to 109 are cross-sectional views showing an example of the semiconductor device of Embodiment 9, and FIG.
  • FIG. 110 is hydrogen fluoride of BPSG.
  • This is a graph showing the effect of improving the dissolution rate for acid (diluted 1: 100 with water).
  • Figure 11 shows the effect on the treatment temperature when heat treatment is performed for 20 minutes in an ammonia atmosphere.
  • FIG. FIG. 11 to FIG. 120 are plan views or cross-sectional views of the NOR flash memory according to the tenth embodiment, or cross-sectional views or plan views showing an example of a manufacturing method thereof in the order of steps.
  • FIGS. 122 and 122 are cross-sectional views of a NOR flash memory according to another embodiment. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a schematic configuration diagram showing the entire chip of the AND-type flash memory according to the first embodiment.
  • FIG. 2 is a main part circuit diagram of the AND flash memory according to the first embodiment.
  • the AND-type flash memory according to the present embodiment includes a memory array MEMARRAY, a latch circuit LATCH, and a column decoder XDEC.
  • the memory array MEMARRAY has 4 k bits, or 512 bytes, of memory cells connected on at least one word line selected by the address input Ax, and addresses in the column direction (generally the number of word lines). There are 16K books.
  • the latch circuit LATCH has a length of 4 kbits (512 bytes).
  • control signal systems such as a chip select signal, write operation control signal, and erase operation control signal are input to the control circuit CNTRL (collectively displayed by CNTRL), and the address is input to the input buffer (shown in the figure).
  • the row address Ay may be generated internally using a counter circuit in the control circuit CNTRL and sent to the row gate YDEC.
  • the data is connected to the input / output circuit I / O and the sense system including the data latch system.
  • the sense system SENSE AMP has a function of receiving a signal from the control circuit CNTRL, transferring data to a memory cell via a row gate YGATE, recognizing memory cell data, and transmitting data via an internal bus BUS. I have.
  • the sense circuit includes a latch circuit LATCH and a sense amplifier control circuit YD-CNTRL.
  • the memory cells in the row direction are selected by a row decoder YDEC.
  • the sense circuit receives a signal from the control circuit CNTRL and has the function of transferring data to the memory cell via the row gate, recognizing the memory cell data, and transmitting the data via the internal bus BUS. ing.
  • the memory chip CH IP also includes a bit line voltage control circuit DIS CHARGE for controlling the bit line voltage in the memory array MEMARRAY and an internal voltage generation circuit C PC for sending the voltage to each voltage control circuit. Is provided.
  • memory cells M11 to M22 and N11 to N22 are arranged in a matrix, and the gate (gate electrode) of each memory cell is connected to word lines Wl1 to W22. .
  • Drain of each memory cell The (drain region) is connected via data lines D11 to D22 to selection transistors SD11 to SD22 for selecting the same.
  • the drains of the select transistors SD11 to SD22 are global data lines GD; ⁇ Connected to GD2.
  • the source (source region) of each memory cell is connected to a common source line via source lines S11 to S22 and selected transistors SS11 to SS22.
  • the gates of the select transistors SD11 to SD22 and SS11 to SS22 are connected to gate lines SiDl to SiD2 and SiSl to SiS2.
  • the selection transistors form one block BL 1 or B 12 with a total of 64 or 128 memory cells in the data line direction.
  • the memory array MEMAR RAY is composed of two blocks, but this is not a limitation.
  • the column decoder XDEC is comprised of a source line voltage control circuit XDEC 1, XDEC 2 for applying a high voltage to the word lines Wl 1 to W 22, and control circuits SG DEC 1, SGDEC 2 of the selection transistors. Although described in another area, a source voltage control circuit S DEC to which a common source line is connected may be included.
  • the column decoder includes a high voltage system voltage Vpp (Vww, Vwd, etc.), a low voltage system voltage Vcc (Vrw, Vec, etc.), a negative voltage system voltage Vnn ( -V ew) is supplied, and a column line selection signal is given by the column address Ax.
  • the internal voltage generation circuit CPC uses the power supply voltage Vcc (for example, 3.3 V) supplied from outside the chip and the reference voltage (GND that is 0 V) to read, write, and erase data as described below. Generates the voltage (Vww etc.) used for operation.
  • Vcc for example, 3.3 V
  • GND reference voltage
  • a charge extracting MOS transistor QD1 which has a function of extracting the electric charges of the bit lines (global data lines GD1, GD2) before the reading operation, is performed.
  • QD 2 is provided. They also have a function of supplying a voltage from a voltage supply circuit for a non-selected bit line during writing to the bit line.
  • the bit lines (global data lines GD1, GD2) are connected to the latch circuit LATCH via the row gate control circuit YD-CNTRL.
  • Table 1 shows the read, write, and erase operations of the memory mat in Figure 2.
  • Table 1 shows the case where memory cell Ml 1 is selected,
  • Vww (for example, 17 V) is applied to the word line Wl 1 and a voltage of, for example, 10 V is applied to the gate S i D 1 of the selection transistor on the drain side.
  • a voltage of 0 V is applied to the selected local bit line (data line Dl 1) via the selection transistor SD 11.
  • a voltage of 0 V is applied to the unselected word line W12, and the unselected local bit line (data line D12) is applied from the bit line (global data line GD2) via the selection transistor SD12.
  • Vwd (for example, 6 V) is applied.
  • a voltage of 0 V is applied to the gate S i S 1 of the selection transistor on the source side to turn off the selection transistors S S 11 and S S 12.
  • electrons can be injected into the floating gate by tunnel current through the entire channel region of the memory cell Ml1.
  • electrons are not injected into the unselected memory cells Ml2, M21, and M22 because no high electric field is applied between the floating gate and the substrate.
  • an inversion layer is formed over the entire channel region and the source and drain terminals are Since the same voltage is set for the terminals, it does not affect the breakdown voltage between the source and drain terminals.
  • a voltage of —Vew (for example, —17 V) is applied to the selected word line Wl 1, and 3.3 V is applied to the selected transistor gates S i S 1 and S i D 1 to be connected thereto. All selected transistors are turned on. A voltage of 0 V is supplied to the local bit line and the local source line via the selection transistor. A voltage of 0 V is applied to the unselected word lines W12. As a result, all the memory cells connected to the selected word line W11 emit electrons.
  • the voltage values shown above are absolute values with respect to the substrate or the cell potential.
  • the disturb phenomenon caused by the bit line can be prevented by turning off all the select transistors SD21, 3022 and 3321 and SS22 of the unselected block.
  • FIG. 3 is a conceptual diagram showing an example of a planar layout of the AND flash memory according to the first embodiment.
  • the AND-type flash memory has memory cells M (Ml 1 to M22, N 1:! To N 22) arranged in rows and columns, and has a memory cell block BL (BL 1, BL 2). ) Is formed.
  • a word line 301 (8) (word wiring Wl1 to W22) functioning as a control gate electrode of the memory cell M extends.
  • a selection transistor SD (SD11, SD12)
  • a selection transistor SS (SS11, SS12)
  • the selection transistor SD and the selection transistor SS are separated from each other by the element isolation region 302 (19).
  • Lysenore M is composed of ISFET (Meta Insulator-Semiconductor Field Effect Transistor).
  • the source and drain regions of the memory cell M are a source region 303 (1 1), which is an n-type semiconductor region functioning as the source lines S11, S21, and an n-type semiconductor region functioning as the data lines Dl1, D21.
  • a drain region 304 (10) and each They are commonly configured.
  • the memory cells M adjacent in the row direction are separated by the element isolation region 305 (5).
  • the global data line GD (GD1, GD2) made of metal wiring is electrically connected to the ⁇ -type semiconductor region 307, which is the drain region of the selection transistor SD, via the contact hole 306.
  • the ⁇ -type semiconductor region 308 (21), which is the source region of the select transistor SD, is electrically connected to the drain region 304 (10).
  • the metal wiring constituting the common source line is wired so as to intersect with the global data line GD (not shown), and via the contact hole 309, the ⁇ -type semiconductor region 310 which is the source region of the selection transistor SS.
  • the ⁇ -type semiconductor region 311, which is the drain region of the selection transistor SS is electrically connected to the source region 303 (11) in the memory cell block.
  • the gate electrodes 312 and 313 of the select transistors SD and SS are composed of the wiring material of the word line 301 (8) above the floating gate.
  • the transistor area of the memory cell M is a floating gate electrode 314 (3, 7). This is the area shown.
  • the floating gate electrode 314 (3, 7) is formed below the word line 301 (8) and consists of the first layer floating gate electrode 314a (3) and the second layer floating gate electrode 314b (7). It has a two-layer structure.
  • the first-layer floating gate electrode 314a (3) is formed on the main surface of the semiconductor substrate 1 with the tunnel oxide film 2 serving as a gate insulating film interposed therebetween, and has a memory cell source region 303 (1 1). And a channel region between the drain region 304 (10).
  • the second-layer floating gate electrode 3 14 b (7) is disposed above the first-layer floating gate electrode 314 a (3), and the lead line 301 (8) and the floating gate electrode 3 14 (3, 7) The capacitance value is determined.
  • the control gate electrode 8 is formed on the second-layer floating gate electrode 314 b (7) with the interlayer insulating film 15 interposed, and the control gate electrode 8 is formed integrally with the word line 301 (8). . That is, the channel region is arranged between the source region 303 (11) and the drain region 304 (10) in the row direction.
  • FIG. 4 is a cross-sectional view taken along line IV-IV in FIG. 3
  • FIG. 5 is a cross-sectional view taken along line VV in FIG.
  • FIG. 6 is a sectional view taken along line VI-VI in FIG.
  • Each memory cell has a structure in which a shallow trench isolation (SGI) and a p-type channel stop region 16 are provided, and a deposited oxide film 5 is formed in a trench of a silicon substrate.
  • SGI shallow trench isolation
  • a p-type channel stop region 16 are provided, and a deposited oxide film 5 is formed in a trench of a silicon substrate.
  • the surface of the P-type silicon substrate 1 is covered with a tunnel oxide film 2 as a gate insulating film having a thickness of about 9.5 nm, and a first floating gate electrode 3 formed on the tunnel oxide film 2 by a polycrystalline silicon layer. (314a) is formed.
  • the side surface of the first floating gate electrode 3 is covered with an insulating film 4 which is a side wall spacer, and a second floating gate electrode 7 (314b) made of polycrystalline silicon is formed thereon. I have.
  • the second floating gate electrode 7 and the first floating gate electrode 3 are electrically connected.
  • an interlayer insulating film 15 is formed on the second floating gate electrode 7 and the element isolation region 5.
  • a control gate electrode 8 (301) made of a silicide layer of polycrystalline silicon or tungsten and the like and an insulating film 17 are formed on the interlayer insulating film 15.
  • an insulating film 128 is formed on the control gate electrode 8, and a data line (a gate and a balde line) disposed on the insulating film 128 so as to be orthogonal to the control gate electrode 8.
  • the metal wiring to be the data line GD) is formed.
  • the source region 11 (303) and the drain region 10 (304) of the memory cell are formed in the silicon substrate immediately below the first-layer floating gate electrode 3.
  • the semiconductor regions (source region 11 and drain region 10) of the memory cell are electrically connected to the semiconductor regions 308 (21) and 311 of the select transistor (SD, SS) (FIG. 5). As will be described later, the source region 11 (303) and the drain region 10 (304) have a symmetric structure and a shallow junction.
  • the memory cell M and the MIS FETs other than the select transistors SD and SS constitute a peripheral circuit and are formed in the peripheral circuit formation area (peripheral circuit section).
  • the MIS FET to which the voltage Vpp of the high voltage system is applied B is formed by a high voltage MIS FET.
  • Circuits including the high breakdown voltage MISFET include, for example, an internal voltage generation circuit CPC and a column decoder XDEC.
  • the gate electrodes (312, 313) of the select transistors are the control gates of the memory cells. Eight electrodes are used.
  • the element isolation 19 is formed in an element isolation step of a peripheral circuit portion described later (FIG. 4).
  • the gate oxide film 9 of the select transistor has a thickness greater than that of the good insulating film 2, and the thickness is, for example, about 25 nm.
  • the word lines (301, 8) are formed at equal intervals with the minimum processing dimensions, and the first and second floating gate electrodes 3, 7 and the interlayer insulating film 15
  • the control gate electrode 8 serving as a lead line has a laminated structure.
  • the lead lines are separated by a P-type semiconductor region 23 introduced by ion implantation.
  • a buffer gate (remaining gate) 315 is formed between the select transistor and the gate line.
  • the floating gate electrode 7 of the remaining gate 3 15 and the control gate electrode 8 are internally connected and are electrically connected.
  • FIGS. 7 to 19 are cross-sectional views illustrating an example of the method of manufacturing the AND-type flash memory according to the first embodiment in the order of steps. 7 to 19, the left area indicates a peripheral circuit forming area (peripheral circuit section) in which transistors of the peripheral circuit are formed, and the right area indicates a memory forming area (memory cell section) in which a memory cell is formed. ).
  • a photoresist is patterned so as to be an element isolation region of a peripheral circuit portion. Then, using this as a mask, the silicon nitride film 104 is removed by dry etching. Then, after removing the silicon oxide film 103, dry etching is performed using the silicon nitride film 104 as a mask so that a groove having a depth of about 0.35 / xm is formed in the semiconductor substrate 1. And etching. Next, the semiconductor substrate 1 is oxidized, and a silicon oxide film 101 having a thickness of about 30 nm is formed inside the etched groove.
  • an insulating film (silicon oxide film) 102 is deposited (deposited) by about 0.5 ⁇ by the CVD method. Further, the surface of the insulating film 102 is shaved by CMP (Chemical Mechanical Polishing) to planarize the surface of the silicon nitride film 104 (FIG. 7).
  • the silicon nitride film 104 is removed by hot etching with hot phosphoric acid or the like. Then, an element isolation region 302 (19) made of the insulating film 102 is formed. At this time, the element isolation region of the selection transistor in the memory mat is also formed at the same time.
  • boron (B) is ion-implanted into the semiconductor substrate 1 in several implantation steps. In each implantation step, the energy and dose are adjusted. As a result, a P-type well region 105, a channel stopper region 107, and a channel region 108 are formed.
  • the surface of the semiconductor substrate 1 is thermally oxidized to form a 9.5 nm silicon oxide film 110 (FIG. 8).
  • the silicon oxide film 110 becomes the tunnel oxide film 2.
  • a first polycrystalline silicon film (conductive film) 111, an insulating film (silicon oxide film) 112, and a silicon nitride film (SiN) 113 serving as an insulating film are formed by, for example, a CVD method.
  • the layers are sequentially deposited (deposited) to form a laminated film 114.
  • a phosphorus-doped polycrystalline silicon film doped with an impurity phosphorus (P) of about 1 ⁇ 10 2 t atoms m 3 or a non-doped polycrystalline silicon film can be used.
  • the photo-etching process is performed so that the polycrystalline silicon film 111 becomes the first floating gate electrode (3, 314a) in the memory cell portion, and protects the surface of the semiconductor substrate 1 in the peripheral circuit portion.
  • the polycrystalline silicon film 111, the insulating film 112, and the silicon nitride film 113 are processed by dry etching.
  • the laminated film 114 in the memory cell portion is patterned into a line-shaped pattern (stripe-shaped column pattern (column line)) extending in the column direction.
  • the polycrystalline silicon film 111, the insulating film 112, and the silicon nitride film are formed so as to protect the surface of the semiconductor substrate 1 even in the region where the select transistor is formed. 1 13 are left. Thereby, a concave portion is formed between the column patterns in the row direction.
  • the photoresist is patterned so that the region where the memory cell is to be formed is opened, and arsenic (As) ions, for example, a dose of 5 ⁇ 10 15 atoms / cm 2 , a caro speed voltage of 5 OKe V Ions are implanted into the substrate under the conditions described above to form semiconductor regions (diffusion layers) 10, 11, 11, 15, 303, and 304 that function as the source and drain regions of the memory cell.
  • the laminated film 114 in a column pattern functions as a mask in addition to the photoresist.
  • the n-type semiconductor region 115 can be formed in a self-aligned manner with respect to the column pattern, and can be accurately formed even with a fine column pattern.
  • the semiconductor region 1 15 can be formed. That is, the source regions 11, 115, and 303 and the drain regions 10, 115, and 304 are formed at the same time, that is, in the same ion implantation step, and thus have a symmetric structure. That is, the source regions 11, 115, and 303 and the drain regions 10, 115, and 304 are configured to have the same impurity profile.
  • the silicon nitride film 113 is formed on the layered film 114 serving as a mask, impurities to be implanted stop at the silicon nitride film 113 and the polycrystalline silicon film 111 and the underlying layer The characteristics of the semiconductor substrate 1 are not affected.
  • the semiconductor region 115 becomes a source region 303 (11) and a drain region 304 (10) functioning as a source line or a data line, as described later.
  • a silicon oxide film which is an insulating film, is deposited by a CVD method having a thickness of 200 nm, and the silicon oxide film is anisotropically etched to form a side wall gap on the side surface of the laminated film 114.
  • Form 6 Figure 9
  • the semiconductor substrate 1 in a region where the laminated film 114 and the sidewall spacers 116 in the memory cell portion are not formed is cut by anisotropic dry etching, and a depth force S of about 0.35 / zm
  • the grooves 1 17 are formed (FIG. 10).
  • the groove 117 is formed.
  • the side wall spacers 116 can be processed in a self-aligned manner.
  • a channel stopper region 16 can be formed by ion-implanting an impurity into the bottom of the groove 117.
  • the inside of the groove 117 is oxidized to form a silicon oxide film 118 of about 4 nm, and thereafter, a silicon oxide film (about 400 nm thick) formed by CVD using a CVD method.
  • a silicon oxide film is deposited (deposited) (Fig. 11).
  • the insulating film 119 is polished by the CMP technique, and flattening is performed up to the silicon nitride film 113 on the laminated film 114 (FIG. 12).
  • the insulating film 119 is buried between the side walls 116 and the surface position is the column pattern. It is formed almost uniformly on the memory cell area and on the element isolation region. In this way, a shallow trench element isolation region composed of the deposited oxide film 5 can be formed.
  • the silicon nitride film 113 functions as a CMP stopper, and the planarization process margin can be increased.
  • the peripheral circuit portion and the like are covered with the laminated film 114, the surface of the semiconductor substrate 1 in that portion is not damaged and contaminated by the CMP process, and the formation of a recess having a large area is prevented. As a result, dishing that hinders planarization can be prevented.
  • a second polycrystalline silicon film 120 is deposited (deposited) by a CVD method or the like, and processed (patterned) so as to become the second floating gate electrode 7 by a photoetching step. At this time, the peripheral circuits are protected. After that, an interlayer insulating film 121 is formed (FIG. 14).
  • the second polycrystalline silicon film 120 is doped with, for example, phosphorus (P) as an impurity.
  • the interlayer insulating film 121, the second polycrystalline silicon film 120, and the polycrystalline silicon film 111 of the peripheral circuit portion and the select transistor portion are removed by a photoetching process (FIG. 15).
  • the surface position of the insulating film 119 is configured to be higher than the surface position of the first polycrystalline silicon film 111 serving as the first floating gate electrode 3.
  • the second polycrystalline silicon film 120 serving as the floating gate electrode 7 is formed to extend on the insulating film 119.
  • the capacitance between the second floating gate electrode 7 and the source / drain region (semiconductor region 115) can be reduced, and the characteristics of the memory cell M can be improved. That is, the surface position of the insulating film 1 19 below the second polycrystalline silicon film 120 to be the second floating gate electrode 7 is the first polycrystalline silicon film to be the first floating gate electrode 3. It is configured to be higher than the surface position of the insulating film.
  • the surface position of the insulating film 119 is uniformly formed between the first polycrystalline silicon films 111 serving as the first floating gate electrodes 3. The surface position of the insulating film 119 is configured to be higher than the surface position of the insulating film 102.
  • the silicon oxide film 110 was removed to expose the main surface of the semiconductor substrate 1. Thereafter, the exposed surface of the semiconductor substrate 1 is oxidized to form a silicon oxide film 109 having a thickness larger than that of the gate insulating film 2 and having a thickness of about 25 nm.
  • Third polycrystalline silicon film 1 22 and WS i 2 film 123 is to be the control gate electrode 301 (8).
  • the silicon oxide film 124 (17) is processed by a photoetching process so as to become a pattern of the gate electrode of the transistor in the peripheral circuit portion, the gate electrode of the select transistor, and the pattern of the control gate electrode of the memory cell. .
  • the WSi 2 film 123 and the third polycrystalline silicon film 122 are processed using the silicon oxide film 124 (17) as a mask.
  • the control gate electrode 301 (8) and the word line are formed which are patterned in the direction perpendicular to the extending direction of the column pattern and extend in the row direction.
  • the interlayer insulating film 121, the second and first polycrystalline silicon films 120, 111 are sequentially processed.
  • the patterned WSi 2 film 123 and the third polycrystalline silicon film 122 function as the gate electrode of the MS transistor in the peripheral circuit. Also, the patterned interlayer insulating film 121, the second and first polycrystalline silicon films 120, 111 are respectively formed by the interlayer insulating film 15 and the second floating gate electrode 7 constituting the memory cell M. And the first floating gate electrode.
  • the photoresist is patterned so that the MOS transistors in the peripheral circuit are opened.
  • phosphorus (P) ions are applied to the substrate under the conditions of a dose of 2 ⁇ 10 13 atoms / cm 2 and a caro-speed voltage of 100 keV.
  • N-type low-concentration semiconductor region 125 of the high-breakdown-voltage MOS transistor in the peripheral circuit section by thermal diffusion at 850 ° C. You.
  • the photoresist is patterned to form low-concentration N-type semiconductor regions for MOS transistors and select transistors in the peripheral circuit (Fig. 17).
  • a silicon oxide film which is an insulating film with a thickness of about 200 nm, is formed by, eg, CVD, and a side wall capacitor is formed on the side surface of the gate electrode of the MOS transistor in the peripheral circuit by anisotropic etching.
  • the photoresist is patterned so that the peripheral circuit portion and the selection transistor portion are opened.
  • arsenic (As) ions are irradiated under the conditions of a dose of 5 ⁇ 10 15 atoms m 2 and an acceleration voltage of 50 keV. Ions are implanted into the substrate to form an N-type high concentration semiconductor region 127 (FIG. 18).
  • a silicon oxide film and an interlayer insulating film 128 made of phosphor glass are formed by a CVD method, a plug electrode 129 is formed in a contact hole, and a metal wiring 130 is formed.
  • the MOS transistor constituting the memory cell having the fine gate and the MOS transistor in the peripheral circuit section are formed on the same substrate.
  • the shallow trench isolation is applied to the memory cell and the selection transistor, and the rewrite method using the entire channel is employed.
  • the semiconductor regions 10, 11, 11, 15, 303, and 304 of the memory cell can be formed to have shallow junctions and have a symmetrical structure, so that memory cells can be miniaturized.
  • the adoption of the rewriting method using the entire surface channel can reduce the deterioration of the silicon oxide film due to the rewriting stress. Further, by dividing the memory block by the selection transistor, disturbance in an unselected block at the time of rewriting can be reduced.
  • the gate electrode of the selection transistor is formed of the material of the control gate electrode.
  • the selection transistor is formed of the material of the floating gate electrode and the control gate electrode.
  • An example in which the gate electrode can be formed will be described.
  • the element isolation region of the selection transistor can be formed at the same time as the element isolation region of the memory cell portion.
  • FIG. 20 is a conceptual diagram showing an example of a planar layout of the AND type flash memory according to the second embodiment.
  • FIG. 21 is a sectional view taken along line XXI--XXI in FIG. 20
  • FIG. 22 is a sectional view taken along line XXII-XXII in FIG. 20
  • FIG. 23 is a sectional view taken along line XXIII-XXIII in FIG. is there.
  • the buffer gate 315 is not formed in the AND type flash memory of the present embodiment. This is based on the fact that the gate electrode of the select transistor is composed of the materials of the floating gate electrode and the control good electrode, as described later.
  • the gate electrodes of the select transistors SD and SS use the materials of the first and second floating gate electrodes 3 and 7 and the control gate electrode 8.
  • the element isolation 5 has the same structure as the memory section.
  • the lead lines are formed at equal intervals with the minimum processing dimensions, and the first and second floating gate electrodes 3, 7 and the interlayer insulating film 15 are formed.
  • the control good electrode 8 serving as a word line has a laminated structure. The word lines are separated by a P-type semiconductor region 23 introduced by ion implantation.
  • the internal interlayer insulating film 15 is partially removed, and conduction between the floating gate electrode 7 and the control gate electrode 8 is established.
  • the thickness of the gate oxide film 9 of the selected transistor is about 25 nm.
  • the cross section shown in FIG. 22 is the same as that of the first embodiment, and a description thereof will be omitted.
  • 24 to 35 are cross-sectional views illustrating an example of a method of manufacturing the AND-type flash memory according to the second embodiment in the order of steps.
  • the left area indicates the peripheral circuit section and the right area indicates the memory cell section, as in the first embodiment.
  • the manufacturing method of the present embodiment is the same as that of the first embodiment before the formation of silicon oxide film 110 in FIG. Therefore, the description is omitted.
  • the element isolation region formed up to this step is formed only in the peripheral circuit portion, and is not formed in the region where the selection transistor is formed.
  • the surface of the semiconductor substrate 1 is oxidized to form a thermal oxide film 109 of about 20 nm. .
  • the thermal oxide film 109 in the memory cell portion is removed by photoetching technology, and the exposed surface of the substrate is oxidized to form a 9.5 nm silicon oxide film 110.
  • the thickness of the peripheral MOS transistor and the thermal oxide film 109 of the selection transistor portion inside the memory mat are 25 nm.
  • the silicon oxide film 110 becomes the tunnel oxide film 2
  • the thermal oxide film 109 becomes the gate insulating film of the transistors in the peripheral circuit and the select transistor.
  • a first polycrystalline silicon film 111, a silicon oxide film 112 formed by a CVD method, and a silicon nitride film 113 are sequentially deposited (deposited) to form a laminated film 114. I do. After that, by the photo-etching process, the polycrystalline silicon film 111 is formed so that the laminated film 114 becomes the first floating gate electrode in the memory cell and the gate electrode of the MOS transistor in the peripheral circuit portion. Process by dry etching.
  • the photoresist is patterned so that the MOS transistor in the peripheral circuit section is opened.
  • phosphorus ( ⁇ ) ions are applied at a dose of 2 ⁇ 10 13 atoms m 2 and an acceleration voltage of 100 keV.
  • ions are implanted into the substrate, and the N-type low-concentration semiconductor region 125 of the high-breakdown-voltage MOS transistor in the peripheral circuit is formed by thermal diffusion at 900 ° C.
  • the photoresist is patterned to form an N-type low concentration semiconductor region of the selected transistor.
  • the photoresist is patterned so that the memory cell portion is opened, and arsenic (A s) ions, for example, are implanted into the substrate under the conditions of a dose of 5 ⁇ 10 15 atoms / cm 2 and an acceleration voltage of 50 keV.
  • the semiconductor region 1 15 of the memory cell is formed by ion implantation (FIG. 25).
  • a silicon oxide film which is a 200-nm-thick insulating film, is formed by a CVD method.
  • One spacer forms 1 16.
  • arsenic (A s) ions to a dose of 5 X 1 0 1 5 atoms / cm 2 accelerating voltage 5 0 ke V
  • Ion implantation is performed to form an N-type high-concentration semiconductor region 127 of the peripheral circuit and the selected MOS transistor (FIG. 26).
  • the substrate area between the gate electrodes is The groove is cut by anisotropic dry etching, and a groove 117 having a depth of about 0.35111 is formed in a self-aligned manner with the side wall spacer 116 (FIG. 27).
  • the inside of the groove 117 is oxidized to form a silicon oxide film 118 of about 4 nm, and thereafter, a silicon oxide film 119 serving as an insulating film having a thickness of 400 nm is covered by a CVD method. It is deposited (deposited) (Fig. 28).
  • the formation of the groove 117 and the formation of the silicon oxide film 118 and the silicon oxide film 119 are the same as those in the first embodiment except that the groove 117 is also formed in the select transistor portion. is there.
  • the silicon oxide film 119 is removed by the CMP technique, and the silicon nitride film 113 on the gate electrode 111 is flattened, and the silicon nitride film 113 is flattened.
  • a silicon oxide film 119 is buried in the substrate (FIG. 29).
  • the photoresist is patterned by a photo-etching process so as to open the memory cell portion, and the silicon oxide film 112 is removed by dry etching (FIG. 30). ).
  • the silicon oxide film 112 in the peripheral circuit portion can be left, and a second polycrystalline silicon film 120 described later is removed.
  • the polycrystalline silicon film 111 in the peripheral circuit portion can be protected.
  • a second polycrystalline silicon film 120 is deposited (deposited), and processed so as to become the second floating gate electrode 7 by a photoetching process (FIG. 31).
  • cover the peripheral circuits After that, after forming the interlayer insulating film 121, a part of the interlayer insulating film 121 of the select transistor is removed by a photoetching step (not shown) (FIG. 32). By thus removing a part of the interlayer insulating film 121 of the select transistor, the control gate electrode 8 and the second floating gate electrode 7 described later can be electrically connected.
  • the substrate is exposed to, for example, phosphorus (P) ions at a dose of 2 ⁇ 10 13 atoms / cm 2 s at an acceleration voltage of 50 keV.
  • Ion implantation is performed to form an N-type low-concentration semiconductor region 21 of the select transistor.
  • B boron
  • a side wall spacer 20 is formed on the side surface of the gate electrode by forming a silicon oxide film formed by the CVD method and anisotropic dry etching.
  • the photoresist is then patterned, and arsenic (As) ions are implanted into the substrate under the conditions of a dose of 1 ⁇ 10 15 atoms / cm 2 and an accelerating voltage of 50 keV, and the N-type height of the select transistor is increased.
  • a concentration semiconductor region 22 is formed.
  • an interlayer insulating film 128 made of a silicon oxide film and a phosphor glass is formed by a CVD method, a plug electrode 122 is formed in a contact hole, and a metal wiring 130 is formed.
  • a MOS transistor in the peripheral circuit section and a fine gate MOS transistor are formed on the same substrate.
  • the channel width is defined by processing the lower polycrystalline silicon 3, and by processing the multilayer film 8 composed of the upper insulating film 17 and WS i 2 Z polycrystalline silicon film, Is defined.
  • the memory impurity semiconductor region is formed. Unnecessary growth of the impurity semiconductor region for the memory cell having the fine gate can be prevented, and the operation in the fine gate region can be stabilized.
  • the selection transistor is made of the material of the floating gate electrode and the control gate electrode of the memory, the region for forming the gate shown in the first embodiment becomes unnecessary, and the area can be reduced.
  • FIG. 42 is a cross-sectional view showing one example of the method of manufacturing the AND-type flash memory according to the third embodiment in the order of steps.
  • the left region indicates the peripheral circuit portion
  • the right region indicates the memory cell portion, as in the first embodiment.
  • the gate electrode of the MOS transistor in the peripheral circuit portion is formed only of the first polysilicon film.
  • the second polysilicon film, The polycrystalline silicon film and WS i 2 film of No. 3 can be added as electrode wiring.
  • the polycrystalline silicon film 111 and the silicon nitride film 113 are deposited (deposited).
  • a polycrystalline silicon film 111 and an upper silicon nitride film are formed by a photo-etching process so that they become the first floating gate electrode 3 in the memory cell part and the gate electrode of the MOS transistor in the peripheral circuit part.
  • Process 1 1 3 Thereafter, similarly to the second embodiment, a low-concentration semiconductor region 125 of the peripheral circuit, a semiconductor region 115 of the memory cell portion, and a side wall spacer 116 are formed. Further, similarly to the second embodiment, the high-concentration semiconductor regions 127 of the peripheral circuit portion are sequentially formed.
  • the memory cell portion is subjected to substrate etching in a self-aligned manner with the sidewall spacers 116 to form trenches 117.
  • a silicon oxide film 118 is formed, and a silicon oxide film 119, which is an insulating film having a thickness of 400 nm, is deposited (deposited) by a CVD method.
  • the oxide film 1 19 is shaved and the silicon nitride film 1 13 on the gate electrode 1 11 is flattened, and the silicon oxide film 1 19 is buried between the side wall spacers 1 16.
  • a second polycrystalline silicon film 120 is deposited (deposited) as shown in FIG.
  • the floating gate electrode 7 is processed. At this time, cover the peripheral circuit section.
  • an interlayer insulating film 121 is deposited (deposited), and a partial opening is formed in the transistor in the peripheral circuit portion and the interlayer insulating film 121 on the gate electrode of the select transistor (FIG. 39). For example, photo-etching technology is used to form the openings. Can be.
  • a third polycrystalline silicon film 122, a WS i 2 film 123, and a silicon oxide film 124 are sequentially formed by a CVD method (FIG. 40).
  • a silicon oxide film 124 is processed by a photoetching process so as to be a control gate electrode of the memory, and to be a gate electrode in the select transistor portion and the peripheral circuit portion.
  • a force is applied so as to cover the gate electrode 111 of the peripheral circuit portion.
  • WS i 2 film 1 2 3 third polycrystalline silicon 1 2 2, interlayer insulating film 1 2 1, second and first polycrystalline silicon films 1 2 0 using patterned silicon oxide film 1 2 4 as a mask , 1 1 1 are sequentially processed.
  • the MOS As described above, in the present embodiment, the MOS
  • FIGS. 43 to 49 are cross-sectional views showing an example of the method of manufacturing the AND flash memory according to the fourth embodiment in the order of steps.
  • the left region indicates the peripheral circuit portion
  • the right region indicates the memory cell portion, as in the first embodiment.
  • the gate electrode of the selection transistor in the memory cell and the memory mat is offset from the shallow trench isolation.1
  • the gate electrode of the peripheral circuit is in contact with the isolation region. It was a structure.
  • a structure in which the gate electrode of the peripheral circuit is offset with respect to the element isolation region is used.
  • a 9.5 nm silicon oxide film 110 is formed by oxidation.
  • the oxide film thickness of the peripheral circuit is 25 nm.
  • a first polycrystalline silicon film 150 and a silicon nitride film 151 are sequentially deposited (deposited) on the surface of the silicon oxide film.
  • patterning is performed so as to be the first floating gate electrode in the memory cell portion, and to remove the electrode material in the region for element isolation in the peripheral circuit portion.
  • the photoresist is patterned so that the memory cell portion is opened. For example, As ions are implanted into the substrate under the conditions of a dose of 5 ⁇ 10 15 atoms / cm 2 N and an acceleration voltage of 50 keV. Implantation is performed to form a semiconductor region 115 of the memory cell.
  • a silicon nitride film having a thickness of about 6 nm and a silicon oxide film having a thickness of 200 nm are formed by a CVD method, and a side wall spacer is formed on a side surface of the gate electrode by anisotropic etching.
  • a silicon nitride film having a thickness of about 6 nm is formed on the side wall of the gate electrode, an increase in the thickness of the gate insulating film at the end of the gate electrode can be prevented. As a result, processing with a fine gate length becomes possible, and high integration can be realized.
  • the semiconductor substrate 1 not covered with the polycrystalline silicon film 150, the silicon nitride film 151, and the sidewall spacers 152 is anisotropically dry-etched.
  • a groove with a depth of about 0.35 im is formed in a self-aligned manner with the side wall spacer 152, and then oxidized to form a silicon oxide film 153 of about 20 nm in the groove.
  • a silicon oxide film 154 which is an insulating film, is deposited (deposited) by the CVD method, and then the silicon oxide film is removed by the CMP technique, and the silicon nitride film 1515 over the gate electrode is planarized.
  • an isolation region composed of the silicon oxide film 154 can be formed. Unlike the first to third embodiments described above, the isolation region formed here is also formed in the peripheral circuit region at the same time.
  • a second polycrystalline silicon oxide film 120 is deposited (deposited) on the entire surface by, for example, a CVD method. Then, the memory cell portion is processed to be the second floating gate electrode 7 by a photoetching process, and the peripheral circuit portion is covered. Thereafter, an interlayer insulating film 121 composed of a silicon oxide film, a silicon nitride film, a silicon oxide film, and a silicon nitride film is deposited (deposited). Next, a portion of the interlayer insulating film 121 which is to be a gate electrode of a transistor in a peripheral circuit and a select transistor (not shown) is partially removed by a photoetching process.
  • a third polycrystalline silicon film 122, a WSi 2 film 123, and a silicon oxide film 124 formed by the CVD method are formed on the interlayer insulating film 121. Form sequentially.
  • the silicon oxide film 124 is patterned by a photoetching process so that it becomes a control gate electrode in the memory cell portion and a gate electrode in the peripheral circuit portion.
  • WS i 2 film 1 2 3 As a mask, WS i 2 film 1 2 3, third polycrystalline silicon film 1 2 2, interlayer insulating film 1 2 1, first and second polycrystalline silicon films 1 1 1 , 120 are sequentially removed by etching.
  • the gate electrode thus formed becomes a floating gate electrode and a control gate electrode in the memory cell portion, and becomes a gate electrode in the peripheral circuit portion and the selection transistor portion.
  • the gate electrodes of the transistors in the peripheral circuit portion and the select transistor are electrically connected to the third polysilicon film 122 and the second polysilicon film 120 at a portion opened in the interlayer insulating film 122. It is connected to the.
  • the photoresist is patterned so that the MOS transistor portion of the peripheral circuit portion is opened, and for example, phosphorus (P) ions are dosed at 2 ⁇ 10 13 atoms / cm 2. Then, ions are implanted into the substrate under the condition of an acceleration voltage of 100 keV, and an N-type low-concentration semiconductor region 125 of a peripheral high-withstand-voltage MOS transistor is formed by thermal diffusion at 850 ° C. Subsequently, the photoresist is patterned to form a low-breakdown-voltage N-type low-concentration semiconductor region including a selection transistor.
  • P phosphorus
  • a silicon oxide film as an insulating film is deposited (deposited) by the CVD method, and a sidewall spacer 116 is formed on the side surface of the gate by anisotropic dry etching.
  • the photoresist is patterned so as to open the peripheral circuit, and, for example, As ions are implanted into the substrate under the conditions of a dose of 5 ⁇ 10 15 atoms / cm 2 and an acceleration voltage of 50 keV.
  • An N-type high-concentration semiconductor region 127 of the M ⁇ S transistor portion and the selection transistor is formed.
  • a silicon oxide film and an interlayer insulating film 128 of phosphor glass are formed by a CVD method, a plug electrode (not shown) in a contact hole is formed, and a metal wiring 130 is formed.
  • a structure in which the gate electrodes of all the transistors are offset from the element isolation regions can be obtained.
  • the impurity semiconductor region of the peripheral circuit portion is formed.
  • the structure in which the element isolation of the memory cell is formed in a self-aligned manner after processing the floating good electrode of the memory cell has been described.
  • the memory differs from the above embodiments in that an element isolation region is formed before forming a gate electrode of a memory cell.
  • Embodiments 1 to 4 the method of storing binary (1 bit) information in the memory is used, whereas in Embodiment 5, four values (1 bit) are stored in one memory cell.
  • a circuit system of so-called multi-valued logic storage for storing 2 bits of information is employed.
  • the planar structure of the AND flash memory of the present embodiment, that is, the AND flash memory of the multi-valued logic storage system will be described with reference to FIG.
  • the AND-type flash memory of the present embodiment includes a memory array MEMARRAY, a latch circuit LATCH, and a column decoder XDEC.
  • the memory array MEMARRAY has memory cells arranged in a matrix consisting of rows and columns. A plurality of word lines extend in the row direction of the memory cell, and a plurality of data lines extend in the column direction. At least one bridge is connected to 8 k memory cells.
  • the AND-type flash memory according to the present embodiment has a storage capacity of 2 bits per memory cell, and thus has a storage capacity of 2 k bytes per 8 k memory cells. At least one word line is selected by address input AX. 16 k memory cells are connected to the address in the column direction, that is, at least one data line.
  • the latch circuit LATCH has a length of 8 k (2 k bytes).
  • the signals input from the outside to the control circuit CNTRL, the address signals input to the column decoder XDEC and the row gate YGATE, and the like are the same as in the first embodiment.
  • the data input / output circuit and the memory cell selection circuit in the row direction are the same as in the first embodiment.
  • the bit line voltage control circuit DIS CHARGE and the internal voltage generation circuit CPC are the same as in the first embodiment. Therefore, their description is omitted.
  • the circuit configuration of the AND-type flash memory cell of this embodiment is the same as that of FIG. 2 of the first embodiment, and the connection of each member is the same as that of the first embodiment. Therefore, the description is omitted.
  • the setting of the threshold after writing and erasing is changed from the conventional AND type.
  • Information is recorded by the presence or absence of electrons injected from the semiconductor substrate through the tunnel oxide film, as in the past.However, in the method of writing information by emitting electrons, the threshold voltage of the transistor after the emission is reduced. The variability is large, which is not appropriate for a multi-level method with a narrow threshold window. Therefore, the AND type flash memory according to the present embodiment employs a method of writing information by electron injection from the substrate, and has a uniform threshold value so as to be suitable for a multivalued method with a narrow threshold window. Therefore, when information is written, that is, when electrons are injected into the floating gate electrode, the threshold voltage of the subsequent transistor increases, while when information is erased, that is, when electrons are emitted. The threshold voltage thereafter decreases.
  • FIG. 50 is a conceptual diagram showing how the threshold value differs depending on the amount of injected electrons.
  • the vertical axis shows the threshold value, and the horizontal axis shows the frequency.
  • three types of voltages for example, 15, 16, and 17 V
  • electrons corresponding to the voltages are injected from the substrate into the floating gate electrode.
  • the threshold voltage of the transistor differs depending on the difference in the amount of charge, and this is shown in FIG.
  • each threshold voltage due to the difference in charge is illustrated as a distribution having peaks at 2.8V, 3.4V, and 5V, respectively. While emitting electrons In this case, the threshold value is distributed with a peak at 1.5 V.
  • the state of the electrons stored in the floating gate electrode that is, the state in which the threshold value is different can be clearly distinguished.
  • the logical distinction can be made.
  • These distinguishable states correspond to four 2-bit states (00, 01, 10, 11), and one memory cell can store two bits.
  • the state where electrons are emitted peak peak is 1.5 V
  • the state where the threshold is 2.8 V is set to '10'
  • the threshold is set to '10'.
  • the state with a peak of 3.4V can correspond to '00
  • 'and the state with a peak of 5V can correspond to '01.'
  • FIG. 51 is a chart showing a control voltage applied to a memory cell in a data read, write, and erase operation performed in the present embodiment, together with a conceptual diagram of the memory cell.
  • Table 2 is an operation table showing operation states of respective members in FIG. 2 at the time of data read, write, and erase operations performed in the present embodiment.
  • the electrons stored in the floating gate electrode of the memory cell in such a state perform the following operations.
  • the electrons accumulated in the floating gate electrodes of all the memory cells connected to the word line W11 receive the action of the electric field corresponding to the potential difference (18 V) between the substrate and the control gate electrode, Released from the floating gate electrode to the substrate.
  • W12 is 0V, so that the electron of the floating gate electrode is not applied with the electric field to be emitted to the substrate, and the electron is retained.
  • the state is maintained. That is, the erase operation is performed for all the memory cells connected to W11, and the information is not rewritten for all the memory cells connected to W12. This erase operation lowers the threshold voltage of the memory cell on the selected word line W11, and the threshold voltage has a distribution having a peak near 1.5 V.
  • the transistor may be turned off, and Dll, 012, 311, and S12 may be set to the floating state, and the substrate potential may be set to 2 V at the same time. Even in such a state, the erase operation is performed for all the memory cells connected to W11, and the information is not rewritten for all the memory cells connected to W12.
  • unselected memory blocks eg, BL2
  • D22 and S21 and S22 are set to the floating state, and at the same time, 0 V is applied to the word lines W21 and W22 to prevent rewriting of information.
  • 10 V is applied to the gates S i D 1 of the selection transistors SD 11 and SD 12 to turn on SD 11 and SD 12 and at the same time, the global data Maintain the voltages on lines GD I and GD 2 at 0 V and 6.5 V, respectively.
  • the voltage of the data line D 11 (write data line) of the selected memory cell Ml 1 is set to the voltage of GD 1 via SD 11, that is, 0 V, and the data line to which the unselected memory cell is connected is set.
  • the voltage of D 1 2 (non-writing data line) is set to the voltage of GD 2 via SD 12, that is, 6.5 V.
  • 0 V is applied to the gates S i S 1 of the selection transistors SS 11 and SS 12 to turn off the SS 11 and SS 12, whereby the source lines S 11 and S 12 Is in the floating state (OPEN).
  • 11 and S 12 may be held at V ss (0 V).
  • three types of voltages in the range of 14.9 V to 17 V are sequentially applied to the lead line Wl 1 selected by XDEC 1 for a certain period of time, while 4.5 V is applied to unselected word lines. Is applied. At this time, a voltage of 0 V is applied to the P-type well region.
  • Electrons of a charge amount corresponding to the voltage of the word line W11 are injected into the floating gate electrode of the selected memory cell M11 placed in this state, and the stored information is W3 of W11. It is divided into four states: the type of voltage and the state that is not written. When a voltage of 14.9 V to 17 V is applied to W11 and electrons are injected into the floating gate electrode, the source region is in the open state and the drain region (data line) is at 0 V. Therefore, an electron channel is formed on the entire lower surface of the tunnel oxide film, and the tunnel current flows on the entire surface of the tunnel oxide film.
  • the memory cell can be miniaturized and high integration of the AND type flash memory can be realized.
  • the current density of the tunnel current can be reduced to suppress the deterioration of the tunnel oxide film, thereby improving the reliability of the AND flash memory.
  • the element isolation withstand voltage of the memory cell must be 18 V or more.
  • the isolation voltage of the selection transistor must be 12 V or more.
  • the memory cells are separated by the shallow trench isolation in which the insulating film is buried, so that the required breakdown voltage is secured.
  • FIG. 52 is a flowchart showing an example of the write sequence.
  • the write data is latched by the latch circuit LATCH (step A).
  • writing is performed for the '01' data (step B).
  • '0 1' data is recorded as a threshold distribution with a peak near 5 V as described above. However, since there is a certain distribution, verify whether the data has been written normally (verify).
  • Step C The verification voltage is 4.5V. At this time, if the data has not been written normally (Fail), the process returns to step B, and the data for '01' is written again.
  • step D If it is verified in step C that the '01' data has been normally written, then the '00' data is written (step D).
  • the '00' data is recorded as a threshold distribution with a peak around 3.6 V as described above, but it has a certain distribution, so it is verified whether or not data was written normally (verify ) Yes (Step E).
  • the verification voltage is 3.6V. At this time, if the data has not been properly written (Fail), the process returns to step D, and the data for '00' is written again.
  • step F If it is verified in step E that the '00' data has been written normally, then the '10' data is written (step F).
  • the '10' data is recorded as a threshold distribution with a peak around 2.8 V as described above, but there is some distribution, so verify whether it was written correctly (verify) (Ste G).
  • the verification voltage is 2.8V.
  • the process returns to step F, and the data for '10' is written again.
  • step H weak writing is performed for all bits. As a result, all bits are written.
  • step I disturb detection of the '1 1' word is performed (step I), then elastic detection of the '10, word is performed (step) ', and then elastic detection of the' 00 'word is performed. Do (step).
  • the detection voltages are 2. IV, 3. IV, and 3.9 V, respectively. If an eratic or disturb is detected in steps I to K (Fai1), the written data is erased (step L), and the process returns to step B to retry the writing of '01' data. If both detections pass, the writing is terminated (step M).
  • the voltage of the selected word line is controlled by XDEC 1 to provide three types of voltages (2.4 V, 3.2 V, 4.0 V) in the range of 2.4 V to 4.0 V.
  • a voltage of 1 V is supplied to the local data line and a voltage of 0 V is supplied to the local source line via the selection transistor.
  • Reading is performed with the channel current according to the threshold voltage of the memory cell on the selected word line, and 2 V is applied to the selected word line to perform the same detection. As a result, a quaternary threshold voltage can be detected. At this time, 0 V is applied to the unselected word lines. Note that reading is performed in ascending order of threshold voltage.
  • the disturb phenomenon caused by the bit line in each operation can be prevented by turning off all the select transistors SD21 and SD22 and SS21 and SS22 of the unselected block.
  • FIG. 53 is a plan view showing a part of the structure of the memory cell and the select transistor of the AND-type flash memory according to the present embodiment.
  • FIG. 53 shows a portion of the select transistors SD 11 and SD 12 and a part of the memory cell array MEMARRAY on the drain region side (data lines D 11 and D 12 side) shown in FIG. , The structure on the SS 12 side is omitted.
  • the AND type flash memory includes a memory cell M (Mi1 to M22, N11 to N22), a selection transistor SD (SD11, SD12) and a selection transistor SD (SD11, SD12). It has a transistor SS (SSI 1, SSI 2) (not shown). Further, similarly to the first embodiment, the word line 301 (8) (word wirings Wl1 to W22) functioning as the control gate electrode of the memory cell M, the element isolation region 3 02 (19), a source region 303 (11), a drain region 304 (10), and an element isolation region 305 (5). Therefore, the description is omitted.
  • the device isolation regions 302 (19) and 305 (5) are formed before processing the floating gate electrode of the memory.
  • the source regions 11 and 303 and the drain regions 10 and 304 have a shallow junction and a symmetric structure as in the first to fourth embodiments.
  • the second-layer metal wiring M2 functioning as the global data line GD (GD I, GD2) indicated by the broken line in FIG. 53 is selected via the through hole 316 and the first-layer metal wiring Ml and the contact hole 306.
  • the drain region 307 of the transistor SD is connected, and the source region 308 (21) of the select transistor SD is connected to the drain region 304 (10).
  • the second-layer metal wiring M2 which functions as a common source line indicated by a broken line in the figure, is connected to the first layer via the through-holes 3 16 at the same interval as the intervals of the 128 memory local source lines.
  • the first layer metal wiring Ml is connected to the source region 303 (11) of the selection transistor SS (not shown) via a contact hole (not shown), and the drain of the selection transistor SS (not shown) is connected.
  • the region (not shown) is connected to the source region 303 (11) in the memory cell block.
  • the form of connection in this manner is the same as that of the first embodiment in which the connection is made to the source region 308 (21) and the S drain region 304 (10) of the select transistor SD.
  • the common source line may be drawn in the data line direction by the second metal wiring M2 and drawn out in the word line direction by the first metal wiring.
  • the gate electrode 312 of the selection transistor SD is made of the wiring material of the lead line 301 (8) above the floating gate. The same applies to the gate electrode material of the selection transistor SS (not shown).
  • a buffer gate 315 for forming transistors is formed between the memory cell M and the selection transistors SD and SS.
  • the buffering gut 315 is composed of a floating gate electrode and a word line as described later, and each electrode material is connected to a metal line via a contact hole to form a memory cell. It is electrically connected to the channel 208 and is fixed at the same potential.
  • the local bit line (304 (10)) on the select transistor SD side is buffered. Is electrically connected to the source region 308 (2 1) of the select transistor SD through the lower portion of the gate gate 3 15 region, and the local source line (303 (1 1)) is terminated at the lower portion of the buffer gate 3 15 region. . Similar to the first embodiment, the local bit line and the local source line are also arranged on the select transistor SS side in an inverted arrangement.
  • the transistor region of the memory cell ⁇ is a region indicated by the floating gate electrode 314 (3, 7).
  • the floating gate electrodes 3 14 (3, 7) are formed below the word lines 301 (8), and the first-layer floating gate electrodes 314 a (3) and the second-layer floating gate electrodes 314 b (7 ).
  • the first layer floating gate electrode 314a (3) is defined between the source region 303 (11) and the drain region 304 (10) of the memory cell.
  • the second-layer floating gate electrode 314 b (7) is disposed above the first-layer floating gate electrode 314 a (3), and the word line 301 (8) and the floating gate electrode 3 14 (3, 7) Has been determined.
  • FIG. 54 is a cross-sectional view showing one example of the AND-type flash memory of the present embodiment.
  • a region A indicates a peripheral circuit formation region (peripheral circuit portion)
  • regions B and C indicate a memory cell formation region (memory cell portion) which is a memory cell array region.
  • the memory cell shown in the B area shows a cross section taken along the line BB shown in FIG.
  • a shallow groove isolation (Shallow Groove Isolation) structure element isolation region 204 (305 (5)) is formed on the main surface of the semiconductor substrate 201.
  • a template region 207 is formed on the main surface of the semiconductor substrate 201.
  • a part of the p-type well region 208 (particularly, the p-type well region 208 in the memory cell region) is The p-type semiconductor substrate 201 is separated from the p-type semiconductor substrate 201 by an n-type p-type region 206 formed in a deeper region so as to surround the p-type p-type region 208.
  • the element isolation region 201 separates a MISFET of a memory cell and a peripheral circuit, which will be described later, and, although not shown, provides a channel stop region made of a p-type impurity thereunder to more effectively isolate the element. May be.
  • the minimum width of the element isolation region 204 is, for example, 0.35 / zm.
  • the memory cell M and the select transistor SD are formed on the main surface of the p-type module region 208 in the memory cell formation region (B region and C region), and the buffer gate 315 is also formed on the main surface. Have been.
  • the memory cell M has a floating gate composed of a first floating gate electrode 2 11 and a second floating gate electrode 2 18 formed on a tunnel oxide film 210 which is a gate insulating film having a thickness of about 9.5 nm. It has electrodes.
  • the first floating gate electrode 211 is formed of a polycrystalline silicon layer having a thickness of about lOO nm, and has a gate length of 0.25 zxm, for example.
  • the side surface of the first floating gate electrode 211 is covered with a side wall spacer 214 made of an insulating film.
  • An insulating film 216 is formed on the element isolation region 204 on the side surface of the insulating film (side wall spacer) 214.
  • the second floating gate electrode 2 18 is formed on the first floating gate electrode 211 and is made of a polycrystalline silicon layer having a thickness of about 40 nm.
  • the second floating gate electrode 218 and the first floating gate electrode 211 are electrically connected.
  • the width of the second floating gate electrode 2 18 is, for example, 0.85 ⁇ .
  • a silicon oxide film having a thickness of 57/3/11 nm is formed on the second floating gate electrode 218 and the insulating film 216.
  • An insulating film 219 is formed on the interlayer insulating film 219.
  • a control gate electrode (word line 301 (8)) composed of a polycrystalline silicon layer 223 and a WSi 2 layer 224 having a thickness of 50 and 120 nm, respectively, is disposed. I have.
  • an insulating film 225 formed by a CVD method and having a thickness of about 50 nm is formed above the control gate electrode.
  • the source region (source line 303 (1 1)) and the drain region (data line 304 (1 0 )) are formed.
  • the semiconductor regions 303 (11) and 304 (10) of the memory cell are electrically connected to the selection transistor SD or SS as described above.
  • the selection transistor SD has a gate electrode composed of a polycrystalline silicon layer 223 and a WS i 2 layer 224 formed on the gate insulating film 220.
  • the element isolation region 302 (19) of the select transistor SD or SS is formed in the same step as the element isolation region 305 (5) of the memory cell, and the element isolation width is 0.35 ⁇ .
  • the gate oxide film 220 has a thickness of 25 nm and is formed in the same process as the gate oxide film 220 in the peripheral circuit region.
  • the gate width of the select transistor is, for example, 0.75 zm.
  • a buffer gate electrode 315 is formed between the memory cell M and the select transistor SD.
  • the buffer gate electrode 3 15 is composed of the material of the first floating gate electrode 2 11 and the second floating gate electrode 2 18 and the word line material composed of the polycrystalline silicon layer 223 and the WSi 2 layer 224. It has a partially overlapping structure, and includes a tunnel oxide film 210 below the material of the first floating gate electrode 211 and a gate oxide film 220 between the lead wire material and the p-type well region 208.
  • the buffer gate electrode 315 is electrically connected to the p-type well region 208 and is fixed at the cell region potential (or substrate potential).
  • a p-type semiconductor region 228 is formed between the memory cells M, thereby separating the memory cells in the column direction.
  • a low-concentration n-type impurity semiconductor region 227 and a high-concentration n-type impurity semiconductor region 232 are formed between the buffer gate electrode 315 and the select transistor SD.
  • the size of each gate is such that the word line width of the memory cell is, for example, 0.25 ⁇ m and the pitch is, for example, 0.5 ⁇ .
  • the line width of the buffer gate electrode 315 is, for example, 1 ⁇ , and the line width of the selection transistor is, for example, 0.9 ⁇ .
  • ⁇ -channel MIS FETs Qn1, Qn2 and p-channel MISF ETQp are formed in the peripheral circuit area ( ⁇ area).
  • the gate electrodes of the n-channel MIS FETs Qn 1 and Qn 2 and the p-channel MIS FET Qp are formed on the gate insulating film 220 and include a polycrystalline silicon layer 223 and a WS i 2 layer 224.
  • the insulating film 230 is formed on the memory cell M, the buffer gate electrode 3 15, the selection transistor SD, the n-channel MIS FETQn 1, Qn 2 and the p-channel MIS FETQp 8, and the first layer is formed on the insulating film 230.
  • a metal wiring M 2 (not shown) serving as a data line is formed so as to be orthogonal to the wiring Ml and the control gate electrode.
  • FIGS. 55 to 77 are cross-sectional views or plan views illustrating an example of a manufacturing process of the AND flash memory according to the fifth embodiment in the order of processes.
  • FIGS. 55 to 77 are cross-sectional views or plan views illustrating an example of a manufacturing process of the AND flash memory according to the fifth embodiment in the order of processes.
  • the plan view only the memory cell areas (B and C areas) are shown.
  • a silicon oxide film 202 and a silicon nitride film 203 are deposited (deposited) on a p-type semiconductor substrate 201, and then photolithography is performed so that a region to be an element isolation region 204 is opened.
  • the silicon nitride film 203 is removed by dry etching using this as a mask.
  • the semiconductor substrate 201 is dry-etched by about 0.35 ⁇ to form a shallow groove in a region to be the element isolation region 204.
  • the inside of the shallow groove of the semiconductor substrate 201 is oxidized to form a silicon oxide film having a thickness of about 30 nm, and then an insulating film (silicon oxide film) is formed by a CVD method. Deposit (deposit) about ⁇ . Thereafter, after performing thermal oxidation, a silicon nitride film having a thickness of about 200 nm is formed on the entire surface of the insulating film by a CVD method (not shown), and a wide element isolation region 204 is formed by photoetching. This is patterned so that the silicon nitride film remains only at the portion where the silicon nitride film remains.
  • the silicon nitride film and the insulating film are polished and flattened by a CMP (Chemical Mechanical Polishing) method, and the insulating film is embedded in the shallow groove. This polishing is performed until the silicon nitride film 203 is exposed. At this time, the silicon nitride film 203 functions as a rubber film for polishing by CMP.
  • CMP Chemical Mechanical Polishing
  • the silicon nitride film 203 is removed by, for example, wet etching using hot phosphoric acid.
  • the peripheral circuit region (A region), the element isolation region 204 of the memory cell and the selection transistor region (A region and B region) are simultaneously formed.
  • the insulating film (silicon oxide film) is formed in the shallow groove.
  • a buried element isolation region 204 is formed, and a plan view of the semiconductor substrate 201 on which the element isolation region 204 is formed is shown in FIG. 57 for the memory cell regions (B and C regions).
  • the width of the active region sandwiched between the element isolation regions 204 is, for example, 0.75 ⁇ m, and the width of the element isolation region 204 is, for example, 0.35 / m.
  • the element isolation regions 204 of the memory cell portion and the select transistor portion are simultaneously formed in this step.
  • a sacrificial oxide film 209 is formed on the surface of the semiconductor substrate 201, and further, phosphorus (P) is ion-implanted into the semiconductor substrate 201 with high energy using a photo resist as a mask to form a deep region. Then, an n-type cell region 206 is formed. Next, using the photo resist as a mask, phosphorus is ion-implanted several times in energy and dose amounts to form an n-type gate region 207. Thereafter, boron (B) is ion-implanted several times with energy and dose using the photoresist as a mask to form a p-type well region 208. Although not shown in the figure, boron may be ion-implanted into the memory cell and the select transistor portion to form a channel stopper region. Similarly, boron ions may be implanted into the memory cell to form a channel region.
  • a silicon oxide film 210 of, eg, 9.5 nm is formed by thermal oxidation.
  • a non-doped polycrystalline silicon film (conductive film) 211 having a thickness of, for example, 100 nm and a silicon nitride film (insulating film) 211 having a thickness of, for example, 200 nm are formed by CVD. Are sequentially deposited (deposited). The polycrystalline silicon film 211 in the B and C regions will later become the first floating gate electrode.
  • the photo-etching process is used to define the gate length of the first floating gate electrode in the memory cell, and the semiconductor substrate 20 in the select transistor portion (part of the C region) and the peripheral circuit portion (A region).
  • the silicon nitride film 2 12 is dry-etched.
  • the resist is removed, and the polycrystalline silicon film 211 is dry-etched using the silicon nitride film 211 as a mask.
  • the semiconductor substrate 2 is formed by the impurities implanted in the ion implantation step described below. 0 1 impurity concentration And distribution is not affected. Further, the surface of the semiconductor substrate 210 in the selected transistor portion and the peripheral circuit portion is not damaged by the CMP process described later. As a result, the performance of the AND type flash memory can be improved and the process can be stabilized.
  • arsenic (As) ions are implanted into the substrate under the conditions of a dose of 1 ⁇ 10 14 atoms / cm 2 and an accelerating voltage of 40 keV to form a semiconductor region 213 of a memory cell. .
  • FIG. 59 shows a plan view of the polycrystalline silicon film 211 and the silicon nitride film 212 and the semiconductor region 211 of the memory cell thus formed.
  • the polycrystalline silicon film 211 serving as the first floating gate electrode and the silicon nitride film 212 thereon are protected in a striped column pattern (line pattern in the column direction) in the memory cell portion and protected in the select transistor portion. It is arranged so that it covers (covers). In this way, a recess is formed between the column patterns in the row direction.
  • the line width of the silicon nitride film 212 in the memory mat is, for example, 0.25 ⁇ , and the interval is, for example, 0.85 / xm.
  • the polycrystalline silicon film 211 and the silicon nitride film 212 and the semiconductor region 213 of the memory cell are formed in an active region between the element isolation regions 204.
  • the semiconductor region 2 13 of the memory cell becomes a source region 303 (1 1) and a drain region 304 (10), which is later connected to the drain region 308 (2 1) of the select transistor SD.
  • the side to be connected (drain region 304 (10)) is formed longer, and the side not connected (source region 303 (11)) is formed shorter.
  • a silicon oxide film as an insulating film having a thickness of about 150 nm is formed by the CVD method, and the silicon oxide film is anisotropically etched to form a polycrystalline silicon film 2.
  • Side spacers 214 are formed on the side surfaces (sidewalls) of the silicon nitride film 211 and the silicon nitride film 211.
  • arsenic (A s) ions are implanted into the substrate under the conditions of a dose of 1 ⁇ 10 15 atoms / cm 2 and an accelerating voltage of 40 keV to form a semiconductor region 215 of a memory cell. I do.
  • the silicon nitride film 212 becomes a mask, and unnecessary implantation into the floating gate and the peripheral circuit portion does not occur.
  • the source region and the drain region 213 and 215 are formed by the same ion implantation process. It has a symmetrical structure and shallow junction.
  • a silicon oxide film 216 as an insulating film having a thickness of, for example, 500 nm is deposited (deposited) by the CVD method.
  • the unevenness formed by the polycrystalline silicon film 211 and the silicon nitride film 211 processed into a stripe-shaped column pattern in the memory cell region is buried.
  • the silicon oxide film 216 is polished by about 380 nm by the CMP technique so that the first floating gate electrode can be polished between column patterns and on the element isolation region 204.
  • the silicon oxide film 216 is formed such that the surface position of the silicon oxide film 216 becomes substantially uniform. That is, the surface position of the silicon oxide film 211 is formed almost uniformly.
  • the silicon oxide film 211 is etched to the silicon nitride film 212 by dry etching while maintaining the same surface uniformity.
  • the etching rates of the silicon oxide film 211 and the silicon nitride film 212 are almost the same.
  • the dry etching etches the silicon nitride film 212 to almost half the thickness thereof. This is because the thickness of the silicon nitride film 211 before etching is large, and the difference (step) between the surface position of the polycrystalline silicon film 211 described later and the surface position of the silicon oxide film 211 is too large. This is because the processing of the polycrystalline silicon film 211 becomes difficult.
  • the silicon oxide film (insulating film) 216 with the unevenness is buried so that the surface position becomes uniform in the memory cell portion.
  • the silicon nitride film 212 is used for detecting the etching end point in the dry etching of the upper silicon oxide film.
  • the silicon nitride film 212 plays a role of protecting the floating gate electrode from CMP and dry etching. Further, since the peripheral circuit portion is also covered with the silicon nitride film 212, the underlying film is not scraped by the above-mentioned etching, and no dating occurs.
  • the etching is not limited to dry etching, but may be wet etching.
  • the difference in etching speed is greater than dry etching depending on the film quality.
  • the uniformity of the surface position of the film 2 16 can be improved.
  • the silicon nitride film 212 is removed with hot phosphoric acid to expose the underlying polycrystalline silicon film.
  • a 40-nm-thick Lind-polycrystalline silicon film 218 having an impurity concentration of about 4.7 ⁇ 10 20 atoms / cm 3 is deposited (deposited) by a CVD method, and 2 Process to become a floating gate electrode.
  • the peripheral circuit section and the select transistor section are covered and protected by the second floating gate electrode.
  • the surface position of the silicon oxide film 216 below the second floating gate electrode (polycrystalline silicon film 218) is set higher than the surface position of the first floating gate electrode (polycrystalline silicon film 221). Be composed.
  • the capacitance between the second floating gate electrode 2 18 and the source / drain regions 2 13, 215, 10, 11 can be reduced.
  • characteristics of a memory cell can be improved.
  • the polycrystalline silicon film 218 covers the polycrystalline silicon film 211 serving as the first floating gate electrode in the memory cell portion, and is formed on the silicon oxide film 216. It is arranged so as to extend in a stripe shape, and to protect (cover) in the select transistor portion.
  • the width of the stripe that is, the line width of the second floating gate electrode is, for example, 0.85 ⁇ m, and the interval is, for example, 0.25 ⁇ .
  • the surface on which the phosphorus-doped polycrystalline silicon film 218 is deposited has a high flatness because the silicon oxide film 216 is embedded. For this reason, the exposure light in photolithography is unlikely to be scattered, and the processing accuracy can be improved and miniaturization can be facilitated. As a result, the degree of integration of the AND type flash memory can be improved. Further, the capacitance between the second floating gate electrode 2 18 and the source / drain regions (semiconductor regions 213 and 215) can be reduced, and the characteristics of the memory cell can be improved.
  • an interlayer insulating film 219 made of a silicon oxide film, a silicon nitride film, a silicon oxide film, and a silicon nitride film having a thickness of, for example, 57/3 nm is formed by CVD or the like.
  • the peripheral circuit portion and the interlayer insulating film 219 of the select transistor, the second polycrystalline silicon film 218, and the first polycrystalline silicon film 211 are removed by a photoetching process.
  • the pattern 255 is the buffer gate electrode 31 existing between the memory cell portion where the first and second floating gate electrodes are formed in a stripe shape and the region where the select transistor SD is formed.
  • the memory mat is placed so as to protect (cover) the area near the center of the area where 5 is formed.
  • a sacrificial oxide film is formed by thermal oxidation. After ion implantation to form a channel region, the sacrificial oxide film is removed, and a 25-nm-thick oxide film 220 is formed by thermal oxidation.
  • the oxide film 220 becomes a gate insulating film of the n-channel MIS FETQn 1 and Qn 2 of the peripheral circuit, the p-channel MIS FETQp, and the select transistor SD.
  • a WS i 2 film 224 and a silicon oxide film 225 having a thickness of about 150 nm are sequentially formed.
  • FIG. 70 shows a plan view after processing.
  • the minimum gate length of the n-channel MISF ETQ n 1 and Q n 2 is, for example, 1 // m
  • the minimum gate length of the p-channel MIS FET Qp is, for example, 1.1 // m.
  • the gate length of the select transistor SD is, for example, 0.2, and the head line width (gate width) of the memory cell is, for example, 0.25 m.
  • the WSi 2 film 224 and the third polycrystalline silicon film 223 are sequentially processed using the silicon oxide film 225 as a mask. In this manner, the WS i 2 film 224 and the third polycrystalline silicon film 223 become gate electrodes of the n-channel MISFETQ n 1 and Qn 2 and the p-channel MISFETQ p in the peripheral circuit region (A region). In the cell area (B and C areas), the area becomes the gate electrode (312) of the select transistor SD and the word line (305 (5), control gate electrode) of the memory cell.
  • control gate electrode (word line) 305 (5) extending in the row direction is formed by patterning in the direction perpendicular to the direction in which the column pattern extends.
  • the interlayer insulating films 2 19, 1, 2, and 3 are masked using the photoresist PR and the silicon oxide film 225 as a mask.
  • the second polycrystalline silicon films 21 1 and 21 8 are sequentially processed (FIG. 72).
  • the word line 301 (8), the selected transistor SD, and the buffer gate electrode 3 15 are formed.
  • the second patterning of the photoresist PR is arranged on the buffer gate electrode 315 so as to open the memory cell portion.
  • the upper surface of the buffer gate electrode 315 is patterned so that the surface of the second floating gate electrode is exposed.
  • the region where the n-channel MI SFETs Qn1 and Qn2 of the peripheral circuit portion are formed is formed.
  • the photoresist is patterned so as to have openings, and for example, phosphorus (P) ions are implanted into the substrate under the conditions of a dose of 2 ⁇ 10 13 atoms / cm 2 , an acceleration voltage of 60 keV, and an n-channel of a peripheral circuit portion.
  • the MIS FETs Qn1, Qn2 and the n-type low-concentration semiconductor region 227 in the selection transistor region inside the memory mat are formed.
  • BF 2 ions are implanted into the substrate over the entire surface under the conditions of a dose of 4 X 10 I 2 atoms m 2 and an acceleration voltage of 50 keV, and the p-channel of the peripheral circuit section A low concentration semiconductor region 228 is formed.
  • a punch-through stop region (p-type semiconductor region) 228 is formed in the substrate region sandwiched between the word line and the source / drain region of the memory by implanting BF 2 ions.
  • an insulating film 230 composed of a silicon nitride film having a thickness of about 20 nm and a silicon oxide film having a thickness of about 200 nm is formed by a CVD method.
  • a side wall spacer 230 is formed on the side surface of the gate electrode by anisotropic etching.
  • the photoresist is opened so that the n-channel MIS FETs Qn 1 and Qn 2 in the peripheral circuit section and the select transistor SD are opened.
  • arsenic (As) ions are implanted into the substrate under the conditions of a dose of 5 ⁇ 10 15 atoms / cm 2 and an acceleration voltage of 50 keV to form an n-type high-concentration semiconductor region 232.
  • p-channel MISF ETQ p of the peripheral circuit portion is patterned photoresist so as to open, for example, a dose of BF 2 ions 3 X 10 1 5 atoms / cm 2, in the substrate at an acceleration voltage of 50 ke V
  • a p-type high-concentration semiconductor region 233 is formed.
  • TEOS a tetramethylene Tokishishiran
  • the photoresist is puttered and dry etched.
  • Contact holes are formed in the interlayer film 235 and the silicon oxide film 234 in a 38 ⁇ m square pattern.
  • a Ti (titanium) ZTiN (titanium nitride) film having a thickness of 40 nm and 100 nm is formed by sputtering, and a 500 nm-thick W film is formed. (Tungsten) film is formed by CVD method. After that, the W film on the surface is removed by dry etching. Thus, the plug electrode P shown in FIG. 54 is formed.
  • a metal layer made of, for example, TiZA1-CuZTi / TiN is formed to a thickness of, for example, 10/200/10/75 nm, and the metal layer is patterned by a photoetching process.
  • One-layer wiring Ml is formed. In this way, the AND-type flash memory shown in Fig. 54 is obtained.
  • the metal layer is patterned as wiring for the peripheral circuit portion, and is patterned so as to connect the global data line and the semiconductor region of the selection transistor in the memory mat portion. Also, lead wires from word lines in the memory mat section to the decoder section are formed.
  • the pitch of the contact holes 264 in the selection transistor portion is, for example, 1. l / xm
  • the interval between the first-layer wirings M 1 is, for example, 0.4 ⁇ in the dock bone portion
  • the first-layer wirings ⁇ 1 pitch For example, 1.1 ⁇ .
  • the interval between the first-layer wirings Ml in the word line lead-out part is, for example, 0.42 in the dock bone part
  • the wiring pitch is, for example, 1. ⁇ .
  • the first layer wiring can be formed in a lattice shape on the memory cell as illustrated.
  • a lattice shape facilitates the CM step used in the step of forming an interlayer insulating film formed between the first layer wiring and the second layer wiring.
  • the grid-like wiring (Ml) on the memory cell makes the unevenness of the interlayer insulating film before CMP performed uniform, thereby preventing the dicing. If the grid-like wiring is not formed, it is inevitable that a recess having a large area is formed in this part, and dishing occurs in this region. No concave part is formed. As a result, the process load of CMP in the process of forming the interlayer insulating film can be reduced, and dicing can be prevented.
  • the second layer wiring M2 can be formed as follows. After forming a silicon oxide film with a thickness of about 1 000 nm by the CVD method, the surface is polished by CMP, and then a silicon oxide film with a thickness of 400 nm is deposited (deposited) by the CVD method. Thereafter, the photoresist is patterned and dry etching is performed to form a through-hole having, for example, 0.44 ⁇ . Next, after ultraviolet irradiation, a composite film composed of a Ti / iiN film having a thickness of 40/100 nm and a W film having a thickness of 500 nm is formed. Thereafter, the W film on the surface is dry-etched to form a plug electrode inside the through hole.
  • a metal layer made of TiZA1-CuZTi / TiN is formed with a thickness of, for example, 10Z400 to 10/75 nm.
  • the metal layer is patterned by a photoetching process to form a second-layer wiring M2.
  • the second layer wiring M2 is patterned as a wiring of the peripheral circuit part, and is patterned so as to become a global data line GD in the memory mat part as shown in FIG.
  • the wiring interval of the selection transistor section is, for example, 0.48 // m in the dock bone section, and the wiring pitch is, for example, 1.1 / im.
  • the first through holes 263 of the selection transistor section are alternately arranged.
  • a silicon oxide film is formed by a CVD method of about m, followed by a second through hole of about 0.52 m opening, a plug electrode similar to the above, and a film thickness of, for example, 10/600 ⁇ 10/75 nm.
  • the third-layer wiring M3 composed of Ti / A1-Cu / Ti / TiN can be formed.
  • the third layer wiring M3 is patterned as a wiring of a peripheral circuit portion. At this time, the wiring width is, for example, 0.7 / m, and the interval is, for example, 0.8 ⁇ .
  • the AND-type flash memory according to the present embodiment is a 256-Mbit flash memory that employs a storage method based on multi-valued logic, so that the capacity can be increased without increasing the physical bit capacity in the memory chip. Becomes possible.
  • the adoption of shallow groove element separation can improve the reliability of AND-type flash memory.
  • tunneling current for writing and erasing flows over the entire channel region of the memory cell, so that the element life is prolonged and the structure is suitable for miniaturization.
  • scattering of exposure light is suppressed to improve processing accuracy.
  • peripheral circuits and select transistor sections are laminated films including silicon nitride films. As a result, unnecessary impurity implantation and damage due to CMP can be prevented, and a high-performance AND flash memory can be manufactured.
  • the process load can be reduced and the process margin can be increased.
  • FIG. 78 is a plan view showing an example of an AND type flash memory according to the sixth embodiment with respect to a memory cell region.
  • the AND flash memory according to the present embodiment has a buffer gate electrode and a select transistor formed integrally, and the other configuration is the same as that of the fifth embodiment. Therefore, only the differences from the fifth embodiment will be described below.
  • the AND type flash memory according to the present embodiment has a gate electrode 600 in which a buffer gate electrode and a selection transistor are integrally formed.
  • the gate electrode 600 has the same structure as the buffer gate electrode in terms of the structure of the gate electrode, but also functions as a selection transistor.
  • FIG. 79 is a cross-sectional view of the AND flash memory according to the present embodiment. Select
  • FIG. 80 and FIG. 81 are cross-sectional views showing a D portion in FIG. 79 in an enlarged manner.
  • FIG. 80 shows a cross section taken along line EE in FIG. 78
  • FIG. 81 shows a cross section taken along line FF in FIG.
  • a gate electrode 600 having a configuration similar to that of buffer gate electrode 315 of the fifth embodiment is provided.
  • the drain region 213 extends below the gate electrode 600, and the gate insulating film 220 and the polycrystalline silicon It reaches the lower part of membrane 222. Therefore, when the appropriate voltage to the polycrystalline silicon film 2 2 3 and W s 1 2 film 2 2 4 is applied, the channel between the drain region 2 1 3 and n-type low concentration semiconductor region 2 2 7 Is formed, and can function as a transistor. That is, the select transistor SD is formed, in which the lower region of the gate insulating film 220 and the polycrystalline silicon film 222 of the gate electrode 600 is used as a channel region.
  • FIGS. 82 to 87 are plan views or cross-sectional views showing an example of a method of manufacturing the AND-type flash memory according to the sixth embodiment in the order of steps.
  • the method for manufacturing the AND flash memory according to the present embodiment is the same as the steps up to FIG. 65 in the fifth embodiment.
  • removing the interlayer insulating film 2 19, the second polycrystalline silicon film 2 18, and the first polycrystalline silicon film 2 11 by a photoetching process is the same as in the fifth embodiment.
  • a pattern 610 is formed below the end of the drain region 213 to be the local data line 304 (10).
  • the end of the drain region 21 3 is formed over the entire area below the floating gate electrode portion of the good electrode 600.
  • the silicon oxide by the gate insulating film 2 2 0, the polycrystalline silicon film 2 2 3, W si 2 film 2 2 4, CVD method A film 225 is formed.
  • the word line 301 (8) and the gate electrode 600 are formed in the memory cell region.
  • the silicon oxide film 225, the Ws i 2 film 224, and the polycrystalline silicon film 223 are patterned so as to form ETQp.
  • the pattern of the gate electrode 600 is formed by offsetting the distance L from the end of the drain region 304 (10). Accordingly, a channel length corresponding to the distance L is formed.
  • the interlayer insulating film 219, the first and second polycrystalline silicon films 211 are formed using the silicon oxide film 225 as a mask. , 218 are processed sequentially.
  • the word line 301 (8) and the select transistor SD having the gate electrode 600 are formed, respectively.
  • a first layer wiring Ml is formed as in the fifth embodiment
  • a second layer wiring M2 is formed as in the fifth embodiment.
  • the third-layer wiring M3 can be formed in the same manner as in the fifth embodiment.
  • the AND-type flash memory of the present embodiment it is not necessary to separately form the buffer gate electrodes, so that the area can be saved and high integration of the AND-type flash memory can be achieved.
  • 88 to 99 are cross-sectional views or plan views showing an example of a method for manufacturing an AND flash memory according to Embodiment 7 of the present invention in the order of steps.
  • an element isolation region 204 is formed on the main surface of a semiconductor substrate 201, and p-type and n-type well regions 206 to 208 are further formed. Then, after oxidizing the main surface of the semiconductor substrate 1 to form a gate insulating film 22 ° of about 25 nm, as shown in FIG. 88, an n-channel MIS FETQn 1 and a p-channel MIS FETQp are formed. The region to be formed is covered with a photomask 205, and the gate insulating film 220 on the main surface of the semiconductor substrate 1 is removed by etching. Next, a gate insulating film 210 thinner and thicker than the gut insulating film 220 is formed on the main surface of the semiconductor substrate 201.
  • the photomask 205 is removed, and the polycrystalline silicon film 211, the silicon oxide film 700 similar to the fifth embodiment, and the silicon nitride film 211 similar to the fifth embodiment are removed.
  • the silicon nitride film 2 is formed to serve as the gate electrodes of the n-channel MISF ETQ n 1 and the p-channel MISFE TQ p. 12 Pattern the silicon oxide film 700 and the polycrystalline silicon film 211, and reduce the n-channel MIS FETQn1 and p-channel MIS FETQp by ion implantation using the photoresist film and silicon nitride film 212 as a mask. Concentration semiconductor regions 239 and 240 are formed respectively.
  • the impurities are extended and diffused at a high temperature.
  • a high-breakdown-voltage MISFET can be formed.
  • the silicon nitride film 212, the silicon oxide film 700, and the polycrystalline silicon film 211 are patterned so as to be the first floating gate electrode in the memory cell region, and the photoresist film and the silicon nitride film 21 are patterned.
  • a low concentration semiconductor region 213 of a memory cell is formed by an ion implantation method.
  • sidewall spacers 214 are formed on the side surfaces of the silicon nitride film 211, the silicon oxide film 700, and the polycrystalline silicon film 211, and the photoresist film, the silicon nitride film 212, and the side Using the electrode spacer 214 as a mask, the high-concentration semiconductor regions 241 and 242 of the n-channel MISFETQn1 and the p-channel MISFETQp and the high-concentration semiconductor region 215 of the memory cell are formed by ion implantation.
  • a silicon oxide film 211 similar to that of the fifth embodiment is formed. Further, as shown in FIG. 91, the silicon nitride film 212 is removed as in the fifth embodiment. At this time, since the silicon nitride film 212 is removed by hot phosphoric acid, the silicon oxide film 700 on the polycrystalline silicon film 211 remains.
  • a photoresist film 701 is formed on the n-channel MISFETQn1 and the p-channel MISFETQp, and the silicon oxide film 700 in other regions is removed by etching.
  • a polycrystalline silicon film 218 similar to that of the fifth embodiment is formed, and is patterned so as to be a second floating gate electrode, as in the fifth embodiment.
  • an interlayer insulating film 219 similar to that of the fifth embodiment is formed, and thereafter, a photoresist film 702 is formed and this is used as a mask to form a gate electrode of the n-channel MIS FETQn2.
  • An opening 217 is formed in the region and the interlayer insulating film 219 in the region where the gate electrode of the select transistor SD is formed.
  • An example of the shape of the opening formed here for the opening on the select transistor SD is shown in FIG. It is as follows.
  • the opening is formed in a slit shape, but is not limited thereto, and may be a hole shape or a shape in which holes are arranged.
  • FIG. 96 a polycrystalline silicon film 223, a WSi 2 film 224, and a silicon oxide film 225 formed by a CVD method are formed sequentially in the same manner as in the fifth embodiment. Further, as shown in FIG. 97, as in the fifth embodiment, a silicon oxide film 225, a WS i 2 film 224, a polycrystalline silicon film 223, an interlayer insulating film 2 19, a polycrystalline silicon film 2 18 The polycrystalline silicon film 211 is patterned.
  • FIG. 98 shows a plan view of the word line 301 (8) and the gate electrode 312 of the select transistor SD after patterning.
  • the peripheral circuit area is patterned so that the gate electrode of the n-channel MIS FETQn 2 is formed, and no resist pattern is formed on the n-channel MIS FETQn 1 and the p-channel MIS FETQp.
  • the silicon oxide film 700 is formed on the gate electrodes of the n-channel MISF ETQn1 and the p-channel MIS FETQp, this serves as a mask and the gate electrode is not etched. Further, no buffer gate electrode is formed between the select transistor SD and the memory cell.
  • This selection transistors SD of gate one gate electrode is silicon oxide film 225, WS i 2 film 224, the polycrystalline silicon film 223, the interlayer insulating film 21 9, the polycrystalline silicon film 2 1 8 and the polycrystalline silicon film 21 1 This is because there is no need to provide a buffer gate electrode because of the configuration. As a result, the area of the memory cell can be saved and high integration can be achieved. As described above, the gate electrodes of the memory cell, the selection transistor SD, and the n-channel MISF ETQ n2 are formed.
  • Gate electrodes of selection transistors SD and n-channel MI S Qn 2 is constituted by WS i 2 film 224, the polycrystalline silicon film 223, a polycrystalline silicon film 2 18 and the polycrystalline silicon film 2 1 1, polycrystalline silicon
  • the film 223 and the polycrystalline silicon film 218 are connected via an opening 217 formed in the interlayer insulating film 219.
  • the gate electrode is composed of multiple layers, and in particular, the WSi2 film 224 with low resistivity is provided, so that the resistance value of the gate electrode is reduced to improve the response speed, and the performance of the AND flash memory is improved. Can be improved.
  • an n-type low-concentration semiconductor region 227 and a punch-through stopper region 228 similar to those in the fifth embodiment are formed.
  • the n-type high concentration semiconductor region 232 is formed.
  • Subsequent steps are substantially the same as those of the fifth and sixth embodiments, and thus description thereof is omitted.
  • the semiconductor region which is the source / drain region of the n-channel MIS FETQn 1 and the p-channel MISF ETQ ⁇ of the peripheral circuit is formed before forming the memory cell.
  • the ⁇ channel MISF ETQ ⁇ 1 and the ⁇ channel MISF ETQ ⁇ can be applied to a transistor with a high breakdown voltage.
  • a high heat treatment is not performed after the formation of the semiconductor region, which is the source / drain region, and the semiconductor region is formed at a shallow depth and a junction, so that the MISF can have excellent punch-through resistance.
  • the AND-type flash memory since it is not necessary to provide a buffer gate electrode, the area occupied by the memory cell can be reduced to achieve high integration. Further, the n-channel MISF ETQn 2 and the selection transistor The performance of the AND type flash memory can be improved by reducing the resistance value of the gate electrode of SD.
  • FIGS. 100 to 104 are cross-sectional views showing an example of the embodiment of the present invention, in which only the nonvolatile memory elements are described. MOS transistors used in peripheral circuits are omitted from the figure to prevent the drawing from becoming complicated.
  • a 10-nm-thick thermal oxide film 802 is formed on a p-type silicon substrate 801, and is a 100-nm-thick polycrystalline silicon film 803 containing no n-type or impurities and containing no impurities Then, a silicon oxide film 804 having a thickness of 150 nm is sequentially deposited.
  • the p-type silicon substrate 801 may be an n-type silicon substrate in which a p-type well region is formed in the region shown in the cross-sectional view.
  • FIG. 101 shows that the production was advanced from FIG.
  • the polycrystalline silicon film 803 and the silicon oxide film 804 are divided as shown in FIG. 101 using a photolithography technique and a dry etching technique to form a first floating gate electrode.
  • ⁇ -type ions are implanted using the first floating gate electrode as a mask to form an ⁇ -type semiconductor region 805 on the surface of the ⁇ -type silicon substrate 801.
  • the implantation is performed at about 1 ⁇ 10 15 atoms m 2 of arsenic with an acceleration energy of 40 keV, but may be changed according to a desired element structure and element characteristics.
  • a silicon oxide film with a thickness of 150 nm is Then, a side wall spacer 806 is formed on the side wall of the first floating gate electrode by using anisotropic dry etching.
  • FIG. 102 shows the processing that has been performed from FIG. Using an anisotropic dry etching technique, a groove is formed in the p-type silicon substrate 801 using the first floating gate electrode composed of the polycrystalline silicon film 803 and the silicon oxide film 804 and the sidewall spacer 806 as a mask. .
  • the depth is 300 nm, but the depth may be changed according to the element isolation characteristics.
  • a thermal oxide film 807 with a thickness of 5 nm is formed at a temperature of about 800 ° C on the surface of the silicon exposed in the groove, and a silicon oxide film 808 containing no impurities on the entire surface is formed with a thickness of 100 nm. Deposits at.
  • the silicon oxide film 808 functions as a barrier for preventing impurities contained in the BPSG from diffusing into the p-type silicon substrate 801 and the n-type semiconductor region 805.
  • a 500 nm BPSG film 809 is deposited on the entire surface.
  • BPSG's fluidity it is processed at 850 ° C in a nitrogen atmosphere to fill the gap between elements, to flatten the surface, and to remove joints and voids.
  • FIG. 102 is a view after the flattening heat treatment.
  • FIG. 103 shows further processing from the state shown in FIG.
  • the BPSG film 809 deposited on the entire surface is uniformly recessed by dry etching until the polycrystalline silicon film 803 is exposed.
  • treatment is performed at 800 ° C for 20 minutes in an ammonia atmosphere, aiming at the effects described in Figs.
  • a 50 nm-thick n-type polycrystalline silicon 810 is deposited, and the second floating gate electrode is formed using photolithography and dry etching techniques. Process into the shape of The polycrystalline silicon film 810 is formed for the purpose of increasing the surface area of the floating gate electrode.
  • the polycrystalline silicon film 810 is in contact with the polycrystalline silicon film 803 of the first floating gate electrode without an insulating film therebetween.
  • a 20 nm silicon oxide film 811 is deposited.
  • 100 nm thick n-type polycrystalline silicon 812 is deposited.
  • This polycrystalline silicon film 812 is patterned and becomes a control gate electrode.
  • the first floating gate electrode 10 is connected through the polycrystalline silicon film 810 as the second floating gate electrode.
  • Voltage is also applied to 3.
  • the operating principle of this element is the same as, for example, Embodiments 1 to 7. Further, in Embodiments 1 to 7, it goes without saying that the BPSG film 809 of Embodiment 8 may be used as the insulating film to be polished by the CMP method.
  • FIGS. 105 to 109 are cross-sectional views showing another example of the embodiment of the present invention, in which only a nonvolatile memory element is described.
  • an element isolation region 900 having a thickness of 300 nm is formed on a p-type silicon substrate 901 by thermal oxidation.
  • a 100-nm-thick polycrystalline silicon film 904 with a thickness of 100 nm formed by thermal oxide film 903 with no n-type or impurities, and a silicon oxide with a thickness of 150-nm without impurities Film 905 is sequentially deposited.
  • the silicon substrate 901 may be an n-type silicon substrate in which a P-type well region is formed in the region shown in this cross-sectional view.
  • FIG. 106 shows that the production was advanced from FIG.
  • the polycrystalline silicon film 904 and the silicon oxide film 905 are divided as shown in FIG. 106 using a photolithography technique and a dry etching technique to form a first floating gate electrode.
  • n-type ions are implanted using the first floating gate electrode as a mask to form an n-type semiconductor region 906 on the surface of the silicon substrate 901.
  • the implantation is performed at about 1 ⁇ 10 15 atoms / cm 2 with arsenic at an acceleration energy of 40 keV, but it may be changed according to a desired element structure and element characteristics.
  • a silicon oxide film having a thickness of 150 nm is deposited on the entire surface, and a silicon spacer 907 is formed on the side wall of the first floating gate electrode using anisotropic dry etching.
  • FIG. 107 shows the processing that has been advanced from FIG. 106.
  • a silicon oxide film 908 containing no impurities is deposited on the entire surface to a thickness of 100 nm.
  • the silicon oxide film 908 functions as a barrier for preventing impurities contained in BPSG from diffusing into the n-type semiconductor region 906 and the silicon substrate 901.
  • a 509 nm BPSG film 909 is deposited on the entire surface.
  • Processing is performed in a nitrogen atmosphere at 850 ° C. in order to fill the space between the devices by using the fluidity of BPSG, to flatten the surface, and to remove joints and cavities.
  • FIG. 107 is a view after the flattening heat treatment.
  • FIG. 108 shows a state where the processing is further advanced from the state shown in FIG. 107. Deposited on the entire surface The BPSG film 909 thus formed is uniformly recessed by dry etching until the polycrystalline silicon 904 is exposed. Immediately after this, nitriding treatment is performed at 800 ° C. for 20 minutes in an ammonia atmosphere, aiming at the effects described in FIGS.
  • FIG. 109 shows a state in which the processing is further advanced from the state shown in FIG. After cleaning the entire surface with hydrofluoric acid, an n-type polycrystalline silicon film 910 having a thickness of 50 nm is deposited. It is processed into the shape of the second floating gate electrode using photolithography and dry etching technology. Note that the polycrystalline silicon film 910 is formed for the purpose of increasing the surface area of the floating gate electrode.
  • the polycrystalline silicon film 9104 is in contact with the polycrystalline silicon film 904 without any intervening insulating film therebetween.
  • a 20 nm silicon oxide film 911 is deposited. Subsequently, 100 nm thick n-type polycrystalline silicon 912 is deposited.
  • This n-type polycrystalline silicon 912 is patterned and becomes a control gate electrode.
  • a voltage is applied to the n-type polycrystalline silicon 912, a voltage is also applied to the polycrystalline silicon film 904 via the silicon oxide film 911.
  • the operating principle of this element is the same as that of the first to seventh embodiments.
  • Embodiments 1 to 9 the case where the present invention is applied to an AND flash memory has been described.
  • Embodiment 10 a case where the present invention is applied to a NOR flash memory will be described.
  • the NOR flash memory is described in, for example, US Pat. No. 5,472,891.
  • the source / drain region is formed by introducing impurities in a self-alignment manner with respect to the column pattern.
  • the source / drain region is formed. Is formed after the formation of the control gate electrode (word line), and then a source line and a data line electrically connected to the source / drain region are formed.
  • FIG. 1 12 is a main circuit diagram of the NOR flash memory of the present embodiment.
  • FIG. 1 13 is a plan layout of the NOR flash memory of the present embodiment.
  • FIG. FIG. 11 is a sectional view taken along the line AA in FIG. 11 and
  • FIG. 11 (B) is a sectional view taken along the line BB in FIG. Since the MISFET forming the peripheral circuit is the same as in the first to ninth embodiments, the description is omitted.
  • a word line WL formed integrally with the control gate electrodes 8 and 301 of the memory cell M and a source line SL are arranged so as to extend, and are arranged perpendicular to the row direction.
  • the data lines DL and the element isolation regions 5, 305 are arranged to extend in the column direction (data lines).
  • the memory cell M is arranged at the intersection of the word line WL and the data line DL, and the source line SL and the data line DL are formed above the memory cell M.
  • the data line DL is electrically connected to the drain region 10 of the memory cell M
  • the source line SL is electrically connected to the source region 11 of the memory cell M.
  • the memory cells M are composed of MISFETs, and the memory cells M adjacent to each other in the row direction are element-isolated by element isolation regions 5 and 305.
  • the element isolation regions 5 and 305 are configured with a shallow trench element isolation structure as in the first embodiment.
  • the memory cell M is formed in a P-type well region 208 formed on the P-type semiconductor substrates 1 and 201, the P-type well region 208 is surrounded by an N-type well 206, and a P-type semiconductor Substrates 1, 201 are separated.
  • the memory cell M includes a gate insulating film 2 formed on the main surfaces of the semiconductor substrates 1, 201, a first floating gate electrode 3 formed on the gate insulating film 2, and a first floating gate electrode 3.
  • a first floating gate electrode is formed between a pair of N-type semiconductor regions 10 and 11, which are a source Z drain region formed in 1, 201 and a drain region 10 and a source region 11. 3 and a P-type p-type region 208 which is a channel region located below. That is, the channel region is arranged between the drain region 10 and the source region 11 in the column direction.
  • the source line SL is formed in a self-aligned manner with respect to the first and second floating gate electrodes 3 and 7, the control gate electrode 8, and the sidewall spacer 20 formed on the side wall of the insulating film 17. It is electrically connected to source region 11 of memory cell M.
  • the interlayer insulating film 128 is formed above the source line SL, and the data line DL formed above the interlayer insulating film 128 is formed in the contact hole formed in the interlayer insulating film 128. It is electrically connected to the drain region 10 of the memory cell M via 306.
  • a side wall spacer 3 is formed on the side wall of the first floating gate electrode 3, and a groove 117 is formed in a self-aligned manner with the side wall spacer 3.
  • the insulating films 5, 305 are buried in the trenches 117, and the surface positions of the insulating films 5, 305 are planarized so as to be substantially uniform between the first floating gate electrodes 3 and in the memory cell portion. ing.
  • the insulating films 5 and 305 are buried in the trenches 117 and the trenches 117 to form shallow trench isolation regions.
  • the second floating gate electrode 7 is formed to extend over the insulating films 5 and 305, and increases the capacitance between the control gate electrode 8 and the second floating gate electrode 7.
  • the grooves 117 are formed in a self-aligned manner with respect to the side wall spacer 3, the interval between the memory cells M in the row direction can be reduced, and the cell size can be reduced. Therefore, high integration can be achieved.
  • a P-type semiconductor region serving as a channel stopper may be formed below the groove 117.
  • FIGS. 11A, 11B, 11A and 11B are cross-sectional views showing an example of a method of manufacturing a NOR flash memory in the order of the steps.
  • FIG. 116, FIG. 118, and FIG. 120 are plan views showing an example of a method for manufacturing a NOR flash memory in the order of steps.
  • the gate insulating film 2 is formed on the main surfaces of the semiconductor substrates 1 and 201, and the first polycrystalline silicon is formed on the gate insulating film 2.
  • the first polycrystalline silicon film 111 and the insulating film 113 are etched.
  • the gate width of the memory cell M (the first floating gate electrode 3) is defined by the pattern jung.
  • the peripheral circuit portion is covered with a first polycrystalline silicon film 111 and a silicon nitride film 113 as in the first embodiment.
  • the sidewall spacers 4 and 1 16 are formed.
  • the grooves 117 are self-aligned with the side wall spacers 4 and 116 by etching.
  • the insulating film 119 ′ deposited on the entire surface of the substrate is polished by a CMP method to form insulating films 5, 305, and 119 flattened to the insulating film 113.
  • a second polycrystalline silicon film 120 is deposited. After that, the second polycrystalline silicon film 120 is patterned by etching to form a second column pattern extending in the column direction. This patterning defines the length of the second floating gate electrode in the row direction.
  • the third polycrystalline silicon film 122 is formed.
  • a WSi film 123 and an insulating film 124 are sequentially deposited.
  • the polycrystalline silicon film 111 is patterned by etching to form word lines (control gate electrodes) 8, 301 composed of the WSi film 123 and the third polycrystalline silicon film 122,
  • the floating gate electrodes 3 and 7 composed of the polycrystalline silicon film 111 and the second polycrystalline silicon film 120 are formed.
  • the first floating gate electrode 3 is composed of a first polycrystalline silicon film 111
  • the second floating gate electrode 7 is composed of a second polycrystalline silicon film 120.
  • the word lines (control gate electrodes) 8, 301 are patterned so as to extend in the row direction, and are formed integrally with the control gate electrodes 8 of the memory cells M arranged in the row direction.
  • an impurity is introduced into the insulating film 124 in a self-aligned manner to form a pair of N-type semiconductor regions serving as a drain region 10 and a source region 11, and then the insulating film 124, WSi On the side walls of film 1 2 3, third polycrystalline silicon film 1 2 2, interlayer insulating film 1 5, 1 2 1, second polycrystalline silicon film 1 2 0, 1st polycrystalline silicon film 1 1 1 A side wall spacer 20 is formed.
  • the conductive film is patterned by etching, extends in the row direction, and extends in the source region of the memory cell M.
  • a source line electrically connected to the region 11 is formed.
  • the conductive film is made of, for example, a metal film such as a polycrystalline silicon film or a w film into which impurities are introduced.
  • the data line DL is made of, for example, a metal film such as an A1 film.
  • the force for performing the planarization of the insulating films 5, 305, 119 by CMP may be used by CMP and etching as shown in the fifth embodiment.
  • the insulating films 5, 3 0 5, 11 1 are flattened in the grooves 1 17 formed in self-alignment with the sidewall spacers 4, 1 16.
  • 9 was formed, it is needless to say that the present invention is not limited to this and may be configured as shown in the fifth embodiment.
  • the groove 1 17 is formed in a self-aligned manner with respect to the side wall spacers 4 and 1 16.
  • the insulating film 113 as a mask and forming a groove 117 by etching, as shown in Fig. 122, the insulating film 5, 300, 1 It is possible to form 1 9.
  • the second floating gate electrode 7 is formed so as to extend over the insulating films 5, 305, and 119.
  • the interval between the memory cells M in the row direction can be further reduced, and the cell size can be reduced, so that higher integration can be achieved.
  • the so-called NAND type can be configured because the source region and the drain region of the memory cell M are connected in series.
  • the selection MISFET may be provided.
  • the nonvolatile semiconductor memory device and the method for manufacturing the same and the semiconductor device and the method for manufacturing the same according to the present invention are suitable for fine processing and high integration and have high reliability. Yes, especially suitable for AND flash memory.

Description

明 細 書 不揮発性半導体記憶装置およびその製造方法ならびに半導体装置およびその製造 方法 技術分野
本発明は、 半導体装置およびその製造方法に関し、 特に、 不揮発性半導体記憶 装置の微細化おょぴ大容量化に適用して有効な技術に関する。 背景技術
電気的に書き換え可能な不揮発性半導体記憶装置として、 例えば、 特開平 0 7 - 2 7 3 2 3 1号公報に記載された、 いわゆる A N D型フラッシュメモリが知ら れている。 前記公報には、 チップ内に存在するメモリセルと呼ばれるトランジス タの集積度を向上させる技術として、 以下の製造方法が記載されている。
すなわち、 単結晶シリコンからなる半導体基板上にゲート酸化膜、 第 1の多結 晶シリコン層およびシリコン窒化膜の 3層積層膜を被着し、 これら積層膜をスト ライプ状にパターニングする。 次に、 パターニングされた積層膜によりカバ一さ れない半導体基板に n型の不純物ィオンを注入して半導体基板面に n型不純物半 導体領域の列ラインを形成する。 次に、 C V D (Chemical Vapor Deposition) 酸 化膜を被着した後、 異方性のドライエッチングにより前記 C V D法で形成された シリコン酸化膜をエッチングして第 1の多結晶シリコン層およびシリコン窒化膜 の側壁部にサイドウォールスぺ一サを形成する。 次に、 第 1の多結晶シリコン層 およびサイ ドウオールスぺーサをマスクとして異方性のドライエッチングにより 半導体基板に溝を形成する。 これにより、 n型不純物半導体領域は分離され、 そ れぞれ列ラインおよびソースラインが形成される。 次に、 前記溝の表面にシリコ ン酸ィヒ膜を形成した後、 第 2の多結晶シリコン層を半導体基板の全面に被着 （堆 積） させ、 等方性ドライエッチングによりシリコン窒化膜が露出するまで第 2の 多結晶シリコン層をエッチバックする。 次に、 エッチバックされた第 2の多結晶 シリコン層の表面を酸化し、 シリコン酸化膜で覆われた多結晶シリコンからなる 素子分離領域が形成される。 続いてシリコン窒化膜を除去し、 第 3の多結晶シリ コン層を被着し、 第 1の多結晶シリコン層を保護するようパターニングを行って 、 列ラインと平行した浮遊ゲートが形成される。 次に、 層間絶縁膜および第 4の 多結晶シリコン層を被着させ、 パターニングを行って列ラインと垂直に第 4の多 結晶シリコン層による行ラインが形成される。 これにより、 第 1および第 3の多 結晶シリコン層が各々分離され、 浮遊ゲートが形成される。
このような方法で形成された A N D型フラッシュメモリでは、 浮遊ゲート中に 電子を蓄積することにより不揮発性記憶機能を有した半導体装置が構成され、 特 に、 第 1の多結晶シリコン層の両側に形成された η型不純物半導体領域は、 ソー スまたはドレイン領域となる。 このように記載された方法では、 第 1の多結晶シ リコン層の加工と素子分離領域の形成とが 1層のマスクパターンにより行われる ことから、 ゲートと素子分離領域の合わせ余裕を必要とせず、 セル面積を小さく する。
また、 特開平 0 6— 7 7 4 3 7号公報には、 不揮発性半導体記憶装置の動作方 式に関する技術が記載されている。 前記公報に記載の不揮発性半導体記憶装置で は、 浮遊ゲートから電子を放出してメモリセルへのデータの書込みを行う動作に おいて、 制御ゲート電極に負電圧を印加するとともにドレイン端子に正電圧また は 0 Vを印加し、 これにより選択的なデータ書込みを行う技術が記載されている また、 特開平 0 8— 1 0 7 1 5 8号公報には、 不揮発性半導体記憶装置の読み 出しおよび書き込み速度の高速化に関する技術が記載されている。 前記公報に記 載の不揮発性半導体記憶装置は、 素子分離領域を L O C O S (Local Oxidation 0 f Silicon) 法により形成した後、 第 1の浮遊ゲート電極 （下層） 、 ソースおよび ドレイン領域を形成し、 層間絶縁膜で第 1の浮遊ゲート電極を覆い、 これをエツ チバック法あるいは CM P (Chemical Mechanical Polishing) 法により除去し、 その後、 第 1の浮遊ゲート電極上に第 2の浮遊ゲート電極 （上層） を形成して製 造されるものである。
また、 特開平 0 8— 1 4 8 6 5 8号公報には、 不揮発性半導体記憶装置の高集 積化に適した製造方法に関する技術が記載されている。 前記公報に記載の不揮発 性半導体記憶装置は、 浮遊ゲート用の多結晶シリコン層をパターニングした後、 それを乗り上げるよう周辺回路のゲート電極用の多結晶シリコン層および絶縁膜 を形成して製造されるものである。
し力、し、 上記した従来技術では以下のような課題が生じることを本発明者らは 見出した。
1 . ドレイン端を用いた電子引抜き動作では、 ドレイン領域と浮遊ゲートのォー バ一ラップを設ける必要がある。 このため、 メモリセルのゲート長を短くするこ とができずセルの微細化を達成することが困難となっていた。
2 . メモリセルの素子分離の形成方法として、 熱酸化が用いられておりゲート酸 化膜の形成後に過剰な熱処理工程が加わることによりゲート酸化膜の信頼性確保 が困難であった。 また、 熱処理工程による不純物半導体領域の伸びを抑えること が困難であった。
3 . メモリセルの素子分離領域の形成方法として、 埋込み構造が用いられている 力 S、 多結晶シリコン層を埋込み材料として用いているため、 メモリセル間の高耐 圧素子分離が困難であった。
4 . 従来技術により示された A N D型フラッシュメモリなどの不揮発性半導体記 憶装置には、 メモリセルと、 同一半導体基板上に配置された周辺回路の MO S ト ランジスタの形成方法についての開示がされていない。 メモリセルの微細化が加 ェ技術の進歩により進んでいるが、 書込みおよび消去動作では高電圧を用いるた め、 周辺回路のトランジスタ等は高い電圧に耐えうる仕様であることが求められ ている。 例えば、 周辺回路の M〇S (Metal-Oxide-Semiconductor) トランジスタ の不純物半導体領域の形成をメモリセルを形成した後に行う製造方法では、 浅接 合不純物半導体領域であることが要求されるメモリセルと、 深い接合構造である ことが要求される周辺回路の M〇S トランジスタとを同一基板上に形成すること が困難である。 すなわち、 メモリセルの不純物半導体領域はパンチスルーを防止 するため浅い接合が要求され、 一方、 周辺回路中にある高耐圧 MO S トランジス タの不純物半導体領域は、 耐圧の確保のためァニール工程により接合部の電界緩 和を図ることができる。 メモリセルを形成した後、 周辺回路のトランジスタを形 成すると、 メモリセルには余分なァニール工程が加わることになる。 その結果、 '一耐性が低下し微細なゲート長を有するトランジスタの動作が確保で きなくなる。
5 . A N D型フラッシュメモリなどの不揮発性半導体記憶装置では、 メモリマツ ト内にメモリセル選択用の M〇S トランジスタが配置されているが、 その形成方 法が記載されていない。 一方、 書込みおよび消去電圧については微細化に伴った 低電圧化が進んでおらず高電圧での動作が要求されている。 したがって、 メモリ セルおよび選択トランジスタ部の素子分離においては、 素子分離耐圧の確保が必 要である。
6 . 上記の A N D型フラッシュメモリを含めた不揮発性半導体記憶装置では、 浮 遊グート電極上に層間絶縁膜および制御ゲ一ト電極材料を被着させ、 ホトリソグ ラフィーおよびエッチングプロセスによりワード線電極 （制御ゲート電極） の加 ェを行っていた。 ここで、 フォ トレジス トに電極パターンを転写する際、 下地浮 遊ゲート電極の段差に起因してハレーション現象が発生し、 これによりフオトレ ジストのパターン形状が部分的に変形してしまう。 前記公報 （特開平 0 8— 1 0 7 1 5 8号公報および特開平 0 8— 1 4 8 6 5 8号公報） の製造方法によれば、 前記ハレーションを抑制することもある程度は可能であるが、 これらの製造方法 では、 素子分離領域の高耐圧化は難しい。
本発明の一つの目的は、 高集積化に適した不揮発性半導体記憶装置の構造およ びその製造技術を提供することにある。
また、 本発明の他の目的は、 不揮発性半導体記憶装置の記憶容量を増大するこ とにある。
また、 本発明の更に他の目的は、 メモリセルのゲート長を短くできるトランジ スタの動作方式を提供することにある。
また、 本発明の更に他の目的は、 素子分離領域の形成に高い温度の熱処理を必 要とせず、 ゲート絶縁膜の信頼性および不純物半導体領域の伸びを抑制できる技 術を提供することにある。
また、 本発明の更に他の目的は、 素子分離領域の高耐圧化を図る技術を提供す ることにある。
また、 本発明の更に他の目的は、 素子分離領域の高耐圧化を図ると同時に高集 積化を実現できる技術を提供することにある。
また、 本発明の更に他の目的は、 高耐圧 M O S トランジスタと微細メモリセル を同一チップ内に配置でき、 かつ各々のトランジスタに要求される不純物半導体 領域接合を実現できる不揮発性半導体記憶装置の構造および製造方法を提供する ことにある。
また、 本発明の更に他の目的は、 メモリセルの選択トランジスタの縮小化の技 術を提供することにある。
また、 本発明の更に他の目的は、 メモリセルの制御ゲート電極をパターニング する際の露光光のハレーションを抑制できる技術を提供することにある。
一方、 1 9 9 4年、 アイ .ィ一 'ディー 'ェム （ I E DM) 、 テクニカルダイ ジェス ト、 p 6 1〜p 6 4には、 シリコン基板に形成した溝を用いて半導体不揮 発性素子間の分離を行う技術が記載されている。 この技術では、 素子間の溝に充 填する充填材料として、 堆積シリコン酸化膜 （上記文献では 「L P— C V D膜」 と表記されている） を用いている。 その半導体不揮発 14素子は、 絶縁膜に囲まれ た第 1のゲート電極と、 その直上に位置する第 2のゲート電極とからなるもので ある。
前記文献にあるように、 第 2のゲ一ト電極は第 1のゲート電極により発生する 段差を反映して形成せざるを得ない。 すなわち、 第 1のゲート電極上部と、 その 電極の間の高低差を考慮した加工を行わなくてはならない。 この段差は、 第 2の ゲート電極を加工する際のフォ トリソグラフィの解像不良、 あるいはドライエツ チング不良による隣接パターンの短絡を招く恐れがある。 この段差を極力低減す ることが検討されている。 前記文献に記載の方法でも素子間の平坦化を実現でき るかに見えるが、 通常の堆積酸化膜を素子間充填に用いているため、 その合わせ 目は消えることがない。 この合わせ目は洗浄やドライエツチングで開口しゃすく 、 一度は低減した高低差が再び出現し、 ドライエッチング不良を引き起こす原因 となる。
このような現象を回避するためには、 合わせ目のない充填材料を用レ、る方法が ある。 最もよく知られている流動性シリ コン酸化膜は、 ボロン · フォスフォ 'シ リケート 'ガラス （以下、 B P S Gと略す） と呼ばれ、 非常に高濃度のホウ素お よびリンが含有されている。 8 5 0 °C程度の熱処理を施すと、 B P S Gは高い流 動性を示す性質を持つ。 微細な幅の高低差を低減するのには好適な材料の一つで ある。 しかし、 半導体装置の製造に必須な洗浄工程で用いられる弗化水素酸に対 する溶解速度は、 不純物を含まないシリコン酸化膜のそれよりも数倍と大きい。 このため、 素子間の充填および平坦化に用いた B P S Gは、 洗浄により大幅な浸 食を受け、 再び大きな高低差を生じてしまう。
本発明の更に他の目的は、 洗浄工程で用いられる弗化水素酸等に対しても十分 なエッチング耐性を有する材料を用いて前記段差を解消する技術を提供すること にもある。
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述および添 付図面から明らかになるであろう。 発明の開示
本願において開示される発明のうち、 代表的なものの概要を簡単に説明すれば 、 次のとおりである。
上記の課題を達成するために、 以下に示すような不揮発性半導体記憶装置の構 造および製造方法を開示する。
( 1 ) 本発明の半導体装置の製造方法は、 （a)半導体基板のメモリセル形成領 域および周辺回路領域上に第 1導電膜を被着する工程と、 （b)メモリセル形成領 域において、 第 1導電膜をエッチングして第 1導体パターンを形成する工程と、 (c)第 1導体パターンおよび周辺回路形成領域の第 1導電膜上に被着した絶縁膜 を研磨して、 第 1導体パターン間に第 1絶縁膜を形成する工程と、 （d)工程 (c)の 後、 第 1絶縁膜および第 1導体パターン上に、 第 2導体パターンを形成する工程 と、 （e)第 1導体パターンおよび第 2導体パターンをバタ一ニングして、 メモリ セルの浮遊ゲ一ト電極を形成する工程とを含むものである。
なお、 前記第 2導体パターン下の第 1絶縁膜の表面位置は、 第 1導体パターン の表面位置よりも高くなるように構成されるものである。
また、 本発明の半導体装置の製造方法は、 （a)半導体基板上に被着された第 1 導電膜をエッチングして、 第 1導体パターンを形成する工程と、 （b)第 1導体パ ターン上に被着した絶縁膜を研磨して、 第 1導体パターン間に第 1絶縁膜を形成 する工程と、 （c)工程 (b)の後、 第 1絶縁膜および第 1導体パターン上に第 2導体 パタ一ンを形成する工程と、 （d)第 1導体パターンおよび第 2導体パターンをパ ターニングして、 メモリセルの浮遊ゲート電極を形成する工程とを含み、 第 2導 体パターン下の第 1絶縁膜の表面位置は、 第 1導体パターンの表面位置よりも高 くなるように構成されるものである。
なお、 第 1導電膜上に第 2絶縁膜が被着されるとともに、 第 2絶縁膜と第 1導 電膜とがエッチングされて、 第 1導体パターンが形成され、 第 1絶縁膜の形成ェ 程は、 絶縁膜を研磨した後、 絶縁膜を第 2絶縁膜までエッチングすることにより 形成されるものである。
また、 第 1導電膜上に第 2絶縁膜が被着されるとともに、 第 2絶縁膜と第 1導 電膜とがエッチングされて、 第 1導体パターンが形成され、 第 1絶縁膜形成工程 において、 絶縁膜は第 2絶縁膜まで研磨されるものである。 なお、 この場合の第 2絶縁膜は、 研磨時のストッパ層として作用させることができる。
また、 第 1絶縁膜形成工程前に、 第 1導体パターンの側壁にサイ ドウォールス ぺーサを形成する工程と、 基板をエッチングしてサイ ドウォ一ルスぺーサに対し て自己整合的に溝を形成する工程とを含むものである。
(2) 本発明の半導体装置は、 メモリセルを構成する第 1の MI SFETを有 する半導体装置であって、 第 1の MI SFETは、 半導体基板の主面にゲート絶 縁膜を介して形成された第 1浮遊ゲート電極と、 第 1浮遊ゲート電極上に第 1浮 遊ゲート電極と電気的に接続して形成された第 2浮遊ゲート電極と、 第 2浮遊ゲ 一ト電極上に層間絶縁膜を介して形成された制御ゲート電極と、 半導体基板內に 形成され、 ソース · ドレイン領域として作用する一対の半導体領域とを有し、 第 1の分離領域により第 1方向に隣接する第 1の MI S FETと素子分離され、 絶 縁膜が、 第 1の分離領域上で第 1浮遊ゲート電極の膜厚よりも厚い膜厚を有する ように形成され、 第 2浮遊ゲート電極は、 絶縁膜上を延在するように形成され、 絶縁膜の表面位置は、 第 1浮遊ゲート電極の表面位置よりも高いものである。 また、 本発明の半導体装置は、 第 1の MI S FETと第 2の MI S FETとを 有する半導体装置であって、 メモリセルを構成する第 1の M I S FETは、 半導 体基板の主面にゲート絶縁膜を介して形成された浮遊グート電極と、 浮遊ゲ一ト 電極上に層間絶縁膜を介して形成された制御ゲート電極とを有し、 第 2の MI S FETは、 半導体基板の主面にゲート絶縁膜を介して形成されたゲート電極を有 し、 第 1の MI S FETはアレイ状に配置され、 第 1の MI S FETは、 第 1の 分離領域により第 1方向に隣接する第 1の MI SFETと素子分離され、 第 2の
MI SFET間は、 第 2の分離領域により素子分離され、 第 1の分離領域に形成 された絶縁膜の表面位置がアレイ状に配置された第 1の M I S F ET間でほぼ均 一であり、 第 2の分離領域に形成された絶縁膜の表面位置よりも高いものである なお、 前記半導体装置において、 絶縁膜は、 第 1浮遊ゲート電極の側壁に形成 されたサイ ドウォールスぺーサ間に埋め込まれ、 サイ ドウオールスぺーサの下部 に半導体領域が形成されるものである。
また、 前記半導体装置において、 第 1の分離領域は、 第 1浮遊ゲート電極の側 面に形成されたサイドウォールスぺーサに対して自己整合的に形成された半導体 基板の溝に絶縁膜が埋め込まれた構造を有するものである。
また、 前記半導体装置において、 第 2の MI SFETのソース · ドレイン領域 として作用する一対の半導体領域のうちの一方は、 第 1の M I S F E Tの半導体 領域の電気的に接続し、 第 2の分離領域により第 2の MI SFET間が分離され 、 第 1および第 2の分離領域は、 第 1浮遊ゲート電極および第 2の M I S FET のゲート電極の側面に形成されたサイドウオールスぺ一サに対して自己整合的に 形成された半導体基板の溝に絶縁膜が埋め込まれた構造を有するものである。 また、 前記半導体装置において、 第 2の MI SFETのゲート電極は、 少なく とも第 1浮遊ゲート電極、 第 2浮遊ゲート電極および制御ゲート電極を構成する 材料からなり、 第 2浮遊ゲート電極および制御ゲート電極は電気的に導通されて いるものである。 なお、 この場合、 第 2浮遊ゲート電極および制御ゲート電極が 、 層間絶縁膜に形成された開口を介して接続されているものとすることができる さらに、 本発明の半導体装置は、 メモリセルを構成する第 1の MI SFETと 第 2の MI SFETとを有する半導体装置であって、 メモリセルを構成する第 1 の MI S FETは、 半導体基板の主面にゲート絶縁膜を介して形成された第 1浮 遊ゲート電極と、 第 1浮遊ゲート電極上に第 1浮遊ゲート電極と電気的に接続し て形成された第 2浮遊グート電極と、 第 2浮遊ゲート電極上に層間絶縁膜を介し て形成された制御ゲート電極と、 半導体基板内に形成され、 ソース ' ドレイン領 域として作用する一対の半導体領域とを有し、 第 1の分離領域により第 1方向に 隣接する第 1の MI S FETと素子分離され、 第 2の MI S FETは、 ゲート絶 縁膜、 第 1浮遊ゲート電極、 第 2浮遊ゲート電極、 層間絶縁膜および制御ゲート 電極を構成する材料からなる第 1のゲート領域と、 層間絶縁膜および制御グート 電極を構成する材料からなる第 2のゲート領域とをそのゲート長方向に有し、 第 2の MI S FETのソース ， ドレイン領域のうちの一方として作用する半導体領 域は、 第 1の MI SFETの一方の半導体領域と電気的にされるとともに、 第 1 のゲート領域の下部に延在して構成され、 第 2の MI SFETのチャネル領域は 、 第 2のゲート領域の下部の基板内に形成され、 かつ、 第 2の MI SFETのソ —ス . ドレイン領域として作用する半導体領域間に形成されるものである。 なお 、 この場合、 第 1の M I S FETの制御ゲート電極は、 第 1の方向に延在して形 成されたワード線と一体に構成され、 第 2の MI S FETの一方の半導体領域は 、 第 1の方向に垂直な第 2の方向に隣接して設けられる第 1の MI SFETの一 方の半導体領域と一体に形成され、 第 2の MI S FETの他方の半導体領域は、 データ線に電気的に接続されるものとすることができる。
また、 本発明の半導体装置は、 メモリセルを構成する第 1の MI SFETを有 する半導体装置であって、 第 1の MI SFETは、 半導体基板の主面にゲート絶 縁膜を介して形成された第 1浮遊ゲート電極と、 第 1浮遊ゲート電極の上部に層 間絶縁膜を介して形成された制御ゲート電極と、 半導体基板内に形成され、 ソー ス ' ドレイン領域として作用する一対の半導体領域とを有し、 第 1の MI S FE Tのチャネル領域は、 基板内において一対の半導体領域間に配置され、 第 1の M I S FETの一対の半導体領域は対称構造で構成され、 チャネル領域の全面と第 1浮遊ゲート電極との間で、 電子をゲート絶縁膜を通したトンネリングにより注 入および放出させることで情報の書き込みおよび消去が行われるものである。 前記半導体装置において、 電子を第 1および第 2浮遊ゲート電極から基板に、 ゲート絶縁膜を通したトンネリングで放出する消去動作の際には、 制御ゲート電 極に第 1の電圧を印加するとともに、 第 1の M I S F E Tの半導体領域を第 1浮 遊ゲ一ト電極下の半導体基板部と同電位で、 かつ、 第 1の電圧より低い電圧にす るものである。
また、 前記半導体装置において、 電子を基板から第 1浮遊ゲート電極にゲート 絶縁膜を通したトンネリングで放出する書き込み動作の際には、 制御ゲート電極 に、 第 1の電圧とは異なる極性の第 2の電圧を印加し、 選択された第 1の M I S F E Tの半導体領域を第 1浮遊ゲ一ト電極下の半導体基板部と同じ電位にして、 チャネル領域を反転させるとともに、 非選択の第 1の M I S F E Tの半導体領域 に第 2の電圧と同じ極性を有する第 3の電圧を印加して、 チャネル領域と制御ゲ —ト電極との間の電圧を、 選択された第 1の M I S F E Tのチャネル領域と制御 ゲート電極との間の電位より低くするものである。 なお、 この場合、 第 2の電圧 として加えられる制御ゲート電圧が 3以上の複数の電圧レベルを有し、 電圧レべ ルに対応した浮遊ゲート電極への注入電荷量の相違に基づいた第 1の M I S F E Tのしきい値の変化を論理的に対応づけ、 1つのメモリセルに 2ビット以上の情 報が記憶されるようにすることができる。 さらにこの場合、 メモリセルへの情報 の書き込みの際には、 最も高い第 2の電圧での書き込み動作から順に、 より低い 第 2の電圧での書き込み動作に移行して書き込むことができる。
なお、 メモリセルからの情報の読み出しの際には、 最も低い第 2の電圧で注入 された電荷量に対応するしきい値の検出から順に、 より高い第 2の電圧で注入さ れた電荷量に対応するしきい値の検出に移行して読み出すことができる。
また、 前記半導体装置において、 第 1の M I S F E Tのチャネル領域は、 第 1 方向に垂直な第 2方向において、 一対の半導体領域間に配置することができる。 また、 第 1の M I S F E Tのチャネル領域は、 第 1方向において、 一対の半導 体領域間に配置することができる。
なお、 前記した半導体装置において、 第 1の M I S F E Tの一対の半導体領域 は対称構造で構成することができる。
( 3 ) 本発明の半導体装置の製造方法は、 第 1の方向に延在して形成されたヮ 一ド線と、 半導体基板内で第 2の方向に延在して形成された半導体領域からなる ローカルデータ線および口一カルソース線と、 第 1の M I S FETおよび第 2の MI SFETを有し、 メモリセルを構成する第 1の M I S FETは、 半導体基板 の主面にゲート絶縁膜を介して形成された第 1浮遊ゲート電極と、 第 1浮遊ゲー ト電極上に第 1浮遊ゲート電極と電気的に接続して形成された第 2浮遊グート電 極と、 第 2浮遊ゲート電極上に層間絶縁膜を介して形成された制御ゲート電極と 、 基板内に形成され、 ソース · ドレイン領域として作用する一対の半導体領域と を有し、 第 2の MI S FETは、 半導体基板の主面にゲート絶縁膜を介して形成 されたゲート電極と、 半導体基板内に形成され、 ソース ' ドレイン領域として作 用し、 第 1の M I S FETの一方の半導体領域に電気的に接続する半導体領域と を有し、 第 1の MI SFETは、 第 1の分離領域により第 1方向に隣接する第 1 の MI S FETが素子分離され、 第 2の分離領域により第 2の MI S FET間が 素子分離された半導体装置の製造方法であって、 （a)半導体基板上にゲート絶縁膜 、 第 1導電膜および第 1絶縁膜を順次被着させ、 第 1絶縁膜および第 1導電膜を ストライプ状の列パターンにパターニングする工程と、 （b)列パターンの側壁部に サイ ドウォールスぺーサを形成する工程と、 （c)サイ ドウォールスぺーサに対して 自己整合的にェツチングし半導体基板内に溝を形成する工程と、 （d)溝内部を含む 半導体基板に第 2絶縁膜を被着した後、 第 2絶縁膜を第 1絶縁膜まで除去して平 坦化し、 第 1および第 2の分離領域を形成する工程と、 （e)工程 (d)の後、 第 1絶 縁膜を除去して第 1導電膜表面を露出する工程と、 （f)第 1導電膜の表面に接し、 かつ、 列パターンの延在方向に第 1導電膜を覆うように第 2導電膜を形成するェ 程と、 （g)第 2導電膜上に層間絶縁膜、 第 3導電膜を順次被着し、 第 3導電膜、 層 間絶縁膜、 第 1および第 2導電膜を列パターンの延在方向に垂直な方向にパター ニングする工程と、 を有するものである。
また、 本発明の半導体装置の製造方法は、 半導体基板の主面にゲート絶縁膜を 介して形成された第 1浮遊ゲート電極と、 第 1浮遊ゲート電極上に第 1浮遊ゲー ト電極に電気的に接続して形成された第 2浮遊ゲ一ト電極と、 第 2浮遊ゲート電 極上に層間絶縁膜を介して形成された制御グート電極と、 半導体基板内に形成さ れた、 ソース ' ドレイン領域として作用する一対の半導体領域とを有する半導体 装置の製造方法であって、 （a)半導体基板上にゲート絶縁膜、 第 1導電膜および 第 1絶縁膜を順次被着させ、 第 1絶縁膜および第 1導電膜をストライプ状の列パ ターンにパターニングする工程と、 （b)列パターンの側壁部にサイ ドウォールス ぺーサを形成する工程と、 （c) (b)工程の後、 半導体基板に第 3絶縁膜を被着する 工程と、 （d)第 3絶縁膜を第 1絶縁膜まで除去し平坦ィヒする工程と、 （e)第 1絶縁 膜を除去して第 1導電膜表面を露出した後、 第 1導電膜の表面に接し、 かつ、 列 パターンの延在方向に第 1導電膜を覆うように第 2導電膜を形成する工程と、 （f )第 2導電膜上に層間絶縁膜、 第 3導電膜を順次被着し、 第 3導電膜、 層間絶縁 膜、 第 1および第 2導電膜を列パターンの延在方向に垂直な方向にパターニング する工程と、 を有するものである。
さらに、 本発明の半導体装置の製造方法は、 （a)半導体基板上にゲート絶縁膜 、 第 1導電膜および第 1絶縁膜を順次被着させ、 第 1絶縁膜をストライプ状の列 パターンにパターニングする工程と、 （b) (a)工程の後、 第 1絶縁膜に対して自己 整合的にエッチングして、 半導体基板内に溝を形成する工程と、 （c)溝内部を含 む半導体基板に第 2絶縁膜を被着した後、 第 2絶縁膜を第 1絶縁膜まで除去して 平坦化する工程と、 （d)第 1絶縁膜を除去して第 1導電膜表面を露出した後、 第 1導電膜の表面に接し、 かつ、 列パターンの延在方向に第 1導電膜を覆うように 第 2導電膜を形成する工程と、 （e)第 2導電膜上に層間絶縁膜、 第 3導電膜を順 次被着し、 第 3導電膜、 層間絶縁膜、 第 1および 2導電膜を、 列パターンの延在 方向に垂直な方向にパターニングする工程と、 を有するものである。
前記製造方法において、 第 1浮遊ゲート電極は第 1導電膜で構成され、 第 2浮 遊ゲート電極は第 2導電膜て構成され、 制御ゲ一ト電極は前紀第 3導電膜で構成 され、 第 3導電膜のパターニング工程の後に、 ソース ' ドレイン領域として作用 する一対の半導体領域を形成できる。
また、 第 2導電膜下の第 3絶縁膜の表面位置は、 第 1導電膜の表面位置と同一 もしくはそれよりも高くできる。
また、 工程 (d)において、 第 3絶縁膜を研磨することにより平坦化することが できる。
さらに、 第 1絶縁膜は研磨時のストツパ層として作用させることができる。 また、 工程 (d)において、 第 3絶縁膜を研磨することにより平坦化した後、 ェ より第 3絶縁膜を第 1絶縁膜まで除去することができる。 また、 （a)工程におけるストライプ状の列パターンのパターニングは、 メモリセ ル形成領域について行われ、 他の領域は、 第 1導電膜および第 1絶縁膜が残るよ うに行われるものである。
また、 第 3の MI S FETが形成され、 半導体領域の形成前に第 3の M I SF ETのソース · ドレイン領域として作用する半導体領域を形成するものである。 また、 さらに第 1層間配線を形成する工程を有し、 メモリセル形成領域の第 1 層配線は格子状に形成され、 第 1層配線上に被着された第 2層配線との間の層間 絶縁膜が C M P法により平坦化されるものである。
さらに、 本発明の半導体装置の製造方法は、 （a)半導体基板の第 1の MI SFE T形成領域および第 2の M I S FET形成領域上に第 1導電膜を被着する工程と 、 （b)第 1の M I S FET形成領域において、 第 1導電膜をエッチングして第 1導 体パターンを形成する工程と、 （c)第 1導体パターンおよび第 2の M I SFET形 成領域の第 1導電膜上に被着した絶縁膜を研磨して、 第 1導体パターン間に第 1 絶縁膜を形成する工程と、 （d)工程 (c)の後、 第 2の MI SFET形成領域の第 1 導電膜を除去する工程とを含むものである。
前記製造方法において、 工程（d)の後、 第 2の MI S FET形成領域において、 ゲート絶縁膜およびゲート電極を形成する工程を含むことができる。
また、 工程 (c)の後、 第 1絶縁膜および第 1導体パターン上に第 2導体パターン を形成する工程を含み、 第 1導体パターンおよび第 2導体パターンはメモリセル の浮遊ゲート電極を構成し、 第 2導体パターン下の第 1絶縁膜の表面位置は、 第 1導体パターンの表面位置よりも高くなるように構成することができる。
(4) 本発明の半導体装置は、 メモリセルを構成する第 1の MI SFETを有 する半導体装置であって、 第 1の MI S FETは、 半導体基板の主面にゲート絶 縁膜を介して形成された第 1浮遊ゲート電極と、 第 1浮遊ゲート電極の上部に層 間絶縁膜を介して形成された制御ゲート電極と、 半導体基板内に形成され、 ソー ス * ドレイン領域として作用する一対の半導体領域とを有し、 第 1方向に隣接す る第 1の M I S F E T間は第 1の分離領域により素子分離され、 第 1の分離領域 は、 半導体基板の溝に絶縁膜が埋込まれた構造を有し、 絶縁膜の上面は、 半導体 基板の主面よりも高く、 第 1の M I S F E Tのチャネル領域は、 第 1方向に垂直 な第 2方向において、 一対の半導体領域間に配置されるものである。
また、 前記半導体装置において、 第 1浮遊ゲート電極の上部に第 1浮遊ゲート 電極に電気的に接続して形成された第 2浮遊グート電極が形成され、 第 2浮遊ゲ ート電極上に層間絶縁膜が形成され、 第 2浮遊ゲート電極は、 絶縁膜の上面上に 延在するように構成され、 絶縁膜の上面は、 第 1浮遊ゲート電極の上面よりも高 くすることができる。
また、 第 1浮遊ゲート電極の側面にサイ ドウォールスぺーサが形成され、 サイ ドウォールスぺーサに対して自己整合的に溝が形成されているものとすること力 S できる。
また、 第 1浮遊ゲート電極の側面に対して自己整合的に溝が形成されているも のとすることができる。
上記した手段によれば、 以下の作用により本発明の目的が達成される。
第 1に、 メモリセルへの書込みおよび消去の動作を浮遊ゲー卜と半導体基板と の間のゲート絶縁膜を介した電子の全面注入および放出とすることで、 従来の浮 遊ゲート電極と ドレイン領域とのオーバーラップ部分が不要となる。 このため、 メモリセルの面積を縮小でき、 不揮発性半導体記憶装置の高集積化を図ることが できる。
第 2に、 選択トランジスタによりデータ線方向のメモリセルをプロック分割す ることができ、 書込みの際には非選択ブロックの選択トランジスタをオフ状態と して非選択ブロック内のメモリセルへの不要なデータ線電圧の印加を阻止できる 。 このため、 非選択メモリセルへの意図しない情報の書き換え （ディスターブ現 象） を防止でき、 不揮発性半導体記憶装置の信頼性が向上する。
第 3に、 メモリセルおよび選択トランジスタの素子分離領域を浅溝素子分離構 造とすることで、 ゲート酸化膜への過剰な熱履歴を防止でき、 ゲート絶縁膜を構 成する酸化膜の信頼性が向上する。 また、 素子分離耐性が向上する。
第 4に、 周辺回路の MO S トランジスタの不純物半導体領域の形成をメモリセ ルの形成前に行うことにより、 メモリセルは周辺 MO S トランジスタの不純物半 導体領域の形成による熱履歴を受けることがなくなる。 このため、 周辺回路の M O S トランジスタには十分高い温度による不純物半導体領域の形成を施して深い 接合を形成し、 高い電圧でのトランジスタ動作に適した構造とすることができる とともに、 メモリセルの不純物半導体領域に対しては、 浅い接合を形成してパン チスル一耐性を高く保つことが可能となる。 このようなメモリセルの浅接合不純 物半導体領域は、 その後の過剰な熱履歴が加わらないため過剰な不純物の拡散が 発生せず、 浅い接合は当初の形成されたとおりにその構造を保つことができる。 第 5に、 第 2の浮遊ゲート電極形成前に下地を平坦化することにより、 第 2の 浮遊ゲート電極およびワード線の加工精度が向上する。 すなわち、 第 2の浮遊ゲ —ト電極がパターユングされる際には、 下地は平坦化されていることとなり、 下 地の凹凸を反映した露光光の散乱が発生しない。 このため、 露光精度が向上し、 不揮発性半導体記憶装置の加工精度を向上して高集積化を容易にすることができ る。
また、 本願においては、 上記した課題を解決するために、 以下に示す半導体装 置およびその製造方法を開示する。
本発明の半導体装置は、 同一半導体基板上に形成された複数の半導体素子の半 導体基板上の電極間に、 リンまたはホウ素を含む流動性シリコン酸化膜が充填さ れ、 かつその流動性酸化膜の表面に窒素が導入されているものである。
なお、 前記電極は半導体不揮発性記憶素子の浮遊ゲート電極とすることができ る。
また、 本発明の半導体装置の製造方法は、 同一半導体基板上に形成された複数 の半導体素子の多結晶シリコンからなる電極間に、 リンまたはホウ素を含む流動 性シリコン酸化膜が充填され、 その流動性酸化膜表面をアンモニア雰囲気中で熱 処理する工程を含むものである。
なお、 前記電極は半導体不揮発性記憶素子の浮遊ゲート電極とすることができ る。
前記発明においては液体洗浄而村生向上のため、 B P S Gをアンモニア雰囲気中 で加熱する。 B P S Gは、 その表面から 1 0 0 n m程度の深さに渡り窒化される 。 この手段により、 弗化水素酸に対する溶解速度は、 不純物を含まないシリコン 酸化膜のそれと同程度に抑制でき、 素子間段差を平坦化することが可能になる。 図 1 1 0に、 B P S Gの弗化水素酸 （水で 1 ： 1 0 0に希釈したもの） に対す る溶解速度の改善効果を示す。 窒素雰囲気中、 8 5 0 °Cで処理した B P S Gのェ ツチングレートは、 処理時間に関わりなく、 毎分 4 5ナノメートル程度である。 一方、 アンモニア雰囲気で 1 0分以上の熱処理 （すなわち窒化処理） を施した場 合、 そのエッチングレートは毎分 5ナノメートル程度に低減される。 不純物を含 まない酸化膜 （化学的気相成長法で堆積したもの） を窒化した場合のエッチング レートも記載してあるが、 この値は窒素雰囲気で熱処理を施したものと殆ど変わ つていない。 この図に示したように、 B P S Gを窒化した膜のエッチングレート は、 不純物を含まない堆積酸化膜のそれに対し、 半分に低減できる。
図 1 1 1は、 アンモニア雰囲気で 2 0分間の熱処理を施す場合の、 処理温度に 対する効果を示したものである。 7 5 0 °Cの処理で、 不純物を含まない堆積酸化 膜と同程度、 8 0 0 °C以上ならそれ以下のエッチングレートに低減できることが 判った。
これらの実験から、 7 5 0 °C以上の温度で窒化した B P S Gの 1 ： 1 0 0希釈 の弗化水素酸に対するエッチングレートは、 不純物を含まない堆積酸化膜よりも 低い値、 すなわち、 毎分 5ナノメートル程度に抑えることができる。 この値は、 平坦な素子間段差を維持するには十分なものである。
以上開示される発明のうち、 代表的なものによって得られる効果を簡単にまと めて説明すれば以下のとおりである。
( 1 ) メモリセルおょぴ選択トランジスタの素子分離に絶縁膜の埋込みによる 浅溝構造を用いることにより微細領域での素子分離耐圧の低下を防止し、 さらに 選択トランジスタのしきい値ばらつきを低減できる。
( 2 ) メモリマツト内のメモリセルを選択トランジスタにより分割することで メモリセルのディスターブ耐性を改善できる。
( 3 ) チャネルの全面において電荷の注入および放出を行うことによる情報の 書き換え方式を用いることにより浅接合不純物半導体領域構造が可能になり、 そ の結果、 微細領域でのセル動作が可能になる。 また書き換えによって生じるゲ一 ト酸化膜の劣化を低減できる。
( 4 ) 高耐圧系の MO S トランジスタの不純物半導体領域を、 微細ゲート構造 を有するメモリセルの不純物半導体領域の形成の前に行うことにより、 メモリセ ルへの不要な熱拡散を防止し、 微細ゲート領域での動作が可能となる。
(5) 第 1の浮遊ゲート電極を形成した後、 ゲ一ト電極間の基板領域に CVD 法で形成されたシリコン酸化膜からなる埋め込み層を用いて平坦ィヒを行うことに より、 第 2の浮遊ゲート電極の加工および、 浮遊ゲート電極と直交するヮ一ド線 の加工において寸法ばらつきのなレ、微細加ェが可能となる。
(6) 素子間の高低差に由来する凹凸を埋め込んで平坦な素子構造が実現でき るとともに、 その平坦化を実現した絶縁膜のエッチング耐性を向上できる。 この 結果、 素子間の高低差に由来する加工不良の一切を抑制することができる。 図面の簡単な説明
図 1は、 実施の形態 1の AND型フラッシュメモリのチップ全体を示した概 略構成図であり、 図 2は、 実施の形態 1の AND型フラッシュメモリの要部回路 図であり、 図 3は、 実施の形態 1の AND型フラッシュメモリの平面レイアウト の一例を示した概念図であり、 図 4は、 図 3における I V— I V線断面図であり 、 図 5は、 図 3における V— V線断面図であり、 図 6は、 図 3における V I— V I線断面図であり、 図 7から図 1 9は、 実施の形態 1の AND型フラッシュメモ リの製造方法の一例をその工程順に示した断面図であり、 図 20は、 実施の形態 2の AND型フラッシュメモリの平面レイアウトの一例を示した概念図であり、 図 2 1は、 図 20における XX I— XX I線断面図、 図 22は、 図 20における XX I I -XX I I線断面図、 図 23は、 図 20における XX I I I -XX I I I線断面図であり、 図 24から図 35は、 実施の形態 2の AND型フラッシュメ モリの製造方法の一例をその工程順に示した断面図であり、 図 36から図 42は 、 実施の形態 3の AND型フラッシュメモリの製造方法の一例をその工程順に示 した断面図であり、 図 43から図 49は、 実施の形態 4の AND型フラッシュメ モリの製造方法の一例をその工程順に示した断面図であり、 図 50は、 電子の注 入量によりしきい値が相違する様子を示した概念図であり、 図 51は、 実施の形 態 5で行われるデータの読み出し、 書き込みおよび消去の動作の際のメモリセル に印加される制御電圧をメモリセルの概念図とともに示した図表であり、 図 52 は、 書き込みシーケンスの一例を示したフローチャートであり、 図 53は、 実施 の形態 5の AND型フラッシュメモリのメモリセルおよび選択トランジスタの構 造の一部を示した平面図であり、 図 54は、 実施の形態 5の AND型フラッシュ メモリの一例を示した断面図であり、 図 55〜図 77は、 実施の形態 5の AND 型フラッシュメモリの製造工程の一例を工程順に示した断面図もしくは平面図で あり、 図 78は、 実施の形態 6の AND型フラッシュメモリの一例をそのメモリ セル領域について示した平面図であり、 図 79は、 実施の形態 7である AND型 フラッシュメモリの断面図であり、 図 80およぴ図 8 1は、 図 79における D部 を拡大して示した断面図であり、 図 82〜図 87は、 実施の形態 6の AND型フ ラッシュメモリの製造方法の一例を工程順に示した平面図または断面図であり、 図 88〜図 99は、 実施の形態 7の AND型フラッシュメモリの製造方法の一例 を工程順に示した断面図または平面図であり、 図 1 00から図 104は、 実施の 形態 8の半導体装置の一例を示す断面図であり、 図 1 05から図 109は、 実施 の形態 9半導体装置の一例を示す断面図であり、 図 1 1 0は、 BPSGの弗化水 素酸 （水で 1 ： 100に希釈したもの） に対する溶解速度の改善効果を示すダラ フであり、 図 1 1 1は、 アンモニア雰囲気で 20分間の熱処理を施す場合の、 処 理温度に対する効果を示したグラフである。 図 1 1 2〜図 1 20は、 本実施の形 態 1 0の NOR型フラッシュメモリの平面図または断面図またはその製造方法の 一例を工程順に示した断面図または平面図である。 図 1 2 1および図 1 22は、 他の実施の形態の NOR型フラッシュメモリの断面図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態を図面に基づいて詳細に説明する。
(実施の形態 1 )
本実施の形態 1では、 本発明の不揮発性半導体装置の一実施例である AND型 フラッシュメモリについて説明する。
図 1は、 実施の形態 1の AND型フラッシュメモリのチップ全体を示した概略 構成図である。 また、 図 2は、 実施の形態 1の AND型フラッシュメモリの要部 回路図である。 本実施の形態の AND型フラッシュメモリは、 メモリアレイ MEMARRAY 、 ラッチ回路 LATCH、 および列デコーダ XDECが備えられている。 メモリ アレイ MEMARRAYには、 ァドレス入力 A xにより選択された少なくとも 1 本のワード線上に接続されたメモリセルが 4 kビットすなわち 5 1 2バイト分ぁ り、 列方向のアドレス （一般にワード線の本数） が 1 6K本ある。 ラッチ回路 L ATCHは 4 kビッ ト （5 1 2バイ ト） 分の長さを持つ。
メモリチップには、 チップ選択信号、 書込み動作制御信号、 消去動作制御信号 等の制御信号系が制御回路 C NT RLに入力され （CNTRLで一括表示） 、 ァ ドレスが入力バッファ （図中には記載せず） を介してワード線電圧制御回路およ びソース線電圧制御回路を含む列デコーダ XD ECおよび行ゲート YD ECに入 力される。 行ァドレス Ayは制御回路 C NT RL中のカウンタ回路を用いて内部 発生し、 行ゲート YD ECに送ってもよい。
—方、 データは入出力回路 Iノ Oおよびデータラッチ系を含むセンス系に接続 されている。 センス系 S ENS E AMPは制御回路 CNTRLからの信号を受け 、 行ゲート YGATEを介してメモリセルへのデータ転送や、 メモリセルデータ の認識および内部バス BUSを介してデータを送出する働きを備えている。
一方、 データは、 入出力回路 I /Oおよびバス BUSを介してセンス系回路に 入力される。 センス系回路には、 ラッチ回路 LATCHおよびセンスアンプ制御 回路 YD— C NT R Lが含まれる。 行方向のメモリセルは行デコーダ YD E Cに より選択される。 センス系回路は、 制御回路 CNTRLからの信号を受け、 行ゲ ―トを介してのメモリセルへのデータ転送や、 メモリセルデータの認識および内 部バス BUSを介してのデータ送出の機能を備えている。
メモリチップ CH I Pには、 そのほかにメモリアレイ MEMARRAY中のビ ット線の電圧を制御するためのビット線電圧制御回路 D I S CHARGEと各電 圧制御回路に電圧を送出する内部電圧発生回路 C PCが設けられている。
次に、 図 2を用いて本実施の形態の AND型フラッシュメモリセルの回路構成 を説明する。 メモリアレイ MEMARRAYは、 メモリセル M 1 1〜M 22およ び N 1 1〜N 22がマトリックス状に配置され、 各メモリセルのゲート （ゲート 電極） はワード配線 Wl 1〜W22に接続されている。 各メモリセルのドレイン (ドレイン領域） はデータ線 D 1 1〜D22を介してこれを選択する選択トラン ジスタ SD 1 1〜SD 22へ接続されている。 選択トランジスタ SD 1 1〜SD 22のドレインはグローバルデータ線 GD；！〜 GD 2へ接続されている。 各メモ リセルのソース （ソース領域） も同様に、 ソース線 S 1 1〜S 22および選択ト ランジスタ S S 1 1〜S S 22を介して共通ソース線へ接続されている。 各々の 選択トランジスタ SD 1 1〜SD22， S S 1 1〜S S 22のゲートはゲート配 線 S i D l〜S i D2、 S i S l〜S i S 2に接続される。 選択トランジスタは データ線方向のメモリセルを 64本或いは 128本を一纏まりとして 1つのブロ ック BL 1、 B 1 2を構成する。 図 2ではメモリアレイ MEMAR RAYが 2つ のブロックから構成されているがこの限りではない。
列デコーダ XDECは、 ワード配線 Wl 1〜W22に高電圧を与えるためのヮ 一ド線電圧制御回路 XD EC 1 , XDEC 2と選択トランジスタの制御回路 S G DEC 1 , SGDEC 2とからなり、 図中では別領域に記載しているが、 共通ソ ース線が接続されるソース電圧制御回路 S DECが含まれてもよレ、。 列デコーダ には、 内部電圧発生回路 CP Cで生成された高電圧系電圧 Vp p (Vww、 Vw d等） 、 低電圧系電圧 Vc c (V rw、 Ve c等） 、 負電圧系電圧 Vnn (-V e w等） が供給されるとともに、 列ァドレス Axによりヮード線選択信号が与え られる。 すなわち、 内部電圧発生回路 CP Cは、 チップの外部から供給される電 源電圧 Vc c (たとえば 3. 3 V) および基準電圧 （0Vである GND) を用い て以下に説明する読み出し、 書き込み、 消去動作に使用する電圧 （Vww他） を 生成する。
ビット線方向に関しては、 データ線 D l 1〜D22毎に、 読出し動作前にビッ ト線 （グローバルデータ線 GD 1， GD 2) の電荷を引く抜く機能を有する電荷 引抜き用の MOS トランジスタ QD 1， QD 2が設けられている。 これらは、 書 込み時の非選択ビット線における電圧供給回路からの電圧をビット線に供給する 働きも同時に備えている。 一方では、 ビット線 （グローバルデータ線 GD 1， G D 2) は行ゲート制御回路 YD— CNTRLを介してラッチ回路 LATCHに接 続されている。
図 2におけるメモリマツトの読み出し、 書込みおよび消去の動作を表 1に示す 表 1では、 メモリセル Ml 1が選択された場合について示している,
Figure imgf000023_0001
図 2のメモリセル Ml 1について書込みを行うには、 ワード線 Wl 1に Vww (たとえば 1 7V) の電圧を印加し、 ドレイン側の選択トランジスタのゲート S i D 1にはたとえば 10Vの電圧を印加して選択トランジスタ SD 1 1, SD 1 2をオン状態にする。 選択されたローカルビッ ト線 （データ線 D l 1) には選択 トランジスタ S D 1 1を介して 0Vの電圧が与えられる。 一方、 非選択のワード 線 W1 2には 0Vの電圧を印加し、 非選択のローカルビット線 （データ線 D 1 2 ) にはビット線 （グローバルデータ線 GD 2) から選択トランジスタ SD 1 2を 介して Vwd (たとえば 6 V) の電圧が印加される。 ソース側の選択トランジス タのゲ一ト S i S 1には 0Vの電圧を印加し選択トランジスタ S S 1 1、 S S 1 2をオフ状態にする。 これによりメモリセル Ml 1のチャネル領域全面を介して 電子を浮遊ゲートにトンネル電流により注入することができる。 一方、 非選択の メモリセル Ml 2および M 21、 M22には浮遊ゲートと基板間に高電界が印加 されないため電子の注入は生じない。
書込み動作では、 チャネル領域全面に反転層を形成しソース端子と ドレイン端 子の電圧を同じに設定しているため、 ソース端子と ドレイン端子間の破壊耐圧に 影響しない。
消去動作は選択されたワード線 Wl 1に— Vew (たとえば— 1 7V) の電圧 を印加し、 選択トランジスタのゲート S i S 1および S i D 1に 3. 3Vを印加 してこれに接続された全ての選択トランジスタをオン状態にする。 前記選択トラ ンジスタを介して口一カルビット線およびローカルソース線に 0 Vの電圧を供給 する。 非選択のワード線 W1 2には 0Vの電圧を印加する。 これにより選択され たワード線 W1 1に接続された全てのメモリセルの電子放出が行われる。 上記に 示した電圧値は基板若くはゥュル電位に対する絶対値である。
上記書込みおよび消去動作において、 非選択ブロックの選択トランジスタ SD 21、 3022ぉょび332 1、 S S 22を全てオフ状態とすることでビット線 起因のディスターブ現象を防止できる。
次に、 本実施の形態の AND型フラッシュメモリの構成について説明する。 図 3は、 実施の形態 1の AND型フラッシュメモリの平面レイァゥトの一例を示し た概念図である。
本実施の形態の AND型フラッシュメモリは、 行および列状に配置されたメモ リセル M (Ml 1〜M22、 N 1 ：！〜 N 22) を有し、 メモリセルブロック BL (B L 1， B L 2) を形成する。
各メモリセル Mの行方向 （ワード線方向） には、 メモリセル Mの制御ゲート電 極として機能するワード線 301 (8) (ワード配線 Wl 1〜W22) が延在し ている。 また、 各メモリセル Mの列方向 （ビット線方向） の両端には、 選択トラ ンジスタ SD (SD 1 1， SD 1 2) および選択トランジスタ S S (S S 1 1， S S 12) が配置されている。 選択トランジスタ SDおよび選択トランジスタ S Sは、 各々のトランジスタ間が素子分離領域 302 (1 9) で分離される。 メモ リセノレ Mは、 ISFET (Metaト Insulator - Semiconductor Field Effect Transistor ) で構成される。
メモリセル Mのソースおよびドレイン領域は、 ソース線 S 1 1， S 21として 機能する n型半導体領域であるソース領域 303 (1 1) およびデータ線 D l 1 ， D21として機能する n型半導体領域であるドレイン領域 304 (10) と各 々共通に構成さる。 行方向に隣接するメモリセル M間は、 素子分離領域 305 ( 5) で分離されている。
図 3では示していないが、 メタル配線からなるグローバルデータ線 GD (GD 1, GD 2) はコンタク トホール 306を介して選択トランジスタ SDのドレイ ン領域である η型半導体領域 307に電気的に接続され、 選択トランジスタ SD のソース領域である η型半導体領域 308 (21) はドレイン領域 304 (10 ) に電気的に接続されている。 一方、 共通ソース線を構成するメタル配線は、 図 では示していないがグローバルデータ線 GDと交差するように配線され、 コンタ ク トホール 309を介して選択トランジスタ S Sのソース領域である η型半導体 領域 310に電気的に接続され、 選択トランジスタ S Sのドレイン領域である η 型半導体領域 31 1はメモリセルブロック内のソース領域 303 (1 1) に電気 的に接続されている。 選択トランジスタ SD， S Sのゲート電極 31 2, 313 は、 浮遊ゲート上部のワード線 301 (8) の配線材料によって構成されている メモリセル Mのトランジスタ領域は、 浮遊ゲート電極 314 (3、 7) で示し た領域である。 浮遊ゲート電極 314 (3、 7) はワード線 301 (8) の下部 に形成され、 第 1層目浮遊ゲート電極 3 14 a (3) および第 2層目浮遊ゲート 電極 314 b (7) からなる 2層構造である。 第 1層目浮遊ゲート電極 314 a (3) は、 半導体基板 1の主面にゲート絶縁膜であるトンネル酸化膜 2を介在さ せて形成され、 かつ、 メモリセルのソース領域 303 (1 1) およびドレイン領 域 304 (10) 間のチャネル領域上に形成される。 第 2層目浮遊ゲート電極 3 14 b (7) は、 第 1層目浮遊ゲート電極 314 a (3) の上部に配置され、 ヮ ード線 301 (8) と浮遊ゲート電極 3 14 (3、 7) との容量値を定めている 。 第 2層目浮遊ゲート電極 314 b (7) 上に、 層間絶縁膜 1 5を介在させて、 制御ゲート電極 8が構成され、 制御ゲート電極 8はワード線 301 (8) と一体 に形成される。 すなわち、 チャネル領域は、 行方向においてソース領域 303 ( 1 1) と ドレイン領域 304 (10) との間に配置される。
また、 メモリセル Mと選択トランジスタ SD， S Sとの間には、 トランジスタ を作り分けるための緩衝用ゲート 315が形成されている。 次に、 本実施の形態の AND型フラッシュメモリの断面構造について説明する 。 図 4は、 図 3における I V— I V線断面図であり、 図 5は、 図 3における V— V線断面図である。 また、 図 6は、 図 3における V I—V I線断面図である。 各メモリセルは浅溝素子分離 （SG I ： Sharrow Groove Isolation) および p 型のチャネルストツバ領域 16によって分離され、 シリコン基板溝部に堆積酸化 膜 5が形成された構造となっている。 P型シリコン基板 1表面は、 膜厚が約 9. 5 nmのゲート絶縁膜であるトンネル酸化膜 2により覆われ、 トンネル酸化膜 2 上に多結晶シリコン層により形成された第 1浮遊ゲート電極 3 (314 a) が形 成されている。 第 1浮遊ゲート電極 3の側面は、 サイ ドウォールスぺーサである 絶縁膜 4により覆われ、 その上に、 多結晶シリコンにより形成された第 2浮遊ゲ ート電極 7 (314 b) が形成されている。 第 2浮遊ゲート電極 7と第 1浮遊ゲ 一ト電極 3は電気的に接続されている。 第 2浮遊ゲート電極 7および素子分離領 域 5上には層間絶縁膜 1 5が形成されている。 層間絶縁膜 1 5上には、 多結晶シ リコンまたはタングステンなどによるシリサイド層からなる制御ゲート電極 8 ( 301) および絶縁膜 1 7が形成されている。 図 5では示していないが、 制御ゲ —ト電極 8上には絶縁膜 1 28を形成し、 この上に制御ゲート電極 8と直交する ように配置されたデ一タ線 （グ口一バルデ一タ線 GD) となるメタル配線が形成 されている。 第 1層目浮遊ゲート電極 3直下のシリコン基板内にメモリセルのソ ース領域 1 1 (303) 並びにドレイン領域 10 (304) が形成されている。 メモリセルの半導体領域 （ソース領域 1 1、 ドレイン領域 10) は選択トランジ スタ （SD, S S) の半導体領域 308 (2 1) 、 31 1に電気的に接続されて いる （図 5) 。 また、 後述するように、 ソース領域 1 1 (303) とドレイン領 域 1 0 (304) とは、 対称構造で、 かつ浅接合で構成される。
メモリセル Mと選択トランジスタ SD、 S S以外の M I S FETは周辺回路を 構成し、 周辺回路形成領域 （周辺回路部） に形成される。 高い電圧系の電圧 Vp pが印力 Bされる MI S FETは、 高耐圧 MI S FETで形成される。 高耐圧 M I SFETを含む回路は、 たとえば内部電圧発生回路 CP C、 列デコーダ XD EC 等である。
選択トランジスタのゲ一ト電極 （3 1 2、 3 1 3) はメモリセルの制御ゲート 電極 8材料を用いている。 また、 素子分離 1 9は後で説明する周辺回路部の素子 分離工程で形成されたものである （図 4 ) 。 選択トランジスタのゲート酸化膜 9 は、 グート絶縁膜 2よりも厚い膜厚で構成され、 その膜厚はたとえば 2 5 n m程 度である。
データ線に平行な断面 （図 6 ) では、 ワード線 （3 0 1、 8 ) が最小加工寸法 で等間隔に形成され、 第 1および第 2浮遊ゲート電極 3、 7さらに層間絶縁膜 1 5とヮード線となる制御ゲ一ト電極 8が積層構造をなしている。 ヮード線間はィ オン注入により導入された P型半導体領域 2 3により分離されている。 選択トラ ンジスタとヮ一ド線との間には、 緩衝用ゲート （残ゲ一ト） 3 1 5が形成されて いる。 残ゲート 3 1 5の浮遊ゲート電極 7と制御ゲート電極 8とは、 内部で接続 され、 導通がなされている。
次に、 図 7から図 1 9を用いて前記した A N D型フラッシュメモリの製造方法 について説明する。 図 7から図 1 9は、 実施の形態 1の A N D型フラッシュメモ リの製造方法の一例をその工程順に示した断面図である。 なお、 図 7から図 1 9 において左側領域は周辺回路のトランジスタが形成される周辺回路形成領域 （周 辺回路部） を示し、 右側領域は、 メモリセルが形成されるメモリ形成領域 （メモ リセル部） を示す。
まず、 P型の半導体基板 1上にシリコン酸化膜 1 0 3およびシリコン窒化膜 1 0 4を被着 （堆積） させた後、 周辺回路部の素子分離領域となるようにフオ トレ ジストをパタ一ニングし、 これをマスクにシリコン窒化膜 1 0 4をドライエッチ ングにより除去する。 その後、 シリコン酸化膜 1 0 3を除去した後、 半導体基板 1に約 0 . 3 5 /x m程度の深さの溝が形成されるように、 シリコン窒化膜 1 0 4 をマスクとしてドライエッチング法を用いてエッチングする。 次に、 半導体基板 1を酸化し、 エッチングされた溝の内部に 3 0 n m程度の厚さのシリコン酸化膜 1 0 1を形成する。 その後 C V D法による絶縁膜 （シリコン酸化膜） 1 0 2を 0 . 5 μ πι程度被着 （堆積） させる。 さらに前記絶縁膜 1 0 2の表面を CM P (Che mical Mechanical Polishing) 法により削り、 シリコン窒化膜 1 0 4の表面まで 平坦化を行う （図 7 ) 。
次に、 シリコン窒化膜 1 0 4を熱リン酸等によるゥエツトエッチングにより除 去し、 絶縁膜 102からなる素子分離領域 302 (1 9) を形成する。 このとき 、 メモリマット内の選択トランジスタの素子分離領域も同時に形成される。 次に 、 半導体基板 1中にボロン （B) を数回の注入工程に分けてイオン注入する。 各 注入工程では、 エネルギおよびドーズ量を調節する。 これにより、 P型ゥエル領 域 105およびチャネルス トツパ領域 107、 チャネル領域 1 08を形成する。 次に、 半導体基板 1の表面を熱酸化して 9. 5 nmのシリコン酸化膜 1 10を形 成する （図 8) 。 シリコン酸化膜 1 10は、 トンネル酸化膜 2となる。
次に、 たとえば CVD法により第 1の多結晶シリコン膜 （導電膜） 1 1 1、 絶 縁膜 （シリコン酸化膜） 1 1 2および絶縁膜であるシリコン窒化膜 （S i N) 1 1 3を順次被着 （堆積） させ、 積層膜 1 14を形成する。 第 1の多結晶シリコン 膜 1 1 1は 1 X 1 02tatomsん m3程度の不純物リン （P) がドープされたリンド —プ多結晶シリコン膜またはノンドープの多結晶シリコン膜を用いることができ る。 その後、 ホトエッチングプロセスにより、 メモリセル部では多結晶シリコン 膜 1 1 1が第 1浮遊ゲート電極 （3、 314 a) となるように、 また、 周辺回路 部では半導体基板 1の表面を保護するように多結晶シリコン膜 1 1 1、 絶縁膜 1 1 2およびシリコン窒化膜 1 1 3を各々ドライエッチングにより加工する。 この ドライエッチングによりメモリセル部の積層膜 1 14は、 列方向に延在するライ ン状パターン （ストライプ状の列パターン （列ライン） ） にパターニングされる 。 このように、 周辺回路部および図では示していないが、 選択トランジスタが形 成される領域でも半導体基板 1の表面を保護するように多結晶シリコン膜 1 1 1 、 絶縁膜 1 12およびシリコン窒化膜 1 13が残されている。 これにより、 行方 向において、 列パターン間に凹部が形成される。
次に、 フォトレジストをメモリセルの形成される領域が開口するようにパタ一 ニングし、 ヒ素 （As) イオンを、 たとえばド一ズ量 5 X 1015atoms/cm2、 カロ 速電圧 5 OKe Vの条件で基板中にイオン注入しメモリセルのソース ' ドレイン 領域として作用する半導体領域 （拡散層） 10、 1 1、 1 1 5、 303、 304 を形成する。 このイオン注入では、 前記フォトレジストに加えて列パターン状の 積層膜 1 14がマスクとして機能する。 このため、 n型の半導体領域 1 1 5は列 パターンに対して自己整合的に形成でき、 微細な列パターンに対しても精度よく 半導体領域 1 1 5を形成できる。 すなわち、 ソース領域 1 1、 1 1 5、 303と ドレイン領域 1 0、 1 1 5、 304とは、 同時すなわち同じイオン打ち込み工程 で形成されるので、 対称構造で構成される。 すなわち、 ソース領域 1 1、 1 1 5 、 303と ドレイン領域 10、 1 1 5、 304とは、 同じ不純物プロファイルを 有するように構成される。
また、 マスクとなる積層膜 1 14の上層にはシリコン窒化膜 1 1 3が形成され ているため、 注入される不純物はシリコン窒化膜 1 1 3で止まり多結晶シリコン 膜 1 1 1およびその下層の半導体基板 1の特性に影響を及ぼすことがない。 なお 、 半導体領域 1 1 5は、 後に説明するように、 ソース線あるいはデータ線として 機能するソース領域 303 (1 1) およびドレイン領域 304 (10) となる。 次に、 200 nmの膜厚の CVD法により絶縁膜であるシリコン酸化膜を堆積 し、 このシリコン酸化膜を異方性エッチングすることにより積層膜 1 14の側面 にサイドウォ一ルスぺ一サ 1 1 6を形成する （図 9) 。
次に、 メモリセル部の積層膜 1 14およびサイドウォールスぺーサ 1 16が形 成されていない領域の半導体基板 1を異方性のドライエッチングにより削り、 深 さ力 S約 0. 35 /zmの溝 1 1 7を形成する （図 10) 。 このドライエッチングの 際、 周辺回路部および選択トランジスタ部を覆うフォ トレジストに加えて、 積層 膜 1 14およびサイ ドウォールスぺーサ 1 16がエッチングのマスクとして機能 するため、 溝 1 1 7を積層膜 1 14およびサイドウォ一ルスぺーサ 1 1 6に対し て自己整合的に加工することができる。 このため、 微細な列パターンであっても 安定に溝 1 1 7を加工して素子分離領域を形成することができ、 AND型フラッ シュメモリの高集積化に有効である。 なお、 この段階で、 溝 1 1 7の底部に不純 物をイオン注入してチャネルストツパ領域 1 6を形成できる。
次に、 溝 1 1 7の内部を酸化して 4 nm程度のシリコン酸化膜 1 18を形成し 、 その後、 C VD法により 400 nm程度の膜厚の CVD法で形成されたシリコ ン酸化膜 （シリコン酸化膜） 1 1 9を被着 （堆積） させる （図 1 1) 。
次に、 CMP技術により絶縁膜 1 19を研磨で削り、 積層膜 1 14上部のシリ コン窒化膜 1 13まで平坦ィ匕を行う （図 1 2) 。 これにより、 絶縁膜 1 1 9は、 サイ ドウオールスぺ一サ 1 1 6間に埋め込まれ、 かつ、 その表面位置は列パター ン間上、 メモリセル部、 素子分離領域上でほぼ均一に形成される。 このようにし て、 堆積酸化膜 5からなる浅溝素子分離領域が形成できる。 なお、 この CM P技 術による平坦化の際には、 シリコン窒化膜 1 1 3が C M Pのストッパとして機能 し、 平坦化のプロセスマージンを増加することができる。 また、 周辺回路部等が 積層膜 1 1 4で覆われているため、 CM P工程によりその部分の半導体基板 1の 表面が損傷および汚染されることがないとともに、 広い面積の凹部の形成を防止 して、 平坦化の阻害となるディッシング （dishing) を防止することができる。 ま た、 メモリセル部に形成された均一な幅と長さで、 かつ、 規則正しいパターンの 繰り返しで形成された溝 1 1 7のみに、 絶縁膜 1 1 9を埋め込めばよいので、 C M P法で研磨する時のプロセスマージンを大きくすることができる。 なお、 この 平坦化は、 実施の形態 5に示すように CM P法とエッチング法とを組み合わせて 次に、 シリコン窒化膜 1 1 3を熱リン酸により除去した後、 ドライエッチング によりシリコン酸化膜 1 1 2を除去する （図 1 3 ) 。
次に、 C V D法等により第 2の多結晶シリコン膜 1 2 0を被着 （堆積） させ、 ホトエッチング工程により第 2浮遊ゲ一ト電極 7となるよう加工 （パターニング ) する。 このとき、 周辺回路部は保護しておく。 その後、 層間絶縁膜 1 2 1を形 成する （図 1 4 ) 。 第 2の多結晶シリコン膜 1 2 0には、 不純物としてたとえば リン （P ) がドープされる。
次に、 周辺回路部および選択トランジスタ部の層間絶縁膜 1 2 1、 第 2の多結 晶シリコン膜 1 2 0および多結晶シリコン膜 1 1 1をホトエッチング工程により 除去する （図 1 5 ) 。
ここで、 絶縁膜 1 1 9の表面位置は、 第 1浮遊ゲート電極 3となる第 1の多結 晶シリコン膜 1 1 1の表面位置よりも高くなるように構成され、 これにより、 第
2浮遊ゲ一ト電極 7となる第 2の多結晶シリコン膜 1 2 0は、 絶縁膜 1 1 9上に 延在して形成される。 これにより第 2浮遊ゲート電極 7と、 ソース · ドレイン領 域 （半導体領域 1 1 5 ) との間の容量を低減でき、 メモリセル Mの特性を向上で きる。 すなわち、 第 2浮遊ゲート電極 7となる第 2の多結晶シリコン膜 1 2 0下 の絶縁膜 1 1 9の表面位置は、 第 1浮遊グート電極 3となる第 1の多結晶シリコ ン膜 1 1 1の表面位置よりも高く構成される。 また、 絶縁膜 1 1 9の表面位置は 、 第 1浮遊ゲート電極 3となる第 1の多結晶シリコン膜 1 1 1間で均一に構成さ れる。 また、 絶縁膜 1 1 9の表面位置は絶縁膜 1 02の表面位置よりも高くなる ように構成される。
次に、 周辺回路部および選択トランジスタ部のチャネル領域をイオン注入によ り半導体基板 1の主面に形成した後、 シリコン酸化膜 1 1 0を除去して半導体基 板 1の主面を露出した後、 露出した半導体基板 1の表面を酸化して、 ゲート絶縁 膜 2よりも厚い膜厚の厚さ 25 nm程度のシリコン酸化膜 1 09を形成する。 続 いて、 第 3の多結晶シリコン膜 122および WS i 2 (タングステンシリサイド ) 膜 1 23、 C V D法により絶縁膜でるシリコン酸化膜 1 24 (1 7) を順次形 成する （図 16) 。 第 3の多結晶シリコン膜 1 22および WS i 2膜 123は、 制御ゲート電極 301 (8) となるものである。
次に、 ホトエッチングプロセスにより周辺回路部のトランジスタのゲ一ト電極 および選択トランジスタのゲート電極さらにはメモリセルの制御ゲート電極のパ ターンとなるようにシリコン酸化膜 1 24 (1 7) を加工する。 その後、 シリコ ン酸化膜 1 24 (1 7) をマスクに WS i 2膜 1 23および第 3の多結晶シリコ ン膜 122を加工する。 このように、 列パターンの延在方向に垂直な方向にパタ 一ユングされ、 行方向に延在する制御ゲート電極 301 (8) およびワード配線 が形成される。 次に、 メモリセル部が開口するようフォ トレジス トをパターニン グした後、 層間絶縁膜 121、 第 2および第 1の多結晶シリコン膜 1 20、 1 1 1を順次加工する。 パターニングされた WS i 2膜 1 23および第 3の多結晶シ リコン膜 1 22は、 周辺回路の M〇Sトランジスタのゲート電極として機能する 。 また、 パターユングされた層間絶縁膜 1 2 1、 第 2および第 1の多結晶シリコ ン膜 120、 1 1 1は、 各々メモリセル Mを構成する層間絶縁膜 1 5、 第 2浮遊 ゲート電極 7および第 1浮遊ゲート電極となる。
次に、 フォトレジストを周辺回路部の MOS トランジスタが開口するようにパ ターニングし、 たとえばリン （P) イオンをドーズ量 2 X 1013atoms/cm2、 カロ 速電圧 100 k e Vの条件で基板中にイオン注入し、 850°Cの熱拡散により周 辺回路部の高耐圧系 MOS トランジスタの N型低濃度半導体領域 1 25を形成す る。 同様に図では示していないが、 フォトレジストをパターユングして、 周辺回 路部の MOS トランジスタおよび選択トランジスタの N型低濃度半導体領域を形 成する （図 1 7) 。
次に、 たとえば CVD法により 200 nm程度の膜厚の絶縁膜であるシリコン 酸化膜を形成し、 異方性エッチングにより周辺回路の MOS トランジスタのゲー ト電極の側面にサイドウォ一ルスぺ一サ 1 26を形成する。 次に、 周辺回路部お よび選択トランジスタ部が開口するようにフォトレジストをパターニングし、 た とえばヒ素 （As) イオンをドーズ量 5 X 1015atomsん m2、 加速電圧 50 k e Vの条件で基板中にイオン注入し、 N型高濃度半導体領域 1 27を形成する （図 18) 。
次に、 CVD法によりシリコン酸化膜、 および燐ガラスからなる層間絶縁膜 1 28を形成し、 コンタクトホールにプラグ電極電極 1 29を形成し、 メタル配線 130を形成する。 このようにして同一基板上に周辺回路部の MOS トランジス タと微細ゲートのメモリセルを構成する MOS トランジスタが形成される。 以上に説明したように、 本実施の形態の AND型フラッシュメモリおよびその 製造方法では、 浅溝素子分離をメモリセルおよび選択トランジスタに適用し、 さ らに全面チャネルを用いた書換え方式の採用に伴いメモリセルの半導体領域 10 、 1 1、 1 1 5、 303、 304を浅接合にできるとともに、 対称構造とするこ とができ、 メモリセルの微細化が可能になる。 また、 全面チャネルを用いた書換 え方式の採用により書換えストレスによるシリコン酸化膜の劣化を低減できる。 さらに、 選択トランジスタよるメモリブロックの分割により、 書換え時の非選択 プロックにおけるディスターブを低減できる。
(実施の形態 2 )
実施の形態 1では、 選択トランジスタのゲ一ト電極が制御ゲート電極の材料に より構成されている例を説明したが、 本実施の形態では浮遊ゲート電極と制御ゲ ―ト電極の材料により選択トランジスタのゲート電極を構成することができる例 を説明する。 また、 選択トランジスタの素子分離領域の形成が、 メモリセル部の 素子分離領域の形成と同時に行うことができる例について説明する。
本実施の形態の AND型フラッシュメモリのチップ全体における配置および回 路構成は、 実施の形態 1と同様であるためその説明を省略する。
図 2 0は、 実施の形態 2の A N D型フラッシュメモリの平面レイァゥトの一例 を示した概念図である。 また、 図 2 1は、 図 2 0における X X I—X X I線断面 図、 図 2 2は、 図 2 0における X X I I - X X I I線断面図、 図 2 3は、 図 2 0 における X X I I I - X X I I I線断面図である。
図 2 0に示すように、 本実施の形態の A N D型フラッシュメモリでは、 緩衝用 ゲート 3 1 5が形成されていない。 これは、 後に示すように、 選択トランジスタ のゲート電極が浮遊ゲート電極と制御グート電極の材料により構成されることに 基づく。
図 2 1に示すように、 選択トランジスタ S D， S Sのゲート電極は第 1および 第 2浮遊ゲート電極 3、 7および制御ゲート電極 8の材料を用いている。 また、 素子分離 5はメモリ部と同じ構造である。 図 2 3に示すようにデータ線に平行な 断面では、 ヮ一ド線が最小加工寸法で等間隔に形成され、 第 1および第 2浮遊ゲ ート電極 3、 7さらに層間絶縁膜 1 5とワード線となる制御グート電極 8が積層 構造をなしている。 ワード線間はイオン注入により導入された P型半導体領域 2 3により分離されている。 選択トランジスタは内部の層間絶縁膜 1 5が部分的に 除去され浮遊ゲート電極 7と制御ゲート電極 8の導通がなされている。 選択トラ ンジスタのゲ一ト酸化膜 9の膜厚は 2 5 n m程度である。
図 2 2に示す断面は、 実施の形態 1と同様であるため説明を省略する。
次に図 2 4から図 3 5を用いて、 本実施の形態の A N D型フラッシュメモリの 製造方法について説明する。 図 2 4から図 3 5は、 実施の形態 2の A N D型フラ ッシュメモリの製造方法の一例をその工程順に示した断面図である。 なお、 図 2 4から図 3 5において左側領域が周辺回路部を示し、 右側領域がメモリセル部を 示すことは実施の形態 1と同様である。
本実施の形態の製造方法は、 実施の形態 1における図 8のシリコン酸化膜 1 1 0の形成前までの工程と同様である。 したがってその説明は省略する。 ただし、 この工程までに形成される素子分離領域は、 周辺回路部にのみ形成され、 選択ト ランジスタの形成される領域には形成されない。
次に、 半導体基板 1表面を酸化して 2 0 n m程度の熱酸化膜 1 0 9を形成する 。 ホトエッチング技術によりメモリセル部の熱酸化膜 1 0 9を除去し、 むき出し た基板の表面を酸化して 9 . 5 n mのシリコン酸化膜 1 1 0を形成する。 このと き、 周辺 MO S トランジスタと、 図では示していないが、 メモリマット内部の選 択トランジスタ部の熱酸化膜 1 0 9の膜厚は 2 5 n mとなる。 シリコン酸化膜 1 1 0はトンネル酸化膜 2となり、 熱酸化膜 1 0 9は、 周辺回路のトランジスタお よび選択トランジスタのゲート絶縁膜となる。
次に、 第 1の多結晶シリコン膜 1 1 1、 C V D法で形成されたシリコン酸化膜 1 1 2およびシリコン窒化膜 1 1 3を順次被着 （堆積） させて積層膜 1 1 4を形 成する。 その後、 ホトエッチングプロセスにより、 多結晶シリコン膜 1 1 1力 メモリセルでは第 1浮遊ゲート電極となるように、 また、 周辺回路部では MO S トランジスタのゲート電極となるように積層膜 1 1 4をドライエッチングにより 加工する。
次に、 フォトレジストを周辺回路部の MO Sトランジスタが開口するようにパ ターユングし、 たとえばリン （Ρ ) イオンをドーズ量 2 X 1 0 1 3atomsん m2、 加速 電圧 1 0 0 k e Vの条件で基板中にイオン注入し、 9 0 0 °Cの熱拡散により周辺 回路部の高耐圧系 MO S トランジスタの N型低濃度半導体領域 1 2 5を形成する 。 同様に図では示していないが、 フォ トレジス トをパタ一ニングして、 選択トラ ンジスタの N型低濃度半導体領域を形成する。 その後、 フォトレジストをメモリ セル部が開口するようにパターユングし、 たとえばヒ素 （A s ) イオンをドーズ 量 5 X 1 0 1 5atoms/cm2、 加速電圧 5 0 k e Vの条件で基板中にイオン注入しメモ リセルの半導体領域 1 1 5を形成する （図 2 5 ) 。
その後、 C V D法により 2 0 0 n mの膜厚の絶縁膜であるシリコン酸化膜を形 成し、 このシリコン酸化膜を異方性エッチングしてパターユングされた積層膜 1 1 4の側面にサイ ドウォ一ルスぺーサ 1 1 6を形成する。 次に、 周辺回路部が開 口するようにフォ トレジストをパターニングし、 たとえばヒ素 （A s ) イオンを ドーズ量 5 X 1 0 1 5 atoms/cm2 加速電圧 5 0 k e Vの条件で基板中にイオン注入 し、 周辺回路および選択 MO Sのトランジスタの N型高濃度半導体領域 1 2 7を 形成する （図 2 6 ) 。
次に、 メモリセル部および選択トランジスタ部ではゲート電極間の基板領域を 異方性のドライエッチングにより削り、 深さ約 0 . 3 5 111の溝1 1 7をサイ ド ウォールスぺーサ 1 1 6に対して自己整合的に形成する （図 2 7 ) 。 溝 1 1 7内 を酸化して 4 n m程度のシリコン酸化膜 1 1 8を形成し、 その後、 C V D法によ り 4 0 0 n mの膜厚の絶縁膜であるシリコン酸化膜 1 1 9を被着 （堆積） させる (図 2 8 ) 。 溝 1 1 7の形成およびシリコン酸化膜 1 1 8、 シリコン酸化膜 1 1 9の形成は、 溝 1 1 7が選択トランジスタ部にも形成されることを除いて実施の 形態 1の場合と同様である。
次に、 実施の形態 1と同様に、 C M P技術によりシリコン酸化膜 1 1 9を削り ゲート電極 1 1 1上部のシリコン窒化膜 1 1 3まで平坦化を行ない、 サイドゥォ 一ルスぺーサ 1 1 6間にシリコン酸化膜 1 1 9を埋め込む （図 2 9 ) 。 シリコン 窒化膜 1 1 3を熱リン酸により除去した後、 ホトエッチングプロセスによりメモ リセル部が開口するようにフォトレジストをパターユングし、 ドライエッチング によりシリコン酸化膜 1 1 2を除去する （図 3 0 ) 。 このように、 メモリセル部 のシリコン酸化膜 1 1 2のみを除去することで、 周辺回路部のシリコン酸化膜 1 1 2を残すことができ、 後に説明する第 2の多結晶シリコン膜 1 2 0のエツチン グの際に、 周辺回路部の多結晶シリコン膜 1 1 1を保護することができる。 次に、 第 2の多結晶シリコン膜 1 2 0を被着 （堆積） させ、 ホトエッチングェ 程により第 2浮遊ゲート電極 7となるよう加工する （図 3 1 ) 。 このとき、 周辺 回路部はカバーしておく。 その後、 層間絶縁膜 1 2 1を形成した後、 図には示さ ないが選択トランジスタの層間絶縁膜 1 2 1の一部をホトエッチング工程により 除去する （図 3 2 ) 。 このように選択トランジスタの層間絶縁膜 1 2 1の一部を 除去することにより、 後に説明する制御ゲート電極 8と第 2浮遊ゲート電極 7と を電気的に接続することができる。
次に、 第 3の多結晶シリコン膜 1 2 2および W S i 2膜 1 2 3、 C V D法によ るシリコン酸化膜 1 2 4を順次形成する （図 3 3 ) 。
次に、 ホトエッチングプロセスによりメモリセルの制御ゲート電極となるよう 絶縁膜であるシリコン酸化膜 1 2 4を加工し、 さらに、 パターニングされたシリ コン酸化膜 1 2 4をマスクに W S i 2膜 1 2 3、 第 3の多結晶シリコン 1 2 2、 層間絶縁膜 1 2 1、 第 2および第 1の多結晶シリコン膜 1 2 0、 1 1 1を順次加 ェする （図 3 4 ) 。 このとき周辺回路部では C V D法で形成されたシリコン酸化 膜 1 1 2があるためゲート電極 1 1 1はエッチングされない。
次に、 図 2 3に示すように、 フォ トレジス トをパターユングした後、 たとえば リン （P ) イオンをドーズ量 2 X 1 0 1 3 atoms/cm2 s 加速電圧 5 0 k e Vの条件で 基板中にイオン注入し選択トランジスタの N型低濃度半導体領域 2 1を形成する 。 さらに、 たとえばボロン （B ) イオンをドーズ量 1 X 1 0 1 3atomsん m2の条件で 基板中にイオン注入しヮード線間の基板領域に P型低濃度半導体領域 2 3を形成 し、 列方向 （ビット線方向） の素子分離を行う。 その後、 C V D法で形成された シリコン酸化膜の形成および異方性ドライエッチングによりゲート電極側面にサ イ ドウォールスぺーサ 2 0を形成する。 さらにフォ トレジストをパターニングし て、 たとえばヒ素 （A s ) イオンをドーズ量 1 X 1 0 1 5atoms/cm2、 加速電圧 5 0 k e Vの条件で基板中にィオン注入し選択トランジスタの N型高濃度半導体領域 2 2を形成する。
さらに、 図 3 5に示すように、 C V D法によるシリコン酸化膜および燐ガラス からなる層間絶縁膜 1 2 8の形成、 コンタク トホール内にプラグ電極 1 2 9の形 成、 メタル配線 1 3 0の形成工程を経て同一基板上に周辺回路部の MO Sトラン ジスタと微細ゲート MO S トランジスタが形成される。
上記の多結晶シリコンゲ一ト加工では下層の多結晶シリコン 3の加工でチヤネ ル幅が定義され、 上層の絶縁膜 1 7および W S i 2Z多結晶シリコン膜からなる 多層膜 8の加工によって、 トランジスタのチャネル長が定義される。
以上に示したように、 本実施の形態では、 前記した実施の形態 1の効果に加え 、 高耐圧 MO S トランジスタの不純物半導体領域を形成した後、 メモリ不純物半 導体領域の形成を行うことにより、 微細ゲートを有するメモリセルに対して不要 な不純物半導体領域の伸びを防止し、 微細ゲート領域での動作の安定化が可能と なる。 また、 選択トランジスタはメモリの浮遊ゲート電極および制御ゲート電極 材料により構成されるため、 第 1の実施例で示したゲートを作り分ける領域が不 要となり面積の低減を行うことができる。
(実施の形態 3 )
本発明の第 3の実施の形態を図 3 6から図 4 2を用いて説明する。 図 3 6から 図 4 2は、 実施の形態 3の A N D型フラッシュメモリの製造方法の一例をそのェ 程順に示した断面図である。 なお、 図 3 6から図 4 2において左側領域が周辺回 路部を示し、 右側領域がメモリセル部を示すことは実施の形態 1と同様である。 実施の形態 2では、 周辺回路部にある MO S トランジスタのゲート電極は第 1 の多結晶シリコン膜のみで形成されているが、 本実施の形態 3に示すよう第 2の 多結晶シリコン膜、 第 3の多結晶シリコン膜および W S i 2膜を電極配線として 加えることができる。
図 3 6に示すように、 実施の形態 2と同様に半導体基板 1上に素子分離領域 1 0 2の形成、 ゥヱル 1 9 5の形成、 ゲート酸化膜 2の形成を行った後、 ノンドー プの多結晶シリコン膜 1 1 1とシリコン窒化膜 1 1 3を被着 （堆積） させる。 次 に、 ホトエッチングプロセスにより、 メモリセル部では第 1浮遊ゲート電極 3と なるように、 周辺回路部では MO S トランジスタのゲート電極となるように多結 晶シリコン膜 1 1 1および上部シリコン窒化膜 1 1 3を加工する。 その後、 実施 の形態 2と同様に周辺回路の低濃度半導体領域 1 2 5、 続いてメモリセル部の半 導体領域 1 1 5、 サイ ドウォ一ルスぺ一サ 1 1 6を形成する。 また、 実施の形態 2と同様に周辺回路部の高濃度半導体領域 1 2 7を順次形成する。
次に、 図 3 7に示したように、 実施の形態 2と同様にメモリセル部のみサイド ウォールスぺ一サ 1 1 6に自己整合的に基板エッチを行い溝 1 1 7を形成する。 その後、 シリコン酸化膜 1 1 8を形成し、 C V D法により 4 0 0 n mの膜厚の絶 縁膜であるシリコン酸化膜 1 1 9を被着 （堆積） させた後、 CM P技術によりシ リコン酸化膜 1 1 9を削りゲート電極 1 1 1上部のシリコン窒化膜 1 1 3まで平 ±且化を行ない、 サイドウォ一ルスぺーサ 1 1 6間にシリコン酸化膜 1 1 9を埋め 込む。
次に、 シリコン窒化膜 1 1 3を熱リン酸により除去した後、 図 3 8に示したよ うに、 第 2の多結晶シリコン膜 1 2 0を被着 （堆積） させ、 ホトエッチング工程 により第 2浮遊ゲート電極 7となるよう加工する。 このとき周辺回路部はカバー しておく。 その後、 層間絶縁膜 1 2 1を被着 （堆積） し、 周辺回路部のトランジ スタおよび選択トランジスタのゲート電極上の層間絶縁膜 1 2 1に部分的に開口 を形成する （図 3 9 ) 。 開口の形成にはたとえばホトエッチング技術を用いるこ とができる。 さらに、 第 3の多結晶シリコン膜 1 2 2および W S i 2膜 1 2 3、 C V D法によりシリコン酸化膜 1 2 4を順次形成する （図 4 0 ) 。
次に、 ホトエッチングプロセスによりメモリの制御ゲート電極となるように、 また選択トランジスタ部および周辺回路部ではゲート電極となるようシリコン酸 化膜 1 2 4を加工する。 ここで前記加工では図 4 1に示すように周辺回路部のゲ ート電極 1 1 1を覆ように力 ϋェする。 パターニングされたシリコン酸化膜 1 2 4 をマスクに W S i 2膜 1 2 3、 第 3の多結晶シリコン 1 2 2、 層間絶縁膜 1 2 1 、 第 2および第 1の多結晶シリコン膜 1 2 0、 1 1 1を順次加工する。
以降は、 図 4 2に示したように、 実施の形態 2と同様、 選択トランジスタの不 純物半導体領域を形成した後、 C V D法によりシリコン酸化膜、 および燐ガラス からなる層間絶縁膜 1 2 8形成、 コンタクトホールにプラグ電極 1 2 9形成、 メ タル配線 1 3 0の形成工程を経て同一基板上に周辺回路部の MO S
と微細ゲート MO S トランジスタが形成される。
以上に示したように、 本実施の形態では、 周辺回路部にある MO S
タのゲート電極 1 1 1上に電気的に接続された第 2、 第 3の多結晶シリコン膜お よび、 W S i 2膜が配線材料として配置されるため、 ゲート配線の低抵抗化を実 現できる。
(実施の形態 4 )
本発明の第 4の実施の形態を図 4 3から図 4 9を用いて説明する。 図 4 3から 図 4 9は、 実施の形態 4の A N D型フラッシュメモリの製造方法の一例をそのェ 程順に示した断面図である。 なお、 図 4 3から図 4 9において左側領域が周辺回 路部を示し、 右側領域がメモリセル部を示すことは実施の形態 1と同様である。 実施の形態 2および実施の形態 3ではメモリセルおよびメモリマット内の選択 トランジスタのゲ一ト電極は浅溝素子分離に対してオフセットされた構造である 1 周辺回路のゲート電極は素子分離領域に接する構造であった。 本実施の形態 4では、 周辺回路のゲート電極を素子分離領域に対してオフセットする構造を用 いている。
図 4 3に示すように P型半導体基板 1上を酸化し 2 0 n mのシリコン酸化膜 1 0 9を形成した後、 ホトエッチング技術により、 メモリセル部のみシリコン酸化 膜を除去する。 次に、 酸化により 9 . 5 n mのシリコン酸化膜 1 1 0を形成する 。 このとき、 周辺回路部では 2 5 n mの酸化膜厚となる。 シリコン酸化膜表面に 第 1の多結晶シリコン膜 1 5 0およびシリコン窒化膜 1 5 1を順次被着 （堆積） させる。 その後、 メモリセル部では第 1浮遊ゲート電極となるように、 また、 周 辺回路部では素子分離となる領域の電極材料が除去されるようにパターニングす る。 次に、 フォトレジストをメモリセル部が開口するようにパターユングし、 た とえば Asイオンをドーズ量 5 X 1 0 1 5 atoms/cm 2 N 加速電圧 5 0 k e Vの条件で 基板中にイオン注入しメモリセルの半導体領域 1 1 5を形成する。
その後、 たとえば C V D法により 6 n m程度の膜厚のシリコン窒化膜および 2 0 0 n mの膜厚のシリコン酸化膜を形成し、 異方性エッチングによりゲート電極 の側面にサイドウォ一ルスぺーサ 1 5 2を形成する。 このように 6 n m程度の膜 厚のシリコン窒化膜をゲート電極の側壁部に形成することにより、 ゲート電極端 部におけるゲート絶縁膜の膜厚の増加を防止することができる。 この結果、 微細 なゲート長の加工が可能となって、 高集積化を実現できる。
次に、 図 4 4に示したように、 多結晶シリコン膜 1 5 0およびシリコン窒化膜 1 5 1とサイ ドウォールスぺーサ 1 5 2に覆われていない半導体基板 1を異方性 のドライエッチングにより削り、 深さ約 0 . 3 5 i mの溝をサイ ドウォールスぺ ーサ 1 5 2に対して自己整合的に形成した後、 酸化を行い溝部分に 2 0 n m程度 のシリコン酸化膜 1 5 3を形成する。 その後、 C V D法により絶縁膜であるシリ コン酸ィヒ膜 1 5 4を被着 （堆積） させた後、 CM P技術によりシリコン酸化膜を 削りゲート電極上部のシリコン窒化膜 1 5 1まで平坦化を行ない、 サイドウォ一 ルスぺーサ 1 5 2間に埋め込まれたシリコン酸化膜 1 5 4を形成する。 このよう にしてシリコン酸化膜 1 5 4からなる分離領域を形成できる。 ここで形成された 分離領域は、 先に説明した実施の形態 1〜 3と相違して周辺回路領域においても 同時に形成される。
次に、 図 4 5に示したように、 シリコン窒化膜 1 5 1を熱リン酸により除去し た後、 たとえば C V D法により全面に第 2の多結晶シリコン酸化膜 1 2 0を被着 (堆積） させ、 ホトエッチング工程によりメモリセル部では第 2浮遊ゲート電極 7となるよう加工するとともに、 周辺回路部はカバーしておく。 その後、 シリコン酸化膜ノシリコン窒化膜 シリコン酸化膜 Zシリコン窒化膜 からなる層間絶縁膜 1 2 1を被着 （堆積） させる。 次に、 ホトエッチング工程に より周辺回路のトランジスタおよび図示しない選択トランジスタのゲ一ト電極と なる部分の層間絶縁膜 1 2 1を部分的に除去する。
次に、 図 4 6に示したように、 層間絶縁膜 1 2 1上に、 第 3の多結晶シリコン 膜 1 2 2、 W S i 2膜 1 2 3、 C V D法によるシリコン酸化膜 1 2 4を順次形成 する。
次に、 図 4 7に示したように、 ホトエッチング工程によりメモリセル部では制 御ゲート電極となるように、 周辺回路部ではゲ一ト電極となるようにシリコン酸 化膜 1 2 4をパターニング加工する。 その後、 シリコン酸化膜 1 2 4をマスクに W S i 2膜 1 2 3、 第 3の多結晶シリコン膜 1 2 2、 層間絶縁膜 1 2 1、 第 1、 第 2の多結晶シリコン膜 1 1 1、 1 2 0をエッチングにより順次除去する。 この ようにして形成されたゲート電極は、 メモリセル部では浮遊ゲ一ト電極および制 御ゲ一ト電極となり、 周辺回路部および選択トランジスタの部分ではゲート電極 となる。 周辺回路部のトランジスタおよび選択トランジスタのゲート電極は、 層 間絶縁膜 1 2 1に開口した部分で第 3の多結晶シリコン膜 1 2 2と第 2の多結晶 シリコン膜 1 2 0とが電気的に接続されている。
次に、 図 4 7に示すように、 フォトレジストを周辺回路部の MO S トランジス タ部が開口するようにパターニングし、 たとえばリン （P ) イオンをドーズ量 2 X 1 0 1 3 atoms/cm2 , 加速電圧 1 0 0 k e Vの条件で基板中にイオン注入し、 8 5 0 °Cの熱拡散により周辺の高耐圧 M O S トランジスタ部の N型低濃度半導体領 域 1 2 5を形成する。 続いて、 フォ トレジストをパターエングして、 選択トラン ジスタを含む低耐圧系の N型低濃度半導体領域を形成する。
その後、 図 4 8に示すように C V D法により絶縁膜であるシリコン酸化膜を被 着 （堆積） させ異方性のドライエッチングによりゲート側面にサイドウォールス ぺーサ 1 1 6を形成する。 次に、 フォトレジストを周辺回路部が開口するように パターユングし、 たとえば Asイオンをドーズ量 5 X 1 0 1 5 atoms/cm2 , 加速電圧 5 0 k e Vの条件で基板中にイオン注入し M〇S トランジスタ部および選択トラ ンジスタの N型高濃度半導体領域 1 2 7を形成する。 以降は、 図 49に示すように CVD法によるシリコン酸化膜、 および燐ガラス からなる層間絶縁膜 1 28の形成、 コンタクトホール内のプラグ電極 （図示せず ) の形成、 メタル配線 1 30の形成工程により全てのトランジスタのゲート電極 は素子分離領域とオフセットした構造が得られる。
本実施の形態では、 メモリセルの不純物半導体領域を形成した後、 周辺回路部 の不純物半導体領域の形成を行っている。
(実施の形態 5)
実施の形態 1から実施の形態 4では、 メモリセルの素子分離がメモリセルの浮 遊グート電極を加工した後に自己整合的に形成される構造について説明したが、 本実施の形態 5の AND型フラッシュメモリでは、 メモリセルのゲート電極を形 成する前に素子分離領域が形成される点が前述の実施の形態と異なる。 また、 実 施の形態 1から実施の形態 4ではメモリに 2値 （1ビット） の情報を記憶する方 式であったのに対して、 本実施の形態 5では 1つのメモリセルに 4値 （2ビット ) の情報を記憶するいわゆる多値論理記憶の回路方式を採用した点が異なる。 本実施の形態の AND型フラッシュメモリすなわち多値論理記憶方式の AND 型フラッシュメモリの平面構造について実施の形態 1の図 1を用いて説明する。 本実施の形態の AND型フラッシュメモリには、 実施の形態 1と同様に、 メモ リアレイ MEMARRAY、 ラツチ回路 L A T C Hおよび列デコーダ X D E Cが 備えられている。 メモリアレイ MEMARRAYには、 行および列からなるマト リ ックス状に配置されたメモリセルを有する。 メモリセルの行方向には複数本の ワード線が延在され、 列方向には複数本のデータ線が延在される。 少なくとも 1 本のヮ一ド線には 8 k個のメモリセルが接続されている。 本実施の形態の AND 型フラッシュメモリは、 メモリセル 1個につき、 2ビッ トの記憶容量を有するた め、 8 k個のメモリセルにつき 2 kバイ ト分の記憶容量を有する。 少なくとも 1 本のワード線はア ドレス入力 A Xにより選択される。 列方向のア ドレスすなわち 少なくとも 1本のデータ線には 1 6 k個のメモリセルが接続される。 すなわち、 本実施の形態ではヮード線の本数が 1 6 K本ある。 本実施の形態の AND型フラ ッシュメモリの記憶容量は 2 k X 1 6 kバイ ト = 32 Mバイ ト （ 256 Mビッ ト ) となる。 ラッチ回路 LATCHは 8 k個 （2 kバイト） 分の長さを持つ。 制御回路 C N T R Lに外部から入力される信号、 列デコーダ X D E Cおよび行 ゲート YG ATEに入力されるァドレス信号等については実施の形態 1と同様で ある。 また、 データ入出力の回路および行方向のメモリセル選択回路についても 実施の形態 1と同様である。 さらに、 ビット線電圧制御回路 D I S CHARGE 、 内部電圧発生回路 C PCについても実施の形態 1と同様である。 このためそれ らの説明を省略する。
本実施の形態の AND型フラッシュメモリセルの回路構成は、 実施の形態 1の 図 2と同様であり、 また各部材の接続等についても実施の形態 1と同様である。 よって、 その説明を省略する。
次に、 本実施の形態の AND型フラッシュメモリの多値論理記憶方式について 説明する。
本実施の形態の AND型フラッシュメモリでは、 書き込みと消去後のしきい値 の設定を従来の AND型方式から変更している。 情報記録をトンネル酸化膜を介 して半導体基板から注入された電子の有無により行うことは従来同様であるが、 電子の放出により情報を書き込む方式では、 放出後のトランジスタのしきい値電 圧のばらつきが大きくなり、 しきい値ウインドの狭い多値方式には妥当でない。 そこで、 本実施の形態の AND型フラッシュメモリでは、 基板からの電子注入に より情報を書き込む方式とし、 しきい値を揃えてしきい値ウィンドの狭い多値方 式に適したものとした。 したがって、 情報の書き込みが行われた場合つまり浮遊 ゲート電極に電子が注入された場合には、 その後のトランジスタのしきい値電圧 は高くなり、 一方情報が消去された場合つまり電子を放出した場合には、 その後 のしきい値電圧は低くなる。
図 50は、 電子の注入量によりしきい値が相違する様子を示した概念図であり 、 縦軸にはしきい値を、 横軸には度数を示す。 制御ゲート電極に書き込み制御電 圧として、 3種類の電圧たとえば 1 5、 1 6、 1 7 Vを一定時間印加すれば、 そ の電圧に応じた電荷量の電子が基板から浮遊ゲート電極に注入される。 この電荷 量の相違によってトランジスタのしきい値電圧が相違し、 これを示したのが図 5 0である。 図 50では、 電荷量の相違による各しきい値電圧は、 各々 2. 8V、 3. 4V、 5 Vにピークを持つ分布として例示されている。 一方、 電子を放出し た場合のしきい値は、 1. 5 Vにピークを持つように分布する。 よって、 浮遊ゲ 一ト電極に蓄積された電子の状態つまり しきい値が相違する状態は明確に区別で き、 各状態はたとえば 2. 4V、 3. 2V、 4. OVを基準電圧としたメモリセ ルのトランジスタの ON/OFFを知ることにより論理的に区別することができ る。 このような区別可能な各状態を 2ビッ トの 4つの状態 （00、 01、 10、 1 1) に対応させ、 1つのメモリセルで 2ビット分の記憶が可能となる。 ここで は、 電子が放出された状態 （しきい値のピークが 1. 5 V) を ' 1 1 ' に、 しき い値のピークが 2. 8 Vの状態を ' 10' に、 しきい値のピークが 3. 4Vの状 態を '00， に、 しきい値のピークが 5 Vの状態を '01 ' に対応させることが できる。
次に、 メモリセルに記憶されるデータの読み出し、 書き込みおよび消去の動作 について説明する。 図 5 1は、 本実施の形態で行われるデータの読み出し、 書き 込みおよび消去の動作の際のメモリセルに印加される制御電圧をメモリセルの概 念図とともに示した図表である。 また、 表 2は、 本実施の形態で行われるデータ の読み出し、 書き込みおよび消去の動作の際の図 2における各部材の動作状態を 示した動作表である。
表 2
Figure imgf000043_0001
まず、 メモリセルに記憶されたデータの消去動作について説明する。 以下の消 去動作の説明においては、 選択されたブロック （たとえば図 2における B L 1) の動作について説明する。
図 5 1の消去の欄に示したように、 メモリセルのソース領域およびドレイン領 域ならびに基板に 2. 0Vを印加するとともに、 選択されたワード線 （選択ヮー ド） である制御ゲート電極に一 1 6 Vを印加し、 一方、 選択されていないワード 線 （非選択ワード） には V s s (0 V) を印加する。 このような状態は、 選択ヮ —ドを図 2における Wl 1とし、 非選択ワードを図 2における W1 2とすれば、 表 2の消去の欄に記載したように各部材の電圧を保持するようにして実現できる すなわち、 選択トランジスタ S S 1 1， S S 1 2， S D 1 1 , SD 1 2のゲー ト S i S 1および S i D 1に 3. 3 Vを印加してこれに接続された全ての選択ト ランジスタをオン状態にすると同時にグローバルデータ線 GD 1， GD 2および 共通ソース線 V s 2の電位を 2 Vに保持してローカルデータ線 D 1 1， D 1 2お よび口一カルソース線 S 1 1 , S 1 2の電圧を 2 Vにする。 また、 XDEC 1に より選択されたワード線 Wl 1には— 1 6 V、 非選択のワード線 W1 2には 0 V の電圧を一定時間印加する。 このとき P型ゥエル領域には 2 V、 その下部の N型 ゥヱル領域には 3 V以上の電圧を印加しておく。
このような状態におかれたメモリセルの浮遊ゲート電極に蓄積された電子は、 以下のような動作を行う。 つまり、 ワード線 W1 1に接続された全てのメモリセ ルの浮遊ゲート電極に蓄積された電子は、 基板と制御ゲート電極との間の電位差 (1 8 V) に応じた電界の作用を受けて、 浮遊ゲート電極から基板に放出される 。 一方、 非選択のワード線 1 2に接続されたメモリセルでは、 W1 2が 0Vであ るため、 浮遊ゲート電極の電子には基板に放出しょうとする電界がかからず、 そ の電子の保持状態が維持される。 すなわち、 W1 1に接続された全てのメモリセ ルについては消去動作が行われ、 W1 2に接続された全てのメモリセルについて は情報は書き換えられない。 この消去動作により選択されたワード線 W1 1上の メモリセルのしきい値電圧は低くなり、 しきい値電圧の値は 1. 5 V付近にピー クを持つような分布となる。
なお、 S i S 1および S i D 1に 0 Vを印加してこれに接続された全ての選択 トランジスタをオフ状態にし、 D l l， 01 2ぉょび31 1， S 1 2をフローテ ィング状態にすると同時に基板電位を 2 Vとしてもよい。. このような状態であつ ても、 W1 1に接続された全てのメモリセルについては消去動作が行われ、 W1 2に接続された全てのメモリセルについては情報は書き換えられない。
また、 このような消去動作においては、 浮遊ゲート電極からの電子の放出が、 後に説明するトンネル酸化膜の全面において行われる。 このため、 局所的なトン ネル電流の経路を設ける必要がなくメモリセル微細化および A N D型フラッシュ メモリの高集積化が可能となる。 また、 トンネル電流によるトンネル酸化膜の劣 化を最小限に抑制でき、 A N D型フラッシュメモリの信頼性を向上できる。
また、 非選択のメモリブロック （たとえば B L 2) については、 S i S 2およ び S i D 2に 0 Vを印加してこれに接続された全ての選択トランジスタをオフ状 態にし、 D 2 1， D 22および S 21， S 22をフローティング状態にすると同 時に、 ワード線 W2 1， W22に 0 Vを印加して情報の書き換えを行わないよう にする。
次に、 メモリセルにデータを書き込む動作について説明する。 以下の書き込み 動作の説明においては、 選択されたブロック （たとえば図 2における BL 1) の 動作について説明する。
図 5 1の書き込みの欄に示したように、 選択ヮード線には 14. 9 V〜 1 7 V の範囲の 3種類の電圧を印加する一方、 非選択ワード線には 4. 5 Vの電圧を印 加する。 また、 選択ワード線に接続されたメモリセルのソース領域を OPEN状 態とし、 非選択ワードに接続されたメモリセルのソース領域を V s s (0 V) に 保持した状態で、 書き込まれる対象のメモリセルが接続されたデータ線 （書き込 みデータ） は V s s (0 V) に保持するとともに、 書き込まれる対象でないメモ リセルが接続されたデータ線 （非書き込みデータ） には 6. 5 Vの電圧を印加す る。 このような状態は、 選択されたメモリセルを図 2における Ml 1とし、 非選 択のメモリセルをその他のメモリセル Ml 2， M2 1 , M22とすれば、 表 2の 書き込みの欄に記載したような電圧に各部材の電圧を保持して実現できる。
すなわち、 選択トランジスタ S D 1 1， S D 1 2のゲート S i D 1に 10 Vを 印加して SD 1 1および SD 1 2をオン状態にすると同時に、 グローバルデータ 線 GD I, GD 2の電圧を各々 0 Vおよび 6. 5 Vに保持する。 これにより選択 されたメモリセル Ml 1のデータ線 D 1 1 (書き込みデータ線） の電圧を SD 1 1を介した GD 1の電圧つまり 0 Vとし、 非選択のメモリセルが接続されたデー タ線 D 1 2 (非書き込みデータ線） の電圧を SD 1 2を介した GD 2の電圧つま り 6. 5Vとする。 また、 選択トランジスタ S S 1 1， S S 1 2のゲート S i S 1に 0 Vを印加して S S 1 1および S S 1 2をオフ状態とし、 これによつてソー ス線 S 1 1および S 1 2をフローティング状態 （OPEN) とする。 なお、 1 1 および S 1 2は、 V s s (0 V) に保持されてもよい。 さらに、 XDEC 1によ り選択されたヮード線 Wl 1には 14. 9 V〜 1 7 Vの範囲の 3種類の電圧を順 次一定時間印加する一方、 非選択ワード線には 4. 5 Vの電圧を印加しておく。 このとき P型ゥエル領域には 0 Vの電圧を印加しておく。
このような状態におかれた選択されたメモリセル M 1 1の浮遊ゲ一ト電極には ワード線 W1 1の電圧に応じた電荷量の電子が注入され、 記憶される情報は W1 1の 3種類の電圧と書き込まれない状態の 4つの状態により区分けされる。 また 、 W1 1に 14. 9V〜1 7 Vの電圧が印加されて浮遊ゲート電極に電子が注入 される際には、 ソース領域が OPEN状態であり ドレイン領域 （データ線） が 0 Vであることから、 トンネル酸化膜の下部全面に電子チャネルが形成されトンネ ル電流はトンネル酸化膜の全面において流れることとなる。 この結果、 トンネル 電流を注入するための局所的な領域を設ける必要がなく、 メモリセルの微細化が 図れ、 AND型フラッシュメモリの高集積化を実現できる。 また、 トンネル電流 の電流密度を小さく してトンネル酸化膜の劣化を抑制し、 AND型フラッシュメ モリの信頼性を向上できる。
一方、 非選択のメモリセルにおいては、 ワード線 （制御ゲート電極） と基板と の間に大きな電圧はかからず、 トンネル電流が流れて電子が注入されることはな い。 これにより非選択メモリセルの情報は維持される。 なお、 ソース領域側の選 択トランジスタ S S 1 1， S S 1 2をオフ状態にすることで非選択メモリのドレ イン領域 （拡散層） （D 1 2) に印加された 6. 5 Vがソース領域 （拡散層） （ S 1 2) を短時間に充電し、 チャネル領域全面に反転層が形成される。 したがつ てこの部分のトンネル酸化膜に高電界は印加されない。 このため、 非選択メモリ セルへの不要な書き込み動作が防止され、 また、 ソース領域と ドレイン領域の電 圧が同じになるため、 ドレイン耐圧を確保する必要がない。 この方式では、 ソ一 ス Zドレイン間耐圧の低くなる微細ゲートにおいてもメモリ動作が可能となり、 この部分のドレイン耐圧を確保する必要はない。 すなわち、 ソース領域と ドレイ ン領域をつく り分ける必要がなく、 浅接合でかつ、 対称構造で構成できるので、 イオン打ち込み、 熱処理等のプロセス容易にし、 およびプロセスマージンを低減 できるとともに、 メモリセルサイズを小さくすることができる。
なお、 選択メモリセルの半導体領域 （ソース領域またはドレイン領域） と隣接 する非選択メモリセルの半導体領域との間には 6. 5Vの電位差が発生し、 この ときワード線の電圧は最高で 1 7 Vが印加されるため、 メモリセルの素子分離耐 圧は 1 8 V以上必要となる。 また、 選択トランジスタにおいても選択セルと非選 択セルとの間に約 6. 5Vの電位差が生じ、 選択トランジスタのゲートには 1 0 Vが印加される。 このため選択トランジスタの素子分離耐圧は 1 2 V以上が必要 となる。 しかし、 本実施の形態の AND型フラッシュメモリでは、 後に説明する ように絶縁膜が埋め込まれた浅溝素子分離によりメモリセルが分離されているた め、 上記の必要耐圧は確保される。
次に、 書き込み動作のシーケンスについて説明する。 図 52は、 書き込みシー ケンスの一例を示したフローチャートである。
まず、 書き込みデータをラッチ回路 LATCHにラッチする （ステップ A) 。 次に、 '01 ' データについて書き込みを行う （ステップ B) 。 '0 1 ' データ は、 前記したとおり 5 V付近にピ一クを持つしきい値分布として記録されるが、 ある程度の分布があるため、 正常に書き込まれた否かを検証 （ベリファイ） する (ステップ C) 。 検証の電圧は 4. 5Vとする。 このとき正常に書き込まれてい ない場合 （F a i l ) には、 ステップ Bに戻り、 再度 '01 ' データについて書 き込みを行う。
ステップ Cで正常に '01 ' データが書き込まれたことが検証された場合には 、 次に、 '00' データについて書き込みを行う （ステップ D) 。 '00' デー タは、 前記したとおり 3. 6 V付近にピークを持つしきい値分布として記録され るが、 ある程度の分布があるため、 正常に書き込まれた否かを検証 （ベリファイ ) する （ステップ E) 。 検証の電圧は 3. 6Vとする。 このとき正常に書き込ま れていない場合 （F a i l ) には、 ステップ Dに戻り、 再度 '00' データにつ いて書き込みを行う。
ステップ Eで正常に '00' データが書き込まれたことが検証された場合には 、 次に、 ' 10' データについて書き込みを行う （ステップ F) 。 ' 10' デー タは、 前記したとおり 2. 8 V付近にピークを持つしきい値分布として記録され るが、 ある程度の分布があるため、 正常に書き込まれた否かを検証 （ベリファイ ) する （ステップ G) 。 検証の電圧は 2. 8Vとする。 このとき正常に書き込ま れていない場合 （F a i l) には、 ステップ Fに戻り、 再度 ' 1 0' データにつ いて書き込みを行う。
次に、 全ビットについて弱い書き込みを行う （ステップ H) 。 これにより全ビ ッ卜が書き込まれる。
次に、 エラティックおよびディスターブの検出を行う。 まず、 ' 1 1 ' ヮ一ド のディスターブ検出を行い （ステップ I ) 、 次に、 ' 1 0， ワードのエラティッ ク検出を行い （ステップ』） 、 次に、 '00' ワードのエラティック検出を行う (ステップ ） 。 各々の検出電圧は、 2. I V、 3. I V、 3. 9Vである。 上 記ステップ I〜Kでエラティックまたはディスターブが検出された場合 （F a i 1 ) には、 書き込んだデータを消去し （ステップ L) 、 ステップ Bに戻って '0 1 ' データの書き込みがらやり直す。 何れの検出もパスした場合には、 書き込み を終了する （ステップ M) 。
このように、 しきい値の高い分布から順に書き込むことにより、 '00' 状態 および ' 1 1 ' 状態に対するワードディスターブの軽減を図ることができる。 次に、 メモリセルに記憶されたデータの読み出し動作について説明する。 以下 の読み出し動作の説明においては、 選択されたブロック （たとえば図 2における B L 1) の動作について説明する。
図 51の読み出しの欄に示したように、 選択ワード線には 2. 4V〜4. 0 V の範囲の 3種類の電圧を印加する一方、 非選択ワード線には V s s (0V) の電 圧を印加する。 また、 メモリセルのソース領域 （口一カルソース線） は V s s ( 0 V) の電圧に保持し、 ドレイン領域 （口一カルデータ線） は 1. 0Vに保持す る。 さらに基板の電位は V s s (0 V) とする。 このような状態は、 選択された メモリセルを図 2における Ml 1とし、 非選択のメモリセルをその他のメモリセ ル Ml 2， M2 1 , M22とすれば、 表 2の読み出しの欄に記載したような電圧 に各部材の電圧を保持して実現できる。
すなわち、 選択ワード線の電圧は XDEC 1によりより制御して 2. 4V〜4 . 0Vの範囲の 3種類の電圧 （2. 4 V, 3. 2V、 4. 0 V) とし、 選択トラ ンジスのゲート S i S 1および S i D 1に 3. 3 Vを印加してこれに接続された 全ての選択トランジスタをオン状態にするとともに、 グローバルデータ線の電圧 を I Vに、 共通ソース線の電圧を 0Vにする。 これにより選択トランジスタを介 してローカルデータ線には 1 V、 口一カルソース線には 0Vの電圧が供給される
。 選択ヮード線上のメモリセルのしきい値電圧に応じたチャネル電流により読み 出しを行い、 さらに、 選択ワード線に 2 Vを印加し同様の検出を行う。 これによ り 4値のしきい値電圧を検出することができる。 このとき、 非選択ワード線には 0Vを印加する。 なお、 読み出しは、 しきい値電圧の低い順に読み出す。
上記書込み、 消去および読み出し動作において、 非選択ブロックの選択トラン ジスタ SD21、 SD22および S S 2 1、 S S 22を全てオフ状態とすること で、 各動作におけるビット線起因のディスターブ現象を防止できる。
次に、 本実施の形態の AND型フラッシュメモリセルの平面レイァゥトを説明 する。
図 53は、 本実施の形態の AND型フラッシュメモリのメモリセルおよび選択 トランジスタの構造の一部を示した平面図である。 図 53では図 2に示したドレ ィン領域側 （データ線 D 1 1， D 1 2側） の選択トランジスタ SD 1 1， SD 1 2の部分およびメモリセルアレイ MEMARRAYの一部を示し、 S S 1 1， S S 12側の構造は省略している。
本実施の形態の AND型フラッシュメモリは、 実施の形態 1と同様に、 メモリ セル M (Mi l〜M22、 N 1 1 ~N 22) 、 選択トランジスタ SD (SD 1 1 , SD 1 2) および選択トランジスタ S S (S S I 1 , S S I 2) (図示せず） を有する。 また、 実施の形態 1と同様に、 メモリセル Mの制御ゲート電極として 機能するワード線 301 (8) (ワード配線 Wl 1〜W22) 、 素子分離領域 3 02 (19) 、 ソース領域 303 (1 1) 、 ドレイン領域 304 (10) 、 素子 分離領域 305 (5) を有する。 したがって、 これら説明は省略する。 なお、 こ の素子分離領域 302 (1 9) 、 305 (5) はメモリの浮遊ゲート電極を加工 する前に形成される。 ソース領域 1 1、 303、 ドレイン領域 10、 304は、 前述の実施の形態 1〜4と同様に、 浅接合で、 また、 対称構造で構成される。 図 53において破線で示すグローバルデータ線 GD (GD I, GD 2) として 機能する 2層目のメタル配線 M 2は、 スルーホール 31 6および 1層目のメタル 配線 Mlとコンタク トホール 306を介して選択トランジスタ SDのドレイン領 域 307に接続され、 選択トランジスタ SDのソース領域 308 (2 1) はドレ イン領域 304 (1 0) に接続されている。 一方、 図において破線で示す共通ソ ース線として機能する 2層目のメタル配線 M2はメモリローカルソース線の 1 2 8本の間隔と同間隔にスルーホール 3 1 6を介して 1層目のメタル配線 Mlに接 続されている。 1層目のメタル配線 Mlは、 コンタク トホール （図示せず） を介 して選択トランジスタ S S (図示せず） のソース領域 303 (1 1) に接続され 、 選択トランジスタ S S (図示せず） のドレイン領域 （図示せず） はメモリセル ブロック内のソース領域 303 (1 1) に接続されている。 このように接続され る形態は、 選択トランジスタ SDのソース領域 308 (21) 力 Sドレイン領域 3 04 (10) に接続される実施の形態 1と同様である。 ここで、 共通ソース線は 第 2のメタル配線 M2によってデータ線方向へ引き出している力 第 1のメタル 配線によってワード線方向へ引き出してもよい。
選択トランジスタ SDのゲート電極 312は、 浮遊ゲ一ト上部のヮード線 30 1 (8) の配線材料によって構成されている。 選択トランジスタ S S (図示せず ) のゲート電極材料も同様である。
また、 メモリセル Mと選択トランジスタ SD， S Sとの間には、 トランジスタ を作り分けるための緩衝用ゲート 31 5が形成されている。 この緩衝用グート 3 15は後で述べるように浮遊ゲート電極とワード配線とによって構成されており 、 それぞれの電極材料はコンタク トホールを介してメタル配線に接続され、 メモ リセルが形成される p型ゥ ル 208と電気的に接続されて、 同電位に固定され ている。 選択トランジスタ SD側のローカルビット線 （304 (10) ) は緩衝 用ゲート 3 1 5領域の下部を通り選択トランジスタ SDのソース領域 308 (2 1) と電気的に接続され、 ローカルソース線 （303 (1 1) ) は緩衝用ゲート 31 5領域の下部で終端する。 実施の形態 1と同様に、 選択トランジスタ S S側 でもローカルビット線とローカルソース線とを逆にした配置で構成される。
メモリセル Μのトランジスタ領域は、 浮遊ゲート電極 314 (3、 7) で示し た領域である。 浮遊ゲート電極 3 14 (3、 7) はワード線 301 (8) の下部 に形成され、 第 1層目浮遊ゲート電極 3 14 a (3) およぴ第 2層目浮遊ゲート 電極 314 b (7) からなる 2層構造である。 第 1層目浮遊ゲート電極 314 a (3) はメモリセルのソース領域 303 (1 1) およびドレイン領域 304 (1 0) 間に定義されている。 第 2層目浮遊ゲート電極 314 b (7) は、 第 1層目 浮遊ゲート電極 314 a (3) の上部に配置され、 ワード線 301 (8) と浮遊 ゲート電極 3 14 (3、 7) との容量値を定めている。
図では示していないが、 ワード線 30 1 (8) はコンタク トホールおよび 1層 目のメタル配線 Mlを介して Xデコーダへ接続されている。 X—デコーダはメモ リマツトの両側にありワード線は交互にこれらの X—デコーダへ接続される。 次に本実施の形態の AND型フラッシュメモリの断面構造について説明する。 図 54は、 本実施の形態の AND型フラッシュメモリの一例を示した断面図であ る。 図 54において、 A領域は周辺回路形成領域 （周辺回路部） を示し、 Bおよ び C領域はメモリセルアレイ領域であるメモリセル形成領域 （メモリセル部） を 示す。 B領域に示したメモリセルは、 図 53において示した B— B線断面つまり ワード線 301 (8) に平行な方向の断面を示し、 C領域に示したメモリセルは 、 図 53において示した C— C線断面つまりデータ線 （ドレイン拡散領域 304 (1 0) ) に平行な方向の断面を示す。 なお、 以下の断面構造の説明においては 主要部について説明し、 より詳細な説明は後に説明する製造工程の説明において 行う。
半導体基板 201の主面には、 浅溝素子分離 （Shallow Groove Isolation) 構 造の素子分離領域 204 (305 (5) ) が形成され、 また、 主面近傍には、 p 型ゥヱル領域 208および n型ゥヱル領域 207が形成されている。 また、 p型 ゥエル領域 208の一部 （特にメモリセル領域の p型ゥエル領域 208) は、 よ り深い領域に p型ゥエル領域 208を囲むように形成された n型ゥエル領域 20 6により p型の半導体基板 201から分離されている。
素子分離領域 201は、 後に説明するメモリセルおよび周辺回路の M I S FE Tを分離し、 図では示していないがその下部に p型不純物からなるチャネルスト ツバ領域を設けてより効果的に素子を分離してもよい。 また、 素子分離領域 20 4の最小幅はたとえば 0. 35 /zmである。
メモリセル形成領域 （B領域および C領域） の p型ゥュル領域 208の主面に はメモリセル Mおよび選択トランジスタ SDが形成され、 また、 その主面には緩 衝用ゲ一ト 31 5も形成されている。
メモリセル Mは、 膜厚が約 9. 5 nmのゲート絶縁膜であるトンネル酸化膜 2 10上に形成された第 1浮遊ゲート電極 2 1 1および第 2浮遊ゲート電極 2 1 8 からなる浮遊ゲート電極を有する。 第 1浮遊ゲート電極 21 1は約 l O O nmの 膜厚の多結晶シリコン層からなり、 ゲート長はたとえば 0. 25 zxmである。 第 1浮遊ゲート電極 2 1 1の側面は絶縁膜で構成されたサイ ドウォールスぺーサ 2 14により覆われている。 また、 絶縁膜 （サイ ドウォールスぺーサ） 214の側 面の素子分離領域 204上には絶縁膜 2 1 6が形成されている。 第 2浮遊ゲート 電極 2 1 8は第 1浮遊ゲート電極 21 1上に形成され、 約 40 nmの膜厚の多結 晶シリコン層からなる。 第 2浮遊ゲート電極 21 8と第 1浮遊ゲート電極 21 1 とは電気的に接続されている。 第 2浮遊ゲート電極 2 1 8の幅はたとえば 0. 8 5 μπιである。
第 2浮遊ゲート電極 21 8および絶縁膜 21 6上にはたとえば各々 5 7/ 3 /1 1 nmの膜厚を有するシリコン酸化膜ノシリコン窒化膜 Ζシリコン酸化膜 シリコン窒化膜の複合膜からなる層間絶縁膜 21 9が形成されている。 層間絶縁 膜 21 9上には、 たとえば各々 50および 1 20 nmの膜厚を有する多結晶シリ コン層 223および WS i 2層 224からなる制御ゲート電極 （ワード線 301 (8) ) が配置されている。 制御ゲート電極の上部には約 50 nmの膜厚を有す る C V D法で形成された絶縁膜 225が形成されている。
第 1浮遊ゲート電極 21 1直下の p型ゥ ル領域 208内にメモリセルのソー ス領域 （ソース線 303 (1 1 ) ) およびドレイン領域 （データ線 304 (1 0 ) ) が形成されている。 メモリセルの半導体領域 303 (1 1) 、 304 (10 ) は前記したとおり選択トランジスタ SDもしくは S Sに電気的に接続されてい る。
また、 選択トランジスタ S Dは、 ゲート絶縁膜 220上に形成された多結晶シ リコン層 223および WS i 2層 224からなるゲート電極を有している。 後に 説明するように選択トランジスタ SDもしくは S Sの素子分離領域 302 (1 9 ) はメモリセルの素子分離領域 305 (5) と同一工程で形成され、 素子分離幅 は 0. 35 μπιである。 ゲート酸化膜 220の膜厚は 25 nmで周辺回路領域の ゲート酸化膜 220と同一工程で形成される。 選択トランジスタのゲート幅はた とえば 0. 75 zmである。
メモリセル Mと選択トランジスタ SDとの間には緩衝用ゲート電極 3 1 5が形 成されている。 緩衝用ゲート電極 3 1 5は第 1浮遊ゲ一ト電極 2 1 1および第 2 浮遊グート電極 2 1 8の材料と、 多結晶シリコン層 223および WS i 2層 22 4からなるワード線材料とが部分的に重なる構造で、 第 1浮遊ゲート電極 21 1 材料の下部にはトンネル酸化膜 210、 ヮード線材料と p型ゥエル領域 208と の間にはゲート酸化膜 220で構成されている。 緩衝用ゲート電極 31 5は p型 ゥエル領域 208に電気的に接続され、 ゥュル領域電位 （もしくは基板電位） に 固定されている。
メモリセル Mの間には p型半導体領域 228が形成され、 これによりメモリセ ル間が列方向に分離される。 緩衝用ゲート電極 31 5と選択トランジスタ SDと の間には低濃度 n型不純物半導体領域 227および高濃度 n型不純物半導体領域 232が形成されている。 各ゲートの寸法はメモリセルのワード線幅がたとえば 0. 25 μ m, ピッチはたとえば 0. 5 μπιで配置される。 緩衝用ゲート電極 3 1 5の線幅はたとえば 1 μπι、 選択トランジスタの線幅はたとえば 0. 9 μπιで ある。
周辺回路領域 （Α領域） には、 ηチャネル M I S FETQn 1， Qn 2および pチャネル M I S F ETQ pが形成されている。 nチャネル M I S FETQn 1 , Qn 2および pチャネル MI S FETQpのゲート電極は、 ゲート絶縁膜 22 0上に形成され、 多結晶シリコン層 223および WS i 2層 224からなる。 メモリセル M、 緩衝用ゲート電極 3 1 5、 選択トランジスタ SD、 nチャネル M I S FETQn 1 , Q n 2および pチャネル MI S FETQp 8上には絶縁膜 230が形成され、 絶縁膜 230上に第 1層配線 Mlおよび制御ゲート電極と直 交するように配置されたデータ線となるメタル配線 M 2 (図示せず） が形成され ている。
次に、 本実施の形態の AND型フラッシュメモリの製造工程について図 55〜 図 77を用いて説明する。 図 55〜図 77は、 実施の形態 5の AND型フラッシ ュメモリの製造工程の一例を工程順に示した断面図もしくは平面図である。 なお 、 平面図ではメモリセル領域 （B, C領域） についてのみ示す。
まず、 図 55に示すように p型半導体基板 201上にシリコン酸化膜 202お よびシリコン窒化膜 203を被着 （堆積） させた後、 素子分離領域 204となる 領域が開口するようにフォ トレジス トをパターニングし、 これをマスクにシリコ ン窒化膜 203をドライエッチングにより除去する。 その後、 シリコン酸化膜 2 02を除去した後、 半導体基板基板 201を約 0. 35 μπι程度ドライエツチン グを行って、 素子分離領域 204となる領域に浅溝を形成する。
次に、 図では示していないが半導体基板 20 1の浅溝内部を酸化し、 30nm 程度の厚さのシリコン酸化膜を形成させた後 CVD法により絶縁膜 （シリコン酸 化膜） を 0. 4 μπι程度被着 （堆積） させる。 その後熱酸化を行った後、 図では 示していないが前記絶縁膜上の全面に 200 nm程度の膜厚さを有するシリコン 窒化膜を CVD法で形成し、 ホトエッチングにより広い素子分離領域 204とな る部分にのみ前記シリコン窒化膜が残るようにこれをパターニングする。 その後 CM P (Chemical Mechanical Polishing)法により前記シリコン窒化膜おょぴ絶縁 膜を研磨し平坦化して、 浅溝に絶縁膜を埋め込む。 この研磨はシリコン窒化膜 2 03が露出するまで行う。 このときシリコン窒化膜 203は、 CMPによる研磨 のス トツバ膜として機能する。
次に、 図 56に示すように、 シリコン窒化膜 203をたとえば熱リン酸による ウエットエッチングにより除去する。 このようにして周辺回路領域 （A領域） 、 メモリセルおよび選択トランジスタ領域 （A領域および B領域） の素子分離領域 204が同時に形成される。 このようにして浅溝に絶縁膜 （シリコン酸化膜） 埋め込まれた素子分離領域 2 0 4が形成され、 この素子分離領域 2 0 4の形成さ れた半導体基板 2 0 1の平面図をメモリセル領域 （B， C領域） について図 5 7 に示す。 素子分離領域 2 0 4で挟まれた活性領域の幅はたとえば 0 . 7 5 μ mで あり、 素子分離領域 2 0 4の幅はたとえば 0 . 3 5 / mで配置されている。 後に 明確になるように、 メモリセル部および選択トランジスタ部の素子分離領域 2 0 4は、 この工程で同時に形成される。
その後半導体基板 2 0 1の表面に犠牲酸化膜 2 0 9を形成し、 さらに、 半導体 基板 2 0 1中にフォ トレジス トをマスクにリン （P ) を高エネルギーによりィォ ン注入し、 深い領域に n型ゥヱル領域 2 0 6を形成する。 次に、 フォ トレジス ト をマスクにリンを数回のエネルギーおよびドーズ量に分けてイオン注入し、 n型 ゥヱル領域 2 0 7を形成する。 その後、 フォ トレジス トをマスクにボロン （B ) を数回のエネルギーおよびドーズ量に分けてイオン注入し、 p型ゥエル領域 2 0 8を形成する。 図では示していないがメモリセルおよび選択トランジスタ部にボ ロンをイオン注入し、 チャネルストッパ領域を形成してもよレ、。 同様に、 メモリ セル部にボロンをイオン注入し、 チャネル領域を形成してもよレ、。
次に、 図 5 8に示すように、 犠牲酸化 2 0 9を除去し、 熱酸化によりたとえば 9 . 5 n mのシリコン酸化膜 2 1 0を形成する。 その後、 C V D法により、 たと えば 1 0 0 n mの膜厚を有するノンドープの多結晶シリコン膜 （導電膜） 2 1 1 およびたとえば 2 0 0 n mの膜厚のシリコン窒化膜 （絶縁膜） 2 1 2を順次被着 (堆積） させる。 B， C領域における多結晶シリコン膜 2 1 1は後に第 1浮遊ゲ 一ト電極となる。
次に、 ホトエッチングプロセスにより、 メモリセルでは第 1浮遊ゲート電極の ゲート長を規定するように、 また、 選択トランジスタ部 （C領域の一部） および 周辺回路部 （A領域） では半導体基板 2 0 1の表面保護するようにレジストをパ ターニングした後、 シリコン窒化膜 2 1 2をドライエッチングする。 その後、 レ ジストを除去し、 シリコン窒化膜 2 1 2をマスクに多結晶シリコン膜 2 1 1をド ライエッチングする。 このように、 選択トランジスタ部および周辺回路部が多結 晶シリコン膜 2 1 1およびシリコン窒化膜 2 1 2で覆われているため、 次に説明 するイオン注入工程で注入される不純物により半導体基板 2 0 1の不純物濃度お よび分布が影響されることがない。 また、 後に説明する CMP工程により選択ト ランジスタ部および周辺回路部の半導体基板 2 1 0表面が損傷されることがない 。 この結果、 AND型フラッシュメモリの性能を高め、 また工程を安定化するこ とができる。
次に、 たとえばヒ素 （A s) イオンをドーズ量 1 X 1 014atoms/cm2、 加速電 圧 40 k e Vの条件で基板中にイオン注入し、 メモリセルの半導体領域 2 1 3を 形成する。
このようにして形成された多結晶シリコン膜 2 1 1およぴシリコン窒化膜 2 1 2ならびにメモリセルの半導体領域 2 1 3の平面図を図 5 9に示す。 第 1浮遊ゲ ート電極となる多結晶シリコン膜 2 1 1およびその上層のシリコン窒化膜 2 1 2 はメモリセル部ではストライプ状の列パターン （列方向のラインパターン） に、 選択トランジスタ部では保護する （覆う） ように配置される。 このように、 行方 向において、 列パターン間に凹部が形成される。 メモリマット内のシリコン窒化 膜 2 1 2の線幅はたとえば 0. 25 μπι、 その間隔はたとえば 0. 8 5 /xmであ る。 多結晶シリコン膜 2 1 1およびシリ コン窒化膜 2 1 2とメモリセルの半導体 領域 2 1 3は、 素子分離領域 2 04の間の活性領域に形成される。 また、 メモリ セルの半導体領域 2 1 3は、 ソース領域 3 0 3 ( 1 1) およびドレイン領域 30 4 ( 1 0) となるものであり、 後に選択トランジスタ SDのドレイン領域 308 (2 1 ) と接続される側 （ドレイン領域 3 04 ( 1 0) ) は長く、 接続されない 側 （ソース領域 3 03 (1 1) ) は短く形成される。
次に、 図 60に示すように、 C VD法により約 1 50 nmの膜厚の絶縁膜であ るシリコン酸化膜を形成し、 シリコン酸化膜を異方性エッチングすることにより 多結晶シリコン膜 2 1 1およびシリコン窒化膜 2 1 2の側面 （側壁） にサイ ドウ オールスぺーサ 2 1 4を形成する。
次に、 たとえばヒ素 （A s ) イオンをドーズ量 1 X 1 01 5atoms/cm2、 加速電 圧 40 k e Vの条件で基板中にイオン注入し、 メモリセルの半導体領域 2 1 5を 形成する。 これらのインプラ （イオン注入） 工程ではシリコン窒化膜 2 1 2がマ スクとなり浮遊ゲート中および周辺回路部への不要な注入は生じない。 このよう に、 ソース領域と ドレイン領域 2 1 3、 2 1 5は、 同じイオン打ち込み工程で形 成され、 対称構造で、 かつ浅接合で構成される。
次に、 図 6 1に示すように、 C V D法によりたとえば 5 0 0 n mの膜厚の絶縁 膜であるシリコン酸化膜 2 1 6を被着 （堆積） させる。 これによりメモリセル領 域のストライプ状の列パターンに加工された多結晶シリコン膜 2 1 1およびシリ コン窒化膜 2 1 2によって形成された凹凸が埋め込まれる。
次に、 図 6 2に示すように、 CM P技術によりシリコン酸化膜 2 1 6を 3 8 0 n m程度研磨して、 第 1浮遊ゲート電極となる列パターン間および素子分離領域 2 0 4上において、 シリコン酸化膜 2 1 6の表面位置がほぼ均一になるようにシ リコン酸化膜 2 1 6が形成される。 すなわち、 シリコン酸化膜 2 1 6の表面位置 はほぼ均一に形成される。
その後、 図 6 3に示すように、 シリコン酸化膜 2 1 6をドライエッチングによ り表面一の均一性を保ったまま、 シリコン窒化膜 2 1 2までエッチングする。 な お、 このドライエッチングでは、 シリコン酸化膜 2 1 6とシリコン窒化膜 2 1 2 のエッチングレートがほぼ同じ条件で行う。 また、 特に限定はされないが、 この ドライエッチングで、 シリコン窒化膜 2 1 2の膜厚の 2分の 1近くまでエツチン グされる。 これは、 エッチング前のシリコン窒化膜 2 1 2の膜厚が大きく、 後述 する多結晶シリコン膜 2 1 1の表面位置と、 シリコン酸化膜 2 1 6の表面位置と の差 （段差） があまり大きいと、 多結晶シリコン膜 2 1 6の加工が困難になるた めである。 これにより、 実施の形態 1〜4と同様に、 前記凹凸がシリコン酸化膜 (絶縁膜） 2 1 6はメモリセル部において表面位置が均一になるように埋め込ま れる。 ここで、 シリコン窒化膜 2 1 2は上部のシリコン酸化膜ドライエッチング 時のエッチング終点検出に用いられる。 シリコン窒化膜 2 1 2は CM Pおよびド ライエッチングから浮遊ゲート電極を保護する役割を果たしている。 また、 周辺 回路部もシリコン窒化膜 2 1 2でカバーされているため上記エッチングによる下 地膜の削れ、 デイツシングは生じない。 なお、 前記エッチングはドライエツチン グに限らず、 ウエットエッチングでもよいが、 ウエットエッチングは、 膜質によ りエッチングスピードの差がドライエッチングよりも大きいので、 ドライエッチ ングの方が浮遊グート電極間におけるシリコン酸化膜 2 1 6の表面位置の均一性 を高めることができる。 次に、 図 64に示すようにシリコン窒化膜 2 1 2を熱リン酸により除去し下地 多結晶シリコン膜を露出させる。 その後、 たとえば CVD法で約 4. 7 X 1020 atoms/cm3の不純物濃度を有する膜厚 40 n m程度のリンド一プ多結晶シリコン 膜 21 8を被着 （堆積） させ、 ホトエッチング工程により第 2浮遊ゲート電極と なるよう加工する。 このとき、 周辺回路部および選択トランジスタ部は第 2浮遊 ゲート電極で覆われ、 保護される。 また、 第 2浮遊ゲート電極 （多結晶シリコン 膜 21 8) 下のシリコン酸化膜 2 1 6の表面位置は、 第 1浮遊ゲート電極 （多結 晶シリコン膜 21 1) の表面位置より高くなるように構成される。 これにより、 第 2浮遊ゲ一ト電極 2 1 8と、 ソース · ドレイン領域 2 1 3、 2 15、 10、 1 1との間の容量を低減でき、 本実施の形態のように、 複数のしきい値電圧を有す るフラッシュメモリにおいてメモリセルの特性を向上できる。
この工程により、 図 65に示すように、 多結晶シリコン膜 2 1 8は、 メモリセ ル部では第 1浮遊ゲート電極となる多結晶シリコン膜 2 1 1を覆い、 かつシリコ ン酸化膜 2 1 6上に延在するようにストライプ状に、 選択トランジスタ部では保 護するように （覆うように） 配置される。 メモリマット内では、 前記ストライプ の幅つまり第 2浮遊ゲート電極の線幅はたとえば 0. 85 ;um、 その間隔はたと えば 0. 25 μπιである。
なお、 本工程のホトエッチングの際、 リンドープ多結晶シリコン膜 21 8が堆 積された面にはシリコン酸化膜 2 1 6が埋め込まれているためその平坦性が高い 。 このため、 フォトリソグラフィでの露光光の散乱が起こり難く、 加工精度を向 上して微細化を容易にすることができる。 この結果、 AND型フラッシュメモリ の集積度を向上できる。 また、 第 2浮遊ゲート電極 2 1 8とソース ' ドレイン領 域 （半導体領域 21 3、 21 5) との間の容量を低減でき、 メモリセルの特性を 向上できる。
次に、 図 66に示すように、 C VD法等によりたとえば 5 7/3ノ 1 1 nm の膜厚のシリコン酸化膜 シリコン窒化膜 シリコン酸化膜 シリコン窒化膜か らなる層間絶縁膜 21 9を形成した後、 周辺回路部および選択トランジスタの層 間絶縁膜 2 1 9および第 2の多結晶シリコン膜 2 1 8、 第 1の多結晶シリコン膜 21 1をホトエッチングプロセスにより除去する。 このとき図 67に示すようにパターン 255は、 第 1および第 2浮遊ゲート電 極がストライプ状に形成されたメモリセル部と選択トランジスタ SDが形成され る領域の間に存在する緩衝用ゲート電極 31 5が形成される領域の中央部付近を 境とし、 メモリマットは保護する （覆う） ように配置する。
その後、 図では示していないが熱酸化により犠牲酸化膜を形成し周辺回路の n チャネル M I S F ETQ n 1 , Qn 2、 pチャネル M I S F E T Q pが形成され る領域および選択トランジスタ SDが形成される領域に各々ィオン注入し、 チヤ ネル領域を形成した後、 犠牲酸化膜を除去し、 熱酸化により厚さ 25 nmの酸化 膜 220を形成する。 酸化膜 220は、 周辺回路の nチャネル M I S FETQn 1， Qn 2、 pチャネル MI S FETQpおよび選択トランジスタ SDのゲート 絶縁膜となる。
次に、 図 68に示すように、 CVD法により、 約 4. 7 X 102°atoms/cm3の 不純物濃度を有する膜厚 50 nm程度のリンドープ多結晶シリコン膜 223、 膜 厚 1 00 nm程度の WS i 2膜 224および膜厚 1 50 nm程度のシリコン酸化 膜 225を順次形成する。
次に、 フォトレジストをパターニングし、 周辺回路部の nチャネル M I S F E TQ n 1 , Qn 2、 pチャネル M I S F E T Q pのゲート電極、 選択トランジス タ SDのゲート電極 （3 1 2) およびメモリセルのヮ一ド線 （301 (8) ) と なるようにシリコン酸化膜 225を加工する。 加工後の平面図を図 70に示す。 nチャネル M I S F ETQ n 1， Q n 2の最小ゲート長はたとえば 1 // m、 pチ ャネル MI S FETQpの最小ゲート長はたとえば 1. 1 //mとなる。 また、 選 択トランジスタ SDのゲート長はたとえば 0. であり、 メモリセルのヮ一 ド線幅 （ゲート幅） はたとえば 0. 25 mである。 上記レジストを除去した後 、 シリコン酸化膜 225をマスクに WS i 2膜 224および第 3の多結晶シリコ ン膜 223を順次加工する。 このようにして WS i 2膜 224および第 3の多結 晶シリコン膜 223は、 周辺回路領域 （A領域） では nチャネル MI S FETQ n 1 , Qn 2、 pチャネル M I S F E T Q pのゲート電極となり、 メモリセル領 域 （B， C領域） では、 選択トランジスタ SDのゲート電極 （31 2) およびメ モリセルのワード線 （305 (5) 、 制御ゲート電極） となる。 また、 緩衝用ゲ —ト電極 （31 5) のゲート長も本工程で決定される。 このように、 列パターン の延在する方向に垂直な方向にバタ一ニングされて、 行方向に延在する制御ゲー ト電極 （ワード線） 305 (5) が形成される。
次に、 図 71および図 73に示すように、 メモリセル部が開口するようフォ ト レジスト P Rをパターニングした後、 フォ トレジスト P Rおよびシリコン酸化膜 225をマスクに層間絶縁膜 2 1 9、 第 1、 第 2の多結晶シリコン膜 21 1 , 2 1 8を順次加工する （図 72) 。 本工程により、 ワード線 301 (8) 、 選択ト ランジスタ SD、 緩衝用ゲート電極 3 1 5がぞれぞれ形成される。 図 73に示す ように、 2回目のフォトレジスト P Rのパターニングは緩衝用ゲート電極 3 1 5 上でメモリセル部を開口するように配置される。 緩衝用ゲート電極 3 1 5の右上 部には第 2浮遊ゲート電極表面が露出するようにパターニングする。
その後、 図 72に示すように、 C VD法により全面に 1 0 nmの膜厚を有する シリコン酸化膜を形成した後、 周辺回路部の nチャネル MI SFETQn 1, Q n 2が形成された領域が開口するようにフォ トレジストをパターニングし、 たと えばリン （P) イオンをドーズ量 2 X 1013atoms/cm2、 加速電圧 60 k eVの 条件で基板中にイオン注入し、 周辺回路部の nチャネル M I S FETQn 1， Q n 2およびメモリマツト内部の選択トランジスタ領域の n型低濃度半導体領域 2 27を形成する。 その後、 全面にたとえば B F2イオンをドーズ量 4 X 10 I 2ato msん m2、 加速電圧 50 k e Vの条件で基板中にイオン注入し、 周辺回路部の pチ ャネル M I S F ETQ pの p型低濃度半導体領域 228を形成する。 同時に、 B F2イオンの注入によりメモリのワード線とソース ドレイン領域によって挟ま れた基板領域にパンチスルーストツバ領域 （p型半導体領域） 228が形成され る。
次に、 図 74に示すように基板表面を 6 nm程度酸化した後、 CVD法により 膜厚 20 n m程度のシリコン窒化膜および膜厚 200 n m程度のシリコン酸化膜 からなる絶縁膜 230を形成し、 異方性エッチングによりゲート電極の側面にサ イドウォールスぺーサ 230を形成する。 次に、 CVD法により膜厚 1 0 nmの シリ コン酸化膜を被着 （堆積） させた後、 周辺回路部の nチャネル M I S FET Qn 1， Qn 2および選択トランジスタ S Dが開口するようにフォトレジストを パターニングし、 たとえばヒ素 （A s) イオンをドーズ量 5 X 1 015atoms/cm2 、 加速電圧 50 k e Vの条件で基板中にイオン注入し、 n型高濃度半導体領域 2 32を形成する。 次に周辺回路部の pチャネル M I S F ETQ pが開口するよう にフォトレジストをパターニングし、 たとえば B F2イオンをドーズ量 3 X 101 5 atoms/cm2, 加速電圧 50 k e Vの条件で基板中にイオン注入し、 p型高濃度半 導体領域 233を形成する。
次に、 図 75に示すように、 C VD法により膜厚 100 nmのシリコン酸化膜
234および燐ガラス （P SG) を形成し、 850°Cの温度および 1 %02雰囲 気で 20分間の熱処理を行った後、 800 nmの膜厚の PTEO S膜 （TEOS ：テトラメ トキシシランを原料としたプラズマ CVD法によるシリコン酸化膜） を形成し、 CMPにより研磨を行う。 これにより燐ガラスおよび PTEOS膜か らなる層間絶縁膜 235が形成される。
その後、 フォ トレジス トをパターユングし， ドライエッチングにより一辺 0.
38 μ mの方形パターンで層間膜 235およびシリコン酸化膜 234にコンタク トホールを形成する。 次に、 紫外線照射を行った後 40 nmおよび 1 00 nmの 膜厚からなる T i (チタン） ZT i N (チタンナイ トライ ド） 膜をスパッタリン グ法により形成し、 500 nmの膜厚の W (タングステン） 膜を CVD法により 形成する。 その後、 表面部の W膜をドライエッチングにより除去する。 これによ り図 54に示すプラグ電極 Pが形成される。 次に、 たとえば T i ZA 1— CuZ T i /T i Nからなるメタル層をたとえば 10/200/1 0/75 nmの膜厚 で形成し、 ホトエッチングプロセスにより上記メタル層をパターニングして第 1 層配線 Mlを形成する。 このようにして図 54の AND型フラッシュメモリがほ : 7C成一 9 Oo
なお、 上記メタル層は、 周辺回路部の配線としてパタ一ユングするとともに、 メモリマツト部ではグロ一バルデータ線と選択トランジスタの半導体領域との導 通をとるようにパターユングする。 また、 メモリマット部のワード線からデコ一 ダ部への引き出し配線も形成する。 ここで、 図 76に示すように選択トランジス タ部のコンタク トホール 264のピッチはたとえば 1. l /xm、 第 1層配線 M 1 の間隔はドックボーン部でたとえば 0. 4μπι、 第 1層配線 Μ 1のピッチはたと えば 1. 1 μιηである。 また、 ワード線引き出し部での第 1層配線 M lの間隔は ドックボーン部でたとえば 0. 4 2 、 配線ピッチはたとえば 1. Ο μπιであ る。
また、 第 1層配線は、 メモリセル上で図示したように格子状に形成できる。 こ のように格子状とすることにより、 第 1層配線と第 2層配線との間に形成される 層間絶縁膜の形成工程において用いる CM Ρ工程が容易となる。 すなわち、 メモ リセル上の格子状配線 （Ml ) により、 CM Pを行う前の層間絶縁膜の凹凸を均 一にして、 デイツシングを防止できる。 仮に格子状配線を形成しない場合には、 この部分で広い面積の凹部が形成されることが避けられず、 この領域でディッシ ングが生じるが、 前記したとおり格子状配線を設けておけばこのような凹部は形 成されない。 これにより層間絶縁膜の形成工程において C M Pの工程負荷を低減 し、 また、 デイツシングを防止することができる。
また、 第 2層配線 M2は以下のようにして形成できる。 CVD法により膜厚 1 000 nm程度のシリコン酸化膜を形成した後表面を CM Pにより研磨し、 その 後、 CVD法により膜厚 400 nmのシリコン酸化膜を被着 （堆積） させる。 そ の後フォトレジストをパターユングしてドライエッチングによりたとえば 0. 4 4 μπι口のスルーホールを形成する。 次に、 紫外線照射を行った後 40/1 00 nmの膜厚の T i /Ύ i N膜および 500 n mの膜厚の W膜からなる複合膜を形 成する。 その後、 表面部の W膜をドライエッチングして前記スルーホール内部に プラグ電極を形成する。 次に、 T i ZA 1 —C uZT i /T i Nからなるメタル 層をたとえば 1 0Z400ノ 1 0/7 5 nmの膜厚で形成する。 ホトエッチング プロセスにより前記メタル層をパターユングして第 2層配線 M2を形成する。 第 2層配線 M 2は、 周辺回路部の配線としてパターニングし、 図 7 7に示すように メモリマツト部ではグロ一バルデータ線 GDとなるようにパターニングする。 選 択トランジスタ部の配線間隔はドックボーン部でたとえば 0. 48 // m、 配線ピ ツチはたとえば 1. 1 /imである。 また、 選択トランジスタ部の第 1スル一ホー ル 2 63は交互に配置する。
以降は図示しないが、 CVD法により膜厚 3 00 nm程度のシリコン酸化膜お よび約 300 nmの膜厚の SOG (スピンオングラス） 膜、 さらに膜厚 300 η m程度の CVD法によるシリコン酸化膜を形成し、 その後、 約 0. 52 m口の 第 2スルーホール、 前記同様のプラグ電極、 および、 たとえば 1 0/600ノ 1 0/75 nmの膜厚の T i /A 1 -C u/T i /T i Nからなる第 3層配線 M 3 を形成できる。 第 3層配線 M3は、 周辺回路部の配線としてパターニングする。 このとき配線幅はたとえば 0. 7 / m、 間隔はたとえば 0. 8 μπιである。
以上説明のとおり、 本実施の形態の AND型フラッシュメモリは、 多値論理に よる記憶方式を採用した 256Mビットフラッシュメモリであり、 メモリチップ 内の物理的なビット容量を増やさなくても大容量化が可能となる。 また、 浅溝素 子分離を採用するため、 AND型フラッシュメモリの信頼性を向上できる。 さら に、 メモリセルのチャネル領域全面において書き込みおよび消去のトンネル電流 が流れるため、 素子の寿命を長くし、 かつ微細化に適した構造となる。 その他、 製造工程においては、 露光光の散乱を抑止して加工精度を向上し、 また、 メモリ セルへのイオン注入および CM Pの際に周辺回路および選択トランジスタ部をシ リコン窒化膜を含む積層膜で覆うため、 不要な不純物の注入および CMPによる 損傷を防止して、 高性能な AND型フラッシュメモリの製造が可能となり、 工程 負荷を低減して工程マージンを増加できる。
(実施の形態 6)
図 78は、 実施の形態 6の AND型フラッシュメモリの一例をそのメモリセル 領域について示した平面図である。 本実施の形態の AND型フラッシュメモリは 、 緩衝用ゲート電極と選択トランジスタとが一体として形成されたものであり、 その他の構成は、 実施の形態 5と同様である。 したがって、 以下では、 実施の形 態 5と相違する部分についてのみ説明する。
本実施の形態の AND型フラッシュメモリは、 緩衝用ゲ一ト電極と選択トラン ジスタとが一体として形成されたゲート電極 600を有する。 言い換えれば、 ゲ 一ト電極 600はゲート電極の構造からいえば緩衝用ゲ一ト電極の構造と同様で あるが、 同時に選択トランジスタとしても機能するものである。
図 79は、 本実施の形態の AND型フラッシュメモリの断面図である。 選択ト
SDの部分を除き、 実施の形態 5と同様であるから、 説明を省略する 図 8 0および図 8 1は、 図 7 9における D部を拡大して示した断面図である。 また、 図 8 0は図 7 8における E— E線断面、 図 8 1は図 7 8における F— F線 断面を示す。
図 8 0に示すとおり、 実施の形態 5の緩衝用ゲート電極 3 1 5と同様な構成の ゲート電極 6 0 0が設けられている。 しかしながら、 図 8 1に示すように、 本実 施の形態の A N D型フラッシュメモリでは、 ゲート電極 6 0 0の下部にドレイン 領域 2 1 3が伸びており、 ゲート絶縁膜 2 2 0、 多結晶シリコン膜 2 2 3の下部 にまで達している。 したがって、 多結晶シリコン膜 2 2 3および W s 1 2膜2 2 4に適当な電圧が加えられた場合には、 ドレイン領域 2 1 3と n型低濃度半導体 領域 2 2 7との間にチャネルが形成され、 トランジスタとして機能させることが できる。 すなわち、 ゲート電極 6 0 0のうち、 ゲート絶縁膜 2 2 0、 多結晶シリ コン膜 2 2 3の下部領域をチャネル領域とする選択トランジスタ S Dを形成する ものである。
次に、 本実施の形態の A N D型フラッシュメモリの製造方法を図 8 2〜図 8 7 を用いて説明する。 図 8 2〜図 8 7は、 実施の形態 6の A N D型フラッシュメモ リの製造方法の一例を工程順に示した平面図または断面図である。
本実施の形態の A N D型フラッシュメモリの製造方法は、 実施の形態 5におけ る図 6 5までの工程と同様である。
次に、 層間絶縁膜 2 1 9および第 2の多結晶シリコン膜 2 1 8、 第 1の多結晶 シリコン膜 2 1 1をホトエッチングプロセスにより除去することは実施の形態 5 と同様であるが、 図 8 2に示すように、 ローカルデータ線 3 0 4 ( 1 0 ) となる ドレイン領域 2 1 3端より下側にパターン 6 1 0を形成する。 これにより、 ドレ イン領域 2 1 3の端部は、 グート電極 6 0 0の浮遊ゲ一ト電極部分の下部全域に 形成されることとなる。
次に、 図 8 3に示すように、 実施の形態 5で説明したと同様に、 ゲート絶縁膜 2 2 0、 多結晶シリコン膜 2 2 3、 W s i 2膜 2 2 4、 C V D法によるシリコン 酸化膜 2 2 5を形成し、 さらに、 実施の形態 5と同様に、 メモリセル領域におい てはワード線 3 0 1 ( 8 ) およびゲート電極 6 0 0となるように、 周辺回路領域 においては、 nチャネル M I S F E T Q n 1， Q n 2および pチャネル M I S F ETQpとなるように、 シリコン酸化膜 225、 Ws i 2膜 224および多結晶 シリコン膜 223をパターユングする。 このパターニングの際には、 図 84に示 したように、 ゲート電極 600のパターンを距離 Lだけドレイン領域 304 (1 0) の端部からオフセッ トして形成する。 これにおり、 この距離 Lに相当するチ ャネル長が形成される。
次に、 図 85に示すように、 実施の形態 5の図 73の工程と同様に、 シリコン 酸化膜 225をマスクに層間絶縁膜 2 1 9、 第 1、 第 2の多結晶シリコン膜 2 1 1、 21 8を順次加工する。 本工程により、 ワード線 301 (8) 、 ゲート電極 600を有する選択トランジスタ SDがぞれぞれ形成される。
この後、 図 86に示すように、 実施の形態 5と同様に第 1層配線 Mlを形成し 、 図 87に示すように、 実施の形態 5と同様に第 2層配線 M 2を形成する。 なお 、 第 3層配線 M 3の形成も実施の形態 5と同様にできる。
本実施の形態の AND型フラッシュメモリによれば、 緩衝用ゲート電極を個別 に形成する必要がないため、 その分の面積を節約でき、 AND型フラッシュメモ リの高集積化を図ることができる。
(実施の形態 7)
図 88〜図 99は、 本発明の実施の形態 7の AND型フラッシュメモリの製造 方法の一例を工程順に示した断面図または平面図である。
実施の形態 5と同様に、 半導体基板 201の主面に素子分離領域 204を形成 し、 さらに p型および n型のゥエル領域 206〜208を形成する。 その後、 半 導体基板 1の主面を酸化して約 25 nmのゲート絶縁膜 22◦を形成した後、 図 88に示すように、 nチャネル MI S FETQn 1および pチャネル MI S FE TQ pが形成される領域をフォトマスク 205で覆い、 半導体基板 1の主面のゲ —ト絶縁膜 220をエッチングして除去する。 次に、 半導体基板 201の主面に グート絶縁膜 220よりも薄レ、膜厚のゲ一ト絶縁膜 21 0を形成する。
次に、 図 89に示すように、 フォトマスク 205を除去し、 実施の形態 5と同 様な多結晶シリコン膜 21 1、 シリコン酸化膜 700および実施の形態 5と同様 なシリコン窒化膜 2 1 2を形成する。 その後、 nチャネル M I S F ETQ n 1お よび pチャネル M I S F E TQ pのゲ一ト電極となるように、 シリコン窒化膜 2 1 2、 シリコン酸化膜 700および多結晶シリコン膜 21 1をパターニングし、 フォトレジスト膜およびシリコン窒化膜 21 2をマスクとしてイオン注入法によ り nチャネル MI S FETQn 1および pチャネル MI S FETQpの低濃度半 導体領域 239、 240を各々形成する。 フォトレジスト膜を除去した後、 高温 度で不純物の引き延ばし拡散を行う。 このように低濃度半導体領域 239、 24 0を高い温度で熱処理することにより、 高耐圧の M I S FETを形成できる。 次 に、 メモリセル領域の第 1浮遊ゲート電極となるようにシリコン窒化膜 2 1 2、 シリコン酸化膜 700および多結晶シリコン膜 2 1 1をパターニングし、 フォ ト レジスト膜およぴシリコン窒化膜 21 2をマスクとしてイオン注入法によりメモ リセルの低濃度半導体領域 2 1 3を形成する。 その後、 シリコン窒化膜 2 1 2、 シリコン酸化膜 700および多結晶シリコン膜 2 1 1の側面にサイドウォールス ぺ一サ 214を形成し、 フォ トレジス ト膜、 シリコン窒化膜 2 1 2およびサイ ド ゥォ一ルスぺーサ 214をマスクとしてイオン注入法により、 nチャネル M I S FETQn 1および pチャネル MI S F E T Q pの高濃度半導体領域 241、 2 42、 メモリセルの高濃度半導体領域 21 5を形成する。
次に、 図 90に示すように、 実施の形態 5と同様なシリコン酸化膜 2 1 6を形 成する。 さらに、 図 91に示すように、 シリコン窒化膜 21 2を実施の形態 5と 同様に除去する。 このとき、 シリコン窒化膜 21 2は熱リン酸で除去されるため 、 多結晶シリコン膜 21 1上のシリコン酸化膜 700が残留する。
次に、 図 92に示すように、 nチャネル MI SFETQn 1および pチャネル M I S FETQ p上にフォトレジスト膜 701を形成し、 その他の領域のシリコ ン酸化膜 700をエッチングして除去する。 さらに、 図 93に示すように、 実施 の形態 5と同様な多結晶シリコン膜 21 8を形成し、 実施の形態 5と同様に、 第 2浮遊ゲート電極となるようにパターニングする。
次に、 実施の形態 5と同様な層間絶縁膜 2 1 9を形成し、 その後、 フォトレジ スト膜 702を形成してこれをマスクとし、 nチャネル M I S FETQn 2のゲ 一ト電極が形成される領域および選択トランジスタ SDのゲート電極が形成され る領域の層間絶縁膜 2 1 9に開口 2 1 7を形成する。 ここで形成される開口の形 状を選択トランジスタ SD上の開口について例示すれば、 図 95に示す平面図の とおりである。 ここでは、 スリット形状に開口を形成しているが、 これに限らず 、 ホール形状、 あるいはホールが配列された形状であってもよい。
次に、 図 96の示すように、 実施の形態 5と同様な多結晶シリコン膜 223、 WS i 2膜 224および CVD法によるシリコン酸化膜 225を順次形成する。 さらに、 図 97に示すように、 実施の形態 5と同様に、 シリコン酸化膜 225、 WS i 2膜 224、 多結晶シリコン膜 223、 層間絶縁膜 2 1 9、 多結晶シリコ ン膜 2 1 8および多結晶シリコン膜 2 1 1をパターエングする。 パターニング後 のワード線 301 (8) 、 選択トランジスタ SDのゲート電極 3 1 2の平面図を 図 98に示す。 この際、 周辺回路領域については nチャネル M I S FETQn 2 のゲート電極が形成されるようにパターユングし、 nチャネル M I S FETQn 1および pチャネル MI S FETQp上ではレジストパターンを形成しない。 し かし、 nチャネル M I S F ETQn 1および pチャネル M I S FETQpのゲ一 ト電極上にはシリコン酸化膜 700が形成されているためこれがマスクとなりゲ —ト電極はエッチングされない。 また、 選択トランジスタ SDとメモリセルとの 間には緩衝用ゲート電極が形成されない。 これは、 選択トランジスタ SDのゲ一 ト電極がシリコン酸化膜 225、 WS i 2膜 224、 多結晶シリコン膜 223、 層間絶縁膜 21 9、 多結晶シリコン膜 2 1 8および多結晶シリコン膜 21 1によ り構成されているため、 緩衝用ゲート電極を設ける必要がないためである。 これ によりメモリセルの面積を節約して高集積化を図れる。 上記のようにしてメモリ セル、 選択トランジスタ S Dおよび nチャネル M I S F ETQ n 2のゲート電極 が形成される。 選択トランジスタ SDおよび nチャネル MI S FETQn 2のゲ ート電極は、 WS i 2膜 224、 多結晶シリコン膜 223、 多結晶シリコン膜 2 18および多結晶シリコン膜 2 1 1で構成され、 多結晶シリコン膜 223と多結 晶シリコン膜 2 1 8とは層間絶縁膜 2 1 9に形成された開口 2 1 7を介して接続 されている。 このように、 ゲート電極が多層からなり、 特に抵抗率の低い WS i 2膜 224が設けられているため、 ゲート電極の抵抗値を低減してその応答速度 を向上し、 AND型フラッシュメモリの性能を向上できる。
次に、 図 99に示すように、 実施の形態 5と同様な n型低濃度半導体領域 22 7およびパンチスルース トッパ領域 228を形成し、 さらにサイ ドウォ一ルスべ ーサ 230を形成した後、 n型高濃度半導体領域 232を形成する。 その後の工程は実施の形態 5および 6とほぼ同様であるため説明を省略する。 本実施の形態の AND型フラッシュメモリの製造方法によれば、 周辺回路の n チャネル M I S FETQn 1および pチャネル M I S F ETQ ρのソース · ドレ イン領域である半導体領域をメモリセルの形成前に形成するため、 高い熱処理が 可能となり、 ηチャネル M I S F ETQ η 1および ρチャネル M I S F ETQ ρ を高耐圧なトランジスタに適用できる。 一方、 メモリセルでは、 ソース ' ドレイ ン領域である半導体領域の形成後に高い熱処理が行われず、 浅レ、接合で半導体領 域を形成し、 パンチスルー耐性に優れた M I S F ΕΤとすることができる。 また 、 本実施の形態の AND型フラッシュメモリでは、 緩衝用ゲート電極を設ける必 要がないため、 メモリセルの占有面積を少なくして高集積化を図れる、 さらに、 nチャネル M I S F ETQn 2および選択トランジスタ S Dのゲ一ト電極の抵抗 値を低減して AND型フラッシュメモリの性能を向上できる。
(実施の形態 8)
図 100から図 104は、 本発明の実施の形態の一例を示す断面図であり、 不 揮発性記憶素子のみを記載してある。 周辺部の回路に用いられる MOSトランジ スタは、 図面が煩雑になるのを防ぐために記載を省略してある。
図 100に示すように、 p型シリコン基板 801上に 10 nmの熱酸化膜 80 2を形成し、 n型あるいは不純物を含まない、 厚さ 1 00 nmの多結晶シリコン 膜 803、 不純物を含まない、 厚さ 150 nmの酸化シリコン膜 804を、 順次 堆積する。 なお p型シリコン基板 801は、 この断面図で示される領域に p型ゥ ェル領域を形成した n型シリコン基板でも構わない。
図 101は、 図 100から製造を進めたものである。 多結晶シリコン膜 803 および酸化シリコン膜 804を、 フォトリソグラフィ技術とドライエッチング技 術を用いて図 101のように分断して第 1浮遊ゲート電極とする。 分断後、 第 1 浮遊ゲート電極をマスクに η型イオンを打ち込み、 ρ型シリコン基板 801表面 に η型半導体領域 805を形成する。 打ち込みは、 ヒ素を加速エネルギー 40 k e Vで、 1 X 1015 atomsん m 2程度とするが、 所望の素子構造および素子特性に 応じて変更することは差し支えない。 全面に厚さ 1 50 nmの酸化シリコン膜を 堆積し、 異方性ドライエッチングを用いて、 第 1浮遊ゲート電極側壁に、 サイ ド ウォールスぺーサ 806を形成する。
図 102は、 図 1 01から加工を進めたものである。 異方性ドライエッチング 技術を用いて、 多結晶シリコン膜 803および酸化シリコン膜 804からなる第 1浮遊ゲート電極およびサイドウォールスぺーサ 806をマスクにして、 p型シ リコン基板 801に溝を形成する。 本実施の形態では、 深さ 300 nmとするが 、 素子分離特性に応じて深さを変更することは差し支えない。 溝内に露出したシ リコン表面に、 800°C程度の温度で厚さ 5 nmの熱酸化膜 807を形成し、 さ らに全面に不純物を含まないシリコン酸化膜 808を、 100 nmの厚さで堆積 する。 このシリコン酸化膜 808は B P SGに含まれる不純物が p型シリコン基 板 801および n型半導体領域 805中に拡散するのを防ぐ障壁の役割をする。 シリコン酸化膜 808堆積後、 全面に BPSG膜 809を 500 nm堆積する。 BPSGの流動性を用いて素子間を充填し、 また、 表面を平坦ィヒさせ、 合わせ目 や空洞を除去するため、 窒素雰囲気 850°Cで処理する。 図 102は、 この平坦 化熱処理後の図である。
図 1 03は、 図 102の状態からさらに加工を進めたものである。 全面に堆積 した BPSG膜 809を、 多結晶シリコン膜 803が露出するまでドライエッチ ングで均一に後退させる。 この直後、 図 1 10および図 1 1 1で説明した効果を 狙い、 アンモニア雰囲気中、 800°C， 20分の処理を行う。
次に図 104のように、 露出表面を弗化水素酸で洗浄後、 厚さ 50 n mの n型 多結晶シリコン 8 10を堆積し、 フォトリソグラフィとドライエッチング技術を 用いて、 第 2浮遊ゲート電極の形状に加工する。 尚、 多結晶シリコン膜 810は 、 浮遊ゲート電極の表面積を増大させる目的で形成される。 多結晶シリコン膜 8 10は、 その間に絶縁膜を介することなく第 1浮遊ゲート電極の多結晶シリコン 膜 803と接触している。 多結晶シリコン膜 810形成後、 20nmのシリコン 酸化膜 81 1を堆積する。 続いて厚さ 100 nmの n型多結晶シリコン 81 2を 堆積する。 この多結晶シリコン膜 81 2はパターニングされて制御ゲート電極と なる。 制御ゲート電極である多結晶シリコン膜 8 1 2に電圧を印加すると、 第 2 浮遊ゲート電極である多結晶シリコン膜 810を介して第 1浮遊ゲ一ト電極 10 3にも電圧が印加されるものである。 尚、 この素子の動作原理は、 たとえば実施 の形態 1〜7と同様である。 また、 実施の形態 1〜7において、 C M P法により 研磨する絶縁膜として、 本実施の形態 8の B P S G膜 8 0 9を用いてもよいこと はむろんである。
(実施の形態 9 )
図 1 0 5から図 1 0 9は、 本発明の実施の形態の他の一例を示す断面図であり 、 不揮発性記憶素子のみを記載してある。 図 1 0 5に示すように、 p型のシリコ ン基板 9 0 1上に厚さ 3 0 0 n mの素子分離領域 9 0 2を熱酸化で形成する。 1 0 n mの熱酸化膜 9 0 3を形成し、 n型あるいは不純物を含まない、 厚さ 1 0 0 n mの多結晶シリコン膜 9 0 4， 不純物を含まない厚さ 1 5 0 n mの酸化シリコ ン膜 9 0 5を、 順次堆積する。 尚、 シリコン基板 9 0 1は、 この断面図で示され る領域に P型ゥェル領域を形成した n型シリコン基板でも構わない。
図 1 0 6は、 図 1 0 5から製造を進めたものである。 多結晶シリコン膜 9 0 4 および酸化シリコン膜 9 0 5を、 フォトリソグラフィ技術と ドライエッチング技 術を用いて図 1 0 6のように分断して第 1浮遊ゲート電極とする。 分断後、 第 1 浮遊ゲ一ト電極をマスクに n型イオンを打ち込み、 シリコン基板 9 0 1表面に n 型半導体領域 9 0 6を形成する。 打ち込みは、 ヒ素を加速エネルギー 4 0 k e V で、 1 X 1 0 1 5atoms/cm2程度とするが、 所望の素子構造および素子特性に応じ て変更することは差し支えない。 全面に厚さ 1 5 0 n mの酸化シリコン膜を堆積 し、 異方性ドライエッチングを用いて、 第 1浮遊ゲート電極側壁に、 サイドゥォ —ルスぺーサ 9 0 7を形成する。
図 1 0 7は、 図 1 0 6から加工を進めたものである。 全面に不純物を含まない シリコン酸化膜 9 0 8を、 1 0 0 n mの厚さで堆積する。 シリコン酸化膜 9 0 8 は B P S Gに含まれる不純物が n型半導体領域 9 0 6およびシリコン基板 9 0 1 中に拡散するのを防ぐ障壁の役割をする。 シリコン酸化膜 9 0 8堆積後、 全面に B P S G膜 9 0 9を 5 0 0 n m堆積する。 B P S Gの流動性を用いて素子間を充 填し、 また、 表面を平坦化させ、 合わせ目や空洞を除去するため、 窒素雰囲気 8 5 0 °Cで処理する。 図 1 0 7は、 この平坦化熱処理後の図である。
図 1 0 8は、 図 1 0 7の状態からさらに加工を進めたものである。 全面に堆積 した B P S G膜 9 0 9を、 多結晶シリコン 9 0 4が露出するまでドライエツチン グで均一に後退させる。 この直後、 図 1 1 0および図 1 1 1で説明した効果を狙 レ、、 アンモニア雰囲気中、 8 0 0 °C， 2 0分の窒化処理を行う。
図 1 0 9は、 図 1 0 8の状態から、 さらに加工を進めたものである。 全面を弗 化水素酸で洗浄後、 厚さ 5 0 n mの n型多結晶シリコン膜 9 1 0を堆積する。 そ れをフォ トリソグラフィと ドライエッチング技術を用いて、 第 2浮遊ゲート電極 の形状に加工する。 尚、 多結晶シリコン膜 9 1 0は、 浮遊ゲート電極の表面積を 増大させる目的で形成される。 多結晶シリコン膜 9 1 0は、 その間に絶縁膜を介 することなく多結晶シリコン膜 9 0 4と接触している。 多結晶シリコン膜 9 1 0 形成後、 2 0 n mのシリコン酸化膜 9 1 1を堆積する。 続いて厚さ 1 0 0 n mの n型多結晶シリコン 9 1 2を堆積する。 この n型多結晶シリコン 9 1 2はパター ニングされて制御ゲート電極となる。 n型多結晶シリコン 9 1 2に電圧を印加す ると、 シリコン酸化膜 9 1 1を介して多結晶シリコン膜 9 0 4にも電圧が印加さ れるものである。 尚、 この素子の動作原理そのものは、 たとえば、 実施の形態 1 〜 7と同様である。
(実施の形態 1 0 )
実施の形態 1から実施の形態 9では、 本発明を AND型フラッシュメモリに適用 した場合について説明したが、 本実施の形態 1 0では、 本発明を NOR型フラッシ ュメモリに適用した場合について説明する。 なお、 NOR 型フラッシュメモリにつ いては、 例えば米国特許 USP5, 472, 891に記載されている。
製造方法としては、 実施の形態 1では、 列パターンに対して自己整合的に不純 物を導入してソースノドレイン領域を形成しているが、 本実施の形態 1 0では、 ソース/ "ドレイン領域の形成を制御ゲート電極 （ワード線） 形成後に行ない、 か つ、 その後ソース ドレイン領域に電気的に接続するソース線およびデータ線を 形成する点が異なる。
図 1 1 2は本実施の形態の NOR型フラッシュメモリの要部回路図であり、 図 1 1 3は本実施の形態の NOR型フラッシュメモリの平面レイアウトであり、 図 1 1 4 (A)は図 1 1 3における A-A線断面図であり、 図 1 1 4 (B)は図 1 1 3における B-B線断面図である。 なお、 周辺回路を形成する MISFET は、 実施の形態 1から実施の形態 9と同様 であるので、 その説明を省略する。
行方向 （ワード線方向） に、 メモリセル Mの制御ゲート電極 8、 3 0 1と一体 に形成されたワード線 WLと、 ソース線 SLとが延在するように配置され、 行方向 に垂直な列方向 （データ線） に、 データ線 DL と素子分離領域 5、 3 0 5が延在 するように配置される。
ワード線 WL とデータ線 DL との交点にメモリセル Mが配置され、 ソース線 SL およびデータ線 DLはメモリセル Mの上部に形成される。 データ線 DLはメモリセ ノレ Mのドレイン領域 1 0に電気的に接続され、 ソース線 SLはメモリセル Mのソ ース領域 1 1に電気的に接続される。
メモリセル M は MISFETで構成され、 行方向に隣接するメモリセル M間は素子 分離領域 5、 3 0 5で素子分離される。 素子分離領域 5、 3 0 5は、 実施の形態 1と同様に、 浅溝素子分離構造で構成される。 メモリセル Mは、 P型半導体基板 1 , 2 0 1に形成された P型ゥエル領域 2 0 8に形成され、 P型ゥエル領域 2 0 8は N型ゥエル 2 0 6により囲まれ、 P型半導体基板 1、 2 0 1と分離される。 メモリセル Mは、 半導体基板 1、 2 0 1の主面に形成されたゲート絶縁膜 2と 、 ゲート絶縁膜 2.上に形成された第 1浮遊ゲート電極 3と、 第 1浮遊ゲート電極 3上に形成された第 2浮遊ゲート電極 7と、 第 2浮遊ゲート電極 7上に形成され た層間絶縁膜 1 5と、 層間絶縁膜 1 5上に形成された制御ゲート電極 8と、 半導 体基板 1、 2 0 1内に形成されたソース Zドレイン領域である一対の N型半導体 領域 1 0、 1 1と、 ドレイン領域 1 0とソース領域 1 1との間で、 第 1浮遊ゲ一 ト電極 3の下部に位置するチャネル領域である P型ゥエル領域 2 0 8とで構成さ れる。 すなわち、 チャネル領域は、 列方向において、 ドレイン領域 1 0とソース 領域 1 1との間に配置される。
ソース線 SL は、 第 1、 第 2浮遊ゲート電極 3、 7、 制御ゲート電極 8、 絶縁 膜 1 7の側壁に形成されたサイドウォールスぺーサ 2 0に対して自己整合的に形 成され、 メモリセル Mのソース領域 1 1に電気的に接続される。
層間絶縁膜 1 2 8はソース線 SL の上部に形成され、 層間絶縁膜 1 2 8の上部 に形成されたデータ線 DL は、 層間絶縁膜 1 2 8に形成されたコンタク トホール 3 0 6を介してメモリセル Mのドレイン領域 1 0に電気的に接続される。
第 1浮遊ゲート電極 3の側壁にサイ ドウオールスぺ一サ 3が形成され、 サイ ド ゥォ一ルスぺーサ 3に対して自己整合的に溝 1 1 7が形成されている。
絶縁膜 5、 3 0 5が溝 1 1 7に埋込まれ、 絶縁膜 5、 3 0 5の表面位置が、 第 1浮遊ゲート電極 3間およびメモリセル部内でほぼ均一になるように平坦化され ている。
溝 1 1 7およぴ溝 1 1 7に埋込まれ絶縁膜 5、 3 0 5により浅溝素子分離領域 が形成される。
第 2浮遊ゲ一ト電極 7は絶縁膜 5、 3 0 5上まで延在して形成され、 制御グー ト電極 8と第 2浮遊ゲート電極 7との間の容量を增大させている。
このように、 サイ ドウォ一ルスぺーサ 3に対して自己整合的に溝 1 1 7を形成 しているので、 行方向のメモリセル Mの間隔を縮小することができ、 セルサイズ を縮小することができるので、 高集積化することができる。
なお、 実施の形態 1と同様に、 溝 1 1 7の下部にチャネルストツパとして作用 する P型半導体領域を形成してもよい。
図 1 1 5から図 1 2 1を用いて前述した NOR型フラッシュメモリの製造方法に ついて、 簡単に説明する。 図 1 1 5、 図 1 1 7、 図 1 1 9は NOR型フラッシュメ モリの製造方法の一例をその工程順に示した断面図であり、 各々において、 （A) は図 1 1 3における A- A線断面図に対応し、 （B)は図 1 1 3における B- B線断面 図に対応している。 図 1 1 6、 図 1 1 8、 図 1 2 0は NOR型フラッシュメモリの 製造方法の一例をその工程順に示した平面図である。
図 1 1 5および図 1 1 6に示すように、 実施の形態 1と同様に、 半導体基板 1 、 2 0 1の主面にゲート絶縁膜 2、 ゲート絶縁膜 2上に第 1の多結晶シリコン膜 1 1 1、 第 1の多結晶シリコン膜 1 1 1上に絶縁膜であるシリコン窒化膜 1 1 3 を形成した後、 第 1の多結晶シリコン膜 1 1 1および絶縁膜 1 1 3をエッチング によりパターニングして、 列方向に延在するストライプ状の列パターンを形成す る。 なお、 このパターユングにより、 メモリセル M (第 1浮遊ゲート電極 3 ) の ゲート幅が規定される。 また、 図示しないが、 実施の形態 1と同様に、 周辺回路 部は、 第 1の多結晶シリコン膜 1 1 1およびシリコン窒化膜 1 1 3で覆われる。 次に、 サイドウォールスぺーサ 4、 1 1 6を形成する。
次に、 図 1 1 7および図 1 1 8に示すように、 実施の形態 1と同様に、 エッチ ングによりサイ ドウオールスぺ一サ 4、 1 1 6に対して自己整合的に溝 1 1 7を 形成した後、 基板全面に堆積された絶縁膜 1 1 9 ' を CMP法で研磨して、 絶縁膜 1 1 3まで平坦化された絶縁膜 5、 3 0 5、 1 1 9を形成する。
次に、 絶縁膜 1 1 3を除去した後、 第 2の多結晶シリコン膜 1 2 0を堆積する 。 その後、 第 2の多結晶シリコン膜 1 2 0をエッチングによりパターニングして 、 列方向に延在する第 2列パターンを形成する。 このパターニングにより、 第 2 浮遊ゲート電極の行方向の長さが規定される。
次に、 図 1 1 9および図 1 2 0に示すように、 実施の形態 1と同様に、 層間絶 縁膜 1 5、 1 2 1を形成した後、 第 3の多結晶シリコン膜 1 2 2、 WSi 膜 1 2 3 、 絶縁膜 1 2 4を順次堆積する。
次に、 絶縁膜 1 2 4、 WSi 膜 1 2 3、 第 3の多結晶シリコン膜 1 2 2、 層間絶 縁膜 1 5、 1 2 1、 第 2の多結晶シリコン膜 1 2 0、 第 1の多結晶シリコン膜 1 1 1をエッチングによりパターニングして、 WSi 膜 1 2 3および第 3の多結晶シ リコン膜 1 2 2からなるワード線 （制御ゲート電極） 8、 3 0 1と、 第 1の多結 晶シリコン膜 1 1 1および第 2の多結晶シリコン膜 1 2 0からなる浮遊ゲート電 極 3、 7とを形成する。 第 1浮遊ゲート電極 3は第 1の多結晶シリコン膜 1 1 1 で構成され、 第 2浮遊ゲート電極 7は第 2の多結晶シリコン膜 1 2 0で構成され る。 ワード線 （制御ゲート電極） 8、 3 0 1は、 行方向に延在するようにパター ユングされ、 行方向に配置されるメモリセル Mの制御ゲート電極 8と一体に構成 される。
次に、 絶縁膜 1 2 4に対して自己整合的に不純物を導入して、 ドレイン領域 1 0およびソース領域 1 1となる一対の N型半導体領域を形成した後、 絶縁膜 1 2 4、 WSi 膜 1 2 3、 第 3の多結晶シリコン膜 1 2 2、 層間絶縁膜 1 5、 1 2 1、 第 2の多結晶シリコン膜 1 2 0、 第 1の多結晶シリコン膜 1 1 1の側壁にサイ ド ウォールスぺーサ 2 0を形成する。
次に、 図 1 1 4および図 1 2 0に示すように、 導電膜を堆積した後、 導電膜を エッチングによりパターエングして、 行方向に延在し、 メモリセル Mのソース領 域 1 1に電気的に接続するソース線を形成する。 導電膜は、 例えば不純物が導入 された多結晶シリコン膜または w膜等の金属膜で構成される。
次に、 層間絶縁膜 1 2 8を形成した後、 コンタク トホール 3 0 6を形成し、 そ の後コンタク トホール 3 0 6を介してメモリセル M のドレイン領域 1 0に電気的 に接続するデータ線 DLを形成する。 データ線 DLは、 例えば A1膜等の金属膜で 構成される。
なお、 本実施の形態 1 0では、 絶縁膜 5、 3 0 5、 1 1 9の平坦化を CMPで行 なう力 本実施の形態 5に示すように、 CMPとエッチングとを用いても良い。 また、 本実施の形態 1 0では、 サイドウオールスぺ一サ 4、 1 1 6に対して自 己整合的に形成した溝 1 1 7に平坦化された絶縁膜 5、 3 0 5、 1 1 9を形成し たが、 これに限定されず、 本実施の形態 5に示すように構成してもよいのは無論 である。
また、 本実施の形態 1 0では、 溝 1 1 7をサイドウォ一ルスぺ一サ 4、 1 1 6 に対して自己整合的に形成したが、 図 1 2 1に示すように、 シリコン窒化膜であ る絶縁膜 1 1 3をマスクにして、 エッチングにより溝 1 1 7を形成した後、 図 1 2 2に示すように、 溝 1 1 7に平坦化された絶縁膜 5、 3 0 5、 1 1 9を形成し もよレ、。 無論、 第 2浮遊ゲート電極 7は、 絶縁膜 5、 3 0 5、 1 1 9上にまで延 在するように形成される。
これにより、 行方向のメモリセル Mの間隔をさらに縮小することができ、 セル サイズを縮小することができるので、 さらに高集積化することができる。
また、 本実施の形態 1 0で、 ソース線 SLおよびデータ線 DLを設けなければ、 メモリセル Mのソース領域と ドレイン領域とは直列に接続されるので、 いわゆる NAND型を構成することができる。 この場合、 実施の形態 1〜9と同様に、 選択 M I S F E Tを設けるようにすればよレ、。
以上、 本発明者によってなされた発明を発明の実施の形態に基づき具体的に説 明したが、 本発明は前記実施の形態に限定されるものではなく、 その要旨を逸脱 しない範囲で種々変更可能であることは言うまでもない。 産業上の利用可能性
以上のように、 本発明の不揮発性半導体記憶装置およびその製造方法ならびに 半導体装置およびその製造方法は、 微細加ェぉよび高集積化に適しているもので あるとともに、 高い信頼性を有するものであり、 特に A N D型フラッシュメモリ に適用して好適なものである。

Claims

請 求 の 範 囲
1 . (a) 半導体基板のメモリセル形成領域および周辺回路領域上に第 1導電膜 を被着する工程と、
(b) 前記メモリセル形成領域において、 前記第 1導電膜をエッチングして第 1 導体パタ一ンを形成する工程と、
(c) 前記第 1導体パターンおよび前記周辺回路形成領域の前記第 1導電膜上に 被着した絶縁膜を研磨して、 前記第 1導体パターン間に第 1絶縁膜を形成するェ 程と、
(d) 前記工程（c)の後、 前記第 1絶縁膜および第 1導体パターン上に、 第 2導 体パターンを形成する工程と、
(e) 前記第 1導体パターンおよび第 2導体パターンをパターニングして、 メモ リセルの浮遊ゲート電極を形成する工程とを含むことを特徴とする半導体装置の 製造方法。
2 . 請求項 1に記載の半導体装置の製造方法であって、
前記第 2導体パターン下の前記第 1絶縁膜の表面位置は、 前記第 1導体パター ンの表面位置よりも高くなるように構成されることを特徴とする半導体装置の製 造方法。
3 . (a) 半導体基板上に被着された第 1導電膜をエッチングして、 第 1導体パ ターンを形成する工程と、
(b) 前記第 1導体パターン上に被着した絶縁膜を研磨して、 前記第 1導体バタ ーン間に第 1絶縁膜を形成する工程と、
(c) 前記工程 (b)の後、 前記第 1絶縁膜および第 1導体パターン上に第 2導体 パターンを形成する工程と、
(d) 前記第 1導体パターンおよび第 2導体パターンをパターニングして、 メモ リセルの浮遊ゲート電極を形成する工程とを含み、
前記第 2導体パターン下の前記第 1絶縁膜の表面位置は、 前記第 1導体パター ンの表面位置よりも高くなるように構成されることを特徴とする半導体装置の製 造方法。
4 . 請求項 1〜 3の何れか一項に記載の半導体装置の製造方法であって、 第 1導電膜上に第 2絶縁膜が被着されるとともに、 前記第 2絶縁膜と第 1導電 膜とがエッチングされて、 前記第 1導体パタ一ンが形成され、
前記第 1絶縁膜の形成工程は、 前記絶縁膜を研磨した後、 前記絶縁膜を前記第 2絶縁膜までエッチングすることにより形成されることを特徴とする半導体装置 の製造方法。
5 . 請求項 1〜 3のイ可れか一項に記載の半導体装置の製造方法であって、 第 1導電膜上に第 2絶縁膜が被着されるとともに、 前記第 2絶縁膜と第 1導電 膜とがエッチングされて、 前記第 1導体パターンが形成され、
前記第 1絶縁膜形成工程において、 前記絶縁膜は前記第 2絶縁膜まで研磨され ることを特徴とする半導体装置の製造方法。
6 . 請求項 4または 5記載の半導体装置の製造方法であって、
前記第 2絶縁膜は、 研磨時のストツバ層として作用することを特徴とする半導 体装置の製造方法。
7 . 請求項 1〜6の何れか一項に記載の半導体装置の製造方法であって、 さら に、
前記第 1絶縁膜形成工程前に、 前記第 1導体パターンの側壁にサイ ドウオール スぺーサを形成する工程と、
前記基板をエッチングして前記サイ ドウォールスぺーサに対して自己整合的に 溝を形成する工程とを含むことを特徴とする半導体装置の製造方法。
8 . メモリセルを構成する第 1の M I S F E Tを有する半導体装置であって、 前記第 1の M I S F E Tは、 半導体基板の主面にゲート絶縁膜を介して形成さ れた第 1浮遊グート電極と、 前記第 1浮遊ゲート電極上に前記第 1浮遊グート電 極と電気的に接続して形成された第 2浮遊ゲート電極と、 前記第 2浮遊ゲート電 極上に層間絶縁膜を介して形成された制御ゲート電極と、 前記半導体基板内に形 成され、 ソ一ス · ドレイン領域として作用する一対の半導体領域とを有し、 第 1 の分離領域により第 1方向に隣接する第 1の M I S F E Tと素子分離され、 絶縁 膜が、 前記第 1の分離領域上で前記第 1浮遊ゲート電極の膜厚よりも厚い膜厚を 有するように形成され、 前記第 2浮遊ゲート電極は、 前記絶縁膜上を延在するよ うに形成され、 前記絶縁膜の表面位置は、 前記第 1浮遊ゲート電極の表面位置よ りも高いことを特徴とする半導体装置。
9. 第 1の MI S FETと第 2の MI S F E Tとを有する半導体装置であって、 メモリセルを構成する第 1の M I SFETは、 半導体基板の主面にゲート絶縁 δ 膜を介して形成された浮遊ゲ一ト電極と、 前記浮遊ゲート電極上に層間絶縁膜を 介して形成された制御ゲート電極とを有し、 第 2の MI S FETは、 前記半導体 基板の主面にゲート絶縁膜を介して形成されたゲート電極を有し、 前記第 1の Μ I S FETはアレイ状に配置され、 前記第 1の MI SFETは、 第 1の分離領域 により第 1方向に隣接する第 1の MI SFETと素子分離され、 前記第 2の Ml0 SFET間は、 第 2の分離領域により素子分離され、 前記第 1の分離領域に形成 された絶縁膜の表面位置が前記アレイ状に配置された第 1の M I S F ET間でほ ぼ均一であり、 前記第 2の分離領域に形成された絶縁膜の表面位置よりも高いこ とを特徴とする半導体装置。
10. 請求項 8または 9記載の半導体装置であって、
5 前記絶縁膜は、 前記第 1浮遊ゲ一ト電極の側壁に形成されたサイドウォールス ぺ一サ間に埋め込まれ、 前記サイドウォ一ルスぺーサの下部に前記半導体領域が 形成されることを特徴とする半導体装置。
1 1. 請求項 8、 9または 10記載の半導体装置であって、
前記第 1の分離領域は、 前記第 1浮遊ゲート電極の側面に形成されたサイ ドウ0 オールスぺ一サに対して自己整合的に形成された前記半導体基板の溝に前記絶縁 膜が埋め込まれた構造を有することを特徴とする半導体装置。
12. 請求項 8〜1 1の何れか一項に記載の半導体装置であって、
第 2の MI SFETのソース · ドレイン領域として作用する一対の半導体領域 のうちの一方は、 前記第 1の MI SFETの半導体領域の電気的に接続し、 第 25 の分離領域により前記第 2の MI SFET間が分離され、 前記第 1および第 2の 分離領域は、 前記第 1浮遊ゲート電極および前記第 2の M I S F E Tのゲート電 極の側面に形成されたサイドウォールスぺーサに対して自己整合的に形成された 前記半導体基板の溝に前記絶縁膜が埋め込まれた構造を有することを特徴とする 半導体装置。
1 3. 請求項 8〜 1 2の何れか一項に記載の半導体装置であって、 前記第 2の M I S F E Tのゲート電極は、 少なくとも前記第 1浮遊グート電極 、 第 2浮遊ゲート電極および制御ゲート電極を構成する材料からなり、 前記第 2 浮遊ゲート電極および制御ゲート電極は電気的に導通されていることを特徴とす る半導体装置。
14. 請求項 1 3記載の半導体装置であって、
前記第 2浮遊ゲート電極および制御ゲート電極が、 前記層間絶縁膜に形成され た開口を介して接続されていることを特徴とする半導体装置。
1 5. メモリセルを構成する第 1の M I SFETと第 2の MI SFETとを有す る半導体装置であって、
メモリセルを構成する前記第 1の MI SFETは、 半導体基板の主面にゲート 絶縁膜を介して形成された第 1浮遊グート電極と、 前記第 1浮遊グート電極上に 前記第 1浮遊ゲート電極と電気的に接続して形成された第 2浮遊ゲ一ト電極と、 前記第 2浮遊グート電極上に層間絶縁膜を介して形成された制御ゲート電極と、 前記半導体基板内に形成され、 ソース · ドレイン領域として作用する一対の半導 体領域とを有し、 第 1の分離領域により第 1方向に隣接する第 1の MI SFET と素子分離され、 第 2の MI S FETは、 前記ゲート絶縁膜、 第 1浮遊ゲート電 極、 第 2浮遊ゲート電極、 層間絶縁膜および制御ゲート電極を構成する材料から なる第 1のゲート領域と、 前記層間絶縁膜および制御ゲート電極を構成する材料 からなる第 2のゲート領域とをそのゲート長方向に有し、 前記第 2の MI SFE Tのソース ♦ ドレイン領域のうちの一方として作用する半導体領域は、 前記第 1 の MI SFETの一方の半導体領域と電気的にされるとともに、 前記第 1のゲー ト領域の下部に延在して構成され、 前記第 2の MI S F ETのチャネル領域は、 前記第 2のゲート領域の下部の前記基板内に形成され、 かつ、 前記第 2の MI S FE丁のソース · ドレイン領域として作用する半導体領域間に形成されることを 特徴とする半導体装置。
1 6. メモリセルを構成する第 1の M I S FETを有する半導体装置であって、 前記第 1の MI SFETは、 半導体基板の主面にゲート絶縁膜を介して形成さ れた第 1浮遊ゲート電極と、 前記第 1浮遊ゲート電極の上部に層間絶縁膜を介し て形成された制御ゲート電極と、 前記半導体基板内に形成され、 ソース ' ドレイ ン領域として作用する一対の半導体領域とを有し、
前記第 1の MI S FETのチャネル領域は、 前記基板内において前記一対の半 導体領域間に配置され、
前記第 1の M I S F ETの一対の半導体領域は対称構造で構成され、 前記チャネル領域の全面と前記第 1浮遊ゲート電極との間で、 電子を前記ゲー ト絶縁膜を通したトンネリングにより注入および放出させることで情報の書き込 みおよび消去が行われることを特徴とする半導体装置。
1 7. 請求項 8〜1 6の何れか一項に記載の半導体装置であって、
電子を前記第 1および第 2浮遊ゲート電極から前記基板に、 ゲート絶縁膜を通 したトンネリングで放出する消去動作の際には、 前記制御グート電極に第 1の電 圧を印加するとともに、 前記第 1の M I S F E Tの半導体領域を前記第 1浮遊ゲ ート電極下の前記半導体基板部と同電位で、 かつ、 前記第 1の電圧より低い電圧 にすることを特徴とする半導体装置。
18. 請求項 8〜 1 7の何れか一項に記載の半導体装置であって、
電子を前記基板から前記第 1浮遊グート電極にゲート絶縁膜を通したトンネリ ングで放出する書き込み動作の際には、 前記制御ゲート電極に、 前記第 1の電圧 とは異なる極性の第 2の電圧を印加し、 選択された前記第 1の MI SFETの半 導体領域を前記第 1浮遊ゲート電極下の半導体基板部と同じ電位にして、 チヤネ ル領域を反転させるとともに、 非選択の前記第 1の M I S FETの前記半導体領 域に前記第 2の電圧と同じ極性を有する第 3の電圧を印加して、 チャネル領域と 制御ゲート電極との間の電圧を、 前記選択された第 1の MI SFETのチャネル 領域と制御グート電極との間の電位より低くすることを特徴とする半導体装置。
1 9. 請求項 18記載の半導体装置であって、
前記第 2の電圧として加えられる制御ゲート電圧が 3以上の複数の電圧レベル を有し、 前記電圧レベルに対応した前記浮遊ゲート電極への注入電荷量の相違に 基づいた前記第 1の MI S F ETのしきい値の変化を論理的に対応づけ、 1つの メモリセルに 2ビット以上の情報が記憶されるようにしたことを特徴とする半導 体装置。
20. 請求項 1 9記載の半導体装置であって、
前記メモリセルへの情報の書き込みの際には、 最も高い第 2の電圧での書き込 み動作から順に、 より低い第 2の電圧での書き込み動作に移行して書き込まれる ことを特徴とする半導体装置。
21. 請求項 1 9または 20記載の半導体装置であって、
前記メモリセルからの情報の読み出しの際には、 最も低い第 2の電圧で注入さ れた電荷量に対応するしきい値の検出から順に、 より高い第 2の電圧で注入され た電荷量に対応するしきい値の検出に移行して読み出されることを特徴とする半 導体装置。
22. 第 1の方向に延在して形成されたワード線と、 半導体基板内で第 2の方向 に延在して形成された半導体領域からなる口一カルデータ線およびロー力ルソー ス線と、 第 1の MI SFETおよび第 2の MI SFETを有し、 メモリセルを構 成する前記第 1の MI SFETは、 前記半導体基板の主面にゲート絶縁膜を介し て形成された第 1浮遊ゲート電極と、 前記第 1浮遊ゲート電極上に前記第 1浮遊 ゲート電極と電気的に接続して形成された第 2浮遊ゲート電極と、 前記第 2浮遊 グート電極上に層間絶縁膜を介して形成された制御ゲート電極と、 前記基板内に 形成され、 ソース ， ドレイン領域として作用する一対の半導体領域とを有し、 前 記第 2の MI S FETは、 前記半導体基板の主面にゲート絶縁膜を介して形成さ れたゲート電極と、 前記半導体基板内に形成され、 ソース ' ドレイン領域として 作用し、 第 1の MI SFETの一方の半導体領域に電気的に接続する半導体領域 とを有し、 前記第 1の MI SFETは、 第 1の分離領域により第 1方向に隣接す る第 1の MI SFETが素子分離され、 第 2の分離領域により第 2の M I SFE T間が素子分離された半導体装置の製造方法であって、
(a) 前記半導体基板上に前記ゲート絶縁膜、 第 1導電膜および第 1絶縁膜を順 次被着させ、 前記第 1絶縁膜および第 1導電膜をストライプ状の列パターンにパ ターニングする工程と、
(b) 前記列パターンの側壁部にサイドウオールスぺーサを形成する工程と、
(c) 前記サイ ドウオールスぺ一サに対して自己整合的にエッチングし前記半導 体基板内に溝を形成する工程と、 (d) 前記溝内部を含む前記半導体基板に第 2絶縁膜を被着した後、 前記第 2絶 縁膜を前記第 1絶縁膜まで除去して平坦化し、 前記第 1および第 2の分離領域を 形成する工程と、
(e) 前記工程 (d)の後、 前記第 1絶縁膜を除去して前記第 1導電膜の表面を露出 する工程と、
(f) 前記第 1導電膜の表面に接し、 かつ、 前記列パターンの延在方向に前記第 1導電膜を覆うように第 2導電膜を形成する工程と、
(g) 前記第 2導電膜上に前記層間絶縁膜、 第 3導電膜を順次被着し、 前記第 3 導電膜、 層間絶縁膜、 第 1および第 2導電膜を前記列パターンの延在方向に垂直 な方向にパターニングする工程と、 を有することを特徴とする半導体装置の製造 方法。
2 3 . 半導体基板の主面にゲート絶縁膜を介して形成された第 1浮遊ゲート電極 と、 前記第 1浮遊ゲート電極上に前記第 1浮遊ゲート電極に電気的に接続して形 成された第 2浮遊ゲ一ト電極と、 前記第 2浮遊ゲート電極上に層間絶縁膜を介し て形成された制御ゲート電極と、 前記半導体基板内に形成された、 ソース ， ドレ ィン領域として作用する一対の半導体領域とを有する半導体装置の製造方法であ つて、
(a) 半導体基板上に前記ゲート絶縁膜、 第 1導電膜および第 1絶縁膜を順次被 着させ、 前記第 1絶縁膜および第 1導電膜をストライプ状の列パターンにパター ニングする工程と、
(b) 前記列パターンの側壁部にサイドウオールスぺ一サを形成する工程と、
(c) 前記 (b)工程の後、 前記半導体基板に第 3絶縁膜を被着する工程と、
(d) 前記第 3絶縁膜を前記第 1絶縁膜まで除去し平坦化する工程と、
(e) 前記第 1絶縁膜を除去して前記第 1導電膜の表面を露出した後、 前記第 1 導電膜の表面に接し、 かつ、 前記列パターンの延在方向に前記第 1導電膜を覆う ように前記第 2導電膜を形成する工程と、
(f) 前記第 2導電膜上に前記層間絶縁膜、 第 3導電膜を順次被着し、 前記第 3 導電膜、 層間絶縁膜、 第 1および第 2導電膜を前記列パターンの延在方向に垂直 な方向にパターニングする工程と、 を有することを特徴とする半導体装置の製造 方法。
2 4 . 半導体装置の製造方法であって、
(a) 半導体基板上にゲート絶縁膜、 第 1導電膜および第 1絶縁膜を順次被着さ せ、 前記第 1絶縁膜をストライプ状の列パターンにパターユングする工程と、 (b) 前記（a)工程の後、 前記第 1絶縁膜に対して自己整合的にエッチングして 、 前記半導体基板内に溝を形成する工程と、
(c) 前記溝内部を含む前記半導体基板に第 2絶縁膜を被着した後、 前記第 2絶 縁膜を前記第 1絶縁膜まで除去して平坦化する工程と、
(d) 前記第 1絶縁膜を除去して前記第 1導電膜の表面を露出した後、 前記第 1 導電膜の表面に接し、 かつ、 前記列パターンの延在方向に前記第 1導電膜を覆う ように第 2導電膜を形成する工程と、
(e) 前記第 2導電膜上に層間絶縁膜、 第 3導電膜を順次被着し、 前記第 3導電 膜、 層間絶縁膜、 第 1および 2導電膜を、 前記列パターンの延在方向に垂直な方 向にパターニングする工程と、 を有することを特徴とする半導体装置の製造方法 。
2 5 . 請求項 2 2〜 2 4の何れか一項に記載の半導体装置の製造方法であって 前記第 1浮遊ゲート電極は前記第 1導電膜で構成され、
前記第 2浮遊ゲート電極は前記第 2導電膜で構成され、
前記制御ゲ一ト電極は前記第 3導電膜で構成され、
前記第 3導電膜のバタ一ニング工程の後に、 ソース ' ドレイン領域として作用 する一対の半導体領域を形成することを特徴とする半導体装置の製造方法。
2 6 . 請求項 2 2〜2 5の何れか一項に記載の半導体装置の製造方法であって 前記第 2導電膜下の前記第 3絶縁膜の表面位置は、 前記第 1導電膜の表面位置 と同一もしくはそれよりも高いことを特徴とする半導体装置の製造方法。
2 7 . 請求項 2 2〜2 6の何れか一項に記載の半導体装置の製造方法であって 前記工程（d)において、 前記第 3絶縁膜を研磨することにより平坦化すること を特徴とする半導体装置の製造方法。
2 8 . 請求項 2 7に記載の半導体装置の製造方法であって、
前記第 1絶縁膜は前記研磨時のストツパ層として作用することを特徴とする半 導体装置の製造方法。
2 9 . 請求項 2 2〜 2 6の何れか一項に記載の半導体装置の製造方法であって 前記工程 (d)において、 前記第 3絶縁膜を研磨することにより平坦化した後、 エッチングにより前記第 3絶縁膜を前記第 1絶縁膜まで除去することを特徴とす る半導体装置の製造方法。
3 0 . 請求項 2 2〜2 9の何れか一項に記載の半導体装置の製造方法であって、 前記 (a)工程におけるストライプ状の前記列パターンのパタ一ニングは、 メモリ セル形成領域について行われ、 他の領域は、 前記第 1導電膜および第 1絶縁膜が 残るように行われることを特徴とする半導体装置の製造方法。
3 1 . 請求項 2 2〜3 0の何れか一項に記載の半導体装置の製造方法であって、 第 3の M I S F E Tが形成され、 前記半導体領域の形成前に前記第 3の M I S F E Tのソース · ドレイン領域として作用する半導体領域を形成することを特徴 とする半導体装置の製造方法。
3 2 . 請求項 2 2〜3 1の何れか一項に記載の半導体装置の製造方法であって、 さらに、 第 1層間配線を形成する工程を有し、 メモリセル形成領域の前記第 1 層配線は格子状に形成され、 前記第 1層配線上に被着された第 2層配線との間の 層間絶縁膜が CM P法により平坦ィヒされることを特徴とする半導体装置の製造方 法。
3 3 . 同一半導体基板上に形成された複数の半導体素子の前記半導体基板上の電 極間に、 リンまたはホウ素を含む流動性シリコン酸化膜が充填され、 かつその流 動性酸化膜の表面に窒素が導入されていることを特徴とする半導体装置。
3 4 . 請求項 3 3に記載の半導体装置であって、
前記電極が半導体不揮発性記憶素子の浮遊ゲート電極であることを特徴とする 半導体装置。
3 5 . 同一半導体基板上に形成された複数の半導体素子の多結晶シリコンからな る電極間に、 リンまたはホウ素を含む流動性シリコン酸化膜が充填され、 その流 動性酸化膜表面をアンモニア雰囲気中で熱処理する工程を含むことを特徴とする 半導体装置の製造方法。
3 6 . 請求項 3 5に記載の半導体装置の製造方法であって、
前記電極が半導体不揮発性記憶素子の浮遊ゲート電極であることを特徴とする 半導体装置の製造方法。
3 7 . (a) 半導体基板の第 1の M I S F E T形成領域および第 2の M I S F E T形成領域上に第 1導電膜を被着する工程と、
(b) 前記第 1の M I S F E T形成領域において、 前記第 1導電膜をエッチング して第 1導体パターンを形成する工程と、
(c) 前記第 1導体パターンおよび前記第 2の M I S F E T形成領域の前記第 1 導電膜上に被着した絶縁膜を研磨して、 前記第 1導体パターン間に第 1絶縁膜を 形成する工程と、
(d) 前記工程（c)の後、 前記第 2の M I S F E T形成領域の前記第 1導電膜を 除去する工程とを含むことを特徴とする半導体装置の製造方法。
3 8 . 請求項 3 7に記載の半導体装置の製造方法であって、
前記工程（d)の後、 前記第 2の M I S F E T形成領域において、 ゲート絶縁膜 およびゲ一ト電極を形成する工程を含むことを特徴とする半導体装置の製造方法
3 9 . 請求項 3 7または 3 8に記載の半導体装置の製造方法であって、 前記工程（c)の後、 前記第 1絶縁膜および第 1導体パターン上に第 2導体パタ ーンを形成する工程を含み、
前記第 1導体パターンおよび第 2導体パターンはメモリセルの浮遊ゲート電極 を構成し、
前記第 2導体パターン下の前記第 1絶縁膜の表面位置は、 前記第 1導体パター ンの表面位置よりも高くなるように構成されることを特徴とする半導体装置の製 造方法。
4 0 . 請求項 8〜 2 1の何れか一項に記載の半導体装置であって、
前記第 1の M I S F E Tのチャネル領域は、 前記第 1方向に垂直な第 2方向に おいて、 前記一対の半導体領域間に配置されることを特徴とする半導体装置。
4 1. 請求項 8〜 2 1の何れか一項に記載の半導体装置であって、
前記第 1の M I S F E Tのチャネル領域は、 前記第 1方向において、 前記一対 の半導体領域間に配置されることを特徴とする半導体装置。
4 2 . メモリセルを構成する第 1の M I S F E Tを有する半導体装置であって 前記第 1の M I S F E Tは、 半導体基板の主面にゲート絶縁膜を介して形成さ れた第 1浮遊ゲート電極と、 前記第 1浮遊グート電極の上部に層間絶縁膜を介し て形成された制御ゲート電極と、 前記半導体基板内に形成され、 ソース ' ドレイ ン領域として作用する一対の半導体領域とを有し、
第 1方向に隣接する第 1の M I S F E T間は第 1の分離領域により素子分離さ れ、
前記第 1の分離領域は、 前記半導体基板の溝に絶縁膜が埋込まれた構造を有し 前記絶縁膜の上面は、 前記半導体基板の主面よりも高く、
前記第 1の M I S F E Tのチャネル領域は、 前記第 1方向に垂直な第 2方向に おいて、 前記一対の半導体領域間に配置されることを特徴とする半導体装置。
4 3 . 請求項 4 2に記載の半導体装置であって、
前記第 1浮遊ゲート電極の上部に前記第 1浮遊ゲート電極に電気的に接続して 形成された第 2浮遊ゲート電極が形成され、
前記第 2浮遊ゲート電極上に前記層間絶縁膜が形成され、
前記第 2浮遊グート電極は、 前記絶縁膜の上面上に延在するように構成され、 前記絶縁膜の上面は、 前記第 1浮遊ゲ一ト電極の上面よりも高いことを特徴と する半導体装置。
4 4 . 請求項 4 2または 4 3に記載の半導体装置であって、
前記第 1浮遊ゲート電極の側面にサイ ドウオールスぺーサが形成され、 前記サイドウォ一ルスぺーサに対して自己整合的に前記溝が形成されているこ とを特徴とする半導体装置。
4 5 . 請求項 4 2または 4 3に記載の半導体装置であって、 前記第 1浮遊ゲ一ト電極の側面に対して自己整合的に前記溝が形成されている ことを特徴とする半導体装置。
46. 請求項 8〜1 5、 1 7〜21、 40または 41の何れか一項に記載の半 導体装置であって、
前記第 1の M I S FETの一対の半導体領域は対称構造で構成されることを特 徴とする半導体装置。
47. 請求項 1 5記載の半導体装置であって、
前記第 1の MI S FETの制御ゲート電極は、 前記第 1の方向に延在して形成 されたワード線と一体に構成され、 前記第 2の MI S FETの一方の半導体領域 は、 前記第 1の方向に垂直な第 2の方向に隣接して設けられる第 1の M I SFE Tの一方の半導体領域と一体に形成され、 前記第 2の MI S FETの他方の半導 体領域は、 データ線に電気的に接続されることを特徴とする半導体装置。
PCT/JP1998/000710 1997-03-28 1998-02-20 Dispositif de memoire remanente a semi-conducteur, dispositif a semi-conducteur et procedes de fabrication associes de ceux-ci WO1998044567A1 (fr)

Priority Applications (11)

Application Number Priority Date Filing Date Title
US09/402,078 US6461916B1 (en) 1997-03-28 1998-02-20 Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making the device
KR1019997008647A KR100604960B1 (ko) 1997-03-28 1998-02-20 불휘발성 반도체 기억장치 및 그 제조방법 및 반도체 장치 및 그 제조방법
JP54139998A JP4065572B2 (ja) 1997-03-28 1998-02-20 半導体装置
TW087103216A TW427032B (en) 1997-03-28 1998-03-05 Semiconductor device and the manufacturing method thereof
US10/173,158 US20020192887A1 (en) 1997-03-28 2002-06-18 Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device
US10/851,350 US7195976B2 (en) 1997-03-28 2004-05-24 Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device
US10/954,096 US7179711B2 (en) 1997-03-28 2004-09-30 Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device
US10/954,102 US7141475B2 (en) 1997-03-28 2004-09-30 Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device
US11/107,826 US7528036B2 (en) 1997-03-28 2005-04-18 Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device
US11/266,430 US7304345B2 (en) 1997-03-28 2005-11-04 Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device
US11/862,928 US7692234B2 (en) 1997-03-28 2007-09-27 Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP9/77175 1997-03-28
JP7717597 1997-03-28
JP18210297 1997-07-08
JP9/182102 1997-07-08

Related Child Applications (3)

Application Number Title Priority Date Filing Date
US09402078 A-371-Of-International 1998-02-20
US09/402,078 A-371-Of-International US6461916B1 (en) 1997-03-28 1998-02-20 Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making the device
US10/011,731 Continuation US6444554B1 (en) 1997-03-28 2001-12-11 Method of making a non-volatile memory and semiconductor device

Publications (1)

Publication Number Publication Date
WO1998044567A1 true WO1998044567A1 (fr) 1998-10-08

Family

ID=26418280

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1998/000710 WO1998044567A1 (fr) 1997-03-28 1998-02-20 Dispositif de memoire remanente a semi-conducteur, dispositif a semi-conducteur et procedes de fabrication associes de ceux-ci

Country Status (5)

Country Link
US (10) US6461916B1 (ja)
JP (1) JP4065572B2 (ja)
KR (3) KR100601150B1 (ja)
TW (1) TW427032B (ja)
WO (1) WO1998044567A1 (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001326288A (ja) * 2000-03-10 2001-11-22 Fujitsu Ltd 不揮発性半導体メモリの製造方法およびそれにより製造される不揮発性半導体メモリ
US6444514B1 (en) 1999-10-06 2002-09-03 Hitachi, Ltd. Semiconductor integrated circuit device and manufacturing method thereof
JP2005260253A (ja) * 2005-04-04 2005-09-22 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP2006121023A (ja) * 2004-10-25 2006-05-11 Hynix Semiconductor Inc フラッシュメモリ素子の製造方法
US7179711B2 (en) 1997-03-28 2007-02-20 Renesas Technology Corp. Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device
JP2007123917A (ja) * 2006-12-01 2007-05-17 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2007149882A (ja) * 2005-11-25 2007-06-14 Fujitsu Ltd 半導体装置及びその製造方法
JP2007221084A (ja) * 2006-01-23 2007-08-30 Toshiba Corp 不揮発性半導体記憶装置
US7785954B2 (en) 2000-06-09 2010-08-31 Kabushiki Kaisha Toshiba Semiconductor memory integrated circuit and its manufacturing method
JP2010283387A (ja) * 2000-01-26 2010-12-16 Spansion Llc フラッシュメモリ技術およびｌｏｃｏｓ／ｓｔｉアイソレーションに関する、回路の窒化トンネル酸化物のための窒化バリア
JP4896292B2 (ja) * 1998-12-04 2012-03-14 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Ｎａｎｄフラッシュ・メモリ装置の半導体製造方法
JP2013115055A (ja) * 2011-11-24 2013-06-10 Rohm Co Ltd 半導体装置および半導体装置の製造方法
TWI472918B (zh) * 2010-12-15 2015-02-11 Toshiba Kk 半導體儲存裝置及其控制方法

Families Citing this family (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6859548B2 (en) 1996-09-25 2005-02-22 Kabushiki Kaisha Toshiba Ultrasonic picture processing method and ultrasonic picture processing apparatus
US8421143B2 (en) 2000-09-26 2013-04-16 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having element isolating region of trench type
JP2002176114A (ja) * 2000-09-26 2002-06-21 Toshiba Corp 半導体装置及びその製造方法
JP4149647B2 (ja) * 2000-09-28 2008-09-10 株式会社東芝 半導体記憶装置及びその製造方法
JP2002184873A (ja) * 2000-10-03 2002-06-28 Sony Corp 不揮発性半導体記憶装置及びその製造方法
US6617217B2 (en) * 2000-10-10 2003-09-09 Texas Instruments Incorpated Reduction in well implant channeling and resulting latchup characteristics in shallow trench isolation by implanting wells through nitride
JP2002124585A (ja) 2000-10-17 2002-04-26 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
JP3506668B2 (ja) * 2000-11-17 2004-03-15 沖電気工業株式会社 読み出し専用不揮発性メモリの製造方法
JP4053232B2 (ja) * 2000-11-20 2008-02-27 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
DE10062245A1 (de) * 2000-12-14 2002-07-04 Infineon Technologies Ag Nichtflüchtige Halbleiterspeicherzelle sowie dazugehörige Halbleiterschaltungsanordnung und Verfahren zu deren Herstellung
WO2002091384A1 (en) * 2001-05-07 2002-11-14 Advanced Micro Devices, Inc. A memory device with a self-assembled polymer film and method of making the same
WO2002091385A1 (en) * 2001-05-07 2002-11-14 Advanced Micro Devices, Inc. Molecular memory cell
JP4731794B2 (ja) * 2001-05-07 2011-07-27 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド メモリ効果を有するスイッチ素子及び該素子をスイッチングさせる方法
WO2002091495A2 (en) * 2001-05-07 2002-11-14 Coatue Corporation Molecular memory device
AU2002340795A1 (en) * 2001-05-07 2002-11-18 Advanced Micro Devices, Inc. Reversible field-programmable electric interconnects
US6627944B2 (en) 2001-05-07 2003-09-30 Advanced Micro Devices, Inc. Floating gate memory device using composite molecular material
JP4948715B2 (ja) * 2001-06-29 2012-06-06 富士通セミコンダクター株式会社 半導体ウエハ装置およびその製造方法
US6806526B2 (en) 2001-08-13 2004-10-19 Advanced Micro Devices, Inc. Memory device
US6858481B2 (en) 2001-08-13 2005-02-22 Advanced Micro Devices, Inc. Memory device with active and passive layers
US6768157B2 (en) 2001-08-13 2004-07-27 Advanced Micro Devices, Inc. Memory device
US6838720B2 (en) * 2001-08-13 2005-01-04 Advanced Micro Devices, Inc. Memory device with active passive layers
CN100419906C (zh) 2001-08-13 2008-09-17 先进微装置公司 存储器单元
KR100437466B1 (ko) * 2001-12-27 2004-06-23 삼성전자주식회사 비휘발성 메모리소자 및 그 제조방법
KR100433407B1 (ko) * 2002-02-06 2004-05-31 삼성광주전자 주식회사 업라이트형 진공청소기
JP2003249575A (ja) * 2002-02-22 2003-09-05 Seiko Epson Corp 不揮発性記憶装置の製造方法
US6579761B1 (en) * 2002-08-20 2003-06-17 Taiwan Semiconductor Manufacturing Company Method to improve the coupling ratio of top gate to floating gate in flash
JP4340040B2 (ja) * 2002-03-28 2009-10-07 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US6759298B2 (en) * 2002-06-24 2004-07-06 Micron Technology, Inc. Methods of forming an array of flash field effect transistors and circuitry peripheral to such array
TWI252565B (en) * 2002-06-24 2006-04-01 Hitachi Ltd Semiconductor device and manufacturing method thereof
US6613657B1 (en) * 2002-08-30 2003-09-02 Advanced Micro Devices, Inc. BPSG, SA-CVD liner/P-HDP gap fill
JP2004095886A (ja) * 2002-08-30 2004-03-25 Fujitsu Ltd 半導体装置及びその製造方法
US7012276B2 (en) * 2002-09-17 2006-03-14 Advanced Micro Devices, Inc. Organic thin film Zener diodes
TW578271B (en) * 2002-12-18 2004-03-01 Ememory Technology Inc Fabrication method for flash memory having single poly and two same channel type transistors
US7151292B1 (en) * 2003-01-15 2006-12-19 Spansion Llc Dielectric memory cell structure with counter doped channel region
JP4472633B2 (ja) * 2003-06-10 2010-06-02 富士通マイクロエレクトロニクス株式会社 半導体集積回路装置および半導体集積回路装置の製造方法
US6955967B2 (en) * 2003-06-27 2005-10-18 Freescale Semiconductor, Inc. Non-volatile memory having a reference transistor and method for forming
KR100500456B1 (ko) * 2003-08-13 2005-07-18 삼성전자주식회사 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자
JP2005116891A (ja) * 2003-10-09 2005-04-28 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US6821872B1 (en) * 2004-06-02 2004-11-23 Nanya Technology Corp. Method of making a bit line contact device
JP2006054283A (ja) * 2004-08-11 2006-02-23 Nec Electronics Corp 不揮発性半導体記憶装置，及びその製造方法
JP2006222203A (ja) * 2005-02-09 2006-08-24 Renesas Technology Corp 半導体装置およびその製造方法
JP4558557B2 (ja) * 2005-03-31 2010-10-06 富士通セミコンダクター株式会社 不揮発性半導体記憶装置
JPWO2006129367A1 (ja) * 2005-06-02 2008-12-25 有限会社 みすゞＲ＆Ｄ 不揮発性メモリ
KR100717280B1 (ko) * 2005-08-22 2007-05-15 삼성전자주식회사 반도체 기억 장치의 셀 어레이 및 그 형성 방법
US20070085129A1 (en) * 2005-10-14 2007-04-19 Macronix International Co., Ltd. Nitride read only memory device with buried diffusion spacers and method for making the same
US20070093014A1 (en) * 2005-10-26 2007-04-26 Promos Technologies Inc. Method for preventing doped boron in a dielectric layer from diffusing into a substrate
JP5085859B2 (ja) * 2005-10-28 2012-11-28 株式会社ジャパンディスプレイイースト 画像表示装置及びその製造方法
US7642579B2 (en) * 2006-03-06 2010-01-05 Stmicroelectronics S.A. Image sensor comprising pixels with one transistor
US7535060B2 (en) * 2006-03-08 2009-05-19 Freescale Semiconductor, Inc. Charge storage structure formation in transistor with vertical channel region
JP4901325B2 (ja) * 2006-06-22 2012-03-21 ルネサスエレクトロニクス株式会社 半導体装置
JP4909735B2 (ja) * 2006-06-27 2012-04-04 株式会社東芝 不揮発性半導体メモリ
KR100843055B1 (ko) * 2006-08-17 2008-07-01 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그의 제조방법
US20080081424A1 (en) * 2006-09-29 2008-04-03 Josef Willer Method of production of a semiconductor memory device and semiconductor memory device
KR100803167B1 (ko) * 2006-10-10 2008-02-14 고려대학교 산학협력단 나노 입자를 이용한 나노 부유 게이트 메모리 소자 및 그제조 방법
KR100880338B1 (ko) * 2006-12-04 2009-01-28 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR100842470B1 (ko) * 2006-12-28 2008-07-01 동부일렉트로닉스 주식회사 반도체 소자의 캐패시턴스 제조 방법
KR100827666B1 (ko) * 2007-05-08 2008-05-07 삼성전자주식회사 반도체 장치들 및 그의 형성방법들
KR100866261B1 (ko) * 2007-06-28 2008-10-31 재단법인서울대학교산학협력재단 함몰된 채널에 분리 게이트를 갖는 플래시 메모리 소자와이를 이용한 플래시 메모리 어레이 및 그 제조방법
JP5266672B2 (ja) * 2007-06-28 2013-08-21 富士通セミコンダクター株式会社 半導体装置の製造方法
US7910976B2 (en) * 2007-06-28 2011-03-22 Richard Fastow High density NOR flash array architecture
JP5581215B2 (ja) * 2007-11-01 2014-08-27 インヴェンサス・コーポレイション 不揮発性ワンタイムプログラマブル及びマルチタイムプログラマブルメモリに組み込まれた集積回路
US7787295B2 (en) * 2007-11-14 2010-08-31 Jonker Llc Integrated circuit embedded with non-volatile multiple-time programmable memory having variable coupling
US8580622B2 (en) * 2007-11-14 2013-11-12 Invensas Corporation Method of making integrated circuit embedded with non-volatile programmable memory having variable coupling
US7876615B2 (en) * 2007-11-14 2011-01-25 Jonker Llc Method of operating integrated circuit embedded with non-volatile programmable memory having variable coupling related application data
JP2009135334A (ja) * 2007-11-30 2009-06-18 Toshiba Corp 半導体記憶装置およびその製造方法
KR101406888B1 (ko) * 2007-12-13 2014-06-30 삼성전자주식회사 반도체 소자의 제조 방법
KR101353346B1 (ko) * 2008-01-21 2014-02-17 삼성전자주식회사 주변 회로 영역의 불순물 영역들에 대한 열적 부담을완화시키는 반도체 소자의 제조 방법
US20090218638A1 (en) * 2008-02-29 2009-09-03 Smith Michael A Nand flash peripheral circuitry field plate
KR101463580B1 (ko) * 2008-06-03 2014-11-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8305805B2 (en) * 2008-11-03 2012-11-06 Invensas Corporation Common drain non-volatile multiple-time programmable memory
US8203861B2 (en) * 2008-12-30 2012-06-19 Invensas Corporation Non-volatile one-time—programmable and multiple-time programmable memory configuration circuit
JP2011009625A (ja) 2009-06-29 2011-01-13 Elpida Memory Inc 半導体装置の製造方法
KR101524819B1 (ko) * 2009-07-06 2015-06-02 삼성전자주식회사 비휘발성 메모리 장치
JP2011096889A (ja) * 2009-10-30 2011-05-12 Elpida Memory Inc 半導体装置
JP5621381B2 (ja) * 2010-07-28 2014-11-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8728949B2 (en) * 2010-08-09 2014-05-20 United Microelectronics Corp. Method for fabricating a semiconductor device
KR101797964B1 (ko) * 2010-10-01 2017-11-15 삼성전자주식회사 반도체 장치의 제조 방법 및 그 방법으로 제조된 반도체 장치
US8765491B2 (en) 2010-10-28 2014-07-01 International Business Machines Corporation Shallow trench isolation recess repair using spacer formation process
US8822287B2 (en) * 2010-12-10 2014-09-02 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
US8652907B2 (en) * 2011-03-24 2014-02-18 Spansion Llc Integrating transistors with different poly-silicon heights on the same die
KR101813513B1 (ko) 2011-11-30 2018-01-02 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
US8847319B2 (en) 2012-03-09 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for multiple gate dielectric interface and methods
US9362272B2 (en) 2012-11-01 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral MOSFET
US9184058B2 (en) * 2013-12-23 2015-11-10 Micron Technology, Inc. Methods of forming patterns by using a brush layer and masks
KR20160094117A (ko) 2015-01-30 2016-08-09 에스케이하이닉스 주식회사 플래시 메모리 소자
CN107039447B (zh) * 2016-02-03 2019-09-27 中芯国际集成电路制造(上海)有限公司 存储单元及其形成方法
JP7248966B2 (ja) * 2016-07-06 2023-03-30 国立研究開発法人産業技術総合研究所 半導体記憶素子、電気配線、光配線、強誘電体ゲートトランジスタ及び電子回路の製造方法並びにメモリセルアレイ及びその製造方法
JP2019192664A (ja) * 2018-04-18 2019-10-31 株式会社日立製作所 半導体装置およびその製造方法
US11139306B2 (en) * 2019-05-28 2021-10-05 Winbond Electronics Corp. Memory device and method for fabricating the same
CN110752427B (zh) * 2019-10-15 2021-07-06 电子科技大学 一种基片集成波导的毫米波衰减器
WO2022269737A1 (ja) * 2021-06-22 2022-12-29 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6252971A (ja) * 1985-08-30 1987-03-07 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH0225069A (ja) * 1988-07-13 1990-01-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH0272672A (ja) * 1988-09-07 1990-03-12 Fujitsu Ltd 半導体装置およびその製造方法
JPH04229655A (ja) * 1990-06-26 1992-08-19 Mitsubishi Electric Corp 不揮発性半導体記憶装置における消去方式
JPH07142618A (ja) * 1993-11-17 1995-06-02 Nec Corp 半導体記憶装置及びその製造方法
JPH07147389A (ja) * 1993-11-24 1995-06-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH07201189A (ja) * 1993-12-28 1995-08-04 Nippon Steel Corp 半導体記憶装置の読み出し方法
JPH0851108A (ja) * 1994-05-31 1996-02-20 Kawasaki Steel Corp 半導体装置およびその製造方法
JPH08107158A (ja) * 1994-10-04 1996-04-23 Sony Corp 浮遊ゲート型不揮発性半導体記憶装置及びその製造方法
JPH08172174A (ja) * 1994-12-20 1996-07-02 Sony Corp 不揮発性半導体記憶装置とその製造方法
JPH08213572A (ja) * 1994-11-30 1996-08-20 Nkk Corp 不揮発性半導体装置およびその製造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2714A (en) 1842-07-11 Hydrant
JPS56120166A (en) * 1980-02-27 1981-09-21 Hitachi Ltd Semiconductor ic device and manufacture thereof
JP2618946B2 (ja) 1987-12-28 1997-06-11 株式会社東芝 不揮発性半導体メモリ装置の製造方法
JPH0727974B2 (ja) * 1988-04-26 1995-03-29 三菱電機株式会社 半導体記憶装置の製造方法
JPH02173651A (ja) 1988-12-27 1990-07-05 Fuji Photo Film Co Ltd 静電記録フイルム
JP2825585B2 (ja) * 1990-01-29 1998-11-18 株式会社日立製作所 半導体集積回路装置及びその製造方法
US5032881A (en) * 1990-06-29 1991-07-16 National Semiconductor Corporation Asymmetric virtual ground EPROM cell and fabrication method
JP3036008B2 (ja) * 1990-07-18 2000-04-24 日本電気株式会社 半導体記憶装置
US5306940A (en) * 1990-10-22 1994-04-26 Nec Corporation Semiconductor device including a locos type field oxide film and a U trench penetrating the locos film
JPH0547918A (ja) 1991-08-13 1993-02-26 Hitachi Ltd 半導体装置の製造方法
US5229316A (en) * 1992-04-16 1993-07-20 Micron Technology, Inc. Semiconductor processing method for forming substrate isolation trenches
JP3431198B2 (ja) * 1993-02-26 2003-07-28 株式会社東芝 半導体記憶装置およびその製造方法
JP2536413B2 (ja) * 1993-06-28 1996-09-18 日本電気株式会社 半導体集積回路装置の製造方法
US6281103B1 (en) * 1993-07-27 2001-08-28 Micron Technology, Inc. Method for fabricating gate semiconductor
US5316965A (en) * 1993-07-29 1994-05-31 Digital Equipment Corporation Method of decreasing the field oxide etch rate in isolation technology
US5756385A (en) * 1994-03-30 1998-05-26 Sandisk Corporation Dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
TW318961B (ja) 1994-05-04 1997-11-01 Nippon Precision Circuits
JP3508209B2 (ja) 1994-05-13 2004-03-22 株式会社安川電機 永久磁石形回転子の製造方法
US5740105A (en) * 1994-05-27 1998-04-14 Texas Instruments Incorporated Memory cell array with LOCOS free isolation
JPH0817948A (ja) 1994-06-30 1996-01-19 Toshiba Corp 半導体装置及びその製造方法
JP3469362B2 (ja) 1994-08-31 2003-11-25 株式会社東芝 半導体記憶装置
JP3308727B2 (ja) 1994-09-22 2002-07-29 株式会社東芝 半導体装置の製造方法
JPH08148658A (ja) 1994-11-18 1996-06-07 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
KR100566463B1 (ko) 1995-01-31 2006-03-31 가부시끼가이샤 히다치 세이사꾸쇼 반도체 메모리 장치
JPH08316348A (ja) 1995-03-14 1996-11-29 Toshiba Corp 半導体装置およびその製造方法
JPH08298314A (ja) 1995-04-27 1996-11-12 Nec Yamaguchi Ltd 不揮発性半導体記憶装置及びその製造方法
JPH098156A (ja) 1995-06-19 1997-01-10 Sony Corp 不揮発性記憶素子およびその形成方法
JPH0964209A (ja) 1995-08-25 1997-03-07 Toshiba Corp 半導体装置およびその製造方法
TW389999B (en) * 1995-11-21 2000-05-11 Toshiba Corp Substrate having shallow trench isolation and method of manufacturing the same
JPH09275196A (ja) * 1996-04-03 1997-10-21 Sony Corp 半導体装置及びその製造方法
JPH10710A (ja) 1996-06-14 1998-01-06 Rengo Co Ltd シングルフェーサにおけるベルトの傾き修正方法
JPH10112531A (ja) * 1996-08-13 1998-04-28 Hitachi Ltd 半導体集積回路装置の製造方法
JP4065572B2 (ja) * 1997-03-28 2008-03-26 株式会社ルネサステクノロジ 半導体装置
US6287939B1 (en) * 1998-12-21 2001-09-11 Taiwan Semiconductor Manufacturing Company Method for fabricating a shallow trench isolation which is not susceptible to buried contact trench formation
US6211021B1 (en) * 1999-07-26 2001-04-03 United Microelectronics Corp. Method for forming a borderless contact

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6252971A (ja) * 1985-08-30 1987-03-07 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH0225069A (ja) * 1988-07-13 1990-01-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH0272672A (ja) * 1988-09-07 1990-03-12 Fujitsu Ltd 半導体装置およびその製造方法
JPH04229655A (ja) * 1990-06-26 1992-08-19 Mitsubishi Electric Corp 不揮発性半導体記憶装置における消去方式
JPH07142618A (ja) * 1993-11-17 1995-06-02 Nec Corp 半導体記憶装置及びその製造方法
JPH07147389A (ja) * 1993-11-24 1995-06-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH07201189A (ja) * 1993-12-28 1995-08-04 Nippon Steel Corp 半導体記憶装置の読み出し方法
JPH0851108A (ja) * 1994-05-31 1996-02-20 Kawasaki Steel Corp 半導体装置およびその製造方法
JPH08107158A (ja) * 1994-10-04 1996-04-23 Sony Corp 浮遊ゲート型不揮発性半導体記憶装置及びその製造方法
JPH08213572A (ja) * 1994-11-30 1996-08-20 Nkk Corp 不揮発性半導体装置およびその製造方法
JPH08172174A (ja) * 1994-12-20 1996-07-02 Sony Corp 不揮発性半導体記憶装置とその製造方法

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7304345B2 (en) 1997-03-28 2007-12-04 Renesas Technology Corp. Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device
US7692234B2 (en) 1997-03-28 2010-04-06 Renesas Technology Corp. Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device
US7179711B2 (en) 1997-03-28 2007-02-20 Renesas Technology Corp. Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device
US7195976B2 (en) 1997-03-28 2007-03-27 Renesas Technology Corp. Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device
JP4896292B2 (ja) * 1998-12-04 2012-03-14 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Ｎａｎｄフラッシュ・メモリ装置の半導体製造方法
US6583467B2 (en) 1999-10-06 2003-06-24 Hitachi, Ltd. Semiconductor integrated circuit device
US6444514B1 (en) 1999-10-06 2002-09-03 Hitachi, Ltd. Semiconductor integrated circuit device and manufacturing method thereof
JP2010283387A (ja) * 2000-01-26 2010-12-16 Spansion Llc フラッシュメモリ技術およびｌｏｃｏｓ／ｓｔｉアイソレーションに関する、回路の窒化トンネル酸化物のための窒化バリア
JP4730999B2 (ja) * 2000-03-10 2011-07-20 スパンション エルエルシー 不揮発性メモリの製造方法
JP2001326288A (ja) * 2000-03-10 2001-11-22 Fujitsu Ltd 不揮発性半導体メモリの製造方法およびそれにより製造される不揮発性半導体メモリ
US7785954B2 (en) 2000-06-09 2010-08-31 Kabushiki Kaisha Toshiba Semiconductor memory integrated circuit and its manufacturing method
JP4500668B2 (ja) * 2004-10-25 2010-07-14 株式会社ハイニックスセミコンダクター フラッシュメモリ素子の製造方法
JP2006121023A (ja) * 2004-10-25 2006-05-11 Hynix Semiconductor Inc フラッシュメモリ素子の製造方法
JP2005260253A (ja) * 2005-04-04 2005-09-22 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP2007149882A (ja) * 2005-11-25 2007-06-14 Fujitsu Ltd 半導体装置及びその製造方法
JP2007221084A (ja) * 2006-01-23 2007-08-30 Toshiba Corp 不揮発性半導体記憶装置
JP2007123917A (ja) * 2006-12-01 2007-05-17 Renesas Technology Corp 半導体集積回路装置の製造方法
US9189323B2 (en) 2010-12-15 2015-11-17 Kabushiki Kaisha Toshiba Semiconductor storage device and method of controlling the same
TWI472918B (zh) * 2010-12-15 2015-02-11 Toshiba Kk 半導體儲存裝置及其控制方法
JP2013115055A (ja) * 2011-11-24 2013-06-10 Rohm Co Ltd 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
KR100601150B1 (ko) 2006-07-13
US20060051977A1 (en) 2006-03-09
KR20010005584A (ko) 2001-01-15
US20050090058A1 (en) 2005-04-28
US7692234B2 (en) 2010-04-06
KR100669996B1 (ko) 2007-01-16
US6461916B1 (en) 2002-10-08
US20030148583A1 (en) 2003-08-07
US7179711B2 (en) 2007-02-20
JP4065572B2 (ja) 2008-03-26
US6444554B1 (en) 2002-09-03
US20090230453A1 (en) 2009-09-17
US20050189579A1 (en) 2005-09-01
US7304345B2 (en) 2007-12-04
US7195976B2 (en) 2007-03-27
US20020064898A1 (en) 2002-05-30
KR100604960B1 (ko) 2006-07-26
US20050098823A1 (en) 2005-05-12
KR20060002026A (ko) 2006-01-06
US20040253788A1 (en) 2004-12-16
TW427032B (en) 2001-03-21
US20020192887A1 (en) 2002-12-19
US7141475B2 (en) 2006-11-28
KR20060002027A (ko) 2006-01-06
US7528036B2 (en) 2009-05-05

Similar Documents

Publication Publication Date Title
WO1998044567A1 (fr) Dispositif de memoire remanente a semi-conducteur, dispositif a semi-conducteur et procedes de fabrication associes de ceux-ci
JP3966707B2 (ja) 半導体装置及びその製造方法
US7518912B2 (en) Multi-level non-volatile memory
US6429081B1 (en) Parasitic surface transfer transistor cell (PASTT cell) for bi-level and multi-level NAND flash memory
JPH08125148A (ja) 半導体記憶装置
JP2010073812A (ja) 半導体装置
JP4065671B2 (ja) 不揮発性半導体記憶装置、その製造方法及びその動作方法
US20070170494A1 (en) Nonvolatile memory device and method for fabricating the same
US6611459B2 (en) Non-volatile semiconductor memory device
TWI784724B (zh) 具有設置在字線閘上方之抹除閘的分離閘2位元非揮發性記憶體單元及其製造方法
JP2002208646A (ja) 半導体装置、半導体装置の製造方法
JP2006114925A (ja) 半導体装置の製造方法および半導体装置
JP4521253B2 (ja) 半導体記憶装置の製造方法
JP2008166415A (ja) 半導体装置及びその製造方法
JP2005353646A (ja) 不揮発性半導体記憶装置およびその製造方法
JPH11289021A (ja) 半導体集積回路装置およびその製造方法ならびにマイクロコンピュータ
JP3807633B2 (ja) 不揮発性半導体記憶装置の製造方法
JP3955610B2 (ja) 不揮発性半導体装置の製造方法
JP3949749B2 (ja) フラッシュメモリ装置及びその製造方法
JPH05259413A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2006173452A (ja) 不揮発性半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): CN JP KR SG US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FI FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 1019997008647

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 09402078

Country of ref document: US

122 Ep: pct application non-entry in european phase
WWP Wipo information: published in national office

Ref document number: 1019997008647

Country of ref document: KR

WWR Wipo information: refused in national office

Ref document number: 1019997008647

Country of ref document: KR