WO1999031592A1

WO1999031592A1 - Systeme de memoire flash

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Publication number: WO1999031592A1
Application number: PCT/JP1998/005545
Authority: WO
Inventors: Yuji Kakinuma; Hiroya Kitagawa; Teruo Shimada
Original assignee: Tdk Corporation
Priority date: 1997-12-16
Filing date: 1998-12-08
Publication date: 1999-06-24
Also published as: CN1249585C; CN1248334A; US6581132B1

Description

,

明細書フラッシュメモリシステム技術分野

本発明は不揮発性メモリであるフラッシュメモリに関し、より詳しくはフラッシュメモリを適切に管理するための管理システムを備えたフラッシュメモリシステムに関する。背景技術

コンピュータシステムに用いられている記憶媒体として、ハードディスク、フ口ッピ一ディスク等の磁気記録媒体が従来より使用されている。なかでも大容量でしかも高速動作が可能なハードディスクは、大量のデータを蓄積することができることからシステムの中心的な記憶媒体として位置づけられている。

しかし、ハードディスクは製造工程が複雑で、小型 ·軽量化や低コスト化を図ることが困難であり、構造物を動かすために比較的大きな消費電力を必要とし、特に携帯機器等へ応用する場合に問題となる。

ハードディスク以外の記憶媒体として、不揮発性の記憶素子であるフラッシュメモリが知られている。フラッシュメモリは記憶を維持するための電源が不要であるが、その構造上、アクセス回数にして 1 0 ^{1 ΰ}程度の有限の物理的寿命を有すも。このため、フラッシュメモリを長期にわたって比較的安全に、安定して使用するためには、寿命が尽きた記憶要素や不良が生じた箇所を検出し、これらを回避してデータを保存する必要がある。さらに、フラッシュメモリの場合、すでにデ一夕が記憶されている箇所に新たなデータを上書きすることができない。従つて、新たなデ一夕を記憶しょうとする場合、一旦記憶されている内容を消去した _n

後にデ一夕を書き込むこととなる。ところが、消去可能な単位は個々の記憶要素

(=ビット）単位ではなく、例えば、 4 kバイトや 8 kバイトといったブロック単位で行われる。このため、通常、書き換えられるデータ以外の部分を消去プロックから一旦待避させた後、これを消去し、再度新たなデ一夕を加えて書き込むといつた操作が必要となり、書き込み処理動作が非常に複雑なものとなってしまラ。

特開平 2— 2 9 2 7 9 8号公報には、フラッシュメモリへの書き込み/読み出し速度の向上や、不良セル等の管理を目的としたフラッシュ E E P R O Mシステムが記載されている。ここに記載されているフラッシュ E E P R〇 Mシステムは、キャッシュメモリの採用によりアクセスタイムの向上を図ろうとしている。しかしながら、キャッシュメモリに依存したアクセスタイムの短縮には自ずと限界があり、フラッシュメモリへの書き込み/読み出し速度のより一層の向上を図るためには、フラッシュメモリシステム全体での動作速度を向上させる必要がある。また、前記公報では不良セル等の管理のため、冗長部分に E C C等の情報を持たせ、この冗長部分の情報のみで不良セル等の管理を行っている。しかし、冗長部分のみで不良セル等の管理を行っているため、この冗長部分の記憶容量を大きくしなければならず、実データを記憶する領域を圧迫してしまう。さらに、このシステムでは冗長部分のみで不良セルなどの管理を行っているため、実データの読み出しに先立って、前記冗長デ一夕を読み出し、メモリ内に記憶されているデ —夕の適否やその修復等を行ったりするために、アクセス時間を大幅に遅らせる要因となっていた。発明の開示

本発明の目的は、書き込み読み出し時間の遅れが少なく、書き込み動作を比較的簡単に行うことができ、高速で動作が可能で、不良セクタ一等の管理を適正。

に行うことの可能なフラッシュメモリシステムを実現することである。

上記目的は、以下の構成により達成される。

( 1 ) ホス卜コンピュータとフラッシュメモリとのデータの授受を管理するメモリマネージャを有し、

前記メモリマネージャは、ホストコンピュータからフラッシュメモリに与えられる論理ァドレスと、フラッシュメモリの実ァドレスである物理ァドレスとを変換するためのァドレス変換テーブルを有し、かっこのアドレス変換テーブルはフラッシュメモリの最小消去単位に対応して規定されているフラッシュメモリシステム。

( 2 ) 前記メモリマネージャと、ホストコンピュータと接続可能なバスインタ一フェースと、フラッシュメモリに書き込み/読み出しを行うためのフラッシュメモリインタ一フェースとを有し、

前記メモリマネージャは、ホストコンピュ一タ側からフラッシュメモリ側に送出されるデータとフラッシュメモリ側からホストコンピュータ側へ送出されるデ —夕とを中継するデータ中継手段を有する上記（1 ) のフラッシュメモリシステム。

( 3 ) 前記ァドレス変換テーブルは、

ホストコンピュー夕が記憶媒体上の最小記憶単位を指定するときに用いる論理ァドレスを前記最小消去単位に対応させて分割した論理プロックアドレスと、前記物理アドレスを前記最小消去単位に対応させて分割した物理ブロックアドレスとを対応させている上記（1 ) または（2 ) のフラッシュメモリシステム。

( 4 ) 前記論理ァドレスと物理ァドレスとの変換は、

フラッシュメモリへのデータの書き込みノ読み出しを開始する以前に行われる上記（1 ) 〜（3 ) のいずれかのフラッシュメモリシステム。

( 5 ) 前記フラッシュメモリの物理ァドレス領域の大きさは、論理アドレス領域の大きさよりも大きい上記（1) 〜（4) のいずれかのフラッシュメモリシステム。

(6) 前記論理アドレス領域と対応する任意の最小消去単位に障害が生じた場合、物理ァドレス領域のうち論理ァドレス領域と対応しない部分の最小消去単位のいずれかと交換する上記（1) 〜（5) のいずれかのフラッシュメモリシステム。

(7) 前記データ中継手段は、さらにブロックステータステーブルを有し、このブロックステータステーブルは、フラッシュメモリ上の前記各物理ブロックの状態を示すデー夕であって、

少なくとも、その良否、バッドセクタ一の有無および使用の有無を表しているデ一夕を有する上記（1) 〜（6) のいずれかのフラッシュメモリシステム。

(8) 前記アドレス変換テーブルは、リセット後にフラッシュメモリの冗長部分から読み出されたデータにより RAM上に形成される上記（1) 〜（7) のいずれかのフラッシュメモリシステム。

(9) 前記ブロックステータステーブルは、リセット後にフラッシュメモリの冗長部分から読み出されたデ一夕により RAM上に形成される上記（7) または（8) のフラッシュメモリシステム。

(10) ホストコンピュータとフラッシュメモリとのデータの授受を管理するメモリマネージャを有し、

前記メモリマネージャは、前記ホストコンピュータからフラッシュメモリをァクセス可能な論理ァドレス領域の大きさを、フラッシュメモリの実ァドレスである物理ァドレス領域の大きさより小さく設定し、

かつ物理ァドレス領域の論理ァドレス領域と対応しない余剰領域には、使用待機状態の待ち行列を有するフラッシュメモリシステム。

(1 1) 前記メモリマネージャは、前記物理アドレス領域、前記論理アドレス領域および前記待ち行列をフラッシュメモリの最小消去単位に対応して分割されたブロック毎に取り扱う上記（10) のフラッシュメモリシステム。

(12) 前記待ち行列に対応するフラッシュメモリの領域は、消去後の状態となっている上記（10) または（1 1) のフラッシュメモリシステム。

(13) 前記メモリマネージャは、物理アドレス領域内の任意のブロックに障害が生じた場合、前記待ち行列内の任意のブロックと交換する上記（10) 〜 (12) のいずれかのフラッシュメモリシステム。

(14) 前記メモリマネージャは、フラッシュメモリへデータを書き込む際に、待ち行列内の所定のプロックに新しいデータを書き込み、

これを書き込み予定先の論理ブロックアドレスとし、書き込み予定先のブロックを待ち行列とする上記（10) 〜（13) のいずれかのフラッシュメモリシステム

(15) 前記メモリマネージャは、書き込み予定先のブロックが更新されるデータ以外のデータを有する場合、

ホストコンピュータからの所定量のデ一夕の転送が終了した後、

書き込み予定先のブロックから、新しいデータが書き込まれた待ち行列内の所定のブロックに従来のデータを転送する上記（14) のフラッシュメモリシステム。

(16) 前記メモリマネージャは、物理アドレス領域と論理アドレス領域とを最小消去単位に対応して分割された論理プロックアドレスと物理プロックアドレスとで対応させ、

かっこの対応関係の開始位置は所定回数のリセット毎に決められる任意の位置とする上記（10) 〜（15) のいずれかのフラッシュメモリシステム。

(17) 前記メモリマネージャは、所定回数のリセット毎に、論理アドレス領域と対応する物理ァドレス領域内の任意のブロックのデータを待ち行列のプロックに書き込み、

かつデータが書き込まれた待ち行列のブロックアドレスを物理ァドレス領域内の任意のブロックの論理ブロックアドレスとし、

前記物理アドレス領域内の任意のブロックを待ち行列とする上記（10) 〜 ( 16) のいずれかのフラッシュメモリシステム。

(18) 前記メモリマネージャに加えて、さらにホストコンピュータと接続するためのバスィン夕一フェースと、フラッシュメモリへの読み出し Z書き込み動作を行うフラッシュメモリインターフェースとを有する上記（1 0) 〜（1

7) のいずれかのフラッシュメモリシステム。

(1 9) 前記待ち行列は、ポインタにより制御される上記（10) 〜（1

8) のいずれかのフラッシュメモリシステム。

(20) 前記最小消去単位は、最小記憶単位の 8または 16個分に相当する上記（1) 〜（19) のいずれかのフラッシュメモリシステム。

(21) 前記最小記憶単位は、 1セクタ一分のデータ長に冗長分のデータ長を加えた大きさである上記（1) 〜（20) のいずれかのフラッシュメモリシステム。

(22) 前記最小記憶単位の冗長部分には、少なくとも、その最小記憶単位の属するブロックの良否、バッドセクタ一の有無およびそのブロックの使用の有無を表しているデ一夕を有する上記（1) 〜（21) のいずれかのフラッシュメモリシステム。

(23) 前記冗長部分は、 1つのブロック中では同じデ一夕が記憶されている上記（1) 〜（22) のいずれかのフラッシュメモリシステム。

(24) 前記データ中継手段は、

さらに所定長のデータを一時記憶する 2つのバッファを有し、ホストコンピュ —夕側あるいはフラッシュメモリ側から送出されたデ一夕をこの 2つのバッファ „

に交互に蓄えると共に、データが満たされたバッファからデータをフラッシュメモリ側またはホストコンピュータ側に交互に送出する上記（1 ) 〜（2 3 ) のいずれかのフラッシュメモリシステム。

( 2 5 ) I Cチップである上記（1 ) 〜（2 4 ) のいずれかのフラッシュメモリシステム。

( 2 6 ) カード形状の外部記憶システムである上記（1 ) 〜（2 5 ) のいずれかのフラッシュメモリシステム。図面の簡単な説明

第 1図は、本発明のフラッシュメモリシステムの基本構成を示したブロック図である。

第 2図は、アドレス変換テーブルの一構成例を示す概念図である。

第 3図は、フラッシュメモリ内のプロック構成を示す概念図である。

第 4図は、メモリマネージャ内に好ましく有するデータ中継手段の構成例を示したブロック図である。

第 5図は、ブロックステータステーブルの構成例を示す概念図である。

第 6図は、本発明のフラッシュメモリシステムの基本構成を示したブロック図で、フラッシュメモリ内に余剰領域を設けた様子を示した図である。

第 7図は、フラッシュメモリ内の物理ァドレス領域に対して論理ァドレスを配した概念図であり、論理ァドレス領域に対応する物理ァドレス領域を示している。第 8図は、余剰領域が物理アドレス領域中に分散して配置されている状態を示した概念図である。

第 9図は、待ち行列（Queue) の様子を概念的に示した図である。

第 1 0図は、フラッシュメモリ内の実データ記憶部と冗長データ記憶部の様子を示した概念図である。第 1 1図は、リセット時における動作であって、ブロックステータステーブルを形成していく様子を示した概念図である。

第 1 2図は、リセット時における動作であって、フラッシュメモリに仮のナンパ —リングを行った状態を示した概念図である。

第 1 3図は、フラッシュメモリシステムをメモリカードに応用した例を示すプロック構成図である。発明を実施するための最良の形態

本発明のフラッシュメモリシステムは、例えば図 1に示すように、ホストコンピュー夕 1と接続可能なバスイン夕一フェース 2と、フラッシュメモリ 5に書き込み/読み出しを行うためのフラッシュメモリインタ一フェース 4と、前記ホストコンピュー夕側からフラッシュメモリ側に送出されるデータとフラッシュメモリ側からホストコンピュータ側へ送出されるデ一夕とを中継するデータ中継手段とを有するメモリマネージャ 3を有し、前記メモリマネージャ 3は、ホストコンピュ一夕 1からフラッシュメモリ 5に与えられる論理アドレスと、フラッシュメモリ 5の実アドレスである物理ァドレスとを変換するためのァドレス変換テープルを有し、かっこのアドレス変換テーブルはフラッシュメモリ 5の最小消去単位に対応して規定されている。

メモリマネージャ 3は、ホストコンピュータ 1とフラッシュメモリ 5とのデ一夕の授受を管理する。すなわち、ホストコンピュータ 1から送出されてくるデー夕や、フラッシュメモリ 5から送出されてくるデータの転送速度を調整したり、ホストコンピュータ 1から指定される読み出し/書き込みのための論理アドレスデー夕を物理アドレスデータに変換したりする。

ァドレス変換テーブル 3 1はホストコンピュータ 1側で指定される論理ァドレスと、フラッシュメモリ 5側で存在している物理アドレスとを関係付ける。アド _n

レス変換テ一ブル 3 1を介して、論理アドレスと物理アドレスとを関係付けることにより、フラッシュメモリ内に生じた不良個所等を避けて両者を関係付けることができる。しかも、わざわざフラッシュメモリから不良セクタ一や不良ビット等のデータを読み出すことなく、事前に適正な関係付を行い、これをメモリにァクセスする際に参照して即座に必要な物理アドレスを計算し、フラッシュメモリを高速にアクセスすることができる。

アドレス変換テーブル 3 1は、メモリマネージャ 3内に設けられる。また、通常、このメモリマネージャ 3の制御部等から参照可能な記憶媒体上に形成されている。そして、メモリマネージャ 3は、このアドレス変換テーブル 3 1を用いて、ホストコンピュータ 1からフラッシュメモリ 5に与えられる論理アドレスを、フラッシュメモリ 5の実アドレスである物理アドレスに変換したり、その逆の変換を行ったりする。

ホストコンピュータ 1は、マイクロプロセッサおよびこのマイクロプロセッサの周辺素子やキーボード、通信ポート、拡張バス、ディスプレイ等の入出力手段を備え、ハードディスク等の記憶媒体と接続可能であって、コンピュータ（パソコン）として必要な動作（一般用途、特定用途を問わない）をなし得るものであればその態様、形態は問わない。

バスインターフエ一ス 2は、ホストコンピュータ 1と接続するためのバス、例えば S C S I、 I D E等の外部接続用バスや、これらのバスに準拠した P C M C I A等の P Cカードインターフェース等が挙げられる。なかでも、好ましい態様として、本発明のフラッシュメモリシステムを P Cカードに応用する場合、 P C 力一ドインターフェースを用いることとなる。従って、バスイン夕一フェース 2 は、これらの規格、仕様に準拠して適切にホストコンピュータと接続しうるものである。また、このバスイン夕一フェース 2は、ホストコンピュータ 1側から見た場合、フラッシュメモリ 5をハードディスクと同等に扱うことができるもので _{1 Q}

あれば、既存の〇s、アプリケーションソフト等をそのまま用いることができる。フラッシュメモリ 5は不揮発性メモリであって、 E E P R OMの一種と見ることができる。すなわち、データの読み出しは随時行うことができるが、データの書き込みは、通常デ一夕消去後に 1回のみ行うことができ、データの上書きはできない。従って、データの書き込み動作を行う前には必ず記憶されているデータを消去するための動作が伴う（初期状態を除く）。データを消去する場合、フラッシュメモリでは、その構造上所定の記憶領域を一括して消去することとなる。本発明で好ましく用いられる N AN D型フラッシュメモリにおいては、通常、消去可能な最小領域は、前記最小記憶単位（1セクタ一十冗長部分）の 8個または 1 6個分、つまり、 4 kバイトまたは 8 kバイトである（冗長部分を除く）。フラッシュメモリ 5は、所定の記憶容量を確保するため、通常、複数のフラッシュメモリ I Cが集合したメモリアレイを構成している。また、フラッシュメモリ 5と接続され、これに書き込み読み出し動作を行うためのフラッシュメモリインターフェース 4、例えば、フラッシュメモリシーケンサ一等、フラッシュメモリの書き込みノ読み出しを自動的に制御し、適性化するための制御素子等が接続されている。

次に、アドレス変換テーブル 3 1の具体的な構成例を説明する。図 2はァドレス変換テーブル 3 1の構成例を示す概念図である。アドレス変換テーブル 3 1は、図 3に示すようなフラッシュメモリ 5内の最小消去単位（最小消去プロック） 5 aと対応して形成されている。なお、図 3はフラッシュメモリ 5のブロック構成を概念的に表したものであって、図中上段に付してある #の付いた数値は、最小消去単位毎に規定される物理プロックアドレスを表す。

最小消去単位は、フラッシュメモリ 5内で一度に消去される記憶領域である。フラッシュメモリ 5は、前述のように最小記憶単位と最小消去単位とが異なり、所定の大きさの記憶領域毎に消去するようになっている。この一度に消去される領域を最小消去単位といい、フラッシュメモリの消去動作は複数の最小記憶領域の集合したブロックである最小消去単位毎に行わなければならない。なお、最小消去単位 5 a中の実線で囲まれた部分は最小記憶単位であり、その中で、破線で仕切られている部分のうちの小さい方の領域が冗長部分を表している。

このように、最小消去単位 5 a毎の消去が必要なフラッシュメモリ 5を、最小消去単位 5 a毎に取り扱い、管理することにより、書き込み動作（読み出し動作）を効率良く行うことができる。従って、アドレス変換テーブル 3 1は、最小記憶単位と対応して形成されている。

アドレス変換テーブル 3 1は、図 2に示す例では、 1つのブロック内の上段に論理ブロックアドレスを、下段に物理ブロックアドレス（図中番号の頭に #を付して表示している）を配置し、ある特定の論理ブロックアドレスに対して、任意の物理ブロックアドレスを、通常、 1対 1で関係付けることができるようになつている。すなわち、対応する論理ブロックアドレスと物理ブロックとが、所定のブロック内に配置される。そして、ホストコンピュータ 1側に開放されているァクセス可能なメモリ領域での最大の論理ブロックアドレス N hと、これに対応する大きさの物理ブロックアドレスまで規定される。

ここで論理ブロックァドレスとは、ホストコンピュータ 1から特定のメモリ内の記憶単位をアクセスする際に指定されるアドレス番号であって、これを上記最小消去単位 5 aに対応した大きさのブロック毎に分割した先頭アドレスをいう。物理ブロックアドレスとは、フラッシュメモリ上の実際のアドレス番号であって、最小消去単位 5 aの先頭アドレスをいう。

論理ブロックアドレスと、物理ブロックアドレスの両者を、アドレス変換テ一ブルで対応させる意味は次の通りである。論理ブロックアドレスと物理ブロックアドレスとは、通常 1対 1で対応するため、論理ブロックアドレスをそのまま物理ブロックアドレスとして用いることが可能な場合もある。ところが、論理プロ i

ックアドレスと物理ブロックアドレス間にズレ（またはオフセット）を生じることがある。これは、両者の管理システムが異なることに起因する場合や、障害が生じたために使用できなくなった不良プロックに起因するものや、特定のメモリ領域にアクセスが集中することを防止するためになされる処理である場合等である。

なかでも、不良ブロックが生じた場合、その論理ブロックアドレスを除外して論理ブロックアドレスを割り振る必要がある。図 2は、そのようにして論理プロックを割り付けた状態を示している。この例では、 # 0 0 0 3と、 # 0 0 2 0の物理ブロックアドレスとが不良ブロックとして排除された結果、 # 0 0 0 4が 0 0 0 3となり、 # 0 0 2 1が 0 0 1 9となって、論理ブロックアドレスの最大値 N hでは、 2ブロック、つまり # N h + 2だけ余分に物理ブロックアドレスを要している。なお、この例では論理ブロックアドレスに対して物理ブロックァドレスを順次割り付けているが、任意の論理ブロックアドレスに割り付けても良い。このように、論理ブロックアドレスで指定可能な記憶領域、つまり論理アドレス領域と、実際のメモリ領域であって物理アドレスの最大領域である物理アドレス領域とにはズレを有する場合があり、好ましくは物理ァドレス領域の方が論理アドレス領域よりも大きくなるように設定される。すなわち、論理アドレス領域は、物理アドレス領域中に生じた障害を、その物理アドレス領域中にある記憶領域で補填可能な分少な目に設定される。換言すれば、物理アドレス領域中には論理ァドレス領域に含まれない余剰領域が存在する。

次に、ァドレス変換テーブルを使用してァドレス変換を行う方法について説明する。

いま、ホストコンピュータ 1から読み出しのためのアドレスデータ（以下論理アドレスという）が送出されたとする。ここで、論理アドレスを L B As とすると、論理ブロックアドレス L B Aは、 L B As / k = L B A · · · m ( I )

と表すことができる。ここで kは 1ブロック内に存在するセクタ一数であり、通常、 8または 1 6となる。また、 mは kで除算したときの余りである。すなわち、これは論理ブロックアドレス内のセクタ一位置を表すォフセット値となる。

上記式で求められた論理ブロックアドレス L B Aは、アドレス変換テ一ブルの該当個所を参照することで、物理ブロックアドレス P B Aに変換される。変換された物理ブロックアドレス P B Aに、前記オフセット値 mを加えてフラッシュメモリ上の実際のァドレスである物理ァドレス P Aが得られる。

メモリマネージャ 3の制御部は、上記のようにして得られた物理ァドレス P A を指定して、所定の読み出し操作を行うように設定すると、その後はデータ中継手段 3内部のデータ読み出し、転送機構が自動的にデータの読み出し、転送を行う。制御部は上記設定を行った後、データ転送中に次に読み出すアドレスを計算することができる。従って、アドレス変換のための見かけ上の時間は殆ど要しないことになる。このように、書き込み /読み出し動作を開始する以前にアドレス変換が行われることで、高速動作が可能となっている。

次に、メモリマネージャ 3中にあるデ一夕中継手段として好ましい態様について説明する。

メモリマネージャ 3は、ホストコンピュータ 1側からバスインタ一フェース 2 を介して送出されてくるデータを、フラッシュメモリインタ一フェース 4を介してフラッシュメモリ 5側に送出したり、その逆に、フラッシュメモリ 5側から内部バスを介して送出されたデータをバスインタ一フェース 2を介してホストコンピュータ 1側に送出したりする機能をも有する。

このとき、ホストコンピュータ 1側のデータ授受速度やタイミングと、フラッシュメモリ 5側のデ一夕授受速度やタイミングはそれぞれ異なっている場合が多レ^ このため、好ましくは図 4に示すようなデータ中継手段 3 aを有すると良いすなわち、所定の大きさのデータを蓄えられる 2つのバッファ 3 6 3 7を備え、一方のバッファ A ( B ) をデータ書き込み側（実線側）としたときには、他方のバッファ B (A) をデータ読み出し側（破線側）とする。そして、バッファ制御部 3 5はデータ書き込み側である一方のバッファ A ( B ) が所定長のデータで満たされ、かつデータ読み出し側である他方のバッファ B (A) のデータがすでに読み出されたことを検出すると、両者を交換し、デ一夕で満たされた一方のバッファ A ( B ) をデ一夕読み出し側とし、データがすでに読み出された他方のバッファ B (A) をデータ書き込み側とする。

このように、 2つのバッファに交互にデータを書き込むと共に、データが満たされたバッファから交互にデ一夕を読み出すことで、ホストコンピュータ側と、フラッシュメモリ側とでのデータの授受速度が異なつていても、それぞれの速度やタイミングに合わせてデ一夕を受け渡すことができる。この場合、データの授受速度が速い側が必ず待機状態となるため、全体としてのデ一夕の授受速度はデ —夕の授受速度の遅い側に支配されることになる。なお、バッファ内のデータは、読み出された後、 F I F Oメモリのように空になるが、新しいデ一夕で満たされた状態が検出可能であれば、上書きしてもよい。

2つのバッファに書き込み読み出し可能なデータ長としては、特に限定されるものではないが、好ましくは 1セクタ一分のデータである 5 1 2バイト、またはこれに冗長データ分を加えた長さである。

このように、 2つのバッファ 3 6 , 3 7を交互に交換してデ一夕の受け渡しを行わせることにより、一方のバッファにデータを書き込むと共に、他方のバッファからデータを読み出すことができ、デ一夕を中継するために要する時間を大幅に短縮できる。この場合、バッファ 3 6 , 3 7の交換はバッファ制御部 3 5により瞬時に行われるため、上記のようにデ一夕の転送時間は、ホストコンピュータ側あるいはフラッシュメモリ側のいずれか遅い方の速度と同等と見なすことがで , _r

1 b

きる。また、バッファ制御部 3 5はゲート回路の組み合わせとして、ハードゥエァで構成することが好ましい。ハードウェアのみの構成とすることにより動作速度が飛躍的に向上する。

本発明のフラッシュメモリシステムは、フラッシュメモリ上の各物理ブロックの状態を示すデ一夕であって、少なくとも、その良否、バッドセクタ一の有無および使用の有無を表しているデータを有するブロックステータステーブル 3 2を有していても良い。ブロックステータステーブル 3 2を有することにより、各物理ブロックの状態をテーブル上で速やかに把握することができ、後述する待ち行列（Queue) の形成を速やかに行うことができ、メモリの読み出しや書き込みに先立って、あるいはこれと関係なく適切なメモリ管理を行うことができる。

ブロックステータステ一ブル 3 2は、例えば図 5に示すように構成されている。図示例では、 1つのブロック内の上段に物理ブロックアドレス（図中番号の頭に #を付して表示している）を、下段にステータス値を配置し、それぞれの物理ブロックアドレスに対応したステータス値を持たせている。そして、フラッシュメモリ 5内のアクセス可能なメモリ領域での最大の物理ブロックアドレス # Nmax まで対応するステータス値が規定されている。

ステータス値は、物理ブロックアドレスの状態を示す値であって、例えば、初期状態として F Fが書き込まれ（または消去状態）、その後、ブロックアドレスの状態に応じて値が変化する。ステータス値で表現可能なデ一夕としては、少なくともブロックの良否、バッドセクタ一の有無およびそのブロックの使用の有無である。また、これに加えて、ブロックの良否の程度やセキュリティ一に関するデータ等を表すことも可能である。データの表示形態としては、特に限定されるものではなく、特定のデ一夕長、例えば 1バイトのコードとして表しても良いし、特定のデータ長の各ビットに重みを持たせることにより表現するようにしても良い。 _{1 C}

1 0

プロックステータステ一ブル 3 2を有することにより、各論理プロックの状態を速やかに把握することができる。従って、アドレス変換テーブル 3 1を構築する際、ブロックステータステーブルを参照し、後述する待ち行列（Queue) 要素等を排除して論理プロックアドレスを物理ブックアドレスに割り付けたり、バットセクタ一を有していたり、不良ブロック等となっているブロックを速やかに検出し、これを排除したアドレス変換テーブルを構築することができる。また、未使用のブロックもブロックステータステーブル 3 2から容易に把握することができ、不良プロックとの交換等の作業も極めて容易かつ迅速に行うことができる。つまり、各セクタ一やブロックの状態を、フラッシュメモリ一をアクセスすることなく把握することができ、処理速度が格段に向上する。

前記メモリマネージャ 3は、例えば図 6に示すように、さらに前記ホストコンピュー夕 1からフラッシュメモリ 5をアクセス可能な論理アドレス領域 L nの大きさを、フラッシュメモリの実ァドレスである物理ァドレス領域 P nの大きさより小さく設定し、かつ物理ァドレス領域 P nの論理ァドレス領域 L nと対応しない余剰領域 5 aには使用待機状態の待ち行列を有する。

フラッシュメモリの実ァドレスである物理ァドレス領域の大きさを、ホストコンピュー夕からフラッシュメモリをアクセスする際の論理アドレス領域の大きさよりも大きくし、かつ物理ァドレス領域の論理ァドレス領域と対応しない余剰領域に待ち行列（Queue) を有することにより、例えば、論理アドレス領域と対応する物理アドレス領域内に不良個所が生じた場合に待ち行列（Queue) の部分と交換することができる。また、フラッシュメモリへの書き込み時には、新たな書き込みデータを一旦待ち行列の部分に書き込み、必要により書き込み予定部分から従来のデータを補充し、これを書き込み予定部分と交換することで、書き込みの際の動作を極めて効率良く行うことができる。

また、前記余剰領域を単に任意に使用するのではなく、待ち行列として管理することで、特定のメモリ領域にアクセスが集中したり、複雑な制御を行うことなく、適切なメモリ管理を行うことができる。

図 6において、メモリマネージャ 3は、前記ホストコンピュータ 1からフラッシュメモリをアクセス可能な論理ァドレス領域の大きさ L nを、フラッシュメモリの実アドレスである物理アドレス領域の大きさ P nより小さく設定し、かつ物理ァドレス領域の論理ァドレス領域と対応しない余剰領域には、使用待機状態の待ち行列を有している。

すなわち、フラッシュメモリ 5内の全記憶領域である物理アドレス領域は、ホストコンピュータ 1側からアクセス可能な論理ァドレス領域よりも大きく設定されている。換言すれば、ホストコンピュータ側に開放されている論理アドレス領域は、フラッシュメモリ 5の全記憶領域である物理アドレス領域よりも、待ち行列分を含有する所定領域分だけ小さくなつている。

待ち行列（Queue) は、通常初期状態では、前記余剰領域中の若いアドレスから順次形成される（但し不良個所などを除く）。また、この待ち行列（Queue) 、物理アドレスおよび論理アドレスは、好ましくはフラッシュメモリ 5の最小消去単位（ブロック）毎に取り扱われる。この最小消去単位は、フラッシュメモリ 5 上で一度に消去される最小単位である。前述のように、フラッシュメモリは最小記憶単位毎ではなく、これらが集合してある大きさとなった記憶領域毎に消去される。このため、この消去領域の最小単位である最小記憶単位毎に、前記待ち行列（Queue) 、物理アドレスおよび論理アドレスを取り扱うことで、効率の良いメモリコントロールシステムを得ることができる。

論理ァドレス領域に対応する物理ァドレス領域内に不良個所が生じた場合、待ち行列（Queue) と置換されることになるが、これらの操作もブロック毎に行うことで効率良く、適切に管理することができる。フラッシュメモリ 5の書き込み動作はブロック毎の消去動作が必要であるが、フラッシュメモリ 5をブロック毎に管理することにより効率良く行うことができる。

物理アドレスは、論理アドレスと、通常 1対 1で対応するわけであるが、これらの対応関係も好ましくはブロック毎に規定される。すなわち、両者はそれぞれブロック毎に扱われ、その先頭アドレスについて、物理ブロックアドレスと、論理ブロックアドレスとして規定される。そして、これからのオフセット値として個々の記憶単位である物理ァドレスおよび論理ァドレスが規定される。また、個々のブロックはァドレス変換テ一ブル等を用いて、論理ブロックアドレスから物理ブロックアドレス、あるいは物理ブロックアドレスから論理ブロックァドレスへと変換される。

待ち行列（Queue) は、前述のように全物理アドレス領域のうち、論理アドレス領域に対応する物理ァドレス領域以外の領域内に存在するが、この領域の全てが待ち行列（Queue) である必要はない。余剰領域中には不良ブロックとして永久に破棄され、待ち行列（Queue) としても使用されないブロック等が存在することがある。また、この余剰領域は全物理アドレス領域の 1〜5 %、より好ましくは 2〜 3 %程度が好ましい。

次に、待ち行列（Queue) のより具体的な構成について説明する。図 7はフラッシュメモリ 5内のメモリ空間を概念的に示したブロック図である。図中各プロック内に記載されている数字、記号は物理ブロックアドレスを表す。

図示例のフラッシュメモリ 5において、ホストコンピュータ 1側に開放されている物理ブロック領域は論理ブロックアドレスと対応していて、その最大値 Nh までの範囲となっている。また、余剰領域 5 a (図中斜線で表示）として、論理ブロックアドレスの最大値 Nh と対応する物理ブロックアドレスに 1を加えたァドレス Nh + 1から、物理ブロックアドレスの最大値 Nmax まで存在する。そしてこの領域内に待ち行列（Queue) を有する。

この待ち行列（Queue) は、通常、初期設定時に上記のように余剰領域として定義された領域の中から選ばれる。従って、待ち行列（Queue) の各要素は、消去状態（初期状態）となっており、これを使用する際にはそのまま書き込みを行うことができるようになつている。また、新たな待ち行列（Queue) を加える際には、消去した後、あるいは消去状態であることが確認された後に加えられる。なお、余剰領域 5 a (待ち行列）は図 7に示したように、物理アドレス領域の最後部に連続して存在している必要はなく、例えば、図 8に示すように物理アドレス領域内に島状に散在していても良い（図中、斜線で示す部分）。余剰領域を分散した結果、図示例では論理アドレス領域の最大値 Nh と、物理アドレス領域の最大値 Nmax とは同じ位置になっている。余剰領域（待ち行列）が分散された状態は、通常、後述する不良ブロックや書き込み動作時の待ち行列（Queue) との置換操作を繰り返すことにより形成される。なお、図 8においてブロック中に記載されている数字は、図 7の場合と異なり論理ブロックアドレスを表す。このように、待ち行列（Queue) を有する余剰領域 5 aは論理ブロックアドレスと対応しないため、ホストコンピュータ 1側からは認識されないこととなる。

待ち行列（Queue) 5 0は、好ましくはポインタにより制御される。ポインタは、例えば図 9に示すように、待ち行列（Queue) 5 0を構成する各ブロック (以下要素という）の数が所定の範囲となるように制御される。つまり、図示例では要素となるブロックの順序をプロック上部に付してあるが、この順序における所定の位置に取りだしポイント O P (図示例では 2 ) と取り込みポイント I P ( n— 2 ) とが存在する。そして、待ち行列（Queue) 5 0の取り出し、取り込みが行われる度にポインタが移動して行く。すなわち、

(取り込みポイント I Pの位置）一（取りだしポイント O Pの位置） =要素数となる。また、待ち行列（Queue) 自体は管理テーブル等に登録して管理するようにすればよい。

本発明のフラッシュメモリシステムは、好ましくは論理ブロックアドレスと物 _{2 Q}

理ブロックアドレスとを相互に変換するためのァドレス変換テーブルを有する。図 2に示したアドレス変換テーブル 3 1では、実際のメモリ領域であって物理アドレスの最大領域である物理ァドレス領域に対し、ホストコンピュータからァクセス可能な論理アドレス領域が小さくなるように設定される。すなわち、前記待ち行列（Queue) を設定可能なように小さく設定されている。このアドレス変換テ一ブルにおいて、論理ブロックアドレスと対応していない物理ブロックアドレスが待ち行列（Queue) の要素となりうる。

ァドレス変換テーブル 3 1により論理ブロックアドレスと物理ブロックァドレスとが関係付けられるわけであるが、両者の対応関係は必ずしも小さいァドレス番号順になつている必要はなく、任意のアドレス同士が対応していても良い。つまり、所定の領域を形成する両者のブロックアドレス同士が、 1対 1で関係付けられるものであればよい。従って、アドレス変換テーブルを用いることなく関数等を用いることも可能である。

フラッシュメモリシステムのリセット動作等により、論理ブロックアドレスを物理プロックアドレスに再び関係付ける場合、通常は小さぃァドレス番号から順次関係付けられる。この場合、論理ブロックアドレスの最も小さいアドレス番号に対して、関係付けを開始する物理ブロックアドレス番号を任意に選択して開始位置を変更するようにすると良い。このようにすることで、特定の論理ブロックァドレス番号と対応する物理プロックアドレス番号が固定されることなく変動し、例えば、小さいアドレス番号にアクセスが集中したり、あるアプリケーションソフ卜において頻繁にアクセスされる領域が存在しても、対応するフラッシュメモリの実アドレスが変化するため実際にアクセスされる箇所を分散することができる。

任意の開始位置を指定する方法としては特に限定されるものではないが、周知の乱数発生方法により得られる乱数や、関数その他の数学的手法などを用いて任 ^

意のブロックアドレスを選択すればよい。

また、フラッシュメモリシステムのリセット動作等により、論理ブロックアドレスと対応する物理ブロックアドレスのうち、任意のブロックアドレスを前記待ち行列（Queue) のブロックと交換しても良い。このような交換を行うことにより、上記と同様に特定のメモリ領域へのアクセスの集中を防止でき、フラッシュメモリ全体のアクセス回数を平均化できる。

メモリブロック交換の頻度はリセット等の度に行っても良いし、リセット等の頻度が多い場合には所定回数カウントしたり、乱数等を用いて所定の回数（頻度）毎に行うようにすればよい。

本発明のフラッシュメモリシステムは、フラッシュメモリと共に使用されるが、上記構成を一体とした装置として、フラッシュメモリと独立に存在することも可能である。例えば、バスインターフェース 2と、フラッシュメモリインターフエ —ス 4と、アドレス変換テーブルと、デ一夕中継手段とを有するメモリマネージャ 3とが一体となった I C (集積回路）チップとしても良い。 I Cチップとすることにより、フラッシュメモリと組み合わせたときに小型のメモリシステムを容易に得られることになる。また、本発明のフラッシュメモリシステムをフラッシュメモリと組み合わせ、これを所定の規格のカード形状の筐体内に配置し、バスインターフェースを P Cカードバスとすることにより、電源不要の不揮発性メモリカードが容易に得られる。実施例

次に実施例を示し、本発明をより具体的に説明する。

[製造時の初期設定]

製造後の初期状態において、メモリマネージャ 3の制御部はフラッシュメモリ 5内の各セクタ一について評価（書き込み/読み出しが正常にでき、書き込んだ ^

デ一夕内容に異常が無い等）し、これをブロック単位の評価内容としてステ一夕ステ一ブル 3 2を作製する。

例えば、図 1 0に示すように、所定の大きさの実デ一夕記憶部 5 1と、冗長デ —夕記憶部 5 2とを有するフラッシュメモリーの、物理ブロックアドレス # 0 0 0 3に異常があるとする。制御部は、例えば図 1 1に示すように、物理ブロックァドレス順に評価して行き、 S— R AM上のステータステーブル形成領域の所定の位置に、異常が無い場合には初期値（図示例では" F F " ) とし（書き込み）、異常が検出された場合にはそのような内容を表すステータス値（図示例では" 0 F " ) を書き込む。このようにして、ステータステーブル 3 2が作製される。次いで、制御部は、例えば図 1 2に示すようにフラッシュメモリ 5に対して論理ブロックアドレスに相当する仮のナンバーリングを行う。このとき、ステ一夕ステーブル 3 2の情報に基づいて、ナンバーリングの対象から不良ブロックを除外する。このナンバーリングされた数値（図示例では下段）と、ステータス値 (図示例では上段）は、フラッシュメモリの冗長部 5 2に書き込まれる。

この状態のフラッシュメモリシステムにおいては論理プロックアドレスと物理ブロックアドレスの関係付けは行われておらず、待ち行列（Queue) も存在しなレ^ ただし、上記不良ブロックは余剰領域の一部となる。

[リセット時の初期設定]

電源投入時、リセット時において、制御部はフラッシュメモリの大きさ（チップ数）を把握し、最小消去単位であるブロックの全数 Nmax を求める。

次いで制御部は、フラッシュメモリ 5内の各ブロック（物理ブロック）の冗長部分を読み出して行く。この場合、ブロック内の各最小記憶単位（1バイト +冗長部分）に冗長部分が存在するが、同一ブロック内の冗長部分は全て同一のデ一夕が書き込まれることになつている。従って、 1つのブロックにっき一個の最小記憶単位中の冗長部分を読み出せばよいことになる。なお、複数箇所の冗長部分を読み出して照合することにより（通常同一内容となる）、その最小記憶単位やプロックの信頼性を評価することもできる。

読み出されたデータとしては、上記例では次のようになる。

物理ブロッステータス値論理ブロックアドレス値

# 0 0 0 0 F F 0 0 0 0

# 0 0 0 1 F F 0 0 0 1

# 0 0 0 2 F F 0 0 0 2

# 0 0 0 3 0 F

# 0 0 0 4 F F 0 0 0 3

## 00 00 00 55 F F 0 0 0 4

以下省略。得られたデ一夕からアドレス変換テ一ブル 3 1およびブロックステータステ一ブル 3 2を、 S— R AM上のアドレス変換テーブル形成領域、ステータステ一ブル形成領域に形成する（電源投入時、リセット時には S— R AM上のデータは消滅しているか信頼性を失っているからである）。これにより、以後再度のリセットが行われるまでは、この S— R AM上のァドレス変換テーブルをアクセスすれば良く、フラッシュメモリの冗長部分を読み出す必要がなくなる。この場合、実際のアドレス変換テーブル 3 1およびブロックステータステーブル 3 2は、例えば S—R AM上の特定の領域の先頭アドレスを基準点（" 0 0 0 0 " 等と見なす）とし、この基準点から、アドレス変換テーブルであれば、対応する論理プロックアドレス値となる位置に必要なデータ（物理ブロックアドレス値）を書き込み、ブロックステ一夕ステ一ブルであれば、対応する物理ブロックアドレス値となる位置に必要なデ一夕（ステータス値）を書き込めばよい。

また、このとき、論理ブロックアドレスが" F F F F " 、つまり消去パターンとなっているブロックを発見すると待ち行列（Queue) の要素と見なし、これを待ち行列（Queue) テーブル 50に登録したりする。また、この待ち行列の要素内のデータが全て" FFFF" 、つまり消去パターンとなっているか否かも検査する。

この場合、実際の待ち行列（Queue) テーブル 50, アドレス変換テーブル 3 1およびブロックステータステーブル 32は、例えば S— RAM上の特定の領域の先頭アドレスを基準点（" 0000" 等と見なす）とし、この基準点から、それぞれの対応する待ち行列（Queue) 数、論理ブロックアドレス値、または物理ブロックアドレス値となる位置に必要なデ一夕（それぞれ物理ブロックアドレス値、物理ブロックアドレス値、ステータス値）を書き込めばよい。

[読み出し時の動作]

読み出し時の動作として、図 13に示す装置における動作を例に説明する。図 13はフラッシュメモリシステムの一実施例を示すブロック図である。図示例のフラッシュメモリシステムは、ホストコンピュータ 1と接続される PCカードバス 2 aと、この PCカードバス 2 aと接続されているバッファ制御部 35内のバッファ A36とバッファ B 37を有する（この例では一体として表示しているがそれぞれが別個に存在していても良い。）。また、上記 PCカードバス 2 aには、 PCMC I Aブロック 38と ATAブロック 39とが接続されている。前記バッファ制御部 35内のバッファ A36とバッファ B 37には、フラッシュメモリイン夕一フェース 4としてのフラッシュシーケンサ 41と EC C制御部 42とが接続されており（この例では一体として表示しているがそれぞれが別個に存在していても良い。）、このフラッシュシーケンサ 41等にフラッシュメモリ 5のメモリアレイが接続されている。

また、前記バッファ制御部 35、 PCMC I Aブロック 38、 AT Aブロック 39, フラッシュシーケンサ 41には制御部 34が接続されていてこれらを総合的に制御している。この制御部 34には、これから直接アクセスすることのでき。「

る ROM, RAMが接続されていて、制御アルゴリズムや演算に必要なデ一夕等を記憶するようになっている。また、アドレス変換テーブル 31とブロックステ一夕ステーブル 32は、通常、前記 RAM上に形成される。

PCカードバス 2 aは、 PCカードと称するカード状の拡張システム（例えば、 S C S Iインタ一フェースユニット、 MODEMユニット、メモリカード等）を接続するためのバスシステムであって、この例では P CMC I A規格の所定の力 —ドスロットルを介して PCカードを接続しうるものである。このような PC力ードは、ラップトップコンピュータ等の携帯機器や、これらから情報を授受するシステムなどに特に好ましく用いられる。

バッファ制御部 35およびバッファ A 36, バッファ B 37は前記のデ一夕中継手段 3 aと同様な構成であり、説明を省略する。

PCMC I Aブロック 38は、前記 PCカードバス 2 aと適切に接続するための PC力一ドバスイン夕一フェースとして機能する。すなわち、 PC力一ドバス 2 aの制御システム（図示しない）が、 PCカードが接続されたことを認識するために必要なデータや、認識するために必要な手順等が記憶されていて、自動的に必要な操作を行うことができるようになつている。

AT Aブロック 39のタスクレジスタは、ホストコンピュータから与えられるシリンダ一、ヘッド、セクタ一のデ一夕である CHSアドレスを収容したり、逆にこれをホストコンピュー夕側に与えたり、ホスト側の論理ァドレスに変換するためのデータ等を備える。これにより、ホストコンピュータ 1がフラッシュメモリシステムをあたかもハードディスクとして取り扱うことができるようになる。フラッシュメモリ 5は、この例では複数のメモリ素子が集合したメモリアレイを構成していて、必要な記憶容量を確保できるようになつている。その他の構成は上記の構成例と同一であり、同一構成要素には同一符号を付して説明を省略する。このように、図示例のフラッシュメモリシステムは P Cカード内に収納され、 SCS I仕様のハードディスクと同等に扱うことができるようになつている。 P Cカードとして着脱自在にホストコンピュー夕と接続することにより、比較的大容量のデータを小型、軽量なカードで自由に移動させたり、保存したりできる。しかも、従来のソフトが認識可能なハードディスクと同様に扱えるので、既存のソフトが活用でき、取り扱いも容易である。

読み出し時の動作としては、先ず、制御部 34が前記バッファ A36 (または B 37) 等を介してホストコンピュータ 1からのアドレスデ一夕を受信する。このとき、ホストコンピュータから送られてくるアドレスデータが、 LBA方式であれば、式（I) を用いた上記と同様の作業により、論理ブロックアドレスおよびオフセット値への変換を行う。

すなわち、ホストコンピュータから送付されてくる論理アドレスを LB As とすると、論理ブロックアドレス LB Aは、

LBA=LBAs /k

k==最小消去単位内のセクタ一数（8または 16)

で求められ、その余り mがブロック内のセクタ一の位置を表すオフセット値となる。

また、ホストコンピュータから送られてくるデータが、 CHS方式である場合、以下の計算式（Π) により LBA方式のデ一夕に変換する。なお、このような変換機能は、 ATブロック等のように、 CHS方式のデータを LBA方式のデ一夕に変換するための専用機能を有するブロックとして独立に設けてもよい。

LBA- (CXHpC+H) XSpH+S— 1 (II)

ここで、 C ：シリンダー番号、 H：へッド番号、 S ：セクタ一番号、 HpC：へッドノシリンダ一、 SpH：セクタ一/へッドである。

得られた論理ブロックアドレスは、データ変換テーブル 31により物理ブロッ ^

クアドレスに変換され、これにオフセット値が加えられて物理アドレスデ一夕となる。

読み出し動作においては、通常、フラッシュメモリ 5からの読み出しと、ホストコンピュータ 1への転送は自動的に行われる。すなわち、フラッシュメモリイン夕ーフェース 4、例えばフラッシュシーケンサ 4 1は、制御部 3 4が読み出したいメモリ領域のアドレスを設定すると、自動的にそのメモリ領域のデ一夕を読み出す。バッファ制御部 3 5は、転送されてきたデータをフラッシュメモリ 5側とホストコンピュータ 1側の転送速度に合わせて次々に送出する。

A T Aブロック 3 9は、制御部 3 4からのデ一夕転送の指示があるとビジ一状態を解除して、ホストコンピュータ 1にデータ転送開始を知らせる。このようにして、制御部 3 4は、アドレス変換作業を行った後、所定の設定操作を行うことにより、デ一夕転送のための操作から解放され、次のアドレス変換作業を先行して行うことができる。また、データ変換作業は前述のように高速に処理することができるので、通常、データ転送中に終了する。これにより、データ転送速度が格段に向上する。

[書き込み時の動作]

書き込み時の動作としては、ァドレス変換までの動作は上記読み出し時の動作と同様である。次に、アドレス変換が行われ、フラッシュメモリ 5上の所定のァドレスへの書き込み動作を行うことになる。

フラッシュメモリ 5は前述のように上書きすることができない。従って、書き込み動作にはブロック単位の消去動作が伴うことになる。この場合、書き込み予定のブロック内のデータを、一旦読み出した後これを消去し、新たなデータを書き加えることも可能である。しかしながら、この方法では書き込み前に読み出し動作が伴うため、アクセス速度が遅くなつてしまう。

そこで、前記物理アドレス領域中の論理アドレス領域に含まれない余剰領域を活用すると良い。すなわち、一旦新たなデ一夕を余剰領域中の任意のブロック内に書き込む。そして、本来の書き込み予定アドレスを有するブロックアドレスを消去予定アドレスとする。また、ブロックステータステ一ブル 3 2上の書き込み予定ァドレスを有するプロックアドレスを、新たなデ一夕を書き込んだ余剰領域中のブロックのアドレスに書き換える。これにより、前記余剰領域中のブロックが、書き込み後のデータを有する新たなブロックアドレスとなる。

この場合、好ましくは余剰領域中の待ち行列（Q ueue) を活用する。すなわち、待ち行列（Queue) の先頭から要素を取り出し、一旦新たなデ一夕をこのブロック内の所定の位置（オフセットで指定される）に書き込み、交換予定ブロックとする。そして、本来の書き込み先であるブロックの論理ブロックアドレスを消去予定アドレスとする。

また、交換予定ブロックの冗長部分には、消去予定ブロックのブロックァドレスゃステータス値を書き込む。このとき、アドレス変換テーブルの論理ブロックについても書き換えを行っても良い。これにより、前記待ち行列（Queue) から取り出したブロックが、書き込み後のデータを有する新たな論理ブロックァドレスとなる。

そして、好ましくは全ての、または所定量のデータ転送が終了した時点で、前記消去予定ブロックの残余のデータ（書き換えが行われないデータ）を交換予定ブロック内に転送し、消去予定ブロックを消去する。これにより、書き込みに伴う読み出し動作および消去動作は、全てのデータ転送が行われた後に行われることとなり、見かけ上、ホスト側コンピュータに対して、書き込みデ一夕の受け取りを早期に完了させることで、書き込み時における動作速度が向上する。なお、全てのデータの書き換えが行われるまでの操作は履歴保持テーブル等に保持され、待ち行列（Queue) を使用した書き込み操作がスムースに行われるようになっている。 _{9 Q}

なお、上記例では書き込みの際に、フラッシュメモリ上の余剰領域や、デ一夕中継手段内の記憶媒体、例えば R AM上に展開されている待ち行列（Queue) を活用した。ところで、 R AM等は供給電源の瞬断等によりデ一夕が失われる恐れがある。また、待ち行列（Queue) は書き込みデ一夕が多く、複数の操作が重複し、消去予定ブロック、交換予定ブロックが複数存在する状態も生じることから、ブロック毎の書き換えが終了した時点で、フラッシュメモリの冗長領域上のプロックステータス値およびアドレス交換用データも同時に書き換えておくことが好ましい。

このように、最小消去単位に対応した待ち行列（Queue) 、アドレス変換テーブル 3 1、ブロックステータステ一ブル 3 2を有し、これによりフラッシュメモリ 5を管理することにより、読み出し Z書き込み動作を極めて効率的に行うことができ、全体としての処理速度が格段に向上する。そして、フラッシュメモリ 5 の不良個所や E C Cはプロックステータステーブル 3 2により適切に管理され、不良ブロックなどは待ち行列（Queue) により置換することができるので、長期にわたり安定してデ一夕を保持することが可能である。産業上の利用可能性

本発明のフラッシュメモリシステムは、上記構成例に限定されるものではなく、種々の応用が可能である。また、その使用範囲もラップトップコンピュータ等のコンピュータシステムの他、携帯通信機器、デジタルカメラ等のマルチメディアシステム等種々のデータを取り扱う分野への応用が可能である。発明の効果

以上のように本発明によれば、書き込み Z読み出し時間の遅れが少なく、書き込み動作を比較的簡単に行うことができ、高速で動作が可能で、不良セクタ一等の管理を適正に行うことの可能なフラッシュメモリシステムを実現することができる。

Claims

請求の範囲

1 . ホストコンピュータとフラッシュメモリとのデ一夕の授受を管理するメモリマネージャを有し、

前記メモリマネージャは、ホストコンピュータからフラッシュメモリに与えられる論理ァドレスと、フラッシュメモリの実ァドレスである物理ァドレスとを変換するためのァドレス変換テーブルを有し、かっこのァドレス変換テーブルはフラッシュメモリの最小消去単位に対応して規定されているフラッシュメモリシステム。

2 . 前記メモリマネージャと、ホストコンピュータと接続可能なバスインタ一フェースと、フラッシュメモリに書き込み読み出しを行うためのフラッシュメモリインタ一フェースとを有し、

前記メモリマネージャは、ホストコンピュー夕側からフラッシュメモリ側に送出されるデータとフラッシュメモリ側からホストコンピュータ側へ送出されるデ一夕とを中継するデ一夕中継手段を有する請求の範囲第 1項のフラッシュメモリシステム。

3 . 前記ァドレス変換テーブルは、

ホストコンピュ一夕が記憶媒体上の最小記憶単位を指定するときに用いる論理ァドレスを前記最小消去単位に対応させて分割した論理プロックアドレスと、前記物理ァドレスを前記最小消去単位に対応させて分割した物理プロックアドレスとを対応させている請求の範囲第 1項または第 2項のフラッシュメモリシステム。

4 . 前記論理アドレスと物理アドレスとの変換は、

フラッシュメモリへのデータの書き込みノ読み出しを開始する以前に行われる請求の範囲第 1項〜第 3項のいずれかのフラッシュメモリシステム。

5 . 前記フラッシュメモリの物理ァドレス領域の大きさは、

論理ァドレス領域の大きさよりも大きい請求の範囲第 1項〜第 4項のいずれかのフラッシュメモリシステム。

6 . 前記論理ァドレス領域と対応する任意の最小消去単位に障害が生じた場合、物理ァドレス領域のうち論理ァドレス領域と対応しない部分の最小消去単位のいずれかと交換する請求の範囲第 1項〜第 5項のいずれかのフラッシュメモリシステム。

7 . 前記データ中継手段は、さらにブロックステータステ一ブルを有し、このブロックステータステーブルは、フラッシュメモリ上の前記各物理ブ口ックの状態を示すデータであって、

少なくとも、その良否、バッドセクタ一の有無および使用の有無を表しているデ一夕を有する請求の範囲第 1項〜第 6項のいずれかのフラッシュメモリシステム。

8 . 前記アドレス変換テーブルは、リセット後にフラッシュメモリの冗長部分から読み出されたデータにより R AM上に形成される請求の範囲第 1項〜第 7項のいずれかのフラッシュメモリシステム。

9 . 前記ブロックステータステーブルは、リセット後にフラッシュメモリの冗長部分から読み出されたデータにより R AM上に形成される請求の範囲第 7項または第 8項のフラッシュメモリシステム。

1 0 . ホストコンビュ一夕とフラッシュメモリとのデータの授受を管理するメモリマネージャを有し、

かつ物理アドレス領域の論理アドレス領域と対応しない余剰領域には、使用待機状態の待ち行列を有するフラッシュメモリ

1 1 . 前記メモリマネージャは、前記物理アドレス領域、前記論理アドレス領域および前記待ち行列をフラッシュメモリの最小消去単位に対応して分割されたブロック毎に取り扱う請求の範囲第 1 0項のフラッシュメモリシステム。

1 2 . 前記待ち行列に対応するフラッシュメモリの領域は、消去後の状態となつている請求の範囲第 1 0項または第 1 1項のフラッシュメモリシステム。

1 3 . 前記メモリマネージャは、物理アドレス領域内の任意のブロックに障害が生じた場合、前記待ち行列内の任意のブロックと交換する請求の範囲第 1 0項〜第 1 2項のいずれかのフラッシュメモリシステム。

1 4 . 前記メモリマネージャは、フラッシュメモリへデータを書き込む際に、待ち行列内の所定のプロックに新しいデータを書き込み、

これを書き込み予定先の論理プロックアドレスとし、書き込み予定先のプロックを待ち行列とする請求の範囲第 1 0項〜第 1 3項のいずれかのフラッシュメモリシステム。

1 5 . 前記メモリマネージャは、書き込み予定先のブロックが更新されるデー夕以外のデータを有する場合、

書き込み予定先のブロックから、新しいデータが書き込まれた待ち行列内の所定のブロックに従来のデ一夕を転送する請求の範囲第 1 4項のフラッシュメモリシステム。

1 6 . 前記メモリマネージャは、物理アドレス領域と論理アドレス領域とを最小消去単位に対応して分割された論理プロックアドレスと物理プロックアドレスとで対応させ、

かつこの対応関係の開始位置は所定回数のリセット毎に決められる任意の位置とする請求の範囲第 1 0項〜第 1 5項のいずれかのフラッシュメモリシステム。

1 7 . 前記メモリマネージャは、所定回数のリセット毎に、論理アドレス領域と対応する物理ァドレス領域内の任意のプロックのデータを待ち行列のプロックに書き込み、

かつデータが書き込まれた待ち行列のブロックアドレスを物理アドレス領域内の任意のブロックの論理ブロックアドレスとし、

前記物理ァドレス領域内の任意のプロックを待ち行列とする請求の範囲第 1 0 項〜第 1 6項のいずれかのフラッシュメモリシステム。

1 8 . 前記メモリマネージャに加えて、さらにホストコンピュータと接続するためのバスィン夕ーフェースと、フラッシュメモリへの読み出し Z書き込み動作を行うフラッシュメモリインターフェースとを有する請求の範囲第 1 0項〜第 1 7項のいずれかのフラッシュメモリシステム。

1 9 . 前記待ち行列は、ポインタにより制御される請求の範囲第 1 0項〜第 1 8項のいずれかのフラッシュメモリシステム。

2 0 . 前記最小消去単位は、最小記憶単位の 8または 1 6個分に相当する請求の範囲第 1項〜第 1 9項のいずれかのフラッシュメモリシステム。

2 1 . 前記最小記憶単位は、 1セクタ一分のデータ長に冗長分のデ一夕長を加えた大きさである請求の範囲第 1項〜第 2 0項のいずれかのフラッシュメモリシステム。

2 2 . 前記最小記憶単位の冗長部分には、少なくとも、その最小記憶単位の属するブロックの良否、バッドセクタ一の有無およびそのブロックの使用の有無を表しているデ一夕を有する請求の範囲第 1項〜第 2 1項のいずれかのフラッシュメモリシステム。

2 3 . 前記冗長部分は、 1つのブロック中では同じデータが記憶されている請求の範囲第 1項〜第 2 2項のいずれかのフラッシュメモリシステム。

2 4 . 前記データ中継手段は、 ob

さらに所定長のデ一夕を一時記憶する 2つのバッファを有し、ホストコンピュ一夕側あるいはフラッシュメモリ側から送出されたデ一夕をこの 2つのバッファに交互に蓄えると共に、デ—夕が満たされたバッファからデータをフラッシュメモリ側またはホストコンピュータ側に交互に送出する請求の範囲第 1項〜第 2 3 項のいずれかのフラッシュメモリシステム。

2 5 . I Cチップである請求の範囲第 1項〜第 2 4項のいずれかのフラッシュメモリシステム。

2 6 . カード形状の外部記憶システムである請求項第 1項〜第 2 5項のいずれ力、のフラッシュメモリシステム。