WO1999034512A1 - Semiconductor integrated circuit device, recording medium stored with cell library, and method for designing semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit device, recording medium stored with cell library, and method for designing semiconductor integrated circuit Download PDF

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WO1999034512A1
WO1999034512A1 PCT/JP1998/005688 JP9805688W WO9934512A1 WO 1999034512 A1 WO1999034512 A1 WO 1999034512A1 JP 9805688 W JP9805688 W JP 9805688W WO 9934512 A1 WO9934512 A1 WO 9934512A1
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WO
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node
switching element
integrated circuit
semiconductor integrated
threshold voltage
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Application number
PCT/JP1998/005688
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English (en)
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Naoki Katoh
Kazuo Yano
Yohei Akita
Mitsuru Hiraki
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Hitachi, Ltd.
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    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits

Definitions

  • Semiconductor integrated circuit device storage medium storing cell library, and method of designing semiconductor integrated circuit
  • the present invention relates to a semiconductor integrated circuit device and, more particularly, to a semiconductor integrated circuit device suitable for high-speed and low-voltage operation and a storage medium storing a cell library.
  • M0S FET which has features of high integration and low power consumption
  • the MOSFET has a threshold voltage, and the threshold voltage determines the on / off characteristics of the FET. To increase drive capability and increase circuit operating speed, the threshold voltage must be set low.
  • leakage current (hereinafter referred to as leakage current) increases and the power consumption of the semiconductor integrated circuit becomes extremely large.
  • the thickness of the gate oxide film must be increased or the impurity concentration under the gate oxide film must be increased.
  • the threshold voltage of the M0 SFET is determined in consideration of the desired operating frequency and power consumption, and the semiconductor manufacturing process is performed. Conditions have been determined.
  • the threshold voltage of the M0 SFET can be changed by changing the substrate bias voltage according to the operating state such as when the power supply is in a stand-by state or during operation.
  • Semiconductor integrated circuits have been proposed.
  • I-II-I-I-I-I-Jan-Job Solid Solid State Circuit VOL30N08 (August 1995), pp. 847--8 5 Page 4 (IEEEJOURNALOFSOLID-STATECIRCUIT, V 0 L 30, According to N 0, AUGUST 1995), a power supply line and a pseudo power supply line are provided, and a switching MOSFET is arranged between them. The power is supplied from the power supply.In the standby mode, the switching M ⁇ SFET is turned off and the power is not supplied to the main circuit. Proposals have been made to achieve this.
  • the switching M0 SFET does not perform the switching operation during operation and maintains the state of 0 N, so that it is compared with the M0 SFET constituting the main circuit. However, it has been proposed to keep the threshold voltage high.
  • the threshold voltage of the MOSFET is changed by changing the substrate bias voltage value in accordance with the operation state such as at the time of standby or active operation.
  • Blocks that emphasize the high-speed performance by independently changing the board bias voltage value for each function block or functional block should be replaced by low threshold voltage M0SFETs.
  • a prohibitive block be operated as a high threshold voltage M 0 SFET.
  • the threshold voltage is increased uniformly during standby, and the threshold voltage is uniformly decreased during active operation, high-speed operation is performed during active operation. Therefore, an increase in power consumption due to leakage current cannot be avoided.
  • the required operation speed may differ depending on the individual logic gates constituting the function block. Is the inventor It was found from these studies.
  • FIG. 11 shows the frequency distribution of the delay value of the path of the flip-flop in a semiconductor integrated circuit operating at 100 MHz.
  • the horizontal axis shows the delay value of the route, and the vertical axis shows the frequency of the route having that delay value.
  • all paths must be distributed at a value smaller than the delay value 1 Onse, as shown in the distribution (1) in the figure. You. If it is desired to increase the operating speed of this semiconductor Jie product circuit to 125 MHz, it is necessary that all the paths are distributed to a value smaller than the delay value of 8 nsec. Therefore, according to the conventional technology, the threshold voltage of the M0SFET constituting the circuit is reduced uniformly by changing the process conditions or changing the substrate bias power supply. It was bad.
  • the distribution changes as shown in (2) in FIG.
  • the power consumption increases due to the leakage current, and the required power consumption condition may not be satisfied.
  • the power consumption is to be further reduced, according to the conventional technology, it is necessary to change the process conditions or the board bias power supply.
  • the threshold voltage of the M0 SFET constituting the circuit was uniformly increased.
  • the distribution changes as shown in (3) distribution in the figure. In other words, the operation speed of the circuit is reduced, and 100 MHz cannot be realized.
  • An object of the present invention is to solve the problems of the conventional technology as described above.
  • a semiconductor integrated circuit device composed of MOSFETs the consumption due to leakage current
  • the gist of the present invention for solving the above problem is that even in the same functional block, in a certain operating state, for example, in an active operating state where high-speed operation is required.
  • a semiconductor threshold voltage device having a different threshold voltage is constituted by a semiconductor junction circuit device.
  • a first feature of the semiconductor integrated circuit device of the present invention is that, for a plurality of signal paths in a semiconductor chip integrated circuit device, the time, that is, the delay in which a signal is transmitted along each signal path is determined.
  • the time that is, the delay in which a signal is transmitted along each signal path is determined.
  • a second feature of the semiconductor device of the present invention is that when a certain signal path in the semiconductor integrated circuit device is constituted only by a high threshold voltage ⁇ 0 SF ⁇ , the delay of the path becomes large. The required operating frequency cannot be satisfied, and a low threshold In the case of using only the M0 SFET, conversely, there is a margin in the delay, and when the power consumption due to the leak current is increased unnecessarily, a low threshold value along the signal path is used.
  • 0 SF ⁇ ⁇ and the high threshold voltage ⁇ 0 SF ⁇ ⁇ are mixed appropriately to minimize the leakage current while securing the delay that meets the required operating frequency. You.
  • a third feature of the semiconductor device of the present invention is that a signal path from one start point node in a semiconductor integrated circuit device branches at a certain node to a plurality of nodes.
  • the low threshold ⁇ 0 SF ⁇ ⁇ and the high threshold voltage ⁇ 0 SF ⁇ ⁇ as appropriate the low threshold ⁇ 0 SF ⁇ ⁇
  • a low threshold ⁇ 0 SF ⁇ is frequently used in the path from the start node to the branch node.
  • the signal paths from a plurality of start nodes merge at a certain node and reach the one end node with a low threshold as described above.
  • the end point from the merging node to minimize the use of the low threshold ⁇ 0 SF ⁇ ⁇ This means that the low threshold ⁇ 0 SF ⁇ is frequently used for the route to the node.
  • the first means for forming a semiconductor Jie circuit from ⁇ ⁇ is to change the impurity concentration of the semiconductor substrate under the gate oxide film of the M 0 SFET, and the second means is The third means is to change the bias voltage value supplied to the substrate of the M 0 SFET.
  • the third means is to change the gate oxide film thickness of the M 0 SFET.
  • the means is to change the gate length of the M0 SFET.
  • CT / JP is characterized in that M0 SFETs with different threshold voltages are constructed by combining the above four means.
  • M0 SFETs having different threshold voltages in order to change a bias voltage value supplied to the substrate, a plurality of island-shaped islands insulated from each other are used. And M0 SFETs having different threshold voltages are arranged on different shell regions.
  • logic gates are arranged in a one-dimensional column, and a plurality of columns are arranged in columns.
  • the logic gates are arranged two-dimensionally, and the logic gates composed of MOSFETs having the same threshold voltage are arranged on the same column.
  • a MOSFET having the same threshold voltage is formed on the same coil region along the column, and the noise power is supplied by wiring in the same direction as the column. It is.
  • logic gates composed of MOSFETs having the same threshold voltage are arranged on the same column, and are arranged on the same cell region along the column.
  • the cell region may be shared across the plurality of columns. It is characterized by the following.
  • the storage medium storing the cell library used for designing the semiconductor integrated circuit device as described above has the same function, the same outer shape, and different threshold voltages. Due to the M ⁇ SFET configuration, at least two types of cells with different delay and power consumption are registered. It is characterized by the fact that
  • a design method for designing a semiconductor integrated circuit device as described above includes a step of calculating a delay of a signal path using a storage medium storing the above-mentioned cell library. And a switching element having the same function and the same shape, but having a different threshold voltage, using a calculation result of a step for calculating the delay of the signal path. It is characterized in that it includes a step of selecting one cell from at least two or more types of cells configured and assigning it to a logic circuit.
  • another design method for designing a semiconductor integrated circuit device as described above uses a storage medium that stores the above-mentioned cell library and uses a high-threshold switching element. It is composed of a step for designing a logic circuit using only the cells configured in this way, a step for calculating the delay of the signal path, and the above-mentioned switching element having a high threshold value. A part of the cells of the logic circuit designed using only the changed cells are replaced with cells composed of low-threshold switching elements having the same function and the same shape. It is characterized by including a loop.
  • a circuit for holding a state of a signal such as a latch circuit, a flip-flop circuit, a signal output terminal, or a signal input terminal, is provided in a signal path.
  • a plurality of transistors and a plurality of transistors having different thresholds in a signal path between these circuits there may be a plurality of first circuits controlled by a clock signal in a signal path, and a plurality of transistors having different thresholds in a signal path between the first circuits. It has a second circuit including a transistor.
  • the design philosophy is that there are a plurality of first circuits controlled by the clock signal in the signal path, and the signal path between the first circuits is A method for designing a semiconductor integrated circuit device having a second circuit including a plurality of transistors having different threshold values, the method comprising: Set the ⁇ value of the transistor constituting the second circuit so that the delay time does not exceed the predetermined target value.
  • Figure 1 shows a logic gate circuit diagram of a typical embodiment of the semiconductor jewel circuit device of the present invention.
  • FIG. 2 is a logic gate circuit diagram of another embodiment of the semiconductor integrated circuit device of the present invention.
  • FIG. 3 shows a logic gate circuit of another embodiment of the semiconductor integrated circuit device of the present invention.
  • FIG. 4 is a logic gate circuit diagram of another embodiment of the semiconductor integrated circuit device according to the present invention.
  • FIG. 5 is a layout diagram of a logic gate in a practical example of the semiconductor integrated circuit device of the present invention.
  • Figure 6 shows the relationship between gate length and threshold voltage.
  • FIG. 7 is a schematic diagram of a ⁇ X region in a practical example of the semiconductor integrated circuit device of the present invention.
  • FIG. 8 shows the data of the embodiment of the semiconductor integrated circuit device of the present invention.
  • FIG. 9 is a configuration diagram of a cell region in another example of a semiconductor integrated circuit device according to the present invention.
  • FIG. 10 shows an embodiment of a storage medium storing the cell library of the present invention I j.
  • Figure 11 is a diagram showing an example of the distribution of delay values in a general signal path.
  • FIG. 12 is an M0S FET circuit diagram of an embodiment of the semiconductor integrated circuit device of the present invention.
  • FIG. 13 shows an M0S FET circuit of another embodiment of the semiconductor jewel circuit device of the present invention.
  • FIG. 14 is an M0S FET circuit diagram of another embodiment of the semiconductor integrated circuit device of the present invention.
  • FIG. 15 is a layer diagram of an embodiment of the semiconductor integrated circuit device according to the present invention.
  • FIG. 16 is a delay diagram of another embodiment of the semiconductor integrated circuit device of the present invention.
  • FIG. 17 is a diagram showing a relationship between delay and power consumption in the example of the present invention.
  • FIG. 18 is a diagram showing the distribution of delay values in the embodiment of the present invention.
  • FIG. 19 is a logic gate circuit diagram of an embodiment of the semiconductor integrated circuit device of the present invention.
  • FIG. 20 is a logic gate circuit diagram of the embodiment of the semiconductor integrated circuit device of the present invention.
  • FIG. 21 is a MOS FET circuit diagram of an embodiment in which a path transistor and a complementary MOS FET of the semiconductor integrated circuit device of the present invention are mixed.
  • Figure 22 shows the invention implemented using the S0I device structure. Of semiconductor integrated circuit device in case
  • FIG. 23 is a diagram showing an embodiment of a method for designing a semiconductor jewel circuit according to the present invention.
  • FIG. 24 is a diagram showing another embodiment of a method for designing a semiconductor product circuit using the present invention.
  • FIG. 25 is a cross-sectional view of the device structure in the embodiment of the semiconductor jewel circuit device of the present invention.
  • FIG. 26 is a device structure diagram of another embodiment of the semiconductor integrated circuit device of the present invention.
  • FIG. 27 is a sectional view of a device structure in another embodiment of the semiconductor integrated circuit device of the present invention.
  • FIG. 28 is a diagram of an embodiment in which the semiconductor integrated circuit device it of the present invention is applied to a microprocessor.
  • FIG. 1 illustrates an eclectic embodiment of the present invention.
  • the circuit shown in FIG. 1 includes flip-flops f11 and f14 and NAND elements g11 and g19.
  • all the logic gates g 11 to g 19 are shown by NAND, but there is a limitation that the semiconductor integrated circuit device of the present invention is constituted only by NAND elements. It is not something.
  • signals irrelevant to the description are omitted in the figure.
  • the circuit in the example of FIG. 1 is operated at 200 MHz. To do so, the clock signal CK is input to the flip-flop f11, and the path from the input of the clock signal CK to the flip-flop f12 is changed.
  • the delay of this route be within 5 nsec.
  • the delay when the NAND element and the flip-flop are configured by the high threshold voltage M 0 SFET is 1 nsec, and when the delay is configured by the MOSFET with the low threshold voltage. Let the ray be 0.8 nsec.
  • the logic gates indicated by shading that is, ⁇ 13, g 15 force, and g 19, are composed of M 0 SFETs with low threshold voltage, and ⁇
  • the element shown by is composed of ⁇ 0 SF ⁇ with a high threshold voltage.
  • the delay of the path from the f11 and g11 forces to the f12 via the g14 is 5 nsec
  • the delay from the f13 and g15 to the g19 is
  • the delay of the path leading to f14 via 4.8 nsec is 4.8 nsec, and both paths are shorter than 5 nsec, and can be operated at the target of 200 MHz.
  • the leakage current of one logic gate in the case of an M ⁇ SFET with a high threshold voltage is 1 pA
  • the leakage current in the case of an MOS SFET with a low threshold voltage is 1 pA
  • the leakage current of one logic gate is 5 pA.
  • the threshold voltage of the M0 SFET constituting the logic gate is changed in the signal path ⁇
  • the total leak n current becomes 37 pA.
  • the total leakage current is 13 pA
  • the M is equal to the low threshold voltage. 0 S
  • the total leakage current when configured with FETs would be 65 ⁇ .
  • the operating frequency is 1667 MHz at a leakage current of 13 pA, or the operating frequency is 200 MHz at a leakage current of 65 pA.
  • an operating frequency of 200 MHz can be realized with a leak current of 37 pA according to the signal path.
  • the essence of the embodiment shown in FIG. 1 is based on the delay of the signal path constituting the semiconductor integrated circuit in order to realize the target operating frequency and suppress the leak current. The problem is that the M 0 SFET with a low threshold voltage and the MOSFET with a high threshold voltage are selectively used.
  • FIG. 2 The circuit of Figure 2 is very similar to Figure 1, but the only difference is that in Figure 2, the logic gate g17 consists of a high threshold voltage M0 SFET. It is that.
  • the logic gate g17 consists of a high threshold voltage M0 SFET. It is that.
  • all the logic gates on the path from f13 and g15 to f14 via g19 to g19 are composed of low threshold voltage M0 SFETs, and The delay was 4.8 nsec. In other words, in order for the operating frequency to be 200 MHz, there is a margin of 0.2 nsec.
  • one element composed of the M0 SFET having a high threshold voltage is mixed in the path from f13 and g15 to f14 via g19.
  • the delay current can be further reduced by setting the delay to 5 nsec, and the total leak current becomes 33 pA.
  • the essence of the embodiment shown in FIG. 2 is that, in order to achieve the target operating frequency and minimize the leak current, even in one signal path, the threshold voltage M 0 is different. SFETs should be mixed appropriately.
  • FIG. 1 Another embodiment of the present invention I j is described with reference to FIG. In Figure 3, It is composed of flip-flops f31, f32, and f33, and logic gates g301 and g317. Let the target delay of the path of f31 force, the path of f32, and the path of f31 to f33 be 10 nsec. The delay and leakage current values of each element are the same as in Figs. Each of the f31 power, f32 power, f31 power, and f33 power paths is composed of 11 logic gates and has a delay of 10 nsec. In order to achieve this, it is necessary to configure at least five elements in one logic gate with M 0 SFETs with low voltage values.
  • the g301 power, which is a common part of both paths, and g305 are configured by M0 SFETs with a low threshold voltage.
  • the total leakage current in this case is 37 pA, which is a logical gate other than the intersection of both paths, e.g., g307 force, g311 and g313 force, etc. If g 3 17 is composed of a low threshold voltage M 0 SFET, the total leakage current will be 57 pA, and all logic gates will have a low threshold voltage as in the prior art.
  • the essence of the embodiment shown in FIG. 3 is that the signal path from one starting node has a low threshold value in the signal path branching at a certain node and reaching to multiple nodes. If the M 0 SFET and the high threshold voltage M 0 SFET are mixed appropriately, from the starting node force to the branch node to minimize the use of the low threshold M 0 SFET In other words, many M 0 SFETs with low threshold values are used in the path.
  • FIG. 4 includes flip-flops f41, f42, and f43, and logical gates g401 to g417.
  • f 4 1 The delay which is the target of the path and the path from f42 to f43 is set to 10 nsec as in FIG.
  • the values of the delay and leakage lightning current of each element are the same as those in Figs.
  • Both the path from ⁇ 41 to ⁇ 43 and the path from f 42 ⁇ to f 43 consist of 11 logical gates, realizing a delay of 10 nsec.
  • at least five elements in one logic gate must be composed of low-voltage M0 SFETs.
  • the g 407 force, which is a common part of both paths, and g 411 are composed of M 0 SFETs with low threshold voltage.
  • the number of logic gates composed of low threshold voltage MOSFETs can be minimized as a whole.
  • the total leakage current in this case is 37 pA, and the gates other than the common part of both paths are, for example, g401, g405, and g412, g414. If 4 16 is composed of a low threshold voltage M 0 SFET, the total leakage current will be 57 pA, and all logic gates will have a low threshold voltage of M, as in the prior art. When configured with 0 SFETs, it is 85 pA.
  • the essence of the embodiment shown in FIG. 4 is that the signal paths from a plurality of source nodes join together at a certain node to reach a single node and have a low threshold. If the M0 SFET and the high threshold voltage M0 SFET are mixed appropriately, from the junction node to the end node to minimize the use of the low threshold M0 SFET. In other words, many M 0 SFETs with low threshold values are used in the path.
  • FIG. Fig. 19 shows a circuit composed of one or more logic gates from flip-flops ⁇ 191, c 191, logic gate g 191, and logic gate g 1 92, the first signal path through the logic gate group gg1 91 to the flip-flop f192, and the flip-flop Circuit composed of one or more logic gates from W flip-flop f 191, c 191, logic gate g 191, logic gate g 193, This is an example in which there is a second signal path extending from the logic gate group gg192 to the flip-flop f193. If only M0 SFETs with a uniform high threshold voltage are used, both target paths will exceed the target delay.
  • the M0SFET of g191 which is a shared logic gate of both paths, is configured with a low threshold voltage M0SFET. Furthermore, looking at the logical gate groups gg1 91 and gg1 92, gg1 92 is composed of N stages of logical gates, and gg1 91 is more than gg1 92. It is composed of N + M stages with M stages. At this time, the first signal path including gg 191 has a larger delay than the second signal path including gg 192. In such a case, the logic gate g 192 of the first path fanned by g 191 composed of a low threshold voltage M 0 SFET is set to the low threshold voltage. M 0 SFET. Although not shown in the figure, if necessary, some of the logic gates of g g 191 are configured with M 0 S FET having a low threshold voltage.
  • FIG. Figure 20 shows the logic gate group gg201, the logic gate g201, the logic gate g202, one or more logic gates from the flip-flop f201.
  • This is an example in which there is a second signal path leading to a flip-flop f203. If only M0 SFETs with uniform high threshold voltage are used, both paths At the same time, the target delay is going to be overlaid.
  • the M ⁇ SFET of g202 which is the shared logic gate of both paths, is configured by the low threshold voltage M0SFET. Furthermore, focusing on the logic gate groups gg 2 0 1 and gg 2 0 2, gg 2 0 2 is composed of K stages of logic gates, and g g 2 0 1 is more than gg 2 0 2 It is composed of K + L stages with L stages. At this time, the first signal path including gg201 has a larger delay than the second signal path including gg202. In such a case, the logic gate g201 of the first path is constituted by the M0 SFET having a low threshold voltage. Although not shown in the figure, if necessary, some of the logic gates of gg201 are composed of M0 SFETs having a low threshold voltage.
  • FIG. 12 illustrates an embodiment of the present invention using a complementary M0SFET composed of a p-channel MOSFET and an n-channel MOSFET.
  • the output pin of the flip-flop flip-flop f121 is passed through one or more MOSFETs to the gate of the first P-channel MOSFET and the first n-channel. Connected to the gate electrode of channel M0 SFET nm1.
  • the p-channel M 0 SFET pm 1 is connected so as to have a source 'drain path between the first operating potential supply line V dd 12 1 and the first node nd 1.
  • the n-channel M 0 SFET nm 1 has a source-drain path between the first node nd 1 and the second operating potential supply line Vss 121. It is connected. Further, the first node nd1 is connected to the gate of the second p-channel M0 SFET pm2 and the gate electrode of the second n-channel MOSFET S2. .
  • the p channel M 0 SFET pm 2 is connected so as to have a source 'drain path between the first operating potential supply line V dd 12 1 and the second node nd 2.
  • the n-channel M0 SFET nm2 has a source / drain path between the second node nd2 and the second operating potential supply line Vss12. It is connected to the. Further, the second node nd2 is connected to the input pin of the second flip-flop f122 through one or more MOSFETs.
  • the insides of the flip-flops f121 and f122 are in the night, the tri-state gate, the trans- fer gate, etc. Is indicated by a logical gate symbol.
  • the clock signal CK is input to the flip-flops f122 and f122.
  • the high threshold voltage M 0 S FET is indicated by a thin solid line
  • the low threshold voltage M 0 S FET is indicated by a thick solid line.
  • the p-channel MO SFET pm 2 and the n-channel MOSFET M 0 SFET nm 2 are MO 'SFETs having a low threshold voltage
  • the p-channel MOSFET M 0 SFET pm 1 and n channel M ⁇ SFET nm1 is the M0 SFET with a high threshold voltage.
  • the p-channel M0 SFET pm1 and the n-channel M0 SFET nm1 form a circuit logic gate inv1.
  • the channel M0 SFET pm2 and the channel nMOS FET nm2 form an in- tergate logic gate in V2.
  • the clock signal CK is applied to the flip-flop f121, and the power is applied to the flip-flop f121, the output pin power of the flip-flop f121, and the Is output, passes through the INV1 and INV2, and passes through the INV2 and INV2 until the signal arrives at the input of the flip-flop f1 22.
  • the delay must be within the period of the lock signal CK.
  • the delay of this path is such that the flip-flop f122 receives a clock signal and the flip-flop f122 receives the signal.
  • the output delay is the sum of the delay of the interface invl and the delay of the interface inv2.
  • the p-channel M0 SFET pm1 and the n-channel M0 SFET nm1 and the p-channel M0 SFET pm2 and the n-channel MOSFET nm2 are all raised.
  • the delay of this path is larger than the clock cycle when the M0 SFET is configured with the threshold voltage, and the delay is configured when all are configured with the lower threshold M0 SFET. It is assumed that there is room in the power supply (that is, power is wasted unnecessarily).
  • the conventional technology cannot optimize the delay and the power consumption to the utmost.
  • the ⁇ channel MO SFET pm By setting only 2 and n channel MOS FET nm 2 to a low threshold voltage, it is possible to reduce the power consumption while keeping the delay in time.
  • the output pin of the flip-flop f 13 1 is connected to the gate of the first p-channel M ⁇ SFET pm 13 1 and the first n-channel M 0 SFET nm 13 1 Connected to the gate electrode.
  • the p-channel M 0 SFET pm 13 1 connects a source-drain path between the first operating potential supply line V dd 13 1 and the first node nd 13 1.
  • N n M n SFET nml 31 is connected to the first node nd 13 1 and the second operating potential supply line.
  • the first node nd 13 1 is a gate of the second p-channel MOSFET SML 32 and the second n-channel MOSFET SML nml 32 and the third n-channel MOSFET 31 Connected to the gate of the p-channel MOS FET pml 34 and the gate of the third n-channel MOS FET nm 134.
  • the p-channel M 0 SFET pm 13 32 connects a source-drain path between the first operating potential supply line V dd 13 1 and the second node nd 13 2.
  • the fourth p-channel M 0 SFET pm 13 33 is also connected to the first operating potential supply line V dd 13 1 and the second node nd 1 It is connected to have a source-drain path between 32.
  • the n-channel M 0 SFET nml 32 and the fourth n-channel MOSFET SFET nml 33 are connected to the second node nd 13 2 and the second operating potential supply line V ss 13 1 Are connected in series so as to have a source 'drain path.
  • the p-channel MO SFET pml 34 and the fifth p-channel MO SFET pm 13 35 are connected to the first operating potential supply line V dd 13 1 and the third node nd 13 3
  • the n-channel M 0 SFET nm 1332 is connected in series with a source / drain path, and the third node nd 13 33 is connected to the second operating potential supply. It is connected so as to have a source / drain path between it and the line V ss 13 1.
  • the fifth n-channel M0SFET nm135 also has a source connected between the third node ncl133 and the second operating potential supply line Vss133. Connected to have a drain path.
  • the second node nd1 32 is a circuit c1 3 1 composed of one or more logic gates (abbreviated as an ellipse in this figure). Ft] is connected to the input pin of the second flip-flop # 1 32.
  • the third node nd 13 33 passes through a circuit c 13 2 (also shown as an ellipse like c 13 1) composed of one or a plurality of logic gates. Connected to the input pin of the third flip-flop f133.
  • the internal gate of the flip-flop is omitted.
  • the clock signal CK is input to the flip-flop.
  • the p-channel M0 SFET pm 13 1 and the n-channel MO SFET nml 31 have a higher logic gate in V 1 31, and p-channel MOS FETs pml 32, pml 33, and n-channel MOS FETs nml 32, nm 133 form a NAND logic gate NAND 13 1.
  • P-channel M0 SFET pm134, pm135, and n-channel MO SFET nml34, nm135, N0R logic gate N0R13 1 is configured.
  • the NAND 13 1 receives an in 2 signal in addition to the output of inv 13 1
  • the N 0 R 13 1 receives an in 3 signal in addition to the output of om V 13 1 .
  • the output pin force of the flip-flop f131 when the clock signal CK is input to the flip-flop f131, the output pin force of the flip-flop f131, The output time is the time it takes for the signal to reach the input of the flip-flop f13, passing through cl31 and passing through the inverter in V131 and NAND131.
  • the signal is output from the output pin of the flip-flop f131, passes through the inv131 and N0R131 overnight, and passes through the c132.
  • the time required for the signal to reach the input of the flip-flop f1 33 via the switch must be within the period of the clock signal CK.
  • NAND 13 1, NOR 13 1 and inv 13 1 are also configured.
  • the output pin of the flip-flop f1441 is connected to the first p-channel MO SFET pml41 and the first n-channel MO via the logic gate circuit c141. It is connected to the gate electrode of SFET nml41.
  • the p-channel source M 0 SFET pm 1 41 connects a source drain path between the first operating position supply line V dd 14 1 and the first node nd 14 1. Connected to have.
  • the second p-channel M 0 SFET pm 1 4 2 is connected between the first operating potential supply line V dd 1 4 1 and the first node nd 1 4 1. They are connected to have a lane path.
  • n channel no MOS The FET nm 14 1 and the second n-channel MOS FET nml 42 are connected between the first node nd 14 1 and the second operating potential supply line V ss 14 1. They are connected in series to have a lane path.
  • the output pin of the flip-flop f142 passes through the logic gate circuit c142, and the third p-channel MOS FET pml43 and the third n-channel Connected to the gate electrode of MOS FET nml 43.
  • the p-channel M 0 SFET pm 143 has a source-drain path between the first operating potential supply line V dd 14 1 and the second node nd 14 2. Connected.
  • the fourth p-channel MOS FET pml 44 has a source-drain path between the first operating potential supply line V ddl 41 and the second node ndl 42. Connected to have.
  • n channel MOS SFET nml 43 and the fourth n channel MO SFET nm 1 4 4 are connected to the second node nd 1 4 2 and the second operating potential supply line V ss 1 4 1 Are connected in series with a source / drain path between them.
  • first node nd144 is connected to the gate electrode of the fifth p-channel MOSFET pml45 and the fifth n-channel MOSFET MISFET nml45.
  • second node ndl 42 is connected to the gate electrodes of the sixth p-channel MOS FET pml 46 and the sixth n-channel MOSFET SML nml 46. I have.
  • the p-channel MOS FET pml 45, pm 146 is a source-drain path between the first operating potential supply line V dd 141 and the third node nd 143.
  • N channel M ⁇ SFET nml 45 and n channel MO SFET nm 146 are connected so as to have a third node nd 144 and a second operating potential.
  • Has a source / drain path to supply line V ss 1 4 1 Are connected in series.
  • the third node nd144 is connected to the input pin of the third flip-flop f143.
  • the clock signal CK is input to the flip-flop.
  • the p-channel MOS FETs pml 41 and pm 142 and the n-channel MOS FETs nml 41 and pml 42 provide NAND logic gates.
  • the NAND channel 141 is constructed, and the p-channel M0 SFET pm143, pml44 and the n-channel MO SFET nm43, pml44 form the NAND logic gate.
  • the NAND channel 142 is composed of the p-channel MOS FETs pml 45 and pml 46 and the n-channel MOS FETs nml 45 and nml 46. Is configured.
  • the output pin force of the flip-flop f141 is output.
  • the signal is output, passes through c141, passes through NAND141 and NAND143, and the time until the signal reaches the input of flip-flop f143, and A signal is output from the output pin force of the flip-flop f142, and the clock signal CK is input to the flip-flop f142, and the flip-flop is driven.
  • a signal is output from the output pin of the flip-flop f142, passed through c142, passed through NAND142 and NAND143, and flip-flop ⁇
  • the time until the signal reaches the input of 144 must be within the period of the clock signal C ⁇ .
  • pml45, pml46, nml45, and nm146 are MOS FETs having a low threshold voltage. As a result, it is possible to minimize the number of low threshold voltage M 0 SFETs required to keep the delay below the target time, and to reduce power consumption. Become. Note that, in the present embodiment, an example in which two path forces join each other is shown, but the case where three or more paths join together is also included in the present invention.
  • a complementary M0 SFET composed of p-channel M0 SFE, n-channel M0 SFET and a n-channel M0 SFET composed of n-channel M0 SFET An embodiment of the present invention using a transistor gate will be described.
  • the input signal in 2 1 1 enters the drain electrode of the first n-channel MOS SFET nm 2 1 2 and the drain signal of the second n-channel M 0 SFET nm 2 13
  • the input signal in 2 1 2 is input, and the input signal in 2 1 3 is input to the gate electrode of the second n-channel M 0 SFET nm 2 13, and the first n-channel is input.
  • the negation of the input signal in 2 13 enters the gate electrode of the channel M 0 SFET nm 2 1 2, and the first ⁇ channel ⁇ 0 SFET nm 2 1 2 and the second n channel M 0
  • the source electrode of the SFET nm 2 13 is connected to the first node nd 2 1 1 so that the first n-channel MO SFET nm 2 1 2 and the second n-channel M ⁇ According to SFET nm 2 1 3 Therefore, it consists of a two-input, one-output selector logic gate se 1 2 1 1 and a transistor.
  • the first node n d 211 is a first p-channel MOSFET m 211 and a third n-channel n! It is connected to the gate electrode of iOS FET nm211.
  • the first p-channel MOS FET pm211 has a source-drain path between the first operating potential supply line Vdd211 and the second node nd212.
  • the third n-channel transistor M 0 SFET nm 211 is connected to the second operating potential supply line V ss 2 11 1 and the second node nd 2 1 2 ⁇ l] is connected to have a source 'drain path.
  • the inverter logic gate in V 2 is obtained by the first p-channel MOS FET pm 211 and the third n-channel MOS FET nm 211. 1 1 is configured.
  • the circuit shown in Fig. 21 is a circuit in which a path transistor logic gate and a complementary M0S FET logic gate are mixed.
  • the first and second n-channel OSFETs, nm2 12 and nm2 13, which are the path transistors, are set to a low threshold voltage.
  • logic gates have been attracting attention because of the advantage that logic gates can be configured in the connectors and circuits.However, switches at low voltage operation have attracted attention.
  • the inventors have found that the reduction in the switching speed is more remarkable in the pass transistor than in the complementary M0SFET. Therefore, as in the present embodiment, in a semiconductor integrated circuit in which a complementary MOS FET and a path transistor are used in combination, the no-storage transistor is configured with a low threshold M-pressure.
  • the first means for forming a semiconductor stacking circuit using M 0 SFETs having different threshold voltages is to change the impurity concentration of the semiconductor substrate under the gate oxide film of the M 0 SFET.
  • FIG. 15 shows an embodiment in which the circuit of FIG. 12 is laid out using the above method.
  • the flip-flops f122 and f122 are omitted.
  • the output pin of flip-flop f122 is connected to term122.
  • t erm 121 is connected to the first gate electrode g ate el 21.
  • the gate electrode gate 1 2 1 is formed by passing over the p + source 'drain area darea 1 2 1, the first p-channel M 0 SFET pm 1 force.
  • the first n channel M 0 SFET nm 1 is formed by passing over the n + source drain area darea 122.
  • the p + source / drain area dareal 2 1 is on the n ⁇ ⁇ nore area nw 1 2 1, and the n + source and drain area darea 1 2 2 is the p ⁇ ⁇ area pw 1 2 1 It is formed above.
  • the source of the p-channel M 0 SFET pm 1 is connected to the first operating potential supply line V dd 12 1, and the drain is the drain of the n-channel M 0 SFET n in 1 Connect to the line and terminal term 122.
  • the source of the n-channel MOS FET nml is connected to the second operating potential supply line Vss121.
  • black squares indicate through holes for connection to different metal wiring layers and semiconductor substrates.
  • power is supplied from the V ddl 21 through a snare hole TH 12 1
  • a through hole TH 122 is provided in the p ⁇ ⁇ region pw 1 21, a through hole TH 122 is provided. Power is supplied from V ss 121 power.
  • the inverter logic gate in V1 of FIG. 2 is configured.
  • the first p-channel MOSFET Mml SFET nm1 and the first n-channel MOSFET M0 SFET nm1 constitute a first in-line logic gate in V1.
  • the second gate electrode gate 122 and the p + source / drain region cl area 123 and the n + source / drain region darea 124 The second p-channel MOSFET M SFET pm 2 and the second n-channel M 0 SFET nm 2 are formed, thereby forming the second gate logic gate in V 2 is configured.
  • the output terminal of in V1 term 122 and the input terminal of in V 2 terml 23 are connected to form a two-stage circuit as shown in Fig. 12. .
  • the output terminal t erm 124 of inV 2 is connected to the input pin of the second flip flop f 122.
  • the notched areas areal21 and areal22 under the first gate electrode gate121 are shown.
  • the impurities are selectively removed only to the area 121 and area 122, respectively.
  • the impurity concentration in these regions increases, and only the M ⁇ SFETs pm1 and nm1 have a high threshold voltage.
  • the threshold voltage of the M ⁇ SFET constituting the logic gate at an arbitrary position in the semiconductor integrated circuit can be changed to 1 ⁇ 1.
  • all the logic gates of the semiconductor integrated circuit LSI 50 are schematically represented by rectangles.
  • a shaded rectangle, for example g51, a logic gate composed of M0 SFETs with a low threshold voltage, a white rectangle, for example g52 indicates a logic gate composed of an M0 SFET having a high threshold voltage.
  • the path of fl 11 to fl 2 in FIG. 2 is shown as path 51
  • the path of fl 3 and fl 4 in FIG. 2 is shown as path 52.
  • Figure 25 shows the vertical structure of the device for the case of using this method for the case of two inverters with two high and low threshold MOSFETs in Figure 12.
  • FIG. 12 uses a complementary MOS FET, it has a double-pellet structure in which an n-shell is formed in a part of the p-type substrate surface layer.
  • the n + type source-drain regions diff2501, diff2504, gate oxide film ox2501, ox2 504 and gate electrodes gate 2501 and gate 2504 are formed to form n-channel MOS sFETs nm 2501 and nm 2504.
  • p + type source / drain regions diff 2502, diff 2503, gate oxide films ox2502, ox2503,
  • a gate electrode gate 2502 and a gate electrode 2503 are formed by a p-channel MOS transistor pm2502, pm2503 force.
  • Vdd is connected to the source of the p-channel MOS FET and ndd pin
  • Vss is connected to the source of the n-channel M0SFET and the p substrate.
  • V 1 is composed of a high threshold M 0 SFET.
  • V 2 is set to nm 2 04 and pm2503 Gate Impurity concentration (impurity concentration 2 in the figure) of the semiconductor substrate under the oxide film is reduced.
  • a third means of forming a semiconductor integrated circuit using MOS FETs having different threshold voltages is to change the gate oxide crotch dimension of the MOS FET. Even by using this means, the threshold voltage of the MOSFET that constitutes the logic gate at an arbitrary location in the semiconductor integrated circuit can be changed to its own peak as shown in FIG. However, even in this method, in the process of manufacturing a semiconductor integrated circuit, the number of types of M0S FET to be used in a process of forming a gate oxide film, for example, a thermal oxidation process is required.
  • Figure 26 shows the vertical structure of another device. Using the above method, two impellers with two high and low thresholds M 0 SF ⁇ ET in Figure 12 are used. It is a figure showing an example of an evening.
  • Fig. 25 it has a double-pellet structure in which a .n-well is formed in a part of the p-type substrate layer.
  • n + type source 'drain regions diff2601, diff2604, gate oxide films ox2601, ox2604 and Gate electrodes gate 2601 and gate 2604 are formed to form n channel MOS FETs nm 2601 and nm 2604.
  • p + type source 'drain region diff 2620, cl iff 26 03, gate oxide film ox 2620, ox 26 0 3, and gate electrodes gate 262 and gate 263 are formed of p-channel MOS transistors pm260 and pm260.
  • the source and n-cell of the p-channel MOSFET The V dd, n channel is connected to the source of the MOS FET and the V ss force is connected to the p substrate.
  • V 1 the thickness of the gate oxide film of nm 2601 and pm 2602 (thickness t 1 in the figure) must be increased in order to constitute a high threshold M0 SFET.
  • the thickness of the gate oxide film (thickness t 2 in the figure) of nm 2604 and pm 2603 is reduced because inv 2 is composed of a low threshold MOS FET. I do.
  • a fourth means for forming a semiconductor integrated circuit using M 0 S FETs having different threshold voltages is to change the gate length of the M 0 S FET. Even with this means, as shown in FIG. 5, the threshold voltage of M0S FET constituting the logic gate at an arbitrary position of the semiconductor integrated circuit can be changed to itself.
  • Figure 6 shows an example of the relationship between the gate length and the threshold voltage. For example, by selecting the two points shown in the graph of Fig. 6 and changing the gate length slightly, two types of M 0 SFETs with different threshold voltages can be formed. You.
  • Figure 27 shows a device using this method with two high and low threshold MOS FETs in Figure 12 for an example of two noises over time.
  • the vertical structure of is shown.
  • a double-well structure in which n-type pores are formed in a part of the surface layer of the p-type substrate is adopted.
  • the n + type source is located in the ⁇ -substrate layer.
  • Drain region diff2701, diff2704, gate oxide film 0X2701, oX 274 and the gate electrode gate 270 1, gate 274 are formed to form an n-channel MOS sFET nm 270, nm 274.
  • the layer has a P-type source 'drain region diff2 7 0 2 diff 2 7 0 3, a gate oxide film ox 2 7 0 2 ox 2 7 0 3 N and a gate electrode gate 2 702 gate 2 703 power, the structure of the p-channel MO SFET pm 2 702 pm 2 703 power is formed.
  • the source of the p-channel MOSFET and the source of the n-channel MOSFET are connected to the source of the Vdcln channel MOSFET, and Vss is connected to the p-substrate.
  • the in-plane of FIG. 12 invl nm2704 and pm2703 is obtained. It is assumed that V2 is configured. Since in V 1 is composed of a high threshold value M 0 SFET, the gate length (gate length L gl in the figure) of nm 2701 and pm 2702 is increased. Since V 2 is composed of a low threshold M 0 SFET, the gate length of nm 2704 and pm 2703 (gate length L g 2 in the figure) is reduced.
  • a second means of configuring a semiconductor integrated circuit using M 0 S FETs having different threshold voltages is to change a bias voltage value supplied to the M 0 S FET substrate. Therefore, unlike the above three methods, M 0 SFETs with different threshold voltages have to be separated from each other in order to supply different substrate bias voltages. .
  • the FET performs a layout in which all the elements are formed on the same cell area.
  • this method when this method is used, there is an advantage that an additional manufacturing step for forming ⁇ 0 S F ⁇ of the plurality of threshold voltages is not required.
  • FIG. 7 shows an example in which a well area of we1175 is formed on a semiconductor integrated circuit LSI70.
  • the well 71 and the we 111 4 are the low threshold voltage M 0 SFET)]]]
  • the well 75 is the high threshold voltage of the M 0 SFET river. This is the cell area.
  • the threshold voltage of the M0 SFET imposes restrictions on where the logic gate can be arranged, this restriction is imposed when laying out the logic gate. It is necessary to make arrangements that observe
  • Figure 7 shows an example in which the area ratio between the logic gate using a low threshold voltage MOS FET and the logic gate using a high threshold voltage MOS FET 'is 1: 3. .
  • This ratio is determined by the target operating frequency, the target leak current value, and the logic circuit to be mounted.
  • the base up to the diffusion layer is formed in anticipation of the approximate value of the usage ratio of the gate.
  • two types of threshold values M0S FET two types of operating potential supply lines for supplying a substrate bias are required.
  • FIG. 7 shows an example in which either the n-channel M0 SFET or the p-channel M0 SFET is used alone, but both the n-channel MOSFET and the p-channel MOSFET are used.
  • a semiconductor JE product circuit is configured using complementary M ⁇ SFETs.
  • complementary MO SFET use n-channel MO SFET A P ⁇ cell region for the configuration and an ⁇ ⁇ cell region for the P channel M 0 SFET are required.
  • 3 A double-well structure is used.
  • Fig. 8 shows the vertical structure of a device employing a triple coil structure for two inverting examples of two high and low threshold MOSFETs in Fig. 12. It is.
  • Two insulated ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ we we 1 ⁇ 1 and p-we 1 1 2 are formed on a part of the surface layer of the ⁇ -type substrate, and p-we 1 1 1 N ⁇ ⁇ we n-we 1 1 1, part of the surface layer of p we we 1 1 2 It has a single-layer structure.
  • the electrodes gate .801 and gate 804 are formed to form n-channel MOSFETs nm81 and nm804.
  • the gate electrodes gate 802 and gate 803 are composed of p-channel MOS transistors pm 802 and pm 803.
  • V dd is connected to the source of the p-channel MO SFET and V ss is connected to the source of the n-channel M ⁇ SFET.
  • Vbpl is connected to the n-channel of the p-channel MOSFET pm802, and Vbn1 is connected to the p-channel of the n-channel MOSFET 801.
  • V bp 2 is connected to the n-channel of the p-channel MOS FET pm 803, and V bn 2 is connected to the p-channel of the n-channel MOSFET 804. .
  • nm 801 and pm 802 it is shown in FIG. Therefore, it is assumed that the inverter in V 2 in FIG. 12 is configured.
  • V bp 1 is set to a voltage higher than V bp 2 and V bn 1 is set to V bn Make the voltage lower than 2.
  • FIG. 16 is a plan view of a layout of the circuit of FIG. 12 using a nosepiece having the structure of FIG. FIG. 16 differs from FIG. 15 in that the first gate electrode gate 1 21 and the first p-channel constituted by the p + source and drain region darea 1 21 are formed.
  • a second p-channel M 0 SFET pm composed of a MOS FET pm 1 and a second gate electrode gate 122 and a p + source drain area darea 123 No. 2 means that they are formed on different n-well regions nw 15 1 and nw 15 2 respectively.
  • a first n channel M 0 SFET nm 1 composed of a first gate electrode gate 121 and an n + source-drain region darea 122 is Second gate electrode gate 122 and n + source.
  • the second n-channel MOSFET nm2 composed of the drain region darea 124 is provided with a different p ⁇ It is formed on the cell regions pw 15 1 and pw 152.
  • nw 15 1 is supplied with a negative voltage from the third operating potential supply line V bp 15 1 through the through hole TH 15 1, and nw 15 2
  • Pwl 51 is supplied with a fifth voltage through a through hole TH 152 through a fifth operating potential supply line V bn 15 1
  • nw 1 52 is supplied with a bias voltage through a through hole THI 54 from a sixth operating potential supply line V bn 152.
  • FIG. 9 shows an embodiment of the semiconductor integrated circuit device of the present invention constituted by the complementary type M0S FET shown in FIG.
  • FIG. 9 (a) shows a case where logic gates are arranged in a row on a semi-conductor integrated circuit LSI 90, and a plurality of rows from row 91 to row 98 are arranged vertically.
  • the logic gate is shown by a rectangle, and the internal pattern is omitted, but the p-channel M0SFET and the n-channel M0SFET are arranged vertically.
  • the logic gates on row 91 and row 96 are composed of low threshold voltage M0 SFETs, and the logic gates of the other columns are all high threshold voltage. It is composed of M 0 SFET.
  • nw91 to pw94 four isolated pwell regions of pw91 to pw94 are required. Since the adjacent rows row 92, row 93, row 94, and row 95 are composed of MOSFETs having the same threshold voltage, they share the p-cell region pw 92. It can be. Similarly, row 9 7 and row 9 8 are p-level It shares the region pw94. In addition, five n-perl areas from nw 91 to nw 95 are required. For n ⁇ cells, the adjacent rows r 0 w92 and r 0 w93 also have a single n ⁇ area, nw 92, and row 93 and row 94 have an n-well area nw. 93, r 0 w 97 and row 98 can share the n ⁇ ⁇ region n w 95.
  • FIG. 9 (b) shows an operating potential supply line for supplying the substrate bias power when the arrangement of (a) is performed.
  • the well region is omitted to avoid complication.
  • the wir e 91 forces, wir e 94 are wired parallel to the columns.
  • wiring is also provided at right and left sides of the column for reinforcement at right angles.
  • wire 91 is a high threshold value for the MO SFET's p-channel
  • wire 92 is a high threshold value for the M0 SFET's n-channel
  • wire 93 is a low threshold value for the M0 SFET's p-channel.
  • wire 94 supplies a low threshold M 0 SFET with n-pole power to each of the nozzles.
  • a second means for realizing M0 SFETs having different threshold voltages is a S0I (silicon-on-insulator) device structure.
  • S0Im structure there is no need to isolate the cell region of each M0SFET. For this reason, it is not necessary to configure the same M0 SFETs having the same threshold voltage in the same cell region as described above.
  • an M0 SFET with an arbitrary threshold voltage is placed at an arbitrary location on the semiconductor integrated circuit. Can be placed.
  • the second means for realizing M 0 SFETs having different threshold voltages requires changing the voltage value of the substrate bias power supply, and thus requires an operating potential supply line for that purpose. Become .
  • Fig. 22 shows the embodiment.
  • the semiconductor integrated circuit LSI 220 is an example in which logic gates composed of complementary M0SFETs having an S0I structure are arranged in a row.
  • the logic gates for example, g221 and g222 are represented by rectangles.
  • the shaded shading, as in g 2 21, represents a logic gate composed of M 0 SFETs with a low threshold voltage
  • Each of the bias potential supply lines Vbn221 is wired in parallel with the column.
  • the potential supply line of the source electrode of the M 0 SFET is omitted.
  • Through-holes such as TH221 and TH222 connect the potential supply line to the substrate, and supply the bias power to the substrate of the M0SFET that constitutes each gate.
  • the pass potential supply line parallel to the system IJ is connected to the number of thresholds (however, in the case of a complementary MOSFET, the p-channel MOSFET is used). And an n-channel MOS SFET are required.) Wiring is performed, and through-holes are punched out according to the threshold of the M0 SFET and the value voltage.
  • M0 SFETs with different threshold voltages can be placed anywhere Can be placed.
  • the means for changing the threshold voltage of the M0SFET by changing the substrate bias power supply when used, the slight increase is small. It is more preferable to use the S0I device structure.
  • a storage medium storing a cell library necessary for designing the above-described semiconductor integrated circuit of the present invention Before describing the embodiment, a brief description of the cell and the senor library will be described below.
  • a component having a small logic function called a previously designed cell is used.
  • a cell is an internal circuit element and its connections, layout, and so on. Turns, etc. are designed in advance, and information such as the shape, terminal positions for connection to the outside, logic functions, delay characteristics, and power consumption characteristics is registered as a cell library.
  • FIG. 10 shows an example of a storage medium storing the cell library of the present invention.
  • a library in which three types of inverter cells are registered is stored.
  • the information on the cell the name, dimensions, gate length, pin, delay characteristics, leak current, threshold voltage, function, and the like of the cell are described.
  • c 101 is a standard cell overnight
  • c 102 is a cell obtained by doubling the gate width W of M0SFET.
  • c103 has the same gate width W and the same dimensions as c102, but has delay characteristics and power consumption. Cells that differ only in gender. In other words, the cell is composed of an M0 SFET having a low threshold voltage of the c103 M0 SFET, that is, a cell having a large leak current and a small delay.
  • the library shown in FIG. 10 is required.
  • the manufacturing process of the semiconductor integrated circuit device of the present invention In the case of using M 0 SFETs with different threshold voltages, a process of selectively adding impurities is used in the process of changing the thickness of the gate oxide film depending on the location. ,. As mentioned above, turning power is required.
  • the cell and wiring layout information of the designed integrated circuit, cell connection information, and which cell is connected to which threshold M0 SFET Information that can be recognized as being more composed is required. Since the information on the threshold voltage of the M 0 SFET of each cell is stored in the storage medium storing the cell library of the present invention, the above-mentioned information is used to obtain the above-mentioned information. Kuha. You can make turns. In this sense, instead of the storage medium storing the cell library, the connection relationship between the cells and the wiring, that is, the storage medium storing the so-called netlist, the M ⁇ SFET having a different threshold voltage is used. Having recognizable information can be easily analogized from the present invention, and is included in the present invention.
  • an in-cell is shown, but the present invention can also be applied to cells such as ANDORNANDNOR, selectors, flip-flops, etc.
  • the type of cell to be performed is not particularly limited.
  • FIG. 23 shows a process of performing a logic design using a storage medium storing the cell library of FIG. 10.
  • the rectangular boxes step 230 to step 232 show the processing
  • the black arrows show the processing flow
  • the white arrows show the data flow.
  • the logical description L0G230 is written in a higher-level logical description language such as VHDL.
  • the logic description L 0 G 230 is read, and logic optimization processing step 230 is performed.
  • Logic optimization processing step 230 is optimization processing that does not depend on technology, such as processing that expresses logic in a Boolean expression to minimize the number of Boolean expressions. is there. At this time, an optimization process is performed based on the delay estimated by the delay estimation process step 231. After that, the cell allocation process stepp2322 is performed. This is a process of reading the senorella library LIB 230 and assigning logic independent of the technology to actual cells.
  • the delay calculation process step 2 3.3. And the power consumption calculation process 11 step 2 3 4 are repeatedly executed to perform the optimal cell allocation, and the netlist net 2 Outputs 30.
  • a detailed example is shown in the figure because the cell allocation treatment is a characteristic process of the design method of the present invention.
  • cell allocation treatment is a characteristic process of the design method of the present invention.
  • cell allocation of the routes from A to B and from C to D has already been completed, and the respective delayers are '3.22 nsec and 1.70 sec.
  • C not (B)
  • the delay of the innovator must be 0.08 or less.
  • cells c102 and c103 which have the same function, that is, cells with different threshold values due to different threshold voltages, are present. This is the result of reading the cell library LIB230.
  • the delay and the power saving when each cell is used are calculated, and as a result, the cell c 103 having a low threshold voltage is selected.
  • FIG. 24 shows a process of performing a logic design using the storage medium storing the cell library of FIG. 10.
  • the rectangular boxes step 240 to step244 are processing, black arrows indicate processing flow, and white arrows indicate data flow.
  • the logic description L OG 240 is read, and the logic optimization processing st e p 2.40 is performed. This is the same as step 230 in FIG. After that, the cell allocation process step 241 using only the high threshold value cell is performed.
  • the delay and power consumption calculation process s t.ep 242 is repeatedly executed, and is optimal with the limitation that only high threshold cells are used. Make a cell assignment. Then, place and route processing steps 2 4 3 are performed. Furthermore, by taking into account the actual wiring length after placement and routing, the delay and power consumption calculation processing steps 242 result in more accurate calculation results. As a result, if there is a delay violation path, the process on the cell on the violation path is replaced with a cell of the lower threshold M ⁇ SFET with the same function. Outputs the added netlist net240. This has the advantage that the violation can be eliminated without changing the layout of the week ffl. Also, contrary to the embodiment of FIG.
  • Fig. 18 is a graph with the horizontal axis representing cycle time (maximum path delay) and the vertical axis representing the number of cells included in the path of the delay value. If a cell is included in multiple paths, it is assumed that the cell is included in the path with the largest delay value.
  • the solid line (1) indicates the case where a MOSFET having a uniformly high threshold voltage (0.15 V) is used, and the thick solid line (2) indicates the result of implementing the present invention. 0.15 V) and the low threshold voltage JE (—0.05 V), the solid line (3) shows the uniform low threshold voltage (0.15 V) of the MOSFET. Shows the case when used.
  • the solid line (1) has a maximum path of 5 nsec, but in (2) and (3), it has a maximum of 3.95 nsec, which indicates that both are speeded up.
  • Figure 17 is a graph in which the horizontal axis indicates the cycle time (maximum path delay) and the vertical axis indicates the power consumption due to the leak current.
  • This circuit operates at a cycle time of 5 nsec (200 MHz) when a ⁇ OSFET with a uniformly high threshold voltage (0.15 V) is used. .
  • the power consumption values are normalized by assuming that the power consumption when a M0S FET with a uniform high threshold voltage (0.15 V) is 1 is assumed.
  • the block three; and 3 ⁇ 4 indicate the results when the threshold voltage was reduced uniformly, and the circles indicate the two threshold voltages M 0 according to the present invention. This is the result of using SFET. 'Threshold voltage is shown next to each plot point.
  • the low threshold voltage is set to 0.15 V
  • the high threshold voltage is set to 0.15 V
  • two types of M 0 SFETs with compressible threshold are used.
  • the cycle time can be increased up to 3.95 nsec (253 MHz), and the power consumption is about 20.
  • the cycle time is also 3.95 nsec, but the power consumption is 60 or more. U. Also, for example, under the condition that the power consumption due to the leak current is kept within 10 or less, when the threshold voltage is changed uniformly, the cycle time is 4.3 3 nsec (2 3 1 MHz), but according to the present invention, it can be seen that high-speed operation is possible up to a cycle time of 4.07 nsec (246 MHz).
  • the ratio of the threshold voltage M 0 SFET is 6% at a low threshold voltage of 0.1 V, 15% at a low threshold voltage of 0.05 V, and 0.0% at a low threshold voltage. At V, it is 23%, and at low threshold voltage-0.05 V, it is 30%. Since the leakage current of ⁇ 0 SF ⁇ ⁇ when the threshold voltage is decreased increases exponentially, the ratio of the threshold ⁇ ⁇ ⁇ 0 SF ⁇ ⁇ ⁇ ⁇ is preferably within about 30%. . In order to suppress the power consumption appropriately, it is more preferable to keep the power consumption to 10% or less.
  • the present invention it is possible to minimize the low threshold voltage ⁇ 0 SF ⁇ ⁇ , and the ratio of the low threshold value ⁇ 0 SF ⁇ ⁇ to the total ⁇ 0 SF ⁇ ⁇ It is a feature of the present invention that the force is within 30%.
  • FIG. 28 shows an example in which the semiconductor integrated circuit of the present invention is applied to a microphone-port processor.
  • FIG. 28 shows the main constituent blocks of the: 'microphone processor, and schematically shows the arrangement of cells inside the rectangular block in a rectangular shape.
  • the configuration blocks are CPU (central processing unit), FPU (floating point unit), cache (built-in memory), BSC (bus control), and DMA. (Direct memory access), CPG (clock control), INT (interrupt control), etc.
  • the cells shaded in the block to be written are cells with low thresholds, and the cells in white are cells with high thresholds. For example, there are many timing critical paths, and CPUs, FPUs, caches, etc. have a large number of cells with low thresholds. I understand that. Blocks such as INT that have sufficient timing have a small percentage of cells with low threshold values.
  • the present invention not only the threshold voltage is changed for each block, but also the M 0 SFET having a low threshold value as needed even in the same block.
  • high threshold M ⁇ SFETs can be used appropriately, and the use of low threshold M0 SFETs can be minimized, realizing high-speed operation and low power consumption simultaneously. It becomes possible to manifest.
  • the present invention realizes a high-speed operation and a low leak current at the time of activation, but controls the board noise power at the time of a standby.
  • it is possible to combine with a known technique for raising the threshold.
  • gl 1 to g 2 2 2 are logic gates.
  • g gl 91, g gl 92, g g 201, and g g 202 are logical gate groups.
  • ⁇ 11 to f14, f121 to f143, and f191 to f203 are flip-flops.
  • LSI 50, LSI 70, and LSI 90 are semiconductor integrated circuits.
  • w e 1 7 1 to w e l 1 7 4 are ⁇ ⁇ -well regions.
  • d are a l 2 1 to d a r e a l 24, d i f f 81 to d i f f 27 04 are source / drain areas.
  • oX801 to oX274 are gate oxide films.
  • gat e21 1 to gate2704 are gate electrodes.
  • row 91! ⁇ Ow98 is a logical gate sequence.
  • pw91 to pw94, pw121 pwl51, pwl52 and 8002 are p-well regions.
  • nw91 to nw95, nwl21, nwl51, nwl52, 83 are nell
  • wire 91 to wire 94, V d cl, V ss, V dd 1 21 N V dd 13 1, V ddl 41, V ssl 21, 1, vssl 31, V ssl 41, V bpl to V bp22, Vbnl to Vbn22 are operating potential supply lines.
  • c 101 to c 103 are cells.
  • nd 1, nd 2, ndl 31 to ndl 41 to ndl 43, nd 211 to nd 221 are nodes.
  • pml to pm2703 are p channel MOS FETs.
  • nml to nm2704 are n-channel MOSFETs.
  • inv 1, inv 2, inv 1 3 1, and inv 2 1 1 are the logical gates.
  • NAND 131, NAND 14 1 to NAND 14 3 are NAND gates.
  • term 1 2 1 to term 1 2 4 are terminals.
  • TH121, TH122, TH151-1 to TH154, TH221, and TH22 are snow holes.
  • cl 31, cl 32, cl 41, cl 42, cl 91, and c 201 are logic gate circuits.
  • step 230 to step 23, step 24 to step 24 are processing steps.
  • LOG 230 and LOG 240 are logical descriptions.
  • LIB 230, LIB 230 is a cell library.
  • net 230 and net 240 are netlists.
  • MOS FETs having different threshold voltages are appropriately selected, and the semiconductor integrated circuit device is selected.
  • a semiconductor integrated circuit device capable of operating at high speed while suppressing an increase in power consumption due to the leakage current of the M ⁇ SFET during active operation can be realized. can get.

Description

明 細 書
半導体集積回路装置およびセルラ イ ブラ リ を記憶 した記 憶媒体および半導体集積回路の設計方法
技術分野
本発明は、 半導体集積回路装置に係わ り 、 特に、 高速か つ低電圧動作に好適な半導体集積回路装置およびセルラ イ ブラ リ を記憶 した記憶媒体に関わ る。
背景技術
現在製造されている半導体集積回路装置においては、 高 集積度、 低消費電力 と いう 特徴を持つ M 0 S F E Tが広 く 用 い られている。 MO S F E Tには、 しき い値電圧が存在 し、 こ の しき い値電圧に よ り F E Tのオ ン 一オ フ の特性が決ま る 。 ドラ イ ブ能力を上げ、 回路の動作速度を向上させる た めには、 しき い値電圧を低 く 設定 しなければな らない。
しか し、 1 9 9 3シ ンポ ジ ユ ウ ム オ ン ブイ ' エル · ェ ス · アイ サーキ ッ ト ダイ ジ ェ ス ト ォブ テク ニカル ぺ一パーズ （ 1 9 9 3年 5月 ） 第 4 5頁か ら第 4 6頁
( 1 9 9 3 S y m p o s i u m o n V L ^ I C i r c u i t s D i g e s t o f e c h n i c a 1 P a p e r s , p p 4 5 - 4 6 (M a y 1 9 9 3 ) ) に述べ られている よ う に、 しき い値電圧をあま り 低 く 設定する と、 MO S F E Tのサブス レ ツ シ ョ ル ド特性 （テ一 リ ング特性） によ っ て、 F E Tを完全にオフする こ とができ な く な り 、サブス レ ツ シ ョ ル ド リ ー ク 電流 （以下 リ ー ク 電流） が増大 し、 半導体集 積回路の消費電力が非常に大き く な る と いう 問題があ る。
一般に、 MO S F E Tの しき い値電圧を高 く する ためには、 ゲ一 ト酸化膜厚を高 く した り 、 ゲ一 卜酸化膜下の不純物濃 度を高 く する 方法が と られている。 つま り M 0 S F E Tに よ り 構成される半導体集積回路装置を設計する際には、 所望 する動作周波数 と消費電力を勘案 し、 M 0 S F E Tの しき い 値電圧を決定 し、 半導体製造プ ロ セ ス条件が決定さ れて い る 。
半導体集積回路装置中の M 0 S F E Tの しき い値電圧を、 一律一定の値に設定する こ とが通常行われているが、 近年 の発明に よれば、 ま た、 1 9 9 6 アイ ' ィ 一 ' ィ 一
- ィ 一 イ ンタ ーナ シ ョ ナソレ ソ リ ッ ドステイ ト サ一キ ッ 卜 カ ン フ ァ レ ンス ダイ ジ ェ ス ト ォブ テ ク 二力 ル ぺ ーズ （ 1 9 9 6年） 第 1 6 6頁力、 ら第 1 6 7 貞 、 Ι Ε ϋ Ε I n t e r n a t i o n a l S o l i d S t a t e し i r c u i t s C o n r e r e n c e D i g e s t o f T e c h n i c a l P a e r s , P P . 1 6 6 — 1 6 7 , 1 9 9 6 ) にあ る よ う に、 スタ ン 時や動作時等の 動作状態に応 じて、 基板バイ アス電圧値を変化させ M 0 S F E Tの しき い値電圧を コ ン 卜 口 一ノレする こ とを可能 とする 半導体集積回路が提案さ れている。
特開平 8 - 2 7 4 6 2 0では、 半導体集積回路を複数の機 能ブロ ッ ク で構成する場合に、 機能ブロ ッ ク ご と に、 独立 に基板バイ ァス電圧値を変化させ高速性が重視される ブ口 ッ ク は低 しき い値電圧の M0 S F E Tに し、 そ う でないプロ ッ ク は高 しき い値電圧の M 0 S F E Tと して動作させる こ と も提案されている。
ま た、 アイ · ィ 一 ' ィ 一 ' ィ 一 ジ ャ ーナル ォブ ソ リ ッ ドスティ ト サーキ ッ 卜 、 V O L 3 0 N 08 ( 1 9 9 5 年 8月 ） 第 8 4 7頁か ら第 8 5 4頁 （ I E E E J O U R N A L O F S O L I D - S T A T E C I R C U I T, V 0 L 3 0 , N 0 , A U G U S T 1 9 9 5 ) に よれば、 電源供給線 と 擬似電源供給線を設け、 こ れ らの間にスィ ツ チ ン グ MO S F E Tを配 し、 主回路には、 擬似電源供給線か ら電源を供給す る構成を と り 、 ス タ ンノくィ 時には、 上記スィ ツ チ ン グ M〇 S F E Tを O F F し、 主回路に電源を供給 しな いこ と に よ り 、 低消費電力化を実現する提案がな されている。 こ こ で、 上 記ス イ ッ チ ン グ M 0 S F E Tは、 動作時に は ス ィ ッ チ ン グ動 作をせず 0 Nの状態を保っために、 主回路を構成する M 0 S F E Tと比べ、高 しき い値電圧に してお く こ とが提案 されて いる。
発明の開示
上述 した よ う に、 上記従来技術においてはスタ ンバィ 時 やア ク テ ィ ブ動作時等の動作状態に応 じて、 基板バイ アス 電圧値を変化させ MO S F E Tの しき い値電圧を コ ン 卜 口 一 ノレ し た り 、 機能ブロ ッ ク ご と に、 独立に基板バイ ア ス電圧 値を変化させ高速性が重視される プロ ッ ク は低 しき い値電 圧の M 0 S F E Tに し、 そ う でな いプロ ッ ク は高 しき い値電 圧の M 0 S F E Tと して動作させる こ とが提案されている。 さ らには、 動作時に ス ィ ツ チ ング速度が要求さ れな い特別 な M 0 S F E Tの しき い値電圧を高 く する こ とが提案されて いる。 と こ ろが、 スタ ンバイ 時に一律に しき い値電圧を上 げて、 ア ク テ ィ ブ動作時には、 一律に しき い値電圧を下げ る方法では、 ァ ク テ ィ ブ動作時に高速に動作させる ために は、 リ ー ク 電流に よ る 消費電力の増加を避け る こ とができ な い。 ま た、 実際には、 同一の機能ブロ ッ ク においてでさ え も、 機能ブロ ッ ク を構成する個々 の論理ゲ一 卜 に よ っ て は、 必要な動作速度が異な る場合が存在する こ とが発明者 らの検討に よ り 判明 した。
図 1 1 は、 1 0 0 M H zで動作する半導体集積回路におけ る フ リ ッ プフ ロ ッ プ問の経路のディ レイ 値の度数分布を示 した ものであ る。 横軸は経路のディ レイ 値、 縦軸はそのデ ィ レイ 値を もつ経路の度数を示 している。 1 0 0 M H zで動 作する ためには、 図中の （ 1 ) の分布のよ う に、 全経路がデ ィ レイ 値 1 O n s e じ ょ り 小さ い値に分布 している必要があ る。 こ の半導体桀積回路の動作速度を 1 2 5 M H z に したい 場合には、 全経路がディ レイ 値 8 n s e c よ り 小さ い値に分 布 している必要が生 じ る。 そのために、 従来の技術に よれ ば、 プロ セス条件を変え る 、 ま たは、 基板バイ アス電源を 変え る こ と に よ り 、 回路を構成する M 0 S F E Tの し き い値 電圧を一律低 く していた。
その結果、 例えば、 図 1 1 中の （ 2 ) の分布のよ う に変化 する 。 しか し、 こ の時には、 リ ー ク 電流に よ る 消費電力力 増大 し、 要求される 消費電力の条件を満足 しな く な る場合 があ る。 ま た、 逆に、 消費電力を も っ と低 く したい場合に は、 従来の技術に よれば、 プロ セス条件を変え る、 ま たは、 基板バイ ア ス電源を変え る こ と に よ り 、 回路を構成する M 0 S F E Tの しき い値電圧を一律高 く していた。 その結果、 例えば、 図中の （ 3 ) 分布のよ う に変化する。 つま り 、 回路 の動作速度が低下 し、 1 0 0 M H zは実現でき な く な つ て し ま う 。
そ こ で、 動作速设を重視するか、 消費電力を重視するか を決めて、 どち らかを妥協せざる を得なか っ た。
本発明の課題は、 上記 したよ う な従来技術の問題点を解 決する こ と にあ る。 すなわち、 M O S F E Tによ り 構成され る半導体集積回路装置において、 リ ー ク 電流に よ る 消費 電力の増加 と動作速 の調和を好適にはか り 、 ア ク テ ィ ブ 動作時の Μ 0 S F Ε Τの リ ー ク 電流に よ る 消費電力の増加を 抑えかつ高速に動作可能な半導体集積回路装置を提供する こ と にあ る。
さ らには、 リ ー ク 電流に よ る 消費電力の増加 と動作速度 の調和を好適に設計する ために必要なセルラ イ ブラ リ を格 納 した記憶媒体を提供する こ と にあ る 。
さ らには、 リ ー ク 電流に よ る消費電力の増加 と動作速度 の調和を好適に設計する ための半導体集積回路の設計方法 を提供する こ と にあ る。
」ニ記課題を解決する ための本発明の骨子は、 あ る一定の 動作状態、 例えば、 高速動作を要求さ れる ァ ク テ ィ ブ動作 状態において、 同一の機能ブロ ッ ク においてでさえ も、 し き い値電圧の異な る Μ 0 S F Ε Τに よ り 半導体桀積回路装置 を構成する 点にあ る。
詳 し く 述べる と、 本発明の半導体集積回路装置の第 1 の 特徴は、 半導体桀積回路装置中の複数の信号経路について、 各々 の信号経路に沿 つ て信号が伝わる 時間すなわちディ レ ィ を鑑み、 要求される動作周波数を満足する ために、 ディ レイ に余裕のあ る経路においては、 動作速度は遅いが リ 一 ク 電流が小さ いよ う な高 しき い値電圧の Μ〇 S F Ε Τに よ り 構成 し、 逆に、 ディ レイ に余裕のな い経路においては、 リ ー ク 電流は大き いが動作速度が速いよ う な低 しき い値電圧 の M O S F E Tに よ り 構成する こ とであ る。
ま た、 本発明の半導体装置の第 2の特徴は、 半導体集積 回路装置中のある信号経路を高 しき い値電圧の Μ 0 S F Ε Τ のみで構成する と、 その経路のディ レイ が大き く な り 要求 される動作周波数を満足する こ とができず、 低 しき い値の M 0 S F E Tのみで構成する と、 逆にディ レイ に余裕が生 じ、 無駄に リ ー ク 電流に よ る 消費電力を増加させる場合に、 信 号経路にそ っ て、 低 しき い値の Μ 0 S F Ε Τと高 しき い値電 圧の Μ 0 S F Ε Τを適宜混在させ、 要求される動作周波数を 満たすディ レイ を確保 しつつ、 リ ー ク 電流を最小限に抑え る こ とであ る。
さ らに、 本発明の半導体装置の第 3の特徴は、 半導体集積 回路装置中の 1つの始点ノ 一 ドか らの信号経路が、 あ る ノ 一 ドで分岐 して複数の ノ ー ドへ至る信号経路において、 前 記 したよ う に、 低 しき い値の Μ 0 S F Ε Τと高 しき い値電圧 の Μ 0 S F Ε Τを適宜混在させる場合、 低 しき い値の Μ 0 S F Ε Τの使川を最小限にする ために、始点ノ 一 ドか ら分岐ノ ― ドま での経路に低 しき い値の Μ 0 S F Ε Τを多 く 使用する こ とである 。 ま た、 複数の始点ノ ー ドか らの信号経路が、 あ る ノ ー ドで合流 し、 1つの終点ノ 一 ドに至る経路に対 し て、 前記 した よ う に、 低 しき い値の Μ 0 S F Ε Τと髙 しき い 値電圧の Μ 0 S F Ε Τを適宜混在させる場合、 低 しき い値の Μ 0 S F Ε Τの使用を最小限にする ために、 合流ノ 一 ドか ら 終点 ノ ー ドま での経路に低 しき い値の Μ 0 S F Ε Τを多 く 使 月 する こ とであ る。
さ ら に、 本発明において、 しき い値電圧の異な る Μ 0 S F
Ε τに よ り 半導体桀 回路を 成する ための第 1 の手段は 前記 M 0 S F E Tのゲー ト酸化膜下の半導体基板の不純 物濃度を変え る こ とであ り 、 第 2の手段は前記 M 0 S F E T の基板に供給するバイ アス電圧値を変え る こ とであ り 、 第 3の手段は前記 M 0 S F E Tのゲ一 ト酸化膜厚寸法を変え る こ とであ り 、 第 4の手段は前記 M 0 S F E Tのゲー ト 長を変 え る こ とであ る。 CT/JP さ ら に、 上記 した 4つの手段を組み合わせる こ と に よ り 、 しき い値電圧の異な る M 0 S F E Tを構成する こ とを特徴と する 。
さ ら に、 上記 した、 しき い値電圧の異な る M 0 S F E Tを 成する第 2の手段において、 基板に供給するバイ アス電 圧値を変え る ために、 互いに絶縁さ れた複数の島状のゥ ル領域を構成 し、 前記 しき い値電 ΓΕが異な る M 0 S F E Tは 異な る ゥ ェ ル領域上に配置される こ とを特徴とする こ とで あ る。
さ ら に、 上記 した よ う に、 しき い値電圧が異な る M O S F E Tを異な る ゥ ヱ ル領域上に構成する ために、論理ゲー ト を 1次元の列状に配置 し、 複数の列を列 と直交方向に並べる こ と に よ り 、 論 ϋゲー ト を 2次元的に配置 し、 同一の しき い値電圧の M O S F E Tに よ り 構成さ れる論理ゲー 卜 を、 同 一の列上に配置 し、 列に沿 つ た同一の ゥ ヱ ル領域上に同 じ しき い値電圧の M O S F E T構成 し、 列 と 同方向の配線に よ り ノ ィ ァス電源を供給する こ とを特徴とする こ とであ る。
さ らに、 上記 した よ う に、 同一の しき い値電圧の M O S F E Tに よ り 構成される論理ゲ一 卜 を、 同一の列上に配置 し、 列に沿つ た同一のゥ ル領域上に構成する さ いに、 隣接す る複数の列の論理ゲー 卜 が同一の しき い値電圧の M〇 S F E Tに よ り 構成される場合、前記複数の列に渡 り ゥ エ ル領域 を共有する こ とを特徴 とする こ とであ る。
さ らに、 上記 したよ う な半導体集積回路装置を設計する ために使用する セルラ イ ブラ リ を記憶 した記憶媒体は、 同 一の機能と 同一の外形を も ち、 しき い値電圧の異な る M〇 S F E Tに よ り 構成されたこ と に よ り 、 ディ レイ および消費電 力が異な っ た少な く と も 2種類以上のセルが登録さ れてい る こ とを特徴 とする こ とであ る 。
さ ら に、 上記 したよ う な半導体集積回路装置を設計する ための設計方法は、 上述 したセルラ イ ブラ リ を記憶 した記 憶媒休を用 い、信号経路のディ レイ を計算する ステ ッ プと、 上記信号経路のディ レイ を計算する ステ ッ プに よ る計算結 果を用 い、 同一の機能 と同一の形状を も ち、 しき い値電圧 の異な る スィ ッ チ ング素子に よ り 構成さ れた少な く と も 2 種類以上のセルの中か ら 1つのセルを選択 し、 論理回路に 割 り 当て る ステ ッ プを含むこ とを特徴 とする 。
さ ら に、 上記 した よ う な半導体集積回路装置を設計する ための別の設計方法は、 上述 したセルラ イ ブラ リ を記憶 し た記憶媒体を用い、 高 しき い値のスイ ッ チ ング素子に よ り 構成されたセルのみを用いて論理回路を設計する ステ ッ プ と、 信号経路のディ レイ を計算する ステ ッ プと、 上記高 し き い値のスィ ツ チ ング素子に よ り 構成されたセルのみを用 いて設計さ れた論现回路のセルの一部を、 同一機能 と 同一 形状を持つ低 しき い値のスィ ツ チ ン グ素子に よ り 構成され たセルに置き換え る ステ ッ プを含むこ とを特徴 とする。
本願発明の他の観点では、 信号経路中に ラ ッ チ回路、 フ リ ッ プフ ロ ッ プ回路、 信号出力端子、 あ る いは信号入力端 子のよ う に信号の状態を保持する 回路を複数有 し、 これ ら の回路の間の信号経路中には閾値の異な る複数の 卜 ラ ン ジ ス夕 を有する。 あ る いは、 信号経路中に ク ロ ッ ク 信号に よ り 制御される第 1 の回路を複数有 し、 第 1 の回路の間の信 号経路中には閾値の異な る複数の ト ラ ン ジス夕 を含む第 2 の回路を有する。
設計思想 と しては、 信号経路中に ク ロ ッ ク 信号に よ り 制 御される第 1 の回路を複数有 し、 第 1 の回路の間の信号経 路には闘値の異な る複数の 卜 ラ ン ジス夕か らな る第 2 の回 路を有する半導体集積回路装置の設計方法であ っ て、 回路 を構成する第 1 の回路相互問の信号遅延時間が所定 目 標値 を超えな いよ う に、 第 2 の回路を構成する ト ラ ン ジ ス タ の 閟値を設定する。
すなわち、 閾値が同一の ト ラ ン ジス タ を用 いた とすれば、 複数あ る第 1 の回路間の経路の う ちで、 回路全体の動作速 度を律速する遅延時間の大き な経路の出現を避け得ない。 しか し、 こ の よ う な遅延時間の大き な経路に、 閾値の小さ な高速 ト ラ ン ジ ス タ を適宜用 いる こ とで当該経路の遅延時 問を小さ く する こ とができ 、 回路全体の動作周波数を改善 する こ とができ る。
図面の簡単な説明
図 1 は本発叨の半導体桀積回路装置の代表的な 施例の 論理ゲ一 ト 回路図。
図 2 は本発明の半導体集積回路装置の別の実施例の論理 ゲー ト 回路図。
図 3 は本発明の半導体集積回路装置の別の実施例の論理 ゲー 卜 回路。
図 4 は本発叨の半導体集積回路装置の別の実施例の論理 ゲー 卜 回路図。
図 5 は本発明の半導体集積回路装置の実勢例におけ る論 理ゲ一 卜 の配置図。
図 6 はゲー ト 長 と しき い値電圧の関係を示す図。
図 7 は本発明の半導体集積回路装置の実勢例におけ る ゥ X ル領域の 成図。
図 8 は本発明の半導体集積回路装置の実施例におけ る デ パ、ィ ス構造断面図。
図 9 は本発明の半導体集積回路装置の別の実勢例におけ る ゥ エ ル領域の構成図。
図 1 0 は本発 Iリ jのセルラ イ ブラ リ を記憶 した記憶媒体の 実施例。
図 1 1 は一般的な信号経路のデ ィ レイ 値の分布の例を示 す図。
図 1 2 は本発明の半導体集積回路装置の実施例の M 0 S F E T回路図。
図 1 3 は本発明の半導体桀積回路装置の別の実施例の M 0 S F E T回路。
図 1 4 は本発明の半導体集積回路装置の別の実施例の M 0 S F E T回路図。
図 1 5 は本発叨の半導体柒積回路装置の実施例の レイ ァ ゥ 卜 図。
図 1 6 は本発明の半導体集積回路装置の別の実施例の レ ィ ァ ゥ 卜 図。
図 1 7 は本発明の実施例でのディ レイ と 消費電力の関係 を示す図。
図 1 8 は本発明の奘施例でのデ ィ レイ値の分布を示す図。 図 1 9 は本発明の半導体集積回路装置の実施例の論理ゲ 一 卜 回路図。
図 2 0 は本発明の半導体集積回路装置の実施例の論理ゲ 一 卜 回路図。
図 2 1 は本発明の半導体集積回路装置のパス ト ラ ン ジス 夕 と相補型 M O S F E Tが混在 した実施例の M O S F E T回 路図。
図 2 2 は本発明を S 0 I デバイ ス構造を用いて実施 した 場合の半導体集積回路装置の レイ
ァ ゥ 卜 図。
図 2 3 は本発明の半導体桀積回路の設計方法の実施例を 示す図。
図 2 4 は本発叨を半導体桀積回路の設計方法の別の実施 例を示す図。
図 2 5 は本発明の半導体桀積回路装置の実施例における デバイ ス構造断面図。
図 2 6 は本発明の半導体集積回路装置の別の実施例にお け る デバイ ス構造断而図。
図 2 7 は本発明の半導体集積回路装遛の別の実施例にお け る デバイ ス構造断面図。
図 2 8 は本発明の半導体集積回路装 itをマイ ク ロ プロセ ッ サに適用 した実施例の図。
発明を実施するための最良の形態
以下、 本発明の実施例について、 図面を参照 しなが ら説 明する。
図 1 は、 本発明の代衷的な実施例を示す図であ る 。 図 1 の回路は、 フ リ ッ プフ ロ ッ プ f 1 1力、 ら f 1 4お よび N A N D素子 g 1 1力、 ら g 1 9で構成されている。 図では、 説明を 簡単にする ために g 1 1か ら g 1 9の論理ゲー 卜 を全て N A N Dで示 しているが、 本発明の半導体集積回路装置が N A N D素子のみで構成さ れる制限を持つ も のではない。 ま た、 図中で説明に関係のな い信号は省略 してある。 図 1 の例の 回路は、 2 0 0 M H zで動作させる こ とする。 そのためには、 フ リ ッ プフ ロ ッ プ f 1 1 に ク ロ ッ ク 信号 C Kが入力 して力、 ら、信号がフ リ ッ プフ 口 ッ プ f 1 2に入力する ま での経路の W 9/3451 ディ レイ 、 および、 フ リ ッ プフ ロ ッ プ f 1 3に ク ロ ッ ク 信号 C Kが入力 してか ら、 信号がフ リ ッ プフ 口 ッ プ f 1 4に入力 する ま での経路のデ ィ レイ カく 5 n s e c以内である こ と力く 求め られる。 こ こ で、 N A N D素子お よびフ リ ッ プフ ロ ッ プ を高 しき い値電圧の M 0 S F E Tで構成 した場合のデ ィ レイ を 1 n s e c、低 しき い値電圧の M O S F E Tで構成 した場合 のディ レイ を 0. 8 n s e c とする。
図 1 において、 網掛けで示 した論理ゲ一 卜 つま り 、 ί 1 3、 g 1 5力、 ら g 1 9は、 低 しき い値電圧の M 0 S F E Tに よ り 構 成さ れ、 β抜き で示 した素子は、 高 しき い値電圧の Μ 0 S F Ε Τで構成さ れている。 こ れに よ り 、 f 1 1および g 1 1力、 ら g 1 4を経て f 1 2に至る経路のディ レイ は 5 n s e cで あ り 、 f 1 3および g 1 5か ら g 1 9を経て f 1 4に至る経路 のディ レイ は 4. 8 n s e cにな り 、 両方の経路 と も 5 n s e c以內であ り 目標の 2 0 0 M H zで動作させる こ とができ る。 こ こ で、 従来技術の よ う に全ての論现ゲー 卜 を高 しき い 値の M 0 S F E Tで構成する と、 f 1 3および g 1 5カヽ ら g 1 9を経て f 1 4に至る経路のディ レイ は 6 n s e c と な り 、 本回路は 1 6 7 M H zで しか動作させる こ とができ ない。
次に、 リ ー ク 電流に着 目 する。 こ こ で、 高 しき い値電圧 の M〇 S F E Tで構成した場合の 1つの論理ゲー 卜 の リ 一 ク 電流を 1 p Aと し、 低 しき い値電圧の MO S F E Tで構成 し た場合の 1つの論理ゲー 卜 の リ ー ク 電流を 5 p Aとする。 こ の時、 図 1のよ う に、 信号経路每に、 論理ゲー ト を構成す る M 0 S F E Tの しき い値電圧を変えた場合には、 総 リ ー ク n流は 3 7 p Aにな る 。 従来技術のよ う に、 全ての論理ゲー 卜 を一律高 しき い値電圧の M 0 S F E Tで構成 した場合の総 リ 一 ク 電流は 1 3 p Aにな り 、 一律低 しき い値電圧の M 0 S F E Tで構成 した場合の総 リ ー ク 電流は 6 5 ρ Αにな っ て し ま う 。
つま り 、 図 1 の例では、 リ ー ク 電流 1 3 p Aで動作周波数 1 6 7 M H z , ま たは、 リ ー ク 電流 6 5 p Aで動作周波数 2 0 0 M H zの選択 しかでき なか つ たが、 本発明に ょ う に、 信号 経路に よ っ て、 リ ー ク 電流 3 7 p Aで動作周波数 2 0 0 M H zを実現する こ とができ る 。 つま り 、 図 1 に示す実施例の骨 子は、 目 標動作周波数を実現 しつつ、 リ ー ク 電流を抑え る ために、 半導体 ½積回路を構成する信号経路のデ ィ レイ に よ り 、 低 しき い値電圧の M 0 S F E Tと高 しき い値 圧の M O S F E Tを使い分け る こ と にあ る。
図 2を用 いて本発明の別の実施例を示す。 図 2の回路は、 図 1 と全 く 同様な回路であ るが、唯一異な る のは、 図 2では、 論理ゲ一 卜 g 1 7が高 しき い値電圧の M 0 S F E Tで構成さ れている こ と であ る。 図 1 では、 f 1 3および g 1 5カヽ ら g 1 9を経て f 1 4 に至る経路の全ての論理ゲー 卜が低 しき い値 ¾£圧の M 0 S F E Tで構成されお り 、 そのデ ィ レイ は 4 . 8 n s e cであ っ た。 つま り 、 動作周波数 2 0 0 M H zであ る ためには、 0 . 2 n s e cの余裕が存在 したこ と にな る。 図 2の場合は、 f 1 3お よび g 1 5カヽ ら g 1 9を経て f 1 4に 至る経路において も、 高 しき い値電圧の M 0 S F E Tで構成 さ れる素子を 1 っ混茌させる こ とに よ り 、 ディ レイ を 5 n s e c と し、 リ ー ク 電流を さ ら に削減する こ とができ 、 総 リ 一 ク 電流は 3 3 p Aにな る。 つま り 、 図 2に示す実施例の骨子 は、 標動作周波数を実現 しつつ、 リ ー ク 電流を最小限に 抑え る ために、 1つの信号経路において も、 しき い値電圧 の異な る M 0 S F E Tを適宜混在させる こ とであ る。
図 3を用 いて本発 Iリ jの さ らに別の実施例を示す。図 3では、 フ リ ッ プフ ロ ッ プ f 3 1、 f 3 2、 f 3 3 と、 論理ゲー ト g 3 0 1力、 ら g 3 1 7に よ り 構成されている。 f 3 1力、 ら f 3 2の 経路および f 3 1カヽ ら ί 3 3の経路の 目標とする ディ レイ を 1 0 n s e c とする 。 各素子のディ レイ および リ ー ク 電流の 値は図 1お よび図 2 と 同様 とする。 f 3 1力、 ら f 3 2の経路 、 f 3 1力、 ら f 3 3の経路の どち ら も、 1 1個の論理ゲ一 卜 で構成されてお り 、 1 0 n s e cのディ レイ を実現する ため には、 1 1個の論理ゲー 卜 中で少な く と も 5個の素子を低 し き い値電圧の M 0 S F E Tで構成する必要があ る 。
こ の時、 図 3に示すよ う に、 両経路の共通部分であ る g 3 0 1力、 ら g 3 0 5を低 しき い値電圧の M 0 S F E Tで構成す る こ と に よ り 、 低 しき い値電圧の M 0 S F E Tで構成する論 理ゲー 卜数を全体で最小にする こ とができ る。 こ の場合の 総 リ ー ク 電流は 3 7 p Aであ り 、 両経路の共通部分以外の論 理ゲー ト例えば g 3 0 7力、 ら g 3 1 1お よび g 3 1 3力、 ら g 3 1 7を低 しき い値電圧の M 0 S F E Tで構成する と総 リ 一 ク 電流は 5 7 p Aとな り 、 従来技術のよ う に全ての論理ゲー 卜 を低 しき い値電圧の M 0 S F E Tで構成 した場合は 8 5 p A と な る。 つま り 図 3に示す実施例の骨子は、 1つの始点 ノ ー ドか らの信号経路が、 あ る ノ ー ドで分岐 して複数の ノ ー ド へ至る信号経路において、 低 しき い値の M 0 S F E Tと高 し き い値電圧の M 0 S F E Tを適宜混在させる場合、 低 しき い 値の M 0 S F E Tの使用を最小限にする ために、 始点ノ 一 ド 力、 ら分岐ノ 一 ドまでの経路に低 しき い値の M 0 S F E Tを多 く 使用する こ とであ る。
図 4を用 いて本発明の さ らに別の実施例を示す。 図 4は、 フ リ ッ プフ ロ ッ プ f 4 1、 f 4 2、 f 4 3 と、 論理ゲー ト g 4 0 1カヽ ら g 4 1 7に よ り 構成されている。 f 4 1カヽ ら f 4 3の 経路お よび f 4 2か ら f 4 3の経路の 目 標 とする デ ィ レイ を 図 3同様に 1 0 n s e c とする。 各素子のデ ィ レイ お よび リ — ク 雷流の値は図 1力、 ら図 3 と 同様 とする 。 ί 4 1か ら ί 4 3の経路、 f 4 2カヽ ら f 4 3の経路の どち ら も、 1 1個の論 理ゲー 卜 で構成されてお り 、 1 0 n s e cのディ レイ を実現 する ためには、 1 1個の論理ゲー 卜 中で少な く と も 5個の素 子を低 し き い値電圧の M 0 S F E Tで構成する必要があ る。
こ の時、 図 4 に示すよ う に、 両経路の共通部分であ る g 4 0 7力、 ら g 4 1 1 を低 しき い値電圧の M 0 S F E Tで構成す る こ と に よ り 、 低 しき い値電圧の M O S F E Tで構成する論 理ゲー 卜 数を全体で最小にする こ とができ る。 こ の場合の 総 リ ー ク 電流は 3 7 p Aであ り 、 両経路の共通部分以外の論 现ゲー ト 例えば g 4 0 1力、 ら g 4 0 5および g 4 1 2力、 ら g 4 1 6を低 しき い値電圧の M 0 S F E Tで構成する と総 リ ー ク 電流は 5 7 p Aとな り 、 従来技術のよ う に全ての論理ゲー ト を低 しき い値電圧の M 0 S F E Tで構成 した場合は 8 5 p A とな る。 つま り 図 4 に示す実施例の骨子は、 複数の始点 ノ ― ドか らの信号経路が、 あ る ノ ー ドで合流 して 1つの ノ 一 ドへ至る信号経路において、 低 しき い値の M 0 S F E Tと 高 しき い値電圧の M 0 S F E Tを適宜混在させる場合、 低 し き い値の M 0 S F E Tの使用を最小限にする ために、 合流ノ 一 ドか ら終点ノ一 ドま での経路に低 しき い値の M 0 S F E T を多 く 使用する こ とであ る。
図 1 9を用 いて、 本発明のさ ら に別の実施例を説明する。 図 1 9は、 フ リ ッ プフ ロ ッ プ ί 1 9 1カヽ ら 1 つま たは複数の 論理ゲー ト で構成される回路 c 1 9 1 、論理ゲー ト g 1 9 1、 論理ゲー ト g 1 9 2、 論理ゲー ト群 g g 1 9 1 を通 っ て フ リ ッ プフ ロ ッ プ f 1 9 2に至る第 1 の信号経路および、 フ リ ッ W プフ ロ ッ プ f 1 9 1か ら 1 つま たは複数の論理ゲ一 卜 で構 成される 回路 c 1 9 1 、 論理ゲ一 ト g 1 9 1 、 論理ゲ一 卜 g 1 9 3、 論理ゲー ト群 g g 1 9 2を通 っ て フ リ ッ プフ 口 ッ プ f 1 9 3 に至る第 2の信号経路が存在する例であ る。 一律 高 しき い値電圧の M 0 S F E Tのみで構成す る と両経路 と も に 目 標デ ィ レイ をオーバー して しま う とする。
こ の場合、 両経路の共有論现ゲー 卜 であ る g 1 9 1 の M 0 S F E Tを低 しき い値電圧 M 0 S F E Tで構成する こ とは上 述 した。 さ ら に、 論理ゲー ト群 g g 1 9 1 と g g 1 9 2に着 目 する と、 g g 1 9 2は、 N段の論理ゲー ト で構成され、 g g 1 9 1 は g g 1 9 2 よ り M段多い N + M段で構成さ れている。 こ の時、 g g 1 9 1 を含む第 1 の信号経路が、 g g 1 9 2を含 む第 2の信号経路よ り ディ レイ が大き く な る 。 こ の よ う な 場合には、 低 しき い値電圧の M 0 S F E Tで構成 した g 1 9 1 でフ ァ ンァ ゥ 卜 した第 1 の経路の論理ゲー ト g 1 9 2を低 しき い値電圧の M 0 S F E Tで構成する。 図には示 していな いが、 必要に応 じて g g 1 9 1の論理ゲー 卜 のい く つかを低 しき い値電圧の M 0 S F E Tで構成する。
図 2 0を用 いて、 本発明のさ ら に別の実施例を説明する。 図 2 0は、 フ リ ッ プフ ロ ッ プ f 2 0 1か ら論理ゲー ト群 g g 2 0 1 、 論理ゲ一 卜 g 2 0 1 、 論理ゲー ト g 2 0 2、 1 つま たは複数の論理ゲー 卜 で構成される 回路 c 2 0 1 を通 っ て フ リ ッ プフ ロ ッ プ f 2 0 3に至る第 1 の信号経路お よび、 フ リ ッ プフ ロ ッ プ f 2 0 2か ら論理ゲ一 卜群 g g 2 0 2、 論理 ゲ一 卜 g 2 0 3 、 論理ゲ一 卜 g 2 0 2、 1 つま たは複数の 論理ゲ一 卜 で構成される 回路 c 2 0 1 を通 っ て フ リ ッ プフ ロ ッ プ f 2 0 3に至る第 2の信号経路が存在する例であ る。 一律高 しき い値電圧の M 0 S F E Tのみで構成する と両経路 と も に 目 標ディ レイ をオー バ'一 して しま う とする。
こ の場合、 両経路の共有論理ゲ一 卜 であ る g 2 0 2の M〇 S F E Tを低 しき い値電圧 M 0 S F E Tで構成する こ と は上 述 した。 さ ら に、 論理ゲー 卜群 g g 2 0 1 と g g 2 0 2に着目 する と、 g g 2 0 2は、 K段の論理ゲー ト で構成され、 g g 2 0 1は g g 2 0 2よ り L段多い K + L段で構成されている。 こ の時、 g g 2 0 1を含む第 1の信号経路が、 g g 2 0 2を含 む第 2の信号経路よ り ディ レイ が大き く な る。 こ の よ う な 場合には、 第 1の経路の論理ゲ一 卜 g 2 0 1 を低 しき い値電 圧の M 0 S F E Tで構成する。 図には示 していないが、 必要 に応 じて g g 2 0 1の論理ゲ一 卜 のい く つかを低 しき い値 電圧の M 0 S F E Tで構成する。
図 1 2で、 pチ ャ ネ ル MO S F E Tお よび nチ ヤ ネノレ MO S F E Tに よ り 構成される相補型 M 0 S F E Tを用 いた本発明 の一実施例について説明する。 フ リ ッ プフ 口 ッ プ f 1 2 1の 出力 ピ ンは、 1 つま たは複数の MO S F E Tを通 っ て、 第 1 の Pチ ャ ネル MO S F E T p m lのゲー 卜 お よび第 1の nチ ャ ネル M 0 S F E T n m 1のゲー ト電極に接続されている。 pチ ャ ネ ル M 0 S F E T p m 1は、 第 1の動作電位供給線 V d d 1 2 1 と第 1の ノ ー ド n d 1の間に ソ ー ス ' ド レイ ン経路 を持つよ う に接続され、 nチ ャ ネル M 0 S F E T n m 1 は、 第 1の ノ 一 ド n d 1 と第 2の動作電位供給線 V s s 1 2 1 との に ソ ー ス · ド レイ ン経路を持つよ う に接続さ れている。 さ ら に、 第 1の ノ ー ド n d 1は、 第 2の pチ ャ ネル M 0 S F E T p m 2のゲー 卜 および第 2の nチ ヤ ネソレ MO S F E T n m 2のゲー 卜電極に接続されている。 pチ ヤ ネノレ M 0 S F E T p m 2は、 第 1の動作電位供給線 V d d 1 2 1 と第 2の ノ ー ド n d 2の間に ソ ース ' ド レイ ン経路を持つよ う に接続され、 nチ ヤ ネ ノレ M0 S F E T n m 2は 、 第 2の ノ 一 ド n d 2 と第 2 の動作電位供給線 V s s 1 2 1 との間に ソ ー ス . ド レ イ ン経 路を持つ よ う に接続されている。 さ らに、 第 2の ノ ー ド n d 2は 1 つま たは複数の M O S F E Tを通 っ て、 第 2の フ リ ッ プ f ロ ッ プ f 1 2 2の入力 ピ ンに接続されている。
なお、 本図ではフ リ ッ プフ ロ ッ プ f 1 2 1、 f 1 2 2の内 部はイ ンノく 一 夕 、 卜 ラ イ ステー ト ゲ一 卜 、 ト ラ ンス フ ァ 一 ゲ一 卜 等を論理ゲー 卜 記号で示 している。 フ リ ッ プフ 口 ッ プ f 1 2 1、 f 1 2 2には、 ク ロ ッ ク 信号 C Kが入力 されてい る 。 本図では、 高 しいき い値電圧の M 0 S F E Tは細い実線 で、 低 しいき い値電圧の M 0 S F E Tは太い実線で示 してい る 。 以下、 こ の表記を用 いる。
図 1 2で は 、 pチ ャ ネ ル MO S F E T p m 2お よ び nチ ヤ ネノレ M 0 S F E T n m 2が低 しき い値電圧の M O' S F E Tであ り 、 pチ ヤ ネ ノレ M 0 S F E T p m 1お よび nチ ヤ ネ ノレ M〇 S F E T n m 1が高 しき い値電圧の M 0 S F E Tであ る。 枠で囲 み示 している よ う に、 pチ ャ ネル M 0 S F E T p m 1お よび nチ ャ ネル M 0 S F E T n m 1に よ り ィ ンバ一 夕論理ゲ一 ト i n v 1が構成され、 pチ ヤ ネノレ M 0 S F E T p m 2および nチ ヤ ネノレ MO S F E T n m 2に よ り 、ィ ン ノく 一タ論理ゲー 卜 i n V 2が構成されている。 本回路は、 ク ロ ッ ク 信号 C K力く フ リ ッ プフ ロ ッ プ f 1 2 1 に入力 されて力、 ら、 フ リ ッ プフ 口 ッ プ f 1 2 1の出力 ピ ン力、 ら信号が出力 され、 ィ ン ノく 一 夕 i n v lおよびイ ンノく一 夕 i n v 2を通過 し フ リ ッ プフ ロ ッ プ f 1 2 2の入力に信号が到達する までの時間つま り こ の経 路のディ レイ がク 口 ッ ク 信号 C Kの周期以内であ る必要が あ る。
実際は、 フ リ ッ プフ ロ ッ プのセ ッ ト ア ッ プに必要な時間 や、 ク ロ ッ ク 信号がフ リ ッ プフ ロ ッ プに到達する 時間のず れ等を考慮する必要があ るが、 こ こ では説明の本質に関係 な いために無視する。 つま り 、 こ の経路のデ ィ レイ は、 フ リ ッ プフ ロ ッ プ f 1 2 1 に ク ロ ッ ク 信号が入力 して力ヽ ら フ リ ッ プフ ロ ッ プ f 1 2 1が信号を出力する ためのディ レイ 、 イ ン タ i n v lの デ ィ レ イ と イ ン 一 夕 i n v 2のデ ィ レ イ の和に な る 。 こ こ で、 pチ ャ ネ ル M 0 S F E T p m 1お よび nチ ヤ ネノレ M 0 S F E T n m 1お よび pチ ャ ネル M 0 S F E T p m 2および nチ ャ ネ ル MO S F E T n m 2を全て高 し き い値電圧の M 0 S F E Tで構成 した場合にはこ の経路のデ ィ レイ がク ロ ッ ク 周期よ り 大き く な り 、 全てを低 しき い値 M 0 S F E Tで構成 した場合デ ィ レイ に余裕が発生する （つ ま り 、 無駄に電力を消費する こ と にな る ） とする。
こ の よ う に 、 従来の技術では、 デ ィ レイ と消費電力を極 限ま で最適化する こ と はでき なか つ たが、 本実施例のよ う に 、 ρチ ャ ネ ル MO S F E T p m 2お よ び nチ ヤ ネ ノレ MO S F E T n m 2のみを低 しき い値電圧にする こ とで、 ディ レイ を間に合わせた上で消赀電力を押 さ え る こ とが可能になる。
図 1 3を用 いて、 pチ ャ ネ ル M 0 S F E Tお よび nチ ャ ネ ル M 0 S F E Tに よ り 構成される相補型 M 0 S F E Tを用 いた 本発明の別の実施例について説明する。 フ リ ッ プフ ロ ッ プ f 1 3 1の出力 ピ ン は第 1の pチ ャ ネル M〇 S F E T p m 1 3 1のゲ一 卜 お よび第 1の nチ ャ ネル M 0 S F E T n m 1 3 1の ゲ一 卜 電極に接続さ れている。
pチ ャ ネ ル M 0 S F E T p m 1 3 1は、 第 1の動作電位供給 線 V d d 1 3 1 と第 1の ノ ー ド n d 1 3 1の間に ソ ー ス ' ド レ ィ ン経路を持つよ う に接続され、 nチ ヤ ネノレ M 0 S F E T n m l 3 1は、第 1の ノ ー ド n d 1 3 1 と第 2の動作電位供給線 99/ 51
V s s 1 3 1 との間に ソ ース · ド レイ ン経路を持つよ う に接 続されている。 さ ら に、 第 1の ノ ー ド n d 1 3 1 は、 第 2の pチ ヤ ネノレ MO S F E T p m l 3 2のゲー ト お よび第 2の nチ ャ ネ ノレ MO S F E T n m l 3 2お よび第 3の pチ ヤ ネ ノレ MO S F E T p m l 3 4のゲ一 卜 および第 3の nチ ヤ ネノレ MO S F E T n m 1 3 4のゲ一 卜 に接続されている。
pチ ャ ネ ル M 0 S F E T p m 1 3 2は、 第 1 の動作電位供給 線 V d d 1 3 1 と第 2のノ ー ド n d 1 3 2の間に ソ ー ス ' ド レ ィ ン経路を持つよ う に接続され、 さ ら に第 4の pチ ャ ネ ル M 0 S F E T p m 1 3 3 も、 同様に第 1の動作電位供給線 V d d 1 3 1 と第 2の ノ ー ド n d 1 3 2の間に ソ ー ス · ド レイ ン経 路を持つよ う に接続さ れている。 nチ ャ ネ ル M 0 S F E T n m l 3 2 と第 4の nチ ヤ ネ ノレ MO S F E T n m l 3 3は、 第 2 の ノ ー ド n d 1 3 2 と第 2の動作電位供給線 V s s 1 3 1 と の間に ソ ー ス ' ド レイ ン経路を持つよ う に直列に接続され ている。
pチ ャ ネ ル MO S F E T p m l 3 4 と第 5の pチ ャ ネ ル MO S F E T p m 1 3 5は、 第 1の動作電位供給線 V d d 1 3 1 と 第 3の ノ ー ド n d 1 3 3の問に ソー ス . ド レイ ン経路を持つ よ う に直列に接続され、 nチ ャ ネル M 0 S F E T n m 1 3 2は、 第 3の ノ ー ド n d 1 3 3 と第 2の動作電位供給線 V s s 1 3 1 との間に ソ ース · ド レイ ン経路を持つよ う に接続されて い る 。 同様に、 第 5の nチ ャ ネ ル M 0 S F E T n m 1 3 5 も 、 第 3の ノ ー ド n cl 1 3 3 と第 2の動作電位供給線 V s s 1 3 1 との間に ソ ース · ド レイ ン経路を持つよ う に接続さ れて いる。
さ らに、 第 2のノ ー ド n d 1 3 2は 1 つま たは複数の論理 ゲー 卜 で構成される 回路 c 1 3 1 (本図では略記と して楕円 形で示 した） を経 ft] して第 2の フ リ ッ プフ ロ ッ プ ί 1 3 2の 入力 ピ ンに接続されている 。 ま た、 第 3の ノ ー ド n d 1 3 3 は 1 つま たは複数の論理ゲ一 卜 で構成される 回路 c 1 3 2 ( c 1 3 1 同様に楕円形で示 した） を経凼 して第 3の フ リ ツ プフ ロ ッ プ f 1 3 3の入力 ピ ンに接続されている。
なお、 本図ではフ リ ッ プフ ロ ッ プの内部ゲー 卜 は省略 し た。 フ リ ッ プフ ロ ッ プには、 ク ロ ッ ク 信号 C Kが入力 されて いる。 ま た、 枠で み示 している よ う に、 pチ ヤ ネノレ M 0 S F E T p m 1 3 1および nチ ヤ ネノレ MO S F E T n m l 3 1 に よ り イ ン ノく一 夕論理ゲー ト i n V 1 3 1が構成され、 p チ ヤ ネノレ MO S F E T p m l 3 2、 p m l 3 3および nチ ヤ ネノレ MO S F E T n m l 3 2、 n m 1 3 3に よ り 、 N A N D論理ゲー 卜 N A N D 1 3 1が構成さ れ、 pチ ャ ネ ル M 0 S F E T p m 1 3 4、 p m 1 3 5お よび nチ ャ ネ ル MO S F E T n m l 3 4、 n m 1 3 5に よ り 、 N 0 R論理ゲー ト N 0 R 1 3 1が構成されている。 なお、 N A N D 1 3 1 には i n v 1 3 1の出力以外に i n 2信 号が入力 され、 N 0 R 1 3 1 には o m V 1 3 1の出力以外に i n 3信号が入力 さ れている。
本回路は、 ク ロ ッ ク 信号 C Kがフ リ ッ プフ ロ ッ プ f 1 3 1 に入力 されて力ヽ ら、 フ リ ッ プフ ロ ッ プ f 1 3 1 の出力 ピ ン力、 ら信号が出力 され、 ィ ン ノく一 夕 i n V 1 3 1お よび N A N D 1 3 1を通過 し c l 3 1を経由 しフ リ ッ プフ ロ ッ プ f 1 3 2の 入力に信号が到達する までの時間お よび、 フ リ ッ プフ ロ ッ プ f 1 3 1 の出力 ピ ンか ら信号が出力 され、 イ ンノく一 夕 i n v 1 3 1お よび N 0 R 1 3 1を通過 し c 1 3 2を経由 しフ リ ッ プフ ロ ッ プ f 1 3 3の入力に信号が到達する ま での時間が ク 口 ッ ク 信号 C Kの周期以内である必要があ る。本実施例で も N A N D 1 3 1および N O R 1 3 1および i n v 1 3 1を構 成するすべての M 0 S F E Tを高 しき い値電圧で構成 した場 合には、 上記 2つの経路のデ ィ レイ がク ロ ッ ク 周期よ り 大 き く な り 、 全てを低 しき い値 Μ 0 S F Ε Τで構成 した場合に は、 上記 2つの経路のディ レイ に余裕'が発生する （つま り 、 無駄に電力を消費する こ と にな る ） とする。
図 1 2の実施例では、 i η V 1 と i η V 2の どち らを低 しき い値電圧で構成 して も、 消費電力に差はなかっ たが、 本実 施例の よ う に、 経路が n d 1 3 1で分岐 している場合には、 分岐ノ ー ド n d 1 3 1 よ り 上流、 つま り 、 両経路に共有され る論理ゲ一 卜 の M 0 S F E T p m 1 3 1 および n m 1 3 1を低 しき い値電圧にする。 こ れに よ り 、 ディ レイ を 目 標時間以 内にお さえ る ために必要 とな る低 しき い値電圧 M 0 S F E T の数を最小限に し、 消費電力を さ ら に押さえ る こ とが可能 にな る。 本実施例では、 2つの経路に分岐する例を示 した が、 3 分岐、 つま り 、 フ ァ ンア ウ ト 3以上の場合で も、 同 様であ り 本発明に含まれる。
図 1 4を用 いて、 pチ ャ ネル M 0 S F E Tおよび nチ ャ ネル M 0 S F E Tに よ り 構成される相補型 M 0 S F E Tを用いた 本発明のさ らに別の実施例について説明する。 フ リ ッ プフ ロ ッ プ f 1 4 1の出力 ピ ンは論理ゲー ト 回路 c 1 4 1を経由 して、 第 1の pチ ヤ ネゾレ MO S F E T p m l 4 1および第 1の nチ ャ ネル MO S F E T n m l 4 1のゲ一 卜電極に接続され て い る 。 pチ ヤ ネ ソレ M 0 S F E T p m 1 4 1 は、 第 1 の動作 位供給線 V d d 1 4 1 と第 1の ノ ー ド n d 1 4 1の間に ソ 一 ス · ド レ イ ン経路を持つよ う に接続されて いる 。 第 2の p チ ャ ネル M 0 S F E T p m 1 4 2 も 同様に、 第 1の動作電位供 給線 V d d 1 4 1 と第 1の ノ ー ド n d 1 4 1の間に ソ ース ' ド レ イ ン経路を持つよ う に接続されて いる 。 nチ ヤ ネ ノレ MO S F E T n m 1 4 1 と第 2の nチ ヤ ネノレ MO S F E T n m l 4 2 は、第 1の ノ 一 ド n d 1 4 1 と第 2の動作電位供給線 V s s 1 4 1 との間に ソース · ド レイ ン経路を持つよ う に直列接続さ れている。
フ リ ッ プフ ロ ッ プ f 1 4 2の出力 ピ ンは論理ゲー ト 回路 c 1 4 2を経巾 して、 第 3の pチ ヤ ネノレ MO S F E T p m l 4 3および第 3の nチ ヤ ネノレ MO S F E T n m l 4 3のゲ一 卜電 極に接続されている。 pチ ャ ネル M 0 S F E T p m 1 4 3は、 第 1の動作電位供給線 V d d 1 4 1 と第 2の ノ ー ド n d 1 4 2の間に ソ ー ス · ド レイ ン経路を持つよ う に接続さ れてい る 。 第 4の pチ ヤ ネ ノレ MO S F E T p m l 4 4 も 同様に、 第 1 の動作電位供給線 V d d l 4 1 と第 2の ノ ー ド n d l 4 2の 間に ソ ース · ド レイ ン経路を持つよ う に接続されている。 nチ ヤ ネ ノレ MO S F E T n m l 4 3 と 第 4の nチ ヤ ネノレ MO S F E T n m 1 4 4は、 第 2の ノ ー ド n d 1 4 2 と第 2の動作電 位供給線 V s s 1 4 1 と の間に ソ ー ス . ド レ イ ン経路を持つ よ う に直列接続されている。
さ らに、 第 1の ノ ー ド n d 1 4 1は、 第 5の pチ ャ ネル M O S F E T p m l 4 5および第 5の nチ ヤ ネノレ MO S F E T n m l 4 5のゲー 卜電極に接続されている。 さ らに、 第 2のノ 一 ド n d l 4 2は、 第 6の pチ ャ ネ ル MO S F E T p m l 4 6 および第 6の nチ ヤ ネノレ MO S F E T n m l 4 6のゲー ト電 極に接続されている。 pチ ヤ ネソレ MO S F E T p m l 4 5、 p m 1 4 6は、 第 1の動作電位供給線 V d d 1 4 1 と第 3の ノ — ド n d 1 4 3の間に ソ ー ス · ド レイ ン経路を持つよ う に接 続され、 nチ ャ ネ ル M〇 S F E T n m l 4 5 と nチ ャ ネ ル MO S F E T n m 1 4 6は、 第 3の ノ 一 ド n d 1 4 3 と第 2の動作 電位供給線 V s s 1 4 1 との間に ソ ー ス · ド レ イ ン経路を持 つよ う に直列に接続されている。 さ らに、 第 3の ノ 一 ド n d 1 4 3は第 3の フ リ ッ プフ ロ ッ プ f 1 4 3の入力 ピ ンに接 続されている。 なお、 本図で も フ リ ッ プフ ロ ッ プの内部ゲ 一 卜 は省略 した。 フ リ ッ プフ ロ ッ プには、 ク ロ ッ ク 信号 C Kが入力 されている。ま た、枠で面み示 している よ う に、 p チ ャ ネル MO S F E T p m l 4 1、 p m 1 4 2および nチ ヤ ネ ノレ MO S F E T n m l 4 1、 p m l 4 2に よ り N A N D論理ゲー 卜 N A N D 1 4 1が構成され、 pチ ャ ネ ル M 0 S F E T p m 1 4 3、 p m l 4 4お よび nチ ャ ネ ル MO S F E T n m l 4 3、 p m l 4 4に よ り 、 ィ N A N D論理ゲ一 卜 N A N D 1 4 2が構成 され、 pチ ャ ネ ル MO S F E T p m l 4 5、 p m l 4 6および nチ ヤ ネ ノレ MO S F E T n m l 4 5、 n m l 4 6に よ り 、 N A N D論理ゲー 卜 N A N D 1 4 3が構成されている。
本回路は、 ク ロ ッ ク 信号 C Kがフ リ ッ プフ ロ ッ プ f 1 4 1 に入力 されて力ヽ ら、 フ リ ッ プフ 口 ッ プ f 1 4 1の出力 ピ ン力、 ら信号が出力 され、 c 1 4 1を通過 し、 N A N D 1 4 1および N A N D 1 4 3を通過 し、 フ リ ッ プフ ロ ッ プ f 1 4 3の入力に 信号が到達する ま での時間および、 フ リ ッ プフ ロ ッ プ f 1 4 2の出力 ピ ン力、 ら信号が出力 され、 ク ロ ッ ク 信号 C Kがフ リ ッ プフ ロ ッ プ f 1 4 2に入力 されて力ヽ ら、 フ リ ッ プフ ロ ッ プ f 1 4 2の出力 ピ ンか ら信号が出力 され、 c 1 4 2を通過 し、 ィ N A N D 1 4 2お よび N A N D 1 4 3を通過 し、 フ リ ッ プフ ロ ッ プ ί 1 4 3の入力に信号が到達する までの時間がク ロ ッ ク 信号 C Κの 期以内である必要がある。
本実施例で も N A N D 1 4 1、 N A N D 1 4 2、 N A N D 1 4 3を構成するすべて の MO S F E Tを高 しき い値電圧で構成 した場合には、 上記 2つの経路のディ レイがク ロ ッ ク 周期 よ り 大き く な り 、 全てを低 しき い値 M 0 S F E Tで構成 した 場合には、 上記 2つの経路のディ レイ に余裕が発生する （つ ま り 、 無駄に電力を消費する こ と にな る ） とする。 図 1 2 の実施例では、 i n V 1 と i n v 2の どち らを低 しき い値電 圧で構成 して も、 消費電力に差はなか つ たが、 本実施例の よ う に、 2 つの入力か らの経路が合流 している場合には、 図 1 3で説明 したの と 同様に、両経路に共有される論理ゲ一 卜 の MO S F E Tを優先的に低 しき い値電圧にする。 つま り 、 本図では、 p m l 4 5、 p m l 4 6および n m l 4 5、 n m 1 4 6を低 しき い値電圧の MO S F E Tとする。 こ のために、 デ ィ レイ を 目標時間以內にお さ え る ために必要 と な る低 しき い値電圧 M 0 S F E Tの数を最小限に し、 消費電力を押 さえ る こ とが可能になる。 なお、 本実施例では、 2つの経路力、' 合流する例を示 したが、 3 経路以上が合流する場合で も、 同様であ り 本発明に含ま れる。
図 2 1を用 いて、 pチ ャ ネル M 0 S F E,丁および nチ ャ ネル M 0 S F E Tに よ り 構成さ れる相補型 M 0 S F E Tおよび n チ ャ ネル M 0 S F E Tに よ り 構成されるノ ス ト ラ ン ジス夕 ゲ ― 卜 を用 いた本発明の実施例について説明する。
第 1の nチ ヤ ネノレ MO S F E T n m 2 1 2の ド レ イ ン電極 に入力信号 i n 2 1 1が入 り 、 第 2の nチ ャ ネル M 0 S F E T n m 2 1 3の ド レイ ン電極に入力信号 i n 2 1 2力く入 り 、さ ら に、 第 2の nチ ャ ネル M 0 S F E T n m 2 1 3のゲー 卜電極に 入力信号 i n 2 1 3が入 り 、 第 1の nチ ャ ネル M 0 S F E T n m 2 1 2のゲー ト電極に入力信号 i n 2 1 3の否定が入 り 、 第 1の ηチ ャ ネル Μ 0 S F E T n m 2 1 2お よび第 2の nチ ヤ ネル M 0 S F E T n m 2 1 3の ソー ス電極は第 1のノ 一 ド n d 2 1 1 に接続される こ とで、 第 1の nチ ャ ネル MO S F E T n m 2 1 2および第 2の nチ ャ ネル M〇 S F E T n m 2 1 3に よ つ て、 2入力 1 出力のセ レ ク タ 論理ゲー 卜 s e 1 2 1 1を ノぐ ス ト ラ ン ジスタ に よ り 構成 している。
さ ら に、 第 1の ノ ー ド n d 2 1 1は、 第 1の pチ ャ ネル M O S F E T m 2 1 1および第 3の nチ ヤ ネ ノレ！iO S F E T n m 2 1 1のゲー ト電極に接続さ れている。 第 1の pチ ャ ネル MO S F E T p m 2 1 1は、 第 1 の動作電位供給線 V d d 2 1 1 と 第 2の ノ ー ド n d 2 1 2の 間 に ソ ー ス · ド レ イ ン経路 を持つよ う に接続されて 、 第 3の nチ ヤ ネ ノレ M 0 S F E T n m 2 1 1 は、 第 2の動作電位供給線 V s s 2 1 1 と第 2の ノ 一 ド n d 2 1 2の ^l]に ソ ー ス ' ド レ イ ン経路を持つ よ う に接続 さ れている 。 こ れに よ り 、 第 1の pチ ャ ネル MO S F E T p m 2 1 1および第 3の nチ ヤ ネ ノレ MO S F E T n m 2 1 1 に よ り 、 ィ ン バ 一 タ 論理ゲ一 卜 i n V 2 1 1が構成されている。 図 2 1 に示 した回路は、パス ト ラ ン ジスタ論理ゲ一 卜 と相補 型 M 0 S F E T論理ゲー トが混在する 回路であ る。
こ の時、 パス ト ラ ン ジス夕 であ る第 1、，第 2の nチ ャ ネル O S F E T n m 2 1 2および n m 2 1 3を低 しき い値電圧に する。 近年、 コ ン ノ、 °ク 卜 に論理ゲ一 卜 を構成でき る利点か ら、 ノぐ ス ト ラ ン ジスタ に よ る論理ゲー トが注目 されている が、低電圧動作時のスィ ッ チ ング速度の低下が相補型 M 0 S F E Tに比べ、パス ト ラ ン ジスタ では顕著であ る と いう 問題 点を発明者 らは見出 していた。 そ こ で、 本実施例のよ う に、 相補型 MO S F E Tとパス ト ラ ン ジスタ を混在 して使用する 半導体集積回路において、 ノ ス ト ラ ン ジスタ を低 しき い値 M圧で構成する こ と に よ り 、 上記問題を解決でき 、 相補型 M 0 S F E Tとパス ト ラ ン ジス夕 を混在する半導体装置にお いて、 パス ト ラ ン ジス夕 の動作速度を低下させる こ とな く 、 低電圧、 高速動作が可能 と な る。 次に、 本発明において、 しき い値電圧の異な る M 0 S F E Tを実現する手段の実施例を説明する。 しき い値電圧の異 な る M 0 S F E Tに よ り 半導体築積回路を構成する第 1の手 段は、 前記 M 0 S F E Tのゲー ト 酸化膜下の半導体基板の不 純物濃度を変え る こ とであ る。
図 1 5に示す ものは、 上記方法を用 いて図 1 2の回路を レ ィ ァ ゥ 卜 した実施例であ る。 図 1 5では、 フ リ ッ プフ ロ ッ プ f 1 2 1、 f 1 2 2は省略 した。 フ リ ッ プフ ロ ッ プ f 1 2 1の 出力 ピ ンは、 t e r m 1 2 1 と接続される。 t e r m 1 2 1は、 第 1のゲー ト 電極 g a t e l 2 1 と接続さ れている 。 ゲー ト 電極 g a t e 1 2 1 は、 p +ソ ー ス ' ド レ イ ン領域 d a r e a 1 2 1上を通過する こ と に よ り 第 1の pチ ャ ネル M 0 S F E T p m 1力、'形成され、 n +ソ ー ス · ド レ イ ン領域 d a r e a 1 2 2上を通過する こ と に よ り 第 1の nチ ヤ ネノレ M 0 S F E T n m 1力、'形成される。 p + ソ ー ス · ド レイ ン領域 d a r e a l 2 1は nゥ ヱ ノレ領域 n w 1 2 1上に、 n +ソ ー ス . ド レイ ン 領域 d a r e a 1 2 2は pゥ ヱ ル領域 p w 1 2 1上に形成され ている。
pチ ヤ ネノレ M 0 S F E T p m 1の ソ 一 スは、第 1の動作電位 供給線 V d d 1 2 1 と接続され、 ド レ イ ン は、 nチ ャ ネ ル M 0 S F E T n in 1の ド レ イ ンおよび端子 t e r m 1 2 2に接 続する。 ま た、 nチ ャ ネル MO S F E T n m lの ソ ー スは、 第 2の動作電位供給線 V s s 1 2 1に接続されて い る 。 図中 で黒塗 り の正方形は、 異な る金属配線層および半導体基板 との接続を行う スルー ホールを示 している。 nゥ ヱ ノレ領域 n w l 2 1には、 スノレ一 ホール T H 1 2 1を通 じて V d d l 2 1 カヽ ら給電され、 pゥ ヱ ル領域 p w 1 2 1 には、 スルー ホール T H 1 2 2を通 じて V s s 1 2 1力、 ら給電されている。 こ れに よ り 図 2のィ ン バ 一 タ論理ゲ一 卜 i n V 1が構成 さ れている 。 第 1の pチ ヤ ネノレ MO S F E T p m lお よび第 1 の nチ ヤ ネ ノレ M 0 S F E T n m 1 に よ り 、第 1 の ィ ン ノく一 夕論 理ゲー ト i n V 1が構成される。 同様に、 第 2のゲー ト電極 g a t e 1 2 2お よ び p +ソ ー ス · ド レ イ ン領域 cl a r e a 1 2 3お よび n +ソー ス . ド レイ ン領域 d a r e a 1 2 4に よ り 、 第 2の pチ ヤ ネノレ MO S F E T p m 2および第 2の nチ ヤ ネル M 0 S F E T n m 2力 形成され、 こ れ ら に よ り 第 2のィ ン ノく一 夕 論理ゲ一 ト i n V 2が構成される 。 i n V 1の出力 端子であ る t e r m 1 2 2 と i n V 2の入力端子であ る t e r m l 2 3が接続され、 図 1 2に示すィ ン ノく一 夕 2段の回路力く 構成される。
i n V 2の出力端子 t e r m 1 2 4は、 第 2の フ リ ッ プフ 口 ッ プ f 1 2 2の入力 ピ ンに接続さ れる。 こ こ で、 第 1のゲ一 卜 電極 g a t e 1 2 1の下にノヽ ツ チ ングを施 した領域 a r e a l 2 1お よび a r e a l 2 2を示 した。半導体桀積回路の製 造過程において、 ゥ ヱル領域 p w 1 2 1、 n w 1 2 1 それぞれ に不純物を薄 く 分布させた後に、 選択的に a r e a 1 2 1、 a r e a 1 2 2のみに、 再度不純物を追加 して分布させるェ 程を行う こ と に よ り 、 こ れ らの領域の不純物濃度が高 く な り 、 M〇 S F E T p m 1および n m 1のみが高 しき い値電圧に な る。
図 5に示すよ う に、 こ の方法に よれば、 半導体集積回路 の任意の場所の論理ゲー 卜 を構成する M〇 S F E Tの しき い 値電圧を 自 1±1 に変え る こ とができ る。 図 5では、 半導体柒 積回路 L S I 5 0の論理ゲー 卜 を全て模式的に矩形で表 し ている。網掛けを施 した矩形例えば g 5 1が低 しき い値電圧 の M 0 S F E Tで構成 した論理ゲ一 卜 、 白抜き の矩形例えば g 5 2が高 しき い値電圧の M 0 S F E Tで構成 した論理ゲー 卜 を示 している。図中に p a t h 5 1 と して図 2の f 1 1カヽ ら f l 2の経路、 p a t h 5 2 と して図 2の f l 3力、 ら f l 4の 経路を示 した。
ただ し、 こ の方法では、 半導体集積回路の製造過程にお いて、 基板に不純物を分布させる工程例えばイ オ ン打ち込 み工程が、 使用する M 0 S F E Tの種類数必要にな る 。
図 2 5に示すのは、 こ の方法を用 いた場合に、 図 1 2の高 低 2種の しき い値の MO S F E Tに よ る 2 つのィ ンバ一夕 の 例についてのデバイ ス の縦構造例であ る。図 1 2の例は相補 型 MO S F E Tを用 いている ので、 p型基板表面層の一部に、 nゥ ヱ ルが形成されている 2 重ゥ ヱ ル構造を と つ ている。 p 板の表而層には、 n +型の ソ ー ス · ド レ イ ン領域 d i f f 2 5 0 1、 d i f f 2 5 0 4 , ゲ一 卜 酸ィ匕'膜 o x 2 5 0 1、 o x 2 5 0 4およびゲ一 卜 電極 g a t e 2 5 0 1、 g a t e 2 5 0 4力く形成され nチ ヤ ネ ノレ MO S F E T n m 2 5 0 1、 n m 2 5 0 4を構成 している。 nゥ ヱ ル領域表面層には p +型の ソー ス · ド レ イ ン領域 d i f f 2 5 0 2、 d i f f 2 5 0 3、 ゲ一 卜 酸化膜 o x 2 5 0 2、 o x 2 5 0 3、 およびゲー ト 電極 g a t e 2 5 0 2、 g a t e 2 5 0 3カヽ らな る pチ ヤ ネノレ MO S F E T p m 2 5 0 2、 p m 2 5 0 3力、'形成されている。 さ ら に、 p チ ャ ネル MO S F E Tの ソ ー スおよび nゥ ヱノレに V d d、 nチ ャ ネル M 0 S F E Tの ソ ー スお よび p基板に V s sが接続さ れている。
こ こ で、 n m 2 5 0 1 と p m 2 5 0 2に よ り 、 図 1 2のイ ン ノ 一 夕 i n v l、 n m 2 5 0 4 と p m 2 5 0 3に よ り 、 図 1 2 のィ ン ノく一夕 i n V 2が構成されている とする。 i n V 1 は 高 しき い値の M 0 S F E Tで構成する ために、 n m 2 5 0 1 と p m 2 5 0 2のゲー 卜 酸化膜下の半導体基板の不純物濃度 (図の不純物濃度 1 ) は高 く して、 i n V 2は低 しき い値の MO S F E Tで構成する ために、 n m 2 5 0 4 と p m 2 5 0 3 のゲー 卜 酸化膜下の半導体基板の不純物濃度 （図の不純物 濃度 2 ) を低 く する。
ま た、 しき い値電圧の異な る MO S F E Tに よ り 半導体集 積回路を構成する第 3の手段は、 前記 M 0 S F E Tのゲ一 卜 酸化股厚寸法を変え る こ とであ る。 こ の手段を用 いて も、 図 5に示すよ う に半導体集積回路の任意の場所の論理ゲー ト を構成する MO S F E Tの しき い値電圧を 自 山 に変え る こ とができ る。 ただ し、 こ の方法で も 、 半導体集積回路の製 造過程において、 ゲー 卜 酸化膜を形成するェ程例えば熱酸 化工程が、 使用する M 0 S F E Tの種類数必要にな る。
図 2 6は、 他のデバィ スの縦構造であ り 、 上記の方法を用 いた場合に、 図 1 2の高低 2種の しき い値の M 0 S F^E Tに よ る 2 つのィ ンパ、一 夕 の例について示す図であ る。
図 2 5同様に、 p型基板衷而層の一部に、. nゥ エ ルが形成 されている 2 重ゥ ヱ ル構造を と つ ている。 p基板の表面層 には、 n +型の ソ ース ' ド レイ ン領域 d i f f 2 6 0 1、 d i f f 2 6 0 4 , ゲー ト酸化膜 o x 2 6 0 1、 o x 2 6 0 4およ びゲー ト 電極 g a t e 2 6 0 1、 g a t e 2 6 0 4が形成され nチ ヤ ネノレ MO S F E T n m 2 6 0 1、 n m 2 6 0 4を構成 して いる。 nゥ ヱ ル領域表而層には p +型の ソ ー ス ' ド レイ ン領 域 d i f f 2 6 0 2 , cl i f f 2 6 0 3、 ゲー ト酸化膜 o x 2 6 0 2、 o x 2 6 0 3、 お よびゲー ト電極 g a t e 2 6 0 2、 g a t e 2 6 0 3カヽ らな る pチ ヤ ネゾレ MO S F E T p m 2 6 0 2、 p m 2 6 0 3が形成されている。
さ ら に 、 pチ ヤ ネ ノレ MO S F E Tの ソ ー ス お よ び nゥ エ ル に V d d、 nチ ヤ ネ ノレ MO S F E Tの ソ ー ス お よ び p基板に V s s力、'接続されている 。 こ こ で、 n m 2 6 0 1 と p m 2 6 0 2 に よ り 、 図 1 2のイ ンノく一 夕 i n v l、 n m 2 6 0 4 と p m 2 6 0 3に よ り 、 図 1 2のイ ンノく一 夕 i n V 2が構成されてい る とする。 i n V 1 は高 しき い値の M 0 S F E Tで構成する た めに、 n m 2 6 0 1 と p m 2 6 0 2のゲー ト 酸ィ匕膜の厚さ （図 の厚さ t 1 ) を厚 く して、 i n v 2は低 しき い値の MO S F E Tで構成する ために、 n m 2 6 0 4 と p m 2 6 0 3のゲー 卜 酸化膜の厚さ （図の厚さ t 2 ) を薄 く する。
ま た、 しき い値電圧の異な る M 0 S F E Tに よ り 半導体集 積回路を構成する第 4の手段は、 前記 M 0 S F E Tのゲー 卜 長を変え る こ とをであ る。 こ の手段を用 いて も、 図 5に示 すよ う に半導体集積回路の任意の場所の論理ゲー ト を構成 する M 0 S F E Tの しき い値電圧を 自 [ に変え る こ とができ る。
図 6にゲ一 卜 長 と しき い値電圧の関係の例を示す。 例え ば、 図 6のグラ フ に示す 2点を選び、 'ゲ一 ト 長を微少に変え る こ とで、 しき い値電圧が異な る 2種類の M 0 S F E Tを形 成する こ とができ る。
図 2 7には、 こ の方法を用いた場合に、 図 1 2の高低 2種 の しき い値の MO S F E Tに よ る 2 つ の ィ ン ノく 一 夕 の例につ いての、 デバイ ス の縦構造を示す。 図 2 5同様に、 p型基板 表面層の一部に、 nゥ ヱ ルが形成されている 2 重ゥ エ ル構 造を と つ ている 。 ρ基板の衷而層には、 n +型の ソ ー ス . ド レ イ ン領域 d i f f 2 7 0 1、 d i f f 2 7 0 4、 ゲ一 卜 酸 ィ匕膜 0 X 2 7 0 1、 o X 2 7 0 4およびゲー ト電極 g a t e 2 7 0 1、 g a t e 2 7 0 4力く形成され nチ ヤ ネ ソレ MO S F E T n m 2 7 0 1、 n m 2 7 0 4を構成 している。 nゥ ヱル領域表面 層 に は P -ト型の ソ ー ス ' ド レ イ ン領域 d i f f 2 7 0 2 d i f f 2 7 0 3 , ゲー ト 酸化膜 o x 2 7 0 2 o x 2 7 0 3 N お よびゲー ト電極 g a t e 2 7 0 2 g a t e 2 7 0 3力、 らな る pチ ヤ ネノレ MO S F E T p m 2 7 0 2 p m 2 7 0 3力く形成さ れて い る 。 さ ら に 、 pチ ヤ ネノレ MO S F E Tの ソ ー ス お よ び nゥ ヱ ルに V d cl nチ ャ ネ ル MO S F E Tの ソ 一 スおよび p 基板に V s sが接続さ れている。
こ こ で、 n m 2 7 0 1 と p m 2 7 0 2に よ り 、 図 1 2の イ ン 夕 i n v l n m 2 7 0 4 と p m 2 7 0 3に よ り 、 図 1 2 のイ ン 一 夕 i n V 2が構成されて いる とする 。 i n V 1は 高 しき い値の M 0 S F E Tで構成する ために、 n m 2 7 0 1 と p m 2 7 0 2のゲ一 卜 長 （図のゲー ト長 L g l ) を大き く し て、 i n V 2は低 しき い値の M 0 S F E Tで構成する ために、 n m 2 7 0 4 と p m 2 7 0 3のゲ一 卜 長 （図のゲー ト 長 L g 2 ) を小さ く する。
図 7を用 いて、 本発明において、 しき い値電圧の異な る M 0 S F E Tを荚現する第 2の手段の突施例を説明す る。 しき い値電圧の異な る M 0 S F E Tに よ り 半導体集積回路を構成 する第 2の手段は、 前記 M 0 S F E Tの基板に供給するバイ ァス電圧値を変え る こ とである。 そのために、 上記 した 3 つの手段 と異な り 、 しき い値電圧の異な る M 0 S F E Tには、 異な る基板バイ ア ス電圧を供給する ために、 ゥ エ ル領域を 分離する必要が生 じる 。
ま た、 それぞれの ゥ エ ル領域に供給する基板バイ アス動 作電位供給線が必要にな る。 そのために、 図 5のよ う に任 意の場所の論理ゲ一 卜 の M 0 S F E Tの しき い値電圧を 自 由 に変え る こ とは、 而積の増加が大き く 現実的ではない。
そ こ で、 図 7に示すよ う に、 同一の しき い値電圧の MO S W
F E Tはな るべ く ま とめて同一のゥ エ ル領域上に構成する レイ ァ ゥ ト を行う 。 ただ し、 こ の手段を用 いる場合には、 複数の しき い値電圧の Μ 0 S F Ε Τを形成す る ための付加的 な製造ェ程の必要がな い と いう 利点があ る。
図 7では、 半導体集積回路 L S I 7 0上に w e 1 1 7 1力、 ら w e l l 7 5のゥ ヱ ル領域を構成 した例であ る。 こ こ で、 w e l l 7 1力、 ら w e 1 1 7 4が低 しき い値電圧 M 0 S F E T )]]の ゥ ヱ ル領域、 w e l l 7 5が高 し き い値電圧の M 0 S F E T川のゥ ヱ ル領域であ る。 こ の場合には、 M 0 S F E Tの しき い値電圧に よ っ て論理ゲー 卜 を配置でき る場所 に制約が生 じる ために、 論理ゲー 卜 の レイ ァ ゥ 卜 の際に、 こ の制約を守 つ た配置を行う 必要があ る。
図 7は低 しき い値電圧の M 0 S F E Tに よ る論理ゲ一 ト と 高 しき い値電圧の MO S F E Tに よ る論理ゲ一 卜 の面積比'を 1 : 3で構成 した例であ る。 こ の比は、 目標 とする動作周波 数および 目 標 とする リ ー ク 電流値および搭載する論理回路 に よ っ て決ま る ものである。 ま た、 本発明をゲ一 卜了 レイ に用いる 際には、 予め、 低 しき い値電圧の M 0 S F E Tによ る論理ゲー 卜 と高 しき い値電圧の M 0 S. F E Tに よ る論理ゲ 一 卜 の使用比率の概略値を見込んで、 拡散層までの下地を 形成 してお く こ と にな る。 ま た、 図 7に示すよ う に、 2種類 の しき い値の M 0 S F E Tを用いる際には、 2種類の基板バ ィ ァス供給用の動作電位供給線が必要にな る。
図 7では、 nチ ャ ネル M 0 S F E Tま たは pチ ャ ネル M 0 S F E Tの どち らか単独で構成する例であ るが、 nチ ャ ネル M O S F E Tと pチ ャ ネル MO S F E Tを両方用いて相補型 M〇 S F E Tに よ り 半導体桀積回路を構成する実施例を説明す る。 相補型 MO S F E Tの場合は、 nチ ャ ネル MO S F E Tを 構成する ための Pゥ エ ル領域 と Pチ ャ ネル M 0 S F E Tを構 成する ための ηゥ ヱ ル領域が必要にな り 、 それぞれのバイ ァス電圧値を可変 とする ためには、 3重ゥ エ ル構造を用い る。
図 8は、図 1 2の高低 2種の しき い値の MO S F E Tに よ る 2 つのィ ンバー夕 の例につ いて 、 三重ゥ ヱ ル構造を採用 し たデバイ スの縦構造を示 した ものであ る。 η 型基板表面層 の一部に、絶縁された 2つの ρゥ ヱ ル ρ— w e 1 〗 1および p - w e 1 1 2が形成されてお り 、 さ らに、 p— w e 1 1 1の表 面層の一部に nゥ ヱ ル n— w e 1 1 1 、 p— w e 1 1 2の表面 層の一部に nゥ ヱ ノレ n— w e 】 1 2が形成されている 3重ゥ エ ル構造を と つ ている。 pゥ ヱ ルの表而層に n +型の ソ一 ス · ド レ イ ン領域 d i f f 8 0 1、 d i f f 8 0 4、 ゲー ト 酸 化膜 o x 8 0 1、 0 x 8 0 4およびゲー 卜 電極 g a t e .8 0 1、 g a t e 8 0 4力く形成され nチ ヤ ネ ノレ M O S F E T n m 8 0 1、 n m 8 0 4を構成 している。 nゥ ヱ ル領域表面層には p +型 の ソ ー ス ' ド レ イ ン領域 d i f f 8 0 2、 d i f f 8 0 3、 ゲ 一 ト 酸ィ匕膜 o x 8 0 2、 o x 8 0 3、 お よびゲ一 卜 極 g a t e 8 0 2、 g a t e 8 0 3カヽ ら な る pチ ヤ ネ ノレ MO S F E T p m 8 0 2、 p m 8 0 3力、'形成されている。
pチ ャ ネル MO S F E Tの ソ ー ス に V d d、 nチ ャ ネ ル M〇 S F E Tの ソ ー スに V s sが接続さ れている。 pチ ャ ネル M O S F E T p m 8 0 2の nゥ ヱ ノレに V b p l、 nチ ャ ネ ル MO S F E T n m 8 0 1の pウ エ ノレに V b n 1が接続されて い る 。 さ ら に、 pチ ャ ネ ル MO S F E T p m 8 0 3の nゥ エ ルに V b p 2、 nチ ャ ネ ル MO S F E T n m 8 0 4の pゥ エ ルに V b n 2力 接続されている 。 こ こ で、 n m 8 0 1 と p m 8 0 2に よ り 、 図 1 2のイ ンノく'一 夕 i n v l、 n m 8 0 4 と p m 8 0 3に よ り 、 図 1 2のイ ンバー 夕 i n V 2が構成されている とする。 i n 1 は高 しき い値の MO S F E Tで構成 し、 i n v 2は 低 しき い値の M 0 S F E Tで構成する ために、 V b p 1を V b p 2よ り 高い電圧に、 V b n 1を V b n 2よ り 低い電圧にする。 それぞれの電圧値は、 例えば、 V d d = 1. 5 V、 V s s = 0 V、 V b p 1 = 2. 0 V、 V b n 1 = - 0. 5 V、 V b p 2 - 1. 5 V、 V b n 2 = 0 V等に設定する。
図 1 6に図 8の構造のデノくイ ス に よ る 図 1 2の回路の レ ィ ァ ゥ 卜 の平面図を示す。 図 1 6が図 1 5 と異な る 点は、 第 1のゲー ト電極 g a t e 1 2 1 と p +ソ ー ス . ド レ イ ン領域 d a r e a 1 2 1 に よ り 構成される第 1の pチ ヤ ネソレ MO S F E T p m 1 と、 第 2のゲー ト 電極 g a t e 1 2 2および p +ソ — ス ' ド レイ ン領域 d a r e a 1 2 3に よ り 構成される第 2 の pチ ャ ネル M 0 S F E T p m 2は、それぞれ別の nウ エノレ領 域 n w 1 5 1および n w 1 5 2上に形成されている こ とであ る。 同様に、 第 1のゲ一 卜 電極 g a t e 1 2 1 と n +ソ ース - ド レイ ン領域 d a r e a 1 2 2に よ り 構成される第 1の nチ ャ ネ ノレ M 0 S F E T n m 1 と、 第 2のゲー ト 電極 g a t e 1 2 2および n +ソ ー ス . ド レイ ン領域 d a r e a 1 2 4に よ り 構 成される第 2の nチ ャ ネ ル M O S F E T n m 2は、それぞれ別 の pゥ ヱ ル領域 p w 1 5 1および p w 1 5 2上に形成さ れて いる。
これは、 ゥ エ ル領域に供給する電位を低 しき い値 M 0 S F E Tと高 しき い値 MO S F E Tで変える ために、 ゥ ヱ ル領域 の分離が必要にな る ためであ る。 n w 1 5 1は、 スル一ホ —ル T H 1 5 1を通 じて、 第 3の動作電位供給線 V b p 1 5 1 に よ り ノくィ ァ ス電圧を供給され、 n w 1 5 2は、 ス ルー ホー ル T H 1 5 3を通 じて、 第 4の動作電位供給線 V b p 1 5 2に よ り ィ ァス電圧を供給され、 p w l 5 1は、 スルー ホール T H 1 5 2を通 じて、 第 5の動作電位供給線 V b n 1 5 1 に よ ィ ァス電圧を供給され、 n w 1 5 2は、 スルー ホール T H I 5 4を通 じて、第 6の動作電位供給線 V b n 1 5 2に よ り ィ ァス電圧を供給さ れている。 M 0 S F E Tの基板に供給 するバイ ァス電圧値を変え る方法に よれば、図 1 6に示すよ う に、 新たな動作電位供給線が必要にな る こ とゃゥ ェ ル領 域を分離する必要が生 じる こ と等の理凼か ら レイ ァ ゥ 卜 面 積は大き く な るが、 図 1 5の場合のよ う に、 半導体集積回路 の製造過程において新たなェ程を行う こ と にな く M 0 S F E Tの しき い値電圧を変化させる こ とが可能にな る利点が あ る。
図 9に、 図 8に示 した相補型 M 0 S F E Tに よ り 構成 した 本発明の半導体集積回路装置の実施例を示す。 図 9の （ a ) は半.導体集積回路 L S I 9 0上に、 論理ゲ― 卜 を横一列に 配置 し、複数の列 r o w 9 1か ら r o w 9 8を縦方向に並べる こ と に よ り 、 論理ゲー ト を 2次元的に配置 した例である。 本実施例において、 論理ゲー 卜 は矩形で示され、 内部のパ 夕 一 ンは省略 したが、 pチ ャ ネル M 0 S F E Tと nチ ャ ネル M 0 S F E Tが上下に配置されている。 こ こ で、 r o w 9 1お よび r o w 9 6上の論理ゲー 卜 は、 低 しき い値電圧の M 0 S F E Tに よ り 構成され、 それ以外の列の論理ゲー ト は全て高 しき い値電圧の M 0 S F E Tで構成 している 。
こ の場合、 p w 9 1カヽ ら p w 9 4の絶縁された 4つの pゥ ェ ル領域が必要にな る 。 隣接 している列 r o w 9 2、 r o w 9 3、 r o w 9 4、 r o w 9 5は、 同一の しき い値電圧の MO S F E Tに よ り 構成される ため pゥ ヱル領域 p w 9 2を共有す る こ とができ る。 同様に、 r o w 9 7 と r o w 9 8は pゥ ェ ル 領域 p w 9 4を共有 している。 ま た、 n w 9 1カヽ ら n w 9 5の 5つの nゥ ヱ ル領域が必要にな る。 nゥ エ ルについて も、 隣接 している列 r 0 w 9 2 と r 0 w 9 3は 1つの nゥ ヱ ル領 域 n w 9 2、 r o w 9 3 と r o w 9 4は nウ エ ノレ領域 n w 9 3、 r 0 w 9 7 と r o w 9 8は nゥ ヱ ル領域 n w 9 5を共有する こ とができ る。
ま た、 図 9の （ b ) に （ a ) の配置を行っ た場合の基板バ ィ ァス電源を供給する ための動作電位供給線を示す。 図 9 の （ b ) では、 煩雑を避け る ために ゥ ェ ル領域は省略 した。 w i r e 9 1力、 ら w i r e 9 4は、 列に平行に配線されいる。 ま た、 列の左右に補強用 に直角方向に も配線を施 した例を 示 してあ る。 w i r e 9 1 は高 しき い値 MO S F E Tの pゥ ェ ノレ に 、 w i r e 9 2は高 しき い値 M 0 S F E Tの nゥ ェ ノレ に 、 w i r e 9 3低 しき い値 M 0 S F E Tの pウ エ ノレ に 、 w i r e 9 4は低 しき い値 M 0 S F E Tの nウ エ ノレに、 それぞれノくィ ァス電源を供給 している。 こ のよ う に レイ ア ウ ト する こ と で、 ゥ ヱ ルの分離を少な く し、 基板に供給するバイ ア ス電 圧値を変え る手段を用 いて、 しき い値電圧の異な る MO S F E Tに よ り 半導体集積回路を構成する場合の而積の増加を 最小限にする こ とが可能 とな る。
次に、 本発明において、 しき い値電圧の異な る M 0 S F E Tを実現する第 2の手段を S 0 I ( シ リ コ ン · オ ン · イ ン シ ュ レ一 夕 ） デバイ ス構造を用 いて実施 した例を示す。 S 0 I m造では、 個々 の M 0 S F E Tのゥ エ ル領域を分離する必要 がない。 そのために、 上述 したよ う な、 しき い値電圧の同 一の M 0 S F E Tをま とめて同一のゥ ヱル領域に構成する必 要がない。 こ の場合は、 図 5に示 したよ う に、 半導体集積 回路上の任意の場所に任意の しき い値電圧の M 0 S F E Tを 配置する こ とができ る。 ただ し、 しき い値電圧の異な る M 0 S F E Tを ¾現する第 2の手段は基板バイ ア ス電源の電圧 値を変え る必要があ る ので、 そ の ため の動作電位供給線が 必要にな る 。
図 2 2に そ の実施例を示す。 半導体集積回路 L S I 2 2 0 は、 S 0 I構造の相補型 M 0 S F E Tに よ り 構成さ れた論理 ゲー 卜 を列状に配置 した例である。 図中で論理ゲ一 卜 、 例 えば g 2 2 1、 g 2 2 2は矩形で表 している 。 g 2 2 1の よ う に、 網掛けの炬形は、 低 しき い値電圧の M 0 S F E Tで構成 さ れた論现ゲー 卜 を、 g 2 2 2のよ う に、 白色の矩形は、 高 しき い値電圧の M 0 S F E Tで構成された論理ゲー ト であ る。 ま た、 低 しき い値電圧の pチ ャ ネル M 0 S F E Tの基板ノ ィ ァス電位供給線 V b p 2 2 1、 高 しき い値電圧の pチ ヤ ネ ル の基板ノく ィ ァス電位供給線 V b p 2 2 2、 低 し き い値電圧の nチ ャ ネル M 0 S F E Tの基板バイ アス電位供 給線 V b n 2 2 1、 低 しき い値電圧の nチ ャ ネ ル M O S F E T の基板バイ ァ ス電位供給線 V b n 2 2 1がそれぞれ列 と平行 に配線されている。
なお、 本図に於いては、 M 0 S F E Tの ソ ー ス電極の電位 給電線は省略 した。 スルー ホール T H 2 2 1、 T H 2 2 2な ど にに よ り 、 電位供給線 と基板を接続され、 各ゲー ト を構成 する M 0 S F E Tの基板のバイ アス電源が供給されている。 こ こ で、 図の よ う に、 歹 IJ と平行のパ'ィ ァス電位供給線を、 しき い値の種類数 （ただ し、 相補型 MO S F E Tの場合は、 pチ ヤ ネ ノレ MO S F E T用 と nチ ヤ ネゾレ MO S F E T用 の電位 供給線が夫々 必要であ る ） 配線 しておき 、 M 0 S F E Tの し き し、値電圧に よ っ て、 スルー ホールを打ち分ける こ と に よ り 、 異な っ た しき い値電圧の M 0 S F E Tを任意の場所に配 置する こ とができ る。
つま り 、 本発明において、 基板バイ ア ス電源を変え る こ と に よ つ て M 0 S F E Tの しき い値電圧を変え る手段を用 い た場合、 而稍の増加が少な いこ と力、 ら、 S 0 I デバ'イ ス構造 を用いる こ とが、 よ り 好適であ る。
次に、 以上述べた本発明の半導体集積回路を設計する た めに必要なセルラ イ ブラ リ を記憶 した記憶媒体の実施例に ついて説明する。 実施例の説明の前に、 ま ずセルお よびセ ノレラ イ ブラ リ の簡単な説明を以下に述べる。 通常、 半導体 柒穑回路を設計する際には、 予め設 計されたセルと呼ば れる小規模な論理機能を有する部品を用いる。 セルは、 内 部の回路要素とその接続、 レイ ア ウ トノ、。タ ー ン等を予め設 計 し、 形状、 外部 との接続用の端子位置、 論理機能、 ディ レイ 特性、 消費電力特性な どの情報をセルラ イ ブラ リ と し て登録 してお く 。 セルラ イ ブラ リ 記憶 した記憶媒体を配布 する こ と に.よ り.、 すでに設計さ れ動作が保証された部品を 多 く の半導体桀積回路の設計に用 いる こ とが可能 とな る。
図 1 0に本発明のセルラ イ ブラ リ を記憶 した記憶媒体の 例を示す。 図 1 0の例では、 3種のィ ンバー タ セルが登録さ れたラ イ ブラ リ を記憶 した例であ る。 セルに関する情報 と して、 本実施例では、 セルの名称、 寸法、 ゲー 卜長、 ピ ン、 ディ レイ 特性、 リ ー ク 電流、 しき い値電圧、 機能等が書か れている 。 c 1 0 1 は標準のイ ンノく一夕 セル、 c 1 0 2は、 M 0 S F E Tのゲ一 卜 幅 Wを倍に したセルであ る。
従来技術では、 こ のよ う に同一機能のセルを複数用意す る場合は、 ゲ一 卜 幅 Wを変え、 ディ レイ特性を変えたセル を用意 していた。 c 1 0 3は、 c 1 0 2 と 同 じゲー ト 幅 W、 同 じ寸法を持っ ているが、 ディ レイ特性および消費.電力特 性のみが異な るセルであ る。 つま り 、 c 1 0 3力 M 0 S F E Tの しき い値電圧が低い M 0 S F E Tに よ り 構成さ れたセル、 つま り リ ー ク 電流が大き く デ ィ レイ が小さ いセルであ る。 上に述べたよ う な本発明の半導体集積回路装置を設計、 製 造する ためには、 図 1 0 に示すラ イ ブラ リ が必要にな る 例 えば、 本発明の半導体集積回路装置の製造工程において、 しき い値電圧が異な る M 0 S F E Tを使用する場合、 選択的 に不純物を追加する工程ゃゲー 卜 酸化膜の厚さ を場所に よ つ て変え る ための工程において、 特別なマス ク 、。タ ー ン力 必要にな る こ とは上述 した。
こ のマス クパタ ー ンを作る 際に、 設計された柒積回路の セルお よび配線の レイ ァ ゥ 卜情報、 セルの接続情報、 およ び、 どのセルが どの しき い値の M 0 S F E Tに よ り 構成され ているかを認識でき る情報が必要であ る。 各セルの M 0 S F E Tの しき い値電圧に関する情報は、本発明のセルラ イ ブラ リ を記憶 した記憶媒体に格納されている ので、 こ .の情.報を 用 いる こ とで、 上記 したマス クハ。タ ー ンを作る こ とができ る 。 こ の意味において、 セルラ イ ブラ リ を記憶 した記憶媒 体でな く 、 セルおよび配線の接続関係いわゆるネ ッ 卜 リ ス 卜 を記憶 した記憶媒体において、 しき い値電圧の異な る M ◦ S F E Tを認識でき る情報を持つこ と も本発明か ら容易 に類推でき、 本発明に含まれる。
なお、 本実施例では、 イ ン 夕 セルを示 したが、 こ の ほか A N D O R N A N D N O R , セ レ ク タ 、 フ リ ッ プフ ロ ッ プ等のセルで も 同様に実施する こ とができ 、 本発明を 実施する セルの種類は、 特に限定される ものではな い。
次に、 上記ラ イ ブラ リ を記憶 した記憶媒体を用 いた設計 方法の例を説明する。 図 2 3は、 図 1 0のセルラ イ ブラ リ を記憶 した記憶媒体を 用 いて、 論理設計を行う 過程を示 している 。 図で、 矩形の 箱 s t e p 2 3 0〜 s t e p 2 3 2は処理、 黒い矢印は処理の 流れ、 白抜き の矢印はデー タ の流れを示 している。 論理記 述 L 0 G 2 3 0は、例えば V H D L等の上位論理記述言語で書 かれた ものであ る。 論理記述 L 0 G 2 3 0を読み込み、 論理 最適化処理 s t e p 2 3 0を行う 。
論理最適化処理 s t e p 2 3 0は、 テ ク ノ ロ ジー に依存 し な い最適化処理であ り 、 例えば論理をブ一ル式で表現 して ブール式の 数を最小化する等の処理であ る。 こ の時、 デ ィ レイ推定処理 s t e p 2 3 1 に よ り 推定 したディ レイ を も と に、 最適化処现を行う 。 その後、 セル割 り 当て処理 s t e p 2 3 2を行う 。 こ れは、 セノレラ イ ブラ リ L I B 2 3 0を読み 込み、 テ クソ ロ ジ一 に依存 しない論理を、 実際のセルに割 り 当て る処理であ る。
こ こ では、 デ ィ レイ 計算処理 s t e p 2 3.3.お よび消費電 力計算処 11 s t e p 2 3 4を繰 り 返 し実行し、 最適なセル割 り 当てを行い、 ネ ッ 卜 リ ス 卜 n e t 2 3 0を出力する。 セル 割 り 当て処迎が、 本発叨の設計方法の特徴的な処理である ため、 図中に詳細な例を示 した。 こ の例では、 今、 Aか ら D の経路の一部のセル割 り 当ての実行中であ る。既に Aか ら B、 Cか ら Dの経路のセル割 り 当てが完了 し、それぞれのディ レ イ カ、' 3. 2 2 n s e c、 1 . 7 0 s e cであ る とする。 Bカヽ ら Cの論理が C = n o t ( B ) で表現されている とする と 、 こ のブ一ル式はィ ン ノく一夕一に割 り 付け られるべき事が分カヽ る。 Aか ら Dま での経路の 目 標デ ィ レイ を 5 n s e c とする と 、 イ ンノく ー タ ーのディ レイ は、 0. 0 8以下であ る必要が あ る。 こ の と き 、 同一の機能つま り イ ンノく一 夕 セルであ り 、 し き い値電圧が異な る ために、 ディ レイ 値が異な る セル c 1 0 2および c 1 0 3が存在する こ とが、 セルラ イ ブラ リ L I B 2 3 0を読み込んだ結果 と して、 わ力、 つ ている。 こ こ で、 そ れぞれのセルを用 いた場合のディ レイ と省電力を計算 し、 その結果、 低 しき い値電圧のセル c 1 0 3が選択さ れる。
図 2 4を川 いて、上記ラ イ ブラ リ を記憶 した記憶媒体を用 I、た別の設計方法の例を説明する。 図 2 4は、 図 1 0のセル ラ イ ブラ リ を記憶 した記憶媒体を用 いて、 論理設計を行う 過程を示 している 。 図 2 3 と 同 じ く 矩形の箱 s t e p 2 4 0 〜 s t e p 2 4 4は処理、 黒い矢印は処理の流れ、 白抜きの 矢印はデータ の流れを示 している。 論理記述 L O G 2 4 0を 読み込み、 論理最適化処现 s t e p 2 .4 0を行う 。 こ れは図 2 3におけ る s t e p 2 3 0 と 同様であ る。 その後、 高 しき い値セノレ のみを用 いたセル割 り 当て処理 s t e p 2 4 1 を行 う 。
図 2 3の実施例同様に、ディ レイ お よび消費電力計算処理 s t. e p 2 4 2を繰 り 返 し実行 し、 高 しき い値セルのみを使 用する と いう 限定の も とで最適なセル割 り 当てを行う 。 そ の後、 配置配線処理 s t e p 2 4 3を行う 。 さ ら に、 配置配 線後の実際の配線長を考慮に入れ、 ディ レイ および消費電 力計算処理 s t e p 2 4 2を行っ た結果、 よ り 精度の高い計 算結果が得 られる。 その結果、 デ ィ レイ 違反経路が存在 し た場合に、違反経路上のセルを同一機能で低 しき い値 M〇 S F E Tのセルに置き換え る処理 s t e p 2 4 4を行い、レイ ァ ゥ 卜情報が付加さ れたネ ッ ト リ ス ト n e t 2 4 0を出力する。 こ れに よ り 、 周 fflの レイ ア ウ ト を変更せずに違反を解消で き る と いう 利点があ る。 ま た、 図 2 4の実施例 と は逆に、 低 しき い値 M 0 S F E T セルのみを用いて、 セル割 り 当て と配置配線を行い、 その 後にディ レイ 計算を行っ た結果、 ディ レイ 余裕が存在 した 場合に、 ディ レイ に余裕のあ る経路上のセルを高 しき い値 M 0 S F E Tのセルに置き換え る方法 も考え られる。
次に、 約 8 0 0 0セルか らな る半導体集積回路に、 本発明 を実施 した例について説明する。 本実施例では、 ゲー 卜 長 0. 2 5 〃 mの相補型 MO S F E Tを V d d = l . 6 V、 V s s = 0 Vで動作させた例であ る。
図 1 8は、 横軸にサイ ク ノレタ イ ム （最大経路ディ レイ ） を と り 、 縦軸にそのディ レイ 値の経路に含まれる セ ル数を と つ たグラ フであ る。 セルが複数の経路に含ま れる場合は、 最も大き なディ レイ 値の経路に含まれる とする。 実線 （ 1 ) は、 一律に高 しき い値電圧 （ 0. 1 5 V) の MO S F E Tを使 用 した場合、 太い実線 （ 2 ) は、 本発明を実施 した結果で、 高 しき い値電圧 （ 0. 1 5 V) 、 低 しき い値電 JE (— 0. 0 5 V) と した場合、 ぃ実線 （ 3 ) は、 一律低 しき い値電圧 （一 0. 0 5 V ) の MO S F E Tを使用 した場合を示 している。 実 線 （ 1 ) は最大 5 n s e cの経路が存在するが、 （ 2 ) ， ( 3 ) では、 最大 3. 9 5 n s e cであ り 、 両方と も高速化されて いる こ とがわかる。
しか し、 （ 3 ) のよ う に一律 しき い値を下げた場合は、 デ ィ レイ 値が小さ い領域 も高速化されてお り 、 （ 1 ) の分布を 左に平行移動 した形にな っ ている。 こ のこ と は、 高 しき い 値電圧の MO S F E Tを用 いて も 目 標サイ ク ル以内に収ま つ ている経路のセルも高速化 し、 無駄に電力を消費 している こ とを示 している。
一方、 本発叨の実施結果である （ 2 ) では、 ディ レイ の小 さ い領域では、 （ 1 ) の分布 と殆 ど変化せずに、 3. 9 5 η s e c 〜 5 n s e cの範囲のみを左に圧縮 した形にな っ てい る。 つま り 、 無駄な電力を消費せずに高速化できている こ とを示 している。
図 1 7は、 横 ΨΐΙ!にサイ ク ルタ イ ム （最大経路デ ィ レイ ） を と り 、 縦軸に リ ー ク 電流に よ る消費電力を と つ たグラ フで あ る。 本回路は、 一律に高 し き い値電圧 （ 0. 1 5 V ) の Μ O S F E Tを使用 した場合には、 サイ ク ルタ イ ム 5 n s e c ( 2 0 0 MH z ) で動作する 回路であ る 。 消費電力の値は、 一律に高 しき い値電圧 （ 0. 1 5 V ) の M 0 S F E Tで構成 し た場合の消費電力を 1 と して、 正規化 してあ る。
図屮で、 三; ¾ 印で示 したのは、 一律に しき い値電圧を下 げた場合の結果で、 丸印で示 したのが本発明に よ り 2種の しき い値電圧の M 0 S F E Tの使用を実施 した結果であ る。 ' 各プロ ッ ト 点の横に しき い値電压を示 した。 例えば、 本発 · 明では、 低 しき い値電圧を 一 0. 0 5 V、 高 しき い値電圧を ■ 0. 1 5 Vと し、 2種の しき い値罨圧の M 0 S F E Tを使用 し た場合には、 サイ ク ノレタ イ ムは 3. 9 5 n s e c ( 2 5 3 MH z ) ま で高速化でき 、 消費電力は約 2 0にな る。
一方、 一律に しき い値電圧を 一 0. 0 5 Vに した場合は、 サイ ク ルタ イ ムは、 同様に 3. 9 5 n s e cにな るが、 消費 電力は 6 0以上にな っ て しま う 。 ま た、 例えば、 リ ー ク 電流 に よ る 消費電力を 1 0以内に押さえ る と いう 条件では、一律 に しき い値電圧を変え る場合はサイ ク ルタ イ ム 4 . 3 3 n s e c ( 2 3 1 M H z ) であ るが、 本発明に よれば、 サイ ク ル夕 ィ 厶 4. 0 7 n s e c ( 2 4 6 M H z ) ま で高速に動作でき る こ とがわかる。
ま た、 図 1 7において、 本発明を実施 した場合の、 低 しき い値電圧 M 0 S F E Tの比率は、 低 しき い値電圧 0 . 1 Vの時 は 6 %、 低 しき い値電圧 0 . 0 5 Vの時は 1 5 %、 低 しき い値 電圧 0 . 0 Vの時は 2 3 %、 低 しき い値電圧一 0 . 0 5 Vの時 は 3 0 %と な る。 しき い値電圧を下げた場合の Μ 0 S F Ε Τ の リ ー ク 電流は指数関数的に増加する ために、 しき い値を 下げる Μ 0 S F Ε Τの比率は 3 0 %程度以内が望ま しい。 適 切な消費電力に抑え る ためには、 1 0 %以內に抑え る こ とが、 よ り 好適であ る。 本発明に よれば、 低 しき い値電圧にする Μ 0 S F Ε Τを最小限にする こ とが可能であ り 、 全体の Μ 0 S F Ε Τに対する低 しき い値 Μ 0 S F Ε Τの比率力 3 0 %以 内であ る こ と も、 本発明の特徴であ る。
上記実施例か ら、 本発明を実施する こ と に よ り 、 高速に 動作させる ァ ク テ ィ ブ動作時において も、 Μ 0 S F Ε Τの リ ― ク 電流に よ る消費電力の增加を最小限に抑えた上で、 高 い動作速度の半導体集積回路装置が得 られる こ とが明 らか であ る。
図 2 8に、本発叨の半導体集積回路をマイ ク 口 プロ セ ッ サ に適/ Π した例について示す。 図 2 8は、:'マイ ク 口 プロセ ッ サ の主な構成ブロ ッ ク を示 してお り 、 その内部のセルの配置 を矩形で模式的に表 している。
図 2 8の例では、 構成ブロ ッ ク は、 C P U (中央演算装置）、 F P U (浮動小数点演算ュニ ッ ト ） 、 キ ャ ッ シ ュ （内臓メ モ リ ） 、 B S C (バス制御） 、 D M A (ダイ レ ク 卜 メ モ リ ァ ク セス） 、 C P G ( ク ロ ッ ク 制御） 、 I N T (割込み制御） 等 であ る。 書 く ブロ ッ ク 内のセルのう ち網掛けを施 した もの は低 しき い値、 白抜き の ものは高 しき い値のセルであ る。 例えば、 タ イ ミ ングク リ テ ィ カルな経路が多 く 存在する、 C P U , F P U、 キ ャ ッ シ ュ等は低 しき い値のセルの数が多 いこ とが分かる 。 ま たタ イ ミ ングに余裕のあ る ブロ ッ ク I N T等は、 低 しき い値のセルの割合が少な い。 こ の よ う に 、 本発明に よれば、 単にブロ ッ ク 毎に しき い値電圧を変え る のでな く 、 同一のブロ ッ ク において も、 必要に応 じ低 し き い値の M 0 S F E Tと高 しき い値の M〇 S F E Tを適宜使 い分け、 かつ、 低 しき いの M 0 S F E Tの使用を最小限に抑 え る こ とが可能であ り 、 高速動作と低消費電力を同時に実 現する こ とが可能にな る。
ま た、 本発明は、 ア ク テ ィ ブ時の高速動作と低 リ ー ク 電 流を実現する ものであ るが、 スタ ンパ'ィ 時に基板ノ 'ィ ァス 電源を制御する こ と に よ り 、 しき い値を上げる公知の技術 と組み合わせる こ と も可能である。
以上説明 してき た実施例においては、 しき い値電圧の異 な る 2種類の M 0 S F E Tを用いる場合を主に説明 したが、 3種類以上の しき い値電圧の M 0 S F. E Tを混在させる こ と も容易に実施可能であ り 、 本発明に含まれる。
以下に、 本願の図面中に使用 した符号を整理する。
g l l〜 g 2 2 2は論理ゲ一 卜 。 g g l 9 1、 g g l 9 2、 g g 2 0 1、 g g 2 0 2は論理ゲー ト群。 ί 1 1〜 f 1 4、 f 1 2 1 〜 f 1 4 3、 f 1 9 1〜 f 2 0 3はフ リ ッ プフ ロ ッ プ。
L S I 5 0、 L S I 7 0、 L S I 9 0は半導体集積回路。 w e 1 1 7 1〜 w e l 1 7 4はゥ エル領域。 d a r e a l 2 1〜 d a r e a l 2 4、 d i f f 8 0 1〜 d i f f 2 7 0 4は ソ ー ス . ド レ イ ン領域。 o X 8 0 1〜 o X 2 7 0 4はゲ一 卜酸化膜。 g a t e 1 2 1 〜 g a t e 2 7 0 4はゲー ト電極。 r o w 9 1 〜 ！ · o w 9 8は論理ゲー ト列。 p w 9 1〜 p w 9 4、 p w 1 2 1 p w l 5 1、 p w l 5 2、 8 0 2は pウ エノレ領域。 n w 9 1〜 n w 9 5、 n w l 2 1、 n w l 5 1、 n w l 5 2、 8 0 3は nゥ ェル
4G 領域。 w i r e 9 1 〜 w i r e 9 4、 V d cl、 V s s、 V d d 1 2 1 N V d d 1 3 1 , V d d l 4 1、 V s s l 2 1、 v s s l 3 1、 V s s l 4 1、 V b p l〜 V b p 2 2 2、 V b n l 〜 V b n 2 2 2は動作電位供給線。 c 1 0 1〜 c 1 0 3はセル。 n d 1、 n d 2、 n d l 3 1〜 n d l 4 1〜 n d l 4 3、 n d 2 1 1〜 n d 2 1 2は ノ 一 ド。 p m l〜 p m 2 7 0 3は pチ ヤ ネ ノレ MO S F E T。 n m l〜 n m 2 7 0 4は nチ ャ ネ ル MO S F E T。 i n v 1 、 i n v 2、 i n v 1 3 1、 i n v 2 1 1 は イ ンノく一夕論 理ゲ一 卜 。 N A N D 1 3 1、 N A N D 1 4 1〜 N A N D 1 4 3は N A N D論迎ゲ一 卜 。 t e r m 1 2 1〜 t e r m 1 2 4は端子。 T H 1 2 1 , T H 1 2 2、 T H 1 5 1〜 T H 1 5 4、 T H 2 2 1、 T H 2 2 2は スノレ一 ホ ー ル。 c l 3 1、 c l 3 2、 c l 4 1、 c l 4 2、 c l 9 1、 c 2 0 1 は論理ゲ一 卜 回路。 s t e p 2 3 0〜 s t e p 2 3 2、 s t e p 2 4 0〜 s t e p 2 4 4は処理 ステ ッ プ。 L O G 2 3 0、 L O G 2 4 0は論理記述。 L I B 2 3 0、 L I B 2 3 0はセルラ イ ブラ リ 。 n e t 2 3 0、 n e t 2 4 0はネ ッ ト リ ス ト 。
産業の利用可能性
以上説明 した よ う に本発明に よれば、 あ る一定の動作状 態で同一の機能ブロ ッ ク においてでさえ も、 しき い値電圧 の異な る MO S F E Tを適宜選択 して、 半導体集積回路装置 を構成する こ と に よ り 、 ア ク テ ィ ブ動作時に M〇 S F E Tの リ ー ク 電流に よ る消費電力の増加を抑えた上で、 高速に動 作動作可能な半導体柒積回路装置が得 られる。

Claims

請 求 の 範 ffl
1 . 半導体 ¾体に形成されたスィ ツ チ ン グ素子に よ っ て構 成された論理ゲ一 卜 を有 し、 少な く と も 1つま たは複数の 入力信号に対 し、 前記論理ゲ一 卜 に よ り 所定の処理を行い、 少な く と も 1つま たは複数の信号を出力する半導体集積回 路装置であ り 、 前記スイ ッ チ ング素子には、 低 しき い値電 圧のスィ ツ チ ング素子 と高 しき い値電圧のスィ ツ チ ン グ素 子の少な く と も 2種以上のスィ ッ チ ン グ素子があ り 、 前記 信号の伝播する経路が複数存在 し、 第 1 の経路の論理ゲー 卜 を構成する スィ ツ チ ング素子の しき い値電圧 と、 第 2の 信号経路の論理ゲー 卜 を構成する スィ ッ チ ング素子の しき い値電圧が異な る事を特徴 とする半導体集積回路装置。
2 . 半導体基体に形成さ れたスィ ッ チ ング素子に よ っ て構 成された論现ゲ一 卜 を有 し、 少な ぐと も 1 つま たは複数の 入力信号に対 し、 前記論理ゲ一 ト に よ り 所定の処理を行い、 少な く とも 1つま たは複数の信号を出力する半導体集積回 路装置であ り 、 前記スィ ッ チ ング素子には、 低 しき い値電 圧のスィ ツ チ ング素子 と高 しき い値電圧のスィ ツ チ ング素 子の少な く と も 2種以上のスイ ッ チ ング素子があ り 、 前記 信号の伝播する 1つの経路上に、 低 しき い値電圧のスイ ツ チ ング素子に よ り 構成された論理ゲー と高 しき い値電圧 の ス ィ ツ チ ン グ素子に よ り 構成された論理ゲ一 卜 が混在す る事を特徴 とする半導体集積回路装置。
3 . 半導体基体に形成さ れたスイ ッ チ ング素子に よ っ て構 成された論理ゲ一 卜 を有 し、 少な く と も 1つま たは複数の 入力信号に対 し、 前記論理ゲ一 卜 によ り 所定の処理を行い、 少な く と も 1つま たは複数の信号を出力する半導体集積回 路装 であ り 、 前記ス イ ッ チ ン グ素子には、 低 し き い値電 圧のスィ ツ チ ング素子 と高 しき い値電圧のスィ ッ チ ン グ素 子の少な く と も 2種以上のスィ ッ チ ング素子があ り 、 第 1 の ノ 一 ド力、 ら第 2の ノ 一 ドへの信号経路 と、第 2の ノ 一 ド力、 ら第 3の ノ ー ドへの経路および第 2の ノ ー ドか ら第 4の ノ 一 ドへの経路に分岐する よ う な信号経路が存在 し、 第 1 の ノ ー ドか ら第 2の ノ ー ドま での経路上の全論理ゲー 卜数に 対する低 しき い値のスィ ツ チ ング素子に よ り 構成される論 理ゲー 卜数の比率が、第 2の ノ 一 ドか ら第 3の ノ 一 ドま での 経路および第 2の ノ ー ドか ら第 4の ノ ー ドま での経路上の 全論理ゲー 卜数に対する低 しき い値のスィ ツ チ ン グ素子に よ り 構成さ れる論理ゲー 卜数の比率よ り 高い事を特徴とす る 半導体集積回路装置。
4 . 半導体基体に形成さ れたスイ ッ チ ング素子に よ っ て構 成された論迎ゲー ト を有 し、 少な く と も 1 つま たは複数の 入力信.号に対 し、 前記論理ゲ一 卜 に よ り 所定の処 illを行い、 少な く と も 1つま たは複数の信号を出力する半導体集積回 路装 f であ り 、 前記スイ ッ チ ング素子には、 低 しき い値電 圧のスィ ツ チ ング素子と高 しき い値電圧のスィ ツ チ ング素 子の少な く と も 2種以上のスイ ッ チ ング素子があ り 、 第 1 の ノ ー ドか ら第 2の ノ ー ドへの信号経路および第 3のノ ー ドか ら第 2の ノ ー ドへの経路および第 2のノ ー ドカヽ ら第 4 の ノ 一 ドへの経路が存在 し、第 2のノ ー ドか ら第 4の ノ ー ド ま での経路上の全論理ゲ一 卜数に対する低 しき い値のスィ ッ チ ン グ素子に よ り 構成される論理ゲー ト数の比率が、 第 1 の ノ ー ドカヽ ら第 2の ノ 一 ドま での経路および第 3の ノ ー ドか ら第 2の ノ ー ドま での経路上の全論理ゲー 卜数に対す る低 しき い値のスィ ツ チ ング素子によ り 構成される論理ゲ 一 卜数の比率よ り 高い事を特徴 とする 半導体柒積回路装置。
5 . 前記信号の伝播する経路 と は、 第 1 の経路 と して、 半 導体桀積回路の入力 ピ ンか ら信号が最初に到達する 、 状態 保持回路の入力 ピ ンま での経路、 第 2の経路 と して、 状態 保持回路の出力 ピ ンか ら次に信号が到達する状態保持回路 の入力 ピ ン ま での経路、 第 3の経路 と して、 状態保持回路 の出力 ピ ンか ら他の状態保持回路を経由せずに信号が到達 する半導体集積回路の出力 ピ ンま での経路の 3種類の経路、 ま たは、 前記 3種類の経路の部分経路であ る こ と を特徴 と する請求項 1か ら 4記載の う ちのいずれかに記載の半導体 桀積回路装置。
6 . 半導体基体に形成されたスィ ツ チ ング素子に よ っ て構 成された論理ゲー 卜 を有 し、 少な く と も 1つま たは複数の 入力信号に対 し、前記論理ゲ一 卜 に よ り 所定の処理を行い、 少な く と も 1つま たは複数の信号を出力する半導体集積回 . 路裟 ftであ り 、 少な く と も第 1 、 第 2の状態保持回路および 第 1 、 第 2、 第 3、 第 4のスイ ッ チ ング素子を有 し、
第 1 の動作電位点が給電される第 1動作電位供給線、第 2 の動作点電位が給電される第 2の動作電位供給線および第 1 、 第 2の ノ ー ドを有 し、
前記第 1 の状態保持回路の出力 ピ ンま たは半導体集積回 路の入力 ピ ンが、 直接、 ま たは、 1つま たは複数の論理ゲ 一 卜 を経由 し、前記第 1 お よび前記第 2のスィ ッ チ ン グ素子 のゲ一 卜電極に接続され、
前記第 1 のスイ ッ チ ン グ素子は、前記第 1 の動作電位点 と 前記第 1 の ノ ー ドの間に ソ ース · ド レイ ン経路を持つよ う に接続されてお り 、
前記第 2のスィ ツ チ ン グ素子は、前記第 2の動作電位点 と 前記第 1 の ノ 一 ドの間に ソ ー ス · ド レイ ン経路を持つよ う に接続されてお り 、
前記第 1 の ノ 一 ドが、前記第 3および前記第 4のスィ ツ チ ング素子のゲー 卜 電極に接続さ れ、
前記第 3のスィ ツ チ ン グ素子は、前記第 1 の動作電位点 と 前記第 2のノ ー ドの間に ソ ー ス . ド レイ ン経路を持つよ う に接続さ れてお り 、
前記第 4のスィ ッ チ ング素子は、前記第 2の動作電位点 と 前記第 2の ノ ー ドの間に ソ ース . ド レイ ン経路を持つよ う に接続されてお り 、
さ ら に、 前記第 2の ノ 一 ドは、 直接、 ま たは、 1つま たは 複数の論理ゲ一 卜 を経 Iお し、 前記第 2の状態保持回路の入 力 ピ ン ま たは半導体集積回路の出力 ピ ンに接続さ れ、
前記第 1 のスイ ッ チ ング素子と前記第 3のスィ ツ チ ン グ 素子の しき い値電圧が異な る、 ま たは、 前記第 2のスィ ッ チ ング素子 と前記第 4のスィ ツ チ ング素子の しき い値電圧 が異な る こ と を特徴 とす る半導体集積回路装置。
7 . 半導体基体に形成されたスィ ッ チ ン グ素子に よ っ て構 成された論理ゲー 卜 を有 し、 少な く と も 1つま たは複数の 入力信号に対 し、 前記論理ゲー 卜 に よ り 所定の処理を行い、 少な く と も 1つま たは複数の信号を出力する半導体集積回 路装置であ り 、 少な く と も第 1 、 第 2、 第 3の状態保持回路 および第 1 、 第 2、 第 3、 第 4、 第 5、 第 6のスイ ッ チ ン グ 素子を有 し、
第 1 の動作電位点が給電さ れる第 1動作電位供給線、第 2 の動作点電位が給電される第 2の動作電位供給線お よび第 1 、 笫 2、 第 3のノ ー ドを有 し、
前記第 1 の状態保持回路の出力 ピ ンま たは半導体集積回 路の入力 ピ ンが、 直接、 ま たは、 1つま たは複数の論理ゲ 一 卜 を経 ώ し、前記第 1 および前記第 2のスィ ツ チ ン グ素子 のゲー 卜 電極に接続され、
前記第 1 のスィ ツ チ ン グ素子は、前記第 1 の動作電位点 と 前記第 1 の ノ ー ドの間に ソ ー ス · ド レイ ン経路を持つよ う に接続されてお り 、
前記第 2のスィ ツ チ ン グ素子は、前記第 2の動作電位点 と 前記第 1 の ノ 一 ドの間に ソ ー ス ' ド レイ ン経路を持つよ う に接続されてお り 、
〗 記第 1 の ノ ー ドが、 前記第 3、 第 4、 第 5、 第 6のスィ ツ チ ン グ素子のゲー 卜電極に接続され、
前記第 3のスィ ッ チ ン グ素子は、前記第 1 の動作電位点 と 前記第 2の ノ ー ドの間に ソ ー ス · ド レイ ン経路を持つよ う に接続さ れてお り 、
· 前記第 4のスィ ツ チ ング素子.は、前記第 2の動作電位点 と 前記第 2の ノ ー ドの問に ソ ース · ド レイ ン経路を持つよ う に接続されてお り 、
前記第 5のスィ ツ チ ング素子は、前記第 1 の動作電位点 と 前記第 3の ノ 一 ドの間に ソ 一ス · ド レイ ン経路を持つよ う に接続されてお り 、
前記第 6のスィ ツ チ ン グ素子は、前記第 2の動作電位点 と 前記第 3の ノ ー ドの問に ソ ース · ド レイ ン経路を持つよ う に接続されてお り 、
さ ら に、 前記第 2の ノ ー ドは、 直接、 ま たは、 1つま たは 複数の論理ゲ一 卜 を経 fお し、 前記第 2の状態保持回路の入 力 ピ ンま たは半導体集積回路の出力 ピ ンに接続され、
さ ら に、 前記第 3の ノ 一 ドは、 直接、 ま たは、 1つま たは 複数の論理ゲー ト を経 1 し、 前記第 3の状態保持回路の入 力 ピ ンま たは半導体集積回路の出力 ピ ンに接続さ れ、 前記第 3のスィ ッ チ ング素子の し き い値電圧が前記第 1 のスイ ッ チ ング素子の しき い値電圧よ り 高い、 ま たは、 前 記第 4のスィ ツ チ ング素子の しき い値電圧が前記第 2のス イ ッ チ ング素子の しき い値電圧よ り 高いこ とを特徴 とする 半導体集積回路装置。
8 . 半導体基体に形成さ れたスイ ッ チ ング素子に よ っ て構 成された論理ゲー ト を有 し、 少な く と も 1つま たは複数の 入力信号に対 し、 前記論理ゲー 卜 に よ り 所定の処理を行い、 少な く と も 1つま たは複数の信号を出力する半導体集積回 路装置であ り 、
少な く と も第 1 、 第 2、 第 3の状態保持回路および第 1、 第 2、 第 3、 第 4、 第 5、 第 6、 第 7、 第 8のスイ ッ チ ング 素子を有 し、
第 1 の動作電位点が給電される第 1 の動作点電位供給線、 第 2の動作点電位が給電される第 2の動作電位供給線およ び第 1 、 第 2、 第 3の ノ ー ドを有 し、
前記第 1 の状態保持回路の出力 ピ ンま たは半導体集積回 路の入力 ピ ンが、 直接、 ま たは、 1つま たは複数の論理ゲ — 卜 を経由 し、前記第 1 および前記第 2のスィ ッ チ ング素子 のゲー 卜電極に接続され、
前記第 1 のスィ ッ チ ング素子は、前記第 1 の動作電位点 と 前記第 1 のノ ー ドの問に ソース · ド レイ ン経路を持つよ う に接続されてお り 、
前記第 2のスィ ッ チ ン グ素子は、前記第 2の動作電位点 と 前記第 1 の ノ 一 ドの間に ソ ース · ド レイ ン経路を持つよ う に接続されてお り 、
前記第 2の状態保持回路の出力 ピ ンま たは半導体集積回 路の入力 ピ ンが、 直接、 ま たは、 1つま たは複数の論理ゲ 一 卜 を経 111 し、前記第 3および前記第 4のスイ ッ チ ン グ素子 のゲ一 卜 電極に接続され、
前記第 3のスィ ツ チ ング素子は、前記第 1 の動作電位点 と 前記笫 2の ノ 一 ドの間に ソ ー ス ■ ド レイ ン経路を持つよ う に接続されてお り 、
前記第 4のスィ ッ チ ン グ素子は、前記第 2の動作電位点 と 前記第 2の ノ 一 ドの間に ソ ー ス ' ド レイ ン経路を持つよ う に接続さ れてお り 、
前記第 1 のノ 一 ド 、 前記第 5および前記第 6のスィ ツ チ ン グ素子のゲ一 卜 電極に接続され、
前記第 2の ノ 一 ドが、 前記第 7および前記第 8のスィ ツ チ ン グ素子のゲ一 ト電極に接続され、
前記第 5および第 7 のスィ ッ チ ング素子は、前記第 1 の動 ·作電位点 と前記第 3の ノ 一 ドの問に ソ ース . ド レイ ン経路 を持つよ う に接続されてお り 、 . .
前記第 6および第 8のスィ ッ チ ング素子は、前記第 2の動 作電位点 と前記第 3の ノ ー ドの間に ソ ー ス · ド レ イ ン経路 を持つよ う に接続されてお り 、
さ ら に、 前記第 3の ノ 一 ドは、 直接、 ま たは、 1つま たは 複数の論理ゲ一 卜 を経由 し、 前記第 3の状態保持回路の入 力 ピ ンま たは半導体集積回路の出力 ピ ンに接続され、
前記第 1のスィ ツ チ ング素子の しき い値電圧が前記第 5 ま たは前記第 7のスィ ツ チ ン グ素子の しき い値電圧よ り 高 い、 ま たは、 前記第 2のスイ ッ チ ング素子の しき い値電圧 が前記第 6ま たは前記第 8のスィ ツ チ ング素子の しき い値 電圧よ り 高いこ とを特徴 とする半導体集積回路装置。
9 . 半導体基体に形成されたスィ ツ チ ング素子に よ っ て構 成された論现ゲー ト を有 し、 少な く と も 1つま たは複数の 入力信号に対 し、 前記論理ゲー 卜 に よ り 所定の
処理を行い、 少な く と も 1つま たは複数の信号を出力する 半導体集積回路装置であ り 、
少な く と も第 1 、 第 2、 第 3の状態保持回路お よび第 1、 第 2、 第 3、 第 4、 第 5、 第 6のスイ ッ チ ング素子を有 し、 第 1 の動作電位点が給電される第 1動作電位供給線、第 2 の動作点電位が給電される第 2の動作電位供給線および第 1 、 第 2、 第 3の ノ 一 ドを有 し、
複数の論理ゲ一 卜 を直列に接続 した第 1 、第 2の論理ゲ一 卜群を有 し、
前記第 1 の状態保持回路の出力 ピ ンま たは半導体集積回 路の入力 ピ ンが、 直接、 ま たは、 1つま たは複数の論理ゲ 一 ト を経由 し、 前記第 1 のスィ ッ チ ン グ素子のゲ一 卜電極 お よび前記第 2のスィ ツ チ ン グ素子のゲー ト 電極に接続さ れ、
'前記第 1 のスイ ッ チ ング素子は、前記第 1 の動作電位点 と - 第 1 のソ 一 ドの間に ソ ース ' ド レイ ン経路を持つよ う に接 続されてお り 、
前記第 2のスィ ッ チ ング素子は、前記第 1 の ノ 一 ド と前記 第 2の動作電位点の間に ソ ー ス . ド レイ ン経路を持つよ う に接続されてお り 、
前記第 1 のノ ー ドが、 前記第 3、 第 4、 第 5、 第 6のスィ ッ チ ング素子のゲー 卜 電極に接続され、
前記第 3のスィ ッ チ ング素子は、前記第 1の動作電位点 と 前記第 2の ノ ー ドの間に ソ ース · ド レイ ン経路を持つよ う に接続されてお り 、
前記第 4のスィ ツ チ ング素子は、前記第 2のノ 一 ド と前記 第 2の動作電位点の間に ソ ー ス . ド レイ ン経路を持つよ う に接続されてお り 、
!lij記第 5のスイ ッ チ ング素子は、前記第 1 の動作電位点 と 前記第 3の ノ ー ドの間に ソ ー ス · ド レイ ン経路を持つよ う に接続されてお り 、
前記第 6のスィ ツ チ ング素子は、前記第 3の ノ ー ド と前記 第 2の動作？| 位点の問に ソ ー ス . ド レイ ン経路を持つよ う に接続されてお り 、
さ ら に、 前記第 2の ノ 一 ドは、 前記第 1 の論理ゲー ト群を 経山 し、 前記第 2の状態保持回路の入力 ピ ンに接続され、 さ ら に、 前記第 3の ノ ー ドは、 前記第 2の論理ゲー 卜群を 経「1:1 し、 前記第 3の状態保持回路の入力 ピ ンに接続され、 前記第 1 の論理ゲ一 卜群は、前記第 2の論理ゲ一 ト群よ り 論理ゲ― 卜段数が多 く 、
前記第 5 ·のスイ ッ チ ング素子の しき い値電圧が前記第 1 お よび第 3のスイ ッ チ ング素子の しき い値電圧よ り 高い、 ま たは、 前記第 6のスィ ツ チ ング素子の しき い値電圧が前 記第 2および第 4のスィ ッ チ ン グ素子の しきい値電圧よ り 高いこ とを特徴とする半導体集積回路装置。
1 0 . 半導体基体に形成されたスイ ッ チ ング素子によ っ て 構成された論理ゲー 卜 を有 し、 少な く と も 1つま たは複数 の入力信号に対 し、 前記論理ゲー ト に よ り 所定の処理を行 い、 少な く と も 1つま たは複数の信号を出力する半導体集 積回路装置であ り 、
少な く と も第 1 、 第 2、 第 3の状態保持回路および第 1、 第 2、 第 3、 第 4、 第 5、 第 6、 第 7、 第 8のスイ ッ チ ング 素子を有 し、
第 1 の動作電位点が給電される第 1 の動作点電位供給線、 第 2 の動作点電位が給電さ れる第 2の動作電位供給線およ び第 1 、 第 2、 第 3の ノ ー ドを有 し、
複数の論理ゲー 卜 を直列に接続 した第 1 、第 2の論理ゲー ト群を有 し、 前記第 1 の状態保持回路の出力 ピ ンが、 前 記第 1 の論理ゲー ト群を経由 し、前記第 1 および前記第 2 の スィ ツ チ ン グ素子のゲー ト電極に接続され、
前記第 1 のスイ ッ チ ン グ素子は、前記第 1 の動作電位点 と 前記第 1 のノ 一 ドの間に ソ ー ス · ド レイ ン経路を持つよ う に接続さ れてお り 、
前記第 2のスィ ッ チ ング素子は、前記第 2の動作電位点 と 前記第 1 の ノ 一 ドの間に ソ ー ス ' ド レ イ ン経路を持つよ う に接続されてお り 、
前記第 2の状態保持回路の出力 ピ ンが、前記第 1 の論理ゲ 一 卜群を経 し、前記第 3および前記第 4のスィ ッ チ ング素 子のゲ一 卜電極に接続され、
前記第 3 の ス ィ ツ チ ン グ素子は、前記第 1 の動作電位点 と 前記第 2 の ノ ー ドの間に ソ ー ス · ド レ イ ン経路を持つよ う に接続されてお り 、
前記第 4 の ス ィ ツ チ ング素子は、前記第 2の動作電位点 と 前記第 2 の ノ 一 ドの間に ソ ー ス . ド レ イ ン経路を持つよ う に接続されてお り 、
前記第 1 のノ ー ドが、前記第 5お よび前記第 6のスィ ツ チ ング素子のゲー 卜 電極に接続され、
前記第 2の ノ ー ドが、前記第 7および前記第 8 の ス ィ ツ チ ング素子のゲー ト 電極に接続され、
前記第 5および第 7 の ス ィ ツ チ ング素子は、前記第 1 の動 作電位点 と前記第 3の ノ ー ドの間に ソー ス · ド レ イ ン経路 を持つよ う に接続さ れてお り 、 前記第 6および第 8のスィ ツ チ ング素子は、前記第 2の動 作電位点 と前記第 3の ノ ー ドの間に ソ ース · ド レイ ン経路 を持つよ う に接続されてお り 、
さ ら に、 前記第 3の ノ ー ドは、 直接、 ま たは、 1つま たは 複数の論理ゲー ト を経凼 し、 前記第 3の状態保持回路の入 力 ピ ンま たは半導体桀積回路の出力 ピ ンに接続さ れ、 前記 第 1 の論理ゲー ト群は、前記第 2の論理ゲー 卜群よ り 論理ゲ 一 卜段数が多 く 、
前記第 3のスィ ツ チ ング素子の しき い値電圧が前記第 1 お よび第 5ま たは第 7のスイ ッ チ ン グ素子の しき い値電圧 よ り 高い、 ま たは、 前記第 4のスイ ッ チ ング素子の しき い 値電圧が前記第 2および第 6 ま たは第 8のスィ ッ チ ング素 子の しき い値電
圧よ り 高いこ とを特徴 とする半導体集積回路装置。
1 1 . 半導体基体に形成されたスイ ッ チ ング素子に よ っ て 構成された論理ゲー ト を有 し、 少な く と も 1つま たは複数 の入力信号に対 し、 前記論理ゲー 卜 に よ り 所定の処理を行 い、 少な く と も 1つま たは複数の信号を出力する半導体集 積回路装置であ り 、
少な く と も第 1 、 第 2、 第 3のスイ ッ チ ング素子を有 し、 第 1 の動作電位点が給電される第 1 の動作点電位供給線、 第 2の動作点電位が給電される第 2の動作電位供給線およ び第 1 、 第 2、 第 3の ノ ー ドを有 し、
前記第 1 の ノ ー ドが前記第 1 のスィ ッ チ ング素子のゲ一 ト 電極に接続され、
前記第 2の ノ 一 ドが前記第 1 のスィ ツ チ ング素子の ド レ ィ ン電極に接続され、
前記第 1 のスィ ツ チ ング素子の ソース電極が前記第 2お よび第 3 の ス ィ ツ チ ング素子のゲー 卜 電極に接続され、 前記第 2のスィ ッ チ ング素子は、前記第 1 の動作電位点 と 前記第 3の ノ ー ドの間に ソース ' ド レイ ン経路を持つよ う に接続されてお り 、
前記第 3のスィ ツ チ ン グ素子は、前記第 2の動作電位点 と 前記第 3の ノ ー ドの間に ソ ース · ド レイ ン経路を持つよ う に接続されてお り 、
前記第 1 および第 2のノ ー ドに信号が入力 され、 前記第 3 の ノ ー ドか ら信号を出力する構成をな し、
前記第 1 の ス ィ ツ チ ング素子の しき い値電圧が前記第 2 および第 3 の ス ィ ツ チ ング素子の しき い値電圧よ り 低いこ とを特徴とする半導体集積回路装置。
1 2 . 前記 しき い値電圧が異な る スィ ッ チ ング素子を構成 する手段と して、 前記スィ ツ チ ン グ素子のゲ一 卜 酸化膜下 の半導体基板の不純物濃度を変え る こ とを特徴 とする請求 項 1か ら 1 1 のう ちのいずれかに記載の半導体集積回路装
:置。 .
1 3 . 前記 しき い値電圧が異な る スィ ッ チ ン グ素子を構成； する手段と して、 前記スィ ツ チ ング素子の基板に供給する パ'ィ ァス電圧値を変え る こ とを特徴 とする請求項 1か ら 1 1のう ちのいずれかに記載の半導体集積回路装置。
1 4 . 前記 しき い値電圧が異な る スィ ツ チ ング素子を構成 する手段と して、 前記スィ ツ チ ン グ素子のゲー ト酸化膜厚 寸法を変え る こ とを特徴 とする請求項 1か ら 1 1 のう ちの いずれかに記載の半導体集積回路装置。
1 5 . 前記 しき い値電圧が異な る スイ ッ チ ング素子を構成 する手段と して、 前記スィ ツ チ ング素子のゲー ト 長を変え る こ とを特徴とする請求項 1か ら 1 1のう ちのいずれかに 記載の半導体集積回路装置。
1 6 . 前記 しき い値電圧が異な る スィ ッ チ ン グ素子を構成 する手段と して、 前記スィ ッ チ ン グ素子のゲー ト 酸化膜下 の半導体基板の不純物濃度を変え る第 1 の手段お よび前記 スィ ツ チ ング素子の基板に供給するバイ アス電圧値を変え る第 2の手段および前記スイ ッ チ ング素子のゲ一 卜 酸化膜 厚寸法を変え る第 3の手段および前記スィ ツ チ ン グ素子の ゲ一 卜 長を変え る第 4の手段の う ち、 複数の手段を組み合 せる こ とを特徴 とする 請求項 1か ら 1 1 のう ちのいずれか に記載の半導体集積回路装置。
1 7 . 前記論理ゲー ト を 1次元の列状に配置 し、 複数の列 を列 と直交方向に並べる こ と に よ り 、 前記論理ゲ一 卜 を 2 次元的に配置 した半導体集積回路装置であ っ て、
使用する スイ ッ チ ング素子の しき い値電圧の種類 と同 じ 数の列 と平行な基板バイ ァス動作電位供給線を.有する こ と を特徴 とする請求頃 1 3記載の半導体集積回路装置。
1 8 . 互いに絶縁さ れた複数のゥ エ ル領域を有 し、 前記 し き い値電圧が異な る スィ ッ チ ング素子は異な る ゥ ヱ ル領域 上に構成される る こ とを特徴 とする 、請求項 1 3記載の半導 体集積回路装置。
1 9 . 前記論现ゲー ト を 1次元の列状に配置 し、 複数の列 を列 と直交方向に並べる こ と に よ り 、 前記論理ゲー 卜 を 2 次元的に配置 した半導体集積回路装置であ っ て、
同一の しき い値電圧のスィ ツ チ ング素子によ り 構成され る論理ゲー 卜 を同一の列上に配置 し、 列に沿つ た同一のゥ ェ ル領域上に構成 し、 基板バイ アス電源を供給する ために 列 と平行な動作電位供給線を有する こ とを特徴とする請求 項 1 8記載の半導体集積回路装置。 99/34512
2 0 . 隣接する複数の列の論理ゲー ト が、 同一の しき い値 電圧のスィ ツ チ ン グ素子に よ り 構成さ れる場合、 前記複数 の列に渡 り 、 ゥ ル領域を共有する こ と を特徴 とする請求 頃 1 9記載の半導体柒積回路装置。
2 1 . 予め設計さ れた特定の論理機能を有する論理回路部 品すなわちセルについて、 上記セル毎の機能、 形状、 ディ レイ 、 消費電力等を記述 したセルラ イ ブラ リ を記憶 した記 憶媒体であ っ て、 同一の機能 と 同一の形状を も ち、 しき い値電圧の異な る スィ ツ チ ング素子に よ り 構成されたこ と に よ り 、 ディ レイ お よび消費電力が異な つ た少な く と も 2 種類以上のセルが登録されている セルラ ィ ブラ リ を記憶す る こ とを特徴 とする セルラ イ ブラ リ を記憶 した記憶媒体。
2 2 . 特許請求項 2 1 記載のセルラ イ ブラ リ を記憶 した記憶 媒体を用 い、特許請求項 1か ら 2 0のう ちのいずれかに記載 の半導体集積回路装置を設計する設計方法であ り 、 少な く と も、 消費電力および信号経路のディ レイ を計算する ステ ッ プと、 上記消費電力お よび信号経路のディ レイ を計算す る ステ ッ プに よ る計算結果を用 い、 同一の機能 と 同一の形 状を も ち、 しき い値電圧の異な る スィ ツ チ ング素子に よ り 構成された少な く と も 2種類以上のセルの中か ら 1つのセ ルを選択 し、 論理回路に割 り 当てる ステ ッ プを含むこ とを 特徴 とする半導体集積回路の設計方法。
2 3 .特許請求項 2 1記載のセルラ イ ブラ リ を記憶 した記憶 媒体を用 い、特許請求項 1か ら 2 0記載の半導体集積回路装 置を設計する設計方法であ り 、 少な く と も、 高 しき い値の スィ ツ チ ング素子に よ り 構成されたセルのみを用いて論理 回路を設計する ステ ッ プと、 消費電力および信号経路のデ ィ レイ を計算する ステ ッ プと、 上記高 しき い値のスィ ッ チ ング素子によ り 構成さ れたセルのみを / β いて設計された論 理回路の一部を、 同一機能と 同一形状を持つ低 しき い値の ス ィ ツ チ ング素子に よ り 構成されたセルに置き換え る ス テ ッ プを含むこ とを特徴 とする半導体集積回路の設計方法。
2 4 . 信号経路中に ラ ッ チ回路、 フ リ ッ プフ ロ ッ プ回路、 信号出力端子、 あ る いは信号入力端子の少な く と も一つを 含む回路を複数有 し、
上記回路の間の信号経路中には閾値の異な る複数の ト ラ ン ジ ス夕 を有する こ とを特徴 とする半導体集積回路。
2 5 . 信号経経路中 に ク ロ ッ ク 信号に よ り 制御 される第 1 の回路を複数有 し、
上記第 1 の回路の間の信号経路中には閾値の異な る複数 の ト ラ ン ジ ス夕 を含む第 2 の回路を有する こ と を特徴とす る半導体集積回路。 · .
2 6 . 信号経経路中に ク ロ ッ ク 信号に よ り 制御される第 1 の回路を複数有 し、
上記第 1 の回路の間の信号経路中には閻値の異な る複数 の ト ラ ン ジス夕か らな る 第 2 の回路を有する半導体集積回 路装置の設計方法であ っ て、
上記第 1 の回路相互間の信号遅延時間が、 所定 目標値を 超えないよ う に、 上記第 2 の回路を構成する ト ラ ン ジ ス タ の閻値を設定する こ と を特徴 とする半導体集積回路の設計 方法。
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