WO1999034512A1 - Semiconductor integrated circuit device, recording medium stored with cell library, and method for designing semiconductor integrated circuit - Google Patents

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Description

明 細 書
半導体集積回路装置およびセルラ イ ブラ リ を記憶 した記 憶媒体および半導体集積回路の設計方法
技術分野
本発明は、 半導体集積回路装置に係わ り 、 特に、 高速か つ低電圧動作に好適な半導体集積回路装置およびセルラ イ ブラ リ を記憶 した記憶媒体に関わ る。
背景技術
現在製造されている半導体集積回路装置においては、 高 集積度、 低消費電力 と いう 特徴を持つ M 0 S F E Tが広 く 用 い られている。 MO S F E Tには、 しき い値電圧が存在 し、 こ の しき い値電圧に よ り F E Tのオ ン 一オ フ の特性が決ま る 。 ドラ イ ブ能力を上げ、 回路の動作速度を向上させる た めには、 しき い値電圧を低 く 設定 しなければな らない。
しか し、 1 9 9 3シ ンポ ジ ユ ウ ム オ ン ブイ ' エル · ェ ス · アイ サーキ ッ ト ダイ ジ ェ ス ト ォブ テク ニカル ぺ一パーズ （ 1 9 9 3年 5月 ） 第 4 5頁か ら第 4 6頁
( 1 9 9 3 S y m p o s i u m o n V L ^ I C i r c u i t s D i g e s t o f e c h n i c a 1 P a p e r s , p p 4 5 - 4 6 (M a y 1 9 9 3 ) ) に述べ られている よ う に、 しき い値電圧をあま り 低 く 設定する と、 MO S F E Tのサブス レ ツ シ ョ ル ド特性 （テ一 リ ング特性） によ っ て、 F E Tを完全にオフする こ とができ な く な り 、サブス レ ツ シ ョ ル ド リ ー ク 電流 （以下 リ ー ク 電流） が増大 し、 半導体集 積回路の消費電力が非常に大き く な る と いう 問題があ る。
一般に、 MO S F E Tの しき い値電圧を高 く する ためには、 ゲ一 ト酸化膜厚を高 く した り 、 ゲ一 卜酸化膜下の不純物濃 度を高 く する 方法が と られている。 つま り M 0 S F E Tに よ り 構成される半導体集積回路装置を設計する際には、 所望 する動作周波数 と消費電力を勘案 し、 M 0 S F E Tの しき い 値電圧を決定 し、 半導体製造プ ロ セ ス条件が決定さ れて い る 。
半導体集積回路装置中の M 0 S F E Tの しき い値電圧を、 一律一定の値に設定する こ とが通常行われているが、 近年 の発明に よれば、 ま た、 1 9 9 6 アイ ' ィ 一 ' ィ 一
- ィ 一 イ ンタ ーナ シ ョ ナソレ ソ リ ッ ドステイ ト サ一キ ッ 卜 カ ン フ ァ レ ンス ダイ ジ ェ ス ト ォブ テ ク 二力 ル ぺ ーズ （ 1 9 9 6年） 第 1 6 6頁力、 ら第 1 6 7 貞 、 Ι Ε ϋ Ε I n t e r n a t i o n a l S o l i d S t a t e し i r c u i t s C o n r e r e n c e D i g e s t o f T e c h n i c a l P a e r s , P P . 1 6 6 — 1 6 7 , 1 9 9 6 ) にあ る よ う に、 スタ ン 時や動作時等の 動作状態に応 じて、 基板バイ アス電圧値を変化させ M 0 S F E Tの しき い値電圧を コ ン 卜 口 一ノレする こ とを可能 とする 半導体集積回路が提案さ れている。
特開平 8 - 2 7 4 6 2 0では、 半導体集積回路を複数の機 能ブロ ッ ク で構成する場合に、 機能ブロ ッ ク ご と に、 独立 に基板バイ ァス電圧値を変化させ高速性が重視される ブ口 ッ ク は低 しき い値電圧の M0 S F E Tに し、 そ う でないプロ ッ ク は高 しき い値電圧の M 0 S F E Tと して動作させる こ と も提案されている。
ま た、 アイ · ィ 一 ' ィ 一 ' ィ 一 ジ ャ ーナル ォブ ソ リ ッ ドスティ ト サーキ ッ 卜 、 V O L 3 0 N 08 ( 1 9 9 5 年 8月 ） 第 8 4 7頁か ら第 8 5 4頁 （ I E E E J O U R N A L O F S O L I D - S T A T E C I R C U I T, V 0 L 3 0 , N 0 , A U G U S T 1 9 9 5 ) に よれば、 電源供給線 と 擬似電源供給線を設け、 こ れ らの間にスィ ツ チ ン グ MO S F E Tを配 し、 主回路には、 擬似電源供給線か ら電源を供給す る構成を と り 、 ス タ ンノくィ 時には、 上記スィ ツ チ ン グ M〇 S F E Tを O F F し、 主回路に電源を供給 しな いこ と に よ り 、 低消費電力化を実現する提案がな されている。 こ こ で、 上 記ス イ ッ チ ン グ M 0 S F E Tは、 動作時に は ス ィ ッ チ ン グ動 作をせず 0 Nの状態を保っために、 主回路を構成する M 0 S F E Tと比べ、高 しき い値電圧に してお く こ とが提案 されて いる。
発明の開示
上述 した よ う に、 上記従来技術においてはスタ ンバィ 時 やア ク テ ィ ブ動作時等の動作状態に応 じて、 基板バイ アス 電圧値を変化させ MO S F E Tの しき い値電圧を コ ン 卜 口 一 ノレ し た り 、 機能ブロ ッ ク ご と に、 独立に基板バイ ア ス電圧 値を変化させ高速性が重視される プロ ッ ク は低 しき い値電 圧の M 0 S F E Tに し、 そ う でな いプロ ッ ク は高 しき い値電 圧の M 0 S F E Tと して動作させる こ とが提案されている。 さ らには、 動作時に ス ィ ツ チ ング速度が要求さ れな い特別 な M 0 S F E Tの しき い値電圧を高 く する こ とが提案されて いる。 と こ ろが、 スタ ンバイ 時に一律に しき い値電圧を上 げて、 ア ク テ ィ ブ動作時には、 一律に しき い値電圧を下げ る方法では、 ァ ク テ ィ ブ動作時に高速に動作させる ために は、 リ ー ク 電流に よ る 消費電力の増加を避け る こ とができ な い。 ま た、 実際には、 同一の機能ブロ ッ ク においてでさ え も、 機能ブロ ッ ク を構成する個々 の論理ゲ一 卜 に よ っ て は、 必要な動作速度が異な る場合が存在する こ とが発明者 らの検討に よ り 判明 した。
図 1 1 は、 1 0 0 M H zで動作する半導体集積回路におけ る フ リ ッ プフ ロ ッ プ問の経路のディ レイ 値の度数分布を示 した ものであ る。 横軸は経路のディ レイ 値、 縦軸はそのデ ィ レイ 値を もつ経路の度数を示 している。 1 0 0 M H zで動 作する ためには、 図中の （ 1 ) の分布のよ う に、 全経路がデ ィ レイ 値 1 O n s e じ ょ り 小さ い値に分布 している必要があ る。 こ の半導体桀積回路の動作速度を 1 2 5 M H z に したい 場合には、 全経路がディ レイ 値 8 n s e c よ り 小さ い値に分 布 している必要が生 じ る。 そのために、 従来の技術に よれ ば、 プロ セス条件を変え る 、 ま たは、 基板バイ アス電源を 変え る こ と に よ り 、 回路を構成する M 0 S F E Tの し き い値 電圧を一律低 く していた。
その結果、 例えば、 図 1 1 中の （ 2 ) の分布のよ う に変化 する 。 しか し、 こ の時には、 リ ー ク 電流に よ る 消費電力力 増大 し、 要求される 消費電力の条件を満足 しな く な る場合 があ る。 ま た、 逆に、 消費電力を も っ と低 く したい場合に は、 従来の技術に よれば、 プロ セス条件を変え る、 ま たは、 基板バイ ア ス電源を変え る こ と に よ り 、 回路を構成する M 0 S F E Tの しき い値電圧を一律高 く していた。 その結果、 例えば、 図中の （ 3 ) 分布のよ う に変化する。 つま り 、 回路 の動作速度が低下 し、 1 0 0 M H zは実現でき な く な つ て し ま う 。
そ こ で、 動作速设を重視するか、 消費電力を重視するか を決めて、 どち らかを妥協せざる を得なか っ た。
本発明の課題は、 上記 したよ う な従来技術の問題点を解 決する こ と にあ る。 すなわち、 M O S F E Tによ り 構成され る半導体集積回路装置において、 リ ー ク 電流に よ る 消費 電力の増加 と動作速 の調和を好適にはか り 、 ア ク テ ィ ブ 動作時の Μ 0 S F Ε Τの リ ー ク 電流に よ る 消費電力の増加を 抑えかつ高速に動作可能な半導体集積回路装置を提供する こ と にあ る。
さ らには、 リ ー ク 電流に よ る 消費電力の増加 と動作速度 の調和を好適に設計する ために必要なセルラ イ ブラ リ を格 納 した記憶媒体を提供する こ と にあ る 。
さ らには、 リ ー ク 電流に よ る消費電力の増加 と動作速度 の調和を好適に設計する ための半導体集積回路の設計方法 を提供する こ と にあ る。
」ニ記課題を解決する ための本発明の骨子は、 あ る一定の 動作状態、 例えば、 高速動作を要求さ れる ァ ク テ ィ ブ動作 状態において、 同一の機能ブロ ッ ク においてでさえ も、 し き い値電圧の異な る Μ 0 S F Ε Τに よ り 半導体桀積回路装置 を構成する 点にあ る。
詳 し く 述べる と、 本発明の半導体集積回路装置の第 1 の 特徴は、 半導体桀積回路装置中の複数の信号経路について、 各々 の信号経路に沿 つ て信号が伝わる 時間すなわちディ レ ィ を鑑み、 要求される動作周波数を満足する ために、 ディ レイ に余裕のあ る経路においては、 動作速度は遅いが リ 一 ク 電流が小さ いよ う な高 しき い値電圧の Μ〇 S F Ε Τに よ り 構成 し、 逆に、 ディ レイ に余裕のな い経路においては、 リ ー ク 電流は大き いが動作速度が速いよ う な低 しき い値電圧 の M O S F E Tに よ り 構成する こ とであ る。
ま た、 本発明の半導体装置の第 2の特徴は、 半導体集積 回路装置中のある信号経路を高 しき い値電圧の Μ 0 S F Ε Τ のみで構成する と、 その経路のディ レイ が大き く な り 要求 される動作周波数を満足する こ とができず、 低 しき い値の M 0 S F E Tのみで構成する と、 逆にディ レイ に余裕が生 じ、 無駄に リ ー ク 電流に よ る 消費電力を増加させる場合に、 信 号経路にそ っ て、 低 しき い値の Μ 0 S F Ε Τと高 しき い値電 圧の Μ 0 S F Ε Τを適宜混在させ、 要求される動作周波数を 満たすディ レイ を確保 しつつ、 リ ー ク 電流を最小限に抑え る こ とであ る。
さ らに、 本発明の半導体装置の第 3の特徴は、 半導体集積 回路装置中の 1つの始点ノ 一 ドか らの信号経路が、 あ る ノ 一 ドで分岐 して複数の ノ ー ドへ至る信号経路において、 前 記 したよ う に、 低 しき い値の Μ 0 S F Ε Τと高 しき い値電圧 の Μ 0 S F Ε Τを適宜混在させる場合、 低 しき い値の Μ 0 S F Ε Τの使川を最小限にする ために、始点ノ 一 ドか ら分岐ノ ― ドま での経路に低 しき い値の Μ 0 S F Ε Τを多 く 使用する こ とである 。 ま た、 複数の始点ノ ー ドか らの信号経路が、 あ る ノ ー ドで合流 し、 1つの終点ノ 一 ドに至る経路に対 し て、 前記 した よ う に、 低 しき い値の Μ 0 S F Ε Τと髙 しき い 値電圧の Μ 0 S F Ε Τを適宜混在させる場合、 低 しき い値の Μ 0 S F Ε Τの使用を最小限にする ために、 合流ノ 一 ドか ら 終点 ノ ー ドま での経路に低 しき い値の Μ 0 S F Ε Τを多 く 使 月 する こ とであ る。
さ ら に、 本発明において、 しき い値電圧の異な る Μ 0 S F
Ε τに よ り 半導体桀 回路を 成する ための第 1 の手段は 前記 M 0 S F E Tのゲー ト酸化膜下の半導体基板の不純 物濃度を変え る こ とであ り 、 第 2の手段は前記 M 0 S F E T の基板に供給するバイ アス電圧値を変え る こ とであ り 、 第 3の手段は前記 M 0 S F E Tのゲ一 ト酸化膜厚寸法を変え る こ とであ り 、 第 4の手段は前記 M 0 S F E Tのゲー ト 長を変 え る こ とであ る。 CT/JP さ ら に、 上記 した 4つの手段を組み合わせる こ と に よ り 、 しき い値電圧の異な る M 0 S F E Tを構成する こ とを特徴と する 。
さ ら に、 上記 した、 しき い値電圧の異な る M 0 S F E Tを 成する第 2の手段において、 基板に供給するバイ アス電 圧値を変え る ために、 互いに絶縁さ れた複数の島状のゥ ル領域を構成 し、 前記 しき い値電 ΓΕが異な る M 0 S F E Tは 異な る ゥ ェ ル領域上に配置される こ とを特徴とする こ とで あ る。
さ ら に、 上記 した よ う に、 しき い値電圧が異な る M O S F E Tを異な る ゥ ヱ ル領域上に構成する ために、論理ゲー ト を 1次元の列状に配置 し、 複数の列を列 と直交方向に並べる こ と に よ り 、 論 ϋゲー ト を 2次元的に配置 し、 同一の しき い値電圧の M O S F E Tに よ り 構成さ れる論理ゲー 卜 を、 同 一の列上に配置 し、 列に沿 つ た同一の ゥ ヱ ル領域上に同 じ しき い値電圧の M O S F E T構成 し、 列 と 同方向の配線に よ り ノ ィ ァス電源を供給する こ とを特徴とする こ とであ る。
さ らに、 上記 した よ う に、 同一の しき い値電圧の M O S F E Tに よ り 構成される論理ゲ一 卜 を、 同一の列上に配置 し、 列に沿つ た同一のゥ ル領域上に構成する さ いに、 隣接す る複数の列の論理ゲー 卜 が同一の しき い値電圧の M〇 S F E Tに よ り 構成される場合、前記複数の列に渡 り ゥ エ ル領域 を共有する こ とを特徴 とする こ とであ る。
さ らに、 上記 したよ う な半導体集積回路装置を設計する ために使用する セルラ イ ブラ リ を記憶 した記憶媒体は、 同 一の機能と 同一の外形を も ち、 しき い値電圧の異な る M〇 S F E Tに よ り 構成されたこ と に よ り 、 ディ レイ および消費電 力が異な っ た少な く と も 2種類以上のセルが登録さ れてい る こ とを特徴 とする こ とであ る 。
さ ら に、 上記 したよ う な半導体集積回路装置を設計する ための設計方法は、 上述 したセルラ イ ブラ リ を記憶 した記 憶媒休を用 い、信号経路のディ レイ を計算する ステ ッ プと、 上記信号経路のディ レイ を計算する ステ ッ プに よ る計算結 果を用 い、 同一の機能 と同一の形状を も ち、 しき い値電圧 の異な る スィ ッ チ ング素子に よ り 構成さ れた少な く と も 2 種類以上のセルの中か ら 1つのセルを選択 し、 論理回路に 割 り 当て る ステ ッ プを含むこ とを特徴 とする 。
さ ら に、 上記 した よ う な半導体集積回路装置を設計する ための別の設計方法は、 上述 したセルラ イ ブラ リ を記憶 し た記憶媒体を用い、 高 しき い値のスイ ッ チ ング素子に よ り 構成されたセルのみを用いて論理回路を設計する ステ ッ プ と、 信号経路のディ レイ を計算する ステ ッ プと、 上記高 し き い値のスィ ツ チ ング素子に よ り 構成されたセルのみを用 いて設計さ れた論现回路のセルの一部を、 同一機能 と 同一 形状を持つ低 しき い値のスィ ツ チ ン グ素子に よ り 構成され たセルに置き換え る ステ ッ プを含むこ とを特徴 とする。
本願発明の他の観点では、 信号経路中に ラ ッ チ回路、 フ リ ッ プフ ロ ッ プ回路、 信号出力端子、 あ る いは信号入力端 子のよ う に信号の状態を保持する 回路を複数有 し、 これ ら の回路の間の信号経路中には閾値の異な る複数の 卜 ラ ン ジ ス夕 を有する。 あ る いは、 信号経路中に ク ロ ッ ク 信号に よ り 制御される第 1 の回路を複数有 し、 第 1 の回路の間の信 号経路中には閾値の異な る複数の ト ラ ン ジス夕 を含む第 2 の回路を有する。
設計思想 と しては、 信号経路中に ク ロ ッ ク 信号に よ り 制 御される第 1 の回路を複数有 し、 第 1 の回路の間の信号経 路には闘値の異な る複数の 卜 ラ ン ジス夕か らな る第 2 の回 路を有する半導体集積回路装置の設計方法であ っ て、 回路 を構成する第 1 の回路相互問の信号遅延時間が所定 目 標値 を超えな いよ う に、 第 2 の回路を構成する ト ラ ン ジ ス タ の 閟値を設定する。
すなわち、 閾値が同一の ト ラ ン ジス タ を用 いた とすれば、 複数あ る第 1 の回路間の経路の う ちで、 回路全体の動作速 度を律速する遅延時間の大き な経路の出現を避け得ない。 しか し、 こ の よ う な遅延時間の大き な経路に、 閾値の小さ な高速 ト ラ ン ジ ス タ を適宜用 いる こ とで当該経路の遅延時 問を小さ く する こ とができ 、 回路全体の動作周波数を改善 する こ とができ る。
図面の簡単な説明
図 1 は本発叨の半導体桀積回路装置の代表的な 施例の 論理ゲ一 ト 回路図。
図 2 は本発明の半導体集積回路装置の別の実施例の論理 ゲー ト 回路図。
図 3 は本発明の半導体集積回路装置の別の実施例の論理 ゲー 卜 回路。
図 4 は本発叨の半導体集積回路装置の別の実施例の論理 ゲー 卜 回路図。
図 5 は本発明の半導体集積回路装置の実勢例におけ る論 理ゲ一 卜 の配置図。
図 6 はゲー ト 長 と しき い値電圧の関係を示す図。
図 7 は本発明の半導体集積回路装置の実勢例におけ る ゥ X ル領域の 成図。
図 8 は本発明の半導体集積回路装置の実施例におけ る デ パ、ィ ス構造断面図。
図 9 は本発明の半導体集積回路装置の別の実勢例におけ る ゥ エ ル領域の構成図。
図 1 0 は本発 Iリ jのセルラ イ ブラ リ を記憶 した記憶媒体の 実施例。
図 1 1 は一般的な信号経路のデ ィ レイ 値の分布の例を示 す図。
図 1 2 は本発明の半導体集積回路装置の実施例の M 0 S F E T回路図。
図 1 3 は本発明の半導体桀積回路装置の別の実施例の M 0 S F E T回路。
図 1 4 は本発明の半導体集積回路装置の別の実施例の M 0 S F E T回路図。
図 1 5 は本発叨の半導体柒積回路装置の実施例の レイ ァ ゥ 卜 図。
図 1 6 は本発明の半導体集積回路装置の別の実施例の レ ィ ァ ゥ 卜 図。
図 1 7 は本発明の実施例でのディ レイ と 消費電力の関係 を示す図。
図 1 8 は本発明の奘施例でのデ ィ レイ値の分布を示す図。 図 1 9 は本発明の半導体集積回路装置の実施例の論理ゲ 一 卜 回路図。
図 2 0 は本発明の半導体集積回路装置の実施例の論理ゲ 一 卜 回路図。
図 2 1 は本発明の半導体集積回路装置のパス ト ラ ン ジス 夕 と相補型 M O S F E Tが混在 した実施例の M O S F E T回 路図。
図 2 2 は本発明を S 0 I デバイ ス構造を用いて実施 した 場合の半導体集積回路装置の レイ
ァ ゥ 卜 図。
図 2 3 は本発明の半導体桀積回路の設計方法の実施例を 示す図。
図 2 4 は本発叨を半導体桀積回路の設計方法の別の実施 例を示す図。
図 2 5 は本発明の半導体桀積回路装置の実施例における デバイ ス構造断面図。
図 2 6 は本発明の半導体集積回路装置の別の実施例にお け る デバイ ス構造断而図。
図 2 7 は本発明の半導体集積回路装遛の別の実施例にお け る デバイ ス構造断面図。
図 2 8 は本発明の半導体集積回路装 itをマイ ク ロ プロセ ッ サに適用 した実施例の図。
発明を実施するための最良の形態
以下、 本発明の実施例について、 図面を参照 しなが ら説 明する。
図 1 は、 本発明の代衷的な実施例を示す図であ る 。 図 1 の回路は、 フ リ ッ プフ ロ ッ プ f 1 1力、 ら f 1 4お よび N A N D素子 g 1 1力、 ら g 1 9で構成されている。 図では、 説明を 簡単にする ために g 1 1か ら g 1 9の論理ゲー 卜 を全て N A N Dで示 しているが、 本発明の半導体集積回路装置が N A N D素子のみで構成さ れる制限を持つ も のではない。 ま た、 図中で説明に関係のな い信号は省略 してある。 図 1 の例の 回路は、 2 0 0 M H zで動作させる こ とする。 そのためには、 フ リ ッ プフ ロ ッ プ f 1 1 に ク ロ ッ ク 信号 C Kが入力 して力、 ら、信号がフ リ ッ プフ 口 ッ プ f 1 2に入力する ま での経路の W 9/3451 ディ レイ 、 および、 フ リ ッ プフ ロ ッ プ f 1 3に ク ロ ッ ク 信号 C Kが入力 してか ら、 信号がフ リ ッ プフ 口 ッ プ f 1 4に入力 する ま での経路のデ ィ レイ カく 5 n s e c以内である こ と力く 求め られる。 こ こ で、 N A N D素子お よびフ リ ッ プフ ロ ッ プ を高 しき い値電圧の M 0 S F E Tで構成 した場合のデ ィ レイ を 1 n s e c、低 しき い値電圧の M O S F E Tで構成 した場合 のディ レイ を 0. 8 n s e c とする。
図 1 において、 網掛けで示 した論理ゲ一 卜 つま り 、 ί 1 3、 g 1 5力、 ら g 1 9は、 低 しき い値電圧の M 0 S F E Tに よ り 構 成さ れ、 β抜き で示 した素子は、 高 しき い値電圧の Μ 0 S F Ε Τで構成さ れている。 こ れに よ り 、 f 1 1および g 1 1力、 ら g 1 4を経て f 1 2に至る経路のディ レイ は 5 n s e cで あ り 、 f 1 3および g 1 5か ら g 1 9を経て f 1 4に至る経路 のディ レイ は 4. 8 n s e cにな り 、 両方の経路 と も 5 n s e c以內であ り 目標の 2 0 0 M H zで動作させる こ とができ る。 こ こ で、 従来技術の よ う に全ての論现ゲー 卜 を高 しき い 値の M 0 S F E Tで構成する と、 f 1 3および g 1 5カヽ ら g 1 9を経て f 1 4に至る経路のディ レイ は 6 n s e c と な り 、 本回路は 1 6 7 M H zで しか動作させる こ とができ ない。
次に、 リ ー ク 電流に着 目 する。 こ こ で、 高 しき い値電圧 の M〇 S F E Tで構成した場合の 1つの論理ゲー 卜 の リ 一 ク 電流を 1 p Aと し、 低 しき い値電圧の MO S F E Tで構成 し た場合の 1つの論理ゲー 卜 の リ ー ク 電流を 5 p Aとする。 こ の時、 図 1のよ う に、 信号経路每に、 論理ゲー ト を構成す る M 0 S F E Tの しき い値電圧を変えた場合には、 総 リ ー ク n流は 3 7 p Aにな る 。 従来技術のよ う に、 全ての論理ゲー 卜 を一律高 しき い値電圧の M 0 S F E Tで構成 した場合の総 リ 一 ク 電流は 1 3 p Aにな り 、 一律低 しき い値電圧の M 0 S F E Tで構成 した場合の総 リ ー ク 電流は 6 5 ρ Αにな っ て し ま う 。
つま り 、 図 1 の例では、 リ ー ク 電流 1 3 p Aで動作周波数 1 6 7 M H z , ま たは、 リ ー ク 電流 6 5 p Aで動作周波数 2 0 0 M H zの選択 しかでき なか つ たが、 本発明に ょ う に、 信号 経路に よ っ て、 リ ー ク 電流 3 7 p Aで動作周波数 2 0 0 M H zを実現する こ とができ る 。 つま り 、 図 1 に示す実施例の骨 子は、 目 標動作周波数を実現 しつつ、 リ ー ク 電流を抑え る ために、 半導体 ½積回路を構成する信号経路のデ ィ レイ に よ り 、 低 しき い値電圧の M 0 S F E Tと高 しき い値 圧の M O S F E Tを使い分け る こ と にあ る。
図 2を用 いて本発明の別の実施例を示す。 図 2の回路は、 図 1 と全 く 同様な回路であ るが、唯一異な る のは、 図 2では、 論理ゲ一 卜 g 1 7が高 しき い値電圧の M 0 S F E Tで構成さ れている こ と であ る。 図 1 では、 f 1 3および g 1 5カヽ ら g 1 9を経て f 1 4 に至る経路の全ての論理ゲー 卜が低 しき い値 ¾£圧の M 0 S F E Tで構成されお り 、 そのデ ィ レイ は 4 . 8 n s e cであ っ た。 つま り 、 動作周波数 2 0 0 M H zであ る ためには、 0 . 2 n s e cの余裕が存在 したこ と にな る。 図 2の場合は、 f 1 3お よび g 1 5カヽ ら g 1 9を経て f 1 4に 至る経路において も、 高 しき い値電圧の M 0 S F E Tで構成 さ れる素子を 1 っ混茌させる こ とに よ り 、 ディ レイ を 5 n s e c と し、 リ ー ク 電流を さ ら に削減する こ とができ 、 総 リ 一 ク 電流は 3 3 p Aにな る。 つま り 、 図 2に示す実施例の骨子 は、 標動作周波数を実現 しつつ、 リ ー ク 電流を最小限に 抑え る ために、 1つの信号経路において も、 しき い値電圧 の異な る M 0 S F E Tを適宜混在させる こ とであ る。
図 3を用 いて本発 Iリ jの さ らに別の実施例を示す。図 3では、 フ リ ッ プフ ロ ッ プ f 3 1、 f 3 2、 f 3 3 と、 論理ゲー ト g 3 0 1力、 ら g 3 1 7に よ り 構成されている。 f 3 1力、 ら f 3 2の 経路および f 3 1カヽ ら ί 3 3の経路の 目標とする ディ レイ を 1 0 n s e c とする 。 各素子のディ レイ および リ ー ク 電流の 値は図 1お よび図 2 と 同様 とする。 f 3 1力、 ら f 3 2の経路 、 f 3 1力、 ら f 3 3の経路の どち ら も、 1 1個の論理ゲ一 卜 で構成されてお り 、 1 0 n s e cのディ レイ を実現する ため には、 1 1個の論理ゲー 卜 中で少な く と も 5個の素子を低 し き い値電圧の M 0 S F E Tで構成する必要があ る 。
こ の時、 図 3に示すよ う に、 両経路の共通部分であ る g 3 0 1力、 ら g 3 0 5を低 しき い値電圧の M 0 S F E Tで構成す る こ と に よ り 、 低 しき い値電圧の M 0 S F E Tで構成する論 理ゲー 卜数を全体で最小にする こ とができ る。 こ の場合の 総 リ ー ク 電流は 3 7 p Aであ り 、 両経路の共通部分以外の論 理ゲー ト例えば g 3 0 7力、 ら g 3 1 1お よび g 3 1 3力、 ら g 3 1 7を低 しき い値電圧の M 0 S F E Tで構成する と総 リ 一 ク 電流は 5 7 p Aとな り 、 従来技術のよ う に全ての論理ゲー 卜 を低 しき い値電圧の M 0 S F E Tで構成 した場合は 8 5 p A と な る。 つま り 図 3に示す実施例の骨子は、 1つの始点 ノ ー ドか らの信号経路が、 あ る ノ ー ドで分岐 して複数の ノ ー ド へ至る信号経路において、 低 しき い値の M 0 S F E Tと高 し き い値電圧の M 0 S F E Tを適宜混在させる場合、 低 しき い 値の M 0 S F E Tの使用を最小限にする ために、 始点ノ 一 ド 力、 ら分岐ノ 一 ドまでの経路に低 しき い値の M 0 S F E Tを多 く 使用する こ とであ る。
図 4を用 いて本発明の さ らに別の実施例を示す。 図 4は、 フ リ ッ プフ ロ ッ プ f 4 1、 f 4 2、 f 4 3 と、 論理ゲー ト g 4 0 1カヽ ら g 4 1 7に よ り 構成されている。 f 4 1カヽ ら f 4 3の 経路お よび f 4 2か ら f 4 3の経路の 目 標 とする デ ィ レイ を 図 3同様に 1 0 n s e c とする。 各素子のデ ィ レイ お よび リ — ク 雷流の値は図 1力、 ら図 3 と 同様 とする 。 ί 4 1か ら ί 4 3の経路、 f 4 2カヽ ら f 4 3の経路の どち ら も、 1 1個の論 理ゲー 卜 で構成されてお り 、 1 0 n s e cのディ レイ を実現 する ためには、 1 1個の論理ゲー 卜 中で少な く と も 5個の素 子を低 し き い値電圧の M 0 S F E Tで構成する必要があ る。
こ の時、 図 4 に示すよ う に、 両経路の共通部分であ る g 4 0 7力、 ら g 4 1 1 を低 しき い値電圧の M 0 S F E Tで構成す る こ と に よ り 、 低 しき い値電圧の M O S F E Tで構成する論 理ゲー 卜 数を全体で最小にする こ とができ る。 こ の場合の 総 リ ー ク 電流は 3 7 p Aであ り 、 両経路の共通部分以外の論 现ゲー ト 例えば g 4 0 1力、 ら g 4 0 5および g 4 1 2力、 ら g 4 1 6を低 しき い値電圧の M 0 S F E Tで構成する と総 リ ー ク 電流は 5 7 p Aとな り 、 従来技術のよ う に全ての論理ゲー ト を低 しき い値電圧の M 0 S F E Tで構成 した場合は 8 5 p A とな る。 つま り 図 4 に示す実施例の骨子は、 複数の始点 ノ ― ドか らの信号経路が、 あ る ノ ー ドで合流 して 1つの ノ 一 ドへ至る信号経路において、 低 しき い値の M 0 S F E Tと 高 しき い値電圧の M 0 S F E Tを適宜混在させる場合、 低 し き い値の M 0 S F E Tの使用を最小限にする ために、 合流ノ 一 ドか ら終点ノ一 ドま での経路に低 しき い値の M 0 S F E T を多 く 使用する こ とであ る。
図 1 9を用 いて、 本発明のさ ら に別の実施例を説明する。 図 1 9は、 フ リ ッ プフ ロ ッ プ ί 1 9 1カヽ ら 1 つま たは複数の 論理ゲー ト で構成される回路 c 1 9 1 、論理ゲー ト g 1 9 1、 論理ゲー ト g 1 9 2、 論理ゲー ト群 g g 1 9 1 を通 っ て フ リ ッ プフ ロ ッ プ f 1 9 2に至る第 1 の信号経路および、 フ リ ッ W プフ ロ ッ プ f 1 9 1か ら 1 つま たは複数の論理ゲ一 卜 で構 成される 回路 c 1 9 1 、 論理ゲ一 ト g 1 9 1 、 論理ゲ一 卜 g 1 9 3、 論理ゲー ト群 g g 1 9 2を通 っ て フ リ ッ プフ 口 ッ プ f 1 9 3 に至る第 2の信号経路が存在する例であ る。 一律 高 しき い値電圧の M 0 S F E Tのみで構成す る と両経路 と も に 目 標デ ィ レイ をオーバー して しま う とする。
こ の場合、 両経路の共有論现ゲー 卜 であ る g 1 9 1 の M 0 S F E Tを低 しき い値電圧 M 0 S F E Tで構成する こ とは上 述 した。 さ ら に、 論理ゲー ト群 g g 1 9 1 と g g 1 9 2に着 目 する と、 g g 1 9 2は、 N段の論理ゲー ト で構成され、 g g 1 9 1 は g g 1 9 2 よ り M段多い N + M段で構成さ れている。 こ の時、 g g 1 9 1 を含む第 1 の信号経路が、 g g 1 9 2を含 む第 2の信号経路よ り ディ レイ が大き く な る 。 こ の よ う な 場合には、 低 しき い値電圧の M 0 S F E Tで構成 した g 1 9 1 でフ ァ ンァ ゥ 卜 した第 1 の経路の論理ゲー ト g 1 9 2を低 しき い値電圧の M 0 S F E Tで構成する。 図には示 していな いが、 必要に応 じて g g 1 9 1の論理ゲー 卜 のい く つかを低 しき い値電圧の M 0 S F E Tで構成する。
図 2 0を用 いて、 本発明のさ ら に別の実施例を説明する。 図 2 0は、 フ リ ッ プフ ロ ッ プ f 2 0 1か ら論理ゲー ト群 g g 2 0 1 、 論理ゲ一 卜 g 2 0 1 、 論理ゲー ト g 2 0 2、 1 つま たは複数の論理ゲー 卜 で構成される 回路 c 2 0 1 を通 っ て フ リ ッ プフ ロ ッ プ f 2 0 3に至る第 1 の信号経路お よび、 フ リ ッ プフ ロ ッ プ f 2 0 2か ら論理ゲ一 卜群 g g 2 0 2、 論理 ゲ一 卜 g 2 0 3 、 論理ゲ一 卜 g 2 0 2、 1 つま たは複数の 論理ゲ一 卜 で構成される 回路 c 2 0 1 を通 っ て フ リ ッ プフ ロ ッ プ f 2 0 3に至る第 2の信号経路が存在する例であ る。 一律高 しき い値電圧の M 0 S F E Tのみで構成する と両経路 と も に 目 標ディ レイ をオー バ'一 して しま う とする。
こ の場合、 両経路の共有論理ゲ一 卜 であ る g 2 0 2の M〇 S F E Tを低 しき い値電圧 M 0 S F E Tで構成する こ と は上 述 した。 さ ら に、 論理ゲー 卜群 g g 2 0 1 と g g 2 0 2に着目 する と、 g g 2 0 2は、 K段の論理ゲー ト で構成され、 g g 2 0 1は g g 2 0 2よ り L段多い K + L段で構成されている。 こ の時、 g g 2 0 1を含む第 1の信号経路が、 g g 2 0 2を含 む第 2の信号経路よ り ディ レイ が大き く な る。 こ の よ う な 場合には、 第 1の経路の論理ゲ一 卜 g 2 0 1 を低 しき い値電 圧の M 0 S F E Tで構成する。 図には示 していないが、 必要 に応 じて g g 2 0 1の論理ゲ一 卜 のい く つかを低 しき い値 電圧の M 0 S F E Tで構成する。
図 1 2で、 pチ ャ ネ ル MO S F E Tお よび nチ ヤ ネノレ MO S F E Tに よ り 構成される相補型 M 0 S F E Tを用 いた本発明 の一実施例について説明する。 フ リ ッ プフ 口 ッ プ f 1 2 1の 出力 ピ ンは、 1 つま たは複数の MO S F E Tを通 っ て、 第 1 の Pチ ャ ネル MO S F E T p m lのゲー 卜 お よび第 1の nチ ャ ネル M 0 S F E T n m 1のゲー ト電極に接続されている。 pチ ャ ネ ル M 0 S F E T p m 1は、 第 1の動作電位供給線 V d d 1 2 1 と第 1の ノ ー ド n d 1の間に ソ ー ス ' ド レイ ン経路 を持つよ う に接続され、 nチ ャ ネル M 0 S F E T n m 1 は、 第 1の ノ 一 ド n d 1 と第 2の動作電位供給線 V s s 1 2 1 との に ソ ー ス · ド レイ ン経路を持つよ う に接続さ れている。 さ ら に、 第 1の ノ ー ド n d 1は、 第 2の pチ ャ ネル M 0 S F E T p m 2のゲー 卜 および第 2の nチ ヤ ネソレ MO S F E T n m 2のゲー 卜電極に接続されている。 pチ ヤ ネノレ M 0 S F E T p m 2は、 第 1の動作電位供給線 V d d 1 2 1 と第 2の ノ ー ド n d 2の間に ソ ース ' ド レイ ン経路を持つよ う に接続され、 nチ ヤ ネ ノレ M0 S F E T n m 2は 、 第 2の ノ 一 ド n d 2 と第 2 の動作電位供給線 V s s 1 2 1 との間に ソ ー ス . ド レ イ ン経 路を持つ よ う に接続されている。 さ らに、 第 2の ノ ー ド n d 2は 1 つま たは複数の M O S F E Tを通 っ て、 第 2の フ リ ッ プ f ロ ッ プ f 1 2 2の入力 ピ ンに接続されている。
なお、 本図ではフ リ ッ プフ ロ ッ プ f 1 2 1、 f 1 2 2の内 部はイ ンノく 一 夕 、 卜 ラ イ ステー ト ゲ一 卜 、 ト ラ ンス フ ァ 一 ゲ一 卜 等を論理ゲー 卜 記号で示 している。 フ リ ッ プフ 口 ッ プ f 1 2 1、 f 1 2 2には、 ク ロ ッ ク 信号 C Kが入力 されてい る 。 本図では、 高 しいき い値電圧の M 0 S F E Tは細い実線 で、 低 しいき い値電圧の M 0 S F E Tは太い実線で示 してい る 。 以下、 こ の表記を用 いる。
図 1 2で は 、 pチ ャ ネ ル MO S F E T p m 2お よ び nチ ヤ ネノレ M 0 S F E T n m 2が低 しき い値電圧の M O' S F E Tであ り 、 pチ ヤ ネ ノレ M 0 S F E T p m 1お よび nチ ヤ ネ ノレ M〇 S F E T n m 1が高 しき い値電圧の M 0 S F E Tであ る。 枠で囲 み示 している よ う に、 pチ ャ ネル M 0 S F E T p m 1お よび nチ ャ ネル M 0 S F E T n m 1に よ り ィ ンバ一 夕論理ゲ一 ト i n v 1が構成され、 pチ ヤ ネノレ M 0 S F E T p m 2および nチ ヤ ネノレ MO S F E T n m 2に よ り 、ィ ン ノく 一タ論理ゲー 卜 i n V 2が構成されている。 本回路は、 ク ロ ッ ク 信号 C K力く フ リ ッ プフ ロ ッ プ f 1 2 1 に入力 されて力、 ら、 フ リ ッ プフ 口 ッ プ f 1 2 1の出力 ピ ン力、 ら信号が出力 され、 ィ ン ノく 一 夕 i n v lおよびイ ンノく一 夕 i n v 2を通過 し フ リ ッ プフ ロ ッ プ f 1 2 2の入力に信号が到達する までの時間つま り こ の経 路のディ レイ がク 口 ッ ク 信号 C Kの周期以内であ る必要が あ る。
実際は、 フ リ ッ プフ ロ ッ プのセ ッ ト ア ッ プに必要な時間 や、 ク ロ ッ ク 信号がフ リ ッ プフ ロ ッ プに到達する 時間のず れ等を考慮する必要があ るが、 こ こ では説明の本質に関係 な いために無視する。 つま り 、 こ の経路のデ ィ レイ は、 フ リ ッ プフ ロ ッ プ f 1 2 1 に ク ロ ッ ク 信号が入力 して力ヽ ら フ リ ッ プフ ロ ッ プ f 1 2 1が信号を出力する ためのディ レイ 、 イ ン タ i n v lの デ ィ レ イ と イ ン 一 夕 i n v 2のデ ィ レ イ の和に な る 。 こ こ で、 pチ ャ ネ ル M 0 S F E T p m 1お よび nチ ヤ ネノレ M 0 S F E T n m 1お よび pチ ャ ネル M 0 S F E T p m 2および nチ ャ ネ ル MO S F E T n m 2を全て高 し き い値電圧の M 0 S F E Tで構成 した場合にはこ の経路のデ ィ レイ がク ロ ッ ク 周期よ り 大き く な り 、 全てを低 しき い値 M 0 S F E Tで構成 した場合デ ィ レイ に余裕が発生する （つ ま り 、 無駄に電力を消費する こ と にな る ） とする。
こ の よ う に 、 従来の技術では、 デ ィ レイ と消費電力を極 限ま で最適化する こ と はでき なか つ たが、 本実施例のよ う に 、 ρチ ャ ネ ル MO S F E T p m 2お よ び nチ ヤ ネ ノレ MO S F E T n m 2のみを低 しき い値電圧にする こ とで、 ディ レイ を間に合わせた上で消赀電力を押 さ え る こ とが可能になる。
図 1 3を用 いて、 pチ ャ ネ ル M 0 S F E Tお よび nチ ャ ネ ル M 0 S F E Tに よ り 構成される相補型 M 0 S F E Tを用 いた 本発明の別の実施例について説明する。 フ リ ッ プフ ロ ッ プ f 1 3 1の出力 ピ ン は第 1の pチ ャ ネル M〇 S F E T p m 1 3 1のゲ一 卜 お よび第 1の nチ ャ ネル M 0 S F E T n m 1 3 1の ゲ一 卜 電極に接続さ れている。
pチ ャ ネ ル M 0 S F E T p m 1 3 1は、 第 1の動作電位供給 線 V d d 1 3 1 と第 1の ノ ー ド n d 1 3 1の間に ソ ー ス ' ド レ ィ ン経路を持つよ う に接続され、 nチ ヤ ネノレ M 0 S F E T n m l 3 1は、第 1の ノ ー ド n d 1 3 1 と第 2の動作電位供給線 99/ 51
V s s 1 3 1 との間に ソ ース · ド レイ ン経路を持つよ う に接 続されている。 さ ら に、 第 1の ノ ー ド n d 1 3 1 は、 第 2の pチ ヤ ネノレ MO S F E T p m l 3 2のゲー ト お よび第 2の nチ ャ ネ ノレ MO S F E T n m l 3 2お よび第 3の pチ ヤ ネ ノレ MO S F E T p m l 3 4のゲ一 卜 および第 3の nチ ヤ ネノレ MO S F E T n m 1 3 4のゲ一 卜 に接続されている。
pチ ャ ネ ル M 0 S F E T p m 1 3 2は、 第 1 の動作電位供給 線 V d d 1 3 1 と第 2のノ ー ド n d 1 3 2の間に ソ ー ス ' ド レ ィ ン経路を持つよ う に接続され、 さ ら に第 4の pチ ャ ネ ル M 0 S F E T p m 1 3 3 も、 同様に第 1の動作電位供給線 V d d 1 3 1 と第 2の ノ ー ド n d 1 3 2の間に ソ ー ス · ド レイ ン経 路を持つよ う に接続さ れている。 nチ ャ ネ ル M 0 S F E T n m l 3 2 と第 4の nチ ヤ ネ ノレ MO S F E T n m l 3 3は、 第 2 の ノ ー ド n d 1 3 2 と第 2の動作電位供給線 V s s 1 3 1 と の間に ソ ー ス ' ド レイ ン経路を持つよ う に直列に接続され ている。
pチ ャ ネ ル MO S F E T p m l 3 4 と第 5の pチ ャ ネ ル MO S F E T p m 1 3 5は、 第 1の動作電位供給線 V d d 1 3 1 と 第 3の ノ ー ド n d 1 3 3の問に ソー ス . ド レイ ン経路を持つ よ う に直列に接続され、 nチ ャ ネル M 0 S F E T n m 1 3 2は、 第 3の ノ ー ド n d 1 3 3 と第 2の動作電位供給線 V s s 1 3 1 との間に ソ ース · ド レイ ン経路を持つよ う に接続されて い る 。 同様に、 第 5の nチ ャ ネ ル M 0 S F E T n m 1 3 5 も 、 第 3の ノ ー ド n cl 1 3 3 と第 2の動作電位供給線 V s s 1 3 1 との間に ソ ース · ド レイ ン経路を持つよ う に接続さ れて いる。
さ らに、 第 2のノ ー ド n d 1 3 2は 1 つま たは複数の論理 ゲー 卜 で構成される 回路 c 1 3 1 (本図では略記と して楕円 形で示 した） を経 ft] して第 2の フ リ ッ プフ ロ ッ プ ί 1 3 2の 入力 ピ ンに接続されている 。 ま た、 第 3の ノ ー ド n d 1 3 3 は 1 つま たは複数の論理ゲ一 卜 で構成される 回路 c 1 3 2 ( c 1 3 1 同様に楕円形で示 した） を経凼 して第 3の フ リ ツ プフ ロ ッ プ f 1 3 3の入力 ピ ンに接続されている。
なお、 本図ではフ リ ッ プフ ロ ッ プの内部ゲー 卜 は省略 し た。 フ リ ッ プフ ロ ッ プには、 ク ロ ッ ク 信号 C Kが入力 されて いる。 ま た、 枠で み示 している よ う に、 pチ ヤ ネノレ M 0 S F E T p m 1 3 1および nチ ヤ ネノレ MO S F E T n m l 3 1 に よ り イ ン ノく一 夕論理ゲー ト i n V 1 3 1が構成され、 p チ ヤ ネノレ MO S F E T p m l 3 2、 p m l 3 3および nチ ヤ ネノレ MO S F E T n m l 3 2、 n m 1 3 3に よ り 、 N A N D論理ゲー 卜 N A N D 1 3 1が構成さ れ、 pチ ャ ネ ル M 0 S F E T p m 1 3 4、 p m 1 3 5お よび nチ ャ ネ ル MO S F E T n m l 3 4、 n m 1 3 5に よ り 、 N 0 R論理ゲー ト N 0 R 1 3 1が構成されている。 なお、 N A N D 1 3 1 には i n v 1 3 1の出力以外に i n 2信 号が入力 され、 N 0 R 1 3 1 には o m V 1 3 1の出力以外に i n 3信号が入力 さ れている。
本回路は、 ク ロ ッ ク 信号 C Kがフ リ ッ プフ ロ ッ プ f 1 3 1 に入力 されて力ヽ ら、 フ リ ッ プフ ロ ッ プ f 1 3 1 の出力 ピ ン力、 ら信号が出力 され、 ィ ン ノく一 夕 i n V 1 3 1お よび N A N D 1 3 1を通過 し c l 3 1を経由 しフ リ ッ プフ ロ ッ プ f 1 3 2の 入力に信号が到達する までの時間お よび、 フ リ ッ プフ ロ ッ プ f 1 3 1 の出力 ピ ンか ら信号が出力 され、 イ ンノく一 夕 i n v 1 3 1お よび N 0 R 1 3 1を通過 し c 1 3 2を経由 しフ リ ッ プフ ロ ッ プ f 1 3 3の入力に信号が到達する ま での時間が ク 口 ッ ク 信号 C Kの周期以内である必要があ る。本実施例で も N A N D 1 3 1および N O R 1 3 1および i n v 1 3 1を構 成するすべての M 0 S F E Tを高 しき い値電圧で構成 した場 合には、 上記 2つの経路のデ ィ レイ がク ロ ッ ク 周期よ り 大 き く な り 、 全てを低 しき い値 Μ 0 S F Ε Τで構成 した場合に は、 上記 2つの経路のディ レイ に余裕'が発生する （つま り 、 無駄に電力を消費する こ と にな る ） とする。
図 1 2の実施例では、 i η V 1 と i η V 2の どち らを低 しき い値電圧で構成 して も、 消費電力に差はなかっ たが、 本実 施例の よ う に、 経路が n d 1 3 1で分岐 している場合には、 分岐ノ ー ド n d 1 3 1 よ り 上流、 つま り 、 両経路に共有され る論理ゲ一 卜 の M 0 S F E T p m 1 3 1 および n m 1 3 1を低 しき い値電圧にする。 こ れに よ り 、 ディ レイ を 目 標時間以 内にお さえ る ために必要 とな る低 しき い値電圧 M 0 S F E T の数を最小限に し、 消費電力を さ ら に押さえ る こ とが可能 にな る。 本実施例では、 2つの経路に分岐する例を示 した が、 3 分岐、 つま り 、 フ ァ ンア ウ ト 3以上の場合で も、 同 様であ り 本発明に含まれる。
図 1 4を用 いて、 pチ ャ ネル M 0 S F E Tおよび nチ ャ ネル M 0 S F E Tに よ り 構成される相補型 M 0 S F E Tを用いた 本発明のさ らに別の実施例について説明する。 フ リ ッ プフ ロ ッ プ f 1 4 1の出力 ピ ンは論理ゲー ト 回路 c 1 4 1を経由 して、 第 1の pチ ヤ ネゾレ MO S F E T p m l 4 1および第 1の nチ ャ ネル MO S F E T n m l 4 1のゲ一 卜電極に接続され て い る 。 pチ ヤ ネ ソレ M 0 S F E T p m 1 4 1 は、 第 1 の動作 位供給線 V d d 1 4 1 と第 1の ノ ー ド n d 1 4 1の間に ソ 一 ス · ド レ イ ン経路を持つよ う に接続されて いる 。 第 2の p チ ャ ネル M 0 S F E T p m 1 4 2 も 同様に、 第 1の動作電位供 給線 V d d 1 4 1 と第 1の ノ ー ド n d 1 4 1の間に ソ ース ' ド レ イ ン経路を持つよ う に接続されて いる 。 nチ ヤ ネ ノレ MO S F E T n m 1 4 1 と第 2の nチ ヤ ネノレ MO S F E T n m l 4 2 は、第 1の ノ 一 ド n d 1 4 1 と第 2の動作電位供給線 V s s 1 4 1 との間に ソース · ド レイ ン経路を持つよ う に直列接続さ れている。
フ リ ッ プフ ロ ッ プ f 1 4 2の出力 ピ ンは論理ゲー ト 回路 c 1 4 2を経巾 して、 第 3の pチ ヤ ネノレ MO S F E T p m l 4 3および第 3の nチ ヤ ネノレ MO S F E T n m l 4 3のゲ一 卜電 極に接続されている。 pチ ャ ネル M 0 S F E T p m 1 4 3は、 第 1の動作電位供給線 V d d 1 4 1 と第 2の ノ ー ド n d 1 4 2の間に ソ ー ス · ド レイ ン経路を持つよ う に接続さ れてい る 。 第 4の pチ ヤ ネ ノレ MO S F E T p m l 4 4 も 同様に、 第 1 の動作電位供給線 V d d l 4 1 と第 2の ノ ー ド n d l 4 2の 間に ソ ース · ド レイ ン経路を持つよ う に接続されている。 nチ ヤ ネ ノレ MO S F E T n m l 4 3 と 第 4の nチ ヤ ネノレ MO S F E T n m 1 4 4は、 第 2の ノ ー ド n d 1 4 2 と第 2の動作電 位供給線 V s s 1 4 1 と の間に ソ ー ス . ド レ イ ン経路を持つ よ う に直列接続されている。
さ らに、 第 1の ノ ー ド n d 1 4 1は、 第 5の pチ ャ ネル M O S F E T p m l 4 5および第 5の nチ ヤ ネノレ MO S F E T n m l 4 5のゲー 卜電極に接続されている。 さ らに、 第 2のノ 一 ド n d l 4 2は、 第 6の pチ ャ ネ ル MO S F E T p m l 4 6 および第 6の nチ ヤ ネノレ MO S F E T n m l 4 6のゲー ト電 極に接続されている。 pチ ヤ ネソレ MO S F E T p m l 4 5、 p m 1 4 6は、 第 1の動作電位供給線 V d d 1 4 1 と第 3の ノ — ド n d 1 4 3の間に ソ ー ス · ド レイ ン経路を持つよ う に接 続され、 nチ ャ ネ ル M〇 S F E T n m l 4 5 と nチ ャ ネ ル MO S F E T n m 1 4 6は、 第 3の ノ 一 ド n d 1 4 3 と第 2の動作 電位供給線 V s s 1 4 1 との間に ソ ー ス · ド レ イ ン経路を持 つよ う に直列に接続されている。 さ らに、 第 3の ノ 一 ド n d 1 4 3は第 3の フ リ ッ プフ ロ ッ プ f 1 4 3の入力 ピ ンに接 続されている。 なお、 本図で も フ リ ッ プフ ロ ッ プの内部ゲ 一 卜 は省略 した。 フ リ ッ プフ ロ ッ プには、 ク ロ ッ ク 信号 C Kが入力 されている。ま た、枠で面み示 している よ う に、 p チ ャ ネル MO S F E T p m l 4 1、 p m 1 4 2および nチ ヤ ネ ノレ MO S F E T n m l 4 1、 p m l 4 2に よ り N A N D論理ゲー 卜 N A N D 1 4 1が構成され、 pチ ャ ネ ル M 0 S F E T p m 1 4 3、 p m l 4 4お よび nチ ャ ネ ル MO S F E T n m l 4 3、 p m l 4 4に よ り 、 ィ N A N D論理ゲ一 卜 N A N D 1 4 2が構成 され、 pチ ャ ネ ル MO S F E T p m l 4 5、 p m l 4 6および nチ ヤ ネ ノレ MO S F E T n m l 4 5、 n m l 4 6に よ り 、 N A N D論理ゲー 卜 N A N D 1 4 3が構成されている。
本回路は、 ク ロ ッ ク 信号 C Kがフ リ ッ プフ ロ ッ プ f 1 4 1 に入力 されて力ヽ ら、 フ リ ッ プフ 口 ッ プ f 1 4 1の出力 ピ ン力、 ら信号が出力 され、 c 1 4 1を通過 し、 N A N D 1 4 1および N A N D 1 4 3を通過 し、 フ リ ッ プフ ロ ッ プ f 1 4 3の入力に 信号が到達する ま での時間および、 フ リ ッ プフ ロ ッ プ f 1 4 2の出力 ピ ン力、 ら信号が出力 され、 ク ロ ッ ク 信号 C Kがフ リ ッ プフ ロ ッ プ f 1 4 2に入力 されて力ヽ ら、 フ リ ッ プフ ロ ッ プ f 1 4 2の出力 ピ ンか ら信号が出力 され、 c 1 4 2を通過 し、 ィ N A N D 1 4 2お よび N A N D 1 4 3を通過 し、 フ リ ッ プフ ロ ッ プ ί 1 4 3の入力に信号が到達する までの時間がク ロ ッ ク 信号 C Κの 期以内である必要がある。
本実施例で も N A N D 1 4 1、 N A N D 1 4 2、 N A N D 1 4 3を構成するすべて の MO S F E Tを高 しき い値電圧で構成 した場合には、 上記 2つの経路のディ レイがク ロ ッ ク 周期 よ り 大き く な り 、 全てを低 しき い値 M 0 S F E Tで構成 した 場合には、 上記 2つの経路のディ レイ に余裕が発生する （つ ま り 、 無駄に電力を消費する こ と にな る ） とする。 図 1 2 の実施例では、 i n V 1 と i n v 2の どち らを低 しき い値電 圧で構成 して も、 消費電力に差はなか つ たが、 本実施例の よ う に、 2 つの入力か らの経路が合流 している場合には、 図 1 3で説明 したの と 同様に、両経路に共有される論理ゲ一 卜 の MO S F E Tを優先的に低 しき い値電圧にする。 つま り 、 本図では、 p m l 4 5、 p m l 4 6および n m l 4 5、 n m 1 4 6を低 しき い値電圧の MO S F E Tとする。 こ のために、 デ ィ レイ を 目標時間以內にお さ え る ために必要 と な る低 しき い値電圧 M 0 S F E Tの数を最小限に し、 消費電力を押 さえ る こ とが可能になる。 なお、 本実施例では、 2つの経路力、' 合流する例を示 したが、 3 経路以上が合流する場合で も、 同様であ り 本発明に含ま れる。
図 2 1を用 いて、 pチ ャ ネル M 0 S F E,丁および nチ ャ ネル M 0 S F E Tに よ り 構成さ れる相補型 M 0 S F E Tおよび n チ ャ ネル M 0 S F E Tに よ り 構成されるノ ス ト ラ ン ジス夕 ゲ ― 卜 を用 いた本発明の実施例について説明する。
第 1の nチ ヤ ネノレ MO S F E T n m 2 1 2の ド レ イ ン電極 に入力信号 i n 2 1 1が入 り 、 第 2の nチ ャ ネル M 0 S F E T n m 2 1 3の ド レイ ン電極に入力信号 i n 2 1 2力く入 り 、さ ら に、 第 2の nチ ャ ネル M 0 S F E T n m 2 1 3のゲー 卜電極に 入力信号 i n 2 1 3が入 り 、 第 1の nチ ャ ネル M 0 S F E T n m 2 1 2のゲー ト電極に入力信号 i n 2 1 3の否定が入 り 、 第 1の ηチ ャ ネル Μ 0 S F E T n m 2 1 2お よび第 2の nチ ヤ ネル M 0 S F E T n m 2 1 3の ソー ス電極は第 1のノ 一 ド n d 2 1 1 に接続される こ とで、 第 1の nチ ャ ネル MO S F E T n m 2 1 2および第 2の nチ ャ ネル M〇 S F E T n m 2 1 3に よ つ て、 2入力 1 出力のセ レ ク タ 論理ゲー 卜 s e 1 2 1 1を ノぐ ス ト ラ ン ジスタ に よ り 構成 している。
さ ら に、 第 1の ノ ー ド n d 2 1 1は、 第 1の pチ ャ ネル M O S F E T m 2 1 1および第 3の nチ ヤ ネ ノレ！iO S F E T n m 2 1 1のゲー ト電極に接続さ れている。 第 1の pチ ャ ネル MO S F E T p m 2 1 1は、 第 1 の動作電位供給線 V d d 2 1 1 と 第 2の ノ ー ド n d 2 1 2の 間 に ソ ー ス · ド レ イ ン経路 を持つよ う に接続されて 、 第 3の nチ ヤ ネ ノレ M 0 S F E T n m 2 1 1 は、 第 2の動作電位供給線 V s s 2 1 1 と第 2の ノ 一 ド n d 2 1 2の ^l]に ソ ー ス ' ド レ イ ン経路を持つ よ う に接続 さ れている 。 こ れに よ り 、 第 1の pチ ャ ネル MO S F E T p m 2 1 1および第 3の nチ ヤ ネ ノレ MO S F E T n m 2 1 1 に よ り 、 ィ ン バ 一 タ 論理ゲ一 卜 i n V 2 1 1が構成されている。 図 2 1 に示 した回路は、パス ト ラ ン ジスタ論理ゲ一 卜 と相補 型 M 0 S F E T論理ゲー トが混在する 回路であ る。
こ の時、 パス ト ラ ン ジス夕 であ る第 1、，第 2の nチ ャ ネル O S F E T n m 2 1 2および n m 2 1 3を低 しき い値電圧に する。 近年、 コ ン ノ、 °ク 卜 に論理ゲ一 卜 を構成でき る利点か ら、 ノぐ ス ト ラ ン ジスタ に よ る論理ゲー トが注目 されている が、低電圧動作時のスィ ッ チ ング速度の低下が相補型 M 0 S F E Tに比べ、パス ト ラ ン ジスタ では顕著であ る と いう 問題 点を発明者 らは見出 していた。 そ こ で、 本実施例のよ う に、 相補型 MO S F E Tとパス ト ラ ン ジスタ を混在 して使用する 半導体集積回路において、 ノ ス ト ラ ン ジスタ を低 しき い値 M圧で構成する こ と に よ り 、 上記問題を解決でき 、 相補型 M 0 S F E Tとパス ト ラ ン ジス夕 を混在する半導体装置にお いて、 パス ト ラ ン ジス夕 の動作速度を低下させる こ とな く 、 低電圧、 高速動作が可能 と な る。 次に、 本発明において、 しき い値電圧の異な る M 0 S F E Tを実現する手段の実施例を説明する。 しき い値電圧の異 な る M 0 S F E Tに よ り 半導体築積回路を構成する第 1の手 段は、 前記 M 0 S F E Tのゲー ト 酸化膜下の半導体基板の不 純物濃度を変え る こ とであ る。
図 1 5に示す ものは、 上記方法を用 いて図 1 2の回路を レ ィ ァ ゥ 卜 した実施例であ る。 図 1 5では、 フ リ ッ プフ ロ ッ プ f 1 2 1、 f 1 2 2は省略 した。 フ リ ッ プフ ロ ッ プ f 1 2 1の 出力 ピ ンは、 t e r m 1 2 1 と接続される。 t e r m 1 2 1は、 第 1のゲー ト 電極 g a t e l 2 1 と接続さ れている 。 ゲー ト 電極 g a t e 1 2 1 は、 p +ソ ー ス ' ド レ イ ン領域 d a r e a 1 2 1上を通過する こ と に よ り 第 1の pチ ャ ネル M 0 S F E T p m 1力、'形成され、 n +ソ ー ス · ド レ イ ン領域 d a r e a 1 2 2上を通過する こ と に よ り 第 1の nチ ヤ ネノレ M 0 S F E T n m 1力、'形成される。 p + ソ ー ス · ド レイ ン領域 d a r e a l 2 1は nゥ ヱ ノレ領域 n w 1 2 1上に、 n +ソ ー ス . ド レイ ン 領域 d a r e a 1 2 2は pゥ ヱ ル領域 p w 1 2 1上に形成され ている。
pチ ヤ ネノレ M 0 S F E T p m 1の ソ 一 スは、第 1の動作電位 供給線 V d d 1 2 1 と接続され、 ド レ イ ン は、 nチ ャ ネ ル M 0 S F E T n in 1の ド レ イ ンおよび端子 t e r m 1 2 2に接 続する。 ま た、 nチ ャ ネル MO S F E T n m lの ソ ー スは、 第 2の動作電位供給線 V s s 1 2 1に接続されて い る 。 図中 で黒塗 り の正方形は、 異な る金属配線層および半導体基板 との接続を行う スルー ホールを示 している。 nゥ ヱ ノレ領域 n w l 2 1には、 スノレ一 ホール T H 1 2 1を通 じて V d d l 2 1 カヽ ら給電され、 pゥ ヱ ル領域 p w 1 2 1 には、 スルー ホール T H 1 2 2を通 じて V s s 1 2 1力、 ら給電されている。 こ れに よ り 図 2のィ ン バ 一 タ論理ゲ一 卜 i n V 1が構成 さ れている 。 第 1の pチ ヤ ネノレ MO S F E T p m lお よび第 1 の nチ ヤ ネ ノレ M 0 S F E T n m 1 に よ り 、第 1 の ィ ン ノく一 夕論 理ゲー ト i n V 1が構成される。 同様に、 第 2のゲー ト電極 g a t e 1 2 2お よ び p +ソ ー ス · ド レ イ ン領域 cl a r e a 1 2 3お よび n +ソー ス . ド レイ ン領域 d a r e a 1 2 4に よ り 、 第 2の pチ ヤ ネノレ MO S F E T p m 2および第 2の nチ ヤ ネル M 0 S F E T n m 2力 形成され、 こ れ ら に よ り 第 2のィ ン ノく一 夕 論理ゲ一 ト i n V 2が構成される 。 i n V 1の出力 端子であ る t e r m 1 2 2 と i n V 2の入力端子であ る t e r m l 2 3が接続され、 図 1 2に示すィ ン ノく一 夕 2段の回路力く 構成される。
i n V 2の出力端子 t e r m 1 2 4は、 第 2の フ リ ッ プフ 口 ッ プ f 1 2 2の入力 ピ ンに接続さ れる。 こ こ で、 第 1のゲ一 卜 電極 g a t e 1 2 1の下にノヽ ツ チ ングを施 した領域 a r e a l 2 1お よび a r e a l 2 2を示 した。半導体桀積回路の製 造過程において、 ゥ ヱル領域 p w 1 2 1、 n w 1 2 1 それぞれ に不純物を薄 く 分布させた後に、 選択的に a r e a 1 2 1、 a r e a 1 2 2のみに、 再度不純物を追加 して分布させるェ 程を行う こ と に よ り 、 こ れ らの領域の不純物濃度が高 く な り 、 M〇 S F E T p m 1および n m 1のみが高 しき い値電圧に な る。
図 5に示すよ う に、 こ の方法に よれば、 半導体集積回路 の任意の場所の論理ゲー 卜 を構成する M〇 S F E Tの しき い 値電圧を 自 1±1 に変え る こ とができ る。 図 5では、 半導体柒 積回路 L S I 5 0の論理ゲー 卜 を全て模式的に矩形で表 し ている。網掛けを施 した矩形例えば g 5 1が低 しき い値電圧 の M 0 S F E Tで構成 した論理ゲ一 卜 、 白抜き の矩形例えば g 5 2が高 しき い値電圧の M 0 S F E Tで構成 した論理ゲー 卜 を示 している。図中に p a t h 5 1 と して図 2の f 1 1カヽ ら f l 2の経路、 p a t h 5 2 と して図 2の f l 3力、 ら f l 4の 経路を示 した。
ただ し、 こ の方法では、 半導体集積回路の製造過程にお いて、 基板に不純物を分布させる工程例えばイ オ ン打ち込 み工程が、 使用する M 0 S F E Tの種類数必要にな る 。
図 2 5に示すのは、 こ の方法を用 いた場合に、 図 1 2の高 低 2種の しき い値の MO S F E Tに よ る 2 つのィ ンバ一夕 の 例についてのデバイ ス の縦構造例であ る。図 1 2の例は相補 型 MO S F E Tを用 いている ので、 p型基板表面層の一部に、 nゥ ヱ ルが形成されている 2 重ゥ ヱ ル構造を と つ ている。 p 板の表而層には、 n +型の ソ ー ス · ド レ イ ン領域 d i f f 2 5 0 1、 d i f f 2 5 0 4 , ゲ一 卜 酸ィ匕'膜 o x 2 5 0 1、 o x 2 5 0 4およびゲ一 卜 電極 g a t e 2 5 0 1、 g a t e 2 5 0 4力く形成され nチ ヤ ネ ノレ MO S F E T n m 2 5 0 1、 n m 2 5 0 4を構成 している。 nゥ ヱ ル領域表面層には p +型の ソー ス · ド レ イ ン領域 d i f f 2 5 0 2、 d i f f 2 5 0 3、 ゲ一 卜 酸化膜 o x 2 5 0 2、 o x 2 5 0 3、 およびゲー ト 電極 g a t e 2 5 0 2、 g a t e 2 5 0 3カヽ らな る pチ ヤ ネノレ MO S F E T p m 2 5 0 2、 p m 2 5 0 3力、'形成されている。 さ ら に、 p チ ャ ネル MO S F E Tの ソ ー スおよび nゥ ヱノレに V d d、 nチ ャ ネル M 0 S F E Tの ソ ー スお よび p基板に V s sが接続さ れている。
こ こ で、 n m 2 5 0 1 と p m 2 5 0 2に よ り 、 図 1 2のイ ン ノ 一 夕 i n v l、 n m 2 5 0 4 と p m 2 5 0 3に よ り 、 図 1 2 のィ ン ノく一夕 i n V 2が構成されている とする。 i n V 1 は 高 しき い値の M 0 S F E Tで構成する ために、 n m 2 5 0 1 と p m 2 5 0 2のゲー 卜 酸化膜下の半導体基板の不純物濃度 (図の不純物濃度 1 ) は高 く して、 i n V 2は低 しき い値の MO S F E Tで構成する ために、 n m 2 5 0 4 と p m 2 5 0 3 のゲー 卜 酸化膜下の半導体基板の不純物濃度 （図の不純物 濃度 2 ) を低 く する。
ま た、 しき い値電圧の異な る MO S F E Tに よ り 半導体集 積回路を構成する第 3の手段は、 前記 M 0 S F E Tのゲ一 卜 酸化股厚寸法を変え る こ とであ る。 こ の手段を用 いて も、 図 5に示すよ う に半導体集積回路の任意の場所の論理ゲー ト を構成する MO S F E Tの しき い値電圧を 自 山 に変え る こ とができ る。 ただ し、 こ の方法で も 、 半導体集積回路の製 造過程において、 ゲー 卜 酸化膜を形成するェ程例えば熱酸 化工程が、 使用する M 0 S F E Tの種類数必要にな る。
図 2 6は、 他のデバィ スの縦構造であ り 、 上記の方法を用 いた場合に、 図 1 2の高低 2種の しき い値の M 0 S F^E Tに よ る 2 つのィ ンパ、一 夕 の例について示す図であ る。
図 2 5同様に、 p型基板衷而層の一部に、. nゥ エ ルが形成 されている 2 重ゥ ヱ ル構造を と つ ている。 p基板の表面層 には、 n +型の ソ ース ' ド レイ ン領域 d i f f 2 6 0 1、 d i f f 2 6 0 4 , ゲー ト酸化膜 o x 2 6 0 1、 o x 2 6 0 4およ びゲー ト 電極 g a t e 2 6 0 1、 g a t e 2 6 0 4が形成され nチ ヤ ネノレ MO S F E T n m 2 6 0 1、 n m 2 6 0 4を構成 して いる。 nゥ ヱ ル領域表而層には p +型の ソ ー ス ' ド レイ ン領 域 d i f f 2 6 0 2 , cl i f f 2 6 0 3、 ゲー ト酸化膜 o x 2 6 0 2、 o x 2 6 0 3、 お よびゲー ト電極 g a t e 2 6 0 2、 g a t e 2 6 0 3カヽ らな る pチ ヤ ネゾレ MO S F E T p m 2 6 0 2、 p m 2 6 0 3が形成されている。
さ ら に 、 pチ ヤ ネ ノレ MO S F E Tの ソ ー ス お よ び nゥ エ ル に V d d、 nチ ヤ ネ ノレ MO S F E Tの ソ ー ス お よ び p基板に V s s力、'接続されている 。 こ こ で、 n m 2 6 0 1 と p m 2 6 0 2 に よ り 、 図 1 2のイ ンノく一 夕 i n v l、 n m 2 6 0 4 と p m 2 6 0 3に よ り 、 図 1 2のイ ンノく一 夕 i n V 2が構成されてい る とする。 i n V 1 は高 しき い値の M 0 S F E Tで構成する た めに、 n m 2 6 0 1 と p m 2 6 0 2のゲー ト 酸ィ匕膜の厚さ （図 の厚さ t 1 ) を厚 く して、 i n v 2は低 しき い値の MO S F E Tで構成する ために、 n m 2 6 0 4 と p m 2 6 0 3のゲー 卜 酸化膜の厚さ （図の厚さ t 2 ) を薄 く する。
ま た、 しき い値電圧の異な る M 0 S F E Tに よ り 半導体集 積回路を構成する第 4の手段は、 前記 M 0 S F E Tのゲー 卜 長を変え る こ とをであ る。 こ の手段を用 いて も、 図 5に示 すよ う に半導体集積回路の任意の場所の論理ゲー ト を構成 する M 0 S F E Tの しき い値電圧を 自 [ に変え る こ とができ る。
図 6にゲ一 卜 長 と しき い値電圧の関係の例を示す。 例え ば、 図 6のグラ フ に示す 2点を選び、 'ゲ一 ト 長を微少に変え る こ とで、 しき い値電圧が異な る 2種類の M 0 S F E Tを形 成する こ とができ る。
図 2 7には、 こ の方法を用いた場合に、 図 1 2の高低 2種 の しき い値の MO S F E Tに よ る 2 つ の ィ ン ノく 一 夕 の例につ いての、 デバイ ス の縦構造を示す。 図 2 5同様に、 p型基板 表面層の一部に、 nゥ ヱ ルが形成されている 2 重ゥ エ ル構 造を と つ ている 。 ρ基板の衷而層には、 n +型の ソ ー ス . ド レ イ ン領域 d i f f 2 7 0 1、 d i f f 2 7 0 4、 ゲ一 卜 酸 ィ匕膜 0 X 2 7 0 1、 o X 2 7 0 4およびゲー ト電極 g a t e 2 7 0 1、 g a t e 2 7 0 4力く形成され nチ ヤ ネ ソレ MO S F E T n m 2 7 0 1、 n m 2 7 0 4を構成 している。 nゥ ヱル領域表面 層 に は P -ト型の ソ ー ス ' ド レ イ ン領域 d i f f 2 7 0 2 d i f f 2 7 0 3 , ゲー ト 酸化膜 o x 2 7 0 2 o x 2 7 0 3 N お よびゲー ト電極 g a t e 2 7 0 2 g a t e 2 7 0 3力、 らな る pチ ヤ ネノレ MO S F E T p m 2 7 0 2 p m 2 7 0 3力く形成さ れて い る 。 さ ら に 、 pチ ヤ ネノレ MO S F E Tの ソ ー ス お よ び nゥ ヱ ルに V d cl nチ ャ ネ ル MO S F E Tの ソ 一 スおよび p 基板に V s sが接続さ れている。
こ こ で、 n m 2 7 0 1 と p m 2 7 0 2に よ り 、 図 1 2の イ ン 夕 i n v l n m 2 7 0 4 と p m 2 7 0 3に よ り 、 図 1 2 のイ ン 一 夕 i n V 2が構成されて いる とする 。 i n V 1は 高 しき い値の M 0 S F E Tで構成する ために、 n m 2 7 0 1 と p m 2 7 0 2のゲ一 卜 長 （図のゲー ト長 L g l ) を大き く し て、 i n V 2は低 しき い値の M 0 S F E Tで構成する ために、 n m 2 7 0 4 と p m 2 7 0 3のゲ一 卜 長 （図のゲー ト 長 L g 2 ) を小さ く する。
図 7を用 いて、 本発明において、 しき い値電圧の異な る M 0 S F E Tを荚現する第 2の手段の突施例を説明す る。 しき い値電圧の異な る M 0 S F E Tに よ り 半導体集積回路を構成 する第 2の手段は、 前記 M 0 S F E Tの基板に供給するバイ ァス電圧値を変え る こ とである。 そのために、 上記 した 3 つの手段 と異な り 、 しき い値電圧の異な る M 0 S F E Tには、 異な る基板バイ ア ス電圧を供給する ために、 ゥ エ ル領域を 分離する必要が生 じる 。
ま た、 それぞれの ゥ エ ル領域に供給する基板バイ アス動 作電位供給線が必要にな る。 そのために、 図 5のよ う に任 意の場所の論理ゲ一 卜 の M 0 S F E Tの しき い値電圧を 自 由 に変え る こ とは、 而積の増加が大き く 現実的ではない。
そ こ で、 図 7に示すよ う に、 同一の しき い値電圧の MO S W
F E Tはな るべ く ま とめて同一のゥ エ ル領域上に構成する レイ ァ ゥ ト を行う 。 ただ し、 こ の手段を用 いる場合には、 複数の しき い値電圧の Μ 0 S F Ε Τを形成す る ための付加的 な製造ェ程の必要がな い と いう 利点があ る。
図 7では、 半導体集積回路 L S I 7 0上に w e 1 1 7 1力、 ら w e l l 7 5のゥ ヱ ル領域を構成 した例であ る。 こ こ で、 w e l l 7 1力、 ら w e 1 1 7 4が低 しき い値電圧 M 0 S F E T )]]の ゥ ヱ ル領域、 w e l l 7 5が高 し き い値電圧の M 0 S F E T川のゥ ヱ ル領域であ る。 こ の場合には、 M 0 S F E Tの しき い値電圧に よ っ て論理ゲー 卜 を配置でき る場所 に制約が生 じる ために、 論理ゲー 卜 の レイ ァ ゥ 卜 の際に、 こ の制約を守 つ た配置を行う 必要があ る。
図 7は低 しき い値電圧の M 0 S F E Tに よ る論理ゲ一 ト と 高 しき い値電圧の MO S F E Tに よ る論理ゲ一 卜 の面積比'を 1 : 3で構成 した例であ る。 こ の比は、 目標 とする動作周波 数および 目 標 とする リ ー ク 電流値および搭載する論理回路 に よ っ て決ま る ものである。 ま た、 本発明をゲ一 卜了 レイ に用いる 際には、 予め、 低 しき い値電圧の M 0 S F E Tによ る論理ゲー 卜 と高 しき い値電圧の M 0 S. F E Tに よ る論理ゲ 一 卜 の使用比率の概略値を見込んで、 拡散層までの下地を 形成 してお く こ と にな る。 ま た、 図 7に示すよ う に、 2種類 の しき い値の M 0 S F E Tを用いる際には、 2種類の基板バ ィ ァス供給用の動作電位供給線が必要にな る。
図 7では、 nチ ャ ネル M 0 S F E Tま たは pチ ャ ネル M 0 S F E Tの どち らか単独で構成する例であ るが、 nチ ャ ネル M O S F E Tと pチ ャ ネル MO S F E Tを両方用いて相補型 M〇 S F E Tに よ り 半導体桀積回路を構成する実施例を説明す る。 相補型 MO S F E Tの場合は、 nチ ャ ネル MO S F E Tを 構成する ための Pゥ エ ル領域 と Pチ ャ ネル M 0 S F E Tを構 成する ための ηゥ ヱ ル領域が必要にな り 、 それぞれのバイ ァス電圧値を可変 とする ためには、 3重ゥ エ ル構造を用い る。
図 8は、図 1 2の高低 2種の しき い値の MO S F E Tに よ る 2 つのィ ンバー夕 の例につ いて 、 三重ゥ ヱ ル構造を採用 し たデバイ スの縦構造を示 した ものであ る。 η 型基板表面層 の一部に、絶縁された 2つの ρゥ ヱ ル ρ— w e 1 〗 1および p - w e 1 1 2が形成されてお り 、 さ らに、 p— w e 1 1 1の表 面層の一部に nゥ ヱ ル n— w e 1 1 1 、 p— w e 1 1 2の表面 層の一部に nゥ ヱ ノレ n— w e 】 1 2が形成されている 3重ゥ エ ル構造を と つ ている。 pゥ ヱ ルの表而層に n +型の ソ一 ス · ド レ イ ン領域 d i f f 8 0 1、 d i f f 8 0 4、 ゲー ト 酸 化膜 o x 8 0 1、 0 x 8 0 4およびゲー 卜 電極 g a t e .8 0 1、 g a t e 8 0 4力く形成され nチ ヤ ネ ノレ M O S F E T n m 8 0 1、 n m 8 0 4を構成 している。 nゥ ヱ ル領域表面層には p +型 の ソ ー ス ' ド レ イ ン領域 d i f f 8 0 2、 d i f f 8 0 3、 ゲ 一 ト 酸ィ匕膜 o x 8 0 2、 o x 8 0 3、 お よびゲ一 卜 極 g a t e 8 0 2、 g a t e 8 0 3カヽ ら な る pチ ヤ ネ ノレ MO S F E T p m 8 0 2、 p m 8 0 3力、'形成されている。
pチ ャ ネル MO S F E Tの ソ ー ス に V d d、 nチ ャ ネ ル M〇 S F E Tの ソ ー スに V s sが接続さ れている。 pチ ャ ネル M O S F E T p m 8 0 2の nゥ ヱ ノレに V b p l、 nチ ャ ネ ル MO S F E T n m 8 0 1の pウ エ ノレに V b n 1が接続されて い る 。 さ ら に、 pチ ャ ネ ル MO S F E T p m 8 0 3の nゥ エ ルに V b p 2、 nチ ャ ネ ル MO S F E T n m 8 0 4の pゥ エ ルに V b n 2力 接続されている 。 こ こ で、 n m 8 0 1 と p m 8 0 2に よ り 、 図 1 2のイ ンノく'一 夕 i n v l、 n m 8 0 4 と p m 8 0 3に よ り 、 図 1 2のイ ンバー 夕 i n V 2が構成されている とする。 i n 1 は高 しき い値の MO S F E Tで構成 し、 i n v 2は 低 しき い値の M 0 S F E Tで構成する ために、 V b p 1を V b p 2よ り 高い電圧に、 V b n 1を V b n 2よ り 低い電圧にする。 それぞれの電圧値は、 例えば、 V d d = 1. 5 V、 V s s = 0 V、 V b p 1 = 2. 0 V、 V b n 1 = - 0. 5 V、 V b p 2 - 1. 5 V、 V b n 2 = 0 V等に設定する。
図 1 6に図 8の構造のデノくイ ス に よ る 図 1 2の回路の レ ィ ァ ゥ 卜 の平面図を示す。 図 1 6が図 1 5 と異な る 点は、 第 1のゲー ト電極 g a t e 1 2 1 と p +ソ ー ス . ド レ イ ン領域 d a r e a 1 2 1 に よ り 構成される第 1の pチ ヤ ネソレ MO S F E T p m 1 と、 第 2のゲー ト 電極 g a t e 1 2 2および p +ソ — ス ' ド レイ ン領域 d a r e a 1 2 3に よ り 構成される第 2 の pチ ャ ネル M 0 S F E T p m 2は、それぞれ別の nウ エノレ領 域 n w 1 5 1および n w 1 5 2上に形成されている こ とであ る。 同様に、 第 1のゲ一 卜 電極 g a t e 1 2 1 と n +ソ ース - ド レイ ン領域 d a r e a 1 2 2に よ り 構成される第 1の nチ ャ ネ ノレ M 0 S F E T n m 1 と、 第 2のゲー ト 電極 g a t e 1 2 2および n +ソ ー ス . ド レイ ン領域 d a r e a 1 2 4に よ り 構 成される第 2の nチ ャ ネ ル M O S F E T n m 2は、それぞれ別 の pゥ ヱ ル領域 p w 1 5 1および p w 1 5 2上に形成さ れて いる。
これは、 ゥ エ ル領域に供給する電位を低 しき い値 M 0 S F E Tと高 しき い値 MO S F E Tで変える ために、 ゥ ヱ ル領域 の分離が必要にな る ためであ る。 n w 1 5 1は、 スル一ホ —ル T H 1 5 1を通 じて、 第 3の動作電位供給線 V b p 1 5 1 に よ り ノくィ ァ ス電圧を供給され、 n w 1 5 2は、 ス ルー ホー ル T H 1 5 3を通 じて、 第 4の動作電位供給線 V b p 1 5 2に よ り ィ ァス電圧を供給され、 p w l 5 1は、 スルー ホール T H 1 5 2を通 じて、 第 5の動作電位供給線 V b n 1 5 1 に よ ィ ァス電圧を供給され、 n w 1 5 2は、 スルー ホール T H I 5 4を通 じて、第 6の動作電位供給線 V b n 1 5 2に よ り ィ ァス電圧を供給さ れている。 M 0 S F E Tの基板に供給 するバイ ァス電圧値を変え る方法に よれば、図 1 6に示すよ う に、 新たな動作電位供給線が必要にな る こ とゃゥ ェ ル領 域を分離する必要が生 じる こ と等の理凼か ら レイ ァ ゥ 卜 面 積は大き く な るが、 図 1 5の場合のよ う に、 半導体集積回路 の製造過程において新たなェ程を行う こ と にな く M 0 S F E Tの しき い値電圧を変化させる こ とが可能にな る利点が あ る。
図 9に、 図 8に示 した相補型 M 0 S F E Tに よ り 構成 した 本発明の半導体集積回路装置の実施例を示す。 図 9の （ a ) は半.導体集積回路 L S I 9 0上に、 論理ゲ― 卜 を横一列に 配置 し、複数の列 r o w 9 1か ら r o w 9 8を縦方向に並べる こ と に よ り 、 論理ゲー ト を 2次元的に配置 した例である。 本実施例において、 論理ゲー 卜 は矩形で示され、 内部のパ 夕 一 ンは省略 したが、 pチ ャ ネル M 0 S F E Tと nチ ャ ネル M 0 S F E Tが上下に配置されている。 こ こ で、 r o w 9 1お よび r o w 9 6上の論理ゲー 卜 は、 低 しき い値電圧の M 0 S F E Tに よ り 構成され、 それ以外の列の論理ゲー ト は全て高 しき い値電圧の M 0 S F E Tで構成 している 。
こ の場合、 p w 9 1カヽ ら p w 9 4の絶縁された 4つの pゥ ェ ル領域が必要にな る 。 隣接 している列 r o w 9 2、 r o w 9 3、 r o w 9 4、 r o w 9 5は、 同一の しき い値電圧の MO S F E Tに よ り 構成される ため pゥ ヱル領域 p w 9 2を共有す る こ とができ る。 同様に、 r o w 9 7 と r o w 9 8は pゥ ェ ル 領域 p w 9 4を共有 している。 ま た、 n w 9 1カヽ ら n w 9 5の 5つの nゥ ヱ ル領域が必要にな る。 nゥ エ ルについて も、 隣接 している列 r 0 w 9 2 と r 0 w 9 3は 1つの nゥ ヱ ル領 域 n w 9 2、 r o w 9 3 と r o w 9 4は nウ エ ノレ領域 n w 9 3、 r 0 w 9 7 と r o w 9 8は nゥ ヱ ル領域 n w 9 5を共有する こ とができ る。
ま た、 図 9の （ b ) に （ a ) の配置を行っ た場合の基板バ ィ ァス電源を供給する ための動作電位供給線を示す。 図 9 の （ b ) では、 煩雑を避け る ために ゥ ェ ル領域は省略 した。 w i r e 9 1力、 ら w i r e 9 4は、 列に平行に配線されいる。 ま た、 列の左右に補強用 に直角方向に も配線を施 した例を 示 してあ る。 w i r e 9 1 は高 しき い値 MO S F E Tの pゥ ェ ノレ に 、 w i r e 9 2は高 しき い値 M 0 S F E Tの nゥ ェ ノレ に 、 w i r e 9 3低 しき い値 M 0 S F E Tの pウ エ ノレ に 、 w i r e 9 4は低 しき い値 M 0 S F E Tの nウ エ ノレに、 それぞれノくィ ァス電源を供給 している。 こ のよ う に レイ ア ウ ト する こ と で、 ゥ ヱ ルの分離を少な く し、 基板に供給するバイ ア ス電 圧値を変え る手段を用 いて、 しき い値電圧の異な る MO S F E Tに よ り 半導体集積回路を構成する場合の而積の増加を 最小限にする こ とが可能 とな る。
次に、 本発明において、 しき い値電圧の異な る M 0 S F E Tを実現する第 2の手段を S 0 I ( シ リ コ ン · オ ン · イ ン シ ュ レ一 夕 ） デバイ ス構造を用 いて実施 した例を示す。 S 0 I m造では、 個々 の M 0 S F E Tのゥ エ ル領域を分離する必要 がない。 そのために、 上述 したよ う な、 しき い値電圧の同 一の M 0 S F E Tをま とめて同一のゥ ヱル領域に構成する必 要がない。 こ の場合は、 図 5に示 したよ う に、 半導体集積 回路上の任意の場所に任意の しき い値電圧の M 0 S F E Tを 配置する こ とができ る。 ただ し、 しき い値電圧の異な る M 0 S F E Tを ¾現する第 2の手段は基板バイ ア ス電源の電圧 値を変え る必要があ る ので、 そ の ため の動作電位供給線が 必要にな る 。
図 2 2に そ の実施例を示す。 半導体集積回路 L S I 2 2 0 は、 S 0 I構造の相補型 M 0 S F E Tに よ り 構成さ れた論理 ゲー 卜 を列状に配置 した例である。 図中で論理ゲ一 卜 、 例 えば g 2 2 1、 g 2 2 2は矩形で表 している 。 g 2 2 1の よ う に、 網掛けの炬形は、 低 しき い値電圧の M 0 S F E Tで構成 さ れた論现ゲー 卜 を、 g 2 2 2のよ う に、 白色の矩形は、 高 しき い値電圧の M 0 S F E Tで構成された論理ゲー ト であ る。 ま た、 低 しき い値電圧の pチ ャ ネル M 0 S F E Tの基板ノ ィ ァス電位供給線 V b p 2 2 1、 高 しき い値電圧の pチ ヤ ネ ル の基板ノく ィ ァス電位供給線 V b p 2 2 2、 低 し き い値電圧の nチ ャ ネル M 0 S F E Tの基板バイ アス電位供 給線 V b n 2 2 1、 低 しき い値電圧の nチ ャ ネ ル M O S F E T の基板バイ ァ ス電位供給線 V b n 2 2 1がそれぞれ列 と平行 に配線されている。
なお、 本図に於いては、 M 0 S F E Tの ソ ー ス電極の電位 給電線は省略 した。 スルー ホール T H 2 2 1、 T H 2 2 2な ど にに よ り 、 電位供給線 と基板を接続され、 各ゲー ト を構成 する M 0 S F E Tの基板のバイ アス電源が供給されている。 こ こ で、 図の よ う に、 歹 IJ と平行のパ'ィ ァス電位供給線を、 しき い値の種類数 （ただ し、 相補型 MO S F E Tの場合は、 pチ ヤ ネ ノレ MO S F E T用 と nチ ヤ ネゾレ MO S F E T用 の電位 供給線が夫々 必要であ る ） 配線 しておき 、 M 0 S F E Tの し き し、値電圧に よ っ て、 スルー ホールを打ち分ける こ と に よ り 、 異な っ た しき い値電圧の M 0 S F E Tを任意の場所に配 置する こ とができ る。
つま り 、 本発明において、 基板バイ ア ス電源を変え る こ と に よ つ て M 0 S F E Tの しき い値電圧を変え る手段を用 い た場合、 而稍の増加が少な いこ と力、 ら、 S 0 I デバ'イ ス構造 を用いる こ とが、 よ り 好適であ る。
次に、 以上述べた本発明の半導体集積回路を設計する た めに必要なセルラ イ ブラ リ を記憶 した記憶媒体の実施例に ついて説明する。 実施例の説明の前に、 ま ずセルお よびセ ノレラ イ ブラ リ の簡単な説明を以下に述べる。 通常、 半導体 柒穑回路を設計する際には、 予め設 計されたセルと呼ば れる小規模な論理機能を有する部品を用いる。 セルは、 内 部の回路要素とその接続、 レイ ア ウ トノ、。タ ー ン等を予め設 計 し、 形状、 外部 との接続用の端子位置、 論理機能、 ディ レイ 特性、 消費電力特性な どの情報をセルラ イ ブラ リ と し て登録 してお く 。 セルラ イ ブラ リ 記憶 した記憶媒体を配布 する こ と に.よ り.、 すでに設計さ れ動作が保証された部品を 多 く の半導体桀積回路の設計に用 いる こ とが可能 とな る。
図 1 0に本発明のセルラ イ ブラ リ を記憶 した記憶媒体の 例を示す。 図 1 0の例では、 3種のィ ンバー タ セルが登録さ れたラ イ ブラ リ を記憶 した例であ る。 セルに関する情報 と して、 本実施例では、 セルの名称、 寸法、 ゲー 卜長、 ピ ン、 ディ レイ 特性、 リ ー ク 電流、 しき い値電圧、 機能等が書か れている 。 c 1 0 1 は標準のイ ンノく一夕 セル、 c 1 0 2は、 M 0 S F E Tのゲ一 卜 幅 Wを倍に したセルであ る。
従来技術では、 こ のよ う に同一機能のセルを複数用意す る場合は、 ゲ一 卜 幅 Wを変え、 ディ レイ特性を変えたセル を用意 していた。 c 1 0 3は、 c 1 0 2 と 同 じゲー ト 幅 W、 同 じ寸法を持っ ているが、 ディ レイ特性および消費.電力特 性のみが異な るセルであ る。 つま り 、 c 1 0 3力 M 0 S F E Tの しき い値電圧が低い M 0 S F E Tに よ り 構成さ れたセル、 つま り リ ー ク 電流が大き く デ ィ レイ が小さ いセルであ る。 上に述べたよ う な本発明の半導体集積回路装置を設計、 製 造する ためには、 図 1 0 に示すラ イ ブラ リ が必要にな る 例 えば、 本発明の半導体集積回路装置の製造工程において、 しき い値電圧が異な る M 0 S F E Tを使用する場合、 選択的 に不純物を追加する工程ゃゲー 卜 酸化膜の厚さ を場所に よ つ て変え る ための工程において、 特別なマス ク 、。タ ー ン力 必要にな る こ とは上述 した。
こ のマス クパタ ー ンを作る 際に、 設計された柒積回路の セルお よび配線の レイ ァ ゥ 卜情報、 セルの接続情報、 およ び、 どのセルが どの しき い値の M 0 S F E Tに よ り 構成され ているかを認識でき る情報が必要であ る。 各セルの M 0 S F E Tの しき い値電圧に関する情報は、本発明のセルラ イ ブラ リ を記憶 した記憶媒体に格納されている ので、 こ .の情.報を 用 いる こ とで、 上記 したマス クハ。タ ー ンを作る こ とができ る 。 こ の意味において、 セルラ イ ブラ リ を記憶 した記憶媒 体でな く 、 セルおよび配線の接続関係いわゆるネ ッ 卜 リ ス 卜 を記憶 した記憶媒体において、 しき い値電圧の異な る M ◦ S F E Tを認識でき る情報を持つこ と も本発明か ら容易 に類推でき、 本発明に含まれる。
なお、 本実施例では、 イ ン 夕 セルを示 したが、 こ の ほか A N D O R N A N D N O R , セ レ ク タ 、 フ リ ッ プフ ロ ッ プ等のセルで も 同様に実施する こ とができ 、 本発明を 実施する セルの種類は、 特に限定される ものではな い。
次に、 上記ラ イ ブラ リ を記憶 した記憶媒体を用 いた設計 方法の例を説明する。 図 2 3は、 図 1 0のセルラ イ ブラ リ を記憶 した記憶媒体を 用 いて、 論理設計を行う 過程を示 している 。 図で、 矩形の 箱 s t e p 2 3 0〜 s t e p 2 3 2は処理、 黒い矢印は処理の 流れ、 白抜き の矢印はデー タ の流れを示 している。 論理記 述 L 0 G 2 3 0は、例えば V H D L等の上位論理記述言語で書 かれた ものであ る。 論理記述 L 0 G 2 3 0を読み込み、 論理 最適化処理 s t e p 2 3 0を行う 。
論理最適化処理 s t e p 2 3 0は、 テ ク ノ ロ ジー に依存 し な い最適化処理であ り 、 例えば論理をブ一ル式で表現 して ブール式の 数を最小化する等の処理であ る。 こ の時、 デ ィ レイ推定処理 s t e p 2 3 1 に よ り 推定 したディ レイ を も と に、 最適化処现を行う 。 その後、 セル割 り 当て処理 s t e p 2 3 2を行う 。 こ れは、 セノレラ イ ブラ リ L I B 2 3 0を読み 込み、 テ クソ ロ ジ一 に依存 しない論理を、 実際のセルに割 り 当て る処理であ る。
こ こ では、 デ ィ レイ 計算処理 s t e p 2 3.3.お よび消費電 力計算処 11 s t e p 2 3 4を繰 り 返 し実行し、 最適なセル割 り 当てを行い、 ネ ッ 卜 リ ス 卜 n e t 2 3 0を出力する。 セル 割 り 当て処迎が、 本発叨の設計方法の特徴的な処理である ため、 図中に詳細な例を示 した。 こ の例では、 今、 Aか ら D の経路の一部のセル割 り 当ての実行中であ る。既に Aか ら B、 Cか ら Dの経路のセル割 り 当てが完了 し、それぞれのディ レ イ カ、' 3. 2 2 n s e c、 1 . 7 0 s e cであ る とする。 Bカヽ ら Cの論理が C = n o t ( B ) で表現されている とする と 、 こ のブ一ル式はィ ン ノく一夕一に割 り 付け られるべき事が分カヽ る。 Aか ら Dま での経路の 目 標デ ィ レイ を 5 n s e c とする と 、 イ ンノく ー タ ーのディ レイ は、 0. 0 8以下であ る必要が あ る。 こ の と き 、 同一の機能つま り イ ンノく一 夕 セルであ り 、 し き い値電圧が異な る ために、 ディ レイ 値が異な る セル c 1 0 2および c 1 0 3が存在する こ とが、 セルラ イ ブラ リ L I B 2 3 0を読み込んだ結果 と して、 わ力、 つ ている。 こ こ で、 そ れぞれのセルを用 いた場合のディ レイ と省電力を計算 し、 その結果、 低 しき い値電圧のセル c 1 0 3が選択さ れる。
図 2 4を川 いて、上記ラ イ ブラ リ を記憶 した記憶媒体を用 I、た別の設計方法の例を説明する。 図 2 4は、 図 1 0のセル ラ イ ブラ リ を記憶 した記憶媒体を用 いて、 論理設計を行う 過程を示 している 。 図 2 3 と 同 じ く 矩形の箱 s t e p 2 4 0 〜 s t e p 2 4 4は処理、 黒い矢印は処理の流れ、 白抜きの 矢印はデータ の流れを示 している。 論理記述 L O G 2 4 0を 読み込み、 論理最適化処现 s t e p 2 .4 0を行う 。 こ れは図 2 3におけ る s t e p 2 3 0 と 同様であ る。 その後、 高 しき い値セノレ のみを用 いたセル割 り 当て処理 s t e p 2 4 1 を行 う 。
図 2 3の実施例同様に、ディ レイ お よび消費電力計算処理 s t. e p 2 4 2を繰 り 返 し実行 し、 高 しき い値セルのみを使 用する と いう 限定の も とで最適なセル割 り 当てを行う 。 そ の後、 配置配線処理 s t e p 2 4 3を行う 。 さ ら に、 配置配 線後の実際の配線長を考慮に入れ、 ディ レイ および消費電 力計算処理 s t e p 2 4 2を行っ た結果、 よ り 精度の高い計 算結果が得 られる。 その結果、 デ ィ レイ 違反経路が存在 し た場合に、違反経路上のセルを同一機能で低 しき い値 M〇 S F E Tのセルに置き換え る処理 s t e p 2 4 4を行い、レイ ァ ゥ 卜情報が付加さ れたネ ッ ト リ ス ト n e t 2 4 0を出力する。 こ れに よ り 、 周 fflの レイ ア ウ ト を変更せずに違反を解消で き る と いう 利点があ る。 ま た、 図 2 4の実施例 と は逆に、 低 しき い値 M 0 S F E T セルのみを用いて、 セル割 り 当て と配置配線を行い、 その 後にディ レイ 計算を行っ た結果、 ディ レイ 余裕が存在 した 場合に、 ディ レイ に余裕のあ る経路上のセルを高 しき い値 M 0 S F E Tのセルに置き換え る方法 も考え られる。
次に、 約 8 0 0 0セルか らな る半導体集積回路に、 本発明 を実施 した例について説明する。 本実施例では、 ゲー 卜 長 0. 2 5 〃 mの相補型 MO S F E Tを V d d = l . 6 V、 V s s = 0 Vで動作させた例であ る。
図 1 8は、 横軸にサイ ク ノレタ イ ム （最大経路ディ レイ ） を と り 、 縦軸にそのディ レイ 値の経路に含まれる セ ル数を と つ たグラ フであ る。 セルが複数の経路に含ま れる場合は、 最も大き なディ レイ 値の経路に含まれる とする。 実線 （ 1 ) は、 一律に高 しき い値電圧 （ 0. 1 5 V) の MO S F E Tを使 用 した場合、 太い実線 （ 2 ) は、 本発明を実施 した結果で、 高 しき い値電圧 （ 0. 1 5 V) 、 低 しき い値電 JE (— 0. 0 5 V) と した場合、 ぃ実線 （ 3 ) は、 一律低 しき い値電圧 （一 0. 0 5 V ) の MO S F E Tを使用 した場合を示 している。 実 線 （ 1 ) は最大 5 n s e cの経路が存在するが、 （ 2 ) ， ( 3 ) では、 最大 3. 9 5 n s e cであ り 、 両方と も高速化されて いる こ とがわかる。
しか し、 （ 3 ) のよ う に一律 しき い値を下げた場合は、 デ ィ レイ 値が小さ い領域 も高速化されてお り 、 （ 1 ) の分布を 左に平行移動 した形にな っ ている。 こ のこ と は、 高 しき い 値電圧の MO S F E Tを用 いて も 目 標サイ ク ル以内に収ま つ ている経路のセルも高速化 し、 無駄に電力を消費 している こ とを示 している。
一方、 本発叨の実施結果である （ 2 ) では、 ディ レイ の小 さ い領域では、 （ 1 ) の分布 と殆 ど変化せずに、 3. 9 5 η s e c 〜 5 n s e cの範囲のみを左に圧縮 した形にな っ てい る。 つま り 、 無駄な電力を消費せずに高速化できている こ とを示 している。
図 1 7は、 横 ΨΐΙ!にサイ ク ルタ イ ム （最大経路デ ィ レイ ） を と り 、 縦軸に リ ー ク 電流に よ る消費電力を と つ たグラ フで あ る。 本回路は、 一律に高 し き い値電圧 （ 0. 1 5 V ) の Μ O S F E Tを使用 した場合には、 サイ ク ルタ イ ム 5 n s e c ( 2 0 0 MH z ) で動作する 回路であ る 。 消費電力の値は、 一律に高 しき い値電圧 （ 0. 1 5 V ) の M 0 S F E Tで構成 し た場合の消費電力を 1 と して、 正規化 してあ る。
図屮で、 三; ¾ 印で示 したのは、 一律に しき い値電圧を下 げた場合の結果で、 丸印で示 したのが本発明に よ り 2種の しき い値電圧の M 0 S F E Tの使用を実施 した結果であ る。 ' 各プロ ッ ト 点の横に しき い値電压を示 した。 例えば、 本発 · 明では、 低 しき い値電圧を 一 0. 0 5 V、 高 しき い値電圧を ■ 0. 1 5 Vと し、 2種の しき い値罨圧の M 0 S F E Tを使用 し た場合には、 サイ ク ノレタ イ ムは 3. 9 5 n s e c ( 2 5 3 MH z ) ま で高速化でき 、 消費電力は約 2 0にな る。
一方、 一律に しき い値電圧を 一 0. 0 5 Vに した場合は、 サイ ク ルタ イ ムは、 同様に 3. 9 5 n s e cにな るが、 消費 電力は 6 0以上にな っ て しま う 。 ま た、 例えば、 リ ー ク 電流 に よ る 消費電力を 1 0以内に押さえ る と いう 条件では、一律 に しき い値電圧を変え る場合はサイ ク ルタ イ ム 4 . 3 3 n s e c ( 2 3 1 M H z ) であ るが、 本発明に よれば、 サイ ク ル夕 ィ 厶 4. 0 7 n s e c ( 2 4 6 M H z ) ま で高速に動作でき る こ とがわかる。
ま た、 図 1 7において、 本発明を実施 した場合の、 低 しき い値電圧 M 0 S F E Tの比率は、 低 しき い値電圧 0 . 1 Vの時 は 6 %、 低 しき い値電圧 0 . 0 5 Vの時は 1 5 %、 低 しき い値 電圧 0 . 0 Vの時は 2 3 %、 低 しき い値電圧一 0 . 0 5 Vの時 は 3 0 %と な る。 しき い値電圧を下げた場合の Μ 0 S F Ε Τ の リ ー ク 電流は指数関数的に増加する ために、 しき い値を 下げる Μ 0 S F Ε Τの比率は 3 0 %程度以内が望ま しい。 適 切な消費電力に抑え る ためには、 1 0 %以內に抑え る こ とが、 よ り 好適であ る。 本発明に よれば、 低 しき い値電圧にする Μ 0 S F Ε Τを最小限にする こ とが可能であ り 、 全体の Μ 0 S F Ε Τに対する低 しき い値 Μ 0 S F Ε Τの比率力 3 0 %以 内であ る こ と も、 本発明の特徴であ る。
上記実施例か ら、 本発明を実施する こ と に よ り 、 高速に 動作させる ァ ク テ ィ ブ動作時において も、 Μ 0 S F Ε Τの リ ― ク 電流に よ る消費電力の增加を最小限に抑えた上で、 高 い動作速度の半導体集積回路装置が得 られる こ とが明 らか であ る。
図 2 8に、本発叨の半導体集積回路をマイ ク 口 プロ セ ッ サ に適/ Π した例について示す。 図 2 8は、:'マイ ク 口 プロセ ッ サ の主な構成ブロ ッ ク を示 してお り 、 その内部のセルの配置 を矩形で模式的に表 している。
図 2 8の例では、 構成ブロ ッ ク は、 C P U (中央演算装置）、 F P U (浮動小数点演算ュニ ッ ト ） 、 キ ャ ッ シ ュ （内臓メ モ リ ） 、 B S C (バス制御） 、 D M A (ダイ レ ク 卜 メ モ リ ァ ク セス） 、 C P G ( ク ロ ッ ク 制御） 、 I N T (割込み制御） 等 であ る。 書 く ブロ ッ ク 内のセルのう ち網掛けを施 した もの は低 しき い値、 白抜き の ものは高 しき い値のセルであ る。 例えば、 タ イ ミ ングク リ テ ィ カルな経路が多 く 存在する、 C P U , F P U、 キ ャ ッ シ ュ等は低 しき い値のセルの数が多 いこ とが分かる 。 ま たタ イ ミ ングに余裕のあ る ブロ ッ ク I N T等は、 低 しき い値のセルの割合が少な い。 こ の よ う に 、 本発明に よれば、 単にブロ ッ ク 毎に しき い値電圧を変え る のでな く 、 同一のブロ ッ ク において も、 必要に応 じ低 し き い値の M 0 S F E Tと高 しき い値の M〇 S F E Tを適宜使 い分け、 かつ、 低 しき いの M 0 S F E Tの使用を最小限に抑 え る こ とが可能であ り 、 高速動作と低消費電力を同時に実 現する こ とが可能にな る。
ま た、 本発明は、 ア ク テ ィ ブ時の高速動作と低 リ ー ク 電 流を実現する ものであ るが、 スタ ンパ'ィ 時に基板ノ 'ィ ァス 電源を制御する こ と に よ り 、 しき い値を上げる公知の技術 と組み合わせる こ と も可能である。
以上説明 してき た実施例においては、 しき い値電圧の異 な る 2種類の M 0 S F E Tを用いる場合を主に説明 したが、 3種類以上の しき い値電圧の M 0 S F. E Tを混在させる こ と も容易に実施可能であ り 、 本発明に含まれる。
以下に、 本願の図面中に使用 した符号を整理する。
g l l〜 g 2 2 2は論理ゲ一 卜 。 g g l 9 1、 g g l 9 2、 g g 2 0 1、 g g 2 0 2は論理ゲー ト群。 ί 1 1〜 f 1 4、 f 1 2 1 〜 f 1 4 3、 f 1 9 1〜 f 2 0 3はフ リ ッ プフ ロ ッ プ。
L S I 5 0、 L S I 7 0、 L S I 9 0は半導体集積回路。 w e 1 1 7 1〜 w e l 1 7 4はゥ エル領域。 d a r e a l 2 1〜 d a r e a l 2 4、 d i f f 8 0 1〜 d i f f 2 7 0 4は ソ ー ス . ド レ イ ン領域。 o X 8 0 1〜 o X 2 7 0 4はゲ一 卜酸化膜。 g a t e 1 2 1 〜 g a t e 2 7 0 4はゲー ト電極。 r o w 9 1 〜 ！ · o w 9 8は論理ゲー ト列。 p w 9 1〜 p w 9 4、 p w 1 2 1 p w l 5 1、 p w l 5 2、 8 0 2は pウ エノレ領域。 n w 9 1〜 n w 9 5、 n w l 2 1、 n w l 5 1、 n w l 5 2、 8 0 3は nゥ ェル
4G 領域。 w i r e 9 1 〜 w i r e 9 4、 V d cl、 V s s、 V d d 1 2 1 N V d d 1 3 1 , V d d l 4 1、 V s s l 2 1、 v s s l 3 1、 V s s l 4 1、 V b p l〜 V b p 2 2 2、 V b n l 〜 V b n 2 2 2は動作電位供給線。 c 1 0 1〜 c 1 0 3はセル。 n d 1、 n d 2、 n d l 3 1〜 n d l 4 1〜 n d l 4 3、 n d 2 1 1〜 n d 2 1 2は ノ 一 ド。 p m l〜 p m 2 7 0 3は pチ ヤ ネ ノレ MO S F E T。 n m l〜 n m 2 7 0 4は nチ ャ ネ ル MO S F E T。 i n v 1 、 i n v 2、 i n v 1 3 1、 i n v 2 1 1 は イ ンノく一夕論 理ゲ一 卜 。 N A N D 1 3 1、 N A N D 1 4 1〜 N A N D 1 4 3は N A N D論迎ゲ一 卜 。 t e r m 1 2 1〜 t e r m 1 2 4は端子。 T H 1 2 1 , T H 1 2 2、 T H 1 5 1〜 T H 1 5 4、 T H 2 2 1、 T H 2 2 2は スノレ一 ホ ー ル。 c l 3 1、 c l 3 2、 c l 4 1、 c l 4 2、 c l 9 1、 c 2 0 1 は論理ゲ一 卜 回路。 s t e p 2 3 0〜 s t e p 2 3 2、 s t e p 2 4 0〜 s t e p 2 4 4は処理 ステ ッ プ。 L O G 2 3 0、 L O G 2 4 0は論理記述。 L I B 2 3 0、 L I B 2 3 0はセルラ イ ブラ リ 。 n e t 2 3 0、 n e t 2 4 0はネ ッ ト リ ス ト 。
産業の利用可能性
以上説明 した よ う に本発明に よれば、 あ る一定の動作状 態で同一の機能ブロ ッ ク においてでさえ も、 しき い値電圧 の異な る MO S F E Tを適宜選択 して、 半導体集積回路装置 を構成する こ と に よ り 、 ア ク テ ィ ブ動作時に M〇 S F E Tの リ ー ク 電流に よ る消費電力の増加を抑えた上で、 高速に動 作動作可能な半導体柒積回路装置が得 られる。

Claims

請 求 の 範 ffl
1 . 半導体 ¾体に形成されたスィ ツ チ ン グ素子に よ っ て構 成された論理ゲ一 卜 を有 し、 少な く と も 1つま たは複数の 入力信号に対 し、 前記論理ゲ一 卜 に よ り 所定の処理を行い、 少な く と も 1つま たは複数の信号を出力する半導体集積回 路装置であ り 、 前記スイ ッ チ ング素子には、 低 しき い値電 圧のスィ ツ チ ング素子 と高 しき い値電圧のスィ ツ チ ン グ素 子の少な く と も 2種以上のスィ ッ チ ン グ素子があ り 、 前記 信号の伝播する経路が複数存在 し、 第 1 の経路の論理ゲー 卜 を構成する スィ ツ チ ング素子の しき い値電圧 と、 第 2の 信号経路の論理ゲー 卜 を構成する スィ ッ チ ング素子の しき い値電圧が異な る事を特徴 とする半導体集積回路装置。
2 . 半導体基体に形成さ れたスィ ッ チ ング素子に よ っ て構 成された論现ゲ一 卜 を有 し、 少な ぐと も 1 つま たは複数の 入力信号に対 し、 前記論理ゲ一 ト に よ り 所定の処理を行い、 少な く とも 1つま たは複数の信号を出力する半導体集積回 路装置であ り 、 前記スィ ッ チ ング素子には、 低 しき い値電 圧のスィ ツ チ ング素子 と高 しき い値電圧のスィ ツ チ ング素 子の少な く と も 2種以上のスイ ッ チ ング素子があ り 、 前記 信号の伝播する 1つの経路上に、 低 しき い値電圧のスイ ツ チ ング素子に よ り 構成された論理ゲー と高 しき い値電圧 の ス ィ ツ チ ン グ素子に よ り 構成された論理ゲ一 卜 が混在す る事を特徴 とする半導体集積回路装置。
3 . 半導体基体に形成さ れたスイ ッ チ ング素子に よ っ て構 成された論理ゲ一 卜 を有 し、 少な く と も 1つま たは複数の 入力信号に対 し、 前記論理ゲ一 卜 によ り 所定の処理を行い、 少な く と も 1つま たは複数の信号を出力する半導体集積回 路装 であ り 、 前記ス イ ッ チ ン グ素子には、 低 し き い値電 圧のスィ ツ チ ング素子 と高 しき い値電圧のスィ ッ チ ン グ素 子の少な く と も 2種以上のスィ ッ チ ング素子があ り 、 第 1 の ノ 一 ド力、 ら第 2の ノ 一 ドへの信号経路 と、第 2の ノ 一 ド力、 ら第 3の ノ ー ドへの経路および第 2の ノ ー ドか ら第 4の ノ 一 ドへの経路に分岐する よ う な信号経路が存在 し、 第 1 の ノ ー ドか ら第 2の ノ ー ドま での経路上の全論理ゲー 卜数に 対する低 しき い値のスィ ツ チ ング素子に よ り 構成される論 理ゲー 卜数の比率が、第 2の ノ 一 ドか ら第 3の ノ 一 ドま での 経路および第 2の ノ ー ドか ら第 4の ノ ー ドま での経路上の 全論理ゲー 卜数に対する低 しき い値のスィ ツ チ ン グ素子に よ り 構成さ れる論理ゲー 卜数の比率よ り 高い事を特徴とす る 半導体集積回路装置。
4 . 半導体基体に形成さ れたスイ ッ チ ング素子に よ っ て構 成された論迎ゲー ト を有 し、 少な く と も 1 つま たは複数の 入力信.号に対 し、 前記論理ゲ一 卜 に よ り 所定の処 illを行い、 少な く と も 1つま たは複数の信号を出力する半導体集積回 路装 f であ り 、 前記スイ ッ チ ング素子には、 低 しき い値電 圧のスィ ツ チ ング素子と高 しき い値電圧のスィ ツ チ ング素 子の少な く と も 2種以上のスイ ッ チ ング素子があ り 、 第 1 の ノ ー ドか ら第 2の ノ ー ドへの信号経路および第 3のノ ー ドか ら第 2の ノ ー ドへの経路および第 2のノ ー ドカヽ ら第 4 の ノ 一 ドへの経路が存在 し、第 2のノ ー ドか ら第 4の ノ ー ド ま での経路上の全論理ゲ一 卜数に対する低 しき い値のスィ ッ チ ン グ素子に よ り 構成される論理ゲー ト数の比率が、 第 1 の ノ ー ドカヽ ら第 2の ノ 一 ドま での経路および第 3の ノ ー ドか ら第 2の ノ ー ドま での経路上の全論理ゲー 卜数に対す る低 しき い値のスィ ツ チ ング素子によ り 構成される論理ゲ 一 卜数の比率よ り 高い事を特徴 とする 半導体柒積回路装置。
5 . 前記信号の伝播する経路 と は、 第 1 の経路 と して、 半 導体桀積回路の入力 ピ ンか ら信号が最初に到達する 、 状態 保持回路の入力 ピ ンま での経路、 第 2の経路 と して、 状態 保持回路の出力 ピ ンか ら次に信号が到達する状態保持回路 の入力 ピ ン ま での経路、 第 3の経路 と して、 状態保持回路 の出力 ピ ンか ら他の状態保持回路を経由せずに信号が到達 する半導体集積回路の出力 ピ ンま での経路の 3種類の経路、 ま たは、 前記 3種類の経路の部分経路であ る こ と を特徴 と する請求項 1か ら 4記載の う ちのいずれかに記載の半導体 桀積回路装置。
6 . 半導体基体に形成されたスィ ツ チ ング素子に よ っ て構 成された論理ゲー 卜 を有 し、 少な く と も 1つま たは複数の 入力信号に対 し、前記論理ゲ一 卜 に よ り 所定の処理を行い、 少な く と も 1つま たは複数の信号を出力する半導体集積回 . 路裟 ftであ り 、 少な く と も第 1 、 第 2の状態保持回路および 第 1 、 第 2、 第 3、 第 4のスイ ッ チ ング素子を有 し、
第 1 の動作電位点が給電される第 1動作電位供給線、第 2 の動作点電位が給電される第 2の動作電位供給線および第 1 、 第 2の ノ ー ドを有 し、
前記第 1 の状態保持回路の出力 ピ ンま たは半導体集積回 路の入力 ピ ンが、 直接、 ま たは、 1つま たは複数の論理ゲ 一 卜 を経由 し、前記第 1 お よび前記第 2のスィ ッ チ ン グ素子 のゲ一 卜電極に接続され、
前記第 1 のスイ ッ チ ン グ素子は、前記第 1 の動作電位点 と 前記第 1 の ノ ー ドの間に ソ ース · ド レイ ン経路を持つよ う に接続されてお り 、
前記第 2のスィ ツ チ ン グ素子は、前記第 2の動作電位点 と 前記第 1 の ノ 一 ドの間に ソ ー ス · ド レイ ン経路を持つよ う に接続されてお り 、
前記第 1 の ノ 一 ドが、前記第 3および前記第 4のスィ ツ チ ング素子のゲー 卜 電極に接続さ れ、
前記第 3のスィ ツ チ ン グ素子は、前記第 1 の動作電位点 と 前記第 2のノ ー ドの間に ソ ー ス . ド レイ ン経路を持つよ う に接続さ れてお り 、
前記第 4のスィ ッ チ ング素子は、前記第 2の動作電位点 と 前記第 2の ノ ー ドの間に ソ ース . ド レイ ン経路を持つよ う に接続されてお り 、
さ ら に、 前記第 2の ノ 一 ドは、 直接、 ま たは、 1つま たは 複数の論理ゲ一 卜 を経 Iお し、 前記第 2の状態保持回路の入 力 ピ ン ま たは半導体集積回路の出力 ピ ンに接続さ れ、
前記第 1 のスイ ッ チ ング素子と前記第 3のスィ ツ チ ン グ 素子の しき い値電圧が異な る、 ま たは、 前記第 2のスィ ッ チ ング素子 と前記第 4のスィ ツ チ ング素子の しき い値電圧 が異な る こ と を特徴 とす る半導体集積回路装置。
7 . 半導体基体に形成されたスィ ッ チ ン グ素子に よ っ て構 成された論理ゲー 卜 を有 し、 少な く と も 1つま たは複数の 入力信号に対 し、 前記論理ゲー 卜 に よ り 所定の処理を行い、 少な く と も 1つま たは複数の信号を出力する半導体集積回 路装置であ り 、 少な く と も第 1 、 第 2、 第 3の状態保持回路 および第 1 、 第 2、 第 3、 第 4、 第 5、 第 6のスイ ッ チ ン グ 素子を有 し、
第 1 の動作電位点が給電さ れる第 1動作電位供給線、第 2 の動作点電位が給電される第 2の動作電位供給線お よび第 1 、 笫 2、 第 3のノ ー ドを有 し、
前記第 1 の状態保持回路の出力 ピ ンま たは半導体集積回 路の入力 ピ ンが、 直接、 ま たは、 1つま たは複数の論理ゲ 一 卜 を経 ώ し、前記第 1 および前記第 2のスィ ツ チ ン グ素子 のゲー 卜 電極に接続され、
前記第 1 のスィ ツ チ ン グ素子は、前記第 1 の動作電位点 と 前記第 1 の ノ ー ドの間に ソ ー ス · ド レイ ン経路を持つよ う に接続されてお り 、
前記第 2のスィ ツ チ ン グ素子は、前記第 2の動作電位点 と 前記第 1 の ノ 一 ドの間に ソ ー ス ' ド レイ ン経路を持つよ う に接続されてお り 、
〗 記第 1 の ノ ー ドが、 前記第 3、 第 4、 第 5、 第 6のスィ ツ チ ン グ素子のゲー 卜電極に接続され、
前記第 3のスィ ッ チ ン グ素子は、前記第 1 の動作電位点 と 前記第 2の ノ ー ドの間に ソ ー ス · ド レイ ン経路を持つよ う に接続さ れてお り 、
· 前記第 4のスィ ツ チ ング素子.は、前記第 2の動作電位点 と 前記第 2の ノ ー ドの問に ソ ース · ド レイ ン経路を持つよ う に接続されてお り 、
前記第 5のスィ ツ チ ング素子は、前記第 1 の動作電位点 と 前記第 3の ノ 一 ドの間に ソ 一ス · ド レイ ン経路を持つよ う に接続されてお り 、
前記第 6のスィ ツ チ ン グ素子は、前記第 2の動作電位点 と 前記第 3の ノ ー ドの問に ソ ース · ド レイ ン経路を持つよ う に接続されてお り 、
さ ら に、 前記第 2の ノ ー ドは、 直接、 ま たは、 1つま たは 複数の論理ゲ一 卜 を経 fお し、 前記第 2の状態保持回路の入 力 ピ ンま たは半導体集積回路の出力 ピ ンに接続され、
さ ら に、 前記第 3の ノ 一 ドは、 直接、 ま たは、 1つま たは 複数の論理ゲー ト を経 1 し、 前記第 3の状態保持回路の入 力 ピ ンま たは半導体集積回路の出力 ピ ンに接続さ れ、 前記第 3のスィ ッ チ ング素子の し き い値電圧が前記第 1 のスイ ッ チ ング素子の しき い値電圧よ り 高い、 ま たは、 前 記第 4のスィ ツ チ ング素子の しき い値電圧が前記第 2のス イ ッ チ ング素子の しき い値電圧よ り 高いこ とを特徴 とする 半導体集積回路装置。
8 . 半導体基体に形成さ れたスイ ッ チ ング素子に よ っ て構 成された論理ゲー ト を有 し、 少な く と も 1つま たは複数の 入力信号に対 し、 前記論理ゲー 卜 に よ り 所定の処理を行い、 少な く と も 1つま たは複数の信号を出力する半導体集積回 路装置であ り 、
少な く と も第 1 、 第 2、 第 3の状態保持回路および第 1、 第 2、 第 3、 第 4、 第 5、 第 6、 第 7、 第 8のスイ ッ チ ング 素子を有 し、
第 1 の動作電位点が給電される第 1 の動作点電位供給線、 第 2の動作点電位が給電される第 2の動作電位供給線およ び第 1 、 第 2、 第 3の ノ ー ドを有 し、
前記第 1 の状態保持回路の出力 ピ ンま たは半導体集積回 路の入力 ピ ンが、 直接、 ま たは、 1つま たは複数の論理ゲ — 卜 を経由 し、前記第 1 および前記第 2のスィ ッ チ ング素子 のゲー 卜電極に接続され、
前記第 1 のスィ ッ チ ング素子は、前記第 1 の動作電位点 と 前記第 1 のノ ー ドの問に ソース · ド レイ ン経路を持つよ う に接続されてお り 、
前記第 2のスィ ッ チ ン グ素子は、前記第 2の動作電位点 と 前記第 1 の ノ 一 ドの間に ソ ース · ド レイ ン経路を持つよ う に接続されてお り 、
前記第 2の状態保持回路の出力 ピ ンま たは半導体集積回 路の入力 ピ ンが、 直接、 ま たは、 1つま たは複数の論理ゲ 一 卜 を経 111 し、前記第 3および前記第 4のスイ ッ チ ン グ素子 のゲ一 卜 電極に接続され、
前記第 3のスィ ツ チ ング素子は、前記第 1 の動作電位点 と 前記笫 2の ノ 一 ドの間に ソ ー ス ■ ド レイ ン経路を持つよ う に接続されてお り 、
前記第 4のスィ ッ チ ン グ素子は、前記第 2の動作電位点 と 前記第 2の ノ 一 ドの間に ソ ー ス ' ド レイ ン経路を持つよ う に接続さ れてお り 、
前記第 1 のノ 一 ド 、 前記第 5および前記第 6のスィ ツ チ ン グ素子のゲ一 卜 電極に接続され、
前記第 2の ノ 一 ドが、 前記第 7および前記第 8のスィ ツ チ ン グ素子のゲ一 ト電極に接続され、
前記第 5および第 7 のスィ ッ チ ング素子は、前記第 1 の動 ·作電位点 と前記第 3の ノ 一 ドの問に ソ ース . ド レイ ン経路 を持つよ う に接続されてお り 、 . .
前記第 6および第 8のスィ ッ チ ング素子は、前記第 2の動 作電位点 と前記第 3の ノ ー ドの間に ソ ー ス · ド レ イ ン経路 を持つよ う に接続されてお り 、
さ ら に、 前記第 3の ノ 一 ドは、 直接、 ま たは、 1つま たは 複数の論理ゲ一 卜 を経由 し、 前記第 3の状態保持回路の入 力 ピ ンま たは半導体集積回路の出力 ピ ンに接続され、
前記第 1のスィ ツ チ ング素子の しき い値電圧が前記第 5 ま たは前記第 7のスィ ツ チ ン グ素子の しき い値電圧よ り 高 い、 ま たは、 前記第 2のスイ ッ チ ング素子の しき い値電圧 が前記第 6ま たは前記第 8のスィ ツ チ ング素子の しき い値 電圧よ り 高いこ とを特徴 とする半導体集積回路装置。
9 . 半導体基体に形成されたスィ ツ チ ング素子に よ っ て構 成された論现ゲー ト を有 し、 少な く と も 1つま たは複数の 入力信号に対 し、 前記論理ゲー 卜 に よ り 所定の
処理を行い、 少な く と も 1つま たは複数の信号を出力する 半導体集積回路装置であ り 、
少な く と も第 1 、 第 2、 第 3の状態保持回路お よび第 1、 第 2、 第 3、 第 4、 第 5、 第 6のスイ ッ チ ング素子を有 し、 第 1 の動作電位点が給電される第 1動作電位供給線、第 2 の動作点電位が給電される第 2の動作電位供給線および第 1 、 第 2、 第 3の ノ 一 ドを有 し、
複数の論理ゲ一 卜 を直列に接続 した第 1 、第 2の論理ゲ一 卜群を有 し、
前記第 1 の状態保持回路の出力 ピ ンま たは半導体集積回 路の入力 ピ ンが、 直接、 ま たは、 1つま たは複数の論理ゲ 一 ト を経由 し、 前記第 1 のスィ ッ チ ン グ素子のゲ一 卜電極 お よび前記第 2のスィ ツ チ ン グ素子のゲー ト 電極に接続さ れ、
'前記第 1 のスイ ッ チ ング素子は、前記第 1 の動作電位点 と - 第 1 のソ 一 ドの間に ソ ース ' ド レイ ン経路を持つよ う に接 続されてお り 、
前記第 2のスィ ッ チ ング素子は、前記第 1 の ノ 一 ド と前記 第 2の動作電位点の間に ソ ー ス . ド レイ ン経路を持つよ う に接続されてお り 、
前記第 1 のノ ー ドが、 前記第 3、 第 4、 第 5、 第 6のスィ ッ チ ング素子のゲー 卜 電極に接続され、
前記第 3のスィ ッ チ ング素子は、前記第 1の動作電位点 と 前記第 2の ノ ー ドの間に ソ ース · ド レイ ン経路を持つよ う に接続されてお り 、
前記第 4のスィ ツ チ ング素子は、前記第 2のノ 一 ド と前記 第 2の動作電位点の間に ソ ー ス . ド レイ ン経路を持つよ う に接続されてお り 、
!lij記第 5のスイ ッ チ ング素子は、前記第 1 の動作電位点 と 前記第 3の ノ ー ドの間に ソ ー ス · ド レイ ン経路を持つよ う に接続されてお り 、
前記第 6のスィ ツ チ ング素子は、前記第 3の ノ ー ド と前記 第 2の動作？| 位点の問に ソ ー ス . ド レイ ン経路を持つよ う に接続されてお り 、
さ ら に、 前記第 2の ノ 一 ドは、 前記第 1 の論理ゲー ト群を 経山 し、 前記第 2の状態保持回路の入力 ピ ンに接続され、 さ ら に、 前記第 3の ノ ー ドは、 前記第 2の論理ゲー 卜群を 経「1:1 し、 前記第 3の状態保持回路の入力 ピ ンに接続され、 前記第 1 の論理ゲ一 卜群は、前記第 2の論理ゲ一 ト群よ り 論理ゲ― 卜段数が多 く 、
前記第 5 ·のスイ ッ チ ング素子の しき い値電圧が前記第 1 お よび第 3のスイ ッ チ ング素子の しき い値電圧よ り 高い、 ま たは、 前記第 6のスィ ツ チ ング素子の しき い値電圧が前 記第 2および第 4のスィ ッ チ ン グ素子の しきい値電圧よ り 高いこ とを特徴とする半導体集積回路装置。
1 0 . 半導体基体に形成されたスイ ッ チ ング素子によ っ て 構成された論理ゲー 卜 を有 し、 少な く と も 1つま たは複数 の入力信号に対 し、 前記論理ゲー ト に よ り 所定の処理を行 い、 少な く と も 1つま たは複数の信号を出力する半導体集 積回路装置であ り 、
少な く と も第 1 、 第 2、 第 3の状態保持回路および第 1、 第 2、 第 3、 第 4、 第 5、 第 6、 第 7、 第 8のスイ ッ チ ング 素子を有 し、
第 1 の動作電位点が給電される第 1 の動作点電位供給線、 第 2 の動作点電位が給電さ れる第 2の動作電位供給線およ び第 1 、 第 2、 第 3の ノ ー ドを有 し、
複数の論理ゲー 卜 を直列に接続 した第 1 、第 2の論理ゲー ト群を有 し、 前記第 1 の状態保持回路の出力 ピ ンが、 前 記第 1 の論理ゲー ト群を経由 し、前記第 1 および前記第 2 の スィ ツ チ ン グ素子のゲー ト電極に接続され、
前記第 1 のスイ ッ チ ン グ素子は、前記第 1 の動作電位点 と 前記第 1 のノ 一 ドの間に ソ ー ス · ド レイ ン経路を持つよ う に接続さ れてお り 、
前記第 2のスィ ッ チ ング素子は、前記第 2の動作電位点 と 前記第 1 の ノ 一 ドの間に ソ ー ス ' ド レ イ ン経路を持つよ う に接続されてお り 、
前記第 2の状態保持回路の出力 ピ ンが、前記第 1 の論理ゲ 一 卜群を経 し、前記第 3および前記第 4のスィ ッ チ ング素 子のゲ一 卜電極に接続され、
前記第 3 の ス ィ ツ チ ン グ素子は、前記第 1 の動作電位点 と 前記第 2 の ノ ー ドの間に ソ ー ス · ド レ イ ン経路を持つよ う に接続されてお り 、
前記第 4 の ス ィ ツ チ ング素子は、前記第 2の動作電位点 と 前記第 2 の ノ 一 ドの間に ソ ー ス . ド レ イ ン経路を持つよ う に接続されてお り 、
前記第 1 のノ ー ドが、前記第 5お よび前記第 6のスィ ツ チ ング素子のゲー 卜 電極に接続され、
前記第 2の ノ ー ドが、前記第 7および前記第 8 の ス ィ ツ チ ング素子のゲー ト 電極に接続され、
前記第 5および第 7 の ス ィ ツ チ ング素子は、前記第 1 の動 作電位点 と前記第 3の ノ ー ドの間に ソー ス · ド レ イ ン経路 を持つよ う に接続さ れてお り 、 前記第 6および第 8のスィ ツ チ ング素子は、前記第 2の動 作電位点 と前記第 3の ノ ー ドの間に ソ ース · ド レイ ン経路 を持つよ う に接続されてお り 、
さ ら に、 前記第 3の ノ ー ドは、 直接、 ま たは、 1つま たは 複数の論理ゲー ト を経凼 し、 前記第 3の状態保持回路の入 力 ピ ンま たは半導体桀積回路の出力 ピ ンに接続さ れ、 前記 第 1 の論理ゲー ト群は、前記第 2の論理ゲー 卜群よ り 論理ゲ 一 卜段数が多 く 、
前記第 3のスィ ツ チ ング素子の しき い値電圧が前記第 1 お よび第 5ま たは第 7のスイ ッ チ ン グ素子の しき い値電圧 よ り 高い、 ま たは、 前記第 4のスイ ッ チ ング素子の しき い 値電圧が前記第 2および第 6 ま たは第 8のスィ ッ チ ング素 子の しき い値電
圧よ り 高いこ とを特徴 とする半導体集積回路装置。
1 1 . 半導体基体に形成されたスイ ッ チ ング素子に よ っ て 構成された論理ゲー ト を有 し、 少な く と も 1つま たは複数 の入力信号に対 し、 前記論理ゲー 卜 に よ り 所定の処理を行 い、 少な く と も 1つま たは複数の信号を出力する半導体集 積回路装置であ り 、
少な く と も第 1 、 第 2、 第 3のスイ ッ チ ング素子を有 し、 第 1 の動作電位点が給電される第 1 の動作点電位供給線、 第 2の動作点電位が給電される第 2の動作電位供給線およ び第 1 、 第 2、 第 3の ノ ー ドを有 し、
前記第 1 の ノ ー ドが前記第 1 のスィ ッ チ ング素子のゲ一 ト 電極に接続され、
前記第 2の ノ 一 ドが前記第 1 のスィ ツ チ ング素子の ド レ ィ ン電極に接続され、
前記第 1 のスィ ツ チ ング素子の ソース電極が前記第 2お よび第 3 の ス ィ ツ チ ング素子のゲー 卜 電極に接続され、 前記第 2のスィ ッ チ ング素子は、前記第 1 の動作電位点 と 前記第 3の ノ ー ドの間に ソース ' ド レイ ン経路を持つよ う に接続されてお り 、
前記第 3のスィ ツ チ ン グ素子は、前記第 2の動作電位点 と 前記第 3の ノ ー ドの間に ソ ース · ド レイ ン経路を持つよ う に接続されてお り 、
前記第 1 および第 2のノ ー ドに信号が入力 され、 前記第 3 の ノ ー ドか ら信号を出力する構成をな し、
前記第 1 の ス ィ ツ チ ング素子の しき い値電圧が前記第 2 および第 3 の ス ィ ツ チ ング素子の しき い値電圧よ り 低いこ とを特徴とする半導体集積回路装置。
1 2 . 前記 しき い値電圧が異な る スィ ッ チ ング素子を構成 する手段と して、 前記スィ ツ チ ン グ素子のゲ一 卜 酸化膜下 の半導体基板の不純物濃度を変え る こ とを特徴 とする請求 項 1か ら 1 1 のう ちのいずれかに記載の半導体集積回路装
:置。 .
1 3 . 前記 しき い値電圧が異な る スィ ッ チ ン グ素子を構成； する手段と して、 前記スィ ツ チ ング素子の基板に供給する パ'ィ ァス電圧値を変え る こ とを特徴 とする請求項 1か ら 1 1のう ちのいずれかに記載の半導体集積回路装置。
1 4 . 前記 しき い値電圧が異な る スィ ツ チ ング素子を構成 する手段と して、 前記スィ ツ チ ン グ素子のゲー ト酸化膜厚 寸法を変え る こ とを特徴 とする請求項 1か ら 1 1 のう ちの いずれかに記載の半導体集積回路装置。
1 5 . 前記 しき い値電圧が異な る スイ ッ チ ング素子を構成 する手段と して、 前記スィ ツ チ ング素子のゲー ト 長を変え る こ とを特徴とする請求項 1か ら 1 1のう ちのいずれかに 記載の半導体集積回路装置。
1 6 . 前記 しき い値電圧が異な る スィ ッ チ ン グ素子を構成 する手段と して、 前記スィ ッ チ ン グ素子のゲー ト 酸化膜下 の半導体基板の不純物濃度を変え る第 1 の手段お よび前記 スィ ツ チ ング素子の基板に供給するバイ アス電圧値を変え る第 2の手段および前記スイ ッ チ ング素子のゲ一 卜 酸化膜 厚寸法を変え る第 3の手段および前記スィ ツ チ ン グ素子の ゲ一 卜 長を変え る第 4の手段の う ち、 複数の手段を組み合 せる こ とを特徴 とする 請求項 1か ら 1 1 のう ちのいずれか に記載の半導体集積回路装置。
1 7 . 前記論理ゲー ト を 1次元の列状に配置 し、 複数の列 を列 と直交方向に並べる こ と に よ り 、 前記論理ゲ一 卜 を 2 次元的に配置 した半導体集積回路装置であ っ て、
使用する スイ ッ チ ング素子の しき い値電圧の種類 と同 じ 数の列 と平行な基板バイ ァス動作電位供給線を.有する こ と を特徴 とする請求頃 1 3記載の半導体集積回路装置。
1 8 . 互いに絶縁さ れた複数のゥ エ ル領域を有 し、 前記 し き い値電圧が異な る スィ ッ チ ング素子は異な る ゥ ヱ ル領域 上に構成される る こ とを特徴 とする 、請求項 1 3記載の半導 体集積回路装置。
1 9 . 前記論现ゲー ト を 1次元の列状に配置 し、 複数の列 を列 と直交方向に並べる こ と に よ り 、 前記論理ゲー 卜 を 2 次元的に配置 した半導体集積回路装置であ っ て、
同一の しき い値電圧のスィ ツ チ ング素子によ り 構成され る論理ゲー 卜 を同一の列上に配置 し、 列に沿つ た同一のゥ ェ ル領域上に構成 し、 基板バイ アス電源を供給する ために 列 と平行な動作電位供給線を有する こ とを特徴とする請求 項 1 8記載の半導体集積回路装置。 99/34512
2 0 . 隣接する複数の列の論理ゲー ト が、 同一の しき い値 電圧のスィ ツ チ ン グ素子に よ り 構成さ れる場合、 前記複数 の列に渡 り 、 ゥ ル領域を共有する こ と を特徴 とする請求 頃 1 9記載の半導体柒積回路装置。
2 1 . 予め設計さ れた特定の論理機能を有する論理回路部 品すなわちセルについて、 上記セル毎の機能、 形状、 ディ レイ 、 消費電力等を記述 したセルラ イ ブラ リ を記憶 した記 憶媒体であ っ て、 同一の機能 と 同一の形状を も ち、 しき い値電圧の異な る スィ ツ チ ング素子に よ り 構成されたこ と に よ り 、 ディ レイ お よび消費電力が異な つ た少な く と も 2 種類以上のセルが登録されている セルラ ィ ブラ リ を記憶す る こ とを特徴 とする セルラ イ ブラ リ を記憶 した記憶媒体。
2 2 . 特許請求項 2 1 記載のセルラ イ ブラ リ を記憶 した記憶 媒体を用 い、特許請求項 1か ら 2 0のう ちのいずれかに記載 の半導体集積回路装置を設計する設計方法であ り 、 少な く と も、 消費電力および信号経路のディ レイ を計算する ステ ッ プと、 上記消費電力お よび信号経路のディ レイ を計算す る ステ ッ プに よ る計算結果を用 い、 同一の機能 と 同一の形 状を も ち、 しき い値電圧の異な る スィ ツ チ ング素子に よ り 構成された少な く と も 2種類以上のセルの中か ら 1つのセ ルを選択 し、 論理回路に割 り 当てる ステ ッ プを含むこ とを 特徴 とする半導体集積回路の設計方法。
2 3 .特許請求項 2 1記載のセルラ イ ブラ リ を記憶 した記憶 媒体を用 い、特許請求項 1か ら 2 0記載の半導体集積回路装 置を設計する設計方法であ り 、 少な く と も、 高 しき い値の スィ ツ チ ング素子に よ り 構成されたセルのみを用いて論理 回路を設計する ステ ッ プと、 消費電力および信号経路のデ ィ レイ を計算する ステ ッ プと、 上記高 しき い値のスィ ッ チ ング素子によ り 構成さ れたセルのみを / β いて設計された論 理回路の一部を、 同一機能と 同一形状を持つ低 しき い値の ス ィ ツ チ ング素子に よ り 構成されたセルに置き換え る ス テ ッ プを含むこ とを特徴 とする半導体集積回路の設計方法。
2 4 . 信号経路中に ラ ッ チ回路、 フ リ ッ プフ ロ ッ プ回路、 信号出力端子、 あ る いは信号入力端子の少な く と も一つを 含む回路を複数有 し、
上記回路の間の信号経路中には閾値の異な る複数の ト ラ ン ジ ス夕 を有する こ とを特徴 とする半導体集積回路。
2 5 . 信号経経路中 に ク ロ ッ ク 信号に よ り 制御 される第 1 の回路を複数有 し、
上記第 1 の回路の間の信号経路中には閾値の異な る複数 の ト ラ ン ジ ス夕 を含む第 2 の回路を有する こ と を特徴とす る半導体集積回路。 · .
2 6 . 信号経経路中に ク ロ ッ ク 信号に よ り 制御される第 1 の回路を複数有 し、
上記第 1 の回路の間の信号経路中には閻値の異な る複数 の ト ラ ン ジス夕か らな る 第 2 の回路を有する半導体集積回 路装置の設計方法であ っ て、
上記第 1 の回路相互間の信号遅延時間が、 所定 目標値を 超えないよ う に、 上記第 2 の回路を構成する ト ラ ン ジ ス タ の閻値を設定する こ と を特徴 とする半導体集積回路の設計 方法。
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Families Citing this family (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7005893B1 (en) * 1999-07-19 2006-02-28 University Of Southern California High-performance clock-powered logic
JP2001189423A (ja) * 1999-12-28 2001-07-10 Sanyo Electric Co Ltd 半導体集積回路
JP3579633B2 (ja) 2000-05-19 2004-10-20 株式会社ルネサステクノロジ 半導体集積回路
JP3762856B2 (ja) * 2000-05-30 2006-04-05 株式会社ルネサステクノロジ 半導体集積回路装置
JP2001358578A (ja) * 2000-06-15 2001-12-26 Fujitsu Ltd パストランジスタ回路、パストランジスタ回路の設計方法、論理回路最適化装置、論理回路最適化方法および論理回路最適化プログラムを記録したコンピュータ読み取り可能な記録媒体
JP3912960B2 (ja) * 2000-06-20 2007-05-09 株式会社東芝 半導体集積回路、論理演算回路およびフリップフロップ
JP3853576B2 (ja) * 2000-06-29 2006-12-06 株式会社東芝 回路自動生成装置、回路自動生成方法及び回路自動生成プログラムを記載した記録媒体
SE518797C2 (sv) * 2000-07-19 2002-11-19 Ericsson Telefon Ab L M Effekt-LDMOS-transistor innefattande ett flertal parallellkopplade transistorsegment med olika tröskelspänningar
JP2002083931A (ja) * 2000-09-08 2002-03-22 Nec Corp 半導体集積回路装置
JP2002299454A (ja) 2001-04-02 2002-10-11 Toshiba Corp 論理回路設計方法、論理回路設計装置及び論理回路マッピング方法
JP4090222B2 (ja) 2001-07-17 2008-05-28 株式会社ルネサステクノロジ 半導体集積回路、該半導体集積回路の設計方法及び該半導体集積回路設計用プログラム
JP4492837B2 (ja) * 2001-07-31 2010-06-30 株式会社日立製作所 半導体集積回路装置
US6621325B2 (en) * 2001-09-18 2003-09-16 Xilinx, Inc. Structures and methods for selectively applying a well bias to portions of a programmable device
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
US20070226628A1 (en) * 2002-02-20 2007-09-27 Communispace Corporation System for supporting a virtual community
JP2005033169A (ja) 2003-03-28 2005-02-03 Hitachi Ltd 半導体集積回路装置とｃｍｏｓ回路の高速化方法
US7093208B2 (en) * 2003-05-12 2006-08-15 International Business Machines Corporation Method for tuning a digital design for synthesized random logic circuit macros in a continuous design space with optional insertion of multiple threshold voltage devices
US6946903B2 (en) * 2003-07-28 2005-09-20 Elixent Limited Methods and systems for reducing leakage current in semiconductor circuits
JP2005064165A (ja) 2003-08-11 2005-03-10 Hitachi Ltd 半導体集積回路装置
JP2005083895A (ja) * 2003-09-09 2005-03-31 Matsushita Electric Ind Co Ltd 半導体装置のテスト方法
US20060091379A1 (en) * 2003-11-18 2006-05-04 Hutchens Chriswell G High-temperature devices on insulator substrates
JP2005197428A (ja) * 2004-01-07 2005-07-21 Toshiba Microelectronics Corp 半導体集積回路
JP4267476B2 (ja) * 2004-02-16 2009-05-27 株式会社東芝 半導体集積回路の設計方法、設計装置および検査装置
JP4264022B2 (ja) 2004-04-06 2009-05-13 パナソニック株式会社 半導体集積回路装置およびその製造方法
US20050225376A1 (en) * 2004-04-08 2005-10-13 Ati Technologies, Inc. Adaptive supply voltage body bias apparatus and method thereof
JP4117275B2 (ja) * 2004-08-17 2008-07-16 エルピーダメモリ株式会社 半導体集積回路
JP2006059894A (ja) * 2004-08-18 2006-03-02 Fujitsu Ltd 半導体集積回路のレイアウト方法及びレイアウト・プログラム
US7185294B2 (en) * 2004-09-23 2007-02-27 Verisilicon Holdings, Co Ltd Standard cell library having globally scalable transistor channel length
US8490043B2 (en) 2005-05-06 2013-07-16 Tela Innovations, Inc. Standard cells having transistors annotated for gate-length biasing
US7441211B1 (en) 2005-05-06 2008-10-21 Blaze Dfm, Inc. Gate-length biasing for digital circuit optimization
US7340712B2 (en) 2005-06-01 2008-03-04 International Business Machines Corporation System and method for creating a standard cell library for reduced leakage and improved performance
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
USRE48965E1 (en) * 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
JP2007148952A (ja) * 2005-11-30 2007-06-14 Renesas Technology Corp 半導体集積回路
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US8245180B2 (en) 2006-03-09 2012-08-14 Tela Innovations, Inc. Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8247846B2 (en) 2006-03-09 2012-08-21 Tela Innovations, Inc. Oversized contacts and vias in semiconductor chip defined by linearly constrained topology
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8225239B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining and utilizing sub-resolution features in linear topology
US8225261B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining contact grid in dynamic array architecture
JP2007311535A (ja) * 2006-05-18 2007-11-29 Matsushita Electric Ind Co Ltd セル配置方法
JP4702179B2 (ja) * 2006-05-22 2011-06-15 株式会社デンソー Ａ／ｄ変換回路
JP4191214B2 (ja) * 2006-08-01 2008-12-03 エルピーダメモリ株式会社 半導体装置
US7888705B2 (en) 2007-08-02 2011-02-15 Tela Innovations, Inc. Methods for defining dynamic array section with manufacturing assurance halo and apparatus implementing the same
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
JP2008252047A (ja) 2007-03-30 2008-10-16 Matsushita Electric Ind Co Ltd 半導体集積回路装置、半導体集積回路の設計方法及び半導体集積回路設計装置
US20080293449A1 (en) * 2007-05-24 2008-11-27 Stephen Barlow Method and system for partitioning a device into domains to optimize power consumption
JP4739289B2 (ja) * 2007-07-31 2011-08-03 ルネサスエレクトロニクス株式会社 半導体集積回路
JP2009088387A (ja) * 2007-10-02 2009-04-23 Renesas Technology Corp 半導体装置
JP5176538B2 (ja) * 2007-12-27 2013-04-03 富士通セミコンダクター株式会社 半導体装置のセルレイアウト方法
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US9411390B2 (en) 2008-02-11 2016-08-09 Nvidia Corporation Integrated circuit device having power domains and partitions based on use case power optimization
US8103989B2 (en) * 2008-02-26 2012-01-24 International Business Machines Corporation Method and system for changing circuits in an integrated circuit
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US9423846B2 (en) 2008-04-10 2016-08-23 Nvidia Corporation Powered ring to maintain IO state independent of the core of an integrated circuit device
US8607177B2 (en) * 2008-04-10 2013-12-10 Nvidia Corporation Netlist cell identification and classification to reduce power consumption
SG10201608214SA (en) 2008-07-16 2016-11-29 Tela Innovations Inc Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8176459B2 (en) * 2008-12-10 2012-05-08 Oracle America, Inc. System and method for selecting gates in a logic block
US8151224B1 (en) * 2008-12-29 2012-04-03 Altera Corporation Method of designing integrated circuits including providing an option to select a mask layer set
US8987868B1 (en) 2009-02-24 2015-03-24 Xilinx, Inc. Method and apparatus for programmable heterogeneous integration of stacked semiconductor die
US8631377B2 (en) * 2009-05-14 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for designing cell rows with differing cell heights
US7893712B1 (en) 2009-09-10 2011-02-22 Xilinx, Inc. Integrated circuit with a selectable interconnect circuit for low power or high performance operation
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US20110156167A1 (en) * 2009-12-30 2011-06-30 Tela Innovations, Inc. Methods for Consumption of Timing Margin to Reduce Power Utilization in Integrated Circuitry and Device Implementing the Same
US8035419B2 (en) * 2009-12-31 2011-10-11 Broadcom Corporation High-speed standard cells designed using a deep-submicron physical effect
US8924902B2 (en) * 2010-01-06 2014-12-30 Qualcomm Incorporated Methods and circuits for optimizing performance and power consumption in a design and circuit employing lower threshold voltage (LVT) devices
US9015023B2 (en) 2010-05-05 2015-04-21 Xilinx, Inc. Device specific configuration of operating voltage
US8468488B1 (en) * 2010-05-28 2013-06-18 Golden Gate Technology, Inc. Methods of automatically placing and routing for timing improvement
US20110320997A1 (en) * 2010-06-24 2011-12-29 Lsi Corporation Delay-Cell Footprint-Compatible Buffers
US8431955B2 (en) * 2010-07-21 2013-04-30 International Business Machines Corporation Method and structure for balancing power and performance using fluorine and nitrogen doped substrates
JP5093860B2 (ja) * 2010-07-30 2012-12-12 ルネサスエレクトロニクス株式会社 半導体集積回路
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US8610176B2 (en) * 2011-01-11 2013-12-17 Qualcomm Incorporated Standard cell architecture using double poly patterning for multi VT devices
US9471395B2 (en) 2012-08-23 2016-10-18 Nvidia Corporation Processor cluster migration techniques
US8947137B2 (en) 2012-09-05 2015-02-03 Nvidia Corporation Core voltage reset systems and methods with wide noise margin
US9348402B2 (en) * 2013-02-19 2016-05-24 Qualcomm Incorporated Multiple critical paths having different threshold voltages in a single processor core
US9000490B2 (en) 2013-04-19 2015-04-07 Xilinx, Inc. Semiconductor package having IC dice and voltage tuners
US10664565B2 (en) 2017-05-19 2020-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system of expanding set of standard cells which comprise a library
US10817634B2 (en) * 2018-01-19 2020-10-27 Synopsys, Inc. Machine-learning circuit optimization using quantized prediction functions
JP2022022804A (ja) 2020-07-07 2022-02-07 キオクシア株式会社 半導体装置
CN113781354B (zh) * 2021-09-18 2023-09-22 北京环境特性研究所 图像噪点抑制方法、装置、计算设备及存储介质

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0945785A (ja) * 1995-07-24 1997-02-14 Motorola Inc 高速・低電力用しきい電圧選択方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8303536A (nl) * 1983-10-14 1985-05-01 Philips Nv Geintegreerde schakeling op grote schaal welke verdeeld is in isochrone gebieden, werkwijze voor het machinaal ontwerpen van zo een geintegreerde schakeling, en werkwijze voor het machinaal testen van zo een geintegreerde schakeling.
JPH0673363B2 (ja) * 1984-07-02 1994-09-14 株式会社東芝 システムｌｓｉの設計方法
US5486774A (en) * 1991-11-26 1996-01-23 Nippon Telegraph And Telephone Corporation CMOS logic circuits having low and high-threshold voltage transistors
JPH05218850A (ja) 1992-02-03 1993-08-27 Nippon Telegr & Teleph Corp <Ntt> 論理回路
US5614847A (en) * 1992-04-14 1997-03-25 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
DE69323692T2 (de) * 1992-11-02 1999-09-16 Koninkl Philips Electronics Nv Optimale Entwurfmethode für synchrone digitale Schaltkreise durch Hertakten und selektives Setzen von Kipp-schaltungen
US5654898A (en) * 1993-05-10 1997-08-05 Cascade Design Automation Corporation Timing-driven integrated circuit layout through device sizing
US5430675A (en) * 1993-05-24 1995-07-04 Matsushita Electronics Corporation An EEPROM Circuit, a memory device having the EEPROM circuit and an IC card having the EEPROM circuit
JP3144967B2 (ja) * 1993-11-08 2001-03-12 株式会社日立製作所 半導体集積回路およびその製造方法
EP0653843A3 (en) * 1993-11-17 1996-05-01 Hewlett Packard Co CMOS circuits with adaptive voltage threshold.
KR0169157B1 (ko) * 1993-11-29 1999-02-01 기다오까 다까시 반도체 회로 및 mos-dram
US5822214A (en) * 1994-11-02 1998-10-13 Lsi Logic Corporation CAD for hexagonal architecture
US6272668B1 (en) * 1994-12-14 2001-08-07 Hyundai Electronics America, Inc. Method for cell swapping to improve pre-layout to post-layout timing
JP3537569B2 (ja) * 1995-02-27 2004-06-14 松下電器産業株式会社 差動増幅装置
JP3557275B2 (ja) 1995-03-29 2004-08-25 株式会社ルネサステクノロジ 半導体集積回路装置及びマイクロコンピュータ
US5594368A (en) * 1995-04-19 1997-01-14 Kabushiki Kaisha Toshiba Low power combinational logic circuit
US5880967A (en) * 1995-05-01 1999-03-09 Synopsys, Inc. Minimization of circuit delay and power through transistor sizing
US5636130A (en) * 1995-07-05 1997-06-03 Sun Microsystems, Inc. Method of determining signal propagation delay through circuit elements
JPH09205148A (ja) * 1996-01-24 1997-08-05 Toshiba Corp 半導体集積回路装置
US6035106A (en) * 1997-04-28 2000-03-07 Xilinx, Inc. Method and system for maintaining hierarchy throughout the integrated circuit design process
US6111427A (en) * 1996-05-22 2000-08-29 Nippon Telegraph And Telephone Corporation Logic circuit having different threshold voltage transistors and its fabrication method
US5933050A (en) * 1996-05-22 1999-08-03 Matsushita Electric Industrial Co., Ltd. Semiconductor circuit
JP3008849B2 (ja) * 1996-05-27 2000-02-14 日本電気株式会社 半導体集積回路の設計方法および装置
US5831864A (en) * 1996-10-31 1998-11-03 Trustees Of Princeton University Design tools for high-level synthesis of a low-power data path
US6209123B1 (en) * 1996-11-01 2001-03-27 Motorola, Inc. Methods of placing transistors in a circuit layout and semiconductor device with automatically placed transistors
US6006024A (en) * 1996-11-01 1999-12-21 Motorola, Inc. Method of routing an integrated circuit
US5984510A (en) * 1996-11-01 1999-11-16 Motorola Inc. Automatic synthesis of standard cell layouts
US5983007A (en) * 1996-11-25 1999-11-09 Lucent Technologies Inc. Low power circuits through hazard pulse suppression
JPH10163330A (ja) * 1996-12-03 1998-06-19 Nec Corp レイアウト考慮遅延最適化装置および方法
JPH10163843A (ja) * 1996-12-04 1998-06-19 Toshiba Corp 組み合わせ論理回路及びその設計方法
US6038381A (en) * 1997-11-25 2000-03-14 Synopsys, Inc. Method and system for determining a signal that controls the application of operands to a circuit-implemented function for power savings
JP4300598B2 (ja) * 1998-06-30 2009-07-22 ソニー株式会社 半導体回路の設計方法および製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0945785A (ja) * 1995-07-24 1997-02-14 Motorola Inc 高速・低電力用しきい電圧選択方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1058386A4 *

Also Published As

Publication number Publication date
KR20010033616A (ko) 2001-04-25
EP1058386A1 (en) 2000-12-06
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TW536809B (en) 2003-06-11
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TW536808B (en) 2003-06-11
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US6380764B1 (en) 2002-04-30
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TW529156B (en) 2003-04-21
TW457695B (en) 2001-10-01
KR20040023618A (ko) 2004-03-18
US20020079927A1 (en) 2002-06-27
CN1294783A (zh) 2001-05-09
JPH11195976A (ja) 1999-07-21
JP3777768B2 (ja) 2006-05-24
KR100592864B1 (ko) 2006-06-23
TW437054B (en) 2001-05-28
US7129741B2 (en) 2006-10-31
MY133109A (en) 2007-10-31

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