WO1999060831A1 - Printed circuit board and method of production thereof - Google Patents

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WO1999060831A1
WO1999060831A1 PCT/JP1999/002512 JP9902512W WO9960831A1 WO 1999060831 A1 WO1999060831 A1 WO 1999060831A1 JP 9902512 W JP9902512 W JP 9902512W WO 9960831 A1 WO9960831 A1 WO 9960831A1
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conductor
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Naohiro Hirose
Takashi Kariya
Yoji Mori
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Ibiden Co., Ltd.
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Definitions

  • the present invention relates to a printed wiring board on which a wiring pattern is formed, and more particularly to a printed wiring board that can be suitably used for a multilayer build-up wiring board and a method for manufacturing the printed wiring board.
  • an insulating layer 250 having an opening 250 a serving as a via hole is formed on both surfaces of the core substrate 230, and the surface of the interlayer resin insulating layer 250 is uniformly electrolessly plated with a copper film 2.
  • Form 52 (Fig. 32 (A)).
  • a resist film (not shown) for forming a resist on the electroless plated copper film 255
  • the resist film is exposed and developed to form a plating resist 255.
  • the core substrate 230 is immersed in an electrolytic plating solution, and a current is applied through the electroless plating copper film 252, so that the electrolytic plating copper film 254 is formed on the non-formed portion of the resist 254. 6 is deposited (Fig.
  • FIG. 33 (B) shows a section taken along line 8-8 in FIG. 32 (E).
  • multi-layer printed wiring boards adopt a design in which branched wiring is drawn from one main wiring to prevent disconnection. Therefore, as shown in Fig. 33 (A) and Fig. 33 (B) A T-shaped intersection X occurs at
  • the wiring pattern was broken at the intersection X described above. That is, as described above with reference to FIG. 32 (C), the wiring pattern 258 is formed by the force X formed at the non-formed portion of the resist 254 at the intersection X of FIG. 33 ( ⁇ ). As shown in the figure, at the corner C where the wall surfaces 258 ⁇ 3 and 258/3 of the wiring pattern 255 at the intersection intersect at 90 ° or less (right angle in this case), the plating solution does not flow around. And the wiring pattern becomes thinner. For this reason, disconnection sometimes occurred. Further, as shown in FIG.
  • a bubble B may remain between the wiring pattern 255 b and the interlayer resin insulating layer 350.
  • the bubbles B expand when the printed wiring board is thermally contracted, which causes a failure of the printed wiring board.
  • a multilayer build-up wiring board is formed by alternately stacking interlayer resin insulating layers and wiring layers on a core substrate.
  • a multilayer build-up wiring board is mainly manufactured by an additive method, and the above-mentioned wiring layer is formed in an opening of a resist formed on an interlayer resin insulating layer by electrolytic or electroless plating.
  • the upper and lower wiring layers are electrically connected by via holes penetrating the interlayer resin insulation layer.
  • This wiring layer is composed of a via hole land used as a via hole receiving tray, a wiring pattern, a battery portion to which a high potential such as a power supply is applied and plays a role as an electrode of a capacitor, and the like.
  • the minimum value of the size of the via hole land, the width of the wiring pattern, and the distance between these insulations are determined by the resolution of the resist, the degree of adhesion, etc., and are larger than the minimum value.
  • the via hole land and the wiring pattern are manufactured.
  • the multilayer build-up wiring board for the package plays a role as a connector for electrically connecting electronic components such as an IC chip mounted on the upper surface and a printed wiring board such as a mother board located on the lower surface.
  • a narrower wiring pattern line width, insulation interval, and land diameter are required.
  • these values are smaller than the above-mentioned minimum values, the desired wiring cannot be formed due to slight variations in process conditions, and the probability of disconnection of the wiring, short-circuiting between the wirings, etc. increases. The yield decreases.
  • the thickness of the interlayer resin insulating layer varies depending on the density at which the wiring patterns are arranged.
  • the thickness may be small where the wiring density is high, and may be thick where the density is low (where there is no signal line around).
  • the thickness may be thicker in a portion where the wiring density is high, and thinner in a portion where the wiring density is low.
  • the plating thickness varies.
  • the electric field is concentrated at the time of electrolytic plating and the thickness becomes thicker at the place where the wiring density is low, and conversely, the electric field is dispersed at the place where the wiring density is high and the thickness of the signal line becomes thinner.
  • multilayer build-up wiring boards are mainly formed by semi-additive methods in order to obtain higher performance.
  • a resist pattern is formed, and electricity is passed through the electroless plating film to prevent formation of a resist.
  • a conductor layer is formed by forming an electrolytic plating film on the part.
  • the resist is removed, and then the electroless plating film under the resist is removed by light etching.
  • the connection between the conductor layer in the multilayer core substrate and the build-up wiring layer is performed by connecting inner layer pads wired from through holes to the surface of the multilayer core substrate. And a via hole is connected to the inner layer pad. That is, an inner layer pad for connecting a via hole to an upper layer is added to the land of the through hole, or an inner layer pad for connecting the via hole is connected to the land of the through hole via a wiring.
  • the package substrate On the other hand, on the package substrate, more bumps are formed on the back surface than on the front surface. This is because wiring from a plurality of bumps on the back side is connected to bumps on the front side while being integrated. For example, the number of power supply lines required to have low resistance to signal lines was 20 at the bumps on the back side (mother board side), but one at the front side (IC chip side). Will be integrated.
  • the ability to integrate the wiring at the same pace between the build-up wiring layer formed on the front side of the core substrate and the build-up wiring layer formed on the back side of the core board has the advantage that the upper build-up wiring layer and the lower build-up wiring layer This is desirable in order to minimize the number of layers.
  • the number of through holes that can be formed in the multilayer core substrate is limited.
  • the wiring was integrated to some extent in the build-up wiring layer on the back side, and then connected to the build-up wiring layer on the front side through through holes in the multilayer core substrate.
  • the build-up wiring layer on the front side has a lower wiring density, and thus does not originally require the same number of layers as the build-up wiring layer on the back side.
  • the number of build-up wiring layers on the front and back were made different, warping would occur due to asymmetry, so the number of layers on the front and back were the same.
  • the number of layers of the build-up wiring layer on the back side must be increased, and the number of layers is equal to the number of layers on the back side where the number of layers is increased.
  • the build-up wiring layer on the front side had to be formed.
  • the present invention has been made in order to solve the above-described problems, and an object of the present invention is to provide a printed wiring board and a method of manufacturing the printed wiring board which do not cause disconnection of a wiring pattern. is there.
  • An object of the present invention is to provide a high-density printed wiring board that can be manufactured with a high yield.
  • An object of the present invention is to provide a printed wiring board having excellent uniformity of the thickness of a wiring pattern and an interlayer resin insulating layer.
  • An object of the present invention is to increase the density of through holes formed in a core substrate. Accordingly, an object of the present invention is to provide a printed wiring board and a method for manufacturing a printed wiring board, which can reduce the number of build-up layers. Disclosure of the invention
  • Claim 1 is a printed wiring board having a wiring pattern on an insulating substrate or a substrate provided with an interlayer resin insulating layer, in order to achieve the above object,
  • a technical feature is that a fillet is added to the intersection of the wiring patterns.
  • Claim 2 is a printed wiring board having a wiring pattern on an insulating substrate or a substrate provided with an interlayer resin insulating layer,
  • a technical feature is that a fillet is added to a corner portion of 90 ° or less at an intersection of the wiring patterns.
  • the fillet is added at the intersection of the wiring pattern of the printed wiring board and at a corner of 90 ° or less, the wiring pattern is narrowed at the intersection. There is no disconnection. Also, no cracks occur due to heat shrinkage.
  • a fillet is added to an intersection of the wiring pattern of the printed wiring board, and no stress is concentrated at the intersection, so that no disconnection occurs in the wiring pattern. Since no air bubbles remain between the intersection of the wiring pattern and the interlayer resin insulating layer, the reliability of the printed wiring board is improved.
  • Claim 4 is a step of forming a resist having an opening for forming a wiring pattern on an insulating substrate or a substrate provided with an interlayer resin insulating layer;
  • Forming a wiring pattern by depositing a metal layer in the opening of the resist.
  • a corner portion of 90 ° or less which is an intersection of the wiring pattern, is chamfered.
  • a wiring pattern is formed so that the chamfered portion becomes a fillet.
  • the fillet since the fillet is added, the wiring pattern becomes thin at the intersection, and there is no breakage.
  • Claim 5 is a step of forming a resist having an opening for forming a wiring pattern on an insulating substrate or a substrate on which an interlayer resin insulating layer is provided, wherein: Forming a resist by chamfering a corner of 90 ° or less;
  • Forming a wiring pattern by depositing a metal layer in the opening of the resist;
  • a portion which is an intersection of the wiring pattern and has a corner portion of 90 ° or less is formed.
  • the resist is formed by chamfering.
  • a wiring pattern is formed so that the chamfered portion becomes a fillet.
  • an interlayer resin insulating layer and a wiring pattern are further formed.
  • the fillet is added, the wiring pattern at the intersection does not become thin and the wire breaks.
  • a fillet is added, so that stress is not concentrated at the intersection, so there is no disconnection in the wiring pattern, and bubbles remain between the intersection of the wiring pattern and the interlayer resin insulating layer. The reliability of the printed wiring board is increased because there is no wiring.
  • Claim 6 is a printed wiring board on which a conductor portion and a wiring pattern are provided to achieve the above object,
  • the wiring pattern is provided with a narrow portion in accordance with the distance between the adjacent conductors.
  • the insulation distance between the wiring pattern and the conductor portion can be maintained, and high density can be achieved.
  • the width of the wiring pattern is not narrowed at a portion where the insulation distance from the conductor portion can be maintained, the possibility of disconnection is reduced, and the yield is increased.
  • Claim 7 is a printed wiring board provided with a conductor portion and a wiring pattern, wherein the wiring pattern has a technical feature that the width of a portion sandwiched between the conductor portions is reduced.
  • the insulation distance between the wiring pattern and the conductor portion is maintained, and the density can be increased.
  • the portion where the insulation distance from the conductor portion can be maintained that is, the portion not sandwiched between the conductor portions is not reduced in width of the wiring pattern, so that the possibility of disconnection is reduced and the yield is increased.
  • the width is narrowed toward the center of the wiring pattern, so that the insulation distance from both conductors is maintained. Can be.
  • the width of each of the wiring patterns is reduced to a side opposite to the conductor portion.
  • the width of each of the wiring patterns is reduced to a side opposite to the conductor portion, so that insulation from both conductor portions is achieved. You can keep the distance.
  • the technical feature is that at least a part of the central wiring pattern excluding both sides is narrowed toward the center side, and the wiring patterns on both sides are narrowed toward the side opposite to the conductor.
  • the width of at least a part of the central wiring pattern excluding both sides is reduced toward the center side, and the wiring on both sides is reduced.
  • Each pattern is narrower on the opposite side of the conductor Therefore, the insulation distance from both conductors and the insulation distance between the wiring patterns can be maintained.
  • the pitch of the wiring pattern of the multilayer build-up wiring board can be narrowed, high density can be realized without increasing the number of build-up layers.
  • the pitch between via hole lands or mounting pads can be reduced, so that high density can be realized without increasing the number of build-up layers.
  • claim 14 is a printed wiring board comprising an interlayer resin insulation layer and a conductor layer alternately laminated
  • a technical feature is that a dummy conductor is provided around a wiring pattern constituting the conductor layer.
  • claim 15 is a printed wiring board formed by alternately laminating interlayer resin insulating layers and conductor layers,
  • a technical feature is that a dummy conductor is provided around a plurality of wiring patterns constituting the conductor layer.
  • the dummy conductor is provided around the wiring pattern, when the conductor layer is formed by electroplating, the electric field does not concentrate and the wiring pattern is defined. It can be formed in the thickness of. For this reason, it is possible to form an isolated wiring pattern and a densely arranged wiring pattern with a uniform thickness, and furthermore, it is possible to make the thickness of the interlayer resin insulating layer above the wiring pattern uniform, The electrical characteristics of the printed wiring board can be improved. It should be noted that the wiring pattern and the dummy conductor in the present invention do not have to be formed on a so-called core substrate.
  • the width of the dummy conductor is set to be 1 to 3 times the minimum width of the wiring pattern, no electric field concentration occurs, and the wiring pattern and the dummy conductor Can be formed to a predetermined thickness.
  • the distance between the dummy conductor and the wiring pattern is set to be 1 to 3 times the minimum width of the wiring pattern, no electric field concentration occurs, and the wiring pattern and the dummy pattern are not formed.
  • the conductor can be formed to a predetermined thickness.
  • Claim 18 is a printed wiring board formed by alternately laminating interlayer resin insulation layers and conductor layers,
  • a technical feature is that a dummy conductor is provided around the isolated land constituting the conductor layer.
  • the dummy conductor is provided around the isolated land, when the conductor layer is formed by electroplating, no electric field concentration occurs, and the isolated land has a predetermined thickness. Can be formed. For this reason, it is possible to form the isolated land and the land in the dense portion with a uniform thickness, and it is possible to enhance the electrical characteristics of the printed wiring board.
  • the width of the dummy conductor is set to 1/6 to 3 times the diameter of the land, the concentration of the electric field does not occur, and the land and the dummy conductor are formed to a predetermined thickness. Can be.
  • the minimum distance between the dummy conductor and the isolated land is set to 1/6 to 3 times the land diameter, no electric field concentration occurs, and the land and the dummy conductor have a predetermined thickness. Can be formed.
  • Claim 22 is a printed wiring board formed by alternately laminating an interlayer resin insulating layer and a conductor layer,
  • a technical feature is that a dummy conductor is provided on the conductor layer and a fillet is formed at an intersection of the dummy conductor and the dummy conductor.
  • Claim 23 is a printed wiring board formed by alternately laminating interlayer resin insulation layers and conductor layers,
  • a technical feature is that a dummy conductor is provided in the conductor layer, and a fillet is formed at a right angle or an acute angle at an intersection of the dummy conductor and the dummy conductor.
  • the interlayer resin insulating layer and the conductor layer are alternately laminated, and build-up wiring layers in which each conductor layer is connected by a via hole are formed on both surfaces of the core substrate.
  • a technical feature is that a circular land is formed in a through hole formed in the core substrate, and a via hole is connected to the land.
  • a via hole is provided on the land of the through hole, and no pad for via hole connection is added to the land, so that the number of through holes provided on the core substrate may be increased. it can.
  • the radius of the through hole is 17 or less and 125 m or more. If it exceeds 175 m, the number of through-holes provided on the core substrate will decrease, and if it is less than 125 m, it will be difficult to form by drilling.
  • the radius of the land is larger than the radius of the through-hole by 75 zm to 175 m. This means that the minimum technically possible values are via hole diameter 25 / zm, via hole opening error to land ⁇ 12.5 (total 25) rn, land error to through hole 25 m, Because the sum of these is 75.
  • the minimum value that can be economically mass-produced is a via hole diameter of 35 wm, an error of the via hole opening with respect to the land ⁇ 20 (total of 40) m, and a land error of 100 mm with the through hole. Yes, because the sum of these is 175 / m. That is, the land is larger than the radius of the through hole by 75 m to 1 75 m.
  • the radius of the land is set to a value equal to or greater than the sum of the diameter of the through hole, the error range of the land with respect to the through hole, the opening diameter, and the error range of the opening with respect to the land.
  • the land diameter is set to 700 xm or less, the arrangement density of the through holes can be increased as compared with the conventional configuration in which a land for via hole arrangement is added.
  • the radius of the land is set to 200 to 350 m.
  • the minimum technically possible values are a through hole radius of 125 Atm, a via hole diameter of 25 / im, a via hole opening error to land of ⁇ 12.5 (total 25) m, and land error of through hole 25. There is a total of 200 m.
  • the minimum values that can be mass-produced economically are: through hole radius 175 m, via hole diameter 35 m, via hole opening error ⁇ 20 (total 40), land error with through hole 100 m.
  • the total (radius) is 350 m.
  • a plating resist is formed on a substrate and a metal layer is deposited in the opening to form a wiring pattern by a full additive method.
  • plating is performed after a metal layer is provided on the substrate.
  • a semi-additive method can be employed in which a resist is formed, a metal layer is further deposited in the opening, the plating resist is removed, and the metal layer under the plating resist is removed to form a wiring pattern.
  • an electroless plating adhesive as the interlayer resin insulating layer.
  • This adhesive for electroless plating is obtained by dispersing heat-resistant resin particles soluble in a cured acid or an oxidizing agent in an uncured heat-resistant resin hardly soluble in an acid or an oxidizing agent. Optimal.
  • the heat-resistant resin particles are dissolved and removed, and a roughened surface composed of an octopus pot-shaped anchor can be formed on the surface.
  • the heat-resistant resin particles that have been particularly cured include: 1) a heat-resistant resin powder having an average particle diameter of 10 m or less, and 2) a heat-resistant resin powder having an average particle diameter of 2 m or less.
  • Examples of the heat-resistant resin hardly soluble in an acid or an oxidizing agent include a “resin composite comprising a thermosetting resin and a thermoplastic resin” or a “photosensitive resin and a thermoplastic resin”. It is desirable to be composed of a “resin composite made of fat”. This is because the former has high heat resistance, and the latter can form an opening for a via hole by photolithography.
  • thermosetting resin an epoxy resin, a phenol resin, a polyimide resin, or the like can be used.
  • methacrylic acid, acrylic acid or the like is subjected to an acrylate reaction with a thermosetting group.
  • epoxy resin acrylate is most suitable.
  • a nopolak type epoxy resin such as a phenol novolak type or a cresol novolak type, or an alicyclic epoxy resin modified with dicyclopentene can be used.
  • Thermoplastic resins include polyethersulfone (PES), polysulfone (PSF), polyphenylene sulfone (PPS), polyphenylene sulfide (PPES), polyphenylene ether (PPE), and polyether imide (PI ) Can be used.
  • PES polyethersulfone
  • PPS polysulfone
  • PES polyphenylene sulfone
  • PPES polyphenylene sulfide
  • PPE polyphenylene ether
  • PI polyether imide
  • the mixing weight ratio of the heat-resistant resin particles is 5 to 50% by weight, preferably 10 to 40% by weight, based on the solid content of the heat-resistant resin matrix.
  • the heat-resistant resin particles are preferably amino resin (melamine resin, urea resin, guanamine resin), epoxy resin, and the like.
  • the adhesive may be composed of two layers having different compositions.
  • solder resist layer can be added to the surface of the multilayer build-up wiring board.
  • resins can be used as the solder resist layer to be added to the surface of the multilayer build-up wiring board.
  • bisphenol A-type epoxy resin acrylate of bisphenol A-type epoxy resin, nopolak-type epoxy resin A resin obtained by curing an acrylate of a novolak type epoxy resin with an amine curing agent or an imidazole curing agent can be used.
  • solder resist layer is composed of a resin having a rigid skeleton, peeling may occur. Therefore, the provision of the reinforcing layer can also prevent the solder resist layer from peeling off.
  • the acrylate of the novolak-type epoxy resin an epoxy resin obtained by reacting glycidyl ether of phenol novolac or cresol novolac with acrylic acid, methacrylic acid, or the like can be used.
  • the imidazole curing agent is desirably liquid at 25 ° C. This is because the liquid can be uniformly mixed.
  • liquid imidazole curing agent examples include tribenzyl-2-methylimidazole (product name: 1 B2MZ), tocianoethyl-2-ethyl-4-methylimidazole (product name: 2E4MZ-CN), and 4-methyl-2-ethylimidazolic acid. (Product name: 2E4MZ) can be used.
  • the addition amount of the imidazole curing agent is preferably 1 to 10% by weight based on the total solid content of the solder resist composition. The reason for this is that if the added amount is within this range, the uniform mixing is slow.
  • glycol ether-based solvent it is desirable to use a glycol ether-based solvent as the solvent in the composition before curing the solder resist.
  • solder-resist layer using such a composition does not generate free acid and does not oxidize the copper pad surface. It is also less harmful to the human body.
  • glycol ether-based solvent one having the following structural formula, particularly preferably at least one selected from diethylene glycol dimethyl ether (DMDG) and triethylene glycol dimethyl ether (DMTG) is used. These solvents can completely dissolve the reaction initiators benzophenone and Michler's ketone by heating at about 30 to 50 ° C.
  • DMDG diethylene glycol dimethyl ether
  • DMTG triethylene glycol dimethyl ether
  • solder resist composition In addition to the solder resist composition described above, various defoaming agents and repelling agents, heat-resistant resin, a thermosetting resin for improving base resistance and providing flexibility, and for improving resolution. , A photosensitive monomer or the like can be added.
  • the leveling agent is preferably made of an acrylic ester polymer.
  • the initiator Irgacure I907 from Ciba-Geigy I, and as the photosensitizer, DETX-S from Nippon Kayaku are preferable.
  • a dye or pigment may be added to the solder resist composition. This is because the wiring pattern can be hidden. It is desirable to use a phthalocyanine line as this dye.
  • thermosetting resin As an additional component, a bisphenol-type epoxy resin can be used.
  • This bisphenol-type epoxy resin includes bisphenol A-type epoxy resin and bisphenol F-type epoxy resin. The former is required when base resistance is important, and the latter is required when lower viscosity is required. The latter is better.
  • a polyvalent acryl-based monomer can be used as the photosensitive monomer as an additional component. This is because polyacrylic monomers can improve the resolution.
  • DPE-6A manufactured by Nippon Kayaku and R-604 manufactured by Kyoeisha Chemical can be used as the polyvalent acrylic monomer.
  • solder resist compositions have a ratio of 0.5 to 25 at 25: lOPa-Si, more preferably 1 to 10Pas. This is because the viscosity is easy to apply in a roll.
  • FIG. 1 is a process chart of a method for manufacturing a multilayer printed wiring board according to a first embodiment of the present invention.
  • FIG. 2 is a process chart of a method for manufacturing a multilayer printed wiring board according to the first embodiment.
  • FIG. 3 is a process chart of the method for manufacturing a multilayer printed wiring board according to the first embodiment.
  • FIG. 4 is a process chart of the method for manufacturing a multilayer printed wiring board according to the first embodiment.
  • FIG. 5 is a process chart of the method for manufacturing a multilayer printed wiring board according to the first embodiment.
  • FIG. 6 is a process chart of the method for manufacturing a multilayer printed wiring board according to the first embodiment.
  • FIG. 7 is a process chart of a method for manufacturing a multilayer printed wiring board according to the first embodiment.
  • FIG. 8 is a process chart of a method for manufacturing a multilayer printed wiring board according to the first embodiment.
  • FIG. 9 is a view on arrow C of the core substrate in the step shown in FIG. 4 (M).
  • FIG. 10 is a view on arrow E of the core substrate in the step shown in FIG. 4 (O).
  • FIG. 11 is a plan view of a core substrate on which a wiring pattern according to a modification of the first embodiment is formed.
  • FIG. 12 is an explanatory diagram showing a wiring pattern of the first embodiment.
  • FIG. 13 is a view showing a cross section of a multilayer build-up wiring board according to a second embodiment of the present invention.
  • FIG. 14 (A) is a cross-sectional view taken along the line A--A of the multilayer build-up wiring board shown in FIG. 13, and FIG. 14 (B) is a plan view showing an example of a wiring pattern. is there.
  • FIG. 15 is a plan view showing an example of a wiring pattern.
  • FIG. 16 is a plan view showing an example of the wiring pattern of the second embodiment.
  • FIG. 17 is a sectional view of a multilayer build-up wiring board according to a third embodiment of the present invention.
  • FIG. 18 is a cross-sectional view taken along the line XX of FIG.
  • FIG. 19 is an enlarged view of a portion A in FIG. 18, and (B) of FIG. 19 is an enlarged view of a portion B in FIG.
  • FIG. 20 is an enlarged view of a portion C in FIG. 18, and (C ′) of FIG. 20 is an enlarged view of an isolated land.
  • FIG. 21 is an enlarged view of a portion D in FIG.
  • FIG. 22 is an enlarged view of a signal line and a dummy conductor.
  • FIG. 23 is a process chart for manufacturing a printed wiring board according to the fourth embodiment of the present invention.
  • FIG. 24 is a process chart of manufacturing a printed wiring board according to the fourth embodiment.
  • FIG. 25 is a manufacturing process diagram of the multilayer printed wiring board according to the fourth embodiment.
  • FIG. 26 is a manufacturing process diagram of the printed wiring board according to the fourth embodiment.
  • FIG. 27 is a manufacturing process diagram of the printed wiring board according to the fourth embodiment.
  • FIG. 28 is a drawing showing the manufacturing process of the printed wiring board according to the fourth embodiment.
  • FIG. 29 is a drawing showing the manufacturing process of the printed wiring board according to the fourth embodiment.
  • FIG. 30 is a sectional view of the method for manufacturing a printed wiring board according to the fourth embodiment of the present invention.
  • FIG. 31 is a BB cross-sectional view of the core substrate shown in FIG.
  • FIG. 32 is a process chart of a method for manufacturing a multilayer printed wiring board according to the prior art.
  • FIG. 33 (A) is a diagram showing a wiring pattern of a conventional multilayer printed wiring board, and FIG. 33 (B) is a BB cross-sectional view of FIG. 32 (E).
  • compositions of A. Electroless plating adhesive, B. Interlayer resin insulating agent, and C. Resin filler used in the method of manufacturing the multilayer printed wiring board according to the first embodiment will be described.
  • PES polyether sulfone
  • epoxy resin particles manufactured by Sanyo Chemical Industries, Polymer Pole
  • the filler used in the present invention is preferably composed of at least one kind of bisphenol-type epoxy resin selected from bisphenol F-type epoxy resin and bisphenol A-type epoxy resin, an imidazole curing agent, and inorganic particles. .
  • the particle diameter of the inorganic particles is desirably 0.1 to 5. Om.
  • the amount of the inorganic particles to be mixed is preferably 1.0 to 2.0 times the weight of the epoxy resin in weight ratio.
  • silica silica, alumina, mullite, SiC and the like are preferable.
  • Bisphenol ⁇ type epoxy monomer (manufactured by Yuka Shell, Epiko one preparative 8 28) 100 parts by weight, eight 1 2 ⁇ 3 spherical particles 150 parts by weight of the average particle diameter 1.5 ⁇ 11 in the surface, N- main Chirupirori pyrrolidone (NMP) 30 parts by weight, leveling agent (manufactured by San Nopco, Le S 4) Stir and mix 1.5 parts by weight, and adjust the viscosity of the mixture to 45,000-49, OOOcps at 23 ⁇ 1 ° C.
  • NMP N- main Chirupirori pyrrolidone
  • Imidazole curing agent (Shikoku Chemicals, 2E4MZ-C) 6.5 parts by weight.
  • a copper-clad laminate in which 12 copper foils 32 are laminated on both sides of a substrate 30 made of a 1 mm thick glass epoxy resin or BT (bismaleimide triazine) resin 3
  • a substrate 30 made of a 1 mm thick glass epoxy resin or BT (bismaleimide triazine) resin 3
  • OA a copper-clad laminate 3OA is drilled, and an electroless plating 33 is deposited in the through hole to form a through hole 36 (FIG. 1 (B)).
  • a conductor layer 34 is formed on the core substrate 30 as shown in FIG. 1 (C).
  • a roughened layer 38 is provided on the surfaces of the conductor layer 34 and the through hole 36 by an oxidation-reduction treatment using NaOH (lOgZl) and NaBH 4 (6 g / 1).
  • the filler is heat-cured and polished by belt sander polishing using # 400 belt polishing paper (manufactured by Sankyo Rikagaku) so that the resin filler does not remain on the surface of the through-hole land 36a and the conductor layer 34. Then, buff polishing for removing scratches caused by the belt sander polishing is performed with SiC abrasive grains. Such a series of polishing is similarly performed on the other surface of the substrate.
  • heat treatment is performed at 100 ° C. for 1 hour and at 150 ° C. for 1 hour to cure the resin filler 40.
  • the surface layer of the resin filler 40 filled in the through holes 36 and the like and the roughened layer on the upper surface such as the through hole lands 36a are removed, and both surfaces of the substrate 30 are smoothed.
  • the roughened layer 42 is formed on the surface of the roughened layer 42, and a Sn layer (not shown) having a thickness of 0.3 wm can be provided on the surface of the roughened layer 42.
  • the formation method is as follows.
  • the substrate 30 was acid-degreased and soft-etched, and then treated with a catalyst solution comprising palladium chloride and an organic acid to provide a Pd catalyst.
  • a catalyst solution comprising palladium chloride and an organic acid to provide a Pd catalyst.
  • a roughened layer 42 of Cu—Ni—P alloy is formed on the upper surface and the land of the through hole 36a.
  • the surface of the through-hole land 36 a and the surface of the conductive layer 34 may be roughened by an etching solution containing a cupric complex and an organic acid. It is possible and can be roughened by redox treatment.
  • the raw material composition for preparing the adhesive for electroless plating of the composition A described above is stirred and mixed to adjust the viscosity to 7 Pa, s to obtain an adhesive solution for electroless plating (for upper layer). .
  • a photomask film (not shown) on which a black circle of 85 im ⁇ is printed is brought into close contact with both surfaces of the substrate 30 on which the adhesive layer 50 is formed in the above (8), and the pressure is 500 mJZcm 2 by an ultra-high pressure mercury lamp. Expose. This was spray-developed with DMT G solution, the further, exposing the substrate to a super-high pressure mercury lamp at 3000mJZcm 2, 1 hour at 100 ° C, 1 hour at 120 ° C, heat treatment subsequent 3 hours at 0.99 ° C By performing (post-bake), as shown in Fig.
  • the thickness of the film having an 85 mm ⁇ opening (via hole forming opening) 48 with excellent dimensional accuracy equivalent to a photomask film 35 An interlayer resin insulation layer of 50 m (two-layer structure) 50 is formed. Note that the tin plating layer can be partially exposed in the opening 48 serving as a via hole.
  • the substrate 30 in which the openings 48 are formed is immersed in chromic acid for 19 minutes to dissolve and remove the epoxy resin particles present on the surface of the interlayer resin insulation layer 50, as shown in FIG. 3 (J). Then, the surface of the interlayer resin insulation layer 50 is made a roughened surface 51, and thereafter, it is immersed in a neutralizing solution (manufactured by Shipley) and then washed with water.
  • a neutralizing solution manufactured by Shipley
  • the surface of the interlayer resin insulating layer 50 and the opening 48 for the via hole are formed. Attach a catalyst core to the inner wall.
  • the substrate is immersed in an electroless copper plating aqueous solution having the following composition, and as shown in Fig. 3 (K), a 0.6 / m-thick electroless copper plating film is formed on the entire rough surface.
  • FIG. 4 (M) is a view taken in the direction of arrow C, that is, the core substrate on which the plating resist 54 is formed.
  • FIG. 9 shows a plan view of No. 30.
  • the line DD in FIG. 9 is a line corresponding to the cut end in FIG. 4 (M).
  • the plating resist 54 has a circular opening 54a for forming a land or a via hole and a linear opening 54b for forming a wiring pattern.
  • 4b is a bent portion, and a corner L in which the crossing angle of the side wall 54/3 of the portion is 90 ° or less is chamfered.
  • the electroless plating film 52 under the plating resist 54 is etched with a mixed solution of sulfuric acid and hydrogen peroxide.
  • a wiring pattern 58b, a via hole 60, and a land 61 having a thickness of 18 ⁇ comprising an electroless copper plating film 52 and an electrolytic copper plating film 56 are formed by dissolving and removing the film.
  • the above-mentioned core substrate 30 is immersed in chromic acid of 800 g / l at 70 ° C for 3 minutes to form an adhesive layer for electroless melting without wiring patterns 58 b, via holes 60 and lands 61.
  • the surface of 50 is etched by 1 zm to remove the palladium catalyst on the surface.
  • FIG. 10 is a view taken in the direction of arrow E in FIG. 4 (4), that is, a plan view of the core substrate 30.
  • the line FF in FIG. 10 is a line corresponding to the cut end in FIG. 4 ( ⁇ ).
  • the wiring patterns 58 a, 58 b, 58 c, 58 d, 58 e, 58 f, 58 g, via holes 60, and lands 61 are formed on the core substrate 30.
  • a fillet F is added to a corner portion C of the intersection X of the wiring pattern 58b where the intersection angle of the side wall 58/3 of the wiring pattern is 90 ° or less.
  • the side wall 58 of the wiring pattern 58c and the side wall 5 of the wiring pattern 58d are formed.
  • a fillet F is added to the corner C where the intersection angle with 8/3 is 90 ° or less.
  • the wiring pattern (signal line) 58 e and the wiring pattern (signal line) 58 f, and the intersection of the side wall 58 ⁇ of the wiring pattern Fillet F is added to corner C at an angle of 90 ° or less.
  • the adjacent fillets F added to the wiring pattern (signal line) 58e and the wiring pattern (signal line) 58f partially overlap each other. Further, a fillet F is also added to a corner portion L where the wiring pattern 58 g is bent and the crossing angle of the side wall 54/3 of the portion is 90 ° or less (here, a right angle).
  • the corners of the resist 54 described above with reference to FIG. 9 are chamfered so that the fillet F is added to the intersections X of the wiring patterns 58, and the spillage of the plating liquid is performed.
  • the fillet F is added to the intersection X of the wiring pattern 58, it is possible to prevent the occurrence of disconnection due to the concentration of stress that occurs when the printed wiring board repeats thermal contraction.
  • the line width of the wiring pattern is formed to be 50 wm or less, preferably 15 to 50 m, and the width of the fillet F is formed to be 75 to 100 m.
  • the width of the fillet F is set to 70 or more, the stress collection that occurs when the printed wiring The occurrence of disconnection due to the inside can be prevented. Therefore, if the line width is set to 70 or more, no additional filet is required.
  • the substrate 30 on which the wiring patterns 58 are formed is copper sulfate 8 gZ, nickel sulfate 0.6 gZl, citric acid 15 gZ, sodium hypophosphite 29 g / 1, boric acid 31 gZ1, surfactant 0. 5 g of 1 g / 1, and immersed in an electroless plating solution having a pH of 9 to form a 3 / m-thick copper-nickel-phosphorous on the surface of the wiring pattern 58 and the via hole 60 as shown in FIG. 5 (P).
  • a roughened layer 62 made of is formed. Instead of the roughening layer 62, the surfaces of the conductor circuit 58 and the via hole 60 can be roughened by an etchant or an oxidation-reduction treatment.
  • steps (2) to (14) By repeating steps (2) to (14), a further upper interlayer resin insulation layer and a conductor circuit are formed. That is, an interlayer resin insulating material is provided on both sides of the substrate 30.
  • a photomask film is brought into close contact with both surfaces of the substrate 30 on which the insulating layer 144 and the adhesive layer 146 are formed, exposed and developed to form an interlayer resin insulating layer 150 having openings (openings for forming via holes) 148.
  • the surface of the interlayer resin insulation layer 150 is roughened (see FIG. 5 (R)).
  • an electroless copper plating film 152 is formed on the surface of the substrate 30 subjected to the surface roughening treatment (see FIG. 6 (S)).
  • a plating resist 154 is provided on the electroless copper plating film 152
  • an electrolytic copper plating film 156 is formed on a portion where no resist is formed (see FIG. 6 (T)).
  • the plating resist 15 is removed. 4. Dissolve and remove the lower electroless plating film 15 2 to form a conductor circuit (not shown), land 16 1 and via hole 16 0. Further, a roughened layer 162 is formed on the surface of the conductor circuit, land 161, and via hole 160 to complete a multilayer printed wiring board (see FIG. 7 (U)). Note that, in the step of forming the upper conductive circuit, Sn substitution was not performed.
  • solder bumps are formed on the multilayer printed wiring board described above.
  • a solder resist composition was coated in a thickness of 20 tm to the substrate 30, 2 0 min at 70 ° C, after the drying treatment for 30 minutes at 7 0 ° C, of l OO OM j ZCM 2 Exposure to UV light and DMTG development.
  • nickel chloride 2.31X10- mo 1 Z 1, sodium hypophosphite 2. 8 X10 -. 1 mo 1 / Kuen sodium 1.85X10- 1 mo IZ 1, consisting of pH 4 5 free
  • the substrate 30 was immersed in an electrolytic nickel plating solution for 20 minutes to form a nickel plating layer 72 having a thickness of 5 m in the opening 71.
  • the substrate potassium gold cyanide 4. 1 X10- ⁇ mo 1 / and chloride
  • solder paste is printed on the opening 71 of the solder resist layer 70, and the solder bump 76 is formed by forming a riff at 200 ° C. and soldering.
  • a printed wiring board having bumps is manufactured.
  • a triangular fillet F is added.
  • the fillet in the example has a curved fillet F. That is, a fillet F is added to a corner portion C of the intersection X of the wiring pattern 58b where the intersection angle of the side wall 58] 3 of the wiring pattern is 90 ° or less.
  • a fillet F is added to a corner C where the wiring pattern (signal line) 58c and the wiring pattern (signal line) 58d intersect and the crossing angle of the side wall 58 is 90 ° or less. Have been.
  • the side wall 58 of the wiring pattern A fillet F is added to the corner C where the intersection angle of ⁇ is 90 ° or less. Further, the fillet F is also added to a corner portion L where the wiring pattern 58 g is bent and the crossing angle of the side wall 54/3 of the portion is 90 ° or less.
  • the fillet of the modified example has the advantage that stress is unlikely to be concentrated, while the fillet shown in FIG. 10 has the advantage that the process for adding the fillet (mask pattern forming process) is easy.
  • the fillet F is added to the intersection X of the wiring pattern of the printed wiring board and a corner C of 90 ° or less. No disconnection occurs due to stress concentration in the part. Further, the stress generated at the intersection of the wiring patterns does not cause cracks in the interlayer resin insulation layers (50, 150). Furthermore, since no air bubbles remain between the intersection X of the wiring pattern 58 and the interlayer resin insulating layer 150, the reliability of the printed wiring board is improved.
  • FIG. 13 shows a cross section of a multilayer build-up wiring board according to a second embodiment of the present invention.
  • Build-up wiring layers 90 A and 9 OB are formed on the front surface and the back surface of the multilayer core substrate 30.
  • the built-up layers 90 A and 90 B are composed of a via hole 60, a via hole land 61, an interlayer resin insulation layer 50 on which a wiring pattern 58 is formed, a via hole 16 0, a land 16 1, Wiring pattern (not shown) And an interlayer resin insulation layer 150 formed with An upper via hole 160 is connected to the via hole land 61.
  • solder bumps 76 U are formed to connect to bumps (not shown) on the IC chip, and on the back (lower) side, bumps on the motherboard (not shown) Solder bumps 76D for connection to are formed.
  • the wiring pattern from the solder bump 76 U connected to the IC chip is routed toward the outer periphery of the board, and to the solder bump 76 D connected to the mother board It is connected.
  • the built-up layer 9OA on the front side and the built-up layer 90B on the back side are connected via a through hole 36 formed in the core substrate 30.
  • Fig. 14 (A) shows the A-A cross section of the multilayer build-up wiring board in Fig. 13.
  • the X-X line in FIG. 14 (A) corresponds to the cut end in FIG.
  • the via hole land 61 and the via hole 60 are formed to have a diameter of 140 to 200 m.
  • the wiring pattern 58 has a narrow portion (hereinafter referred to as a narrow portion) 58b having a width of 30 mm according to the distance between the adjacent conductor portions (via holes, via hole lands), and a width of 40 to 50 mm.
  • a normal line width portion of 50 zm (hereinafter referred to as a normal width portion) 58 a is formed.
  • a portion of the two wiring patterns 58 sandwiched between the via hole lands 61 and 61 is a narrow portion 58b between the via hole lands 61 and 61.
  • the area where the insulation distance (here, 40 ⁇ m) between the two wiring patterns 58 and the via hole land can be maintained is usually formed as 40 to 50 ⁇ m as the width part 58 a.
  • each of the two via-hole lands 61 is narrowed on the opposite side to the via-hole land 61 so as to maintain an insulation distance from both via-hole lands 61.
  • the wiring pattern 58 provided between the via hole 60 and the via hole land 61 has the insulation space (40 °) between the via hole 60 and the via hole land 61 even in the closest part. m) are all formed as normal width portions 58a.
  • the wiring pattern 58 is formed by reducing the width of a portion (narrow portion) 58 a sandwiched between the conductor portion (via hole land 61).
  • the insulation distance between the wiring pattern 58 and the conductor is maintained and the density is increased. This Therefore, high density can be realized without increasing the number of build-up layers.
  • a portion where the insulation distance from the conductor portion can be maintained, that is, a portion (normal width portion) 58 a not sandwiched between the via hole lands 61 is not narrowed, so that it is disconnected in a later-described manufacturing process. Is reduced, and the yield can be prevented from lowering.
  • FIGS. 14 (B), 15 (C), 15 (D), and 16. the shape of the wiring pattern 58 of the second embodiment will be described with reference to FIGS. 14 (B), 15 (C), 15 (D), and 16. .
  • Fig. 14 (B) one wiring pattern sandwiched between conductors (via hole lands or mounting pads (hereinafter referred to as pads) 6 1) 58 A narrow portion 58b is provided. That is, the insulation distance from both conductors (via hole land or pad 61) is maintained by reducing the width toward the center of wiring pattern 58.
  • FIG. 15 (C) when three wiring patterns are sandwiched between the conductors (via hole land or pad) 61, the width of the center wiring pattern 58 is reduced toward the center, The wiring patterns 58 on both sides are formed to be narrow on the opposite side to the conductor portion (via hole land or pad) 61, respectively. In other words, the width of the center wiring pattern is reduced toward the center, and the width of the wiring patterns on both sides is reduced toward the opposite side of the conductor, so that the insulation distance from both conductors and the insulation distance between the wiring patterns are reduced. It is kept.
  • FIG. 15 (D) as in FIG. 15 (C), three wiring patterns 58 are provided with a narrow portion 58a and a conductor portion (via hole land or pad 61) is formed.
  • the wiring pattern side is notched. That is, the insulation distance between the wiring pattern and the via hole land or pad 61 is maintained by cutting out the wiring pattern side of the via land or pad 61.
  • the example shown in FIG. 15 (D) is used only when it is not possible to maintain the insulation distance of 40 m by simply reducing the width of the wiring pattern as shown in FIG. 15 (C). That is, the diameter of the via hole land or pad 61 is larger than the diameter by 50 when the diameter of the lower end face of the upper via hole 160 shown in FIG. 13 is 140 m. Formed at 190.
  • the upper via hole 160 has a positional error of about 25 m with respect to the via hole land or pad 61, so even if the via hole 160 is deviated most, the via hole land or pad 61 is still in position. To be able to form on pad 6 1 12
  • the manufacturing method of the multilayer build-up wiring board according to the second embodiment described above with reference to FIG. 13 is the same as that of the first embodiment described above with reference to FIGS. I do.
  • FIGS. 4 (N) and 4 (0) when forming the wiring pattern 58, FIGS. 14 (A) to 15 (D),
  • the wiring pattern 58 is formed by a portion (narrow width) sandwiched between conductors such as via hole land 61. Part) Only the width of 5 8a is narrowed. That is, the portion (normal width portion) 58a not sandwiched between the via hole lands 61 is not reduced in width, so that the possibility of disconnection in the above-described process is reduced, and the yield is increased.
  • the example in which the wiring pattern is formed by electroless plating is given.
  • the shape of the wiring pattern of the second embodiment described above is also changed. Can be applied.
  • an example in which a part of the wiring pattern sandwiched between the via-hole lands or the pads 61 is made thinner has been described.
  • a printed wiring board and a method of manufacturing the same according to a third embodiment of the present invention will be described with reference to the drawings.
  • Fig. 17 shows a multilayer printed wiring board.
  • the figure shows a state in which the IC chip 90 is placed on 10 and attached to the door board 94. ing.
  • a through hole 36 is formed in a core substrate 30, and conductor circuits 34 are formed on both surfaces of the core substrate 30.
  • a lower interlayer resin insulation layer 50 is provided on the core substrate 30, and the lower interlayer resin insulation layer 50 has via holes 60, wiring patterns 58 S and lands 58 R. , And a conductor layer composed of the dummy conductor 58D is formed.
  • an upper interlayer resin insulation layer 150 is disposed, and in the interlayer resin insulation layer 150, a via hole 160, a signal line 158S, and a dummy conductor are provided.
  • a conductor layer made of 158D is formed.
  • FIG. 18 shows a cross-sectional view taken along the line XX of FIG. 17, that is, a plan view of the conductor layer formed on the surface of the lower interlayer resin insulating layer 50.
  • the E-E cross section in FIG. 18 corresponds to FIG. As shown in FIG.
  • a wiring pattern 58S, a land 58m, an isolated land 58RS, a dummy conductor 58D, and a dummy conductor 5 8 DS is formed.
  • a dummy conductor 58D is provided around an isolated wiring pattern 58S.
  • the part surrounded by B in FIG. 18 is enlarged and shown in FIG. 19 (B).
  • dummy conductors 58D are provided around three wiring patterns 58S.
  • the dummy conductor 58D is disposed around the wiring pattern 58S, when the conductor layer is formed by electrolytic plating as described later, the electric field is concentrated. Does not occur, and the light etching CT / J
  • the wiring pattern 58S can be formed to a predetermined thickness (15 wm) and width (37 im) without over-etching. Further, since it is possible to form the isolated signal lines and the densely arranged signal lines with a uniform thickness, the thickness of the interlayer resin insulating layer 150 above the signal lines can be made uniform, and The electrical characteristics of the wiring board can be improved.
  • the width of the dummy conductor 58D is 1-3 times (37-llzm) the minimum width (37m) of the wiring pattern 58S. With such a width, the electric field is not concentrated on the wiring pattern 58S and the dummy conductor 58D, and the signal line and the dummy conductor can be formed to have a predetermined thickness.
  • the minimum distance D1 between the dummy conductor 58D and the wiring pattern 58S is set to be 1 to 3 times (37 to 11 m) the signal line 38. Therefore, concentration of the electric field does not occur, and the wiring pattern and the dummy conductor can be formed to a predetermined thickness.
  • Fig. 20 (C) is an enlarged view of the part surrounded by C in Fig. 18.
  • the isolated land 58 RS is surrounded by a dummy conductor 58 DS.
  • the dummy conductor 58DS is provided so as to surround the isolated land 58RS, so that when the conductor layer is formed by electrolytic plating as described later, the electric field is reduced. Concentration does not occur, and the isolated land 58 RS can be formed to a predetermined thickness (15 im) and a predetermined diameter (133 m) without causing over-etching in light etching described later.
  • the isolated land 58 DS and the dense land 58 D with a uniform thickness, and furthermore, the thickness of the interlayer resin insulating layer 150 on the wiring pattern.
  • the electrical characteristics of the printed wiring board can be improved because the electrical characteristics can be made uniform.
  • the minimum width of the dummy conductor 58 DS around the isolated land 58 RS is 1 Z6 to 3 times (22 to 3999 / m) of the land monster (133 m).
  • the land and the dummy conductor can be formed to have a predetermined thickness without causing the concentration of the electric field.
  • the minimum distance D2 between the dummy conductor 58 DS and the isolated land and 58 RS is set to 1 Z6 to 3 times the land diameter (22 to 399 iim). Therefore, the land and the dummy conductor can be formed to a predetermined thickness.
  • the isolated land 58 RS is surrounded by the dummy conductor 58 DS, the isolated land 58 RS is less affected by external noise and the like.
  • FIG. 20 (C ′) shows an isolated land different from the isolated land shown in FIG. 20 (C).
  • the dummy conductor 58 DS is connected to the via hole 60 and to the ground line on the core substrate 30 side (see FIG. 17).
  • the dummy conductor 58DS is connected to the ground, it is possible to prevent the isolated land 58RS from being affected by external noise and the like.
  • FIG. 21 is an enlarged view of the portion surrounded by D in FIG.
  • the fillet F2 is formed at the right angle portion and the fillet F1 is formed at the acute angle portion at the intersection of the dummy conductor 58D and the dummy conductor 58D. is there. Therefore, the dummy conductors can be properly connected to each other.
  • the right angle and the acute angle are eliminated, and no crack is generated due to the stress concentration caused by the corner. That is, if there is a corner in a part of the conductor layer, thermal stress is concentrated in a heat cycle, and a crack may be generated in the interlayer resin insulating layer starting from the corner, which is a force of the third embodiment. In a printed wiring board, the occurrence of such cracks can be prevented.
  • FIG. 22 (E) shows a case where the wiring pattern 58S and the isolated land 58RS are close to each other. In such a case, both the wiring pattern 58S and the isolated land 58RS can be surrounded by the dummy conductor 58D.
  • FIG. 22 (F) shows a case where a plane layer 58H for a power supply layer exists near the wiring pattern 58S. In such a case, it is not particularly necessary to arrange a dummy conductor between the wiring pattern 58S and the plane layer 58H.
  • the method for manufacturing a printed wiring board according to the third embodiment described above is the same as that in the first embodiment, and thus description thereof is omitted.
  • an electrolytic copper plating film 56 is formed on the electroless copper plating film 52 in the same manner as in the first embodiment described above with reference to FIG.
  • a conductor layer and a via hole 60 are formed.
  • the conductor layer as described above with reference to FIG. 18, the wiring pattern 58 S, the land 58 length, the isolated land 58 RS, the dummy conductor 58 D, and the dummy conductor 58 DS Is formed.
  • the dummy conductors 58D and 58DS are arranged around the isolated wiring pattern 58S and the isolated land 58RS.
  • no electric field concentration occurs, and the wiring pattern 58S, the land 58R, and the isolated land 58RS can be formed with a uniform thickness.
  • the etching liquid circulation becomes uniform, and the wiring pattern 58S can be formed with a uniform thickness ( ⁇ ⁇ ⁇ ) and width (37zm).
  • FIG. 30 shows a cross section of a printed wiring board according to the fourth embodiment of the present invention.
  • Build-up wiring layers 90 A and 90 B are formed on the front and back surfaces of the multilayer core substrate 30.
  • the built-up layers 90 A and 90 B are formed of an interlayer resin insulation layer 50 on which the via hole 60 and the conductor circuit 58 are formed, and an interlayer resin insulation layer on which the via hole 160 and the conductor circuit 158 are formed. It consists of layer 150.
  • solder bump 76 U for connecting to a bump (not shown) of the IC chip is formed, and on the back side, a solder bump for connecting to a bump (not shown) of the motherboard is formed. Solder bumps 76D are formed. In the printed wiring board, the conductor circuit from the solder bump 76 U connected to the IC chip is connected to the solder bump 76 D connected to the motherboard side. Front side built-up layer 9 0 A and the built-up layer 90 B on the back side are connected via a through hole 36 formed on the core substrate 30.
  • a land 36a is formed in the opening of the through hole 36, an upper via hole 60 is connected to the land 36a, and a conductor circuit 58 connected to the via hole 60 is connected to the land 36a.
  • the upper via hole 160 is connected, and solder bumps 76 U and 76 D are formed on the conductor circuit 158 connected to the via hole 160.
  • FIG. 31 shows a BB cross section of the core substrate 30 of the printed wiring board in FIG.
  • the land 36a formed in the opening of the through hole 36 is formed in a circular shape, and the via hole 60 is directly connected to the land 36a as described above with reference to FIG. Have been.
  • This connection eliminates dead space by allowing the area immediately above the land 36a to function as a conventional inner layer pad, and furthermore, an inner layer pad for connecting the land 36a to the via hole 60. Since no 226 b is added, the shape of the land 36 a of the through hole 36 can be circular. As a result, the number of through holes can be increased by increasing the arrangement density of the through holes 36 provided in the multilayer core substrate 30.
  • the wiring from the plurality of bumps on the back side is connected to the bumps on the front side while being integrated, but by forming through holes at the required density, the front and back sides are formed.
  • the formed build-up wiring layers 90 A and 9 OB wiring can be integrated at the same pace.
  • the number of build-up wiring layers 90 A and 90 B formed on the front side and the back side can be reduced.
  • the radius of the land 36a, the diameter TW of the through hole 16, the error range of the land 36a for the through hole 16 with respect to the land 36a, and the opening (via hole) By setting the diameter BW of 60 and the error range 2 ⁇ of the aperture 60 to be equal to or more than the combined value, a via hole 60 is formed on the land 36a. It is. On the other hand, by setting the diameter RW of the land 36a to 700 or less, the arrangement density of through-holes is increased as compared with a configuration in which a land for arranging via holes is added to the land of the conventional technology.
  • the radius of the through hole 16 for the through hole is not more than 175 m and not less than 125 m. If it exceeds 175 / xm, the number of through-holes provided on the core substrate will decrease, and if it is less than 125 ⁇ m, it will be difficult to form by drilling.
  • the radius of the land 36a is larger than the radius of the through hole 16 for the through hole by 75 ⁇ 111 to 1775. This is the minimum technically possible value for via hole 60 diameter 25 m, via hole opening error for land 36 a ⁇ 12.5 (total 25) im, through hole 16 The error of land 36a is 25 m, and the sum of these is 75 m.
  • the minimum value that can be mass-produced economically is 35 m in diameter of via hole 60, ⁇ 20 (total 40) m of opening 60 for via hole, and 100 ⁇ of error of land 36a with respect to through hole 16. Is 1 75 m. That is, by forming a land 75 / xm to 175zm larger than the radius of the through hole, it is possible to technically and economically arrange a via hole on the land.
  • composition of the adhesive for electroless plating, B. interlayer resin insulation, and C. the composition of the resin filler used in the method of manufacturing the printed wiring board of the fourth embodiment are the same as those of the first embodiment. Is omitted.
  • a copper-clad laminate 3 OA in which 18 m of copper foil 32 is laminated on both sides of a substrate 30 is used as a starting material.
  • the copper-clad laminate 3OA is drilled to form a through hole 16 having a diameter (TW) of 300 m (FIG. 23 (B)).
  • the diameter of the through hole 16 for through hole is desirably 350 / xm or less and 250 m or more. Over 3 50 / m to core substrate This is because the number of through-holes is reduced, and if it is less than 250 m, it is difficult to form by drilling.
  • the entire substrate is subjected to an electroless plating process, and an electroless plated copper film 18 is deposited on the inner wall of the through hole 16 to form a through hole 36 (FIG. 23 (C)).
  • the land 36a of the through hole, the conductor circuit 34, and the alignment mark 33 are formed by etching in a pattern (FIG. 23 (B)).
  • the land 36a is formed to have a diameter (RW) 600.
  • a resin filler is obtained by mixing and kneading the above-described raw material composition for preparing the resin filler of C.
  • the substrate 30 that has been subjected to the process (4) is polished by a belt sander so that no resin filler remains on the land 36 a of the through hole 36 and the surface of the conductive circuit 34.
  • a heat treatment was performed to cure the resin filler 40.
  • the roughened layer on the upper surface was removed, and both surfaces of the substrate 30 were smoothed as shown in FIG. 24 (G).
  • a roughened layer (uneven layer) 42 was formed on the through-hole lands 36a and the upper surface of the conductor circuit 34 exposed in the process (5).
  • the raw material composition for preparing the adhesive for electroless plating of the composition A was mixed by stirring, and the viscosity was adjusted to 7 Pa * s to obtain an adhesive solution for electroless plating (for upper layer).
  • Fig. 25 (I) On both sides of the substrate 30 (Fig. 24 (H)) in (6) above, Fig. 25 (I) As shown in (4), an interlayer resin insulating material (for lower layer) 44 having a viscosity of 1.5 Pa-s obtained in the above (7) is applied and dried. Next, the photosensitive adhesive solution (for upper layer) 46 having a viscosity of 7 Pa * s obtained in the above (7) is applied and dried, and the adhesive layer 50 having a thickness of 35 / Xm is formed. Form.
  • a photomask film (not shown) is brought into close contact with both surfaces of the substrate 30 on which the adhesive layer 50 has been formed in (8), and is exposed. This is spray-developed, the substrate is exposed, and heated (post-baked),
  • An insulating layer (two-layer structure) 50 is formed.
  • the alignment of the photomask film when forming the openings 48 is performed with reference to the alignment marks 33 shown in FIG. Since the through hole 16 for the through hole described above is formed mechanically by a drill, it is difficult to improve the positional accuracy. Therefore, the land 36a formed in the through hole is formed with a positional accuracy of 90 ⁇ ( ⁇ 45 ⁇ m) with respect to the through hole.
  • the land 36a formed in the through hole is formed with a positional accuracy of 90 ⁇ ( ⁇ 45 ⁇ m) with respect to the through hole.
  • the positional accuracy of the opening 48 with respect to the land 36a should be set at least twice. Is set to ⁇ 15.
  • the positioning marks 33 shown in FIG. 31 are provided at the same time as the lands 36 a as long as the above-mentioned required accuracy is obtained for the core substrate 30 for multi-segmenting.
  • Positioning of the photomask film is adjusted based on 3 to improve the positioning accuracy. For example, when a land is formed, the position of the four corners of one multi-panel board (for example, 36 boards) is aligned with the alignment reference (positioning mark) at the four corners. When forming 8, the required accuracy is obtained by aligning with the alignment reference (positioning mark) arranged at the four corners of several substrates to be divided (for example, for 8 substrates). To achieve.
  • the radius of the land 36a is 1 4 more than the radius of the through hole 16 for the through hole.
  • the opening 48 can be formed on the land 36a by forming it larger than 0 im. This means that the minimum technically possible values are the diameter 25 of the via hole 60, the error of the opening for the via hole with respect to the land ⁇ 12.5 (total 25) um, the error of the land 36 a with the through hole 16 of 25 ⁇ xm, This is because the sum of them is 75 m.
  • the land 36a to be approximately 175 large, a multilayer printed wiring board can be formed with a high yield.
  • the minimum value that can be mass-produced economically is the diameter of the via hole 60 of 35; m, the error of the via hole opening 60 ⁇ 20 (total 40) rn, and the error of the land 36a with respect to the through hole 16 of 100; Because the sum of them is 1 75.
  • the printed wiring board of the fourth embodiment by forming a land 140 xm to 175 m larger than the radius of the through hole, it is technically and economically possible to arrange via holes on the land. Become.
  • the opening 48 is formed by etching, but the opening can be formed similarly by using laser light.
  • the substrate 30 with the openings 48 formed is immersed in chromic acid, and the surface of the interlayer resin insulation layer 50 is made a roughened surface 51 as shown in FIG. 25 (K), and then immersed in a neutral solution. And then wash with water.
  • catalyst nuclei are attached to the surface of the interlayer resin insulating layer 50 and the inner wall surface of the via hole opening 48.
  • Electrolytic copper plating is performed to form a 15-thick electrolytic plated copper film 56 (FIG. 27 (N);).
  • the substrate 30 on which the conductor circuit 58 is formed is immersed in an electroless plating solution, and as shown in FIG. 28 (P), a 3 m-thick copper-nickel A roughened layer 62 made of phosphorus is formed.
  • the surfaces of the conductor circuit 58 and the via hole 60 can be roughened by an etchant or an oxidation-reduction treatment.
  • a commercially available solder resist composition is applied to both sides of the wiring board obtained in (16) in a thickness of 20 ill. Next, after performing a drying treatment, an exposure and development treatment was performed. Further, a heat treatment is performed to form a solder resist layer (thickness: 20 tm) 70 in which the pad portion 71 is opened (opening diameter 200 wm) (see FIG. 29 (R)).
  • a solder-resist layer is applied with a resin composition for reinforcement around the opening group of the solder resist to form a reinforcement layer 78 having a thickness of 40 m.
  • the substrate 30 on which the solder resist layer 70 was formed was immersed in an electroless nickel plating solution to form a nickel plating layer 72 having a thickness of 5 m in the opening 71. Further, the substrate 30 is immersed in an electroless plating solution to form a plating layer 74 having a thickness of 0.03 m on the nickel plating layer 72 (FIG. 29 (S)). (20) Then, solder paste is printed on the opening 71 of the solder resist layer 70 and reflowed with 200 to form solder bumps 76U and 76D, thereby manufacturing a printed wiring board having solder bumps ( (Fig. 30).

Description

明細書 プリント配線板及びプリント配線板の製造方法 技術分野
この発明は、 配線パターンの形成されたプリント配線板に関し、 特に、 多層 ビルドアップ配線板に好適に用いることができるプリント配線板及びプリント 配線板の製造方法に関するものである。 背景技術
現在、 多層プリント配線板の高密度化を実現するために、 コア基板に絶縁層 と導体層とを交互にビルトアップして行く方法が採用されている。 ここで、 該 ビルトアップの方法としては、 フルアディティブとセミアディティブとの 2種 類がある。 このセミアディティブによる多層プリント配線板の層間樹脂絶縁層 上への導体回路の製造工程について、 第 3 2図を参照して説明する。
先ず、 コア基板 2 3 0の両面に、 バイァホールとなる開口 2 5 0 aを有する 絶縁層 2 5 0を形成し、 該層間樹脂絶縁層 2 5 0の表面に均一に無電解めつき 銅膜 2 5 2を形成する (第 3 2図 (A) ) 。 そして、 無電解めつき銅膜 2 5 2 の上にレジストを形成するためのレジストフイルム (図示せず) を接着させた 後、 該レジストフイルムを露光 '現像してめっき用レジスト 2 5 4を形成する (第 3 2図 (B ) ) 。 その後、 電解めつき液にコア基板 2 3 0を浸潰し、 該無 電解めつき銅膜 2 5 2を介して通電することで、 レジスト 2 5 4の非形成部に 電解めつき銅膜 2 5 6を析出させる (第 3 2図 (C ) ) 。 そして、 該レジスト 2 5 4を剥離し、 該レジスト 2 5 4下の無電解めつき銅膜 2 5 2をエッチング により剥膜することで、 配線パターン 2 5 8 a、 2 5 8 b及びバイァホール 2 6 0を形成する。 同様な工程を繰り返し、 更に層間樹脂絶縁層 3 5 0と配線パ 夕一ン 3 5 8及びバイァホール 3 6 0とを形成する (第 3 2図 (E ) ) 。 第 3 2図 (E ) の8— 8断面を第3 3図 (B ) に示す。 現在、 多層プリント 配線板では、 断線防止のため 1つの主配線から枝分かれした配線を引き出すと いう設計を採用する。 このため、 第 3 3図 (A) 、 第 3 3図 (B ) に示すよう に T字状の交差部 Xが発生する。
しかしながら、 上述した交差部 Xにおいて配線パターンが断線することがあ つた。 即ち、 第 3 2図 ( C ) を参照して上述したように、 該配線パターン 2 5 8は、 レジスト 2 5 4の非形成部に形成される力 第 3 3図 (Α) の交差部 X のように、 該交差部の配線パターン 2 5 8の壁面 2 5 8 ι3、 2 5 8 /3が 9 0 ° 以下で交差 (ここでは直角) する角部 Cにおいては、 めっき液の回り込みが悪 くなり、 配線パターンが細くなる。 このため、 断線が生じることがあった。 また、 第 3 3図 (Β ) に示すように、 該交差部 Xにおいては、 銅等の金属か らなる配線パターン 2 5 8 bが急に曲がっているため、 熱収縮を繰り返した際 に、 該交差部の角部 Cに於いて応力が集中し、 該配線パターンにクラック C L が入り断線することがあった。
更に、 第 3 2図 (E ) を参照して上述したように該配線パターン 2 5 8 bの 上に層間樹脂絶縁層 3 5 0を塗布した際に、 第 3 3図 (B ) に示すように交差 部の角部 Cにおいて、配線パターン 2 5 8 bと層間樹脂絶縁層 3 5 0との間に、 気泡 Bが残ることがある。 ここで、 層間樹脂絶縁層 3 5 0の下層に気泡 Bが残 ると、 プリント配線板を熱収縮させた際に、 該気泡 Bが膨張し、 プリント配線 板の故障原因となる。 本発明の更なる背景技術として、 多層ビルドアップ配線板は、 コア基板の上 に層間樹脂絶縁層と配線層とを交互に積層することで形成されている。 現在、 多層ビルドァップ配線板は、 主としてアディティブ法により製造されており、 上述した配線層は、 電解、 又は、 無電解めつきにより層間樹脂絶縁層上に形成 されたレジストの開口部に形成される。 そして、 上下の配線層は、 層間樹脂絶 縁層を貫通するバイァホールにより電気的に接続されている。 この配線層は、 バイァホールの受け皿として用いられるバイァホールランド、 配線パターン、 電源などの高電位が印加されコンデンサの電極の如き役割を果たすベ夕部等か らなる。 ここで、 バイァホールランドの大きさ、 配線パターンの幅、 及び、 こ れらの絶縁間隔は、 レジストの解像度、 メツキの付き具合等により最小値が決 定され、 この最小値よりも大きな値でバイァホールランド、 配線パターンは製 造されている。 パッケージ用の多層ビルドアップ配線板は、 上面に実装される I Cチップな どの電子部品と、 下面に位置するマザ一ボード等のプリン卜配線板とを電気的 に接続するコネクタとしての役割を果たす。 ここで、 該電子部品とプリント配 線板との接続部分の高密度化に対応するため、 より狭い配線パターンの線幅、 絶縁間隔、 ランド径が求められている。 しかしながら、 これらの値を、 上述し た最小値よりも小さくすると、 僅かな工程条件のばらつきにより、 所望の配線 が形成できず、 配線の断線、 配線同士の短絡等が発生する確率が高まり、 歩留 まりが低下する。
一方、 配線パターンの線幅、 絶縁間隔を小さくせずに、 上述した高密度化に 対応するためには、 多層ビルドアップ配線板のビルドアップ層の層数を増やす ことによつても可能である。 しかし、 ビルドアップ層数を増やせば、 製造工程 が指数関数的に煩雑になるのに加えて、 信頼性と共に歩留まりが低下する。 ここで本発明の更なる背景技術として、 従来技術の多層ビルドアップ配線 板においては、 配線パターンの厚みの厚い部分と薄い部分とが発生し、 抵抗 が均一にならないため、 電気信号の伝搬に悪影響を与えていた。 更に、 配線 パターン (厚み平均 1 5 /i m) の上層に形成される層間樹脂絶縁層 (3 0 m) の厚みが不均一となり、 電気特性を一定にできないため、 性能を高める ことが困難であった。
この原因を本発明者が研究したところ、 配線パターンの配置される密度に より層間樹脂絶縁層の厚みにばらつきが生じていることが判明した。 例えば、 配線密度が高い部分で、 厚みが薄く、 密度が低い (回りに信号線がない部分) ところで、 厚くなることがある。 また、 反対に、 配線密度が高い部分で、 厚 みが厚く、 密度が低いところで、 薄くなることもある。
この事実から、 第 1に、 めっき厚によりばらつきが生じているものと考え られる。 即ち、 配線密度の低い箇所では、 電解めつきの際に電界が集中して 厚みが厚くなり、 反対に、 配線密度の高い箇所では、 電界が分散するため、 信号線の厚みが薄くなるものと考えられる。 /
- 4 - 更に、 第 2の理由として、 エッチング液の液回りよつて、 配線パターンの 厚みにばらつきが発生しているものと考えられる。 現在、 より高い性能を得 るため、 セミアディティブ法により多層ビルドアップ配線板が主に形成され る。 該セミアディティブ法においては、 層間樹脂絶縁層に均一に無電解めつ き膜を施した後、 レジストパターンを形成し、 該無電解めつき膜を介して通 電して、 レジス卜の非形成部に電解めつき膜を形成することで導体層を形成 する。 ここで、 電解めつき膜を形成した後、 レジストを剥離してから、 レジ スト下の無電解めつき膜をライトエッチングにより除去する。 しかし、 この ライトエッチングにおいて、 配線密度が高い部分では、 エッチング液の液回 りが悪く配線パターンの厚みが厚くなり、 反対に、 密度が低いところでは、 液回りが良すぎて、 配線パターンの厚み薄くなると共に、 線幅も狭くなるこ とがある。 本発明の更なる背景技術として、 従来技術に係るパッケージ基板では、 多 層コア基板内の導体層とビルドアップ配線層との接続は、 多層コア基板の表 面にスルーホールから配線した内層パッドを設け、 この内層パッドにバイァ ホールを接続させて行っていた。 即ち、 スルーホールのランドに上層へのバ ィァホール接続用の内層パッドを付加するか、 或いは、 スルーホールのラン ドに配線を介してバイァホール接続用の内層パッドを連結していた。
しかしながら、 従来技術のランド形状では、 内層パッド相互の絶縁を保つ ためにスルーホール間隔が広がり、 多層コア基板へのスルーホールの形成数 を制限していた。
一方、 パッケージ基板では、 表面側のバンプの数よりも裏面のバンプが多 く形成されている。 これは、 裏面の複数のバンプからの配線が統合されなが ら表面側のバンプへ接続されるためである。 例えば、 信号線に対して低抵抗 であることの要求される電源線は、 裏面のバンプ (マザ一ボード側) にて 2 0本であったものが、 表面 ( I Cチップ側) では、 1本に統合される。 ここで、 コア基板の表側に形成されるビルドアップ配線層と、 裏側に形成 されるビルドアップ配線層とで、 同じペースで配線を統合できることが、 上 層のビルドァップ配線層と下層のビルドァップ配線層との層数を等しく、 即 ち、 層数を最小にする上で望ましい。 しかしながら、 上述したように多層コ ァ基板に形成し得るスルーホールの数は制限される。 このため、 従来技術の パッケージ基板においては、 裏側のビルドアップ配線層において或る程度配 線を統合してから、 多層コア基板のスルーホールを通して、 表側のビルドア ップ配線層へ接続していた。 即ち、 表側のビルドアップ配線層では、 配線の 密度が下がつているため、 本来的に裏側のビルドァップ配線層と同じだけの 層数を必要としていない。 しかし、 表裏のビルドアップ配線層の層数を異な らしめると、 非対称性から反りが発生するため、 表裏の層数を同じにしてい た。 即ち、 多層コア基板に形成されるスルーホールの数が制限されるため、 裏側のビルドアップ配線層の層数を増やさなければならないのに加えて、 該 層数の増えた裏側と等しい層数に表側のビルドァップ配線層を形成せねばな らなかった。
即ち、 従来技術のプリント配線板 (パッケージ基板) においては、 ビルド アップ層の層数を増やしている為、 上下層の接続の信頼性が低下すると共に、 パッケージ基板のコストが上昇し、 また、 パッケージ基板の厚みや重さが必 要以上に大きくなつてしまうという問題があつた。 本発明は、 上述した課題を解決するためになされたものであり、 その目的と するところは、 配線パターンに断線を生じせしめないプリン卜配線板及びプリ ント配線板の製造方法を提供することにある。
本発明の目的は、 高い歩留まりで製造できる高密度のプリント配線板を提供 することにある。
本発明の目的は、 配線パターン及び層間樹脂絶縁層の厚みの均質性に優れ るプリント配線板を提供することにある。
本発明の目的は、 コア基板に形成されるスルーホールを高密度化すること で、 ビルドアップ層の層数を減らし得るプリン卜配線板及びプリント配線板 の製造方法を提供することにある。 発明の開示
請求項 1は、 上記目的を達成するため、 絶縁基板又は層間樹脂絶縁層が設け られた基板上に配線パターンを有するプリント配線板において、
前記配線パターンの交差部にフィレツトを付加させたことを技術的特徴とす る。
請求項 1のプリント配線板においては、 プリント配線板の配線パターンの交 差部にフィレットを付加させているため、 該交差部において配線パターンが細 くなり断線することがない。 また、 熱収縮によってもクラックが発生しない。 また、 請求項 2は、 絶縁基板又は層間樹脂絶縁層が設けられた基板上に配線 パターンを有するプリント配線板において、
前記配線パターンの交差部であって、 9 0 ° 以下の角部にフィレツトを付加 させたことを技術的特徴とする。
請求項 2のプリント配線板においては、 プリント配線板の配線パターンの交 差部であって、 9 0 ° 以下の角部にフィレットを付加させているため、 該交差 部において配線パターンが細くなつて断線することがない。 また、 熱収縮によ つてもクラックが発生しない。
請求項 3のプリント配線板においては、 プリント配線板の配線パターンの交 差部にフィレツトを付加させてあり、 該交差部において応力が集中することが ないため配線パターンに断線が生じず、 更に、 該配線パターンの交差部と層間 樹脂絶縁層との間に気泡が残ることがないので、 プリント配線板の信頼性が高 まる。
請求項 4は、 絶縁基板又は層間樹脂絶縁層が設けられた基板上に配線パター ンを形成するための開口部を有するレジストを形成する工程と、
該レジストの開口部に金属層を析出させることにより配線パターンを形成す る工程とを備えるプリント配線板の製造方法において、
前記レジストを形成する工程において、 配線パターンの交差部であって、 9 - Ί -
0 ° 以下の角部を面取りすること技術的特徴とする。
請求項 4のプリン卜配線板の製造方法においては、 配線パターンを形成する ための開口部を有するレジストを形成する工程において、 配線パターンの交差 部であって、 9 0 ° 以下の角部を面取りしてレジストを形成する。 そして、 該 面取り部がフィレットとなるように配線パターンを形成する。 ここで、 フィレ ッ卜を付加させてあるため、 該交差部において配線パターンが細くなり断線す ることがない。
請求項 5は、 絶縁基板又は層間樹脂絶縁層が設けられた基板上に配線パ夕一 ンを形成するための開口部を有するレジストを形成する工程において、 配線パ ターンの交差部であって、 9 0 ° 以下の角部を面取りしてレジストを形成する 工程と、
該レジストの開口部に金属層を析出させることにより配線パターンを形成す る工程と、
前記配線パターンの上層に層間樹脂絶縁層を形成する工程と、
前記層間樹脂絶縁層の上層に配線パターンを形成する工程と、 を備えること を技術的特徴とする。
請求項 5のプリント配線板のにおいては、 配線パターンを形成するための開 口部を有するレジストを形成する工程において、 配線パターンの交差部であつ て、 9 0 ° 以下の角部となる部位を面取りしてレジストを形成する。 そして、 該面取り部がフィレットとなるように配線パターンを形成する。 その後、 層間 樹脂絶縁層及び配線パターンを更に形成する。 ここで、 フィレットを付加させ ているため、 該交差部において配線パターンが細くなり断線することがなレ、。 また、 フィレットを付加させてあり、 交差部において応力が集中することがな いため配線パターンに断線が生じず、 更に、 該配線パターンの交差部と層間樹 脂絶縁層との間に気泡が残ることがないので、 プリント配線板の信頼性が高ま る。
請求項 6は、 上記目的を達成するため、 導体部と配線パターンとが配設され たプリント配線板であって、
配線パターンを、 隣接する導体部との距離に応じて幅の狭い部分を設けたこ とを技術的特徴とする。 請求項 6のプリント配線板では、 配線パターンに隣接する導体部との距離に 応じて幅の狭い部分を設けることで、 配線パターンと導体部との絶縁距離を保 ち、 高密度化が可能となる。 ここで、 導体部との絶縁距離が保ち得る部位は配 線パターンの幅を狭くしないため、 断線が生じる可能性が低くなり、 歩留まり が高まる。
請求項 7は、導体部と配線パターンとが配設されたプリント配線板であって、 前記配線パターンを、 前記導体部に挟まれた部位の幅を狭くしたことを技術 的特徴とする。
請求項 7のプリント配線板では、 配線パターンを、 導体部に挟まれた部位の 幅を狭くすることで、 配線パターンと導体部との絶縁距離を保ち、 高密度化が 可能となる。 ここで、 導体部との絶縁距離が保ち得る部位、 即ち、 導体部で挟 まれていない部分は配線パターンの幅を狭くしないため、 断線が生じる可能性 が低くなり、 歩留まりが高まる。
請求項 8のプリント配線板では、 1本の配線パターンが導体部に挟まれた際 に、 該配線パターンの中心側に幅を狭くしてあるため、 両導体部からの絶縁距 離を保つことができる。
請求項 9は、 請求項 7において、 2本の前記配線パターンが前記導体部に挟 まれた際に、 該配線パターンをそれぞれ導体部との反対側に幅を狭くしたこと を技術的特徴とする。
請求項 9のプリント配線板では、 2本の配線パターンが導体部に挟まれた際 に、 該配線パターンをそれぞれ導体部との反対側に幅を狭くしてあるため、 両 導体部からの絶縁距離を保つことができる。
請求項 1 0は、 請求項 7において、 少なくとも 3本以上の前記配線パターン が前記導体部に挟まれた際に、
両側を除く中央の配線パターンの少なくとも一部を中心側に幅を狭くし、 両側の配線パ夕一ンをそれぞれ導体部との反対側に幅を狭くしたことを技術 的特徴とする。
請求項 1 0のプリント配線板では、 3本以上の配線パターンが導体部に挟ま れた際に、 両側を除いた中央の配線パターンの少なくとも一部を中心側に幅を 狭くし、 両側の配線パターンをそれぞれ導体部との反対側に幅を狭くしてある ため、 両導体部からの絶縁距離及び配線パターン相互の絶縁距離を保つことが できる。
請求項 1 1のプリント配線板では、 導体部の配線パターン側を切り欠いてあ るため、 配線パターンと両導体部との絶縁距離を保つことができる。
請求項 1 2のプリント配線板は、 多層ビルドアップ配線板の配線パターンの ピツチを狭めることができるため、 ビルドァップ層の層数を増やすことなく高 密度化を実現できる。
請求項 1 3のプリント配線板は、 バイァホールランド又は実装用パッド間の ピッチを狭めることがあできるため、 ビルドアップ層の層数を増やすことなく 高密度化を実現できる。
上記目的を達成するため、 請求項 1 4は、 層間樹脂絶縁層と導体層とを交 互に積層してなるプリント配線板において、
前記導体層を構成する配線パターンの回りにダミー導体を配設したことを 技術的特徴とする。
また、 請求項 1 5は、 層間樹脂絶縁層と導体層とを交互に積層してなるプ リント配線板において、
前記導体層を構成する複数本の配線パターンの回りにダミー導体を配設し たことを技術的特徴とする。
請求項 1 4及び 1 5の発明では、 配線パターンの回りにダミー導体を配設 しているので、 導体層を電解めつきにより形成する際に、 電界の集中が発生 せず、 配線パターンを所定の厚みに形成することができる。 このため、 孤立 している配線パターンと、 密集部分の配線パターンとを均一な厚みに形成す ることが可能になり、 更に、 該配線パターン上層の層間樹脂絶縁層の厚みを 均一にできるので、 プリント配線板の電気特性を高めることができる。 なお、 本発明でいう配線パターン、 ダミー導体は、 いわゆるコア基板上に形成され なくてもよいことを、 念のため付記しておく。
請求項 1 6の発明では、 ダミー導体の幅を配線パターンの最小の幅の 1〜 3倍にしてあるため、 電界の集中が発生せず、 配線パターン及びダミー導体 を所定の厚みに形成することができる。
請求項 1 7の発明では、 ダミー導体と配線パターンとの間隔を、 配線パ夕 ーンの最小の幅の 1〜 3倍にしてあるため、 電界の集中が発生せず、 配線パ ターン及びダミー導体を所定の厚みに形成することができる。
請求項 1 8は、 層間樹脂絶縁層と導体層とを交互に積層してなるプリント 配線板において、
前記導体層を構成する孤立ランドの回りにダミー導体を配設したことを技 術的特徴とする。
請求項 1 8の発明では、 孤立ランドの回りにダミー導体を配設してあるた め、 導体層を電解めつきにより形成する際に、 電界の集中が発生せず、 孤立 ランドを所定の厚みに形成することができる。 このため、 孤立しているラン ドと、 密集部分のランドとを均一な厚みに形成することが可能になり、 プリ ント配線板の電気特性を高めることができる。
請求項 1 9の発明では、 孤立ランドの回りをダミー導体で囲んであるため、 孤立ランドが外部からのノイズ等の影響を受けるのを軽減できる。
請求項 2 0の発明では、 ダミー導体の幅を、 ランドの径の 1 / 6〜 3倍に してあるため、 電界の集中が発生せず、 ランド及びダミー導体を所定の厚み に形成することができる。
請求項 2 1の発明では、 ダミー導体と孤立ランドとの最小間隔を、 ランド 径の 1 / 6〜 3倍にしてあるため、 電界の集中が発生せず、 ランド及びダミ 一導体を所定の厚みに形成することができる。
請求項 2 2は、 層間樹脂絶縁層と導体層とを交互に積層してなるプリント 配線板において、
前記導体層にダミー導体を配設すると共に、 該ダミ一導体とダミー導体と の交差部にフィレツトを形成したことを技術的特徴とする。
請求項 2 2の発明では、 ダミー導体とダミー導体との交差部にフィレツト を形成してあるため、 ダミ一導体相互を適正に接続することができる。 請求項 2 3は、 層間樹脂絶縁層と導体層とを交互に積層してなるプリント 配線板において、
前記導体層にダミー導体を配設すると共に、 該ダミー導体とダミー導体と の交差部であって、 直角又は鋭角部分にフィレツトを形成したことを技術的 特徴とする。
請求項 2 3の発明では、 ダミー導体とダミー導体との交差部であって、 直 角又は鋭角部分にフィレツトを形成してあるため、 直角及び鋭角部分がなく なり、 角部に起因する応力集中によるクラックが発生しない。
請求項 2 4のプリント配線板においては、 層間樹脂絶縁層と導体層とが交 互に積層され、 各導体層間がバイァホールにて接続されたビルドアップ配線 層が、 コア基板の両面に形成されてなるプリント配線板において、
前記コア基板に形成されたスルーホールに円形のランドが形成され、 該ラ ンドにバイァホールが接続されていることを技術的特徴とする。
請求項 2 4のプリン卜配線板においては、 スルーホールのランド上にバイ ァホールを設け、 該ランドにバイァホール接続用のパッドを付加しないため、 コア基板に配設するスルーホールの数を増やすことができる。
請求項 2 5のプリント配線板では、 スルーホールの半径が 1 7 以下 で 1 2 5 m以上である。 1 7 5 mを越えるとコア基板へのスルーホール の配設数が少なくなり、 1 2 5 m未満では、 ドリルによる形成が困難なた めである。 他方、 ランドの半径がスルーホールの半径よりも 7 5 z m〜 1 7 5 m大きい。 これは、 技術的に可能な最小値は、 バイァホール径 2 5 /z m、 ランドに対するバイァホール用開口の誤差 ± 1 2 . 5 (合計 2 5 ) rn, 通 孔に対するランドの誤差 2 5 mであり、 これらの合計が 7 5 だからで ある。 他方、 経済的に量産し得る最小値は、 バイァホ一ル径 3 5 w m、 ラン ドに対するバイァホール用開口の誤差 ± 2 0 (合計 4 0 ) m、 通孔に対す るランドの誤差 1 0 0 であり、 これらの合計が 1 7 5 / mであるからで ある。 即ち、 スルーホールの半径よりも 7 5 m〜 1 7 5 m大きくランド を形成することで、 ランド上にバイァホールを配設することが技術的及び経 済的に可能となる。
請求項 26のプリン卜配線板の製造方法においては、
(a) 多面取り用の基板にドリルでスルーホール用の通孔を穿設する工程、 (b) 前記通孔内に金属膜を形成する工程、
(c) 前記通孔の開口部にランドを形成する工程、
( d ) 前記基板に層間樹脂絶縁層となる樹脂を塗布する工程、
(e) 前記ランドに対して位置合わせを行い、 前記ランドの上に 35 Atm以 下の開口を前記樹脂に形成する工程、
( f ) 前記開口に金属膜を形成しバイァホールとする工程、 を含み、 前記ラ ンドの半径を、 前記通孔の半径と、 前記通孔に対するランドの誤差範囲と、 開口径と、 前記ランドに対する開口の誤差範囲とを合わせた値以上であって、 700 m以下に設定したことを技術的特徴とする。
請求項 26の発明では、 ランドの半径を、 通孔の径と、 通孔に対するラン ドの誤差範囲と、 開口径と、 前記ランドに対する開口の誤差範囲とを合わせ た値以上に設定することで、 ランドの上にバイァホールを形成することが可 能になる。 ここで、 ランド径を 700 xm以下にすることで、 従来技術のラ ンドにバイァホール配設用のランドを付加する構成と比較して、 スルーホー ルの配設密度を高めることができる。
請求項 27の発明では、 ランドの半径を 200〜350 mに設定してあ る。 これは、 技術的可能な最小値は、 スルーホール半径 125 Atm、 バイァ ホール径 25 /i m、 ランドに対するバイァホール用開口の誤差が ± 12. 5 (合計 25) m, 通孔に対するランドの誤差 25 であり、 これらの合 計が 200 mである。 他方、 経済的に量産し得る最小値は、 スル一ホール 半径 175 m、 バイァホール径 35 m、 バイァホール用開口の誤差 ± 2 0 (合計 40) 、 通孔に対するランドの誤差 100 mであり、 これらの合 計 (半径) が 350 mである。 この値に設定することで、 技術的に可能で あり、 経済性の高い範囲でランドの上にバイァホールを配設することが可能 となる。
なお、 上記プリント配線板においては、 基板上にめっきレジストを形成し、 この開口部に金属層を析出させて配線パターンとするフルアディティブ法や、 或いは、 基板上に金属層を設けた後、 めっきレジス卜を形成し、 この開口部に さらに金属層を析出させ、 めっきレジストを除去した後、 めっきレジスト下の 金属層を除去して配線パターンとするセミアディティブ法を採用できる。
本発明では、 上記層間樹脂絶縁層として無電解めつき用接着剤を用いるこ とが望ましい。 この無電解めつき用接着剤は、 硬化処理された酸あるいは酸 化剤に可溶性の耐熱性樹脂粒子が、 酸あるいは酸化剤に難溶性の未硬化の耐 熱性樹脂中に分散されてなるものが最適である。
酸、 酸化剤で処理することにより、 耐熱性樹脂粒子が溶解除去されて、 表 面に蛸つぼ状のアンカーからなる粗化面を形成できる。
上記無電解めつき用接着剤において、 特に硬化処理された前記耐熱性樹脂 粒子としては、 ①平均粒径が 10 m以下の耐熱性樹脂粉末、 ②平均粒径が 2 m以下の耐熱性樹脂粉末を凝集させた凝集粒子、 ③平均粒径が 2〜 10 /X m の耐熱性粉末樹脂粉末と平均粒径が 2 m以下の耐熱性樹脂粉末との混合物、 ④平均粒径が 2〜10 zmの耐熱性樹脂粉末の表面に平均粒径が 2 以下の 耐熱性樹脂粉末または無機粉末のいずれか少なくとも 1種を付着させてなる 疑似粒子、 ⑤平均粒径が 0. 1〜0. 8 /zmの耐熱性粉末樹脂粉末と平均粒 径が 0. 8 mを越え、 2 m未満の耐熱性樹脂粉末との混合物、 ⑥平均粒 径が 0. 1〜 1. 0 mの耐熱性粉末樹脂粉末を用いることが望ましい。 こ れらは、 より複雑なアンカ一を形成できるからである。
粗化面の深さは、 Rmax=0. 01〜20 mがよい。 密着性を確保す るためである。 特にセミアディティブ法では、 0. l〜5 ^mがよい。 密着 性を確保しつつ、 無電解めつき膜を除去できるからである。
前記酸あるいは酸化剤に難溶性の耐熱性樹脂としては、 「熱硬化性樹脂お よび熱可塑性樹脂からなる樹脂複合体」 又は 「感光性樹脂および熱可塑性樹 脂からなる樹脂複合体」 からなることが望ましい。 前者については耐熱性が 高く、 後者についてはバイァホール用の開口をフォトリソグラフィ一により 形成できるからである。
前記熱硬化性樹脂としては、 エポキシ樹脂、 フエノール樹脂、 ポリイミド 樹脂などを使用できる。 また、 感光化する場合は、 メタクリル酸やアクリル 酸などと熱硬化基をアクリル化反応させる。 特にエポキシ樹脂のァクリレー 卜が最適である。
エポキシ樹脂としては、 フエノールノボラック型、 クレゾ一ルノボラック 型、 などのノポラック型エポキシ樹脂、 ジシクロペン夕ジェン変成した脂環 式エポキシ樹脂などを使用することができる。
熱可塑性樹脂としては、 ポリエーテルスルフォン (P E S ) 、 ポリスルフ オン (P S F ) 、 ポリフエ二レンスルフォン (P P S ) 、 ポリフエ二レンサ ルファイ ド (P P E S ) 、 ポリフエ二ルェ一テル (P P E ) 、 ポリエーテル イミド (P I ) などを使用できる。
熱硬化性樹脂 (感光性樹脂) と熱可塑性樹脂の混合割合は、 熱硬化性樹脂 (感光性樹脂) Z熱可塑性樹脂 = 9 5 Z 5〜 5 0 / 5 0がよい。 耐熱性を損 なうことなく、 高い靭性値を確保できるからである。
前記耐熱性樹脂粒子の混合重量比は、 耐熱性樹脂マトリックスの固形分に 対して 5 ~ 5 0重量%、 望ましくは 1 0〜4 0重量%がよい。
耐熱性樹脂粒子は、 ァミノ樹脂 (メラミン樹脂、 尿素樹脂、 グアナミン樹 脂) 、 エポキシ樹脂などがよい。
なお、 接着剤は、 組成の異なる 2層により構成してもよい。
なお、 多層ビルドアップ配線板の表面に付加するソルダーレジス卜層とし ては、 種々の樹脂を使用でき、 例えば、 ビスフエノール A型エポキシ樹脂、 ビスフエノール A型エポキシ樹脂のァクリレート、 ノポラック型エポキシ樹 脂、 ノボラック型エポキシ樹脂のァクリレートをァミン系硬化剤やイミダゾ ール硬化剤などで硬化させた樹脂を使用できる。 P JP
- 15 - 一方、 このようなソルダーレジスト層は、 剛直骨格を持つ樹脂で構成され るので剥離が生じることがある。 このため、 補強層を設けることでソルダ一 レジスト層の剥離を防止することもできる。
ここで、 上記ノボラック型エポキシ樹脂のァクリレートとしては、 フエノ 一ルノボラックやクレゾ一ルノボラックのグリシジルエーテルを、 アクリル 酸やメ夕クリル酸などと反応させたエポキシ樹脂などを用いることができる。 上記イミダゾール硬化剤は、 25°Cで液状であることが望ましい。 液状であ れば均一混合できるからである。
このような液状イミダゾール硬化剤としては、 卜べンジルー 2-メチルイミ ダゾール (品名: 1 B2MZ ) 、 卜シァノエチルー 2-ェチルー 4-メチルイミダゾ —ル (品名: 2E4MZ- CN) 、 4-メチルー 2-ェチルイミダゾ一ル (品名: 2E4MZ ) を用いることができる。
このイミダゾ一ル硬化剤の添加量は、 上記ソルダーレジスト組成物の総固 形分に対して 1〜1 0重量%とすることが望ましい。 この理由は、 添加量がこ の範囲内にあれば均一混合がしゃすいからである。
上記ソルダ一レジストの硬化前組成物は、 溶媒としてグリコールエーテル 系の溶剤を使用することが望ましい。
このような組成物を用いたソルダ一レジスト層は、 遊離酸が発生せず、 銅 パッド表面を酸化させない。 また、 人体に対する有害性も少ない。
このようなグリコールエーテル系溶媒としては、 下記構造式のもの、 特に 望ましくは、 ジエチレングリコールジメチルェ一テル (D M D G ) およびト リエチレングリコールジメチルエーテル (D M T G ) から選ばれるいずれか 少なくとも 1種を用いる。 これらの溶剤は、 30〜50°C程度の加温により反応 開始剤であるべンゾフエノンやミヒラ一ケトンを完全に溶解させることがで きるからである。
CH 3 O - (CH 2 CH 2 0 ) n — CH 3 ( n = l〜5 ) このダリコールェ一テル系の溶媒は、 ソルダーレジスト組成物の全重量に 対して 1 0〜 7 (^1 %がよい。
以上説明したようなソルダーレジス卜組成物には、 その他に、 各種消泡剤 やレペリング剤、 耐熱性ゃ耐塩基性の改善と可撓性付与のために熱硬化性樹 脂、 解像度改善のために感光性モノマーなどを添加することができる。
例えば、 レべリング剤としてはアクリル酸エステルの重合体からなるもの がよい。 また、 開始剤としては、 チバガイギ一製のィルガキュア I 9 0 7、 光増感剤としては日本化薬製の D E T X— Sがよい。
さらに、 ソルダーレジス卜組成物には、 色素や顔料を添加してもよい。 配 線パターンを隠蔽できるからである。 この色素としてはフタロシアニングリ —ンを用いることが望ましい。
添加成分としての上記熱硬化性樹脂としては、 ビスフエノール型エポキシ 樹脂を用いることができる。 このビスフエノール型エポキシ樹脂には、 ビス フエノール A型エポキシ樹脂とビスフエノール F型エポキシ樹脂があり、 耐 塩基性を重視する場合には前者が、 低粘度化が要求される場合 (塗布性を重 視する場合) には後者がよい。
添加成分としての上記感光性モノマ一としては、 多価ァクリル系モノマー を用いることができる。 多価アクリル系モノマ一は、 解像度を向上させるこ とができるからである。 例えば、 多価アクリル系モノマーとして、 日本化薬 製の D P E— 6 A、 共栄社化学製の R— 6 0 4を用いることができる。
また、 これらのソルダーレジスト組成物は、 2 5でで0 . 5〜: l O P a - S i より望ましくは 1〜1 0 P a · sがよい。 ロールコ一夕で塗布しやすい 粘度だからである。 図面の簡単な説明
第 1図は、 本発明の第 1実施例に係る多層プリント配線板の製造方法の工程 図である。
第 2図は、第 1実施例に係る多層プリント配線板の製造方法の工程図である。 第 3図は、第 1実施例に係る多層プリント配線板の製造方法の工程図である。 第 4図は、第 1実施例に係る多層プリント配線板の製造方法の工程図である。 第 5図は、第 1実施例に係る多層プリント配線板の製造方法の工程図である。 第 6図は、第 1実施例に係る多層プリント配線板の製造方法の工程図である。 第 7図は、第 1実施例に係る多層プリント配線板の製造方法の工程図である。 第 8図は、第 1実施例に係る多層プリント配線板の製造方法の工程図である。 第 9図は、 第 4図の (M) に示す工程のコア基板の C矢視図である。
第 1 0図は、 第 4図の (O) に示す工程のコア基板の E矢視図である。
第 1 1図は、 第 1実施例の改変例に係る配線パターンの形成されたコア基板 の平面図である。
第 1 2図は、 第 1実施例の配線パターンを示す説明図である。
第 1 3図は、 本発明の第 2実施例に係る多層ビルドアップ配線板の断面を示 す図である。
第 1 4図の (A) は、 第 1 3図に示す多層ビルドアップ配線板の A— A横断 面図であり、 第 1 4図の (B ) は、 配線パターンの例を示す平面図である。 第 1 5図は、 配線パターンの例を示す平面図である。
第 1 6図は、 第 2実施例の配線パターンの例を示す平面図である。
第 1 7図は、 本発明の第 3実施例に係る多層ビルドアップ配線板の断面図 である。
第 1 8図は、 第 1 7図の X— X横断面図である。
第 1 9図の (A) は、 第 1 8図中の A部拡大図であり、 第 1 9図の (B ) は、 第 1 8図中の B部拡大図である。
第 2 0図の (C ) は、 第 1 8図中の C部拡大図であり、 第 2 0図の (C ' ) は、 孤立ランドの拡大図である。
第 2 1図は、 第 1 8図中の D部の拡大図でる。
第 2 2図は、 信号線及びダミー導体の拡大図である。
第 2 3図は、 本発明の第 4実施例に係るプリント配線板の製造工程図であ る。
第 2 4図は、 第 4実施例に係るプリント配線板の製造工程図である。
第 2 5図は、 第 4実施例に係る多層プリント配線板の製造工程図である。 第 26図は、 第 4実施例に係るプリント配線板の製造工程図である。
第 27図は、 第 4実施例に係るプリン卜配線板の製造工程図である。
第 28図は、 第 4実施例に係るプリント配線板の製造工程図である。
第 29図は、 第 4実施例に係るプリント配線板の製造工程図である。
第 30図は、 本発明の第 4実施例に係るプリント配線板の製造方法の断面 図である。
第 3 1図は、 第 30図に示すコア基板の B— B断面図である。
第 32図は、従来技術に係る多層プリント配線板の製造方法の工程図である。 第 33図の (A) は、 従来技術の多層プリント配線板の配線パターンを示す 図であり、 第 33図の (B) は、 第 32図の (E) の B— B断面図である。 発明を実施するための最良の形態
以下、 本発明の実施例に係る多層プリント配線板の製造方法について図を参 照して説明する。
ここでは、 第 1実施例に係る多層プリント配線板の製造方法に用いる A. 無 電解めつき用接着剤、 B. 層間樹脂絶縁剤、 C. 樹脂充填剤の組成について説 明する。
A. 無電解めつき用接着剤調製用の原料組成物 (上層用接着剤)
〔樹脂組成物①〕
クレゾ一ルノボラック型エポキシ樹脂 (日本化薬製、 分子量 2500) の 25%ァ クリル化物を 80wt%の濃度で DMDGに溶解させた樹脂液を 35重量部、 感光性 モノマ一 (東亜合成製、 ァロニックス M315 ) 3.15重量部、 消泡剤 (サンノブ コ製、 S— 65) 0.5 重量部、 NMP 3.6重量部を攪拌混合して得る。
〔樹脂組成物②〕
ポリエーテルスルフォン (PES) 12重量部、 エポキシ樹脂粒子 (三洋化成 製、 ポリマーポール) の平均粒径 1.0/xmのものを 7.2重量部、 平均粒径 0.5 mのものを 3.09重量部、 を混合した後、 さらに NMP30重量部を添加し、 ビ ーズミルで攪拌混合して得る。
〔硬化剤組成物③〕 CT/JP99/0 512
- 19 - イミダゾール硬化剤 (四国化成製、 2E4MZ-CN) 2重量部、 光開始剤 (チパガ ィギー製、ィルガキュア I一 907 ) 2重量部、光増感剤(日本化薬製、 DETX-S) 0.2 重量部、 NMP 1.5重量部を攪拌混合して得る。
B. 層間樹脂絶縁剤調製用の原料組成物 (下層用接着剤)
〔樹脂組成物①〕
クレゾ一ルノボラック型エポキシ樹脂 (日本化薬製、 分子量 2500) の 25%ァ クリル化物を 80wt%の濃度で DMDGに溶解させた樹脂液を 35重量部、 感光性 モノマー (東亜合成製、 ァロニックス M315 ) 4重量部、 消泡剤 (サンノプコ 製、 S— 65) 0.5 重量部、 NMP 3.6重量部を攪拌混合して得る。
〔樹脂組成物②〕
ポリエーテルスルフォン (PE S) 12重量部、 エポキシ樹脂粒子 (三洋化成 製、 ポリマーポール) の平均粒径 0.5 imのものを 14.49重量部、 を混合した 後、 さらに NMP30重量部を添加し、 ビーズミルで攪拌混合して得る。
〔硬化剤組成物③〕
イミダゾール硬化剤 (四国化成製、 2E4MZ-CN) 2重量部、 光開始剤 (チパガ ィギー製、ィルガキュア I 一 907 ) 2重量部、光増感剤(日本化薬製、 DETX-S) 0.2 重量部、 NMP1.5 重量部を攪拌混合して得る。
C. 樹脂充填剤調製用の原料組成物
本発明で使用される充填剤は、 ビスフエノール F型エポキシ樹脂、 ビスフエ ノール A型エポキシ樹脂から選ばれる少なくとも 1種以上のビスフエノール型 エポキシ樹脂およびイミダゾ一ル硬化剤、 無機粒子からなるものが望ましい。
無機粒子の粒子径は、 0. 1〜5. O mが望ましい。 また、 無機粒子の配 合量は、 重量比でエポキシ樹脂の 1 , 0〜2. 0倍がよい。
無機粒子としては、 シリカ、 アルミナ、 ムライト、 S i Cなどがよい。
充填剤が充填されるスルーホールの内壁は、 粗化層が形成されていることか 望ましく、 その凹凸の高さは、 Rma x = 0. 0 1〜5 ΠΊが望ましい。
〔樹脂組成物①〕
ビスフエノール Α型エポキシモノマー (油化シェル製、 ェピコ一ト 8 28) 100重量部、 表面に平均粒径 1.5^11の八123 球状粒子 150重量部、 N—メ チルピロリ ドン (NMP) 30重量部、 レべリング剤 (サンノプコ製、 ペレノ一 ル S 4) 1.5 重量部を攪拌混合し、 その混合物の粘度を 23± 1 °Cで 45, 000〜 49, OOOcps に調整する。
〔硬化剤組成物②〕
ィミダゾール硬化剤 (四国化成製、 2E4MZ-C ) 6.5 重量部。
引き続き、 プリント配線板の製造について第 1図乃至第 9図を参照して説明 する。
(1)第 1図(A) に示すように厚さ 1mmのガラスエポキシ樹脂または BT (ビ スマレイミドトリアジン) 樹脂からなる基板 30の両面に 12 の銅箔 32 がラミネートされている銅張積層板 3 OAを出発材料とする。 まず、 この銅張 積層板 3 OAをドリル削孔し、 通孔内に無電解めつき 33を析出させてスルー ホール 36を形成する (第 1図 (B) ) 。 そして、 銅箔 32をパターン状にェ ツチングすることにより、 第 1図 (C) に示すようコア基板 30に導体層 34 を形成する。
(2) この基板 30を水洗いし、 乾燥した後、 酸化浴 (黒化浴) として、 aOH (10g/ 1 ) , aC102 (40 g / 1 ) , Na34 ( 6 g Z 1 ) 、 還元浴として、
NaOH (lOgZ l ) , NaBH4 (6 g/ 1 ) を用いた酸化—還元処理により、 第 1 図 (D) に示すように導体層 34及びスルーホール 36の表面に粗化層 38を 設ける。
(3) 上述した Cの樹脂充填剤調製用の原料組成物を混合混練して樹脂充填剤 を得る。
(4) このコア基板 30のスルーホール 36に熱硬化性樹脂からなる充填剤 4 0を充填する。これと同時に、コア基板 30の表面へ充填剤 40を塗布する(第 2図 (E) 参照) 。
(5) 充填剤を熱硬化させ、 #400 のベルト研磨紙 (三共理化学製) を用いた ベルトサンダー研磨により、 スルーホールランド 36 a及び導体層 34の表面 に樹脂充填剤が残らないように研磨し、 次いで、 前記ベルトサンダー研磨によ る傷を取り除くためのバフ研磨を S i C砥粒にて行う。 このような一連の研磨 を基板の他方の面についても同様に行う。
次いで、 100 °Cで 1時間、 150°Cで 1時間の加熱処理を行って樹脂充填剤 4 0を硬化させる。 このようにして、 スルーホール 36等に充填された樹脂充填剤 40の表層部 およびスルーホールランド 36 aなどの上面の粗化層を除去して、 基板 30の 両面を平滑化する。
(6) 前記 (5) の処理で露出したスルーホールランド 36 a、 導体層 34上 面に第 2図 (G) に示すように、 厚さ 2.5^mの Cu— Ni— P合金からなる粗化 層 (凹凸層) 42を形成し、 さらに、 粗化層 42の表面に厚さ 0.3wmの Sn層 (図示せず) を設けることができる。
その形成方法は以下のようである。 基板 30を酸性脱脂してソフトエツチン グし、 次いで、 塩化パラジウムと有機酸からなる触媒溶液で処理して、 Pd触媒 を付与し、 この触媒を活性化した後、 硫酸銅 8g/し 硫酸ニッケル 0.6gZ 1、 クェン酸 15g/し 次亜リン酸ナトリウム 29g/ 1、 ホウ酸 31gZし 界 面活性剤 0.1g/ l、 pH== 9からなる無電解めつき浴にてめつきを施し、 導 体層 34上面およびスルーホールのランド 36 a上面に Cu— Ni— P合金の粗化 層 42を形成する。 ついで、 ホウフッ化スズ 0. lmol/ 1、 チォ尿素 1, Omol/ 1、 温度 50°C、 pH = l.2 の条件で Cu— Sn置換反応させ、 粗化層 42の表面に厚さ 0.3 zmの Sn層を設けることができる。 なお、 この Cu— Ni— P合金の粗化層 4 2の代わりに、 スルーホールランド 36 a、 導体層 34表面を、 第二銅錯体と 有機酸とを配合したエツチング液により粗化することも可能であり、 酸化還元 処理で粗化することも可能である。
(7) 上述した組成物 Bの層間樹脂絶縁剤調製用の原料組成物を攪拌混合し、 粘度 1.5 Pa * sに調整して層間樹脂絶縁剤 (下層用) を得る。
次いで、 上述した組成物 Aの無電解めつき用接着剤調製用の原料組成物を攪 拌混合し、 粘度 7Pa, sに調整して無電解めつき用接着剤溶液 (上層用) を得 る。
(8) 前記 (6) の基板 30 (第 2図 (G) ) の両面に、 第 2図 (H) に示す ように前記 (7) で得られた粘度 1.5Ρ3 · sの層間樹脂絶縁剤 (下層用) 44 を調製後 24時間以内に口一ルコ一夕で塗布し、水平状態で 20分間放置してから、 60°Cで 30分の乾燥 (プリべーク) を行う。 次いで、 前記 (7) で得られた粘度 7Pa - sの感光性の接着剤溶液 (上層用) 46を調製後 24時間以内に塗布し、 水平状態で 20分間放置してから、 60°Cで 30分の乾燥 (プリべーク) を行い、 厚 さ 35 i mの接着剤層 5 0を形成する。
(9) 前記 (8) で接着剤層 50を形成した基板 30の両面に、 85 im φの黒 円が印刷されたフォトマスクフィルム (図示せず) を密着させ、 超高圧水銀灯 により 500mJZcm2 で露光する。 これを DMT G溶液でスプレー現像し、 さら に、 当該基板を超高圧水銀灯により 3000mJZcm2 で露光し、 100 °Cで 1時間、 120 °Cで 1時間、 その後 150°Cで 3時間の加熱処理 (ポストべーク) をするこ とにより、 第 3図 (I) に示すようにフォトマスクフィルムに相当する寸法精 度に優れた 85 ίΐΏφの開口 (バイァホール形成用開口) 48を有する厚さ 35 mの層間樹脂絶縁層 (2層構造) 50を形成する。 なお、 バイァホールとなる 開口 48には、 スズめっき層を部分的に露出させることも可能である。
(10) 開口 48が形成された基板 30を、 クロム酸に 19分間浸漬し、 層間 樹脂絶縁層 50の表面に存在するエポキシ樹脂粒子を溶解除去することにより、 第 3図 ( J ) に示すように当該層間樹脂絶縁層 50の表面を粗化面 5 1とし、 その後、 中和溶液 (シプレイ社製) に浸漬してから水洗いする。
さらに、 粗面化処理 (粗化深さ 3 ^m) した該基板 30の表面に、 パラジゥ ム触媒 (アトテック製) を付与することにより、 層間樹脂絶縁層 50の表面お よびバイァホール用開口 48の内壁面に触媒核を付ける。
(1 1) 以下に示す組成の無電解銅めつき水溶液中に基板を浸漬して、 第 3図 (K) に示すように粗面全体に厚さ 0.6 / mの無電解銅めつき膜 52を形成す る。
〔無電解めつき水溶液〕
EDTA 150 g/
硫酸銅 20 g/
HCHO 30 mi/
N aOH 40 g/
ひ、 a ' —ビビリジル 80 mg/
PEG 0.1 g/
〔無電解めつき条件〕
70°Cの液温度で 30分
(12) 第3図 (乙) に示すようにコア基板 30の無電解銅めつき膜 52上に 市販の感光性ドライフィルム 54 αを張り付け、 配線パターン形成用のパター ン 53 b及びバイァホール · ランド形成用の黒円パターン 53 aの描かれたマ スク 53を載置して、 100 mJ/cm2 で露光、 0.8 %炭酸ナトリウムで現像処理 し、 第 4図 (M) に示すように厚さ 15wmのめつきレジスト 54を設ける。 第 4図 (M) の C矢視図、 即ち、 めっきレジスト 54の形成されたコア基板
30の平面図を第 9図に示す。 第 9図中の D— D線は、 第 4図 (M) の切断端 に相当する線である。 めっきレジスト 54には、 ランド又はバイァホールを形 成するための円形の開口部 54 aと、 配線パターンを形成するための線状の開 口部 54 bとが形成されている。 そして、 該配線パターンを形成する開口部 5 4 bの交差部 X 'であって、 該開口部の側壁 54 |3の交差角度が 90° 以下の 角部 Cには面取りがなされている。 同様に、 配線パターンを形成する開口部 5
4 bが曲がっている部位であって、 該部位の側壁 54 /3の交差角度が 90° 以 下の角部 Lも面取りされている。
(1 3) ついで、 レジスト非形成部分 (開口部 54 a、 54 b) に以下の条件 で電解銅めつきを施し、 第 4図 (N) に示すように厚さ 15 mの電解銅めつき 膜 56を形成する。
〔電解めつき水溶液〕
硫酸 180 g/ 1
硫酸銅 80 g/ 1
添加剤 (アトテックジャパン製、 カバラシド GL)
1 ml/ 1
〔電解めつき条件〕
電流密度 1 A/dm2
時間 30分
(14) 第 4図 (〇) に示すようにめつきレジスト 54を 5 %ΚΟΗで剥離除 去した後、 めっきレジスト 54下の無電解めつき膜 52を硫酸と過酸化水素の 混合液でエッチング処理して溶解除去し、 無電解銅めつき膜 52と電解銅めつ き膜 56からなる厚さ 18μπιの配線パターン 58 b、 バイァホ一ル 60及びラ ンド 6 1を形成する。 上述したコア基板 3 0を 70°Cで 800 g/ lのクロム酸に 3分間浸漬して、 配線パターン 5 8 b、 バイァホール 60、 ランド 6 1の形成されていない無電 解めつき用接着剤層 5 0の表面を 1 zmエッチング処理し、 表面のパラジウム 触媒を除去する。
第 4図 (〇) の E矢視図、 即ち、 コア基板 3 0の平面図を第 1 0図に示す。 第 1 0図中の F— F線は、 第 4図 (〇) の切断端に相当する線である。 コア基 板 3 0には、 配線パターン 5 8 a、 5 8 b、 5 8 c、 58 d、 5 8 e、 5 8 f 、 5 8 g、 バイァホール 60及びランド 6 1が形成されている。 配線パターン 5 8 bの交差部 Xであって、 該配線パターンの側壁 58 /3の交差角度が 90° 以 下の角部 Cにフィレット Fが付加されている。 更に、 配線パターン (信号線) 5 8 cと配線パターン (信号線) 5 8 dとの交差部 Xであって、 該配線パター ン 5 8 cの側壁 5 8 と配線パターン 5 8 dの側壁 5 8 /3との交差角度が 9 0° 以下の角部 Cにはフィレツト Fが付加されている。更に、配線パターン(信 号線) 5 8 dと配線パターン (信号線) 5 8 e及び配線パターン (信号線) 5 8 f との交差部 Xであって、 該配線パターンの側壁 5 8 βの交差角度が 90° 以下の角部 Cにフィレット Fが付加されている。 ここで、 該配線パターン (信 号線) 5 8 e及び配線パターン (信号線) 5 8 f に付加された瞵接するフィレ ッ卜 Fは、 一部が重なりあっている。 更に、 配線パターン 5 8 gが曲がってい る部位であって、該部位の側壁 54 /3の交差角度が 9 0° 以下(ここでは直角) の角部 Lにもフィレット Fが付加されている。
この第 1実施例では、 配線パターン 5 8の交差部 Xにフィレツト Fを付加さ せるように、 第 9図を参照して上述したレジスト 54の角部を面取りしてめつ き液の回り込みを良くしてあるので、 第 3 3図 (A) を参照して上述したよう に従来技術のおいて発生していた、 該交差部 Xにおいて配線パターンが細くな ることによる断線の発生を防ぐことができる。 更に、 配線パターン 5 8の交差 部 Xにフィレツト Fを付加させているため、 プリント配線板が熱収縮を繰り返 した際に発生する応力集中による断線の発生を防ぎ得る。 ここで、 配線パター ンの線幅は、 5 0 wm以下、 望ましくは 1 5〜 5 0 mに形成され、 フィレツ 卜 Fの幅は 7 5〜 1 0 0 mに形成されている。 フィレツト Fの幅を 7 0 以上にすることで、 プリント配線板が熱収縮を繰り返した際に発生する応力集 中による断線の発生を防ぎ得る。 このため、 線幅を 70 以上に設定する場 合には、 フィレツ卜の付加は不要である。
(15) 引き続きプリント配線板の製造工程の説明を続ける。 配線パターン 5 8を形成した基板 30を、 硫酸銅 8 gZし 硫酸ニッケル 0. 6 gZl、 クェ ン酸 15 gZし 次亜リン酸ナトリウム 29 g/ 1、 ホウ酸 31 gZ 1、 界面 活性剤 0. 1 g/ 1からなる pH=9の無電解めつき液に浸漬し、 第 5図(P) に示すように該配線パターン 58及びバイァホール 60の表面に厚さ 3 / mの 銅一ニッケル—リンからなる粗化層 62を形成する。 なお、 この粗化層 62の 代わりに、 導体回路 58及びバイァホール 60の表面を、 エッチング液又は酸 化還元処理で粗化することも可能である。
ついで、 ホウフッ化スズ 0. lmo 1 / 1、 チォ尿素 1. 0mo l / l、 温 度 50°C、 pH= 1. 2の条件で Cu— S n置換反応させ、 粗化層 62の表面 に 0. 3 / mの厚さの S n層を設ける。 (S n層については図示しない) 。
(16) (2) 〜 (14) の工程を繰り返すことにより、 さらに上層の層間樹 脂絶縁層及び導体回路を形成する。 即ち、 基板 30の両面に、 層間樹脂絶縁剤
(下層用)をロールコ一夕で塗布し、絶縁材層 144を形成する(第 5図(Q))。 この際、 上述したように配線パターン 58の交差部 Xにフィレツト Fを付加さ せてあるため、 第 33図 (B) を参照して上述した従来技術のプリント配線板 と異なり、 配線パターン 58の交差部 Xと層間樹脂絶縁層 (絶縁材層) 144 との間に気泡が残ることがないので、 プリント配線板の信頼性が高まる。更に、 この絶縁剤層 144の上に無電解めつき用接着剤 (上層用) をロールコ一夕を 用いて塗布し、 接着剤層 146を形成する。
絶縁剤層 144および接着剤層 146を形成した基板 30の両面に、 フォト マスクフィルムを密着させ、 露光 ·現像し、 開口 (バイァホール形成用開口) 148を有する層間樹脂絶縁層 150を形成した後、 該層間樹脂絶縁層 150 の表面を粗面とする (第 5図 (R) 参照) 。 その後、 該粗面化処理した該基板 30の表面に、 無電解銅めつき膜 152を形成する (第 6図 (S) 参照) 。 引 き続き、 無電解銅めつき膜 152上にめっきレジスト 154を設けた後、 レジ スト非形成部分に電解銅めつき膜 156を形成する (第 6図 (T) 参照) 。 そ して、 めっきレジスト 154を KOHで剥離除去した後、 めっきレジス卜 15 4下の無電解めつき膜 1 5 2を溶解除去し導体回路 (図示せず) 、 ランド 1 6 1及びバイァホール 1 6 0を形成する。 さらに、 該導体回路、 ランド 1 6 1及 びバイァホール 1 60の表面に粗化層 1 6 2を形成し、 多層プリン卜配線板を 完成する (第 7図 (U) 参照) 。 なお、 この上層の導体回路を形成する工程に おいては、 S n置換は行わなかった。
( 1 7) そして、 上述した多層プリント配線板にはんだバンプを形成する。 先 ず、 基板 30にソルダーレジスト組成物を 20 tmの厚さで塗布し、 70°Cで 2 0分間、 7 0°Cで 3 0分間の乾燥処理を行った後、 l O O OmJ Zcm2 の 紫外線で露光し、 DMTG現像処理する。
さらに、 8 0°Cで 1時間、 1 0 0° で1時間、 1 20 で1時間、 1 5 0°C で 3時間の条件で加熱処理し、 第 7図 (V) に示すようにパッド部分に対応す る開口部 7 1を設けた (開口径 2 0 0 m) ソルダーレジスト層 (厚み 20 m) 70を形成する。
(18)次に、 塩化ニッケル 2.31X10— mo 1 Z 1、 次亜リン酸ナトリウム 2. 8 X10- 1 mo 1 / クェン酸ナトリウム 1.85X10— 1 mo I Z 1、 から なる pH=4. 5の無電解ニッケルめっき液に該基板 3 0を 2 0分間浸漬し て、 開口部 7 1に厚さ 5 mのニッケルめっき層 7 2を形成した。 さらに、 その基板を、 シアン化金カリウム 4. 1 X10— ^mo 1 /し 塩化アンモニゥ ム 1.87X10一 1 mo 1 / 1、 クェン酸ナトリウム 1. 16X10一 1 mo 1 / 次亜リン酸ナトリゥム 1.7 X10~ 1 / 1からなる無電解金めつき液に 8 0°Cの条件で 7分 2 0秒間浸潰して、 ニッケルめっき層上に厚さ 0.03 zmの 金めつき層 7 4を形成することで、 バイァホール 1 6 0に半田パッドを形成 する。 その後、 ソルダーレジスト 7 0の補強層 7 8を被覆する。
(20) そして、 ソルダ一レジスト層 7 0の開口部 7 1に、 はんだべ一ストを 印刷して、 2 0 0°Cでリフ口一することによりはんだバンプ 7 6を形成し、 は んだバンプを有するプリント配線板を製造する。
引き続き、 第 1実施例の改変例に係るプリント配線板の配線パターンについ て第 1 1図を参照して説明する。 第 1 0図を参照して上述した第 1実施例のプ リント配線板においては、 三角形のフィレット Fを付加したが、 この第 2実施 例のフィレットは、 曲線状にフィレット Fを付加している。 即ち、 配線パター ン 5 8 bの交差部 Xであって、 該配線パターンの側壁 5 8 ]3の交差角度が 9 0 ° 以下の角部 Cにはフィレツ卜 Fが付加されている。更に、配線パターン(信 号線) 5 8 cと配線パターン (信号線) 5 8 dとの交差部 Xであって、 側壁 5 8 の交差角度が 9 0 ° 以下の角部 Cにフィレット Fが付加されている。更に、 配線パターン (信号線) 5 8 dと配線パターン (信号線) 5 8 e及び配線パ夕 ーン (信号線) 5 8 f との交差部 Xであって、 該配線パターンの側壁 5 8 βの 交差角度が 9 0 ° 以下の角部 Cにフィレット Fが付加されている。 更に、 配線 パターン 5 8 gが曲がっている部位であって、 該部位の側壁 5 4 /3の交差角度 が 9 0 ° 以下の角部 Lにもフィレツ卜 Fが付加されている。
改変例のフィレットは応力が集中し難い利点があり、 他方、 図 1 0に示す態 様のフィレットは、 フィレットを付加するための処理 (マスクのパターン形成 処理) が容易である利点がある。
上述した第 1実施例のプリン卜配線板においては、 プリン卜配線板の配線パ ターンの交差部 Xであって、 9 0 ° 以下の角部 Cにフィレット Fを付加させて いるため、 該交差部において応力集中による断線が発生しない。 また、 配線パ ターンの交差部において発生した該応力が、 層間樹脂絶縁層 5 0, 1 5 0にク ラックを発生させることがない。 更に、 該配線パターン 5 8の交差部 Xと層間 樹脂絶縁層 1 5 0との間に気泡が残ることがないため、 プリント配線板の信頼 性が高まる。
更に、 配線パターン 5 8が第 1 2図 (A) 、 第 1 2図 (B ) に示すように X 字、 K字状に交差する場合にも交差部にフィレツト Fを付加することができる。 以下、 本発明の第 2実施例に係る多層ビルドァップ配線板について図を参照 して説明する。
第 1 3図は、 本発明の第 2実施例に係る多層ビルドアップ配線板の断面を示 している。 多層コア基板 3 0の表面及び裏面にビルドアップ配線層 9 0 A、 9 O Bが形成されている。 該ビルトアップ層 9 0 A、 9 0 Bは、 バイァホール 6 0、 バイァホールランド 6 1及び配線パターン 5 8の形成された層間樹脂絶縁 層 5 0と、 バイァホール 1 6 0、 ランド 1 6 1及び配線パターン (図示せず) の形成された層間樹脂絶縁層 1 5 0とからなる。 該バイァホールランド 6 1に は、 上層のバイァホール 1 6 0が接続されている。
表面 (上面) 側には、 I Cチップのバンプ (図示せず) へ接続するための半 田バンプ 7 6 Uが形成され、 裏面 (下面) 側には、 マザ一ボードのバンプ (図 示せず) へ接続するための半田バンプ 7 6 Dが形成されている。 多層ビルドア ップ配線板内では、 I Cチップへ接続する半田バンプ 7 6 Uからの配線パター ンが、 基板の外周方向へ向けて配線され、 マザ一ボード側へ接続する半田バン プ 7 6 Dへ接続されている。 表側のビルトアップ層 9 O Aと裏側のビルトアツ プ層 9 0 Bとは、 コア基板 3 0に形成されたスルーホール 3 6を介して接続さ れている。
第 1 3図中の多層ビルドアップ配線板の A— A断面を、 第 1 4図 (A) に示 す。 第 1 4図 (A) 中の X— X線が、 第 1 3図の切断端に相当する。 第 2実施 例の多層ビルドアップ配線板では、 バイァホールランド 6 1及びバイァホール 6 0は、 直径 1 4 0〜2 0 0 mに形成されている。 一方、 配線パターン 5 8 は、 隣接する導体部 (バイァホール、 バイァホールランド) との距離に応じて 幅 3 0 ΙΏの狭い部分 (以下と狭幅部称する) 5 8 bと、 幅 4 0〜5 0 z mの 通常の線幅部分 (以下、 通常幅部と称する) 5 8 aが形成されている。
即ち、 バイァホールランド 6 1, 6 1に挟まれた 2本の配線パターン 5 8が、 当該バイァホールランド 6 1, 6 1に挟まれている部分を狭幅部 5 8 bとし、 当該 2本の配線パターン 5 8のバイァホールランドとの絶縁間隔 (ここでは、 4 0 ^ m) が保ち得る部位は、 通常幅部 5 8 aとして 4 0〜 5 0 ^ mに形成し てある。 ここで、 該 2本のバイァホールランド 6 1は、 それぞれバイァホール ランド 6 1との反対側に幅を狭くして、 両バイァホールランド 6 1からの絶縁 距離を保たせてある。 他方、 バイァホール 6 0とバイァホールランド 6 1との 間に配設されている配線パターン 5 8は、 最も近接する部分でもバイァホール 6 0及びバイァホールランド 6 1との絶縁間隔 (4 0〃m) を保ち得るため、 全て通常幅部 5 8 aとして形成されている。
第 2実施例の多層ビルドアップ配線板においては、 配線パターン 5 8を、 導 体部 (バイァホールランド 6 1 ) に挟まれた部位 (狭幅部) 5 8 aの幅を狭く することで、 配線パターン 5 8と導体部との絶縁距離を保ち高密度化する。 こ のため、 ビルドアップ層の層数を増やすことなく高密度化を実現できる。 ここ で、 導体部との絶縁距離が保ち得る部位、 即ち、 バイァホールランド 6 1で挟 まれていない部分 (通常幅部) 5 8 aは幅を狭くしないため、 後述する製造ェ 程において断線が生じる可能性が下がり、 歩留まりの低下を防止できる。 更に、 第 1 4図 (B ) 、 第 1 5図 (C ) 、 第 1 5図 (D ) 、 第 1 6図を参照 して、 第 2実施例の配線パターン 5 8の形状について説明を続ける。 第 1 4図 ( B ) 中では、 導体部 (バイァホールランド又は実装用パッド (以下パッドを いう) 6 1 ) に挟まれた 1本の配線パターン 5 8カ^ 配線パターンの中心側に 幅を狭くした狭幅部 5 8 bが設けられている。 即ち、 配線パターン 5 8の中心 側に幅を狭くすることで、 両導体部 (バイァホールランド又はパッド 6 1 ) か らの絶縁距離を保ってある。
第 1 5図 (C ) では、 導体部 (バイァホールランド又はパッド) 6 1に 3本 の配線パターンがに挟まれた際に、 中央の配線パターン 5 8を中心側に幅を狭 くし、 両側の配線パターン 5 8をそれぞれ導体部 (バイァホールランド又はパ ッド) 6 1との反対側に幅を狭く形成してある。 即ち、 中央の配線パターンを 中心側に幅を狭くし、 両側の配線パターンをそれぞれ導体部との反対側に幅を 狭くすることで、 両導体部からの絶縁距離及び配線パターン相互の絶縁距離を 保ってある。
第 1 5図 (D ) では、 第 1 5図 (C ) と同様に 3本の配線パターン 5 8に狭 幅部 5 8 aを設けると共に、 導体部 (バイァホールランド又はパッド 6 1 ) の 配線パターン側を切り欠いてある。 即ち、 バイァホ一ルランド又はパッド 6 1 の配線パターン側を切り欠くことで、 配線パターンとバイァホールランド又は パッド 6 1との絶縁距離を保ってある。 この第 1 5図 (D) に示す例では、 第 1 5図 (C) に示すように配線パターンの幅を狭くするだけでは、 4 0 mの 絶縁間隔を保ち得ない場合のみに用いる。 即ち、 バイァホールランド又はパッ ド 6 1の径は、 第 1 3図中に示す上層バイァホール 1 6 0の下端面の直径が 1 4 0 mである際には、該直径よりも 5 0 大きな 1 9 0 に形成される。 これは、 バイァホールランド又はパッド 6 1に対して、 上層バイァホール 1 6 0の位置誤差が土 2 5 m程度あるので、 最も偏位したとしても該バイァホー ル 1 6 0がバイァホールランド又はパッド 6 1上に形成し得るようにするため 12
- 30 - である。 このため、 第 1 5図 (D ) に示す例の様に、 バイァホールランド又は パッド 6 1の一部を切り欠くと、 上層バイァホール 1 6 0との接続が適切に行 えなくなることもあり、 歩留まりが低下するからである。
また、 第 1 6図に示すように 4本以上の配線パターン 5 8が導体部 6 1に挟 まれた際に、 両側を除いた中央の配線パターンの少なくとも一部を中心側に幅 を狭くし、 両側の配線パターンをそれぞれ導体部との反対側に幅を狭くし、 両 導体部 6 1からの絶縁距離及び配線パターン 5 8相互の絶縁距離を保つことが できる。
第 1 3図を参照して上述した第 2実施例に係る多層ビルドァップ配線板の 製造方法は、 第 1図〜第 8図を参照して上述した第 1実施例と同様であるため 説明を省略する。 ここで、 第 4図 (N) 、 第 4図 (0) に示すように、 配線パ ターン 5 8を形成する際に、 第 1 4図 (A) 〜第 1 5図 (D ) 、 第 1 6図を参 照して上述したように、 第 2実施例の多層ビルドアップ配線板においては、 配 線パターン 5 8を、 バイァホールランド 6 1等の導体部に挟まれた部位 (狭幅 部) 5 8 aのみの幅を狭くしてある。 即ち、 バイァホールランド 6 1で挟まれ ていない部分 (通常幅部) 5 8 aは幅を狭くしないため、 上述した工程におい て断線が生じる可能性が低くなり、 歩留まりが高まる。
更に、 上述した例では、 配線パターンを無電解めつきにて形成する例を挙げ たが、 配線パターンを銅箔エッチングにより形成する際にも、 上述した第 2実 施例の配線パターンの形状を応用できる。 更に、 上述した第 2実施例では、 バ ィァホールランド又はパッド 6 1に挟まれた配線パターンの一部を細くする例 を挙げたが、 バイァホール、 ベ夕層に挟まれた、 或いは、 近接する配線パ夕一 ンの一部を同様に細くするこのも勿論可能である。 以下、 本発明の第 3実施例に係るプリント配線板及びその製造方法につい て図を参照して説明する。
先ず、 本発明の第 3実施例に係るプリント配線板 1 0の構成について、 第
1 7図及び第 1 8図を参照して説明する。 第 1 7図は、 多層プリン卜配線板
1 0に I Cチップ 9 0を載置し、 ドー夕ボ一ド 9 4へ取り付けた状態を示し ている。
第 1 7図に示すようにプリント配線板 1 0では、 コア基板 3 0内にスルー ホール 3 6が形成され、 該コア基板 3 0の両面には導体回路 3 4が形成され ている。 また、 該コア基板 3 0の上には、 下層側層間樹脂絶縁層 5 0が配設 され、 下層側層間樹脂絶縁層 5 0には、 バイァホール 6 0、 配線パターン 5 8 S、 ランド 5 8 R、 及び、 ダミー導体 5 8 Dからなる導体層の形成されて いる。 該下層層間樹脂絶縁層 5 0の上には、 上層層間樹脂絶縁層 1 5 0が配 置され、 層間樹脂絶縁層 1 5 0には、 バイァホール 1 6 0、 信号線 1 5 8 S 及びダミー導体 1 5 8 Dからなる導体層が形成されている。
プリント配線板 1 0の上面側には、 I Cチップ 9 0のランド 9 2へ接続す るための半田バンプ 7 6 Uが配設されている。 半田バンプ 7 6 Uはバイァホ ール 1 6 0及びバイァホール 6 0を介してスルーホール 3 6へ接続されてい る。 一方、 下面側には、 ドー夕一ボード 9 4のランド 9 6に接続するための 半田バンプ 7 6 Dが配設されている。 該半田バンプ 7 6 Dは、 バイァホール 1 6 0及びバイァホール 6 0を介してスルーホール 3 6へ接続されている。 第 1 7図の X— X横断面、 即ち、 下層層間樹脂絶縁層 5 0の表面に形成さ れた導体層の平面図を第 1 8図に示す。 第 1 8図の E— E断面が第 1 7図に 相当する。 第 1 8図に示すように層間樹脂絶縁層 5 0上には、 導体層として、 配線パターン 5 8 Sと、 ランド 5 8尺と、 孤立ランド 5 8 R S、 ダミ一導体 5 8 D、 ダミー導体 5 8 D Sとが形成されている。
図中で、 Aで囲んだ部位を拡大して第 1 9図 (A) に示す。 第 3実施例で は、 孤立した配線パターン 5 8 Sの回りにダミー導体 5 8 Dを配設してある。 一方、 第 1 8図中の Bで囲んだ部位を拡大して第 1 9図 (B ) に示す。 ここ では、 3本の配線パターン 5 8 Sの回りにダミー導体 5 8 Dを配設してある。 第 3実施例のプリント配線板では、 配線パターン 5 8 Sの回りにダミー導体 5 8 Dを配設しているので、 後述するように導体層を電解めつきにより形成 する際に、 電界の集中が発生せず、 また、 後述するライトエッチングにおい CT/J
- 32 - てオーバエッチングにならず、 配線パターン 5 8 Sを所定の厚み (1 5 wm) 及び幅 (3 7 im) に形成することができる。 また、 孤立している信号線と、 密集部分の信号線とを均一な厚みに形成することが可能になるので、 該信号 線上層の層間樹脂絶縁層 1 5 0の厚みを均一にでき、 プリント配線板の電気 特性を高めることができる。
なお、 ダミ一導体 5 8 Dの幅は、 配線パターン 5 8 Sの最小幅 (3 7 m) の 1〜 3倍 (3 7〜 l l l zm) にしてある。 かかる幅であれば、 配線パ夕 ーン 5 8 S及びダミー導体 5 8 Dに電界の集中が発生せず、 当該信号線及び ダミー導体を所定の厚みに形成することができる。 一方、 ダミー導体 5 8D と配線パターン 5 8 Sとの最小間隔 D 1を、 信号線 3 8の 1〜3倍 (3 7〜 1 1 1 m) にしてある。 このため、 電界の集中が発生せず、 配線パターン 及びダミ一導体を所定の厚みに形成することができる。
第 1 8図中の Cで囲んだ部位を拡大して第 2 0図 (C) に示す。 孤立ラン ド 5 8 R Sは、 ダミー導体 5 8 D Sで囲まれている。 第 3実施例のプリント 配線板では、 孤立ランド 5 8 RSを囲むようにダミー導体 5 8 D Sを配設し ているので、 後述するように導体層を電解めつきにより形成する際に、 電界 の集中が発生せず、 また、 後述するライトエッチングにおいてォ一バエツチ ングにならず、 孤立ランド 5 8 R Sを所定の厚み (1 5 im) 及び径 (1 3 3 m) に形成することができる。 このため、 孤立しているランド 5 8 DS と、 密集部分のランド 5 8 Dとを均一な厚みに形成することが可能になり、 更に、 該配線パターン上層の層間樹脂絶縁層 1 5 0の厚みを均一にできるの で、 プリント配線板の電気特性を高めることができる。
なお、 孤立ランド 5 8 R Sの回りのダミー導体 5 8 D Sの最小幅は、 ラン ド怪 (1 3 3 m) の 1 Z6〜 3倍 (2 2〜 3 9 9 / m) にしてあるため、 電界の集中が発生せず、 ランド及びダミー導体を所定の厚みに形成すること ができる。 また、 ダミー導体 5 8 D Sと孤立ランドと 5 8 R Sの最小間隔 D 2を、 ランド径の 1 Z6〜3倍 (2 2~ 3 9 9 iim) にしてあるため、 電界 の集中が発生せず、 ランド及びダミー導体を所定の厚みに形成することがで きる。 更に、 孤立ランド 5 8 R Sの回りをダミー導体 5 8 D Sで囲んである ため、 孤立ランド 5 8 R Sが外部からのノイズ等の影響を受けるのを軽減で さる。
第 2 0図 (C ' ) は、 第 2 0図 (C ) に示す孤立ランドとは異なる孤立ラ ンドを示している。 第 2 0図 (C ' ) に示す例では、 ダミー導体 5 8 D Sが、 バイァホール 6 0に接続され、 コア基板 3 0側 (第 1 7図参照) のアースラ インへと接続されている。 この例では、 ダミー導体 5 8 D Sがアースに接続 されているため、 孤立ランド 5 8 R Sが外部からのノイズ等の影響を受ける のを防ぐことができる。
第 1 8図中の Dで囲んだ部位を拡大して第 2 1図に示す。 第 3実施例のプ リント配線板 1 0では、 ダミー導体 5 8 Dとダミー導体 5 8 Dとの交差部で あって、 直角部にフィレット F 2が、 鋭角部分にフィレット F 1を形成して ある。 このため、 ダミー導体相互を適正に接続することができる。 また、 直 角及び鋭角部分がなくなり、 角部に起因する応力集中によるクラックが発生 することがない。 即ち、 導体層の一部に角部があると、 ヒートサイクルにお いて熱応力が集中し、 係る角部を起点として層間樹脂絶縁層にクラックが発 生することがある力 第 3実施例のプリント配線板においては、 係るクラッ クの発生を防止できる。
第 2 2図 (E ) は、 配線パターン 5 8 Sと孤立ランド 5 8 R Sとが近接し ている場合を示している。 係る場合には、 配線パターン 5 8 S及び孤立ラン ド 5 8 R Sを共にダミ一導体 5 8 Dで囲むことができる。 一方、 第 2 2図 ( F ) は、 配線パターン 5 8 Sの近傍に電源層用のプレーン層 5 8 Hが存在 している場合を示している。 係る場合には、 特に配線パターン 5 8 Sとプレ ーン層 5 8 Hとの間に、 ダミー導体を配置する必要はない。
上述した第 3実施例に係るプリント配線板の製造方法については、 上記第 1実施例と同様であるため説明を省略する。 第 3実施例のプリント配線板においては、 第 4図を参照して上述した第 1 実施例と同様に、 無電解銅めつき膜 5 2の上に電解銅めつき膜 5 6を形成す ることで、 導体層及びバイァホール 6 0を形成する。 この導体層として、 第 1 8図を参照して上述したように配線パターン 5 8 Sと、 ランド 5 8尺と、 孤立ランド 5 8 R Sと、 ダミー導体 5 8 Dと、 ダミー導体 5 8 D Sとが形成 されている。 ここで、 第 3実施例では、 孤立している配線パターン 5 8 S及 び孤立ランド 5 8 R Sの回りに、 ダミー導体 5 8 D、 5 8 D Sを配置してい るため、 上記電解めつきにおいて、 電界の集中が発生せず、 配線パターン 5 8 S、 ランド 5 8 R及び孤立ランド 5 8 R Sを均一の厚みに形成することが できる。
無電解めつき膜 5 2をライトエッチングにより除去する際に、 第 3実施例 では、 孤立している配線パターン 5 8 Sの回りに、 ダミー導体 5 8 Dを配置 しているため、 エッチング液の液回りが均一となり、 配線パターン 5 8 Sを 均一の厚み (Ι δ ^ πι) 及び幅 (3 7 z m) に形成することができる。 以下、 本発明の第 4実施例に係るプリント配線板について図を参照して説 明する。
第 3 0図は、 本発明の第 4実施例に係るプリント配線板の断面を示してい る。 多層コア基板 3 0の表面及び裏面にビルドアップ配線層 9 0 A、 9 O B が形成されている。 該ビルトアップ層 9 0 A、 9 0 Bは、 バイァホール 6 0 及び導体回路 5 8の形成された層間樹脂絶縁層 5 0と、 バイァホール 1 6 0 及び導体回路 1 5 8の形成された層間樹脂絶縁層 1 5 0とからなる。
表面側には、 I Cチップのバンプ (図示せず) へ接続するための半田バン プ 7 6 Uが形成され、 裏面側には、 マザ一ボードのバンプ (図示せず) へ接 続するための半田バンプ 7 6 Dが形成されている。 プリント配線板内では、 I Cチップへ接続する半田バンプ 7 6 Uからの導体回路が、 マザ一ボード側 へ接続する半田バンプ 7 6 Dへ接続されている。 表側のビルトアップ層 9 0 Aと裏側のビルトアップ層 9 0 Bとは、 コア基板 3 0に形成されたスルーホ —ル 3 6を介して接続されている。
該スルーホール 3 6の開口にはランド 3 6 aが形成され、 該ランド 3 6 a に、 上層側のバイァホ一ル 6 0が接続され、 該バイァホール 6 0に接続され た導体回路 5 8に、 上層のバイァホール 1 6 0が接続され、 バイァホール 1 6 0へ接続された導体回路 1 5 8に半田バンプ 7 6 U、 7 6 Dが形成されて いる。
第 3 0図中のプリント配線板のコア基板 3 0の B— B断面を第 3 1図に示 す。 ここで、 スルーホ一ル 3 6の開口に形成されるランド 3 6 aは、 円形に 形成され、 第 3 0図を参照して上述したように該ランド 3 6 aへ直接バイァ ホール 6 0が接続されている。 このように接続することで、 ランド 3 6 a直 上の領域を従来技術の内層パッドとして機能せしめることでデッドスペース を無くし、 しかも、 ランド 3 6 aからバイァホール 6 0へ接続するための内 層パッド 2 2 6 bを付加しないので、 スルーホール 3 6のランド 3 6 aの形 状を円形とすることができる。 その結果、 多層コア基板 3 0中に設けられる スルーホール 3 6の配置密度を向上させることによりスルーホールの数を増 やすことができる。
また、 上述したようにプリント配線板では、 裏面の複数のバンプからの配 線が統合されながら表面側のバンプへ接続されるが、 スルーホールを必要な 密度で形成することで、 表側及び裏側に形成されるビルドアツプ配線層 9 0 A、 9 O Bで、 同じペースで配線の統合を行える。 これにより、 表側及び裏 側に形成されるビルドアップ配線層 9 0 A、 9 0 Bの層数を減らすことがで さる。
第 4実施例のプリント配線板では、 ランド 3 6 aの半径を、 通孔 1 6の径 TWと、 ランド 3 6 aに対する通孔 1 6に対するランド 3 6 aの誤差範囲と、 開口 (バイァホール) 6 0の径 B Wと、 開口 6 0の誤差範囲 2 αとを合わせ た値以上に設定することで、 ランド 3 6 aの上にバイァホール 6 0を形成し てある。 一方、 ランド 36 aの直径 RWを 700 以下にすることで、 従 来技術のランドにバイァホール配設用のランドを付加する構成と比較して、 スルーホールの配設密度を高めてある。
具体的数値として、 スルーホール用通孔 1 6の半径は、 1 7 5 m以下で 1 2 5 m以上であることが望ましい。 1 7 5 /xmを越えるとコア基板への スルーホールの配設数が少なくなり、 1 25 ^m未満では、 ドリルによる形 成が困難なためである。 他方、 ランド 36 aの半径がスルーホール用通孔 1 6の半径よりも 7 5 ^111〜 1 7 5 大きいことが望ましい。 これは、 技術 的に可能な最小値は、 バイァホール 60の径 2 5 m、 ランド 36 aに対す るバイァホール用開口の誤差 ± 1 2. 5 (合計 2 5) im、 通孔 1 6に対す るランド 36 aの誤差 2 5 mであり、 これらの合計が 75 mだからであ る。 他方、 経済的に量産し得る最小値は、 バイァホール 60の径 35 m、 バイァホール用開口 60の誤差 ± 20 (合計 40) m、 通孔 1 6に対する ランド 36 aの誤差 1 00 μιηであり、 これらの合計が 1 7 5 mである。 即ち、 スルーホールの半径よりも 75 /xm〜 1 75 zm大きくランドを形成 することで、 ランド上にバイァホールを配設することが技術的及び経済的に 可能となる。
引き続き、 第 4実施例に係るプリント配線板の製造方法について第 23図 乃至第 30図を参照して説明する。
第 4実施例のプリント配線板の製造方法に用いる A. 無電解めつき用接着 剤、 B. 層間樹脂絶縁剤、 C. 樹脂充填剤の組成は、 第 1実施例と同様であ るため説明を省略する。
(1) 第 23図 (A) に示すように基板 30の両面に 1 8 mの銅箔 32 ラミネートされている銅張積層板 3 OAを出発材料とする。 まず、 この銅張 積層板 3 OAをドリル削孔し、 直径 (TW) 300 mの通孔 1 6を形成す る (第 23図 (B) ) 。 スルーホール用通孔 1 6の直径は、 3 5 0 /xm以下 で 250 m以上であることが望ましい。 3 50 /mを越えるとコア基板へ のスルーホールの配設数が少なくなり、 250 m未満では、 ドリルによる 形成が困難なためである。 次に、 基板全体に無電解めつき処理を施し、 通孔 1 6の内壁に無電解めつき銅膜 1 8を析出し、 スルーホール 36を形成する (第 23図 (C) ) 。 引き続き、 パターン状にエッチングすることでスルー ホールのランド 36 a、 導体回路 34、 位置合わせマーク 33 (第 3 1図参 照) を形成する (第 23図 (B) ) 。 ここで、 ランド 36 aは、 直径 (RW) 600 に形成する。
(2) この基板 30を水洗いし、 乾燥した後、 酸化一還元処理により、 第 2 4図 (E) に示すように導体回路 34、 スルーホール 36及びランド 36 a の表面に粗化層 38を設ける。
(3) 上述した Cの樹脂充填剤調製用の原料組成物を混合混練して樹脂充填 剤を得る。
(4) コア基板 30にマスクを用いて印刷を行い、 充填剤 40をスルーホー ル 36内へ充填すると共に、 基板 30の表面へ塗布する (第 24図 (F) 参 照) 。 その後に充填剤 40を熱硬化させる。
(5) 上記 (4) の処理を終えた基板 30を、 ベルトサンダーにより、 スル —ホール 36のランド 36 a及び導体回路 34の表面に樹脂充填剤が残らな いように研磨した。 次いで、 加熱処理を行って樹脂充填剤 40を硬化した。 上面の粗化層を除去して、 基板 30の両面を第 24図 (G) に示すように平 滑化した。
(6) 上記 (5) の処理で露出したスルーホールランド 36 a、 導体回路 3 4上面に第 24図 (H) に示すように、 粗化層 (凹凸層) 42を形成した。
(7) 組成物 Bの層間樹脂絶縁剤調製用の原料組成物を攪拌混合し、 粘度 1. 5 Pa · sに調整して層間樹脂絶縁剤 (下層用) を得た。
次いで、 組成物 Aの無電解めつき用接着剤調製用の原料組成物を攪拌混合 し、 粘度 7 Pa * sに調整して無電解めつき用接着剤溶液 (上層用) を得た。
(8) 上記 (6) の基板 30 (第 24図 (H) ) の両面に、 第 2 5図 ( I ) に示すように上記 (7 ) で得られた粘度 1 . 5 Pa - sの層間樹脂絶縁剤 (下 層用) 4 4を塗布し、 乾燥を行う。 次いで、 上記 (7 ) で得られた粘度 7 Pa * sの感光性の接着剤溶液 (上層用) 4 6を塗布し、 乾燥を行い、 厚さ 3 5 /X mの接着剤層 5 0を形成する。
( 9 ) 上記 (8 ) で接着剤層 5 0を形成した基板 3 0の両面に、 フォトマス クフィルム (図示せず) を密着させ、 露光する。 これをスプレー現像し、 さ らに、 当該基板を露光し、 加熱処理 (ポストべーク) をすることにより、 第
2 5図 (J ) に示すようにフォトマスクフィルムに相当する寸法精度に優れ た直径 (B W) 3 0 ιτι φの開口 (バイァホール形成用開口) 4 8を有する 厚さ 3 5 /x mの層間樹脂絶縁層 (2層構造) 5 0を形成する。
なお、 この開口 4 8を形成する際のフォトマスクフィルムの位置合わせは、 第 3 1図中に示す位置合わせマーク 3 3を基準に行う。 上述したスルーホー ル用の通孔 1 6を形成は、 ドリルで機械的に形成するため、 位置精度を高め ることが困難である。 このため、 該通孔に形成されるランド 3 6 aは、 当該 通孔に対して 9 0 μ πι ( ± 4 5 ^ m) の位置精度で形成してある。 該ランド
3 6 aは、 上述したように光学的に形成しているため、 位置精度が比較的高 レ^ このため、 該ランド 3 6 aに対する開口 4 8の位置精度は、 2倍以上に 設定することで ± 1 5 に設定してある。 ここでは、 第 3 1図中に示す位 置決めマーク 3 3は、 ランド 3 6 aと同時に多面取り用のコア基板 3 0に対 して上述した必要精度が得られるだけ設け、 該位置決めマーク 3 3を基準に フォトマスクフィルムの位置合わせを行うことで、 位置精度を高める。 例え ば、 ランドを形成する際には、 1枚の多面取り基板 (例えば 3 6基板分) の 4隅の位置合わせの基準 (位置決めマーク) に対して位置合わせしたのに対 して、 開口 4 8を形成する際には、 分割される幾つかの基板 (例えば 8基板 分) の 4隅に配設された位置合わせの基準 (位置決めマーク) に対して、 位 置合わせすることで必要な精度を達成する。
ここで、 ランド 3 6 aの半径がスル一ホール用通孔 1 6の半径よりも 1 4 0 im以上大きく形成することで、 ランド 36 a上に開口 48を形成するこ とができる。 これは、 技術的に可能な最小値は、 バイァホール 60の径 25 , ランドに対するバイァホール用開口の誤差 ± 12. 5 (合計 25) u m、 通孔 16に対するランド 36 aの誤差 25 ^xmであり、 これらの合計が 75 mだからである。 他方、 ランド 36 aは 175 程度大きく形成す ることで、 多層プリント配線板を高い歩留まりで形成できる。 即ち、 経済的 に量産し得る最小値は、 バイァホール 60の径 35 ; m、 バイァホ一ル用開 口 60の誤差 ±20 (合計 40) rn, 通孔 16に対するランド 36 aの誤 差 100; mであり、 これらの合計が 1 75 であるからである。 第 4実 施例のプリント配線板では、 スルーホールの半径よりも 140 xm〜 1 75 m大きくランドを形成することで、 ランド上にバイァホールを配設するこ とが技術的及び経済的に可能となる。
なお、 ここでは、 エッチングにより開口 48を形成しているが、 レーザ光 を用いても同様に開口を形成することができる。
(10) 開口 48が形成された基板 30をクロム酸に浸漬し、 第 25図 (K) に示すように当該層間樹脂絶縁層 50の表面を粗化面 51とし、 その後、 中 和溶液に浸漬してから水洗いする。
さらに、 層間樹脂絶縁層 50の表面およびバイァホール用開口 48の内壁 面に触媒核を付ける。
(1 1) 無電解銅めつき水溶液中に基板を浸潰して、 第 26図 (L) に示す ように粗面全体に厚さ 0. 6 //mの無電解銅めつき膜 52を形成する。
(12)市販のレジストフイルムを貼り付けた後、 マスクを載置して、 露光 · 現像処理し、 第 26図 (M) に示すように厚さ 1 5 mのめつきレジスト 5 4を設ける。
(13) 電解銅めつきを施し、 厚さ 1 5 の電解めつき銅膜 56を形成す る (第 27図 (N) ;) 。
(14) めっきレジスト 56を 5 %の KOHで剥離除去した後、 そのめつき レジスト 56下の無電解めつき膜 52を硫酸と過酸化水素の混合液でエッチ ング処理して溶解除去し、 第 27図 (〇) で示すように無電解銅めつき膜 5 2と電解銅めつき膜 56からなる厚さ 1 5 の導体回路 58及びバイァホ —ル 60を形成する。 さらに、 導体回路 58、 バイァホール 60間の無電解 めっき用接着剤層表面を 1 mエッチング処理し、 表面のパラジウム触媒を 除去する。
(15) 導体回路 58を形成した基板 30を無電解めつき液に浸潰し、 第 28 図 (P) に示すように該導体回路 58及びバイァホール 60の表面に厚さ 3 mの銅一ニッケル一リンからなる粗化層 62を形成する。 なお、 この粗化層 6 2の代わりに、 導体回路 58及びバイァホール 60の表面を、 エッチング液又 は酸化還元処理で粗化することも可能である。
ついで、 Cu— S n置換反応させ、 粗化層 62の表面に 0. 3 //mの厚さ の S n層を設けることができる (S n層については図示しない) 。
(16) (2) 〜 (15) の工程を繰り返すことにより、 さらに上層の層間 樹脂絶縁層 1 50とバイァホール 160及び導体回路 158を形成する (第
28図 (Q) ) 。
(17) 上記 (16) で得た配線板の両面に、 市販のソルダーレジスト組成 物を 20 illの厚さで塗布する。 次いで、 乾燥処理を行った後、 露光 ·現像 処理した。 そしてさらに、 加熱処理し、 パッド部分 71が開口した (開口径 200 wm) ソルダーレジスト層 (厚み 20 tm) 70を形成する (第 29 図 (R) 参照) 。
(18) 引き続き、 ソルダ一レジスト層を補強用の樹脂組成物をソルダーレ ジストの開口群の周囲に塗布し、 厚さ 40 mの補強層 78を形成する。
(19) 次に、 ソルダーレジスト層 70を形成した基板 30を、 無電解ニッ ゲルめつき液に浸漬して、 開口部 71に厚さ 5 mのニッケルめっき層 72 を形成した。 さらに、 その基板 30を、 無電解金めつき液に浸漬して、 ニッ ケルめっき層 72上に厚さ 0. 03 mの金めつき層 74を形成する (第 2 9図 (S) ) 。 (20) そして、 ソルダーレジス卜層 70の開口部 71に、 はんだペースト を印刷して、 200 でリフローすることによりはんだバンプ 76U、 76 Dを形成し、 はんだバンプを有するプリント配線板を製造する (第 30図) 。

Claims

請求の範囲
1 . 基板上に配線パターンを有するプリント配線板において、
前記配線パターンの交差部にフィレツトを付加させたことを特徴とするプリ ント配線板。
2 . 基板上に配線パターンを有するプリント配線板において、
前記配線パターンの交差部であって、 9 0 ° 以下の角部にフィレットを付加 させたことを特徴とするプリント配線板。
3 . 前記配線パターンの上層に層間樹脂絶縁層及び上層の配線パターンを設け たことを特徴とする請求項 1又は 2のプリント配線板。
4 . 配線パターンを形成するための開口部を有するレジストを基板上に形成す る工程と、
該レジス卜の開口部に金属層を析出させることにより配線パターンを形成す る工程とを備えるプリント配線板の製造方法において、
前記レジストを形成する工程において、 配線パターンの交差部であって、 9 0 ° 以下の角部を面取りすること特徴とするプリント配線板の製造方法。
5 . 配線パターンを形成するための開口部を有するレジストを基板上に形成す る工程において、 配線パターンの交差部であって、 9 0 ° 以下の角部を面取り してレジストを形成する工程と、
該レジス卜の開口部に金属層を析出させることにより配線パターンを形成す る工程と、
前記配線パターンの上層に層間樹脂絶縁層を形成する工程と、
前記層間樹脂絶縁層の上層に配線パターンを形成する工程と、 を備えること を特徴とするプリント配線板の製造方法。
6 . 導体部と配線パターンとが配設されたプリント配線板であって、
配線パターンを、 隣接する導体部との距離に応じて幅の狭い部分を設けたこ とを特徴とするプリント配線板。
7 . 導体部と配線パターンとが配設されたプリント配線板であって、
前記配線パターンを、 前記導体部に挟まれた部位の幅を狭くしたことを特徴 とするプリント配線板。
8 . 1本の前記配線パターンが前記導体部に挟まれた際に、 該配線パターンの 中心側に幅を狭くしたことを特徴とする請求項 7のプリント配線板。
9 . 2本の前記配線パターンが前記導体部に挟まれた際に、 該配線パターンを それぞれ導体部との反対側に幅を狭くしたことを特徴とする請求項 7のプリン b配線板。
1 0 . 少なくとも 3本以上の前記配線パターンが前記導体部に挟まれた際に、 両側を除く中央の配線パターンの少なくとも一部を中心側に幅を狭くし、 両側の配線パターンをそれぞれ導体部との反対側に幅を狭くしたことを特徴 とする請求項 7のプリント配線板。
1 1 . 導体部の配線パターン側を切り欠くことを特徴とする請求項 7〜9のい ずれか 1に記載のプリン卜配線板。
1 2 . 前記プリント配線板は、 多層ビルドアップ配線板であることを特徴とす る請求項 7〜 1 0のいずれか 1に記載のプリン卜配線板。
1 3 . 前記導体部は、 バイァホールランド又は実装用パッドであることを特徴 とする請求項 6〜 1 2のいずれか 1に記載のプリント配線板。
1 4 . 層間樹脂絶縁層と導体層とを交互に積層してなるプリント配線板にお いて、
前記導体層を構成する配線パターンの回りにダミー導体を配設したことを 特徴とするプリント配線板。
1 5 . 層間樹脂絶縁層と導体層とを交互に積層してなるプリント配線板にお いて、
前記導体層を構成する複数本の配線パターンの回りにダミー導体を配設し たことを特徴とするプリント配線板。
1 6 . 前記ダミー導体の幅を、 前記配線パターンの最小の幅の 1〜 3倍にし たことを特徴とする請求項 1 4又は 1 5のプリント配線板。
1 7 . 前記ダミー導体と前記配線パターンとの間隔を、 前記配線パターンの 最小の幅の 1〜 3倍にしたことを特徴とする請求項 1 4〜 1 6のいずれか 1 に記載のプリント配線板。
1 8 . 層間樹脂絶縁層と導体層とを交互に積層してなるプリント配線板にお いて、
前記導体層を構成する孤立ランドの回りにダミー導体を配設したことを特 徴とするプリント配線板。
1 9 . 前記孤立ランドの回りをダミー導体で囲んだことを特徴とする請求項 1 8のプリント配線板。
2 0 . 前記ダミー導体の最小の幅を、 前記孤立ランドの径の 1 Z 6〜 3倍に したことを特徴とする請求項 1 8又は 1 9のプリント配線板。
2 1 . 前記ダミー導体と前記孤立ランドとの最小間隔を、 当該孤立ランドの 径の 1 Z 6〜 3倍にしたことを特徵とする請求項 1 8〜2 0のいずれか 1に 記載のプリント配線板。
2 2 . 層間樹脂絶縁層と導体層とを交互に積層してなるプリント配線板にお いて、
前記導体層にダミー導体を配設すると共に、 該ダミー導体とダミー導体と の交差部にフィレツトを形成したことを特徴とするプリント配線板。
2 3 . 層間樹脂絶縁層と導体層とを交互に積層してなるプリント配線板にお いて、
前記導体層にダミー導体を配設すると共に、 該ダミー導体とダミー導体と の交差部であって、 直角又は鋭角部分にフィレツトを形成したことを特徴と するプリント配線板。
2 4 . 層間樹脂絶縁層と導体層とが交互に積層され、 各導体層間がバイァホ —ルにて接続されたビルドアップ配線層が、 コア基板の両面に形成されてな るプリント配線板において、
前記コア基板に形成されたスルーホールに円形のランドが形成され、 該ラ ンドにバイァホールが接続されていることを特徴とするプリント配線板。
2 5 . 前記スルーホールの半径が 1 7 5 以下で 1 2 5 /z m以上であり、 前記ランドの半径が前記スルーホールの半径よりも 7 5 /x m〜 1 7 5 fi m大 きいことを特徴とする請求項 2 4のプリント配線板。
26. (a) 多面取り用の基板にドリルでスルーホール用の通孔を穿設する 工程、
(b) 前記通孔内に金属膜を形成する工程、
(c) 前記通孔の開口部にランドを形成する工程、
( d ) 前記基板に層間樹脂絶縁層となる樹脂を塗布する工程、
(e) 前記ランドに対して位置合わせを行い、 前記ランドの上に 35 /m以 下の開口を前記樹脂に形成する工程、
( f ) 前記開口に金属膜を形成しバイァホールとする工程、
を含み、 前記ランドの半径を、 前記通孔の半径と、 前記通孔に対するラン ドの誤差範囲と、 開口径と、 前記ランドに対する開口の誤差範囲とを合わせ た値以上であって、 700 m以下に設定したことを特徴とするプリント配 線板の製造方法。
27. 前記ランドの半径を 200 m〜 350 2 mに設定したことを特徴と する請求項 26のプリント配線板の製造方法。
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