WO2000018202A1 - Tableau de connexions multicouche d'accumulation - Google Patents

Tableau de connexions multicouche d'accumulation Download PDF

Info

Publication number
WO2000018202A1
WO2000018202A1 PCT/JP1999/004895 JP9904895W WO0018202A1 WO 2000018202 A1 WO2000018202 A1 WO 2000018202A1 JP 9904895 W JP9904895 W JP 9904895W WO 0018202 A1 WO0018202 A1 WO 0018202A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
hole
conductor
wiring board
wiring
Prior art date
Application number
PCT/JP1999/004895
Other languages
English (en)
French (fr)
Inventor
Naohiro Hirose
Honjin En
Original Assignee
Ibiden Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP28343798A external-priority patent/JP4127433B2/ja
Priority claimed from JP32453598A external-priority patent/JP2000133941A/ja
Priority claimed from JP36296198A external-priority patent/JP2000188447A/ja
Priority claimed from JP00031599A external-priority patent/JP4127440B2/ja
Application filed by Ibiden Co., Ltd. filed Critical Ibiden Co., Ltd.
Priority to EP99943231A priority Critical patent/EP1137333B1/en
Priority to KR1020017003399A priority patent/KR20010085811A/ko
Priority to US09/787,321 priority patent/US6613986B1/en
Priority to DE69942279T priority patent/DE69942279D1/de
Publication of WO2000018202A1 publication Critical patent/WO2000018202A1/ja
Priority to US12/406,009 priority patent/US7847318B2/en

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0216Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0224Patterned shielding planes, ground planes or power planes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/4763Deposition of non-insulating, e.g. conductive -, resistive -, layers on insulating layers; After-treatment of these layers
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/24Reinforcing the conductive pattern
    • H05K3/244Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/403Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4602Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0237High frequency adaptations
    • H05K1/025Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
    • H05K1/0253Impedance adaptations of transmission lines by special lay-out of power planes, e.g. providing openings
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0335Layered conductors or foils
    • H05K2201/0347Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06Thermal details
    • H05K2201/062Means for thermal insulation, e.g. for protection of parts
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/0929Conductive planes
    • H05K2201/093Layout of power planes, ground planes or power supply conductors, e.g. having special clearance holes therein
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09509Blind vias, i.e. vias having one side closed
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09536Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/0959Plated through-holes or plated blind vias filled with insulating material
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/096Vertically aligned vias, holes or stacked vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09645Patterning on via walls; Plural lands around one hole
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09681Mesh conductors, e.g. as a ground plane
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1178Means for venting or for letting gases escape
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/02Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061Etching masks
    • H05K3/064Photoresists
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/38Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/382Improvement of the adhesion between the insulating substrate and the metal by special treatment of the metal

Definitions

  • the present invention relates to a multilayer build-up wiring board in which a build-up wiring layer in which an interlayer resin insulating layer and a conductor layer are alternately laminated is formed on both sides of a core substrate, and particularly to a power supply conductor layer (power supply layer). ) Or a multilayer build-up wiring board including a plane layer formed as a grounding conductor layer (ground layer).
  • the use of one conductor circuit as a ground layer or power layer can reduce noise. It is performed for the purpose of reduction.
  • the plane layer 559 constituting the conductor layer for grounding (ground layer) or the conductor layer for power supply (power supply layer) is meshed with a mesh. It is often used to form a mesh pattern having holes 559 a.
  • the mesh holes 559a are provided because the plane layer 559 is formed of copper having low connectivity with resin, and therefore, the interlayer resin insulation layer disposed above the plane layer (see FIG.
  • the resin core substrate (not shown) provided in the lower layer can be connected by directly contacting the interlayer resin excellence layer and the core substrate at the mesh holes 559a. Improve. Further, it is for facilitating the emission of the gas composed of the moisture and the like absorbed in the interlayer resin insulating layer through the mesh hole 559a.
  • the present inventor has discovered that there is a correlation between the insulating property of the interlayer resin insulating layer and the relative positional relationship of the through holes formed in the upper and lower plane layers. Then, a multilayer build-up wiring board was formed while adjusting the position of the through-hole, and the insulation properties of the interlayer resin insulation layer were measured. As a result, as shown in FIG. 9 (B), the through-hole of the upper plane layer 559 was formed. It was concluded that shifting the mesh holes 555 a of the lower plane layer 559 B and the mesh holes 555 a of the lower plane layer 559 B markedly reduced the glossiness of the interlayer resin insulation layer.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a multi-layer build-up wiring board having a plane layer and having little color fringing deterioration of an interlayer resin yarn edge layer. is there.
  • the present invention has been made to solve the above-described problem, and an object of the present invention is to provide a multilayer build-up wire plate that can form a chip mounting area flat with little insulation deterioration of an interlayer resin edge layer. It is in.
  • a multi-layer build-up wire board that constitutes a package board for mounting an IC chip, etc., builds up an interlayer resin insulation layer and a conductor layer alternately on a core board having a through-hole formed on the core board. It is formed by arranging bumps for connection to the IC chip and arranging bumps on the lower surface for connecting to the mother port.
  • the connection between the upper and lower conductor layers is made by forming via holes, and the upper via hole and the lower via hole in the core substrate are connected to each other through holes. Connection is established through the rule.
  • via holes are formed by providing non-through holes in the interlayer resin insulation layer, the number of via holes that can be formed in a multilayer build-up wiring board of a certain size is physically limited. This is one of the factors that hinder high-density wiring in multilayer build-up wiring boards.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a multilayer build-up wiring board capable of increasing the density of wiring.
  • Japanese Patent Publication No. 4-55555-55 discloses an epoxy acrylate on a glass epoxy substrate on which a circuit is formed and an interlayer resin yarn.
  • a method is proposed in which a conductive layer and via holes are formed by forming via holes using photolithography, roughening the surface, providing a plating resist, and plating. Have been.
  • a roughened layer made of a Cu—Ni-P alloy for covering the conductor circuit and the like is formed by electroless plating, and an interlayer resin insulation is formed thereon. Layer was formed.
  • the present invention has been made in order to solve such problems of the related art, and an object of the present invention is to prevent concentration of stress due to a temperature change in a formed corner of a conductor circuit.
  • a wiring board and a multilayer build-up wiring board configured to prevent cracks from occurring in a resin yarn edge layer. It is in. Disclosure of the invention
  • the multilayer build-up five-wire board according to claim 1 is a multilayer build-up wiring board in which interlayer resin layers and conductor layers are alternately laminated.
  • a technical feature is that mesh holes are formed in the plurality of plane layers so as to at least partially overlap.
  • a plane layer (which functions as a power supply conductor layer or a ground conductor layer) is formed as a conductor layer formed on at least one surface of the core substrate, and at least one of the conductor layers formed between the interlayer resin insulating layers is formed.
  • One is to form a plane layer,
  • a technical feature is that mesh holes are formed in the plane layer of the core substrate and the plane layer between the interlayer resin thread color edge layers so as to at least partially overlap.
  • the diameter of the mesh holes is 75 to 300 m and the distance between the mesh holes is 100 to 150; um according to Claim 1 or 2. Characteristic.
  • the insulating property of the interlayer resin insulating layer does not significantly decrease.
  • the diameter of the mesh hole is 75 to 300 m. If the diameter is less than 75 m, it will be difficult to overlap the upper and lower mesh holes, while if it exceeds 300 ⁇ m, the power supply conductor layer (power supply layer) or the grounding conductor This is because it does not function as a layer (ground layer). Also, each mesh hole It is desirable that the distance between them is 100 to 150 m. This is because if the distance is less than 100 m, the area of the plane layer becomes small and the function cannot be performed.On the other hand, if the distance exceeds 150 im, the degree of insulation deterioration of the interlayer resin insulation layer becomes significant. This is because it becomes bigger.
  • an electroless plating adhesive as the interlayer resin insulating layer.
  • This adhesive for electroless plating is obtained by dispersing heat-resistant resin particles soluble in a cured acid or oxidizing agent in an unhardened heat-resistant resin hardly soluble in an acid or oxidizing agent. Things are best.
  • the heat-resistant resin particles are dissolved and removed, and a roughened surface made of an octopus pot-like anchor can be formed on the surface.
  • the cured heat-resistant resin particles are: 1) a heat-resistant resin powder having an average particle diameter of 10 zm or less, and 2) a heat-resistant resin having an average particle diameter of 2 m or less.
  • Agglomerated particles obtained by aggregating the powder 3 a mixture of a heat-resistant resin powder having an average particle diameter of 2 to 10 m and a heat-resistant resin powder having an average particle diameter of 2 am or less, 4 an average particle diameter of 2 to: 10 m pseudo particle obtained by adhering at least one of a heat resistant resin powder and an inorganic powder having an average particle diameter of 2 m or less to the surface of a heat resistant resin powder having an average particle diameter of 0.1 to 0.1 m.
  • Examples of the heat-resistant resin hardly soluble in an acid or an oxidizing agent include a “resin composite composed of a thermosetting resin and a thermoplastic resin” or a “resin composite composed of a photosensitive resin and a thermoplastic resin”. Is desirable. This is because the former has high heat resistance, and the latter can form an opening for a via hole by photolithography.
  • Epoxy resin, phenolic resin, polyimide resin Fats and the like can be used.
  • a thermosetting group such as methacrylic acid or acrylic acid is subjected to an acrylation reaction.
  • acrylate of epoxy resin is most suitable.
  • a nopolak type epoxy resin such as a phenol novolak type or a cresol nopolak type, or an alicyclic epoxy resin modified with dicyclopentene can be used.
  • thermoplastic resins examples include polyethersulfone (PES), polysulfone (PSF), polyphenylene sulfone (PPS), polyphenylene sulfide (PPES), polyphenyl ether (PPE), and polyetherimide (PI). Can be used.
  • PES polyethersulfone
  • PPS polysulfone
  • PES polyphenylene sulfone
  • PPES polyphenylene sulfide
  • PPE polyphenyl ether
  • PI polyetherimide
  • the mixing ratio of the curable resin (photosensitive resin) and the thermoplastic resin is preferably set to 95 to 5 to 50 Z50. This is because a high toughness value can be secured without impairing the heat resistance.
  • the mixing weight ratio of the heat resistant appearance particles is 5 to 50% by weight, preferably 10 to 40% by weight based on the solid content of the heat resistant resin matrix.
  • the heat-resistant resin particles are preferably amino resin (melamine resin, urea resin, guanamine resin), epoxy resin and the like.
  • the adhesive may be composed of two layers having different compositions.
  • solder resist layer can be added to the surface of the multilayer build-up wiring board.
  • resins can be used as the solder resist layer to be added to the surface of the multilayer build-up wiring board.
  • bisphenol A type epoxy resin acrylate of bisphenol A type epoxy resin, novolak type epoxy resin, A resin obtained by hardening the acrylate of a polac-type epoxy resin with an amine-based curing agent or an imidazole curing agent can be used.
  • solder resist layer is composed of a resin having an oka value skeleton, peeling may occur. For this reason, by providing the reinforcing layer, the solder resist layer can be prevented from peeling off.
  • the acrylate of the novolak type epoxy resin an epoxy resin obtained by reacting glycidyl ether of phenol nopolak ⁇ cresol novolac with acrylic acid ⁇ methacrylic acid or the like can be used.
  • the imidazole curing agent is desirably liquid at 25 ° C. This is because the liquid can be uniformly mixed.
  • liquid imidazole stiffeners examples include 1-benzyl-2-methylimidazole (product name: 1B2MZ), 1-cyanoethyl-2-ethyl-4-methylimidazolile (product name: 2E4MZ-CN), and 4-methyl-2 -Ethyl imidazole (product name: 2E4MZ) can be used.
  • the addition amount of the imidazole curing agent is desirably 1 to 10% by weight based on the total solid content of the solder resist composition. The reason for this is that if the added amount is within this range, the uniform mixing is slow.
  • a dalicol ether solvent for the composition before curing of the solder resist, it is desirable to use a dalicol ether solvent as a solvent.
  • solder resist layer using such a composition does not generate free acid and does not oxidize the surface of the copper pad. It is also less harmful to the human body.
  • glycol ether-based solvent one having the following structural formula, particularly preferably at least one selected from diethylene glycol dimethyl ether (DMDG) and triethylene glycol dimethyl ether (DMTG) is used. This is because these solvents can completely dissolve Benzophenone-Michler's ketone as a reaction initiator by heating at about 30 to 50 ° C.
  • DMDG diethylene glycol dimethyl ether
  • DMTG triethylene glycol dimethyl ether
  • the dalicol ether solvent is 10 to 7 parts by weight based on the total weight of the solder resist composition.
  • solder resist composition In addition to the solder resist composition described above, various antifoaming agents and repelling agents, heat resistance, thermosetting resin for improving base resistance and flexibility, and photosensitive for improving resolution
  • a functional monomer may be added.
  • the repelling agent one composed of a polymer of acrylic acid ester is preferable.
  • the initiator Irgacure I907 from Ciba-Geigy I, and DETX-S from Nippon Kayaku as the photosensitizer are preferable.
  • a dye or a pigment may be added to the solder resist composition. wiring This is because the pattern can be hidden and hidden. It is desirable to use phthalocyanine green as this dye.
  • thermosetting resin As an additional component, a bisphenol-type epoxy resin can be used.
  • This bisphenol-type epoxy resin includes bisphenol A-type epoxy resin and bisphenol F-type epoxy resin. When the basic resistance is important, the former is required. The latter is better.
  • An acrylic monomer can be used as the photosensitive monomer as an additional component. This is because polyacrylic monomers can improve the resolution.
  • ⁇ PE-6A manufactured by Nippon Kayaku and R-604 manufactured by Kyoeisha Chemical can be used as the acrylic monomer.
  • solder resist compositions are preferably 0.5 to 10 Pa-s at 25 ° C., more preferably 1 to 10 Pa-s. This is because it has a viscosity that can be easily applied over the mouth.
  • a fourth aspect of the present invention provides a multilayer structure in which an interlayer resin insulating layer and a conductor layer are alternately laminated, a chip mounting area for mounting a chip is provided on the uppermost layer, and the conductor layers are connected by via holes.
  • the build-up wiring board In the build-up wiring board,
  • a mesh hole is provided in the plane layer formed as the conductor layer, and at least a part of the mesh hole in a region opposed to the chip mounting region via the interlayer resin insulating layer, and a through hole or
  • the technical feature is that the land of the via hole and the pad connecting the via hole are arranged.
  • a mesh hole is formed in a region opposing the uppermost chip mounting region in the plane layer via the interlayer resin paper edge layer, and at least a part of the mesh holes is formed. Since the through-holes or via-hole lands and the pads to be connected to the via-holes are provided at an interval from the periphery of the mesh holes, the interlayer resin provided above the plain layer by the mesh holes provided around the lands Since the insulating layer and the interlayer fiber layer (or resin core substrate) provided below are directly in contact with each other, the adhesiveness can be improved. In addition, it is absorbed by the interlayer resin insulation layer through the mesh holes provided on the outer periphery of these lands.
  • Claim 5 relates to a multilayer build-up wiring board in which an interlayer shelf layer and a conductor layer are alternately laminated, a chip mounting area for mounting a chip on the uppermost layer, and the conductor layers are connected by via holes.
  • a mesh hole is provided in the plane layer formed as the conductor layer, and at least a part of the mesh hole in a region facing the chip mounting region via the interlayer resin insulating layer, and a land of a via hole is formed in the hole.
  • a mesh hole is formed in a region facing the uppermost chip mounting region of the plane layer via the interlayer resin edge layer, and at least a part of the mesh holes is formed in the hole.
  • the via hole is disposed at the interlayer resin insulating layer and the lower layer which are disposed at the upper layer of the plane layer by the mesh hole provided at the outer periphery of the land of the via hole. Since the interlayer resin insulating layer (or resin core substrate) is brought into direct contact, the adhesiveness can be improved.
  • a gas consisting of moisture or the like absorbed in the interlayer resin insulating layer can be radiated through a mesh hole provided on the outer periphery of the land of the via hole, so that it is possible to improve the excellence of the interlayer resin yarn contact layer. Become. Further, since a via hole is formed in the mesh hole in the chip mounting area, no irregularities are formed, and the chip mounting area can be flattened.
  • Claim 6 A multilayer build-up wiring board comprising a chip mounting area for mounting a chip on an uppermost layer, wherein an insulating layer and a conductor layer are alternately laminated between layers, and wherein the plane formed as the conductor layer is provided.
  • a mesh hole is provided in the layer, and at least a part of the mesh hole in a region opposed to the chip mounting region via the interlayer resin insulating layer, and a bell-shaped conductor layer is provided in the hole. Is a technical feature.
  • a mesh hole is formed in a region facing the uppermost chip mounting region in the plane layer via the interlayer resin insulating layer, and the mesh hole is formed.
  • the solid conductor layer is arranged on the upper layer of the plane layer by the mesh holes provided on the outer periphery of the solid conductor layer.
  • Claim 7 relates to a multilayer build-up wiring board having a chip mounting area for mounting a chip on an uppermost layer, wherein an interlayer resin insulating layer and a conductor layer are alternately laminated on a substrate having a through hole.
  • a mesh hole is provided in the plane layer formed as the conductor layer, and at least a part of the mesh hole in a region opposed to the chip mounting region via the interlayer resin layer, and the inside of the hole is formed. It is a technical feature that the land of the through-hole is arranged in this area.
  • a mesh hole is formed in a region facing the uppermost chip mounting region in the plane layer via the interlayer resin insulating layer, and a through hole is formed in at least a part of the mesh holes.
  • a gas consisting of moisture or the like absorbed in the interlayer resin insulating layer can be diffused through the mesh holes provided on the outer periphery of the land, so that the insulating property of the interlayer resin insulating layer can be improved. Further, since lands are formed in the mesh holes of the chip mounting area, no irregularities are formed, and the chip mounting area can be made flat.
  • the plane layer may be opposed to the chip mounting area via at least one or more interlayer resin insulating layers.
  • a multilayer wiring layer in which the interlayer layers are alternately laminated with the conductive layers and the conductive layers are connected alternately by via holes is defined as a core.
  • the one via hole is formed by a plurality of wiring paths.
  • a ninth aspect of the present invention provides a multi-layer structure in which a multi-layer wiring layer is formed on a core substrate, wherein the multi-layer wiring layer is formed by alternately laminating a yarn edge layer and a conductor layer, and connecting the conductor layers by via holes.
  • the build-up wiring board In the build-up wiring board,
  • a technical feature is that the one via hole is formed by two wiring paths.
  • the multilayer build-up wiring board according to claim 9 since one via hole is composed of two wiring paths, a wiring path twice as large as the via hole can be passed through the interlayer resin yarn layer, and the wiring of the multilayer build-up wiring board is provided. Density can be increased.
  • an interlayer resin yarn edge layer and a conductor layer are alternately laminated with each other, and a multilayer wiring layer in which each conductor layer is connected by a via hole is formed on a core substrate.
  • a multilayer build-up wiring board electrically connected to a conductor layer on the back surface side of the core substrate by through holes formed in the core substrate, a plurality of wiring paths are arranged in one through hole of the core substrate.
  • a technical feature is that a via hole composed of a plurality of wiring paths connected to each of the wiring paths is provided immediately above the through hole in which the plurality of wiring paths are provided.
  • the multilayer build-up wiring board of claim 10 since a plurality of wiring paths are provided in one through hole, wiring paths several times as large as the through holes can be passed through the core substrate. Since the via hole provided immediately above the via hole is composed of a plurality of wiring paths, wiring paths several times as large as the via holes can be passed through the insulating layer in the interlayer. Therefore, it is possible to increase the density of wiring of the multilayer build-up wiring board. Furthermore, since the via hole is formed immediately above the through hole, the wiring length is shortened, and it is possible to cope with high-speed wiring of a multilayer build-up wiring board.
  • Claim 11 is a multilayer wiring layer in which interlayer layers and conductive layers are alternately laminated and each conductive layer is connected by a via hole, wherein the multilayer wiring layers are formed on both sides of the core substrate, and the conductors on both sides of the core substrate are provided.
  • a multilayer build-up wiring board in which layers are electrically connected to each other by through holes formed in a core substrate,
  • a technical feature is that a via hole composed of a plurality of wiring paths connected to each of the wiring paths is provided immediately above the through hole in which the plurality of wiring paths are provided.
  • the multilayer build-up wiring board of claim 11 since a plurality of wiring paths are provided in one through hole, wiring paths several times larger than the through holes can be passed through the core substrate. Since the via hole disposed immediately above the via hole is composed of a plurality of wiring paths, wiring paths several times as large as the via holes can be passed through the interlayer resin insulating layer. Therefore, it is possible to increase the density of wiring of the multilayer build-up wiring board. Further, since the via hole is formed immediately above the through hole, the wiring length is shortened, and it is possible to cope with a high-speed multi-layer build-up wiring board.
  • wiring paths several times as large as the through holes can be passed through the core substrate. For this reason, wiring can be integrated at the same pace between the multilayer wiring layer formed on the front side of the core substrate and the multilayer wiring layer formed on the back side, so that the layer between the upper multilayer wiring layer and the lower multilayer wiring layer can be integrated. By making the numbers equal, the number of layers can be minimized.
  • a multilayer build-up wiring board in which conductive layers are electrically connected to each other by through holes formed in a core substrate in which conductive layers are electrically connected to each other by through holes formed in a core substrate,
  • the through hole of the core substrate is filled with a filler and the filler A conductor layer covering the exposed surface from the through hole is formed,
  • the through hole and the conductor layer are divided into a plurality
  • a via hole including a wiring path connected to each of the divided conductor layers is provided immediately above the through hole covered with the divided conductor layer.
  • a filler is filled in a through hole provided in the core substrate, and further, a conductor layer is formed to cover an exposed surface of the filler from the through hole.
  • the via-hole is connected to the via hole to connect the build-up wiring layer and the through-hole.
  • a dead space is eliminated by making the area immediately above the through hole function as an inner layer pad, and since there is no need to wire an inner layer pad for connecting the through hole to the via hole, the land shape of the through hole is eliminated. Can be a perfect circle.
  • the density of through holes provided in the multilayer core substrate is improved, and the number of through holes can be increased.
  • the signal line of the backside 13-layer is connected to the buildup of the front side. You can connect to layers.
  • the filler filled in the through hole is preferably made of metal particles and a curable or thermoplastic resin.
  • the filler to be filled in the through-holes with the self-made wire plate is preferably made of a metal particle, a force consisting of an i-curable resin and a binder, or a metal particle and a thermoplastic resin.
  • a solvent may be added.
  • the metal particles are exposed by polishing the surface thereof, and the plating film of the conductor layer formed thereon through the exposed metal particles Since it is integrated with the conductor layer, peeling is less likely to occur at the interface with the conductor layer even under severe high-temperature and high-humidity conditions such as PCT (pressure cooker test).
  • PCT pressure cooker test
  • metal particles copper, gold, silver, aluminum, nickel, titanium, chromium, tin Z lead, palladium, platinum and the like can be used.
  • the metal particles preferably have a particle size of 0.1 to 50 zm. The reason is that if it is less than 0, the copper surface is oxidized and the wettability S to the resin is deteriorated, whereas if it exceeds 50 m, the printability is deteriorated.
  • the amount of the metal particles is preferably 30 to 9% by weight based on the total amount. The reason for this is that if the amount is less than 30 wt%, the adhesion of the lid attachment is poor, while if it exceeds 9 Owt%, the printability is poor.
  • resins used include epoxy resins such as bisphenol A type and bisphenol F type, phenolic resins, polyimide resins, fluorine resins such as polytetrafluoroethylene (PTFE), bismaleimide triazine (BT) resins, and the like.
  • FEP, PFA, PPS, PEN, PES, nylon, aramide, PEEK :, PEKK :, PET, etc. can be used.
  • imidazole-based, phenol-based, and amine-based curing agents can be used as the curing agent.
  • Solvents include NMP (normal methylpyrrolidone), DMDG (diethylene glycol dimethyl ether), glycerin, water, 1- or 2- or 3-cyclohexanol, cyclohexanone, methylsecsolve, methylsecsolvesolve, methanol , Ethanol, butanol, propanol, etc. can be used.
  • NMP normal methylpyrrolidone
  • DMDG diethylene glycol dimethyl ether
  • glycerin water
  • 1- or 2- or 3-cyclohexanol cyclohexanone
  • methylsecsolve methylsecsolvesolve
  • methanol Ethanol, butanol, propanol, etc.
  • the filler is non-conductive. This is because the non-conductive material has a smaller curing shrinkage and is less likely to peel off from the conductive layer or via hole.
  • the inventors of the present invention have intensively studied for realizing the above object, and as a result, have conceived an invention having the following content as a gist configuration.
  • the wiring board according to claim 13 is a wiring board having a conductor circuit including a conductor layer having a two-layer structure in which a second metal film thinner than the first metal film is stacked on the first metal film.
  • the side surface of the second metal film constituting the conductor layer extends outside the side surface of the first metal film.
  • the multilayer build-up wiring board according to claim 14 is a multilayer build-up wiring board having a structure in which a resin fiber layer and one or more conductive circuits are formed on a resin substrate, respectively.
  • FIGS. 1 (A), 1 (B), 1 (C), and 1 (D) are manufacturing process diagrams of a multilayer build-up wiring board according to the first embodiment of the present invention.
  • FIG. 2 (E), FIG. 2 (F), FIG. 2 (G), and FIG. 2 (H) are manufacturing process diagrams of the multilayer build-up wiring board according to the first embodiment of the present invention.
  • FIG. 3 (1), FIG. 3 (J), FIG. 3 (K), and FIG. 3 (L) show a multilayer build-up according to the first embodiment of the present invention. It is a manufacturing process figure of a ⁇ wire plate.
  • FIG. 4 ( ⁇ ), FIG. 4 ( ⁇ ), and FIG. 4 (0) are manufacturing process diagrams of the multilayer build-up wiring board according to the first embodiment of the present invention.
  • FIG. 5 ( ⁇ ) and FIG. 5 (Q) are manufacturing process diagrams of the multilayer build-up wire plate according to the first embodiment of the present invention.
  • FIG. 6 is a multilayer build buffer according to the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view of the ⁇ wire plate.
  • FIG. 7 ( ⁇ ) is a sectional view taken along the line A- ⁇ of FIG. 6, and FIG. 7 (B) is a sectional view taken along the line BB of FIG.
  • FIG. 8 (A) is a cross-sectional view of a multilayer build-up wiring board according to an experimental example of the present invention
  • FIGS. 8 (B) and 8 (B) are explanatory views showing the arrangement of mesh holes. Ah You.
  • FIG. 9 (A) is a cross-sectional view of a multilayer build-up wire plate according to a first comparative example
  • FIG. 9 (B) is an explanatory diagram showing an arrangement of mesh holes in the first comparative example.
  • (C) is a plan view of a conventional plane layer.
  • FIG. 10 is a graph of an extraordinarily test of an interlayer resin insulating layer of the multilayer build-up wiring board according to the experimental example and the first comparative example.
  • FIG. 11 (A), FIG. 11 (B), FIG. 11 (C), and FIG. 11 (D) show a manufacturing process of a multilayer build-up wiring board according to the second embodiment of the present invention.
  • FIG. 11 (B), FIG. 11 (C), and FIG. 11 (D) show a manufacturing process of a multilayer build-up wiring board according to the second embodiment of the present invention.
  • FIG. 12 (E), FIG. 12 (F), FIG. 12 (G), and FIG. 12 (H) show the manufacturing process of the multilayer build-up wiring board according to the second embodiment of the present invention.
  • FIG. 13 (1), FIG. 13 (J), FIG. 13 (K), and FIG. 13 (L) show the manufacture of a multilayer build-up wiring board according to the second embodiment of the present invention. It is a process drawing.
  • FIG. 14 ( ⁇ ), FIG. 14 ( ⁇ ), FIG. 14 ( ⁇ ), and FIG. 14 ( ⁇ ) show the manufacture of the multilayer build-up wiring board according to the second embodiment of the present invention. It is a process drawing.
  • FIG. 15 (Q), FIG. 15 (R), and FIG. 15 (S) are manufacturing process diagrams of the multilayer build-up self-wired board according to the second embodiment of the present invention.
  • FIG. 16 is a sectional view of a multilayer build-up wiring board according to a second embodiment of the present invention.
  • FIG. 17 is a multilayer build-up according to a second embodiment of the present invention.
  • FIG. 3 is a cross-sectional view of the E-wire plate.
  • FIG. 18 (A) is a cross-sectional view taken along line D-D of FIG. 17, and FIG. 18 (B) is an enlarged view of the mesh hole of FIG. 18 (A).
  • Figure (C) is an enlarged view of a mesh hole according to a modification.
  • FIG. 19 is a cross-sectional view of a multilayer build-up wiring board according to a first modification of the second embodiment.
  • FIG. 20 (A) is a cross-sectional view taken along line FF of FIG. 19, and FIG. 20 (B) is an enlarged view of the mesh hole shown in FIG. 20 (A).
  • FIG. 0 (C) is an enlarged view of a mesh hole according to a modification.
  • FIG. 21 (A) is a multilayer build-up according to a second modification of the second embodiment.
  • IH line FIG. 21 (B) is a plan view of a plane layer of the plate, and
  • FIG. 21 (B) is an enlarged view of a modified example of the mesh hole shown in FIG. 21 (A).
  • FIG. 22 (A) is a plan view of a plane layer of a multilayer build-up wiring board according to a third modification of the second embodiment
  • FIG. 22 (B) is a cross-sectional view of the multilayer printed wiring board
  • FIG. 22 (C) is a cross-sectional view of a multilayer printed wiring board according to a modification.
  • FIG. 23 is a plan view of a plane layer of a multilayer build-up wiring board according to the related art.
  • FIGS. 24 (A;), 24 (B), 24 (C), 24 (D), and 24 (E) show the third embodiment of the present invention.
  • FIG. 7 is a manufacturing process diagram of such a multilayer build-up wiring board.
  • FIG. 25 (F), FIG. 25 (G), FIG. 25 (H), FIG. 25 (1), and FIG. 25 (J) relate to the third embodiment of the present invention.
  • FIG. 7 is a manufacturing process diagram of the multilayer build-up wiring board.
  • Fig. 26 (K), Fig. 26 (L), Fig. 26 (M), Fig. 26 (N;), Fig. 26 ( ⁇ ) show the third embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of the multilayer build-up wiring board according to the embodiment.
  • FIG. 27 (P), FIG. 27 (Q), FIG. 27 (R), and FIG. 27 (S) show the manufacture of a multilayer build-up self-contained wire according to the third embodiment of the present invention. It is a process drawing.
  • FIG. 28 (T), FIG. 28 (U), and FIG. 28 (V) are manufacturing process diagrams of the multilayer build-up wiring board according to the third embodiment of the present invention.
  • FIGS. 29 (W), 29 (X), and 29 (Y) are manufacturing process diagrams of the multilayer build-up wiring board according to the third embodiment of the present invention.
  • FIG. 30 (ZA), FIG. 30 (ZB), and FIG. 30 (ZC) are manufacturing process diagrams of the multilayer build-up wiring board according to the third embodiment of the present invention.
  • FIG. 31 is a sectional view of a multilayer build-up wiring board according to a third embodiment of the present invention.
  • FIG. 32 is a cross-sectional view showing a state where an IC chip is mounted on a multilayer build-up wiring board according to a third embodiment of the present invention.
  • FIG. 33 (A) is a cross-sectional view taken along the line AA of FIG. 31.
  • FIG. 33 (B) is an explanatory view of a via hole of the multilayer build-up self-wired board of the third embodiment.
  • FIG. 33 (C) is a cross-sectional view taken along the line CC of FIG. 31, and
  • FIG. 33 (D) is a multilayer build-up buffer according to the third embodiment. It is explanatory drawing of the through-hole of E line board.
  • FIGS. 34 (A) and 34 (B) are cross-sectional views of a multilayer build-off wire according to a first modification of the third embodiment.
  • FIG. 35 (A) is a cross-sectional view of a multilayer build-up 1 ⁇ wire plate according to a first modification of the third embodiment
  • FIG. 35 (B) is a cross-sectional view of a through hole and a land according to the first modification. It is a top view.
  • FIG. 36 is a cross-sectional view schematically showing one example of the wiring board according to the fourth embodiment of the present invention.
  • FIG. 37 (A), FIG. 37 (B), FIG. 37 (C), FIG. 37 (D), and FIG. 37 (E) show the wiring board according to the fourth embodiment.
  • FIG. 38 (A), FIG. 38 (B), FIG. 38 (C), and FIG. 38 (D) show the manufacturing process of the multilayer build-up self-wire sheet according to the fourth embodiment. It is sectional drawing which shows a part.
  • Fig. 39 (A), Fig. 39 (B), Fig. 39 (C), and Fig. 39 (D) show the multi-layer buildoff according to the fourth embodiment.
  • FIG. 40 (A), FIG. 40 (B), FIG. 40 (C), and FIG. 40 (D) show a multilayered build-up of the fourth embodiment. It is sectional drawing which shows a part of manufacturing process of E wire plate.
  • FIG. 41 (A), FIG. 41 (B), FIG. 41 (C), and FIG. 41 (D) show one example of the manufacturing process of the multilayer build-up wire plate according to the fourth embodiment. It is sectional drawing which shows a part.
  • FIGS. 42 (A), 42 (B), and 42 (C) are cross-sectional views showing a part of the manufacturing process of the multilayer build-up device according to the fourth embodiment. is there.
  • FIGS. 43 (A) and 43 (B) are cross-sectional views of the multilayer build-up wiring board obtained in the fourth embodiment.
  • the configuration of the multilayer build-up wiring board 10 according to the first embodiment of the present invention will be described with reference to FIG.
  • a plane layer 35 that forms a ground layer is formed on the front surface and the back surface of the core substrate 30.
  • Build-up wiring layers 80 ⁇ and 80 ⁇ are formed on the front-side plane layer 35 and the back-side plane layer 35.
  • the built-up layer 8 OA is composed of a via hole 60, a conductor circuit 58, an interlayer resin insulation layer 50 on which a plane layer 59 serving as a power supply layer is formed, and a noise hole 160 and a conductor circuit 158. It is composed of an interlayer resin layer 150 formed.
  • the build-up wiring layer 80 B is formed of the interlayer resin insulation layer 50 on which the via hole 60 and the conductor circuit 58 are formed, and the via hole 160 and the conductor circuit 158 on which the via hole 60 and the conductor circuit 58 are formed. It is composed of an interlayer resin insulation layer 150.
  • solder bump 76 U for connecting to a land of an integrated circuit chip (not shown) is provided.
  • the solder bump 76 U is connected to the through hole 36 via the via hole 160 and the via hole 60.
  • solder bumps 76D are provided on the lower surface to connect to the lands of the Doyuichi board (not shown).
  • the solder bump 76 D is connected to the through hole 36 via the via hole 160 and the via hole 60.
  • FIG. 7 (A) shows the A-A cross section of FIG. 6, that is, the plane of the plane layer 59 formed on the surface of the interlayer resin insulating layer 50
  • FIG. 7 (B) The plane of the plane layer 35 formed on the surface of the core substrate 30 is shown in FIG. 7 (B).
  • the plane layer 59 on the surface of the interlayer resin insulation layer 50 is formed with mesh holes 509 having a diameter of 200 m at a pitch P (500 ⁇ m). ing.
  • a mesh hole 35 a having a diameter of 200 im is formed on the surface side plane layer 35 of the core substrate 30 at a pitch P (500 m) interval. Is formed.
  • a mesh hole 35a is similarly formed on the back surface of the core substrate 30.
  • the mesh holes 35a, 35a of the plane layers 35, 35 on both sides of the core board 30, are arranged so that the mesh holes 59 a of the plane layer 59 of the inter-resin insulating layer 50 completely overlap. For this reason, the flexibility of the interlayer resin ⁇ layer 50 does not decrease.
  • PES polyether sulfone
  • epoxy resin particles manufactured by Sanyo Chemical Co., polymer pole
  • NMP 30 parts by weight of NMP was further added, and the mixture was stirred and mixed by a bead mill.
  • Bisphenol F-type epoxy monomer i (manufactured by Yuka Shell, molecular weight 310, YL983U) 100 parts by weight, Si_ ⁇ 2 spherical particles having an average particle diameter of 1.6 m to silane force coupling agent on the surface is co one coating (Admatechs Ltd., CRS 1101_CE, where the maximum particle size is 170 parts by weight of the inner layer copper pattern thickness described below (15 ⁇ m or less), and 1.5 parts by weight of a leveling agent (manufactured by San Nopco, Perenol S4) By mixing, the viscosity of the mixture was adjusted to 45,000-49,000 cps at 23 ° C and 1 ° C to obtain.
  • Imidazole curing agent (2E4MZ-CN, Shikoku Chemicals) 6.5 parts by weight.
  • the viscosity was measured using a B-type viscometer (Tokyo Keiki, DVL-B type) with rotor No. 4 at 60 rpm and Royuichi No. 3 at 6 rpm.
  • a manufacturing process of the multilayer build-up wiring board according to the first embodiment will be described with reference to FIGS.
  • a multilayer build-up wiring board is formed by a semi-additive method.
  • a copper-clad laminate in which 18 m of copper foil 32 is laminated on both sides of a substrate 30 made of lmm thick glass epoxy resin or BT (bismaleimide triazine) resin 3 OA was the starting material.
  • the copper-clad laminate 3OA is drilled, subjected to an electroless plating process, and etched in a pattern to form a through hole 36 and a plane layer 35, and the core shown in FIG. 1 (B) is formed.
  • the substrate 30 is formed.
  • mesh holes 35a are formed in the plane layer 35.
  • the resin filler 40 was cured by performing a heat treatment at 100 ° C for 1 hour, 120 ° C for 3 hours, 150 ° C for 1 hour, and 180 ° C for 7 hours.
  • the surface layer of the resin filler 40 filled in the through-holes 36 and the like and the roughened layer 38 on the upper surface of the plane layer 35 are removed to smooth both surfaces of the substrate 30, and then the resin filler 40 and the plain A side surface of the layer 35 was firmly adhered through the roughened layer 38, and a wiring board in which the inner wall surface of the through hole 36 and the resin filler 40 were firmly adhered through the roughened layer 38 was obtained. That is, by this step, the surface of the resin filler 40 and the surface of the plain layer 35 are flush with each other.
  • the substrate 30 on which the plane layer 35 was formed was alkali-degreased and soft-etched, and then treated with a catalyst solution composed of palladium chloride and an organic acid to provide a Pd catalyst and activate the catalyst.
  • a catalyst solution composed of palladium chloride and an organic acid to provide a Pd catalyst and activate the catalyst.
  • the raw material composition for preparing an electroless plating adhesive of A was stirred and mixed, and the viscosity was adjusted to 7 Pa ⁇ s to obtain an electroless plating adhesive solution (for upper layer).
  • an interlayer resin having a viscosity of 1.5 Pa
  • P TJ rim (for lower layer) 44 Apply it with a roll coat overnight, leave it in a horizontal state for 20 minutes, and dry (pre-bake) at 60t: for 30 minutes
  • the photosensitive adhesive solution (for upper layer) 46 having a viscosity of 7 Pa ⁇ s obtained in the above (7) within 24 hours after preparation, leave it in a horizontal state for 20 minutes, and then Drying (prebaking) was performed for 30 minutes in the, and 50 adhesive layers with a thickness of 35 m were formed (see Fig. 2 (G)).
  • a photomask film (not shown) on which a black circle of 85 ( ⁇ ) is printed is brought into close contact with both surfaces of the substrate 30 on which the adhesive layer has been formed in the above (8). exposed with 500mJZcm 2. This was spray developed with a DMTG solution, further exposing the substrate 30 to a super-high pressure mercury lamp at 3000mJZcm 2, 1 hour at 100 V, 1 hour at 120, then 3 hours at 0.99 ° C By performing a heat treatment (bottoming), a 35 m thick interlayer resin insulation layer (opening for forming a via hole) 48 with an 85 mm ⁇ opening (via hole forming opening) 48 with excellent dimensional accuracy equivalent to a photomask film (See FIG. 2 (5).) A tin plating layer (not shown) was partially exposed in the opening 48 to be a via hole.
  • the substrate 30 having the openings 48 formed therein is immersed in chromic acid for 19 minutes to dissolve and remove the epoxy resin particles present on the surface of the interlayer resin yarn edge layer 50, thereby forming the interlayer resin insulation layer 50.
  • the surface was roughened (see Fig. 3 (I)), and then immersed in a neutralizing solution (manufactured by Shipley) and then washed with water.
  • the electroless plating film 52 under the plating resist is dissolved and removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide.
  • a conductor circuit 58, a plane layer 59, and a via hole 60 having a thickness of 18 m comprising an electroless copper plating film 52 and an electrolytic copper plating film 56 were formed (Fig. 4).
  • mesh holes 59 a are formed in the plane layer 59 as described above with reference to FIG. 7A, and the mesh holes 59 a are formed on both sides of the core substrate 30. It is formed so as to overlap with the mesh hole 35 a of the formed plane layer 35.
  • an upper interlayer resin insulation layer 150, via holes 160, and conductor circuits 158 are further formed to complete a multilayer build-up wiring board (fourth step). (See figure (O)). Note that, in the step of forming the upper conductive circuit, Sn substitution was not performed.
  • solder bumps are formed on the above-mentioned multilayer build-up wiring board.
  • the solder resist composition described in the above D. is applied in a thickness of 45 m.
  • a 5 mm thick photomask film (not shown) on which a circular pattern (mask pattern) is drawn is brought into close contact. placed Te, and exposed to ultraviolet rays of LOOOmJZcm 2, to DMTG development treatment.
  • solder-resist layer (thickness: 20 m) 70 having an opening (opening diameter 200 m) 71 is formed (see FIG. 5 (P)).
  • nickel chloride 2.31X10 one 1 mo 1/1, p H 4. Electroless five two consisting of sodium hypophosphite 2.8 XlO ⁇ mo 1 / Kuen sodium 1.85X10- 'mo 1 / The substrate 30 was immersed in a solution for attaching to a gel, for 20 minutes, to form a nickel plating layer 72 having a thickness of 5 m in the opening 71.
  • the substrate potassium gold cyanide 4.1 X 10 one 2 mo 1/1, chloride Anmoniumu 1.87X10 one 'mo 1Z1, sodium Kuen acid 1.16X10-' mo 1Z1, hypophosphorous acid sodium ⁇ beam 1.7 XLO ⁇ mo
  • a solder pad 75 is formed on the conductor circuit 160 (not shown) (see FIG. 5 (Q)).
  • solder paste is printed on the opening 71 of the solder resist layer 70 and a riff is formed at 200 ° C to form solder bumps (solder bodies) 76U and 76D, thereby forming a multilayer build-up.
  • the self-drawing plate 10 was formed (see FIG. 6).
  • FIG. 8 (A) shows a cross section of a multilayer build-up wire plate according to an experimental example of the present invention.
  • the multilayer build-up wiring board of this experimental example is formed similarly to the multilayer build-up wiring board 10 of the first embodiment described above. However, in the first embodiment, through holes were formed in the core substrate, but in this experimental example, no through holes were formed.
  • the plane layers 135 were formed on the upper and lower surfaces of the core substrate 130, and the upper and lower interlayer resin insulating layers 170 and the outermost interlayer resin insulating layer were formed. Plane layers 179 and 189 are formed on 180, respectively.
  • FIG. 8 (B) shows the mesh holes 179 a of the plane layer 179 formed on the interlayer resin insulation layer 170 and the plane layer 1 formed on the outermost interlayer resin insulation layer 180. This shows the correspondence relationship between 89 and the mesh hole 1 89a.
  • mesh holes 135 a of the plane layer 135 of the core substrate 130 and meshes of the plane layer 179 The hole 179a is formed so as to overlap the mesh hole 189a of the plane layer 189.
  • the mesh holes have a diameter of 250 and are arranged at a pitch of 550.
  • FIG. 9 (A) shows a cross section of a multilayer build-up wiring board according to the first comparative example
  • FIG. 9 (B) shows a plane layer 17 9 of the multilayer build-up wiring board of the first comparative example.
  • the corresponding relationship between the mesh hole 1 79 a of the plane layer 1 89 a and the mesh hole 1 89 a of the plane layer 1 89 is shown.
  • the multilayer build-up wiring board of the first comparative example is manufactured in exactly the same manner as the above-described experimental example, but differs from the experimental example shown in FIG. 8 (A) in that the plane layer 13 of the core substrate 130 is formed.
  • the 5 mesh holes 1 35 a, the mesh holes 1 79 a of the plane layer 1 79, and the mesh holes 1 89 a of the plane layer 1 89 are arranged so as not to alternately overlap.
  • an STEC test was performed as an insulation test.
  • the state of 1 atm was maintained for 33 36 hours, and the insulation resistance between the interlayer resin insulation layers was measured.
  • the numbers on the vertical axis in the graph indicate multipliers, and the horizontal axis shows the pitch m) between mesh holes and the mesh hole diameter (/ xm).
  • Diameter of the mesh hole at 2 5 0 m in Experimental Example it can be maintained when setting the pitch to 5 5 0 m (shown in FIG. (A)) 1 X 1 0 9 ⁇ close insulation resistance I have.
  • the insulation resistance is decreased to degrees about 1 X 1 0 8 Omega as shown in FIG. (C).
  • the diameter of the mesh hole at 2 5 0 m in Experimental Example when setting the pitch to 5 0 0 m (shown in FIG. (B)) 1 X 1 0 9 to maintain the more insulation resistance ⁇ Has been made.
  • ⁇ resistance is lowered to 1 X 1 0 about 8 Omega as shown in FIG.
  • Fig. 8 (C) shows the mesh hole 18a of the plane layer 189 formed on the outermost interlayer resin insulation layer 180 and the plane layer formed on the interlayer resin insulation layer 170. The positional relationship between the mesh hole 1 79 and the mesh hole 1 79 a is shown.
  • a position error of about 35 m occurs between the upper and lower mesh holes 189a and 179a. Even if a position error of about 35 m occurs, by setting the diameter of the mesh hole to 70 m or more, at least a part of the mesh hole overlaps, so that the insulation resistance of the interlayer resin insulation layer can be increased. .
  • the insulation of the interlayer resin insulating layer may be reduced. Disappears.
  • FIG. 16 the configuration of the multilayer build-up wiring board 10 according to the second embodiment of the present invention will be described. The description will be made with reference to FIGS. 16, 17, and 18. FIG. 16
  • FIG. 16 shows a cross-sectional view of the multilayer printed wiring board 10 before mounting the IC chip.
  • FIG. 17 shows an IC chip 90 mounted on the multilayer printed wiring board 10 shown in FIG. , A state in which it is attached to the door board 94.
  • a through-hole 36 is formed in the core board 30 and a power layer is formed on the surface (IC chip side) of the core board 30.
  • a plane layer 34U is formed, and a plane layer 34D serving as a ground layer is formed on the back surface (the side of the dough board).
  • a lower interlayer resin insulation layer 50 having via holes 60 and conductor circuits 58 formed thereon is provided.
  • an upper interlayer resin insulation layer 150 having via holes 160 and conductor circuits 158 (only the back side is shown) is arranged.
  • solder bumps 76 U for connecting to the lands 92 of the IC chip 90 are provided on the upper surface side of the multilayer printed wiring board.
  • the solder bump 76 U is connected to the through hole 36 via the via hole 160 and the via hole 60.
  • a solder bump 76 D for connecting to the land 96 of the dough board 94 is provided on the lower surface side.
  • the solder bump 76 D is connected to a through hole 36 via a via hole 160 and a via hole 60.
  • FIG. 18 shows a DD cross section of FIG. 17, that is, the plane of the plane layer 34 U formed on the surface of the core substrate 30.
  • a cross section taken along line E--E in FIG. 18 corresponds to FIG.
  • the plane layer 34 U has a region facing the region where the IC chip 90 in FIG. 17 is mounted via an interlayer insulating layer (hereinafter, referred to as “ Outside of C, mesh holes 35a with a diameter of 250 / xm are formed at intervals of P (560 urn).
  • a gourd-shaped mesh hole 35b is formed inside the chip mounting area C. This mesh hole 35b is enlarged and shown in Fig. 18 (B).
  • a land 36a of the through hole 36 and a via hole (bottom of the via hole) 60a are provided with a gap K of 5 to 50 / xm.
  • This land 3 6a and via The pad to which the hole is connected is connected via a conductor circuit 34c.
  • a mesh hole 35b is formed in the chip mounting area C of the plane layer 34U, and a through hole 36 is formed in the mesh hole 35b.
  • the plane layer is formed at the gap K between the mesh holes 36b provided on the outer periphery of the land 36a and the pad 60a that connects to the via hole. Since the interlayer resin insulating layer 50 provided in the upper layer of the 34 U and the resin core substrate 30 provided in the lower layer are in direct contact, the adhesiveness can be improved.
  • the land 36a and the via hole are connected in the hole.
  • the pad 60a By arranging the pad 60a, it can be made flat.
  • the pad to which the land 36a and the via hole are connected may be integrally formed into a gourd type, a daruma type, or a teardrop type.
  • a manufacturing process of the multilayer build-up wiring board according to the second embodiment of the present invention will be described with reference to FIGS. 11 to 16.
  • a multilayer build-up wiring board is formed by a semi-additive method.
  • an 18 m copper foil 32 is laminated on both sides of a substrate 30 made of glass epoxy resin or BT (bismaleimide triazine) resin having a thickness of l mm.
  • Copper-clad laminate 3OA was used as a starting material.
  • the copper clad laminate 3OA is drilled, subjected to an electroless plating process, and etched in a pattern to form through holes 36 and plane layers 34U and 34D.
  • mesh holes 35a and 35b are formed in plane layers 34U and 34D.
  • the land 36a of the through hole 36, the conductor circuit 34c, and the bottom 60a of the via hole are provided in the mesh hole 35b in the chip mounting area C.
  • Oxidation-reduction treatment using Na3 P04 (6 g / 1) and NaOH (10 g / l) and NaBH4 (6 g / l) as a reducing bath provides rough surfaces on the plain layers 34 U, 34 D and through holes 36.
  • a chemical layer 38 was provided (see Fig. 11 (C)).
  • the resin filler 40 obtained in the above (3) is applied to both sides of the substrate 30 within a period of 24 hours after the preparation by using an open-cut method, so that the mesh holes of the conductor circuit (plane layer) 34 are formed. Fill into 35a, 35b and through hole 36, dry at 70 ° C for 20 minutes, and apply resin filler 40 to mesh hole 35a or through hole 36 on the other side in the same manner. And dried by heating at 70 ° C. for 20 minutes (see FIG. 11 (D)).
  • the interlayer resin insulating material (for lower layer) 44 obtained in (7) is applied to both surfaces of the substrate of (6), and then the photosensitive adhesive solution obtained in (7) is applied.
  • (For the upper layer) 46 was applied to form an adhesive layer 50 ⁇ with a thickness of 35 m (see Fig. 12 (G)).
  • a photomask film 51 (FIG. 13 (H)) on which a black circle 51 a is printed is brought into close contact with both surfaces of the substrate 30 on which the adhesive layer is formed in the above (8), and exposed to light.
  • an interlayer resin insulating layer (two-layer structure) 50 having a thickness of 35 Aim having an opening (opening for forming a via hole) of 85 ⁇ ⁇ was formed (see FIG. 13 (I)).
  • a tin plating layer (not shown) was partially exposed in the opening 48 to be a via hole.
  • the substrate 30 in which the openings 48 are formed is immersed in chromic acid for 19 minutes to dissolve and remove the epoxy resin particles present on the surface of the interlayer resin insulating layer 50, thereby obtaining the surface of the interlayer resin insulating layer 50.
  • was roughened see Fig. 13 (J)
  • a neutralizing solution manufactured by Shipley
  • an upper interlayer resin insulation layer (150), via holes (160), and conductor circuits (158) are formed to form a multilayer build-up wiring board. It is completed (see Fig. 14 (P)). Note that Sn was not replaced in the step of forming the upper conductor circuit.
  • solder bumps are formed on the above-mentioned multilayer build-up wiring board.
  • the same solder resist composition 70 ⁇ as in the first embodiment is applied to both sides of the substrate 30 obtained in (16) in a thickness of 45 m (FIG. 15 (Q)).
  • exposure and development are performed to form a solder-resist layer (thickness 20 m) 70 having an opening (opening diameter 200 m) 71 in the solder pad portion (including the via hole and its land portion) (first step). (See Fig. 5 (R)).
  • a nickel plating layer 72 was formed. Further, by forming a gold-plated layer 74 having a thickness of 0.03 m on the nickel plating layer, a solder pad 75 is formed in the via hole 160 and the conductor circuit 158 (only the back side is shown). (See Fig. 15 (S)).
  • solder paste is printed on the opening 71 of the solder-resist layer 70 and reflowed at 200 ° C, so that solder bumps (solder bodies) 76 U, 76
  • the pad 92 of the IC chip 90 is placed so as to correspond to the solder bump 76 U of the completed multilayer printed wiring board 10, and reflow is performed to mount the IC chip 90. Thereafter, an underfill 88 is filled between the IC chip 90 and the multilayer printed wiring board 10.
  • the multilayer printed wiring board 10 on which the IC chip 90 is mounted is placed so as to correspond to the bump 96 on the side of the dough pad 94, reflowed, and attached to the dough board 94. Thereafter, an underfill 88 is filled between the multilayer printed wiring board 10 and the daughter board 94.
  • FIG. 19 is a sectional view of a multilayer printed wiring board 110 of the first modification.
  • the plane layers 34 U and 34 D are provided on both surfaces of the core substrate 30.
  • an interlayer resin insulation layer is provided in the multilayer printed wiring board 110 of the first modification. Plane layers 58 U and 58 D are formed on 50.
  • a conductor circuit 34 is formed on the front and back surfaces of the core substrate 30, and a lower interlayer resin insulation layer 50 is formed on the conductor circuit 34.
  • the plane layers 58 U and 58 D are formed on the lower interlayer resin insulation layer 50.
  • the plane layer 58 on the front side (IC chip side) is used as a power supply layer
  • the plane layer 58 on the rear side (side of the board) is used as a ground layer.
  • an upper interlayer resin insulation layer 150 is formed, and a via hole 160 and a conductor circuit 158 are provided.
  • FIG. 20 (A) shows the FF cross section of FIG. 19, that is, the plane of the plane layer 58U formed on the surface of the interlayer resin insulating layer 50.
  • the GG section of FIG. 20 (A) corresponds to FIG.
  • a mesh hole 59a having a diameter of 200 m is formed in the plane layer 58U outside the chip mounting area C.
  • a gourd-shaped mesh hole 59b is formed inside the chip mounting area C.
  • FIG. 20 (B) shows the mesh hole 359b in an enlarged manner.
  • the mesh hole 59 b there are provided tens of gaps K, and pads (via holes) connected to via holes 60 formed in the interlayer resin insulation layer 50 and via holes formed in the interlayer resin insulation layer 150.
  • (Bottom of) 160a is provided. That is, the land 60 of the via hole and the pad 160a connected to the via hole are formed in a body.
  • a mesh hole 59 b is formed in the chip mounting area C of the plane layer 58 U, and a land 60 0 of the via hole is formed in the mesh hole 59 b.
  • the land 60 of the via hole and the mesh hole 59 provided on the outer periphery of the pad 160a for connecting the via hole 59 at the gap K between the 9b and the plane layer 5
  • the interlayer resin insulation layer 150 provided above 8 U and the interlayer resin insulation layer 50 provided below Direct contact improves adhesiveness.
  • the water absorbed by the interlayer resin insulation layers 150 and 50 passes through the gap K between the land 60 of the via hole and the mesh hole 59 b provided on the outer periphery of the pad 160 a connected to the via hole. Since the gas composed of components and the like can be diffused, the insulating properties of the interlayer resin insulating layers 50 and 150 can be improved, and the peeling of the interlayer resin insulating layers can be prevented. Furthermore, since land 60 of the via hole and pad 160a for connecting the via hole are formed in mesh hole 59b of chip mounting area C, no irregularities are formed, and the chip mounting area C is flattened. it can. As shown in FIG. 21 (C), the connection between the land 60 of the via hole and the pad 160a to which the via hole is connected may be eliminated so as to form a polished or teardrop shape.
  • FIG. 21 is a plan view showing a plane layer 34U formed on the front surface side of the core substrate.
  • the mesh holes 35 in which the lands 36 a of the through holes and the pads 60 to which the via holes are connected are arranged. b was drilled.
  • not only the gourd-shaped mesh hole 35b but also a circular mesh hole 35c is provided in the chip mounting area C, and the mesh hole 35c is provided in the mesh hole 35c.
  • a mesh hole 35c is formed in the chip mounting area C of the plane layer 34U, and the glass conductor layer 34d is formed in the mesh hole 35c.
  • the interlayer resin insulation layer 50 provided above the plain layer 34 U and the lower layer provided between the mesh layers 35 c provided on the outer periphery of the cylindrical conductor layer 34 d and the gap between the mesh holes 35 c are provided below. Since the resin core substrate 30 to be formed is brought into direct contact with the resin core substrate 30, the adhesiveness can be improved.
  • a gas consisting of moisture and the like absorbed by the interlayer resin insulating layer 50 and the core substrate 30 can be diffused through the gap of the mesh hole 35 c provided on the outer periphery of the cylindrical conductor layer 34 d. Therefore, it is possible to enhance the insulating properties of the interlayer resin insulating layer 50 and the core substrate 30 and to prevent the interlayer resin insulating layer from peeling off. Further, since the bare conductor layer 34 d is formed in the mesh hole 35 c of the chip mounting area C, no irregularities are formed, and the chip mounting area C can be flattened.
  • FIG. 22 (A) is a plan view showing a plane layer 34U formed on the front surface side of the core substrate.
  • the mesh hole in which the pad 36 to which the land 36 a of the through hole and the via hole are connected is disposed. 35 b was drilled.
  • a circular mesh hole 35 d is provided in the chip mounting area C, and only a land 36 a of a through hole is provided in the mesh hole 35 d.
  • the cross section of the interlayer resin insulating layer 50 and the core substrate 30 of the third modification is shown in FIG. 22 (B).
  • a via hole 60 is formed just above the land 36 a of the through hole 36 formed in the core substrate 30.
  • a mesh hole 35 d is formed in the chip mounting area C of the plane layer 34 U, and a land 36 a is provided in the mesh hole 35 d.
  • the interlayer resin insulation layer 50 disposed on the upper layer of the plain layer 34 U and the resin core substrate disposed on the lower layer 30 between the mesh holes 35 d provided on the outer periphery of 36 a and the lower layer of the plane layer 34 U Is brought into direct contact, so that the adhesiveness can be improved.
  • the gas consisting of the moisture absorbed into the interlayer resin insulating layer 50 and the core substrate 30 can be radiated through the gap of the mesh hole 35 d provided on the outer periphery of the land 36 a, It is possible to increase the edge of the interlayer resin insulating layer 50 and the core substrate 30 and to prevent peeling of the interlayer resin insulating layer.
  • the land 36a is formed in the mesh hole 34d of the chip mounting area C, no irregularities are formed, and the chip mounting area C can be flattened. As shown in FIG. 22 (C), the connection may be made via a land 36a of the through hole, a via hole 60, and a conductor layer (cover) 36e covering the force through hole.
  • FIG. 31 shows a cross section of a multilayer build-up wiring board (package substrate) 10 before mounting the integrated circuit chip 90
  • FIG. 32 shows a multilayer build-up circuit board with the integrated circuit chip 90 mounted.
  • 2 shows a cross section of the top wiring board 10.
  • an integrated circuit chip 90 is mounted on the upper surface of the multilayer build-up self-wired board 10, and the lower surface is connected to a daughter pad 94.
  • the configuration of the multilayer build-up wiring board will be described in detail with reference to FIG.
  • build-up wiring layers 80 and 80 are formed on the front and back surfaces of the multilayer core substrate 30.
  • the built-up layer 8 OA includes an interlayer resin insulation layer 50 having via holes 60 and conductor circuits 58 a and 58 b formed therein, via holes 16 A and 16 B, and conductor circuits 15 8 B It is composed of a layer 150 of resin thread formed between layers.
  • the build-up 1H line layer 80 B is formed of an interlayer resin insulation layer 50 having via holes 60 and conductor circuits 58 a, 58 b, 58 formed therein, and via holes 160 A, 160 B.
  • solder bumps 76 UA and 76 UB for connecting to lands 92 (see FIG. 32) of the integrated circuit chip 90 are provided.
  • solder bumps 76 DA and 76 DB for connecting to lands 96 (see FIG. 32) of the daughter board (sub-board) 94 are provided.
  • FIG. 33 (A) is a cross-sectional view taken along a line A—A in FIG. 31, that is, a plan view of an opening of a via hole 60 provided on the surface of the interlayer resin layer 50
  • FIG. 33 (B) is an explanatory diagram showing a perspective view of the via hole 60
  • FIG. 33 (C) is a cross-sectional view taken along the line CC of FIG. 31, and is a plan view of an opening of a through hole 36 disposed on the surface of the core substrate 30.
  • FIG. 33 (D) is an explanatory view showing the through hole 36 in a perspective view.
  • the via hole 60 is divided into two, and two wiring paths 61 a and 61 b are formed.
  • the through-hole 36 is divided into two and two wiring paths 3 7a, 3 7b is formed, and semicircular through-hole land 39a, 39b are force-connected to the respective wiring paths 37a, 37b.
  • the through-hole lands 39a, 39 are connected to the via hole wiring paths 61a, 61b described above.
  • the solder bump 76 UA is connected to the wiring path 37 a of the through hole 36 via the wiring path 61 a of the via hole 16 O A and the via hole 60.
  • the wiring path 37a is connected to the solder bump 76DA via the wiring path 61a of the via hole 60 and the via hole 16OA.
  • the solder bump 76 UB is connected to the wiring path 37 b of the through hole 36 via the wiring path 61 b of the via hole 160 B and the via hole 60.
  • the wiring path 37b is connected to the solder bump 76DB via the wiring path 61b of the via hole 60 and the via hole 160B.
  • the lands 39a and 39b formed in the opening of the through hole 36 are formed in a semicircular shape as shown in FIGS. 33 (C) and 33 (D). Then, as shown in FIG. 31, they are connected to wiring paths 61 a and 61 b of via holes.
  • the area immediately above the through hole 36 functions as an inner layer pad, eliminating dead space.
  • the number of through holes 36 can be increased by increasing the arrangement density of the through holes 36 provided in the multilayer core substrate 30.
  • two wiring paths 37a and 37b are provided for each through hole 36, a wiring path twice as large as the through hole can be passed through the core substrate 30.
  • the via hole 60 disposed immediately above the through hole 36 is composed of two wiring paths 6 1 a and 6 lb, a wiring path twice as large as the via hole is formed in the interlayer resin layer 50. You can pass. For this reason, a multi-layer build buffer. @ It is possible to increase the density of the wiring on the self-made board. Further, since the via hole 60 is formed immediately above the through hole 36, the wiring length is shortened, and the speed of the multilayer build-up wiring board can be increased.
  • the wirings of the plurality of bumps on the back surface are connected to the bumps on the front surface while being integrated, but in the present embodiment, the number of wirings that can pass through one through hole Buildings on the front and back sides by doubling In the wiring layers 90A and 90B, wiring can be integrated at the same pace.
  • the number of build-up wiring layers 90 A and 90 B formed on the front side and the back side can be reduced.
  • the wiring from the bumps on the front side (IC chip side) is connected to the bumps on the back side (mother board) while being integrated, so the number of bumps on the front side is smaller than the number of bumps on the back side. Many bumps are formed.
  • the number of build-up wiring layers 90 A and 90 B formed on the front side and the back side can be made the same (minimum).
  • FIGS. 34 and 34 (B) show the case where a build-up multilayer wiring layer is provided on one side.
  • the conductor pin 230 is inserted into the through hole 36 and fixed with the solder 232.
  • solder-resist 2 3 4 force S is provided on the back side.
  • the conductor pin 230 is divided into two parts by an insulator 230c at the center, and the respective surfaces of the conductor pin 230 are connected to the divided wiring paths 37a and 37b of the through hole 36. Electrically connected.
  • the wiring paths 37a and 37b are respectively connected to the wiring paths 61a and 61b of the via hole 60, and the wiring paths 61a and 61b force ⁇ via holes 160a and 16b. Connected to solder bumps 76 UA and 76 B via 0 B.
  • FIG. 34 (B) shows an example in which solder bumps 76 DB, 76 DA for connection are formed on the side opposite to the side on which the build-up multilayer wiring layer is provided.
  • the solder bumps 76DB and 76DA are electrically connected to the divided wiring paths 37a and 37b of the through hole 36.
  • the wiring paths 37a and 37b are respectively connected to the wiring paths 61a and 61b of the via hole 60, and the wiring paths 61a and 61b are connected to the via holes 160A and 16b, respectively.
  • 0 B is connected to solder bumps 76 UA and 76 B.
  • the signal lines from the build-up multilayer wiring layer provided on one side of the core substrate can be directly drawn out to the rear side by the divided wiring paths 37a and 37b of the through hole 36, and the It is possible to improve the degree of freedom of wiring.
  • the substrate 30 in which the through-hole 36 made of the electroless copper plating film in (1) is formed is washed with water, dried, and subjected to an oxidation-reduction treatment, and the entire conductor including the through-hole 36 is formed.
  • a roughening layer 20 is provided on the surface (see Fig. 24 (D)).
  • filler 22 containing copper particles with an average particle diameter of 10 m was printed by through-hole 36 screen printing. Filled, dried and cured (Fig. 24 (E)). Then, the filler 22 protruding from the roughened layer 20 and the through hole 36 on the upper surface of the conductor is removed by belt sanding using # 600 belt polishing paper (manufactured by Sankyo Rikagaku Co., Ltd.). The surface of the substrate 30 is flattened by puff polishing for removal (see FIG. 25 (F)).
  • a palladium catalyst (manufactured by Atotech) is applied to the surface of the substrate 30 flattened in the above (3), and electroless copper plating is performed to form an electroless copper plating film 23 having a thickness of 0.6 m. (See Fig. 25 (G)).
  • electrolytic copper plating is performed under the same conditions as in the first embodiment to form an electrolytic copper plating film 24 having a thickness of 15 m, and a conductor layer covering the filler 22 filled in the through hole 36. (It becomes a semicircular through-hole land) 26a is formed (Fig. 25 (H)).
  • a part of the filler 22 in the through hole 36 is removed by irradiating a short pulse carbon dioxide gas laser of 2 ⁇ 10-4 seconds. Since the through hole 36 is covered with the conductor layer 26a, this serves as a laser mask, and the filler 22 is removed only in the uncovered portion. By removing the filler, the inner wall of the through-hole conductor 36 is exposed (Fig. 26 (K)).
  • the same raw material composition for preparing a resin filler as in the first embodiment is mixed and kneaded to obtain a resin filler.
  • the resin filler 40 is applied to both sides of the substrate 30 using a roll coater within 24 hours after preparation, and then the resin is applied to the surface of the inner layer copper pattern 34 and the lands 39 a and 39 b of the through hole 36. Polishing was performed so that the filler 40 did not remain, and then puff polishing was performed. (See Figure 26 (O)).
  • a Cu—Sn substitution reaction is performed to provide a 0.3 mSn layer (not shown) on the surface of the roughened layer.
  • a photomask film (not shown) on which a black circle is printed is brought into close contact with both surfaces of the substrate 30 on which the adhesive layer is formed in the above (15), developed and exposed, and an opening (an opening for forming a via hole) is formed.
  • tin plating layer (not shown) is partially exposed in the opening 48 to be a via hole.
  • the substrate 30 in which the opening 48 is formed is immersed in chromic acid for 19 minutes to dissolve and remove the epoxy resin particles present on the surface of the interlayer resin insulating layer 50, thereby forming the interlayer resin insulating layer 50. Roughen the surface (see Fig. 27 (S)), then immerse it in a neutralizing solution (manufactured by Shipley) and wash with water.
  • the substrate is immersed in an electroless copper plating aqueous solution having the same composition as in the first embodiment to form a 0.6 m-thick electroless copper plating film 52 on the entire rough surface (FIG. 28).
  • a commercially available photosensitive dry film is stuck on the electroless copper plating film 52 formed in the above (19), a mask (not shown) having a predetermined pattern is placed thereon, and exposure is performed with lOOmJZcm 2 .
  • thickness 15 im A plating resist 54 is provided (see FIG. 28 (V)).
  • a conductor circuit 158 and via holes 160A and 160B are formed after further providing an upper interlayer resin yarn edge layer 150 to obtain a multilayer wiring board. See Figure 30 (ZA)). However, Sn substitution is not performed on the roughened surface 62 formed on the surface of the conductor circuit 158 and the via holes 160A and 160B.
  • solder resist composition described in the above D. is applied to both surfaces of the substrate 30 obtained in (24) in a thickness of 20 / im. Exposure and development to form a solder resist layer (thickness: 20 m) 70 with openings (opening diameter: 200 m) 71 in the solder pad area (including via holes and their lands) (Fig. 30 (ZB) reference). Further, a reinforcing layer 78 is formed on the solder resist layer 70.
  • a nickel plating layer 72 having a thickness of 5 / m is formed in the opening 71 of the solder-resist layer 70. Further, by forming a gold plating layer 74 having a thickness of 0.03 m on the nickel plating layer 72, solder pads 75 are formed on the via holes 160A and 160B and the conductor circuit 158 (see FIG. 30 (ZC)).
  • solder paste is printed on the opening 71 of the solder-resist layer 70 and reflowed at 200 ° C, so that solder bumps (solder bodies) 76UA, 7 6 UB, 76 DA, and 76 DB are formed to form a multilayer build-up wiring board 10 (see FIG. 31).
  • FIG. 35 (A) is a cross-sectional view showing a configuration of a multilayer build-up wiring board according to a first modification
  • FIG. 35 (B) is a through-hole of the multilayer build-up wiring board.
  • FIG. 3 is a plan view for explaining the shape of a land 260.
  • the through hole land 13 9 of the through hole 13 6 is formed in a circular shape, and pads 13 7 A and 13 7 B for via hole connection are added respectively. Have been.
  • wiring paths 260a and 260b of two divided via holes 260 are provided, respectively.
  • the wiring path 260a is connected to a pad 258A for connecting to an upper via hole 360 via a conductor circuit 258.
  • the wiring path 260b is connected to a pad 258B for connecting to an upper via hole 360 through a conductor circuit 258.
  • the wiring density in the interlayer resin insulating layer 350 provided with the via hole 260 can be increased by dividing the via hole 260.
  • the via hole and the through hole of the multilayer build-up wiring board are divided into two to provide the wiring path.
  • the wiring path may be further divided into three or more to further increase the wiring density. It is.
  • the via hole is composed of a plurality of wiring paths, wiring paths several times as large as the dimensional holes can be passed through the interlayer resin insulating layer, and high-density wiring of the multilayer build-up wiring board can be achieved.
  • FIG. 36 is a cross-sectional view schematically showing one embodiment of the wiring board of the fourth embodiment.
  • a first metal film 222 formed of a thick film is formed on a substrate 221, and the first metal film 222 is formed on the first metal film 222.
  • a second metal film 222 that is thinner than 222 is formed, and the side surface of the second metal film 222 protrudes outside the side surface of the first metal film 222 described above.
  • the resin layer 224 is formed so as to cover these two-layered conductor layers, the effect of the fourth embodiment is exhibited.
  • the material of the fiber substrate 222 is not particularly limited, and may be a substrate made of an inorganic material such as a ceramic or a substrate made of an organic material such as a resin.
  • the conductor layer and the resin insulation layer having the structure shown in FIG. 36 may be formed by repeating several layers.
  • the method for forming these two-layered conductor layers is not particularly limited, and examples thereof include the following methods.
  • the first metal film 222 and the second metal A metal film 222 is formed.
  • the first metal film 222 can be etched relatively easily as an etchant, and the second metal film 222 can hardly be etched.
  • a conductor layer having a two-layer structure having a shape as shown in FIG. 36 can be formed.
  • the above structure is obtained. Is formed.
  • This method is a method used in a method for manufacturing a multilayer build-up wiring board according to a fourth embodiment described below.
  • a first plating resist 232 is formed on a stripped board 231, etc. (see FIG. 37 (A)).
  • the formation of the first plating resist 232 can be performed by using a normal photolithography method.
  • a first metal film 233 is formed on a portion where the first plating resist 232 is not formed (see FIG. 37 (B)). Since the first metal film 233 is preferably a thick film, it is desirable to form the first metal film 233 by electroplating, and the thickness thereof is substantially the same as the thickness of the first plating resist 233. Is desirable.
  • a second plating resist 234 is formed so as to have a slightly smaller area (see FIG. 37 (C)).
  • a second metal film 235 is formed so as to fill the recesses formed by the second plating resist 234 (see FIG. 37 (D)).
  • the second metal film 235 needs to be formed also on the first plating resist 232 which is not covered with the second plating resist 234, electroless plating is preferable.
  • the multilayer build-up S-wire board of the fourth embodiment is a multilayer build-up wiring board having a structure in which a resin insulating layer and one or more conductor circuits are formed on a resin substrate, respectively.
  • One side includes a conductor layer having a two-layer structure in which a second metal film thinner than the first metal film is laminated on the first metal film, and a side surface of the second metal film constituting the conductor layer Are protruding outside the side surfaces of the first metal film.
  • a board having a conductor circuit force S formed directly on the resin board is used as the resin board, and a resin thread layer and a conductor circuit are provided thereon respectively. And two or more layers may be provided. Further, a resin substrate on which a conductor circuit is not formed may be used, and a resin insulating layer and a conductor circuit may be respectively provided on the resin substrate, or two or more layers may be provided thereon. Further, the resin edge layer and the conductor circuit may be provided on one surface of the resin substrate, or may be provided on both surfaces.
  • a wiring board having a lower conductive circuit on the surface of a resin substrate is manufactured.
  • etching is performed using an etching solution comprising a mixed solution of sulfuric acid and hydrogen peroxide or an aqueous solution of sodium persulfate, ammonium persulfate, etc.
  • a through hole is formed in the resin substrate by a drill, and a through hole is formed by applying electroless plating to the wall surface of the through hole and the surface of the copper foil. Copper plating is preferred for electroless plating.
  • electric plating may be performed for thickening the copper foil. Copper plating is preferable as the electric plating.
  • the inner wall of the through hole and the surface of the electroplated film may be roughened. Examples of the roughening treatment include blackening (oxidation), monoreduction treatment, spray treatment with a mixed aqueous solution of an organic acid and a cupric complex, and treatment with Cu-N needle-like alloy plating. .
  • a conductive paste may be filled in the through holes, and a conductive layer covering the conductive paste may be formed by electroless plating or electric plating.
  • an opening for a via hole is formed by exposing and developing and then thermally curing.
  • a via hole can be formed in the interlayer resin insulating layer by performing laser processing after forming the unified resin.
  • the surface of the interlayer resin layer is roughened.
  • the particles which are soluble in the acid or oxidizing agent present on the surface of the interlayer resin insulating layer are dissolved and removed with an acid or oxidizing agent, and the adhesive for electroless plating is used. Roughen the surface of the layer.
  • a catalyst nucleus is applied to the wiring board whose surface is roughened. It is desirable to use a noble metal ion or a noble metal colloid for providing the catalyst nucleus. In general, palladium salt or a palladium colloid is used. It is desirable to perform a heat treatment to fix the catalyst core. Palladium is preferred as such a catalyst core.
  • electroless plating is applied to the surface of the interlayer resin edge layer provided with the catalyst nucleus, and an electroless plating film is formed on the entire roughened surface.
  • the thickness of the electroless plating film is preferably 0.5 to 5 m.
  • a plating resist is formed on the electroless plating film.
  • the nickel plating film is formed by electroless nickel plating. Form. This is because an alloy plating consisting of Cu—Ni—P tends to precipitate on the nickel plating film. Also, since the nickel plating film acts as a metal resist, there is an effect that excessive etching is prevented even in the subsequent etching step.
  • the substrate from which the plating resist has been removed is etched by dipping in a mixed solution of sulfuric acid and hydrogen peroxide or an aqueous solution of sodium persulfate, ammonium persulfate, etc.
  • the electroless plating film existing under the plating resist is removed to make an independent upper layer conductor circuit.
  • the electroless nickel plating film is not etched, and the copper plating film is slightly etched.
  • a conductor layer having a two-layer structure protruding outside the side surface of the electrolytic copper plating film is formed.
  • the roughened layer of the P alloy is likely to precipitate on the nickel plating film, so that the corners become closer to a curved surface, so that stress is less likely to concentrate even when the conductor layer expands or contracts.
  • Starting material is a copper-clad laminate in which a substrate made of glass epoxy resin or BT (pismaleimide-triazine) resin with a thickness of l mm is laminated with 18 11 m copper foil 32 on both sides. (See Fig. 38 (A)). First, the copper-clad laminate is drilled, a plating resist is formed, and then the substrate is subjected to an electroless copper plating process to form through holes 36, and further formed into a pattern according to a conventional method. The inner layer conductor circuit 32 is formed on both sides of the base by etching. Was.
  • a resin filler 40 containing an epoxy resin as a main component was applied to both sides of the substrate by using a printing machine to fill the space between the inner-layer conductor circuits 34 or the inside of the through-holes 36, followed by heating and drying. That is, in this step, the resin filler 40 is filled between the inner conductor circuits 34 or in the through holes 36 (see FIG. 38 (C)).
  • a 2 m-thick porous alloy roughened layer 42 of Cu—Ni—P having a thickness of 2 m was formed on the exposed land of the inner layer conductor circuit 34 and the through hole 36 according to the first embodiment.
  • a Sn layer having a thickness of 0.05 m was formed on the surface of the roughened layer 42 in the same manner (see FIG. 39 (A)). However, the Sn layer is not shown.
  • the substrate on which the holes for via holes 48 are formed is immersed in a chromic acid aqueous solution (700 g / ⁇ ) at 73 ° C for 20 minutes, and the epoxy resin particles present on the back surface of the interlayer insulating layer 50 are removed. Was dissolved and removed, and the surface was roughened to obtain a roughened surface. After that, they were immersed in a neutralizing solution (manufactured by Shipley) and washed with water (see Fig. 39 (D)).
  • a neutralizing solution manufactured by Shipley
  • a multilayer build-up wiring board was manufactured in the same manner as in the fourth embodiment except that the step (11) in the fourth embodiment was not performed and a nickel film was not formed.
  • a heat cycle test was repeated 0 times. After the test, the multilayer build-up wiring board was cut with a wire saw, and the cross sections of the conductive circuit and the interlayer resin insulating layer were observed with an optical microscope.
  • the wiring board of the fourth embodiment since the side surface of the second metal film constituting the conductor layer having the two-layer structure extends outside the side surface of the first metal film, Even when a resin insulating layer is formed on these conductor layers, even when a temperature change or the like occurs due to the structure of the overhanging portion, the corners of the conductor layers are not affected. Stress is not concentrated on the portion, and as a result, it is possible to prevent the occurrence of cracks in the resin insulating layer.
  • a multilayer build-up according to the fourth embodiment According to the E-line plate, the side surface of the second metal film constituting the conductor layer of the two-layer structure projects outside the side surface of the first metal film. For this reason, even when a temperature change or the like occurs, stress does not concentrate on the corners of the conductor layer, and as a result, cracks can be prevented from being generated in the resin insulating layer.

Description

明 細 書 多層ビルドアッフ 己線板 技術分野
この発明は、 層間樹脂絶縁層と導体層とが交互に積層されたビルドァップ配 線層が、 コア基板の両面に形成されてなる多層ビルドアップ配線板に関し、 特 に、 電源用導体層 (電源層) 又は接地用導体層 (グランド層) として形成され るプレーン層を備える多層ビルドアップ配線板に関するものである。 背景技術
複数層の導体層 (導体回路) をそれぞれ層間樹脂絶縁層にて絶縁してなる多 層ビルドアップ配線板において、 一層分の導体回路をグランド層、 或いは、 電 源層として用いることが、 ノイズの低減等の目的で行われている。 係る多層ビ ルドアツフ 線板においては、 第 9図 (C) に示すように、 接地用導体層 (グ ランド層) 或いは、 電源用導体層 (電源層) を構成するプレーン層 5 5 9を、 メッシュ穴 5 5 9 aを有するメッシュパターンに形成すること力多い。ここで、 メッシュ穴 5 5 9 aを設けるのは、 プレーン層 5 5 9が樹脂との接続性の低い 銅で形成されているため、 プレーン層の上層に配設される層間樹脂絶縁層 (図 示せず) と下層に配設される樹脂製コア基板 (図示せず) との接続性を、 該メ ッシュ穴 5 5 9 aにて層間樹脂絶禄層とコア基板とを直接接触させることで改 善する。 また、 該メッシュ穴 5 5 9 aを通して、 層間樹脂絶縁層に吸収された 水分等からなるガスを発散し易くするためである。
このメッシュ穴 5 5 9 aの形成位置に関しては、種々の提案がなされている。 たとえば、 特開平 1一 1 6 3 6 3 4号においては、 第 9図 (B ) に示すように 上側のプレーン層 5 5 9の通孔 5 5 9 aと下側のプレーン層 5 5 9 Bのメッシ ュ穴 5 5 9 aとの位置をずらすことで、 上側のプレーン層 5 5 9の通孔 5 5 9 aと、 下側のプレーン層 5 5 9 Bのメッシュ穴 5 5 9 aとが重ならなくなるこ とにより、 基盤の表面に窪みができないようにする技術が提案されている。 導体層と導体層とを分離する層間樹脂絶縁層には、高い絶縁性が要求される。 ここで、 本発明者は、 層間樹脂絶縁層の絶縁性と上下のプレーン層に形成され た通孔の相対位置関係との間に相関性があることを発見した。 そして、 通孔の 位置を調整ながら多層ビルドァップ配線板を形成し層間樹脂絶縁層の絶縁性を 測定した結果、 第 9図 ( B ) に示すように上側のプレ一ン層 5 5 9の通孔 5 5 9 aと下側のプレーン層 5 5 9 Bのメッシュ穴 5 5 9 aとをずらすと、 層間樹 脂絶縁層の糸椽性が著しく低下するとの結論を得た。
本発明は、上述した課題を解決するためになされたものであり、その目的は、 プレーン層を有し、 層間樹脂糸 縁層の色縁劣化の少なレゝ多層ビルドァップ配線 板を提供することにある。
一方、 このメッシュ孔の形成位置に関しては、 種々の提案がなされている。 たとえば、 特開平 1 0— 2 0 0 2 7 1号においては、 第 2 3図に示すように図 中 Cで示すチップを搭載する領域に対向する領域内には、 プレーン層 5 5 9に メッシュ孔を配設せず、 チップ搭載領域の外側にのみメッシュ孔 5 5 9 aを配 設することで、 当該チップ搭載領域に凹凸ができないようにし、 多層プリント 配線板のチップ搭載領域をフラットに形成する技術が提案されている。
上述したように、 メッシュ孔を介して層間樹脂絶縁層のガスが抜けるため、 上記技術のようにチップ搭載領域にメッシュ孔を穿設しないと、 該チップ搭載 領域下の層間樹脂絶縁層から水分が発散しなくなり、 また、 層間樹脂絶縁層が 剥離したり、 当該部分で層間樹脂絶縁層の絶縁抵抗が低下していた。
本発明は、上述した課題を解決するためになされたものであり、その目的は、 層間樹脂 縁層の絶縁劣化が少ないと共にチップ搭載領域をフラットに形成で きる多層ビルドァッフ¾線板を提供することにある。
一方、 I Cチップ等を載置するためのパッケージ基板を構成する多層ビルド アツフ¾線板は、 スルーホールを形成したコア基板に、 層間樹脂絶縁層と導体 層とを交互にビルドアップし、 上面に I Cチップへの接続用バンプを配設し、 下面側にマザ一ポ一ドに接続するためのバンプを配設することにより形成され ている。 そして、 上下の導体層間の接続は、 バイァホールを形成することによ り行い、 コア基板の上層のバイァホールと下層のバイァホールとは、 スルーホ ールを介して接続が取られている。
しかしながら、 バイァホールは、 層間樹脂絶縁層に非貫通孔を設けることに より形成されているため、 一定の大きさの多層ビルドアップ配線板に形成でき るバイァホールの数は、 物理的に制限があり、 多層ビルドアップ配線板内の高 密度ィ匕を阻む原因の一つになっている。
本発明は、 上述した課題を解決するためになされたものであり、 その目的と するところは、 配線の高密度化を図り得る多層ビルドァップ配線板を提供する ことにある。
一方、 樹脂基板を用いた多層ビルドアップ配線板に関する技術として、 例え ば、 特公平 4 - 5 5 5 5 5号公報には、 回路形成がされたガラスエポキシ基板 にエポキシァクリレートを層間樹脂糸 禄層として形成し、 続いて、 フォトリソ グラフィ一の手法を用いてバイァホール用開孔を設け、 表面を粗化した後、 め つきレジストを設けて、 めっきにより導体回路およびバイァホールを形成する 方法が提案されている。
従来、 上記方法により導体回路およびバイァホールを形成した後、 これら導 体回路等を被覆する C u— N i一 P合金からなる粗化層を無電解めつきにより 形成し、 その上に層間樹脂絶縁層を形成していた。
しかし、 製造されたプリント配線枚をヒートサイクル試験等に供すると、 そ のうちの幾つかは、 金属からなる上層導体回路と樹脂からなる層間樹脂糸禄層 との熱膨張の差に起因して、 上層導体回路の角部から層間樹脂紙縁層にクラッ クが発生してその上面および下層導体回路にまで達し、 多層ビルドアップ配線 板として用いることができないという問題があつた。
これは、 上層導体回路の角部がとがった形に近いものとなりやすいため、 上 層導体回路の温度の変ィ匕における膨張、 収縮により、 角部に応力が集中し、 そ の結果、 クラックが発生するものと考えられる。
本発明は、 このような従来技術の問題点を解決するためになされたものであ り、 その目的は、 形成された導体回路角部の温度変化に起因する応力の集中を 防止することができ、 樹脂糸 縁層にクラックが発生するのを防止することがで きるように構成された配線基板および多層ビルドアツプ配線板を提供すること にある。 発明の開示
上記目的を達成するため、 請求項 1の多層ビルドアッフ 5線板では、 層間樹脂糸禄層と導体層とを交互に積層してなる多層ビルドァップ配線板に おいて、
前記導体層として複数のプレーン層 (これらは、 電源用導体層もしくは接地 用導体層として機能する) を形成し、
少なくとも一部が重なるように前記複数のプレーン層にメッシュ穴を形成し たことを技術的特徴とする。
また、 請求項 2の多層ビルドアップ配線板では、
層間樹脂絶縁層と導体層とが交互に積層されたビルドァップ配線層が、 コァ 基板の両面に形成されてなる多層ビルドアップ配線板において、
前記コア基板の少なくとも片面に形成される導体層としてプレーン層 (これ らは、 電源用導体層もしくは接地用導体層として機能する) を形成し、 前記層間樹脂絶縁層間に形成される導体層の少なくとも一つにプレーン層を 形成するとともに、
少なくとも一部が重なるように前記コア基板のプレーン層及び前記層間樹脂 糸色縁層間のプレーン層にメッシュ穴を形成したことを技術的特徴とする。 請求項 3では、 請求項 1又は 2において、 前記メッシュ穴の直径を 7 5〜 3 0 0 mで、 各メッシュ穴間の距離を 1 0 0〜 1 5 0 0; u mにしたことを技 術的特徴とする。
請求項 1では、 上下のプレーン層のメッシュ穴を少なくとも一部が重なるよ うに形成してあるため、 層間樹脂絶縁層の絶縁性が著しく低下することがなく なる。
ここで、 メッシュ穴の直径が 7 5〜3 0 0 mであることが望ましい。 こ れは、 直径が 7 5 m未満であると、 上下のメッシュ穴を重ねることが難し くなり、 他方、 3 0 0 ^ mを越えると、 電源用導体層 (電源層) あるいは接 地用導体層 (グランド層) として機能しないからである。 また、 各メッシュ穴 間の距離が 1 0 0〜 1 5 0 0 mであることが望ましい。 これは、 距離が 1 0 0 m未満では、 プレーン層の面積が小さくなり、 機能を果たし得なくな り、 他方、 1 5 0 0 i mを越えると、 層間樹脂絶縁層の絶縁劣化の程度が著 しく大きくなるからである。
本発明では、 上記層間樹脂絶縁層として無電解めつき用接着剤を用いること が望ましい。 この無電解めつき用接着剤は、 硬化処理された酸あるいは酸化剤 に可溶性の耐熱性樹脂粒子が、 酸あるいは酸化剤に難溶性の未硬ィ匕の耐熱性樹 脂中に分散されてなるものが最適である。
酸、 酸化剤で処理することにより、 耐熱性樹脂粒子が溶解除去されて、 表面 に蛸つぼ状のアンカ一からなる粗化面を形成できる。
上記無電解めつき用接着剤において、 特に硬化処理された前記耐熱性樹脂粒 子としては、 ①平均粒径が 10 z m以下の耐熱性樹脂粉末、 ②平均粒径が 2 m以下の耐熱性樹脂粉末を凝集させた凝集粒子、 ③平均粒径が 2〜: 10 mの 耐熱性粉末樹脂粉末と平均粒径が 2 a m以下の耐熱性樹脂粉末との混合物、 ④平均粒径が 2〜: 10 mの耐熱性樹脂粉末の表面に平均粒径が 2 m以下の 耐熱性樹脂粉末または無機粉末のいずれか少なくとも 1種を付着させてなる疑 似粒子、 ⑤平均粒径が 0 . 1〜0 . 8 mの耐熱性粉末樹脂粉末と平均粒径 が 0 . 8 mを越え、 2 m未満の耐熱性樹脂粉末との混合物、 ⑥平均粒径 が 0 . 1〜1 . 0 mの耐熱性粉末樹脂粉末を用いることが望ましい。 これ らは、 より複雑なアンカ一を形成できるからである。
粗化面の深さは、 Rm a x = 0 . 0 1〜2 0 i mがよい。 密着性を確保す るためである。 特にセミアディティブ法では、 0 . l〜5 ^ mがよい。 密着 性を確保しつつ、 無電解めつき膜を除去できるからである。
前記酸あるいは酸化剤に難溶性の耐熱性樹脂としては、 「熱硬化性樹脂およ び熱可塑性樹脂からなる樹脂複合体」 又は 「感光性樹脂および熱可塑性樹脂か らなる樹脂複合体」 カゝらなることが望ましい。 前者については耐熱性が高く、 後者についてはバイァホール用の開口をフォトリソグラフィ一により形成でき るからである。
前記熱硬化性翩旨としては、 エポキシ樹脂、 フエノール樹脂、 ボリイミド樹 脂などを使用できる。 また、 感光化する場合は、 メタクリル酸やアクリル酸な どと熱硬化基をァクリル化反応させる。 特にエポキシ樹脂のァクリレ一トが最 適である。
エポキシ樹脂としては、 フエノールノボラック型、 クレゾールノポラック型、 などのノポラック型エポキシ樹脂、 ジシクロペン夕ジェン変成した脂環式ェポ キシ樹脂などを使用することができる。
熱可塑性樹脂としては、 ポリエーテルスルフォン (P E S )、 ポリスルフォ ン (P S F)、 ポリフエ二レンスルフォン (P P S )、 ポリフエ二レンサルファ イド (P P E S )、 ポリフエニルエーテル (P P E)、 ポリエーテルイミド (P I ) などを使用できる。
»化性樹脂(感光性樹脂) と熱可塑性樹脂の混合割合は、熱硬化性樹脂(感 光性樹脂) ノ熱可塑性樹脂 = 9 5ノ 5〜 5 0 Z 5 0がよい。 耐熱性を損なうこ となく、 高い靭性値を確保できるからである。
前記耐熱性觀旨粒子の混合重量比は、 耐熱性樹脂マトリックスの固形分に対 して 5〜5 0重量%、 望ましくは 1 0〜4 0重量%がよい。
耐熱性樹脂粒子は、 ァミノ樹脂 (メラミン樹脂、 尿素樹脂、 グアナミン樹脂)、 エポキシ樹脂などがよい。
なお、 接着剤は、 組成の異なる 2層により構成してもよい。
なお、 多層ビルドァップ配線板の表面に付加するソルダーレジスト層として は、 種々の樹脂を使用でき、 例えば、 ビスフエノール A型エポキシ樹脂、 ビス フエノ一ル A型エポキシ樹脂のァクリレート、 ノボラック型エポキシ樹脂、 ノ ポラック型エポキシ樹脂のァクリレートをァミン系硬化剤やイミダゾ一ル硬化 剤などで硬ィヒさせた樹脂を使用できる。
一方、 このようなソルダーレジスト層は、 岡値骨格を持つ樹脂で構成される ので剥離が生じることがある。 このため、 補強層を設けることでソルダーレジ スト層の剥離を防止することもできる。
ここで、 上記ノボラック型エポキシ樹脂のァクリレートとしては、 フエノー ルノポラックゃクレゾ一ルノボラックのグリシジルェ一テルを、 ァクリル酸ゃ メタクリル酸などと反応させたエポキシ樹脂などを用いることができる。 上記イミダゾ一ル硬化剤は、 25°Cで液状であることが望ましい。 液状であ れば均一混合できるからである。
このような液状イミダゾール硬ィ匕剤としては、 1-ベンジル— 2-メチルイミダ ゾール (品名: 1B2MZ ) , 1-シァノエチル— 2-ェチルー 4-メチルイミダゾー リレ (品名: 2E4MZ-CN)、 4-メチル—2-ェチルイミダゾ一ル (品名: 2E4MZ ) を用いることができる。
このイミダゾール硬化剤の添加量は、 上記ソルダ一レジスト組成物の総固形 分に対して 1〜10重量%とすることが望ましい。 この理由は、 添加量がこの 範囲内にあれば均一混合がしゃすいからである。
上記ソルダ一レジス卜の硬化前組成物は、 溶媒としてダリコールエーテル系 の溶剤を使用することが望ましい。
このような組成物を用いたソルダーレジスト層は、 遊離酸が発生せず、 銅パ ッド表面を酸化させない。 また、 人体に対する有害性も少ない。
このようなグリコールエーテル系溶媒としては、 下記構造式のもの、 特に望 ましくは、 ジエチレングリコールジメチルエーテル (DMD G) および卜リエ チレングリコールジメチルエーテル (DMT G) 力 選ばれるいずれか少なく とも 1種を用いる。 これらの溶剤は、 30〜50°C程度の加温により反応開始剤 であるべンゾフエノンゃミヒラーケトンを完全に溶解させることができるから である。
CH 3 0-(CH2 CH2 O) n -CHa ( n = l〜5 )
このダリコールエーテル系の溶媒は、 ソルダーレジスト組成物の全重量に対 して 1 0〜7
Figure imgf000009_0001
以上説明したようなソルダーレジスト組成物には、 その他に、 各種消泡剤や レペリング剤、 耐熱性ゃ耐塩基性の改善と可撓性付与のために熱硬化性樹脂、 解像度改善のために感光性モノマ一などを添加することができる。
例えば、 レペリング剤としてはァクリル酸エステルの重合体からなるものが よい。 また、 開始剤としては、 チバガイギ一製のィルガキュア I 9 0 7、 光増 感剤としては日本化薬製の D E T X— Sがよい。
さらに、 ソルダーレジスト組成物には、 色素や顔料を添加してもよい。 配線 パターンを隠、蔽できるからである。 この色素としてはフタロシアニングリーン を用いること力望ましい。
添加成分としての上記熱硬化性樹脂としては、 ビスフエノ一ル型エポキシ樹 脂を用いることができる。 このビスフエノール型エポキシ樹脂には、 ビスフエ ノール A型エポキシ樹脂とビスフエノール F型エポキシ樹脂があり、 耐塩基性 を重視する場合には前者が、 低粘度化が要求される場合 (塗布性を重視する場 合) には後者がよい。
添加成分としての上記感光性モノマーとしては、 アクリル系モノマーを 用いることができる。 多価アクリル系モノマーは、 解像度を向上させることが できるからである。 例えば、 ^アクリル系モノマーとして、 日本化薬製の D P E— 6 A、 共栄社化学製の R— 6 0 4を用いることができる。
また、 これらのソルダーレジスト組成物は、 2 5 °Cで 0 . 5〜 1 0 P a - s、 より望ましくは 1〜1 0 P a · sがよい。 口一ルコ一夕で塗布しやすい粘 度だからである。
上記目的を達成するため、 請求項 4は、 層間樹脂絶縁層と導体層とを交互に 積層してなり、 最上層にチップを搭載するチップ搭載領域を備え、 導体層間が バイァホールで接続された多層ビルドアツプ配線板において、
前記導体層として形成したプレーン層に、 メッシュ孔を設けると共に、 前記 チップ搭載領域と層間樹脂絶縁層を介して対向する領域のメッシュ孔の少なく とも一部であって、 その孔内にスルーホール又はバイァホールのランド及びバ ィァホールが接続するパッドを配設したことを技術的特徴とする。
請求項 4の発明では、 プレーン層のうち最上層のチップ搭載領域と層間樹脂 紙縁層を介して対向する領域にメッシュ孔を形成すると共に、 当該メッシュ孔 のうち、 少なくとも一部の孔の内にスルーホール又はバイァホールのランド及 びバイァホールが接続するパッドをメッシュ穴の周縁と間隔をもって設けるた め、 これらのランドの外周に設けられたメッシュ孔にてプレーン層の上層に配 設される層間樹脂絶縁層と下層に配設される層間觀旨纖層 (又は樹脂製コア 基板) とを、 直接接触させるので、 接着性を高めることができる。 また、 これ らランドの外周に設けられたメッシュ孔を通して、 層間樹脂絶縁層に吸収され た水分等からなるガスを発散できるため、 層間樹脂 禄層の絶縁性を高めるこ とが可能になる。 更に、 該チップ搭載領域のメッシュ孔内にランド及びバイァ ホールを形成するため、 凹凸ができず、 当該チップ搭載領域を平坦にできる。 また、 請求項 5は、 層間棚旨 椽層と導体層とを交互に積層してなり、 最上 層にチップを搭載するチップ搭載領域を備え、 導体層間がバイァホールで接続 された多層ビルドアツプ配線板において、
前記導体層として形成したプレーン層に、 メッシュ孔を設けると共に、 前記 チップ搭載領域と層間樹脂絶縁層を介して対向する領域のメッシュ孔の少なく とも一部であつて、 その孔内にバイァホールのランドを配設したことを技術的 特徴とする。
請求項 5の発明では、 プレーン層のうち最上層のチップ搭載領域と層間樹脂 縁層を介して対向する領域にメッシュ孔を形成すると共に、 当該メッシュ孔 のうちの少なくとの一部の孔内にバイァホールのランドをメッシュ穴の周縁と 間隔をもって設けるため、 該バイァホールのランドの外周に設けられたメッシ ュ孔にてプレーン層の上層に配設される層間樹脂絶縁層と下層に配設される層 間樹脂絶縁層 (又は樹脂製コア基板) とを、 直接接触させるので、 接着性を高 めることができる。 また、 該バイァホールのランドの外周に設けられたメッシ ュ孔を通して、 層間樹脂絶縁層に吸収された水分等からなるガスを発散できる ため、 層間樹脂糸觸層の絶椽性を高めることが可能になる。 更に、 該チップ搭 載領域のメッシュ孔内にバイァホ一ルを形成するため、 凹凸ができず、 当該チ ップ搭載領域を平坦にできる。
請求項 6は、 層間棚旨絶縁層と導体層とを交互に積層してなり、 最上層にチ ップを搭載するチップ搭載領域を備えた多層ビルドアツプ配線板において、 前記導体層として形成したプレーン層に、 メッシュ孔を設けると共に、 前記 チップ搭載領域と層間樹脂絶縁層を介して対向する領域のメッシュ孔の少なく とも一部であって、 その孔内にべ夕状導体層を配設したことを技術的特徴とす る。
請求項 6の発明では、 プレーン層のうち最上層のチップ搭載領域と層間樹脂 絶縁層を介して対向する領域にメッシュ孔を形成すると共に、 当該メッシュ孔 のうち少なくとも一部の孔内にベタ状導体層をメッシュ穴の周縁と間隔をもつ て設けるため、 該べ夕状導体層の外周に設けられたメッシュ孔にてプレーン層 の上層に配設される層間樹脂糸赚層と下層に配設される層間翻旨纖層 (又は 樹脂製コア基板) とを、 直接接触させるので、 接着性を高めることができる。 また、 該べ夕状導体層の外周に設けられたメッシュ孔を通して、 層間樹脂絶縁 層に吸収された水分等からなるガスを発散できるため、 層間樹脂絶縁層の絶縁 性を高めることが可能になる。 更に、 該チップ搭載領域のメッシュ孔内にべ夕 状導体層を形成するため、凹凸ができず、当該チップ搭載領域を平坦にできる。 また、 請求項 7は、 スルーホールを有する基板上に層間樹脂絶縁層と導体層 とを交互に積層してなり、 最上層にチップを搭載するチップ搭載領域を備えた 多層ビルドアツプ配線板において、
前記導体層として形成したプレーン層に、 メッシュ孔を設けると共に、 該チ ップ搭載領域と層間樹脂糸禄層を介して対向する領域のメッシュ孔の少なくと の一部であつて、 その孔内にスルーホールのランドを配設したことを技術的特 徵とする。
請求項 7の発明では、 プレーン層のうち最上層のチップ搭載領域と層間樹脂 絶縁層を介して対向する領域にメッシュ孔を形成すると共に、 当該メッシュ孔 のうち少なくとも一部の孔内にスルーホールのランドをメッシュ穴の周縁と間 隔をもって設けるため、 該ランドの外周に設けられたメッシュ孔にてプレーン 層の上層に配設される層間樹脂総層と下層に配設される層間樹脂! &緣層 (又 は樹脂製コア基板) とを、 直接接触させるので、接着性を高めることができる。 また、 該ランドの外周に設けられたメッシュ孔を通して、 層間樹脂絶縁層に吸 収された水分等からなるガスを発散できるため、 層間樹脂絶縁層の絶縁性を高 めることが可能になる。 更に、 該チップ搭載領域のメッシュ孔内にランドを形 成するため、 凹凸ができず、 当該チップ搭載領域を平坦にできる。
なお、 本発明では、 前記プレーン層は、 チップ搭載領域と少なくとも 1層以 上の層間樹脂絶縁層を介して対向していればよい。
上述した課題を解決すべく、 請求項 8は、 層間樹月旨糸禄層と導体層と力交互 に積層され、 各導体層間が、 バイァホールにて接続された多層配線層が、 コア 基板上に形成されてなる多層ビルドアップ配線板において、
前記 1のバイァホールを複数の配線路により形成したことを技術的特徴とす る。
請求項 8の多層ビルドァッ @s線板では、 1のバイァホールが複数の配線路 からなるため、 ノ 'ィァホールの数倍の配線路を層間樹脂絶縁層に通すことがで き、 多層ビルドアツプ配線板の配線の高密度化を図ることができる。
また、 請求項 9は、 層間觀旨糸縁層と導体層とカ交互に積層され、 各導体層 間が、 バイァホールにて接続された多層配線層が、 コア基板上に形成されてな る多層ビルドアツプ配線板において、
前記 1のバイァホールを 2本の配線路により形成したことを技術的特徴とす る。
請求項 9の多層ビルドァップ配線板では、 1のバイァホールが 2本の配線路 からなるため、 ノ ィァホールの 2倍の配線路を層間樹脂糸 镓層に通すことがで き、 多層ビルドアツプ配線板の配線の高密度化を図ることができる。
また、 請求項 1 0は、 層間樹脂糸縁層と導体層と力交互に積層され、 各導体 層間が、 バイァホールにて接続された多層配線層が、 コア基板上に形成され、 前記導体層がコア基板に形成されたスルーホールによりそのコア基板の裏面側 の導体層と電気的に接続されてなる多層ビルドアップ配線板において、 前記コア基板の 1のスルーホールに複数の配線路を配設し、
前記複数の配線路を配設したスルーホールの直上に、 当該各配線路とそれぞ れ接続する複数の配線路からなるバイァホールを配設したことを技術的特徴と する。
請求項 1 0の多層ビルドァップ配線板では、 1のスルーホールに複数の配線 路を配設してあるので、 スルーホールの数倍の配線路をコア基板に通すことが でき、 また、 該スルーホールの直上に配設されたバイァホールが、 複数の配線 路からなるため、 バイァホールの数倍の配線路を層間觀旨絶縁層に通すことが できる。 このため、 多層ビルドアップ配線板の配線の高密度化を図ることがで きる。 更に、 スルーホールの直上にバイァホールを形成してあるため、 配線長 が短くなり、 多層ビルドァッフ ¾線板の高速ィヒに対応できる。 また、 コア基板の片面にビルドアッフ°1己線層を設けた場合でも、 1のスルー ホールに複数の配線路を配設してあるので、 スルーホールの数倍の配線路をコ ァ基板に通すことができビルドアツプ層を設けた側の反対側の配線の自由度が 向上する。
請求項 1 1は、 層間觀旨 禄層と導体層とが交互に積層され 各導体層間が バイァホールにて接続された多層配線層が、 コア基板の両面に形成され、 前記 コァ基板の両面の導体層同士がコァ基板に形成されたスルーホールにより電気 的に接続されてなる多層ビルドアップ配線板において、
前記コア基板の 1のスルーホールに複数の配線路を配設し、
前記複数の配線路を配設したスルーホールの直上に、 当該各配線路とそれぞ れ接続する複数の配線路からなるバイァホールを配設したことを技術的特徴と する。
請求項 1 1の多層ビルドァップ配線板では、 1のスルーホールに複数の配線 路を配設してあるので、 スルーホールの数倍の配線路をコア基板に通すことが でき、 また、 該スルーホールの直上に配設されたバイァホールが、 複数の配線 路からなるため、 バイァホールの数倍の配線路を層間樹脂絶縁層に通すことが できる。 このため、 多層ビルドアップ配線板の配線の高密度化を図ることがで きる。 更に、 スルーホールの直上にバイァホールを形成してあるため、 配線長 が短くなり、 多層ビルドァッフ¾線板の高速ィ匕に対応できる。
ここで、 1のスルーホールに複数の配線路を配設してあるので、 スルーホー ルの数倍の配線路をコア基板に通すことができる。 このため、 コア基板の表側 に形成される多層配線層と、 裏側に形成される多層配線層とで、 同じペースで 配線を統合できるので、 上層の多層配線層と下層の多層配線層との層数を等し くすることにより、 層数を最小にできる。
請求項 1 2は、 層間樹脂紙縁層と導体層とが交互に積層され、 各導体層間が バイァホールにて接続された多層配線層が、 コア基板の両面に形成され、 前記 コァ基板の両面の導体層同士がコァ基板に形成されたスルーホールにより電気 的に接続されてなる多層ビルドアツプ配線板において、
前記コア基板のスルーホールには、 充填剤が充填されるとともに該充填剤の スルーホールからの露出面を覆う導体層が形成され、
該スル一ホール及び該導体層が複数に分割され、
前記分割された導体層で覆われたスルーホールの直上に、 該分割された導体 層とそれぞれ接続された配線路からなるバイァホールを配設したことを技術的 特徵とする。
請求項 1 2の多層ビルドアップ配線板は、 コア基板に設けたスルーホールに 充填剤が充填され、 さらに、 この充填剤のスルーホールからの露出面を覆う導 体層が形成され、 この導体層にバイァホールを接続させることで、 ビルドアッ プ配線層とスルーホールの接続を行う構造とした点に特徴がある。
本構成によれば、 スルーホール直上の領域を内層パッドとして機能せしめる ことでデッドスペースが無くなり、 しかも、 スルーホールからバイァホールに 接続するための内層パッドを配線する必要もないので、 スルーホールのランド 形状を真円とすることができる。 その結果、 多層コア基板中に設けられるスル 一ホールの配置密度が向上し、 スルーホール数を増やすことができ、 このスル 一ホールを介して裏側のビルドァッフ °13線層の信号線を表面のビルドァップ層 に接続できるのである。 この数を増大させたスルーホールに複数の配線路を配 設し、 バイァホールに複数の配線路を配設することで、 多層ビルドアップ配線 板の高密度ィ匕を図ることができる。
一方、 請求項 1 2に係る上記多層ビルドアッフ。 @己線板において、 スルーホー ルに充填される充填剤は金属粒子と、 歷化性または熱可塑性の樹脂からなる ことが好ましい。
請求項 1 2の多層ビルドアツフ。 S己線板でスルーホールに充填される充填剤は、 金属粒子、 i¾化性の樹脂およ ϋ¾¾ィ匕剤からなる力 あるいは金属粒子および 熱可塑性の樹脂からなることが好ましく、 必要に応じて溶剤を添加してもよい。 このような充填剤は、 金属粒子が含まれていると、 その表面を研磨することに より金属粒子が露出し、 この露出した金属粒子を介してその上に形成される導 体層のめっき膜と一体化するため、 P C T (pressure cooker test) のような過 酷な高温多湿条件下でも導体層との界面で剥離が発生しにくくなる。 また、 こ の充填剤は、 壁面に金属膜が形成されたスルーホールに充填されるので、 金属 イオンのマイグレーションが発生しない。
金属粒子としては、 銅、 金、 銀、 アルミニウム、 ニッケル、 チタン、 クロム、 すず Z鉛、 パラジウム、 プラチナなどが使用できる。 なお、 この金属粒子の粒 子径は、 0. l〜50 zmがよい。 この理由は、 0. 未満であると、 銅 表面が酸ィ匕して樹脂に対する濡れ性力 S悪くなり、 一方、 50^mを超えると、 印刷性が悪くなるからである。 また、 この金属粒子の配合量は、 全体量に対し て 30〜9 Owt %がよい。 この理由は、 30wt%より少ないと、 フタめつ きの密着性が悪くなり、 一方、 9 Owt %を超えると、 印刷性が悪化するから である。
使用される樹脂としては、 ビスフエノール A型、 ビスフエノール F型などの エポキシ樹脂、 フエノール樹脂、 ポリイミド樹脂、 ポリテトラフルォロェチレ ン (PTFE) 等のフッ素樹脂、 ビスマレイミドトリアジン (BT) 樹脂、 F EP、 PFA、 PPS、 PEN, PES, ナイロン、 ァラミド、 PEEK:、 P EKK:、 PETなどを使用できる。
硬化剤としては、 イミダゾ一ル系、 フエノール系、 アミン系などの硬化剤を 使用できる。
溶剤としては、 NMP (ノルマルメチルピロリドン)、 DMDG (ジエチレン グリコールジメチルエーテル)、 グリセリン、 水、 1一又は 2—又は 3—のシク 口へキサノール、 シクロへキサノン、 メチルセ口ソルブ、 メチルセ口ソルブァ セテート、 メタノール、 エタノール、 ブタノール、 プロパノールなどが使用で さる。
この充填剤は、 非導電性であることが望ましい。 非導電性の方が硬化収縮が 小さく、 導体層やバイァホールとの剥離が起こりにくいからである。
発明者らは、 上記目的の実現に向け鋭意研究した結果、 以下に示す内容を要 旨構成とする発明に想到した。
即ち、 請求項 13の配線基板は、 第一の金属膜上に上記第一の金属膜よりも 薄い第二の金属膜が積層された二層構造の導体層を含む導体回路を有する配線 基板であって、 上記導体層を構成する第二の金属膜の側面が上記第一の金属膜 の側面よりも外側に張り出していることを特徴とする。 また、 請求項 1 4の多層ビルドアッフ ¾線板は、 樹脂基板上に、 樹脂纖層 と導体回路とがそれぞれ 1層以上形成された構造を有する多層ビルドアップ配 線板であって、 上記導体回路の少なくとも 1層が第一の金属膜上に上記第一の 金属膜よりも薄い第二の金属膜が積層された二層構造の導体層を含み、 上記導 体層を構成する第二の金属膜の側面が上記第一の金属膜の側面よりも外側に張 り出していることを特徴とする。
請求項 1 3の構成によれば、 上記第一の金属膜上に形成された第二の金属膜 の側面が上記第一の金属膜の側面よりも外側に張り出しているので、 これら導 体層の上に樹脂絶縁層が形成された場合、 この張り出した部分の構造に起因し て、 温度の変化等が生じた際にも、 上記導体層の角部に応力が集中せず、 その 結果、 上記樹脂絶縁層にクラックが発生するのを防止することができる。 図面の簡単な説明
第 1図 (A)、 第 1図 (B)、 第 1図 (C)、 第 1図 (D) は、 本発明の第 1 実施形態に係る多層ビルドアップ配線板の製造工程図である。
第 2図 (E)、 第 2図 (F)、 第 2図 (G)、 第 2図 (H) は、 本発明の第 1 実施形態に係る多層ビルドアップ配線板の製造工程図である。
第 3図 (1 )、 第 3図 (J )、 第 3図 (K)、 第 3図 (L) は、 本発明の第 1実 施形態に係る多層ビルドアッフ。 Ε線板の製造工程図である。
第 4図 (Μ)、 第 4図 (Ν)、 第 4図 (0) は、 本発明の第 1実施形態に係る 多層ビルドァップ配線板の製造工程図である。
第 5図 (Ρ )、 第 5図 (Q) は、 本発明の第 1実施形態に係る多層ビルドア ッフ 線板の製造工程図である。
第 6図は、 本発明の第 1実施形態に係る多層ビルドァッフ。 Ε線板の断面図で ある。
第 7図 (Α) は、 第 6図の A— Α断面図であり、 第 7図 (B) は、 第 6図の B— B断面図である。
第 8図 (A) は、 本発明の実験例に係る多層ビルドアップ配線板の断面図で あり、 第 8図 (B) 及び第 8図 (B) は、 メッシュ穴の配置を示す説明図であ る。
第 9図(A) は、 第 1比較例に係る多層ビルドアッフ 線板の断面図であり、 第 9図 (B) は、 第 1比較例のメッシュ穴の配置を示す説明図であり、 第 9図
(C) は、 従来技術のプレーン層の平面図である。
第 1 0図は、 実験例及び第 1比較例に係る多層ビルドアップ配線板の層間樹 脂絶縁層の絶禄試験のグラフである。
第 1 1図 (A)、 第 1 1図 (B)、 第 1 1図 (C)、 第 1 1図 (D) は、 本発 明の第 2実施形態に係る多層ビルドアツプ配線板の製造工程図である。
第 1 2図 (E)、 第 1 2図 (F)、 第 1 2図 (G)、 第 1 2図 (H) は、 本発 明の第 2実施形態に係る多層ビルドアツプ配線板の製造工程図である。
第 1 3図 (1 )、 第 1 3図 (J )、 第 1 3図 (K)、 第 1 3図 (L) は、 本発 明の第 2実施形態に係る多層ビルドアップ配線板の製造工程図である。
第 1 4図 (Μ)、 第 1 4図 (Ν)、 第 1 4図 (〇)、 第 1 4図 (Ρ) は、 本発 明の第 2実施形態に係る多層ビルドアップ配線板の製造工程図である。
第 1 5図 (Q)、 第 1 5図 (R)、 第 1 5図 (S ) は、 本発明の第 2実施形態 に係る多層ビルドアッフ ¾己線板の製造工程図である。
第 1 6図は、 本発明の第 2実施形態に係る多層ビルドアップ配線板の断面図 である。
第 1 7図は、 本発明の第 2実施形態に係る多層ビルドアッフ。 E線板の断面図 である。
第 1 8図 (A) は、 第 1 7図の D— D断面図であり、 第 1 8図 (B) は、 第 1 8図 (A) のメッシュ孔の拡大図であり、 第 1 8図 (C) は、 改変例に係る メッシュ孔の拡大図である。
第 1 9図は、 第 2実施形態の第 1改変例に係る多層ビルドアップ配線板の断 面図である。
第 2 0図 (A) は、 第 1 9図の F— F断面図であり、 第 2 0図 (B) は、 第 2 0図 (A) に示すメッシュ孔の拡大図であり、 第 2 0図 (C) は、 改変例に 係るメッシュ孔の拡大図である。
第 2 1図 (A) は、 第 2実施形態の第 2改変例に係る多層ビルドアッフ。 IH線 板のプレーン層の平面図であり、 第 2 1図 (B) は、 第 2 1図 (A) に示すメ ッシュ孔の改変例の拡大図である。
第 2 2図 (A) は、 第 2実施形態の第 3改変例に係る多層ビルドアッフ 線 板のプレーン層の平面図であり、 第 2 2図 (B) は、 該多層プリント配線板の 断面図であり、 第 2 2図 (C) は、 改変例に係る多層プリント配線板の断面図 である。
第 2 3図は、 従来技術に係る多層ビルドアップ配線板のプレーン層の平面図 である。
第 2 4図 (A;)、 第 2 4図 (B)、 第 2 4図 (C)、 第 2 4図 (D)、 第 2 4図 (E) は、 本発明の第 3実施形態に係る多層ビルドアップ配線板の製造工程図 である。
第 2 5図 (F)、 第 2 5図 (G)、 第 2 5図 (H)、 第 2 5図 (1 )、 第 2 5図 ( J ) は、 本発明の第 3実施形態に係る多層ビルドアップ配線板の製造工程図 である。 ' 第 2 6図 (K)、 第 2 6図 (L)、 第 2 6図 (M)、 第 2 6図 (N;)、 第 2 6図 (〇) は、 本発明の第 3実施形態に係る多層ビルドアップ配線板の製造工程図 である。
第 2 7図 (P)、 第 2 7図 (Q)、 第 2 7図 (R)、 第 2 7図 (S ) は、 本発明 の第 3実施形態に係る多層ビルドアツフ¾己線板の製造工程図である。
第 2 8図 (T)、 第 2 8図 (U)、 第 2 8図 (V) は、 本発明の第 3実施形態 に係る多層ビルドァップ配線板の製造工程図である。
第 2 9図 (W)、 第 2 9図 (X)、 第 2 9図 (Y) は、 本発明の第 3実施形態 に係る多層ビルドアツプ配線板の製造工程図である。
第 3 0図 (Z A)、 第 3 0図 (Z B)、 第 3 0図 (Z C) は、 本発明の第 3実 施形態に係る多層ビルドアップ配線板の製造工程図である。
第 3 1図は、 本発明の第 3実施形態に係る多層ビルドアップ配線板の断面図 である。
第 3 2図は、 本発明の第 3実施形態に係る多層ビルドアップ配線板に I Cチ ップを載置させた状態を示す断面図である。 第 3 3図 (A) は、 第 3 1図の A— A横断面図であり、 第 3 3図 (B) は、 第 3実施形態の多層ビルドァッフ¾己線板のバイァホールの説明図であり、 第 3 3図 (C) は、 第 3 1図の C— C横断面図であり、 第 3 3図 (D) は、 第 3実 施形態の多層ビルドァッフ。 E線板のスルーホールの説明図である。
第 3 4図 (A)、 第 3 4図 (B) は、 第 3実施形態の第 1改変例に係る多層ビ ルドァッフ 線板の断面図である。
第 3 5図 (A) は、 第 3実施形態の第 1改変例に係る多層ビルドアッフ 1Ξ線 板の断面図であり、 第 3 5図 (B) は、 第 1改変例のスルーホール及びランド の平面図である。
第 3 6図は、 本発明の第 4実施形態に係る配線基板の一例を模式的に示す断 面図である。
第 3 7図 (A)、 第 3 7図 (B)、 第 3 7図 (C)、 第 3 7図 (D)、 第 3 7図 (E) は、 第 4実施形態に係る配線基板の製造工程の一例を示す断面図である。 第 3 8図 (A)、 第 3 8図 (B)、 第 3 8図 (C)、 第 3 8図 (D) は、 第 4実 施形態に係る多層ビルドアッフ ¾己線板の製造工程の一部を示す断面図である。 第 3 9図 (A)、 第 3 9図 (B)、 第 3 9図 (C)、 第 3 9図 (D) は、 第 4実 施形態に係る多層ビルドァッフ。 E線板の製造工程の一部を示す断面図である。 第 4 0図 (A)、 第 4 0図 (B)、 第 4 0図 (C)、 第 4 0図 (D) は、 第 4実 施形態の多層ビルドアツフ。 E線板の製造工程の一部を示す断面図である。
第 4 1図 (A)、 第 4 1図 (B)、 第 4 1図 (C)、 第 4 1図 (D) は、 第 4実 施形態に係る多層ビルドアツフ¾線板の製造工程の一部を示す断面図である。 第 4 2図 (A)、 第 4 2図 (B)、 第 4 2図 (C) は、 第 4実施形態に係る多 層ビルドアッフ °@己線板の製造工程の一部を示す断面図である。
第 4 3図 (A)、 第 4 3図 (B) は、 第 4実施形態で得られた多層ビルドアッ プ配線板の断面図である。 発明を実施するための最良の形態
〔第 1実施形態〕
以下、 本発明の第 1実施形態に係る多層ビルドァッフ 己線板及びその製造方 法について図を参照して説明する。
先ず、 本発明の第 1実施形態に係る多層ビルドァップ配線板 1 0の構成につ いて、 第 6図を参照して説明する。 該多層ビルドアッフ ΪΞ線板 1 0では、 コア 基板 3 0の表面及び裏面にグランド層を形成するプレーン層 3 5が形成されて いる。 また、 表面側プレーン層 3 5及び裏面側プレーン層 3 5の上には、 ビル ドアップ配線層 8 0 Α、 8 0 Βが形成されている。該ビルトアップ層 8 O Aは、 バイァホール 6 0、 導体回路 5 8及び電源層をなすプレーン層 5 9の形成され た層間樹脂絶縁層 5 0と、 ノ 'ィァホール 1 6 0及び導体回路 1 5 8の形成され た層間樹脂絶禄層 1 5 0とからなる。 また、 ビルドアップ配線層 8 0 Bは、 ) ィァホール 6 0及び導体回路 5 8の形成された層間樹脂絶縁層 5 0と、 ノ 'ィァ ホール 1 6 0及び導体回路 1 5 8の形成された層間樹脂絶縁層 1 5 0とからな る。
上面側には、 集積回路チップ (図示せず) のランドへ接続するための半田バ ンプ 7 6 Uが配設されている。 半田バンプ 7 6 Uはバイァホール 1 6 0及びバ ィァホール 6 0を介してスルーホール 3 6へ接続されている。 一方、 下面側に は、 ドー夕一ボード (図示せず) のランドに接続するための半田バンプ 7 6 D が配設されている。 該半田バンプ 7 6 Dは、 バイァホール 1 6 0及びバイァホ ール 6 0を介してスルーホール 3 6へ接続されている。
第 6図の A— A断面、 即ち、 層間樹脂絶縁層 5 0の表面に形成されたプレー ン層 5 9の平面を第 7図 (A) に示し、 第 6図の B— B断面、 即ち、 コア基板 3 0の表面に形成されたプレーン層 3 5の平面を第 7図 (B) に示す。 第 7図 (A) に示すように層間樹脂絶縁層 5 0表面のプレーン層 5 9には、 直径 2 0 0 mのメッシュ穴 5 9 a力 ピッチ P ( 5 0 0 ^ m) 間隔で形成されてい る。 同様に、 第 7図 (B) に示すようにコア基板 3 0の表面側プレーン層 3 5 にも、 直径 2 0 0 i mのメッシュ穴 3 5 aが、 ピッチ P ( 5 0 0 m) 間隔 で形成されている。 図示しないが、 コア基盤 3 0の裏面側にも同じようにメッ シュ穴 3 5 aが形成されている。
第 1実施形態の多層ビルドアップ配線板 1 0では、 第 6図中に示すようにコ ァ基板 3 0の両面のプレーン層 3 5、 3 5のメッシュ穴 3 5 a、 3 5 aと、 層 間樹脂絶縁層 5 0のプレ一ン層 5 9のメッシュ穴 5 9 aとが完全に重なるよう に配置されている。 このため、 層間樹脂 β層 5 0の «性が低下することが なくなる。
以下、 第 1実施形態に係る多層多層ビルドアップ配線板の製造方法について 図を参照して説明する。
ここでは、 第 1実施形態の多層多層ビルドアツプ配線板の製造方法に用いる A. 無電解めつき用接着剤、 B . 層間樹脂絶縁剤、 C. 樹脂充填剤、 D. ソル ダーレジスト組成物の組成について説明する。
A. 無電解めつき用接着剤調製用の原料組成物 (上層用接着剤)
〔樹脂組成物①〕
クレゾ一ルノボラック型エポキシ樹脂(日本ィ匕薬製、 ^量 1 7 00)の 25% アクリル化物を 80wt%の濃度で DMD Gに溶解させた樹脂液を 35重量部、 感光性モノマー (東亜合成製、 ァロニックス M315 ) 3.15重量部、 消泡剤 (サ ンノプコ製、 S— 65) 0.5重量部、 NMP 3.6重量部を攪拌混合して得た。
〔樹脂組成物②〕
ポリエーテルスルフォン (P E S ) 12重量部、 エポキシ樹脂粒子 (三洋化 成製、ポリマーポール)の平均粒径 1.0 i mのものを 7.2重量部、平均粒径 0.5 z mのものを 3.09重量部、 を混合した後、 さらに NMP 30重量部を添加し、 ビーズミルで攪拌混合して得た。
〔硬化剤組成物③〕
イミダゾール硬化剤 (四国化成製、 2E4MZ-CN) 2重量部、 光開始剤 (チ バガイギー製、 ィルガキュア 1—907 ) 2重量部、 光増感剤 (日本化薬製、 DETX-S) 0.2重量部、 NMP 1.5重量部を攪拌混合して得た。
B . 層間樹脂絶縁剤調製用の原料組成物 (下層用接着剤)
〔樹脂組成物①〕
クレゾ一ルノポラック型エポキシ樹脂(日本化薬製、 ^?量 1 7 00)の 25% アクリル化物を 80wt%の濃度で DMD Gに溶解させた樹脂液を 35 重量部、 感光性モノマ一 (東亜合成製、 ァロニックス M315 ) 4重量部、 消泡剤 (サ ンノプコ製、 S— 65) 0.5重量部、 NM P 3.6重量部を攪拌混合して得た。 瞧組成物②〕
ポリエーテルスルフォン (P E S ) 12重量部、 エポキシ樹脂粒子 (三洋化 成製、 ポリマーポール) の平均粒径 0.5 i mのものを 14.49重量部、 を混合 した後、 さらに NMP30重量部を添加し、 ビーズミルで攪拌混合して得た。
〔硬化剤組成物③〕
イミダゾール硬化剤 (四国化成製、 2E4MZ-CN) 2重量部、 光開始剤 (チ バガイギー製、 ィルガキュア 1—907 ) 2重量部、 光増感剤 (日本化薬製、 DETX-S) 0.2重量部、 NMP 1.5重量部を攪拌混合して得た。
C. 樹脂充填剤調製用の原料組成物
〔樹脂組成物①〕
ビスフエノール F型エポキシモノマ一 (油化シェル製、 分子量 310 、 YL983U) 100重量部、 表面にシラン力ップリング剤がコ一ティングされた 平均粒径 1.6 mの Si〇2 球状粒子 (アドマテック製、 CRS 1101_CE、 こ こで、 最大粒子の大きさは後述する内層銅パターンの厚み (15 ^ m) 以下と する) 170重量部、 レべリング剤 (サンノプコ製、 ペレノール S 4 ) 1.5 重 量部を攪拌混合することにより、 その混合物の粘度を 23土 1 °Cで 45,000〜 49,000cps に調整して得た。
〔硬化剤組成物②〕
ィミダゾ一ル硬化剤 (四国化成製、 2E4MZ-CN) 6.5重量部。
D. ソルダーレジスト組成物
D M D Gに溶解させた 60重量%のクレゾールノポラック型エポキシ樹脂 (日 本化薬製) のエポキシ基 50%をアクリル化した感光性付与のオリゴマー (分 子量 4000) を 46.67 g、 メチルェチルケトンに溶解させた 80重量%のビス フエノール A型エポキシ樹脂 (油化シェル製、 ェピコ一ト 1001) 15.0 g、 ィ ミダゾール硬化剤 (四国化成製、 2E4MZ-CN) 1.6 g、 感光性モノマ一であ る多価アクリルモノマ一 (日本化薬製、 R604 ) 3 g、 同じく多価アクリル モノマー (共栄社化学製、 DPE6A ) 1.5 g、 分散系消泡剤 (サンノプコ社製、 S -65) 0.71 gを混合し、 さらにこの混合物に対して光開始剤としてのベン ゾフエノン (関東化学製) を 2 g、 光増感剤としてのミヒラ一ケトン (関東化 学製) を 0.2g加えて、 粘度を 25 で 2.0Pa · sに調整したソルダーレジス ト組成物を得た。
なお、 粘度測定は、 B型粘度計 (東京計器、 DVL-B型) で 60rpmの場合 はローター No.4、 6rpmの場合はロー夕一 No.3によった。
引き続き、 第 1実施形態に係る多層ビルドアップ配線板の製造工程について 第 1図乃至第 6図を参照して説明する。 この第 1実施形態では、 多層ビルドア ップ配線板をセミアディティブ方により形成する。
(1) 第 1図 (A) に示すように厚さ lmm のガラスエポキシ樹脂または B T (ビスマレイミドトリアジン) 樹脂からなる基板 30の両面に 18 mの 銅箔 32がラミネートされている銅張積層板 3 OAを出発材料とした。 まず、 この銅張積層板 3 OAをドリル削孔し、 無電解めつき処理を施し、 パターン状 にエッチングすることによりスルーホール 36及びプレーン層 35を形成し、 第 1図 (B) に示すコア基板 30を形成する。 第 7図 (B) を参照して上述し たように、 プレーン層 35にはメッシュ穴 35 aが形成されている。
(2) プレーン層 35およびスルーホ一ル 36を形成した基板 30を水洗いし、 乾燥した後、 酸化浴 (黒化浴) として、 NaOH (lOg/1), NaCIO 2 (40 g/1), Na3 P04 (6 g/ 1), 還元浴として、 NaOH (10g/ 1), NaBH 4 (6g/l) を用いた酸ィヒ—還元処理により、 プレーン層 35およびスルー ホール 36の表面に粗化層 38を設けた (第 1図 (C) 参照)。
(3) Cの樹脂充填剤調製用の原料組成物を混合混練して樹脂充填剤を得た。
(4)前記 (3)で得た樹脂充填剤 40を、 調製後 24時間以内に基板 30の両面 にロールコ一夕を用いて塗布することにより、 導体回路 (プレーン層) 35の メッシュ穴 35 a、 及び、 スルーホール 36内に充填し、 70°C, 20分間で乾 燥させ、 他方の面についても同様にして樹脂充填剤 40をメッシュ穴 35 aあ るいはスルーホール 36内に充填し、 70°C, 20分間で加熱乾燥させた (第 1 図 (D) 参照)。
(5)前記 (4) の処理を終えた基板 30の片面を、 #600 のベルト研磨紙 (三 共理化学製) を用いたベルトサンダー研磨により、 プレーン層 35の表面ゃス ル一ホール 36のランド 36 a表面に樹脂充填剤 40が残らないように研磨し、 次いで、前記ベルトサンダー研磨による傷を取り除くためのパフ研磨を行つた。 このような一連の研磨を基板の他方の面についても同様に行った(第 2図(E) 参照)。
次いで、 100 °Cで 1時間、 120 °Cで 3時間、 150°Cで 1時間、 180°Cで 7 時間の加熱処理を行つて樹脂充填剤 40を硬化した。
このようにして、 スルーホール 36等に充填された樹脂充填剤 40の表層部 およびプレーン層 35上面の粗化層 38を除去して基板 30両面を平滑化した 上で、 樹脂充填剤 40とプレーン層 35の側面とが粗化層 38を介して強固に 密着し、 またスルーホール 36の内壁面と樹脂充填剤 40とが粗化層 38を介 して強固に密着した配線基板を得た。 即ち、 この工程により、 樹脂充填剤 40 の表面とプレーン層 35の表面が同一平面となる。
(6) プレーン層 35を形成した基板 30にアルカリ脱脂してソフトエツチン グして、 次いで、 塩化パラジゥゥムと有機酸からなる触媒溶液で処理して、 P d触媒を付与し、 この触媒を活性化した後、 硫酸銅 3. 2X 10— 2mo lZl、 硫酸ニッケル 3. 9 X 10— 3mo 1 Z 1、 錯ィ匕剤 5. 4X 10— 2mo lZl、 次亜りん酸ナトリウム 3. 3 X 10— 'mo 1 Z 1、 ホウ酸 5. 0 X 10_1mo 1Z1、 界面活性剤 (日信化学工業製、 サーフィ一ル 465) 0. l g/K PH= 9からなる無電解めつき液に浸積し、 浸漬 1分後に、 4秒当たり 1回に 割合で縦、 および、 横振動させて、 プレーン層 35およびスルーホール 36の ランド 36 aの表面に Cu— N i— Pからなる針状合金の被覆層と粗化層 42 を設けた (第 2図 (F) 参照)。
さらに、 ホウフっ化スズ 0. Imo lZし チォ尿素 1. Omo lZl、 温 度 35° (:、 PH= 1. 2の条件で Cu— Sn置換反応させ、 粗化層の表面に 厚さ 0. 3 mSn層 (図示せず) を設けた。
(7) Bの層間樹脂絶縁剤調製用の原料組成物を攪拌混合し、 粘度 1.5 Pa · s に調整して層間樹脂絶縁剤 (下層用) を得た。
次いで、 Aの無電解めつき用接着剤調製用の原料組成物を攪拌混合し、 粘度 7 Pa · sに調整して無電解めつき用接着剤溶液 (上層用) を得た。
(8)前記 (6) の基板の両面に、 前記 (7) で得られた粘度 1.5Pa ■ sの層間樹脂 P TJ 縁剤 (下層用) 44を調製後 24時間以内にロールコ一夕で塗布し、 水平状 態で 20分間放置してから、 60t:で 30分の乾燥 (プリべーク) を行い、 次い で、 前記 (7)で得られた粘度 7 Pa · sの感光性の接着剤溶液 (上層用) 46を 調製後 24時間以内に塗布し、 水平状態で 20分間放置してから、 60でで 30分 の乾燥 (プリべ一ク) を行い、 厚さ 35 mの接着剤層 50ひを形成した (第 2図 (G) 参照)。
(9)前記 (8)で接着剤層を形成した基板 30の両面に、 図示しない 85(ΐπιφ の黒円が印刷されたフォトマスクフィルム (図示せず) を密着させ、 超高圧水 銀灯により 500mJZcm2で露光した。これを DMTG溶液でスプレー現像し、 さらに、 当該基板 30を超高圧水銀灯により 3000mJZcm2 で露光し、 100 V で 1時間、 120でで 1時間、 その後 150°Cで 3時間の加熱処理 (ボス卜べ一 ク) をすることにより、 フォトマスクフィルムに相当する寸法精度に優れた 85 Πΐφの開口 (バイァホール形成用開口) 48を有する厚さ 35 mの層間樹 脂絶縁層 (2層構造) 5 0を形成した (第 2図 (Η) 参照)。 なお、 バイァホ —ルとなる開口 48には、 スズめっき層 (図示せず) を部分的に露出させた。
(10)開口 48が形成された基板 30を、 クロム酸に 19分間浸漬し、 層間樹脂 糸縁層 50の表面に存在するエポキシ樹脂粒子を溶解除去することにより、 当 該層間樹脂絶縁層 50の表面を粗化し (第 3図 (I) 参照)、 その後、 中和溶 液 (シプレイ社製) に浸漬してから水洗いした。
(11)前記 (10)の行程で表面を粗ィ匕した基盤 30の表面に、 パラジウム触媒 (ァ トテック製) を付与することにより、 層間棚旨絶禄層 50の表面に触媒核を付 ける。 その後、 以下に示す組成の無電解銅めつき水溶液中に基板 30を浸漬し て、 全体に厚さ 0. 6 mの無電解めつき膜 52を形成する (第 3図 (J) 参照)。
〔無電解めつき水溶液〕
EDTA 150
硫酸銅 20 g/ 1
HCHO 30 ml/ 1
NaOH 40 g/ 1 ひ、 ' —ビビリジリレ 80 mg/ 1
P E G 0.1 g/ 1
〔無電解めつき条件〕
70°Cの液温度で 30分
(12)前記 (11)で形成した無電解銅めつき膜 5 2上に市販の感光性ドライフィル ムを張り付け、 マスクを載置して、 lOO mJZcm2 で露光、 0.8 %炭酸ナトリ ゥムで現像処理し、 厚さ 15 11のめっきレジスト5 4を設けた (第 3図 (K) 参照)。
(13)ついで、 レジスト非形成部分に以下の条件で電解銅めつきを施し、 厚さ 15 /x mの電解銅めつき膜 5 6を形成した (第 3図 (L) 参照)。
〔電解めつき水溶液〕
硫酸 180 g / 1
硫酸銅 80 g/ 1
添加剤 (アトテックジャパン製、 カバラシド G L )
1 ml/ 1
〔電解めつき条件〕
流密 ί 1 A/dm2
時間 30分
(14)めっきレジス卜 5 4を 5 % KOHで剥離除去した後、 そのめつきレジス ト下の無電解めつき膜 5 2を硫酸と過酸化水素の混合液でエッチング処理して 溶解除去し、 無電解銅めつき膜 5 2と電解銅めつき膜 5 6からなる厚さ 18 mの導体回路 5 8、 プレーン層 5 9及びバイァホ一ル 6 0を形成した (第 4図
(M) )。 ここで、 第 7図 (A) を参照して上述したようにプレーン層 5 9には、 メッシュ穴 5 9 aが形成されており、 該メッシュ穴 5 9 aは、 コア基板 3 0の 両面に形成されたプレーン層 3 5のメッシュ穴 3 5 aと重なるように形成して ある。
(15) (6) と同様の処理を行い、 導体回路 5 8、 プレーン層 5 9及びバイァホ一 ル 6 0の表面に Cu-Ni-Pからなる粗化面 6 2を形成し、 さらにその表面に Sn 置換を行った (第 4図 (N) 参照)。
(16) (7)〜ひ 5)の工程を繰り返すことにより、 さらに上層の層間樹脂絶縁層 1 50及びバイァホール 160、 導体回路 158を形成することで、 多層ビルド アップ配線板を完成する (第 4図 (O) 参照)。 なお、 この上層の導体回路を 形成する工程においては、 Sn置換は行わなかった。
(17)そして、 上述した多層ビルドアップ配線板にはんだバンプを形成する。 前記 (16)で得られた基板 30両面に、 上記 D. にて説明したソルダ一レジスト 組成物を 45 mの厚さで塗布する。 次いで、 70°Cで 20分間、 70°Cで 30分 間の乾燥処理を行った後、 円パターン (マスクパターン) が描画された厚さ 5 mmのフォトマスクフィルム (図示せず) を密着させて載置し、 lOOOmJZcm 2 の紫外線で露光し、 DMTG現像処理する。 そしてさらに、 80°Cで 1時間、 100°Cで 1時間、 120°Cで 1時間、 150°Cで 3時間の条件で加熱処理し、 は んだパッド部分 (バイァホールとそのランド部分を含む) に開口 (開口径 200 m) 71を有するソルダ一レジスト層 (厚み 20^m) 70を形成する (第 5図 (P) 参照)。
(18)次に、 塩化ニッケル 2.31X10一1 mo 1 / 1、 次亜リン酸ナトリウム 2.8 XlO^mo 1 / クェン酸ナトリウム 1.85X10— 'mo 1 / からなる p H=4. 5の無電解二ッゲルめつき液に該基板 30を 20分間浸漬して、 開口 部 71に厚さ 5 mのニッケルめっき層 72を形成した。 さらに、 その基板 を、 シアン化金カリウム 4.1 X 10一2 mo 1/1、 塩化アンモニゥム 1.87X10一 'mo 1Z1、 クェン酸ナトリウム 1.16X10— 'mo 1Z1、 次亜リン酸ナトリ ゥム 1.7 XlO^mo 1 Z 1からなる無電解金めつき液に 80°Cの条件で 7分 2 0秒間浸漬して、 ニッケルめっき層上に厚さ 0.03 mの金めつき層 74を形 成することで、 バイァホール 160及び導体回路 (図示せず) に半田パッド 7 5を形成する (第 5図 (Q) 参照)。
(19)そして、 ソルダ一レジスト層 70の開口部 71に、 半田ペーストを印刷 して 200°Cでリフ口一することにより、 半田バンプ (半田体) 76U、 76 Dを形成し、 多層ビルドアッフ ¾己線板 10を形成した (第 6図参照)。
(実験例) 引き続き、 本発明の実験例及び第 1比較例について、 第 8図及び第 9図を参 照して説明する。
第 8図 (A) は、 本発明の実験例に係る多層ビルドアッフ 線板の断面を示 している。 この実験例の多層ビルドアップ配線板は、 上述した第 1実施形態の 多層ビルドアップ配線板 1 0と同様に形成されている。 但し、 第 1実施形態で は、 コア基板にスルーホールを形成したが、 この実験例では、 スルーホールを 形成していない。 また、 この実験例では、 コア基板 1 3 0の上面及ぴ下面にプ レーン層 1 3 5を形成すると共に、 上面側及び下面側の層間樹脂絶縁層 1 7 0 及び最外層の層間樹脂絶縁層 1 8 0にそれぞれプレーン層 1 7 9、 1 8 9を形 成してある。 第 8図 (B) は、 層間 脂絶縁層 1 7 0に形成されたプレーン層 1 7 9のメッシュ穴 1 7 9 aと最外層の層間樹脂絶縁層 1 8 0に形成されたプ レーン層 1 8 9のメッシュ穴 1 8 9 aとの対応関係を示している。 この実験例 では、 第 6図を参照して上述した第 1実施形態と同様に、 コア基板 1 3 0のプ レーン層 1 3 5のメッシュ穴 1 3 5 aと、 プレーン層 1 7 9のメッシュ穴 1 7 9 aと、 プレーン層 1 8 9のメッシュ穴 1 8 9 aとを重なるように形成してあ る。 ここで、 メッシュ穴は直径 2 5 0 で、 ピッチ 5 5 0 に配置され ている。
一方、 第 9図 (A) は、 第 1比較例に係る多層ビルドアッフ 線板の断面を 示し、 第 9図 (B) は、 該第 1比較例の多層ビルドアップ配線板のプレーン層 1 7 9のメッシュ穴 1 7 9 aとプレーン層 1 8 9のメッシュ穴 1 8 9 aとの対 応関係を示している。 この第 1比較例の多層ビルドアップ配線板は、 上記実験 例と全く同様に製造してあるが、 第 8図 (A) に示す実験例と異なり、 コア基 板 1 3 0のプレーン層 1 3 5のメッシュ穴 1 3 5 aと、 プレーン層 1 7 9のメ ッシュ穴 1 7 9 aと、 プレーン層 1 8 9のメッシュ穴 1 8 9 aとを互い違いに 重ならないように配置してある。
ここで、 実験例と第 1比較例との層間樹脂絶縁層の絶縁試験を行った結果に ついて、 第 1 0図のグラフを参照して説明する。
ここでは、 絶縁試験として S T E C試験を行った。 この S T E C試験では、 1 0個の多層ビルドアッフ ¾己線板に対して、 条件 1 2 Γ 1 0 0 % RH、 2. 1 a t mの状態を 3 3 6時間保ち、 層間樹脂絶縁層間の絶縁抵抗を測定し た。 グラフ中で縦軸の数字は、 乗数を示し、 横軸にメッシュ穴間のピッチ m) とメッシュ穴直径 (/x m) とを取ってある。
実験例でメッシュ穴の径が 2 5 0 mで、 ピッチを 5 5 0 mに設定した 際に (図中 (a ) で示す) 1 X 1 0 9 Ω近い絶縁抵抗を維持することができて いる。 同じ条件で、 第 1比較例では、 図中 (c ) で示すように 1 X 1 0 8 Ω程 度まで絶縁抵抗が低下している。 一方、 実験例でメッシュ穴の径が 2 5 0 mで、 ピッチを 5 0 0 mに設定した際に (図中 (b ) で示す) 1 X 1 0 9 Ω以上の絶縁抵抗を維持することができている。 同じ条件で、 第 1比較例で は、 図中 (d ) で示すように 1 X 1 0 8 Ω程度まで 椽抵抗が低下している。 この試験結果から分かるように、 メッシュ穴の位置と層間樹脂絶縁層の絶縁 抵抗とは相関性を有し、 実験例のようにメッシュ穴を上下重なるように配設す ることで、 層間樹脂絶縁層の紙縁抵抗を高めることができる。
なお、 上下のメッシュ穴は、 一部が重なれば層間樹脂;^縁層の糸色縁抵抗を高 めることができる。 第 8図 (C) は、 最外層の層間樹脂絶縁層 1 8 0に形成さ れたプレーン層 1 8 9のメッシュ穴 1 8 9 aと、 層間樹脂絶縁層 1 7 0に形成 されたプレーン層 1 7 9のメッシュ穴 1 7 9 aとの位置関係を示している。 第 1実施形態を参照して上述した製造方法では、 上下のメッシュ穴 1 8 9 a、 1 7 9 aで 3 5 m程度の位置誤差が発生する。 3 5 m程度の位置誤差が生 じても、 メッシュ穴の直径を 7 0 m以上にすることで、 少なくともメッシ ュ穴の一部が重なるため、 層間樹脂絶縁層の絶縁抵抗を高めることができる。 以上記述したように第 1実施形態の多層ビルドアツプ配線板では、 上下プレ ーン層のメッシュ穴を少なくとも一部が重なるように形成してあるため、 層間 樹脂絶縁層の絶縁性が低下することがなくなる。
〔第 2実施形態〕
以下、 本発明の第 2実施形態に係る多層ビルドァップ配線板及びその製造方 法について図を参照して説明する。
先ず、 本発明の第 2実施形態に係る多層ビルドアップ配線板 1 0の構成につ いて、 第 1 6図、 第 1 7図及び第 1 8図を参照して説明する。
第 1 6図は、 I Cチップ搭載前の多層プリント配線板 1 0の断面図を示し、 第 1 7図は、 第 1 6図に示す多層プリント配線板 1 0に I Cチップ 9 0を載置 し、 ド一タボ一ド 9 4へ取り付けた状態を示している。
第 1 6図に示すように多層ビルドアッフ IB線板 1 0では、 コア基板 3 0内に スルーホール 3 6が形成され、 該コア基板 3 0の表面 (I Cチップ側) には電 源層となるプレーン層 3 4 Uが形成され、 裏面 (ドー夕ボード側) にはグラン ド層となるプレーン層 3 4 Dが形成されている。 また、 該プレーン層 3 4 U、 3 4 Dの上には、 バイァホール 6 0及び導体回路 5 8の形成された下層側層間 樹脂絶縁層 5 0が配設されている。 該下層層間樹脂絶縁層 5 0の上には、 バイ ァホール 1 6 0及び導体回路 1 5 8 (裏面側のみ図示する) が形成された上層 層間樹脂絶縁層 1 5 0が配置されている。
第 1 7図に示すように多層プリント配線板の上面側には、 I Cチップ 9 0の ランド 9 2へ接続するための半田バンプ 7 6 Uが配設されている。 半田バンプ 7 6 Uはバイァホ一ル 1 6 0及びバイァホール 6 0を介してスル一ホ一ル 3 6 へ接続されている。 一方、 下面側には、 ドー夕一ボード 9 4のランド 9 6に接 続するための半田バンプ 7 6 D力 S配設されている。 該半田バンプ 7 6 Dは、 ノ ィァホール 1 6 0及びバイァホール 6 0を介してスルーホール 3 6へ接続され ている。
第 1 7図の D— D断面、 即ち、 コア基板 3 0の表面に形成されたプレーン層 3 4 Uの平面を第 1 8図に示す。第 1 8図の E— E断面が第 1 7図に相当する。 第 1 8図 (A) に示すようにプレーン層 3 4 Uには、 第 1 7図中の I Cチップ 9 0の搭載される領域に層間^脂絶縁層を介して対向する領域 (以下、 「チッ プ搭載領域」 として参照) Cの外側に、 直径 2 5 0 /x mのメッシュ孔 3 5 a 、 ピッチ P ( 5 6 0 u rn) 間隔で形成されている。 一方、 チップ搭載領域 Cの内側には、 瓢箪型のメッシュ孔 3 5 bが形成されている。 このメッシュ孔 3 5 bを拡大して第 1 8図 (B) に示す。 該メッシュ孔 3 5 b内には、 5〜5 0 /x mの間隙 Kを設けてスルーホール 3 6のランド 3 6 a及びバイァホール (バイァホールの底部) 6 0 aが配設されている。 このランド 3 6 aとバイァ ホールの接続するパッドとは、 導体回路 3 4 cを介して接続されている。
第 2実施形態の多層プリント配線板 1 0では、 プレーン層 3 4 Uのチップ搭 載領域 Cにメッシュ孔 3 5 bを形成すると共に、 当該メッシュ孔 3 5 b内にス ルーホ一ル 3 6のランド 3 6 a及びバイァホールが接続するパッド 6 0 aを設 けるため、 該ランド 3 6 a及びバイァホールが接続するパッド 6 0 aの外周に 設けられたメッシュ孔 3 6 bの間隙 Kにてプレーン層 3 4 Uの上層に配設され る層間樹脂絶縁層 5 0と下層に配設される樹脂製コア基板 3 0とを、 直接接触 させるので、 接着性を高めることができる。 また、 該ランド 3 6 a及びバイァ ホールが接続するパッド 6 0 aの外周に設けられたメッシュ孔 3 5 bの間隙 K を通して、 層間樹脂絶縁層 5 0及びコア基板 3 0に吸収された水分等からなる ガスを発散できるため、層間樹脂絶縁層 5 0及びコア基板 3 0の絶縁性を高め、 また、 層間樹脂絶縁層の剥離を防止することが可能になる。 更に、 該チップ搭 載領域 Cのメッシュ孔 3 5 b内にランド 3 6 a及びバイァホールが接続するパ ッド 6 0 aを形成するため、 凹凸ができず、 当該チップ搭載領域 Cを平坦にで きる。 即ち、 該チップ搭載領域 Cにもメッシュ孔 3 5 aを配設すると、 該孔内 が凹みとして残り、 凹凸が出来るが、 第 2実施形態では、 孔内にランド 3 6 a 及びバイァホールが接続するパッド 6 0 aを配設することで平坦にできる。 な お、 第 1 8図 (C) に示すようにランド 3 6 a及びバイァホールが接続するパ ッドを一体ィ匕して瓢箪型、 達磨型、 涙滴型にしてもよい。
引き続き、 本発明の第 2実施形態に係る多層ビルドアップ配線板の製造工程 について第 1 1図乃至第 1 6図を参照して説明する。 この第 2実施形態では、 多層ビルドァップ配線板をセミアディティブ方により形成する。
( 1 ) 第 1 1図 (A) に示すように厚さ l mm のガラスエポキシ樹脂または B T (ビスマレイミドトリアジン) 樹脂からなる基板 3 0の両面に 1 8 m の銅箔 3 2がラミネートされている銅張積層板 3 O Aを出発材料とした。まず、 この銅張積層板 3 O Aをドリル削孔し、 無電解めつき処理を施し、 パターン状 にエッチングすることによりスル一ホール 3 6及びプレーン層 3 4 U、 3 4 D を形成し、 第 1 1図 (B) に示すコア基板 3 0を形成する。 第 1 8図を参照し て上 iポしたように、 プレーン層 3 4 U、 3 4 Dにはメッシュ孔 3 5 a、 3 5 b 力形成され、 チップ搭載領域 C内のメッシュ孔 35 bには、 上述したようにス ルーホール 36のランド 36 a、 導体回路 34c及びバイァホールの底部 60 aが配設されている。
(2) プレーン層 34およびスルーホール 36を形成した基板 30を水洗いし、 乾燥した後、 酸化浴 (黒化浴) として、 NaOH (lOg/1), NaCIO 2 (40
Na3 P04 (6 g/ 1 )、 還元浴として、 NaOH (lOgノ 1 ), NaBH4 (6g/l) を用いた酸化—還元処理により、 プレーン層 34 U、 34 Dおよびスルーホール 36の表面に粗化層 38を設けた (第 11図 (C) 参照)。
(3)第 1実施形態と同様の樹脂充填剤調製用の原料組成物を混合混練して樹 脂充填剤を得た。
(4)前記 (3)で得た樹脂充填剤 40を、 調製後 24時間以内に基板 30の両面 に口一ルコ一夕を用いて塗布することにより、 導体回路 (プレーン層) 34の メッシュ孔 35 a、 35 b及び、 スルーホ一ル 36内に充填し、 70°C, 20分 間で乾燥させ、 他方の面についても同様にして樹脂充填剤 40をメッシュ孔 3 5 aあるいはスルーホール 36内に充填し、 70°C, 20分間で加熱乾燥させた (第 11図 (D) 参照)。
(5) 前記 (4) の処理を終えた基板 30を研磨した (第 12図 (E) 参照)。 次 いで、 加熱処理を行って樹脂充填剤 40を硬化した。
(6)プレーン層 34 U、 34 D、 スルーホール 36のランド 36 a及びバイァ ホールの底 0 aの表面へ第 1実施形態と同様に Cu—N i—Pからなる針 状合金の被覆層と粗化層 42を設けた (第 12図 (F) 参照)。
さらに、 ホウフっ化スズ 0. lmo 1/1、 チォ尿素 1. Omo lZl 温 度 35°C、 PH=1. 2の条件で Cu— Sn置換反応させ、 粗化層の表面に 厚さ 0. 3 mSn層 (図示せず) を設けた。
(7)第 1実施形態と同様の層間樹脂絶縁剤調製用の原料組成物を攪拌混合し、 粘度 1.5 Pa · sに調整して層間樹脂絶縁剤 (下層用) を得た。
次いで、 第 1実施形態と同様の無電解めつき用接着剤調製用の原料組成物を 攪拌混合し、 粘度 7 Pa · sに調整して無電解めつき用接着剤溶液 (上層用) を得た。
(8) 前記 (6) の基板の両面に、 前記 (7) で得られた層間樹脂絶縁剤 (下層用) 44を塗布し、 次いで、 前記 (7) で得られた感光性の接着剤溶液 (上層用) 4 6をし、 厚さ 35 mの接着剤層 50 αを形成した (第 12図 (G) 参照)。 (9) 前記 (8) で接着剤層を形成した基板 30の両面に、 の黒円 5 1 aが印刷されたフォトマスクフィルム 51 (第 13図 (H)) を密着させ、 露 光'現像し、 85^πιφの開口 (バイァホール形成用開口) 48を有する厚さ 35 Aimの層間樹脂絶縁層 (2層構造) 50を形成した (第 13図 (I) 参照)。 なお、 バイァホールとなる開口 48には、 スズめっき層 (図示せず) を部分的 に露出させた。
(10)開口 48が形成された基板 30を、 クロム酸に 19分間浸漬し、 層間樹脂 絶縁層 50の表面に存在するエポキシ樹脂粒子を溶解除去することにより、 当 該層間樹脂絶縁層 50の表面を粗化し (第 13図 (J) 参照)、 その後、 中和 溶液 (シプレイ社製) に浸漬してから水洗いした。
(11)前記 (10)の行程で表面を粗化した基盤 30の表面に、 パラジウム触媒 (ァ トテック製) を付与することにより、 層間樹脂絶縁層 50の表面に触媒核を付 ける。 その後、 第 1実施形態と同様の無電解銅めつき水溶液中に基板 30を浸 漬して、 全体に厚さ 0. 6 の無電解めつき膜 52を形成する (第 1 3図 (K) 参照)。
ひ 2)前記 (11)で形成した無電解銅めつき膜 52上に市販の感光性ドライフィル ムを張り付け、 マスクを載置して、 lOO mJ/cm で露光、 0.8 %炭酸ナト リウムで現像処理し、 厚さ 15 111のめっきレジスト54を設けた (第 13図
(L) 参照)。
(13)ついで、 レジスト非形成部分に第 1実施形態と同様の条件で電解銅めつ きを施し、 厚さ 15wmの電解銅めつき膜 56を形成した (第 14図 (M) 参 照 )。
(14)めっきレジスト 54を 5%K〇Hで剥離除去した後、 そのめつきレジス ト下の無電解めつき膜 52を硫酸と過酸ィ匕水素の混合液でエッチング処理して 溶解除去し、 無電解銅めつき膜 52と電解銅めつき膜 56からなる厚さ 18 mの導体回路 5 8及びバイァホール 6 0を形成した (第 1 4図 (N))。
(15)(6) と同様の処理を行い、 導体回路 5 8及びバイァホール 6 0の表面に Cu-Ni-Pからなる粗化面 6 2を形成し、 さらにその表面に Sn置換を行った (第 1 4図 (O) 参照)。
(16)(7)〜ひ 5)の工程を繰り返すことにより、 さらに上層の層間樹脂絶縁層 1 5 0及びバイァホール 1 6 0、 導体回路 1 5 8を形成することで、 多層ビルド アップ配線板を完成する (第 1 4図 (P) 参照)。 なお、 この上層の導体回路 を形成する工程においては、 S n置換は行わなかった。
(17)そして、 上述した多層ビルドアップ配線板にはんだバンプを形成する。 前記 (16)で得られた基板 3 0両面に、 第 1実施形態と同様なソルダーレジスト 組成物 7 0 αを 4 5 mの厚さで塗布する (第 1 5図 (Q))。 次いで、 露光' 現像処理し、 はんだパッド部分 (バイァホールとそのランド部分を含む) に開 口 (開口径 200 m) 7 1を有するソルダ一レジスト層 (厚み 20 m) 7 0 を形成する (第 1 5図 (R) 参照)。
(18)次に、 ニッケルめっき層 7 2を形成した。 さらに、 ニッケルめっき層上 に厚さ 0.03 mの金めつき層 7 4を形成することで、 バイァホール 1 6 0及 び導体回路 1 5 8 (裏面側のみ図示する) に半田パッド 7 5を形成する (第 1 5図 (S ) 参照)。
(19)そして、 ソルダ一レジスト層 7 0の開口部 7 1に、 半田ペーストを印刷 して 200°Cでリフローすることにより、 半田バンプ (半田体) 7 6 U、 7 6
Dを形成し、 多層ビルドアッフ ΪΞ線板 1 0を完成した (第 1 6図参照)。
完成した多層プリント配線板 1 0の半田バンプ 7 6 Uに、 I Cチップ 9 0の パッド 9 2が対応するように載置し、 リフローを行い I Cチップ 9 0を搭載す る。 その後、 I Cチップ 9 0と多層プリント配線板 1 0との間に、 アンダーフ ィル 8 8を充填する。 この I Cチップ 9 0を搭載した多層プリント配線板 1 0 を、 ドー夕ポ一ド 9 4側のバンプ 9 6に対応するように載置してリフローを行 レ、 ドー夕ボード 9 4へ取り付ける。 その後、 多層プリント配線板 1 0とドー 夕ボード 9 4との間にアンダーフィル 8 8を充填する。
引き続き、 本発明の第 1改変例について、 第 1 9図及び第 2 0図を参照して 説明する。 第 1 9図は、 第 1改変例の多層プリント配線板 1 1 0の断面図を示 している。 上述した第 2実施形態では、 コア基板 3 0の両面にプレーン層 3 4 U、 3 4 Dが配設されたが、 第 1改変例の多層プリント配線板 1 1 0では、 層 間樹脂絶縁層 5 0の上にプレーン層 5 8 U、 5 8 Dが形成されている。
即ち、 第 1改変例の多層ビルドアッフ。 1己線板 1 1 0では、 コア基板 3 0の表 面及び裏面に導体回路 3 4力形成され、 導体回路 3 4の上には、 下層側層間樹 脂絶縁層 5 0力 S形成されている。 下層側層間樹脂絶縁層 5 0の上には、 プレー ン層 5 8 U、 5 8 Dが形成されている。 ここで、 表面側 (I Cチップ側) のプ レーン層 5 8は、 電源層として用いられ、 裏面側 (ド一夕ボード側) のプレー ン層 5 8は、 グランド層として用いられる。 該プレーン層 5 8 U、 5 8 Dの上 側には、 上層層間樹脂絶縁層 1 5 0が形成され、 バイァホール 1 6 0及び導体 回路 1 5 8が配設されている。
第 1 9図の F— F断面、 即ち、 層間樹脂絶縁層 5 0の表面に形成されたプレ ーン層 5 8 Uの平面を第 2 0図 (A) に示す。 第 2 0図 (A) の G— G断面が 第 1 9図に相当する。 第 2 0図に示すようにプレーン層 5 8 Uには、 チップ搭 載領域 Cの外側には、 直径 2 0 0 mのメッシュ孔 5 9 aが形成されている。 一方、 チップ搭載領域 Cの内側には、 瓢箪型のメッシュ孔 5 9 bが形成されて いる。 第 2 0図 (B) に該メッシュ孔 3 5 9 bを拡大して示す。 該メッシュ孔 5 9 b内には、 数十 の間隙 Kを設けて層間樹脂絶縁層 5 0に形成された バイァホール 6 0及び層間樹脂絶縁層 1 5 0に形成されたバイァホールが接続 するパッド (バイァホールの底部) 1 6 0 aが配設されている。 即ち、 バイァ ホールのランド 6 0及びバイァホールの接続するパッド 1 6 0 aがー体に形成 されている。
第 1改変例の多層プリント配線板 1 1 0では、 プレーン層 5 8 Uのチップ搭 載領域 Cにメッシュ孔 5 9 bを形成すると共に、 当該メッシュ孔 5 9 b内にバ ィァホールのランド 6 0、 バイァホールを接続するパッド 1 6 0 aを設けるた め、 該バイァホールのランド 6 0、 バイァホールを接続するパッド 1 6 0 aの 外周に設けられたメッシュ孔 5 9 bの間隙 Kにてプレーン層 5 8 Uの上層に配 設される層間樹脂絶縁層 1 5 0と下層に配設される層間樹脂絶縁層 5 0とを、 直接接触させるので、 接着性を高めることができる。 また、 該バイァホールの ランド 6 0、 バイァホールの接続するパッド 1 6 0 aの外周に設けられたメッ シュ孔 5 9 bの間隙 Kを通して、 層間樹脂絶縁層 1 5 0、 5 0に吸収された水 分等からなるガスを発散できるため、 層間樹脂絶縁層 5 0、 1 5 0の絶縁性を 高め、 また層間樹脂絶縁層の剥離を防止することが可能になる。 更に、 該チッ プ搭載領域 Cのメッシュ孔 5 9 b内にバイァホールのランド 6 0、 バイァホー ルの接続するパッド 1 6 0 aを形成するため、 凹凸ができず、 当該チップ搭載 領域 Cを平坦にできる。 なお、 第 2 1図 (C) のようにバイァホールのランド 6 0とバイァホールの接続するパッド 1 6 0 aとの連結部分のくびれを無くし、 達磨型、 或いは涙滴型の形状にしてもよい。
引き続き、 第 2改変例に係る多層プリント配線板の構成について、 第 2 1図 を参照して説明する
第 2 1図は、 コア基板の表面側に形成されたプレーン層 3 4 Uを示す平面図 である。 ここで、 第 1 8図を参照して上述した第 2実施形態では、 チップ搭載 領域 C内にスルーホールのランド 3 6 a及びバイァホールが接続されるパッド 6 0の配設されるメッシュ孔 3 5 bが穿設された。 これに対して、 第 2改変例 では、 チップ搭載領域 C内に、 該瓢箪型のメッシュ孔 3 5 bのみならず、 円形 のメッシュ孔 3 5 cが設けられ、 該メッシュ孔 3 5 c内には、 ベ夕状導体層 3 4 dが配設されている。 なお、 第 2 1図 (B) に示すように、 ベ夕状導体層 3 4 dは、 周囲のプレーン層 3 4 Uと少なくとも 1力所以上で接続してもよい。 第 2改変例の多層プリント配線板では、 プレーン層 3 4 Uのチップ搭載領域 Cにメッシュ孔 3 5 cを形成すると共に、 当該メッシュ孔 3 5 c内にベ夕状導 体層 3 4 dを設けるため、 該べ夕状導体層 3 4 dの外周に設けられたメッシュ 孔 3 5 cの間隙にてプレーン層 3 4 Uの上層に配設される層間樹脂絶縁層 5 0 と下層に配設される樹脂製コア基板 3 0とを、 直接接触させるので、 接着性を 高めることができる。 また、 該べ夕状導体層 3 4 dの外周に設けられたメッシ ュ孔 3 5 cの間隙を通して、 層間樹脂絶縁層 5 0及びコア基板 3 0に吸収され た水分等からなるガスを発散できるため、 層間樹脂絶縁層 5 0及びコア基板 3 0の絶縁性を高め、 また、層間樹脂絶縁層の剥離を防止することが可能になる。 更に、 該チップ搭載領域 Cのメッシュ孔 3 5 c内にベ夕状導体層 3 4 dを形成 するため、 凹凸ができず、 当該チップ搭載領域 Cを平坦にできる。
引き続き、 第 3改変例に係る多層プリント配線板の構成について、 第 2 2図 を参照して説明する
第 2 2図 (A) は、 コア基板の表面側に形成されたプレーン層 3 4 Uを示す 平面図である。 ここで、 第 1 8図を参照して上述した第 2実施形態では、 チッ プ搭載領域 C内にスルーホールのランド 3 6 a及びバイァホールが接続するパ ッド 6 0の配設されるメッシュ孔 3 5 bが穿設された。 これに対して、 第 3改 変例では、 チップ搭載領域 C内に、 円形のメッシュ孔 3 5 dが設けられ、 該メ ッシュ孔 3 5 d内には、 スル一ホールのランド 3 6 aのみが配設されている。 この第 3改変例の層間樹脂絶縁層 5 0及びコア基板 3 0の断面を第 2 2図 (B) に示す。 第 3改変例では、 コア基板 3 0に形成されたスルーホール 3 6 のランド 3 6 aの直上にバイァホール 6 0力形成されている。
第 3改変例の多層プリント配線板では、 プレーン層 3 4 Uのチップ搭載領域 Cにメッシュ孔 3 5 dを形成すると共に、 当該メッシュ孔 3 5 d内にランド 3 6 aを設けるため、 該ランド 3 6 aの外周に設けられたメッシュ孔 3 5 dの間 隙にてプレーン層 3 4 Uの上層に配設される層間樹脂絶縁層 5 0と下層に配設 される樹脂製コア基板 3 0とを、 直接接触させるので、 接着性を高めることが できる。 また、 該ランド 3 6 aの外周に設けられたメッシュ孔 3 5 dの間隙を 通して、 層間樹脂絶縁層 5 0及びコア基板 3 0に吸収された水分等からなるガ スを発散できるため、 層間樹脂絶縁層 5 0及びコア基板 3 0の 縁性を高め、 また、 層間樹脂絶縁層の剥離を防止することが可能になる。 更に、 該チップ搭 載領域 Cのメッシュ孔 3 4 d内にランド 3 6 aを形成するため、凹凸ができず、 当該チップ搭載領域 Cを平坦にできる。 なお、 第 2 2図 (C) に示すように、 スルーホールのランド 3 6 aとバイァホール 6 0と力 スルーホ一ルを覆う導 体層 (フタメツキ) 3 6 eを介して接続されてもよい。
〔第 3実施形態〕
以下、 本発明の第 3実施形態に係る多層ビルドアツプ配線板及びその製造方 法について図を参照して説明する。
先ず、 本発明の第 3実施形態に係る多層ビルドアップ配線板 1 0の構成につ いて、 第 3 1図、 第 3 2図及び第 3 3図を参照して説明する。 第 3 1図は、 集 積回路チップ 9 0搭載前の多層ビルドァップ配線板 (パッケ一ジ基板) 1 0の 断面を示し、 第 3 2図は、 集積回路チップ 9 0を搭載した状態の多層ビルドア ップ配線板 1 0の断面を示している。 第 3 2図に示すように、 多層ビルドアッ フ 己線板 1 0の上面側には、 集積回路チップ 9 0が搭載され 下面側は、 ドー タポ一ド 9 4へ接続されている。
第 3 1図を参照して多層ビルドアップ配線板の構成について詳細に説明する。 該多層ビルドアップ配線板 1 0では、 多層コア基板 3 0の表面及び裏面にビル ドアッフ ¾線層 8 0 Α、 8 0 Β力形成されている。 該ビルトアップ層 8 O Aは、 バイァホール 6 0及び導体回路 5 8 a、 5 8 bの形成された層間樹脂絶縁層 5 0と、 バイァホール 1 6 0 A、 1 6 0 B及び導体回路 1 5 8 Bの形成された層 間樹脂糸禄層 1 5 0とからなる。 また、 ビルドアッフ 1H線層 8 0 Bは、 バイァ ホール 6 0及び導体回路 5 8 a、 5 8 b、 5 8の形成された層間樹脂絶縁層 5 0と、 バイァホール 1 6 0 A、 1 6 0 B及び導体回路 1 5 8の形成された層間 樹脂絶縁層 1 5 0とからなる。
上面側には、 集積回路チップ 9 0のランド 9 2 (第 3 2図参照) へ接続する ための半田バンプ 7 6 UA、 7 6 UBが配設されている。 一方、 下面側には、 ドーターポード (サブボード) 9 4のランド 9 6 (第 3 2図参照) に接続する ための半田バンプ 7 6 DA、 7 6 D Bが配設されている。
第 3 3図 (A) は、 第 3 1図中の A— A横断面、 即ち、 層間樹脂 椽層 5 0 の表面に配設されたバイァホール 6 0の開口部の平面図であり、 また、 第 3 3 図 (B) は、 ノ ィァホール 6 0を斜視図的に示した説明図である。第 3 3図(C) は、 第 3 1図中の C— C横断面、 gpち、 コア基板 3 0の表面に配設されたスル —ホール 3 6の開口部の平面図であり、 また、 第 3 3図 (D) は、 スルーホー ル 3 6を斜視図的に示した説明図である。 本実施形態の多層ビルドアップ配線 板では、 バイァホール 6 0が 2分割され、 2つの配線路 6 1 a、 6 1 bが形成 されている。 一方、 スルーホール 3 6が 2分割されて 2つの配線路 3 7 a、 3 7 bが形成され、 それぞれの配線路 3 7 a、 3 7 bに半円形のスルーホールラ ンド 3 9 a、 3 9 b力接続されている。 該スル一ホールランド 3 9 a、 3 9 は、 上述したバイァホールの配線路 6 1 a、 6 1 bへ接続されている。
ここで、 第 3 1図に示すように半田バンプ 7 6 U Aはバイァホール 1 6 O A 及びバイァホール 6 0の配線路 6 1 aを介してスルーホール 3 6の配線路 3 7 aへ接続されている。 そして、 該配線路 3 7 aからバイァホール 6 0の配線路 6 1 a及びバイァホール 1 6 O Aを介して半田バンプ 7 6 D Aへ接続されてい る。 同様に、 半田バンプ 7 6 UBはバイァホール 1 6 0 B及びバイァホール 6 0の配線路 6 1 bを介してスルーホール 3 6の配線路 3 7 bへ接続されている。 そして、 該配線路 3 7 bからバイァホール 6 0の配線路 6 1 b及びバイァホー ル 1 6 0 Bを介して半田バンプ 7 6 D Bへ接続されている。
第 3実施形態では、 スル一ホール 3 6の開口に形成されるランド 3 9 a、 3 9 bは、 第 3 3図 (C)、 第 3 3図 (D) に示すように半円形に形成され、 第 3 1図に示すようにバイァホールの配線路 6 1 a、 6 1 bへ接続されている。 こ のように接続することで、 スルーホール 3 6直上の領域を内層パッドとして機 能せしめデッドスペースを無くす。 その結果、 多層コア基板 3 0中に設けられ るスルーホール 3 6の配置密度を向上させることによりスルーホール 3 6の数 を増やすことができる。 更に、 1つのスル一ホール 3 6毎に 2つの配線路 3 7 a、 3 7 bを設けてあるので、 スルーホールの 2倍の配線路をコア基板 3 0に 通すことができる。
また、 該スルーホール 3 6の直上に配設されたバイァホール 6 0が、 2本の 配線路 6 1 a、 6 l bからなるため、 バイァホールの 2倍の配線路を層間樹脂 糸禄層 5 0に通すことができる。 このため、 多層ビルドァッフ。 @己線板の配線の 高密度化を図ることができる。 更に、 スルーホール 3 6の直上にバイァホール 6 0を形成してあるため、 配線長が短くなり、 多層ビルドアップ配線板の高速 化を実現できる。
ここで、 多層ビルドァッフ ¾己線板では、 裏面の複数のバンプカゝらの配線が統 合されながら表面側のバンプへ接続されるが、 本実施態様では、 1つのスル一 ホールに通し得る配線数を 2倍にすることで、 表側及び裏側に形成されるビル ドアップ配線層 9 0 A、 9 0 Bで、 同じペースで配線の統合を行える。 これに より、 表側及び裏側に形成されるビルドアップ配線層 9 0 A、 9 0 Bの層数を 減らすことができる。 即ち、 パッケージ基板では、 表面 (I Cチップ側) の複 数のバンプからの配線が統合されながら裏面 (マザ一ボード) 側のバンプへ接 続されるため、 裏面側のバンプの数よりも表面のバンプが多く形成される。 こ こで、 本実施形態では、 表面の配線密度を高め得るため、 表側及び裏側に形成 されるビルドアップ配線層 9 0 A、 9 0 Bの層数を同じ (最小) にすることが できる。
本発明の第 3実施形態の別形態を第 3 4図 (A) 及び第 3 4図 (B) をもと に説明する。
第 3 4図及び第 3 4図 (B) は、 片面にビルドアップ多層配線層を設けた場 合である。 第 3 4図 (A) ではスル一ホール 3 6に導体ピン 2 3 0が挿入され、 半田 2 3 2で固定されている。 裏面側には、 ソルダ一レジスト 2 3 4力 S配設さ れている。 導体ピン 2 3 0は、 中央で絶縁体 2 3 0 cにより 2分割されており、 導体ピン 2 3 0のそれぞれの面がスルーホール 3 6の分割された配線路 3 7 a、 3 7 bに電気的に接続している。 該配線路 3 7 a、 3 7 bは、 バイァホール 6 0の配線路 6 1 a、 6 1 bにそれぞれ接続され、 該配線路 6 1 a、 6 1 b力^ バイァホール 1 6 0 A、 1 6 0 Bを介して半田バンプ 7 6 UA、 7 6 Bに接続 されている。
第 3 4図 (B) は、 ビルドアップ多層配線層を設けた側の反対側に接続用の 半田バンプ 7 6 D B , 7 6 DAを形成した例である。 各半田バンプ 7 6 D B, 7 6 DAが、 スルーホール 3 6の分割された配線路 3 7 a、 3 7 bに電気的に 接続している。 該配線路 3 7 a、 3 7 bは、 バイァホール 6 0の配線路 6 1 a、 6 1 bにそれぞれ接続され、 該配線路 6 1 a、 6 1 bが、 バイァホール 1 6 0 A、 1 6 0 Bを介して半田バンプ 7 6 UA、 7 6 Bに接続されている。
コア基板の片面に設けられたビルドアップ多層配線層からの信号線を、 スル 一ホール 3 6の分割された配線路 3 7 a、 3 7 bによってそのまま裏面に引き 出すことができ、 裏面での配線の自由度を向上させる事力可能である。
引き続き、 第 2 4図〜第 3 1図を参照して第 3実施形態に係る多層ビルドア ップ配線板 10の製造方法を説明する。
(1) 厚さ lmmのガラスエポキシ樹脂または BT (ビスマレイミドトリアジ ン) 樹脂からなる基板 30の両面に 18 mの銅箔 32がラミネートされている 銅張積層板 3 OAを出発材料とした (第 24図 (A) 参照)。 まず、 この銅張積 層板 3 OAをドリル削孔し、 スルーホール用の通孔 16を形成する (第 24図 (B) 参照)。 次に、 次に、 Pb触媒を付与した後、 無電解めつき処理を施し、 通孔 16にスルーホール 36を形成する (第 24図 (C) 参照)。
(2) 前記 (1) で無電解銅めつき膜からなるスルーホール 36を形成した基 板 30を、 水洗いし、 乾燥した後、 酸化還元処理に供し、 そのスルーホール 3 6を含む導体の全表面に粗化層 20を設ける (第 24図 (D) 参照)。
(3) 次に、 平均粒径 10 mの銅粒子を含む充填剤 22 (タツ夕電線製の非 導電性穴埋め銅ペースト、 商品名: DDペースト) を、 スル一ホ一ル 36ヘス クリーン印刷によって充填し、 乾燥、 硬化させた (第 24図 (E))。 そして、 導体上面の粗化層 20およびスルーホール 36からはみ出した充填剤 22を、 #600のベルト研磨紙 (三共理化学製) を用いたベルトサンダー研磨により 除去し、 さらにこのベルトサンダー研磨による傷を取り除くためのパフ研磨を 行い、 基板 30の表面を平坦化する (第 25図 (F) 参照)。
(4) 前記 (3) で平坦化した基板 30表面に、 パラジウム触媒 (アトテック 製) を付与し、 無電解銅めつきを施すことにより、 厚さ 0. 6 mの無電解銅 めっき膜 23を形成する (第 25図 (G) 参照)。
(5) ついで、 第 1実施形態と同様の条件で電解銅めつきを施し、 厚さ 15 mの電解銅めつき膜 24を形成し、 スルーホール 36に充填された充填剤 22 を覆う導体層 (半円形のスルーホールランドとなる) 26 aを形成する (第 2 5図 (H))。
(6) 導体層 26 aとなる部分を形成した基板 30の両面に、 市販の感光性ド ライフイルムを張り付け、 マスクを載置して、 10 OmJZcm2 で露光、 0. 8%炭酸ナトリウムで現像処理し、 厚さ 15 mのエッチングレジスト 25を 形成する (第 25図 (I) 参照)。 ここで、 該導体層 26 aを分割するために、 当該導体層 126 aの中央部位にエッチングレジスト 25のスリツトを設ける。 (7) そして、 エッチングレジスト 25を形成してない部分のめっき膜 23, 24を、 硫酸と過酸ィ匕水素の混合液を用いるエッチングにて溶解除去し、 さら に、 エッチングレジスト 25を 5 %KOHで剥離除去して、 充填剤 22を覆う 導体層 26 aを分割してスルーホールランド 39 a、 39b (第 33図 (C) 参照) を、 また、 導体回路 34を形成する (第 25図 (J) 参照)。
(8) さらに、 2 X 10-4秒の短パルス炭酸ガスレーザを照射して、 スルーホ ール 36内の充填剤 22の一部を除去する。 スルーホール 36は、 導体層 26 aで覆われているため、 これがレーザのマスクとなり、 覆われていない部分の みの充填剤 22が除去される。 充填剤の除去によって、 スルーホール導体 36 の内壁を露出させる (第 26図 (K))。
(9) 次に硫酸一過酸化水素水溶液によって露出したスルーホール導体 36を 溶解除去し、 スルーホ一ル 36を 2分割し、 配線路 37 a, 37 bを得る (第 26図 (L))。
(10) ついで、 スルーホール導体 36及び導体回路 34の表面を (2) で使 用した酸化 (黒化) —還元処理によって粗化する (第 26図 (M))。
(11) さらに、 スルーホール部 36に開口が形成された金属マスクを載置し、 該スルーホール部 36内へ前述の非導電性の金属ペース卜 24を充填する (第 26図 (N))。
(12) 第 1実施形態と同様の樹脂充填剤調製用の原料組成物を混合混練して 樹脂充填剤を得る。 この樹脂充填剤 40を、 調製後 24時間以内に基板 30の両 面にロールコ一夕を用いて塗布した後、 内層銅パターン 34の表面やスルーホ ール 36のランド 39 a、 39 b表面に樹脂充填剤 40が残らないように研磨 し、 次いで、 パフ研磨を行った。 (第 26図 (O) 参照)。
(13) 導体回路 34およびスルーホール 36のランド 39 a、 39 bの表面 に第 1実施形態と同様に Cu_N i一 Pからなる針状合金の被覆層と粗化層 4
2を設ける (第 27図 (P) 参照)。
さらに、 Cu— Sn置換反応させ、 粗化層の表面に厚さ 0. 3 mSn層 (図 示せず) を設ける。
(14) 第 1実施形態と同様の層間樹脂絶縁剤調製用の原料組成物を攪拌混合 し、 粘度 1.5 Pa · sに調整して層間樹脂総剤 (下層用) を得た。
次いで、 第 1実施形態と同様の無電解めつき用接着剤調製用の原料組成物を 攪拌混合し、 粘度 7 Pa · sに調整して無電解めつき用接着剤溶液 (上層用) を 得た。
(15)前記(14) の基板の両面に、 前記 (7)で得られたの層間樹脂絶縁剤 (下 層用) 44を塗布し、 次いで、 前記 (7)で得られた感光性の接着剤溶液 (上層用)
46を塗布し、 乾燥 (プリべ一ク) を行い、 厚さ 35 mの接着剤層 50 αを形 成した (第 27図 (Q) 参照)。
(16) 前記 (15) で接着剤層を形成した基板 30の両面に黒円が印刷され たフォトマスクフィルム (図示せず) を密着させ、 現像 '露光し、 開口 (バイ ァホール形成用開口) 48を有する厚さ 35 mの層間樹脂絶縁層 (2層構造)
50を形成した (第 27図 (R) 参照)。 なお、 バイァホールとなる開口 48に は、 スズめっき層 (図示せず) を部分的に露出させる。
(17) 開口 48が形成された基板 30を、 クロム酸に 19分間浸潰し、 層間樹 脂絶縁層 50の表面に存在するエポキシ棚旨粒子を溶解除去することにより、 当該層間樹脂絶縁層 50の表面を粗化し (第 27図 (S) 参照)、 その後、 中和 溶液 (シプレイ社製) に浸漬してから水洗いする。
(18) 次に、 市販の感光性ドライフィルムを張り付け、 所定のパターンの形 成されたマスクを載置して、 lOOmJZcm2 で露光、 0.8 %炭酸ナトリウムで現 像処理し、 開口 48を 2分割するめつきレジスト 51を設ける (第 28図 (T))。 さらに、 粗面化処理 (粗化深さ 6 ΠΊ) した該基板の表面に、 パラジウム触 媒 (アトテック製) を付与することにより、 層間樹脂 縁層 50の表面および バイァホール用開口 48の内壁面に触媒核を付ける。
(19) 第 1実施形態と同様の組成の無電解銅めつき水溶液中に基板を浸漬し て、 粗面全体に厚さ 0.6 mの無電解銅めつき膜 52を形成する (第 28図
(U))。
(20) 前記 (19) で形成した無電解銅めつき膜 52上に市販の感光性ドラ ィフィルムを張り付け、 所定のパターンの形成されたマスク (図示せず) を載 置し、 lOOmJZcm2 で露光、 0.8 %炭酸ナトリウムで現像処理し、 厚さ 15 im のめつきレジスト 54を設ける (第 28図 (V) 参照)。
(21) ついで、 レジスト非形成部分に第 1実施形態と同様の条件で電解銅め つきを施し、 厚さ 15 imの電解銅めつき膜 56を形成した (第 29図 (W) 参 照)。
(22) めっきレジスト 51, 54を 5 %K〇Hで剥離除去した後、 めっきレ ジスト 54下の無電解めつき膜 52を硫酸と過酸化水素の混合液でエッチング 処理して溶解除去し、 無電解銅めつき膜 52と電解銅めつき膜 56からなる厚 さ 18 mの導体回路 58、 58 a、 58 b、 及び、 2本の配線路 61 a、 61 bからなるバイァホール 60、 分割されていないバイァホール 60' を形成す る (第 29図 (X))。
(23) (13) と同様の処理を行い、 導体回路 58、 58 a、 58 b及びバイ ァホール 60、 60' の表面に Cu-Ni-Pからなる粗ィ匕面 62を形成し、 さらに その表面に Sn置換を行う (第 29図 (Y) 参照)。
(24) 前記 (14) 〜 (23) の工程を繰り返すことにより、 さらに上層の 層間樹脂糸 縁層 150を設けてから導体回路 158及びバイァホール 160 A、 160Bを形成し、 多層配線基板を得る (第 30図 (ZA) 参照)。 但し、 該導 体回路 158及びバイァホール 160 A、 160 Bの表面に形成した粗化面 6 2では、 Sn置換を行わない。
(25) 前記 (24) で得られた基板 30両面に、 上記 D. にて説明したソル ダーレジスト組成物を 20 /imの厚さで塗布する。 露光'現像処理し、 はんだパ ッド部分 (バイァホールとそのランド部分を含む) に開口 (開口径 200 m) 71を有するソルダーレジスト層 (厚み 20 m) 70を形成する (第 30図 (Z B) 参照)。 更に、 ソルダーレジスト層 70の上層に補強層 78を形成する。
(26) 次に、 ソルダ一レジスト層 70の開口部 71に厚さ 5 /mのニッケル めっき層 72を形成する。 さらに、 ニッケルめっき層 72上に厚さ 0.03 mの 金めつき層 74を形成することで、 バイァホール 160 A、 160B及び導体 回路 158に半田パッド 75を形成する (第 30図 (Z C) 参照)。
(27) そして、 ソルダ一レジスト層 70の開口部 71に、 半田ペーストを印 刷して 200°Cでリフローすることにより、 半田バンプ (半田体) 76UA、 7 6 U B、 7 6 D A、 7 6 D Bを形成し、 多層ビルドアップ配線板 1 0を形成す る (第 3 1図参照)。
弓 Iき続き、 該多層ビルド 7ップ配線板 1 0への I Cチップの載置及び、 ド一 夕ボード 9 4への取り付けについて、 第 3 2図を参照して説明する。 完成した 多層ビルドアップ配線板 1 0の半田バンプ 7 6 UA、 7 6 U Bに I Cチップ 9 0の半田パッド 9 2が対応するように、 I Cチップ 9 0を載置し、 リフ口一を 行うことで、 I Cチップ 9 0の取り付けを行う。 同様に、 リフ口一により多層 ビルドアップ配線板 1 0の半田バンプ 7 6 DA、 7 6 D Bにド一夕ボード 9 4 を取り付ける。
引き続き、 第 3実施形態の第 1改変例に係る多層ビルドアップ配線板につい て、 第 3 5図を参照して説明する。 第 3 5図 (A) は、 第 1改変例に係る多層 ビルドアップ配線板を構成を示す断面図であり、 第 3 5図 (B) は、 該多層ビ ルドアツプ配線板のスルーホール 1 3 9及びランド 2 6 0の形状を説明するた めの平面図である。
第 3 5図 (B) に示すようにスルーホール 1 3 6のスルーホールランド 1 3 9は、 円形に形成され、 バイァホール接続用のパッド 1 3 7 A、 1 3 7 Bがそ れぞれ付加されている。 該パッド 1 3 7 A、 1 3 7 Bの上には、 2分割された バイァホール 2 6 0の配線路 2 6 0 a、 2 6 0 bがそれぞれ配設されている。 そして、 該配線路 2 6 0 aは、 導体回路 2 5 8を介して上層のバイァホール 3 6 0と接続するためのパッド 2 5 8 Aと接続されている。 同様に、 配線路 2 6 0 bは、 導体回路 2 5 8を介して上層のバイァホール 3 6 0と接続するための パッド 2 5 8 Bと接続されている。
この第 1改変例の構成では、 バイァホール 2 6 0を分割することにより、 該 バイァホール 2 6 0の配設される層間樹脂絶縁層 3 5 0での配線密度を高める ことができる。
なお、 上述した第 3実施形態では、 多層ビルドアップ配線板のバイァホ一 ル及びスルーホールを 2分割して配線路を設ける例を示したが、 3以上に分割 し更に配線密度を高めることも可能である。
以上説明したように第 3実施形態の多層ビルドアップ配線板では、 1のバイ ァホールが複数の配線路からなるため、 ゾ ィァホールの数倍の配線路を層間樹 脂 縁層に通すことができ、 多層ビルドアツフ 線板の配線の高密度ィ匕を図る ことができる。 〔第 4実施形態〕
第 3 6図は、 第 4実施形態の配線基板の一実施形態を模式的に示した断面図 である。
第 4実施形態の配線基板では、 ΜΜ¾板 2 2 1上に厚膜からなる第一の金属 膜 2 2 2が形成され、 この第一の金属膜 2 2 2の上に第一の金属膜 2 2 2より も薄い第二の金属膜 2 2 3が形成されており、 第二の金属膜 2 2 3の側面が上 記第一の金属膜 2 2 2の側面よりも外側に張り出している。 なお、 第 3 6図に 示しているように、 これら二層構造の導体層を覆うように樹脂 禄層 2 2 4が 形成されている場合に、 第 4実施形態の効果が発揮される。
繊基板 2 2 1の材料としては特に限定されず、 セラミツク等の無機材料か らなる基板でも、 樹脂等の有機材料からなる基板でもよい。
また、 これら二層構造の導体層の下や上に他の金属膜が形成されていてもよ く、 樹脂! &禄層との密着性を高めるために、 これらを覆うように他の金属膜か らなる粗化層が形成されていてもよい。
さらに、 第 3 6図に示した構造の導体層と樹脂絶縁層とが何層か繰り返して 形成されていてもよい。
これら二層構造の導体層を形成する方法としては特に限定されるものではな いが、 例えば、 以下に示すような方法が挙げられる。
( 1 ) 第一の方法
セラミック等からなる基板上や粗化処理を行った樹脂絶縁層等の上に、 めつ きレジストを形成した後、 めっきレジスト非形成部に第一の金属膜 2 2 2およ び第二の金属膜 2 2 3を形成する。
続いて、 めっきレジストを除いた後、 エッチング液として、 第一の金属膜 2 2 2は比較的容易にエッチングすることができ、 第二の金属膜 2 2 3は殆どェ ツチングすることができないエッチング液を用いて、 エッチングを行うことに より、 第 3 6図に示したような形状の二層構造からなる導体層を形成すること ができる。
例えば、 第一の金属膜 2 2 2の材料として銅を用い、 第二の金属膜 2 2 3の 材料としてニッケルを用い、 エッチング液として硫酸と過酸化水素の混合液を 用いることにより、 上記構造の膜が形成される。
この方法は、 下記する第 4実施形態の多層ビルドァップ配線板の製造方法に おいて用いている方法である。
( 2 ) 第二の方法
第 3 7図に示したように、 絶 板 2 3 1等の上に、 まず、 第一のめっきレ ジスト 2 3 2を形成する (第 3 7図 ( A) 参照)。
第一のめっきレジスト 2 3 2の形成は、 通常のフォトリソグラフィ一の手法 を用いて行うことができる。
次に、 第一のめつきレジスト 2 3 2の非形成部に第一の金属膜 2 3 3を形成 する (第 3 7図 (B ) 参照)。 この第一の金属膜 2 3 3は、 厚膜が好ましいので、 電気めつきにより形成すること力望ましく、 また、 その厚さは、 第一のめっき レジスト 2 3 2の厚さと略同様であることが望ましい。
次に、 第一のめっきレジスト 2 3 2の表面に金属が形成されやすくなるよう な処理 (粗化処理や触媒核の吸着等) を施した後、 第一のめっきレジスト 2 3 2の形成領域よりも少し小さな面積になるように、 第二のめっきレジスト 2 3 4を形成する (第 3 7図 (C) 参照)。
その後、 第二のめっきレジスト 2 3 4により形成された凹郡を充填するよう に、 第二の金属膜 2 3 5を形成する (第 3 7図 (D) 参照)。
第二の金属膜 2 3 5は、 第二のめっきレジスト 2 3 4で覆われていない第一 のめつきレジスト 2 3 2上にも形成する必要があるため、 無電解めつきが好ま しい。
この後、 めっきレジストを除去することにより、 第一の金属膜 2 3 3および 第二の金属膜 2 3 5からなる二層構造の導体層が形成される (第 3 7図 (E) 次に、 第 4実施形態の多層ビルドアップ配線板について説明する c 第 4実施形態の多層ビルドアッフ S線板は、 樹脂基板上に、 樹脂絶縁層と導 体回路とがそれぞれ 1層以上形成された構造を有する多層ビルドアップ配線板 であって、 上記導体回路の少なくとも 1層が第一の金属膜上に上記第一の金属 膜よりも薄い第二の金属膜が積層された二層構造の導体層を含み、 上記導体層 を構成する第二の金属膜の側面が上記第一の金属膜の側面よりも外側に張り出 していることに特徴がある。
このような第 4実施形態の構成によれば、 上記第一の金属膜上に形成された 第二の金属膜の側面が上記第一の金属膜の側面よりも外側に張り出しているの で、 この張り出した部分の構造に起因して、 温度の変ィ匕等が生じた際にも、 上 記導体層の角部に応力が集中せず、 その結果、 上記樹脂糸緣層にクラックが発 生するのを防止することができる。
第 4実施形態の多層ビルドアップ配線板においては、 樹脂基板として、 樹脂 基板上に直接導体回路力 S形成された基板を使用し、 その上に樹脂糸賺層と導体 回路とをそれぞれ 1層設けられていてもよく、 2層以上設けられていてもよい。 また、 導体回路が形成されていない樹脂基板を使用し、 その上に樹脂絶縁層と 導体回路とがそれぞれ 1層設けられていてもよく、 2層以上設けられていても よい。 さらに、 上記樹脂 縁層と上記導体回路とは、 樹脂基板の片面に設けら れていてもよく、 両面に設けられていてもよい。
以下、 第 4実施形態の多層ビルドアップ配線板を製造する方法を、 多層ビル ドァップ配線板を一例として説明する。
( 1 ) まず、 樹脂基板の表面に下層導体回路を有する配線基板を作製する。 この際に、 銅箔の上にエッチングレジストを形成した後、 硫酸と過酸化水素 の混合液や過硫酸ナトリゥム、 過硫酸アンモニゥム等の水溶液からなるエッチ ング液を用いてエッチングを行い、 下層導体回路を形成する。
また、 この樹脂基板にドリルで貫通孔を設け、 該貫通孔の壁面および銅箔表 面に無電解めつきを施してスルーホールを形成する。 無電解めつきとしては銅 めっきが好ましい。
さらに、 銅箔の厚付けのために電気めつきを行ってもよい。 この電気めつき としては銅めつきが好ましい。 なお、 電気めつきの後、 スルーホール内壁および電気めつき膜表面を粗化処 理してもよい。 粗化処理方法としては、 例えば、 黒化 (酸化) 一還元処理、 有 機酸と第二銅錯体の混合水溶液によるスプレー処理、 C u -N ί一 Ρ針状合金 めっきによる処理等が挙げられる。
また、 必要に応じて、 スルーホール内に導電ペーストを充填し、 この導電べ —ストを覆う導体層を無電解めつきもしくは電気めつきにて形成することもで さる。
( 3 ) 次に、 形成した層間樹脂絶禄層に、 下層導体回路との電気的接続を確保 するためにバイァホール用開孔を設ける。
上記無電解めつき用接着剤を用いた場合は、 露光、 現像してから熱硬化する ことによりバイァホール用開孔を設ける。
なお、 讀化性樹脂を用いた場合は、 齊鞭化した後レーザ一加工することに より、 上記層間樹脂絶縁層にバイァホール用開孔を設けることができる。
( 4) 次に、 上記層間樹脂糸騰層の表面を粗化する。 上記無電解めつき用接着 剤を用いた場合、 上記層間樹脂絶縁層の表面に存在する酸や酸化剤に可溶性の 棚旨粒子を酸または酸化剤によって溶解除去し、 無電解めつき用接着剤層の表 面を粗化する。
( 5 ) 次に、 層間樹脂 禄層表面を粗化した配線基板に触媒核を付与する。 触媒核の付与には、 貴金属イオンや貴金属コロイド等を用いることが望まし く、 一般的には、 塩ィ匕パラジウムやパラジウムコロイドを使用する。 なお、 触 媒核を固定するために加熱処理を行うことが望ましい。 このような触媒核とし てはパラジウムが'好ましい。
( 6 ) 次に、 触媒核を付与した層間樹脂 縁層の表面に無電解めつきを施し、 粗化面全面に無電解めつき膜を形成する。 無電解めつき膜の厚みは, 0. 5〜 5 mカ好ましレ^
次に、 無電解めつき膜上にめっきレジストを形成する。
( 7 ) 次に、 めっきレジスト非形成部に 5〜2 0 mの厚みの電気めつきを施 し、 上層導体回路およびバイァホールを形成する。
また、 電気めつき後に、 無電解ニッケルめっきにより、 ニッケルめっき膜を 形成する。 上記ニッケルめっき膜上には、 C u— N i— Pからなる合金めつき が析出しやすいからである。 また、 ニッケルめっき膜はメタルレジストとして 作用するため、 この後のェッチング工程でも過剰ェッチングを防止するという 効果を奏する。
ここで、 上記電気めつきとしては、 銅めつきを用いることが望ましい。
( 8 ) 次に、 めっきレジストを除去した後、 めっきレジストが除去された基板 を、 硫酸と過酸化水素の混合液や過硫酸ナトリウム、 過硫酸アンモニゥム等の 水溶液に浸漬することによりエッチングし、 そのめつきレジストの下に存在し ていた無電解めつき膜を除去し、 独立した上層導体回路とする。
この際、 特に硫酸と過酸化水素の混合液を使用することにより、 無電解ニッ ケルめっき膜はエッチングされず、 銅めつき膜は多少エッチングされるため、 無電解二ッゲルめつき膜の側面が電気銅めつき膜の側面よりも外側に張り出し た二層構造を有する導体層が形成される。
( 9 ) 次に、 酸化膜が除去された基板をめつき液に浸漬し、 上記上層導体回路 の上に多孔質な C u— N i—P合金粗化層を形成する。 この際、 C u— N i—
P合金粗化層は、 ニッケルめっき膜上に析出しやすいため、 角部が曲面に近く なり、 導体層が膨張、 収縮した場合にも、 応力が集中しにくくなる。
( 1 0 ) 次に、 この基板上に層間樹脂 禄層として、 例えば、 無電解めつき用 接着剤の層を形成する。
( 1 1 ) さらに、 上記 (3 ) 〜 (9 ) の工程を繰り返して上層の上層導体回路 を設け、 例えば、 片面 3層の 6層両面多層ビルドアップ配線板を得る。
以下、 第 4実施形態について図を参照して説明する。
B . 多層ビルドアップ配線板の製造方法
( 1 ) 厚さ l mmのガラスエポキシ樹脂または B T (ピスマレイミドートリア ジン) 樹脂からなる基板 3 0の両面に 1 8 11 mの銅箔 3 2がラミネートされて いる銅貼積層板を出発材料とした (第 3 8図 (A) 参照)。 まず、 この銅貼積層 板をドリル削孔し、 続いてめっきレジストを形成した後、 この基板に無電解銅 めっき処理を施してスルーホール 3 6を形成し、 さらに、 常法に従ってパター ン状にエッチングを行うことにより、 基枚の両面に内層導体回路 3 2を形成し た。
次に、 内層導体回路 32を形成した基板を水洗いし、 乾燥した後、 NaOH (10 g/ 1), NaC 102 (40 g/l)、 Na3P 04 (6 g/ 1) の水溶液 を酸化浴 (黒化浴) とする酸化浴処理を行い、 そのスルーホール 36を含む内 層導体回路 34の全表面に粗化面 38を形成した (第 38図 (B) 参照)。
(2) エポキシ樹脂を主成分とする樹脂充填剤 40を、 基板の両面に印刷機を 用いて塗布することにより、 内層導体回路 34間またはスルーホール 36内に 充填し、 加熱乾燥を行った。 即ち、 この工程により、 樹脂充填剤 40が内層導 体回路 34の間あるいはスルーホール 36内に充填される (第 38図 (C) 参 照)。
(3) 上記 (2) の処理を終えた基板を研磨し、 パフ研磨を行った。 そして、 充填した樹脂充填剤 40を加熱硬化させた (第 38図 (D) 参照)。
(4) さらに、 露出した内層導体回路 34およびスルーホール 36のランド上 面に厚さ 2 mの Cu— N i— Pからなる多孔質な合金の粗ィ匕層 42を第 1実 施形態と同様に形成し、 さらにこの粗化層 42の表面に厚さ 0. 05 mの S n層を設けた (第 39図 (A) 参照)。 但し、 Sn層については図示しない。
(5) 基板の両面に、 第 1実施形態と同様の無電解めつき用接着剤をロールコ 一夕を用いて 2回塗布し、 水平状態で 20分間放置してから、 60°Cで 30分 の乾燥を行った (第 39図 (B) 参照)。
(6) 上記 (5) で無電解めつき用接着剤の層を形成した基板に、 露光'現像し、 開孔 (バイァホール用開孔 48) を有する厚さ 18 mの層間樹脂絶縁層 50 (50 a、 50b) を形成した (第 39図 (C) 参照)。
(7) ノ イァホール用開孔 48を形成した基板を、 クロム酸水溶液 (700 g /\) に 73°Cで 20分間浸潰し、 層間棚旨絶縁層 50の裏面に存在するェポ キシ樹脂粒子を溶解除去してその表面を粗ィ匕し、 粗化面を得た。 その後、 中和 溶液 (シプレイ社製) に浸漬してから水洗いした (第 39図 (D) 参照)。 さらに、 粗面化処理した該基板の表面に、 パラジウム触媒 (アトテック社製) を付与することにより、 層間絶縁材層 50の表面およびバイァホール用開孔 4 8の内壁面に触媒核を付着させた。 (8) 次に、 以下の組成の無電解銅めつき水溶液中に基板を浸潰して、 粗面全 体に厚さ 0. 8 mの無電解銅めつき膜 52を形成した (第 40図 (A) 参照)。
〔無電解めつき水溶液〕
EDTA 60 g/ 1
硫酸銅 10 g/1
HCHO 6 ml/ 1
NaOH 10 g/ 1
α、 α' —ピピリジル 80 mg/ 1
ポリエチレングリコール (PEG) 0. l g/1
〔無電解めつき条件〕
60°Cの液温度で 20分
(9) 市販の感光性ドライフィルムを無電解銅めつき膜 52に貼り付け、 マス クを載置して、 10 OmJ/cm2で露光し、 0. 8 %炭酸ナトリウム水溶液で 現像処理することにより、 めっきレジスト 54を設けた (第 40図 (B) 参照)。
(10) ついで、 第 1実施形態と同様の条件で電気銅めつきを施し、 厚さ 13 ; mの電気銅めつき膜 56を形成した。
(11) さらに塩化ニッケル (30 g/1), 次亜りん酸ナトリウム (10 gZ 1)、 クェン酸ナトリウム (l OgZl) の水溶液 (90°C) の無電解ニッケル 浴に浸漬し、 電気銅めつき膜上に厚さ 1. 2 mのニッケル膜 57を形成した (第 40図 (C) 参照)。
(12) めっきレジスト 54を 5%K〇 Η水溶液で剥離除去した後、 この基板 を硫酸と過酸化水素の混合液からなるエツチング液に浸潰してめつきレジスト 54下の無電解めつき膜 52をエッチング除去し、 無電解銅めつき膜 52と電 気銅めつき膜 56とニッケル膜 57とからなる LZS = 28/28で厚さ 11 mの上層導体回路 58 (バイァホール 60を含む) を形成した (第 40図 (D) 参照)。
(13) 次に、 ニッケル膜上の酸化膜を 18重量%の塩酸を用いて除去した後、 上記 (4) と同様の処理を行い、 上層導体回路 58の表面に厚さ 2 mの Cu— N i― P合金粗化層 42を形成した。 ( 1 4 ) 続いて、 上記 (5 ) 〜 (1 3 ) の工程を繰り返すことにより、 さらに 上層の上層導体回路 1 5 8、 バイァホール 1 6 0、 粗ィ匕層 4 2を形成し、 最後 に開孔を有するソルダ一レジスト層 7 0の形成、 ニッケルめっき膜 7 2および 金めつき膜 7 4の形成を行った後、 はんだバンプ 7 6を形成し、 はんだバンプ 1 8を有する多層ビルドアッフ 線板を得た (第 4 1図 (A) 〜第 4 2図 (C) 参照)。
(第 2比較例)
上記第 4実施形態における(11)の工程を行わず、 ニッケル膜を形成しなかつ たほかは、 第 4実施形態と同様にして、 多層ビルドアップ配線板を製造した。 上記第 4実施形態および第 2比較例で得られた多層ビルドァッフ 線板につ いて、 _ 5 5 °Cまで冷却した後、 1 2 5 °Cに加熱するヒートサイクルを 1 0 0
0回繰り返すヒートサイクル試験を行い、 試験後に多層ビルドアップ配線板を ワイヤーソ—で切断し、 導体回路および層間樹脂絶縁層の断面を光学顕微鏡で 観察した。
その結果、 第 4実施形態で得られた多層ビルドアップ配線板については、 ク ラックの発生が全く認められなかったが、 第 2比較例で得られた多層ビルドア ップ配線板では、 導体回路 5 8等の角部を源とするクラックが層間樹脂絶縁層 に生じていたものがあった。
第 4実施形態で得られた多層ビルドァッフ 1Ξ線板の断面を示す光学顕微鏡写 真を第 4 3図 (A) および (B) に示している。
第 4 3図に示した導体回路の断面より明らかなように、 上層導体回路 5 8を 構成する電気めつき膜 5 6の側面がニッケル膜 5 7の側面よりも外側に張り出 しており、 この上層導体回路 5 8の構造に起因して、 導体回路 5 8の角部に応 力が集中せず、 その結果、 層間樹脂絶縁層 5 0にクラックが発生するのを防止 することができたものと考えられる。
以上説明したように第 4実施形態の配線基板によれば、 二層構造の導体層を 構成する第二の金属膜の側面が上記第一の金属膜の側面よりも外側に張り出し ているので、 これら導体層の上に樹脂絶縁層が形成された場合でも、 この張り 出した部分の構造に起因して、 温度の変化等が生じた際にも、 上記導体層の角 部に応力が集中せず、 その結果、 上記樹脂絶縁層にクラックが発生するのを防 止することができる
また、 第 4実施形態の多層ビルドアッフ。 E線板によれば、 二層構造の導体層 を構成する第二の金属膜の側面が上記第一の金属膜の側面よりも外側に張り出 しているので、 この張り出した部分の構造に起因して、 温度の変化等が生じた 際にも、 上記導体層の角部に応力が集中せず、 その結果、 上記樹脂絶縁層にク ラックが発生するのを防止することができる。

Claims

請 求 の 範 囲
1 . 層間樹脂絶縁層と導体層とを交互に積層してなる多層ビルドァップ配線 板において、
前記導体層として複数のプレーン層を形成し、
少なくとも一部が重なるように前記複数のプレーン層にメッシュ穴を形成し たことを特徴とする多層ビルドァップ配線板。
2. 層間樹脂^;縁層と導体層とが交互に積層されたビルドァップ配線層が、 コァ基板の両面に形成されてなる多層ビルドアツプ配線板において、
前記コア基板の少なくとも片面に形成される導体層としてプレーン層を形成 するとともに、
前記層間樹脂絶縁層間に形成される導体層の少なくとも一つにプレーン層を 形成し、
少なくとも一部が重なるように前記コア基板のプレーン層及び前記層間樹脂 »層間のプレーン層にメッシュ穴を形成したことを特徴とする多層ビルドア ッフ"!己線板。
3 . 前記メッシュ穴の直径を 7 5〜 3 0 0 mで、 各メッシュ穴間の距離 を 1 0 0〜 1 5 0 0 mにしたことを特徴とする請求項 1又は 2に記載の多 層ビルドアップ配線板。
4. 層間樹脂絶縁層と導体層とを交互に積層してなり、 最上層にチップを搭 載するチップ搭載領域を備え、 導体層間がバイァホールで接続された多層ビル ドアップ配線板において、
前記導体層として形成したプレーン層に、 メッシュ孔を設けると共に、 前記 チップ搭載領域と層間樹脂絶縁層を介して対向する領域のメッシュ孔の少なく とも一部であって、 その孔内にスルーホール又はバイァホールのランド及びバ ィァホールが接続するパッドを配設したことを特徴とする多層ビルドアップ配 線板。
5 . 層間樹脂絶縁層と導体層とを交互に積層してなり、 最上層にチップを搭 載するチップ搭載領域を備え、 導体層間がバイァホールで接続された多層ビル ドアップ配線板において、 前記導体層として形成したプレーン層に、 メッシュ孔を設けると共に、 前記 チップ搭載領域と層間棚旨絶縁層を介して対向する領域のメッシュ孔の少なく とも一部であって、 その孔内にバイァホ一ルのランドを配設したことを特徴と する多層ビルドァップ配線板。
6 . 層間樹脂絶縁層と導体層とを交互に積層してなり、 最上層にチップを搭 載するチップ搭載領域を備えた多層ビルドアツフ¾線板において、
前記導体層として形成したプレーン層に、 メッシュ孔を設けると共に、 前記 チップ搭載領域と層間樹脂絶縁層を介して対向する領域のメッシュ孔の少なく とも一部であって、 その孔内にべ夕状導体層を配設したことを特徴とする多層 ビルドアップ配線板。
7 . スル一ホールを有する基板上に層間樹脂絶縁層と導体層とを交互に積層 してなり、 最上層にチップを搭載するチップ搭載領域を備えた多層ビルドアツ フ¾線板において、
前記導体層として形成したプレーン層に、 メッシュ孔を設けると共に、 該チ ップ搭載領域と層間樹脂絶縁層を介して対向する領域のメッシュ孔の少なくと の一部であって、 その孔内にスリレーホールのランドを配設したことを特徴とす る多層ビルドァップ配線板。
8 . 層間棚旨繊層と導体層とが交互に積層され、 各導体層間が、 バイァホ —ルにて接続された多層配線層が、 コア基板上に形成されてなる多層ビルドア ッフ0配線板において、
前記 1のバイァホールを複数の配線路により形成したことを特徴とする多層 ビルドアップ配線板。
9. 層間樹脂 禄層と導体層とが交互に積層され、 各導体層間が、 バイァホ ールにて接続された多層配線層が、 コア基板上に形成されてなる多層ビルドア ップ配線板において、
前記 1のバイァホールを 2本の配線路により形成したことを特徴とする多層 ビルドアップ配線板。
1 0. 層間棚旨絶縁層と導体層と力咬互に積層され、 各導体層間が、 ノ ィァ ホールにて接続された多層配線層が、 コア基板上に形成され、 前記導体層がコ ァ基板に形成されたスルーホールによりそのコア基板の裏面側の導体層と電気 的に接続されてなる多層ビルドァップ配線板において、
前記コア基板の 1のスルーホールに複数の配線路を配設し、
前記複数の配線路を配設したスルーホールの直上に、 当該各配線路とそれぞ れ接続する複数の配線路からなるバイァホールを配設したことを特徴とする多 層ビルドアップ配線板。
1 1 . 層間樹脂絶縁層と導体層とが交互に積層され、 各導体層間がバイァホ —ルにて接続された多層配線層が、 コア基板の両面に形成され、 前記コア基板 の両面の導体層同士がコア基板に形成されたスルーホールにより電気的に接続 されてなる多層ビルドアップ配線板において、
前記コア基板の 1のスルーホールに複数の配線路を配設し、
前記複数の配線路を配設したスルーホールの直上に、 当該各配線路とそれぞ れ接続する複数の配線路からなるバイァホールを配設したことを特徴とする多 層ビルドアップ配線板。
1 2 . 層間樹脂絶縁層と導体層とが交互に積層され、 各導体層間がバイァホ ールにて接続された多層配線層が、 コア基板の両面に形成され、 前記コア基板 の両面の導体層同士がコア基板に形成されたスルーホールにより電気的に接続 されてなる多層ビルドァップ配線板において、
前記コァ基板のスルーホールには、 充填剤が充填されるとともに該充填剤の スルーホールからの露出面を覆う導体層力形成され、
該スル一ホール及び該導体層が複数に分割され、
前記分割された導体層で覆われたスルーホールの直上に、 該分割された導体 層とそれぞれ接続された配線路からなるバイァホールを配設したことを特徴と する多層ビルドァップ配線板。
1 3 . 第一の金属膜上に前記第一の金属膜よりも薄い第二の金属膜が積層さ れたニ層構造の導体層を含む導体回路を有する配線基板であって、
前記導体層を構成する第二の金属膜の側面が前記第一の金属膜の側面よりも 外側に張り出していることを特徴とする配線基板。
1 4 · 樹脂基板上に、 樹脂糸 禄層と導体回路とがそれぞれ 1層以上形成され た構造を有する多層ビルドァップ配線板であつて、
前記導体回路の少なくとも 1層が第一の金属膜上に前記第一の金属膜よりも 薄い第二の金属膜が積層されたニ層構造の導体層を含み、
前記導体層を構成する第二の金属膜の側面が前記第一の金属膜の側面よりも 外側に張り出していることを特徴とする多層ビルドァップ配線板。
PCT/JP1999/004895 1998-09-17 1999-09-08 Tableau de connexions multicouche d'accumulation WO2000018202A1 (fr)

Priority Applications (5)

Application Number Priority Date Filing Date Title
EP99943231A EP1137333B1 (en) 1998-09-17 1999-09-08 Multilayer build-up wiring board
KR1020017003399A KR20010085811A (ko) 1998-09-17 1999-09-08 다층빌드업배선판
US09/787,321 US6613986B1 (en) 1998-09-17 1999-09-08 Multilayer build-up wiring board
DE69942279T DE69942279D1 (de) 1998-09-17 1999-09-08 Vielschichtig aufgebaute leiterplatte
US12/406,009 US7847318B2 (en) 1998-09-17 2009-03-17 Multilayer build-up wiring board including a chip mount region

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP10/283437 1998-09-17
JP28343798A JP4127433B2 (ja) 1998-09-17 1998-09-17 多層ビルドアップ配線板及び多層ビルドアップ配線板の製造方法
JP32453598A JP2000133941A (ja) 1998-10-28 1998-10-28 多層ビルドアップ配線板
JP10/324535 1998-10-28
JP10/362961 1998-12-21
JP36296198A JP2000188447A (ja) 1998-12-21 1998-12-21 配線基板およびプリント配線板
JP11/315 1999-01-05
JP00031599A JP4127440B2 (ja) 1999-01-05 1999-01-05 多層ビルドアップ配線板

Related Child Applications (3)

Application Number Title Priority Date Filing Date
US09787321 A-371-Of-International 1999-09-08
US09/787,321 A-371-Of-International US6613986B1 (en) 1998-09-17 1999-09-08 Multilayer build-up wiring board
US10/334,062 Division US7514779B2 (en) 1998-09-17 2002-12-31 Multilayer build-up wiring board

Publications (1)

Publication Number Publication Date
WO2000018202A1 true WO2000018202A1 (fr) 2000-03-30

Family

ID=27453142

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1999/004895 WO2000018202A1 (fr) 1998-09-17 1999-09-08 Tableau de connexions multicouche d'accumulation

Country Status (8)

Country Link
US (3) US6613986B1 (ja)
EP (2) EP1868423A1 (ja)
KR (4) KR20090059173A (ja)
CN (1) CN1318274A (ja)
DE (1) DE69942279D1 (ja)
MY (2) MY141631A (ja)
TW (1) TW453146B (ja)
WO (1) WO2000018202A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8161636B2 (en) 2007-10-12 2012-04-24 Fujitsu Limited Circuit board and method of manufacturing the same
US8186053B2 (en) 2008-11-14 2012-05-29 Fujitsu Limited Circuit board and method of manufacturing the same

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6398986B1 (en) * 1995-12-21 2002-06-04 Cooper Industries, Inc Food grade vegetable oil based dielectric fluid and methods of using same
KR20070073984A (ko) 1998-05-19 2007-07-10 이비덴 가부시키가이샤 프린트배선판 및 프린트배선판의 제조방법
WO2000018202A1 (fr) * 1998-09-17 2000-03-30 Ibiden Co., Ltd. Tableau de connexions multicouche d'accumulation
DE10117994A1 (de) * 2001-04-10 2002-10-24 Orga Kartensysteme Gmbh Trägerfolie für elektronische Bauelemente zur Einlaminierung in Chipkarten
JP3595283B2 (ja) * 2001-06-27 2004-12-02 日本特殊陶業株式会社 配線基板及びその製造方法
JP2003046034A (ja) * 2001-07-31 2003-02-14 Nec Kagobutsu Device Kk 樹脂封止型半導体装置
JP3864093B2 (ja) * 2002-01-10 2006-12-27 シャープ株式会社 プリント配線基板、電波受信用コンバータおよびアンテナ装置
US6848912B2 (en) * 2002-12-12 2005-02-01 Broadcom Corporation Via providing multiple electrically conductive paths through a circuit board
US6787443B1 (en) * 2003-05-20 2004-09-07 Intel Corporation PCB design and method for providing vented blind vias
CN101160026B (zh) * 2003-05-21 2011-08-03 日立化成工业株式会社 底漆、带有树脂的导体箔、层叠板以及层叠板的制造方法
KR100567087B1 (ko) * 2003-10-20 2006-03-31 삼성전기주식회사 층간 전기 접속이 향상된 병렬적 다층 인쇄회로기판 제조방법
US7057115B2 (en) * 2004-01-26 2006-06-06 Litton Systems, Inc. Multilayered circuit board for high-speed, differential signals
JP2005303090A (ja) * 2004-04-13 2005-10-27 Toshiba Corp 配線基板および配線基板の製造方法
KR100557540B1 (ko) * 2004-07-26 2006-03-03 삼성전기주식회사 Bga 패키지 기판 및 그 제작 방법
US7659193B2 (en) * 2005-12-23 2010-02-09 Phoenix Precision Technology Corporation Conductive structures for electrically conductive pads of circuit board and fabrication method thereof
JP4824397B2 (ja) * 2005-12-27 2011-11-30 イビデン株式会社 多層プリント配線板
JP4728828B2 (ja) * 2006-02-09 2011-07-20 パナソニック株式会社 配線基板の製造方法
RU2436266C2 (ru) * 2006-06-14 2011-12-10 Басф Се Способ изготовления электропроводящих поверхностей на носителе
US8022552B2 (en) 2006-06-27 2011-09-20 Megica Corporation Integrated circuit and method for fabricating the same
JP2008016630A (ja) * 2006-07-06 2008-01-24 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
US7595112B1 (en) * 2006-07-31 2009-09-29 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Resin infusion of layered metal/composite hybrid and resulting metal/composite hybrid laminate
KR100772113B1 (ko) * 2006-09-28 2007-11-01 주식회사 하이닉스반도체 입체 인쇄회로 기판
US20080142252A1 (en) * 2006-12-13 2008-06-19 Romi Mayder Solid via with a contact pad for mating with an interposer of an ATE tester
US20080169124A1 (en) * 2007-01-12 2008-07-17 Tonglong Zhang Padless via and method for making same
TWI316381B (en) * 2007-01-24 2009-10-21 Phoenix Prec Technology Corp Circuit board and fabrication method thereof
US8193636B2 (en) 2007-03-13 2012-06-05 Megica Corporation Chip assembly with interconnection by metal bump
JP5101169B2 (ja) 2007-05-30 2012-12-19 新光電気工業株式会社 配線基板とその製造方法
US8455766B2 (en) * 2007-08-08 2013-06-04 Ibiden Co., Ltd. Substrate with low-elasticity layer and low-thermal-expansion layer
JP2009099624A (ja) * 2007-10-12 2009-05-07 Fujitsu Ltd 配線基板およびその製造方法
TWI475932B (zh) * 2008-09-29 2015-03-01 Ngk Spark Plug Co 帶有補強材之配線基板
JP5142967B2 (ja) * 2008-12-10 2013-02-13 ルネサスエレクトロニクス株式会社 半導体装置
US20100149771A1 (en) * 2008-12-16 2010-06-17 Cree, Inc. Methods and Apparatus for Flexible Mounting of Light Emitting Devices
KR101284376B1 (ko) * 2009-01-27 2013-07-09 파나소닉 주식회사 반도체 칩의 실장 방법, 그 방법을 이용하여 얻어진 반도체 장치 및 반도체 칩의 접속 방법, 및, 표면에 배선이 설치된 입체 구조물 및 그 제법
KR101609597B1 (ko) * 2009-02-16 2016-04-07 삼성디스플레이 주식회사 회로기판 및 이를 갖는 표시패널 어셈블리
JP5463235B2 (ja) * 2010-07-30 2014-04-09 日立オートモティブシステムズ株式会社 車載用電子機器に用いる基板構造
US8643154B2 (en) 2011-01-31 2014-02-04 Ibiden Co., Ltd. Semiconductor mounting device having multiple substrates connected via bumps
US8780576B2 (en) 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
TW201340807A (zh) * 2011-12-28 2013-10-01 Panasonic Corp 撓性配線基板與其製造方法、使用其之裝載製品、及撓性多層配線基板
US20130168132A1 (en) * 2011-12-29 2013-07-04 Sumsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
JP4990419B1 (ja) * 2012-02-15 2012-08-01 株式会社イースタン 基板基準孔の加工方法
US9275925B2 (en) * 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
CN104378907B (zh) * 2013-08-12 2017-06-30 富葵精密组件(深圳)有限公司 电路板及其制作方法
US9153550B2 (en) * 2013-11-14 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design with balanced metal and solder resist density
JP6270628B2 (ja) * 2014-05-27 2018-01-31 株式会社伸光製作所 端面電極を有するプリント配線基板の製造方法
JP6270629B2 (ja) * 2014-05-27 2018-01-31 株式会社伸光製作所 端面電極を有するプリント配線板の製造方法
JP6270630B2 (ja) * 2014-05-27 2018-01-31 株式会社伸光製作所 端面電極を有するプリント配線板の製造方法
JP6281871B2 (ja) * 2014-05-27 2018-02-21 株式会社伸光製作所 端面電極を有するプリント配線板の製造方法
JP6590447B2 (ja) 2014-11-28 2019-10-16 インテル・コーポレーション 多層プリント配線板の製造方法
KR102346222B1 (ko) * 2016-06-06 2021-12-31 쇼와덴코머티리얼즈가부시끼가이샤 다층 배선판의 제조 방법
US11291124B2 (en) * 2016-06-06 2022-03-29 Lincstech Co., Ltd. Method for manufacturing multilayer wiring board
JP6346916B2 (ja) * 2016-06-13 2018-06-20 新光電気工業株式会社 配線基板及びその製造方法
JP6691835B2 (ja) * 2016-06-17 2020-05-13 株式会社アムコー・テクノロジー・ジャパン 半導体パッケージの製造方法
US10054979B1 (en) * 2017-06-19 2018-08-21 Dell Products, L.P. Placement of ground vias for high-speed differential signals
EP3709779A1 (en) * 2019-03-12 2020-09-16 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier and method of manufacturing the same
CN111415587B (zh) * 2020-03-31 2022-04-19 京东方科技集团股份有限公司 一种显示基板及其制备方法和显示面板
CN112018481B (zh) * 2020-08-07 2021-07-23 中国电子科技集团公司第三十八研究所 一种传输线不对称近金属格栅小型化集成微波功分器
CN112867243A (zh) * 2021-01-06 2021-05-28 英韧科技(上海)有限公司 多层电路板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49117970A (ja) * 1973-03-16 1974-11-11
JPS56119679U (ja) * 1980-02-15 1981-09-11
JPH01282888A (ja) * 1988-05-10 1989-11-14 Seiji Ando 多層プリント配線板
JPH0575258A (ja) * 1991-09-11 1993-03-26 Fujitsu Ltd プリント配線板の製造方法
JPH0669660A (ja) * 1992-03-26 1994-03-11 Nec Corp プリント配線板およびその製造方法
JPH10163634A (ja) * 1996-11-27 1998-06-19 Kyocera Corp 多層配線基板

Family Cites Families (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4120027Y1 (ja) 1964-02-04 1966-09-21
US3646246A (en) * 1970-05-22 1972-02-29 Honeywell Inf Systems Circuit board and method of making
US3739469A (en) * 1971-12-27 1973-06-19 Ibm Multilayer printed circuit board and method of manufacture
US3799777A (en) * 1972-06-20 1974-03-26 Westinghouse Electric Corp Micro-miniature electronic components by double rejection
US3781596A (en) * 1972-07-07 1973-12-25 R Galli Semiconductor chip carriers and strips thereof
DE2509912C3 (de) * 1975-03-07 1979-11-29 Robert Bosch Gmbh, 7000 Stuttgart Elektronische Dünnfilmschaltung
US3964666A (en) * 1975-03-31 1976-06-22 Western Electric Company, Inc. Bonding contact members to circuit boards
US4303715A (en) * 1977-04-07 1981-12-01 Western Electric Company, Incorporated Printed wiring board
CA1167403A (en) * 1979-07-10 1984-05-15 Unilever Limited Microbial heteropolysaccharide
US4506004A (en) * 1982-04-01 1985-03-19 Sullivan Donald F Printed wiring board
FR2522459A1 (fr) 1982-02-26 1983-09-02 Serras Paulet Edouard Circuit electrique imprime
US4543715A (en) * 1983-02-28 1985-10-01 Allied Corporation Method of forming vertical traces on printed circuit board
JPS60211897A (ja) * 1984-04-05 1985-10-24 日本電気株式会社 多層配線基板
US4754371A (en) * 1984-04-27 1988-06-28 Nec Corporation Large scale integrated circuit package
JPS62265796A (ja) * 1986-05-14 1987-11-18 株式会社住友金属セラミックス セラミツク多層配線基板およびその製造法
DE3786600T2 (de) * 1986-05-30 1993-11-04 Furukawa Electric Co Ltd Mehrschichtige gedruckte schaltung und verfahren zu ihrer herstellung.
JPH0648754B2 (ja) 1987-02-14 1994-06-22 日本電気株式会社 配線基板の製造方法
JPH01163634A (ja) 1987-12-21 1989-06-27 Daido Steel Co Ltd 温度測定方法
US5153987A (en) * 1988-07-15 1992-10-13 Hitachi Chemical Company, Ltd. Process for producing printed wiring boards
US5182420A (en) * 1989-04-25 1993-01-26 Cray Research, Inc. Method of fabricating metallized chip carriers from wafer-shaped substrates
JP2664485B2 (ja) * 1989-07-03 1997-10-15 日本電信電話株式会社 セラミック多層配線板
JP2773366B2 (ja) * 1990-03-19 1998-07-09 富士通株式会社 多層配線基板の形成方法
JPH0455555A (ja) 1990-06-25 1992-02-24 Misawa Homes Co Ltd 建物の手摺支柱の設置構造
JPH0464279A (ja) * 1990-07-04 1992-02-28 Fujitsu Ltd 多層薄膜配線基板
US5270488A (en) * 1990-07-27 1993-12-14 Mitsubishi Denki Kabushiki Kaisha Shield construction for electrical devices
US5296649A (en) * 1991-03-26 1994-03-22 The Furukawa Electric Co., Ltd. Solder-coated printed circuit board and method of manufacturing the same
US5173987A (en) * 1991-04-12 1992-12-29 Abington, Inc. Rotary air jet screen cleaning device
US5344893A (en) * 1991-07-23 1994-09-06 Ibiden Co., Ltd. Epoxy/amino powder resin adhesive for printed circuit board
JPH0621611A (ja) * 1992-06-30 1994-01-28 Fujitsu Ltd プリント配線板の製造方法
JPH06120659A (ja) * 1992-10-06 1994-04-28 Toray Ind Inc 多層配線構成体
JP2648552B2 (ja) * 1993-05-06 1997-09-03 ミネソタ マイニング アンド マニュファクチャリング カンパニー 金属配線の接続方法
US5519177A (en) * 1993-05-19 1996-05-21 Ibiden Co., Ltd. Adhesives, adhesive layers for electroless plating and printed circuit boards
JP2665134B2 (ja) * 1993-09-03 1997-10-22 日本黒鉛工業株式会社 フレキシブル回路基板及びその製造方法
JPH07115283A (ja) 1993-10-19 1995-05-02 Shin Kobe Electric Mach Co Ltd 内層回路入り多層シールド板および内層用回路板
DE69428181T2 (de) * 1993-12-13 2002-06-13 Matsushita Electric Ind Co Ltd Vorrichtung mit Chipgehäuse und Verfahren zu Ihrer Herstellung
JPH07235741A (ja) * 1993-12-27 1995-09-05 Ngk Spark Plug Co Ltd 多層配線基板
JP3512225B2 (ja) * 1994-02-28 2004-03-29 株式会社日立製作所 多層配線基板の製造方法
US5639989A (en) * 1994-04-19 1997-06-17 Motorola Inc. Shielded electronic component assembly and method for making the same
JP2869338B2 (ja) 1994-06-17 1999-03-10 鐘紡株式会社 巻糸ボビンの汚れ検出装置
US5657206A (en) * 1994-06-23 1997-08-12 Cubic Memory, Inc. Conductive epoxy flip-chip package and method
KR100269580B1 (ko) 1994-12-01 2000-10-16 엔도 마사루 다층 프린트 배선판 및 그 제조방법(multilayer printed wiring board and process for producing the same)
TW323432B (ja) * 1995-04-28 1997-12-21 Victor Company Of Japan
MY116680A (en) 1995-10-23 2004-03-31 Ibiden Co Ltd Multilayer printed circuit board, method of producing multilayer printed circuit board and resin filler
US5767447A (en) * 1995-12-05 1998-06-16 Lucent Technologies Inc. Electronic device package enclosed by pliant medium laterally confined by a plastic rim member
JPH09157616A (ja) * 1995-12-08 1997-06-17 Daikin Ind Ltd 含フッ素接着剤ならびにそれを用いた接着性フィルムおよび積層体
JP2830812B2 (ja) * 1995-12-27 1998-12-02 日本電気株式会社 多層プリント配線板の製造方法
US5826330A (en) * 1995-12-28 1998-10-27 Hitachi Aic Inc. Method of manufacturing multilayer printed wiring board
JP3229923B2 (ja) * 1996-03-01 2001-11-19 イビデン株式会社 多層プリント配線板およびその製造方法
US6078502A (en) * 1996-04-01 2000-06-20 Lsi Logic Corporation System having heat dissipating leadframes
TW331698B (en) * 1996-06-18 1998-05-11 Hitachi Chemical Co Ltd Multi-layered printed circuit board
JP3050807B2 (ja) 1996-06-19 2000-06-12 イビデン株式会社 多層プリント配線板
US5822856A (en) * 1996-06-28 1998-10-20 International Business Machines Corporation Manufacturing circuit board assemblies having filled vias
JP3050812B2 (ja) * 1996-08-05 2000-06-12 イビデン株式会社 多層プリント配線板
US5847327A (en) * 1996-11-08 1998-12-08 W.L. Gore & Associates, Inc. Dimensionally stable core for use in high density chip packages
EP1802186B1 (en) 1996-11-20 2011-05-11 Ibiden Co., Ltd. Printed circuit board
USRE43509E1 (en) * 1996-12-19 2012-07-17 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
JPH10200271A (ja) 1997-01-13 1998-07-31 Kyocera Corp 多層配線基板
JPH10261869A (ja) 1997-01-17 1998-09-29 Ibiden Co Ltd 多層プリント配線板
US6323436B1 (en) * 1997-04-08 2001-11-27 International Business Machines Corporation High density printed wiring board possessing controlled coefficient of thermal expansion with thin film redistribution layer
JPH10335817A (ja) 1997-05-27 1998-12-18 Kyocera Corp 多層配線基板
US6639155B1 (en) * 1997-06-11 2003-10-28 International Business Machines Corporation High performance packaging platform and method of making same
KR100453437B1 (ko) 1997-10-14 2004-10-15 이비덴 가부시키가이샤 다층 프린트 배선판 및 그 제조방법, 스루홀 충전용 수지조성물
US6376049B1 (en) * 1997-10-14 2002-04-23 Ibiden Co., Ltd. Multilayer printed wiring board and its manufacturing method, and resin composition for filling through-hole
JPH11121933A (ja) 1997-10-17 1999-04-30 Canon Inc 多層プリント配線板および電子部品を実装したプリント配線板
CN100426491C (zh) * 1997-10-17 2008-10-15 揖斐电株式会社 封装基板
FI106585B (fi) * 1997-10-22 2001-02-28 Nokia Mobile Phones Ltd Koaksiaalijohto, menetelmä koaksiaalijohdon valmistamiseksi ja langaton viestin
JP3618044B2 (ja) * 1997-12-26 2005-02-09 富士通株式会社 多層薄膜配線基板
JPH11261010A (ja) * 1998-03-13 1999-09-24 Mitsubishi Electric Corp 半導体装置及びその製造方法
MY120077A (en) * 1998-06-26 2005-08-30 Ibiden Co Ltd Multilayer printed wiring board having a roughened inner conductor layer and production method thereof
WO2000018202A1 (fr) * 1998-09-17 2000-03-30 Ibiden Co., Ltd. Tableau de connexions multicouche d'accumulation
JP3067021B2 (ja) * 1998-09-18 2000-07-17 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 両面配線基板の製造方法
US6046909A (en) * 1998-11-16 2000-04-04 Intel Corporation Computer card with a printed circuit board with vias providing strength to the printed circuit board
JP2000232269A (ja) * 1999-02-10 2000-08-22 Nec Toyama Ltd プリント配線板およびプリント配線板の製造方法
JP2000294922A (ja) * 1999-04-01 2000-10-20 Victor Co Of Japan Ltd 多層プリント配線板用の絶縁樹脂組成物
US6303871B1 (en) * 1999-06-11 2001-10-16 Intel Corporation Degassing hole design for olga trace impedance
JP3949849B2 (ja) * 1999-07-19 2007-07-25 日東電工株式会社 チップサイズパッケージ用インターポーザーの製造方法およびチップサイズパッケージ用インターポーザー
JP2001237512A (ja) * 1999-12-14 2001-08-31 Nitto Denko Corp 両面回路基板およびこれを用いた多層配線基板ならびに両面回路基板の製造方法
JP3502800B2 (ja) * 1999-12-15 2004-03-02 新光電気工業株式会社 半導体装置の製造方法
US6528145B1 (en) * 2000-06-29 2003-03-04 International Business Machines Corporation Polymer and ceramic composite electronic substrates

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49117970A (ja) * 1973-03-16 1974-11-11
JPS56119679U (ja) * 1980-02-15 1981-09-11
JPH01282888A (ja) * 1988-05-10 1989-11-14 Seiji Ando 多層プリント配線板
JPH0575258A (ja) * 1991-09-11 1993-03-26 Fujitsu Ltd プリント配線板の製造方法
JPH0669660A (ja) * 1992-03-26 1994-03-11 Nec Corp プリント配線板およびその製造方法
JPH10163634A (ja) * 1996-11-27 1998-06-19 Kyocera Corp 多層配線基板

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1137333A4 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8161636B2 (en) 2007-10-12 2012-04-24 Fujitsu Limited Circuit board and method of manufacturing the same
US8186053B2 (en) 2008-11-14 2012-05-29 Fujitsu Limited Circuit board and method of manufacturing the same

Also Published As

Publication number Publication date
KR20090059173A (ko) 2009-06-10
US20030102151A1 (en) 2003-06-05
CN1318274A (zh) 2001-10-17
DE69942279D1 (de) 2010-06-02
EP1868423A1 (en) 2007-12-19
EP1137333A4 (en) 2004-03-24
US7847318B2 (en) 2010-12-07
US6613986B1 (en) 2003-09-02
KR20080024239A (ko) 2008-03-17
KR20080023369A (ko) 2008-03-13
EP1137333B1 (en) 2010-04-21
MY141631A (en) 2010-05-31
KR20010085811A (ko) 2001-09-07
US7514779B2 (en) 2009-04-07
MY123224A (en) 2006-05-31
US20090173523A1 (en) 2009-07-09
TW453146B (en) 2001-09-01
EP1137333A1 (en) 2001-09-26

Similar Documents

Publication Publication Date Title
WO2000018202A1 (fr) Tableau de connexions multicouche d'accumulation
KR100917081B1 (ko) 다층 프린트 배선판
EP1667507B1 (en) A multilayer printed circuit board
US6376052B1 (en) Multilayer printed wiring board and its production process, resin composition for filling through-hole
WO1999060831A1 (en) Printed circuit board and method of production thereof
JP5191074B2 (ja) 多層プリント配線板
JP2003023252A (ja) 多層プリント配線板
JP2000165046A (ja) 多層ビルドアップ配線板
JP2000101247A (ja) 多層ビルドアップ配線板
JP2003023251A (ja) 多層プリント配線板
JP2000068650A (ja) 多層プリント配線板
JP2000114727A (ja) 多層プリント配線板
JPH11214846A (ja) 多層プリント配線板
JP2000299562A (ja) 多層プリント配線板
JP4159136B2 (ja) 多層プリント配線板
JP4817516B2 (ja) 多層プリント配線板
JP4117951B2 (ja) 多層プリント配線板の製造方法及び多層プリント配線板
JPH11261228A (ja) 多層プリント配線板
JP2003115663A (ja) 多層プリント配線板
JP2013021374A (ja) 多層プリント配線板
JP2001060765A (ja) 多層プリント配線板の製造方法
JPH10242638A (ja) 多層プリント配線板およびその製造方法
JPH11340590A (ja) プリント配線板
JPH11251724A (ja) プリント配線板
JP2000188446A (ja) プリント配線板

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 99811085.X

Country of ref document: CN

AK Designated states

Kind code of ref document: A1

Designated state(s): CN KR SG US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 1999943231

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 1020017003399

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 09787321

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 1020017003399

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 1999943231

Country of ref document: EP