WO2000057422A1 - Integrierter speicher mit speicherzellen und referenzzellen sowie betriebsverfahren für einen solchen speicher - Google Patents

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WO2000057422A1
WO2000057422A1 PCT/DE2000/000759 DE0000759W WO0057422A1 WO 2000057422 A1 WO2000057422 A1 WO 2000057422A1 DE 0000759 W DE0000759 W DE 0000759W WO 0057422 A1 WO0057422 A1 WO 0057422A1
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WO
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switching elements
bit line
sense amplifier
cells
potential
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PCT/DE2000/000759
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Thomas Böhm
Georg Braun
Heinz Hönigschmid
Zoltan Manyoki
Thomas RÖHR
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Infineon Technologies Ag
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators

Definitions

  • the invention relates to an integrated memory with memory cells and reference cells and an operating method for such a memory.
  • FRAM ferroelectric memories
  • the storage capacitor has an ferroelectric dielectric, the polarization of which is set to different values in order to store different logical states.
  • the capacitance of the storage capacitor is influenced by adjusting the polarization of the dielectric. Since the memory cells mentioned can only cause small potential changes on the bit lines connected to them during a read access due to their limited capacity, these memories have differential read amplifiers, as are also used, for example, in DRAMs (dynamic random access mechanisms) .
  • Each sense amplifier is connected to a pair of bit lines. In the event of read access to one of the memory cells, the latter is electrically connected to the associated sense amplifier via one of the bit lines, while the other bit line of the bit line pair connected to this sense amplifier electrically connects a reference cell to the second input of the sense amplifier.
  • the reference cells are constructed essentially like the normal memory cells of the FRAMs and are used to generate a reference potential on the corresponding second bit line.
  • the sense amplifier then amplifies the potential difference that arises between the two bit lines.
  • the desired reference potential on the second bit line To generate, it is necessary to first store corresponding reference information in the reference cell.
  • both the reference cells in US Pat. No. 5,572,459 and US Pat. No. 5,844,832 A have been modified in comparison to the normal memory cells in that they are connected to potential lines via additional transistors, which are used to supply the desired reference information. These additional transistors are connected to a circuit node within the memory cell, which is located between the respective selection transistor and the storage capacitor of the reference cell.
  • the above-mentioned memory cells modified by an additional transistor have the disadvantage that they are not completely identical to the normal memory cells due to the additional transistor.
  • the result of this is that the reference cells cannot be produced in the same grid as the normal memory cells. This results in a more complex manufacturing process for the memory.
  • the invention is based on the object of specifying an integrated memory of the type described, the memory cells and reference cells of which can be arranged in a regular grid.
  • an operating method for such a memory is to be specified.
  • the integrated memory has identically constructed memory cells and reference cells.
  • the second switching elements serve to supply the reference information m the reference cells. Since the second switching elements are not with a circuit node within the reference cell, but with one Circuit nodes are connected on the associated bit line, the reference cells need not be modified compared to the memory cells. On the one hand, this enables the production of the memory cell array having the memory cells and reference cells in a regular grid, the extent of which is predetermined by the minimum dimensions of the memory cells. On the other hand, there is the advantage that the writing in and reading out of the reference information m takes place in the same way as the writing in and reading out of data m the memory cells.
  • the access behavior of the reference cells which are constructed identically to the memory cells, is influenced in the same way as that of the memory cells due to such influences. This ensures that the reference information made available by the reference cells is adapted to the changed access behavior of the normal memory cells even for different memory production conditions.
  • the reference cells and the first switching elements are arranged on an end of the respective bit line opposite the sense amplifier. This results in an arrangement which is advantageous in terms of circuitry, in which relatively few control signals are required to control the first switching elements.
  • the first switching elements can also be arranged in this grid.
  • the first switching elements are arranged at the end of the respective bit line facing the sense amplifier. This has the advantage that there is often sufficient space available for the reading amplifiers and the switching elements can therefore be arranged more easily, even if due to the very small size Memory cells the grid of the memory cell array becomes very small.
  • FIG. 1 shows a first exemplary embodiment of the integrated memory
  • Figure 2 shows a variant of the integrated memory
  • FIG. 3 shows a further exemplary embodiment of the integrated memory
  • Figure 4 shows a variant of the embodiment of Figure 3
  • FIG. 5 shows the structure of a memory cell and a reference cell of the different exemplary embodiments.
  • the invention is explained below on the basis of exemplary embodiments which relate to a ferroelectric memory of the FRAM type, the invention is not restricted to such memories. It is suitable for use with all integrated memories that have differential sense amplifiers and associated bit line pairs, to which reference cells are connected in addition to the normal memory cells. For example, the invention is also suitable for use with DRAMs.
  • FIG. 1 shows a section of a memory cell array of an integrated memory of the FRAM type.
  • Two bit line pairs BLi, bBli are shown, each of which is connected to a differential sense amplifier SAi.
  • the read amplifiers SAi amplify during a read access on the respective bit line existing pair and increasingly pass this on to data line pairs LDQi, bLDQi.
  • Transmitted at a Schreibzu ⁇ reached a voltage from the data line pair for each bit line pair.
  • the memory has a large number of bit line pairs with corresponding sense amplifiers SAi.
  • Normal memory cells MC are arranged at intersections of the bit lines with word lines WLi.
  • a precharge line PRE which is connected to gates of transistors, via which each of the bit lines BLi, bBli is connected to a precharge potential.
  • the memory also has reference cells RC, which are arranged at m intersections of the bit lines BLi, bBLi with reference word lines REFWL, bREFWL. The reference cells RC are connected to the bit lines m circuit node A.
  • the memory cells MC and the reference cells RC are constructed identically.
  • Figure 5 shows its structure. They each have a selection transistor T and a storage capacitor C with a ferroelectric dielectric.
  • One electrode of the storage capacitor C is connected to a plate potential PL and the other electrode is connected to the corresponding bit line BLi via the selection transistor T.
  • the gate of the selection transistor T is connected to one of the word lines WLi or one of the reference word lines REFWL.
  • the switching tion node A where the reference cell is connected to the associated bit line BLi.
  • bit lines BLi, bBLi DIE ses exemplary embodiment m two areas are divided, namely a first area, m which they are connected to the Speicherzel ⁇ len MC, and a second region, m which it to the reference cells RC are connected.
  • the two areas of the bit lines are connected to one another via first switching elements S1.
  • a first potential line P1 is connected to the end of the bit lines BLi, bBLi via second switching elements S2.
  • the first S1 and second S2 switching elements are n-channel transistors in the exemplary embodiments considered here.
  • the gates of the four first switching elements S1 are connected to a reference read line REFRD and the gates of the second switching elements S2 to a reference write line REFWB.
  • the precharge line ensures that all bit lines BLi, bBLi are precharged to the precharge potential.
  • the transistors connected to the precharge potential are then blocked again.
  • one of the word lines WLi is brought to a high potential, while the other word lines remain at a low potential.
  • the two memory cells MC connected to the activated word line WLi are selected in that their storage capacitors C are electrically conductively connected to the associated bit line via their selection transistor T.
  • the reference word lines REFWL, bREFWL is brought to a high level, which is assigned to the reference cells RC, which are not connected to the same bit lines as the memory cells MC to be read out.
  • the word line WL0 and the reference word line bREFWL are activated at the same time.
  • the reference reading REFRD line at a high level and the reference write line REFWB at a low level.
  • the per ⁇ wells be read memory cell MC is connected to one input of the associated Leseverstarkers SAi and the corresponding refer- ence cell RC connected to the other input of this Leseverstarkers connected.
  • the reference cell reference information is the potential of the bit line BLi associated with these or bBLi differently affected.
  • the reading amplifier SAi then amplifies the potential difference that arises at its inputs.
  • the memory cells MC and reference cell RC described are those whose memory content is destroyed during a read access, it is necessary to write the previously read information back to the cells at the end of the read access. Since it is desired on the one hand m the reference cells RC always to write in the same reference information, on the other hand (depending on the date to be stored) m the memory cells MC must be written a logical "1" and a logical "0", the write back is carried out In this exemplary embodiment, the reference read line REFRD is brought to a low potential, so that the first switching elements S1 block again. The reference cells RC are thus decoupled from the sense amplifiers SAi.
  • the data read out from the memory cell MC is written back - as is usual with FRAMs or DRAMs - by the read amplifier SAi, by simply storing the information amplified by it in the memory cell MC.
  • the reference information m is written back to the reference cells RC by switching the second switching elements S2 on via the reference write line REFWB.
  • a corresponding reference potential VRef is present on the first potential line P1, which is via the respective second one
  • Switching element S2 m which is still device BREFWL selected reference cells RC is written. Read access is now complete.
  • Write access takes place in a manner known per se, in that the corresponding memory cells MC are selected via their word lines WLi and the desired data is transmitted from the data line pair LDQi, bLDQi via the read amplifier SAi to the bit line pair BLi, bBLi.
  • the first switching elements S1 can remain blocked and one of the reference word lines REFWL, bREFWL is not selected.
  • the first S1 and second S2 switching elements and the reference cells RC are arranged in the same grid as the memory cells MC. This results in a compact memory architecture that is easy to manufacture.
  • FIG. 2 shows a modification of the exemplary embodiment shown in Figure 1.
  • the memory shown in FIG. 2 additionally has third switching elements S3 in the form of n-channel transistors.
  • a third switching element S3 connects the bit lines BLO and BLI to one another and the other switching element S3 connects the bit lines bBLO and bBLi.
  • the gates of the third switching elements S3 are each connected to a control line SHT, bSHT.
  • the third switching elements S3 are arranged in the second area of the bit lines BLi, bBLi, which is located between the first S1 and second S2 switching elements.
  • Another difference from the exemplary embodiment in FIG. 1 is that only the first bit line pair BLO, bBLO is connected to the first potential line BLI via the second switching elements S2, while the second bit line pair BLI, bBLi is connected to one via its second switching elements second potential line P2 is connected.
  • the two potential lines Pl, P2 are connected to an off ⁇ e gear connected to an alternating flip-flop FF so that they have mutually ⁇ additional potentials.
  • the third switching elements S3 and the two potential lines Pl, P2 are used to generate the manoeuvrable during a read access to the memory cell MC not ⁇ reference potential.
  • the reference cells RC of the first bit line pair BLO, bBLO are written with reference information which is different from that which the reference cells RC of the second bit line pair BLI, bBLi are written.
  • the flip-flop FF is used to generate these two inverse reference information on the potential lines P1, P2.
  • a change in the polarity of its output signals is effected at regular time intervals via a clock input C of the flip-flop FF. This prevents the same logic state from always being written into the reference cells RC, which would lead to the corresponding reference cell RC or the ferroelectric dielectric of its storage capacitor C becoming tired.
  • the flip-flop FF With the flip-flop FF, it is possible to write different logical states m to the reference cells RC of the two bit line pairs, which alternate with the timing of the flip-flop FF m at greater time intervals.
  • the other reference information can also be supplied in a different way in other exemplary embodiments instead of with a flip-flop. In particular, they can be supplied statically without changing their polarity.
  • the two activated reference cells RC generate a different potential on the corresponding bit lines bBLi, with which they use the first switching elements Sl are conductively connected. Then ü follows about the these two bit lines associated with a control line bSHT turning on the corresponding third switching element S3.
  • the third switching element S3 assigned to the other two bit lines BLi remains blocked.
  • the conductive third switching element S3 short-circuits the two bit lines bBLi connected to it. This results in a potential equalization between these two bit lines, whereby the desired reference potential is generated.
  • the two read amplifiers SAi are activated, each of which amplifies the potential difference between the reference potential and the potential which arises on the bit line BLi electrically connected to the respective activated memory cell MC.
  • the write-back at the end of the read access takes place in the memory according to FIG. 2 similarly to that in FIG. 1.
  • the third switching element S3 is previously blocked again via the control line bSHT.
  • the reference cells RC are again blocked by the first switching elements S1 and the second switching elements S2 are conductive.
  • FIGS. 3 and 4 show exemplary embodiments of the integrated memory in which the first switching elements S1, the second switching elements S2 and the potential lines P1, P2 are arranged on the end of the bit lines BLi, bBLi facing the sense amplifiers SAi. Both in FIG. 3 and in FIG. 4, the bit lines BLi, bBLi are connected to the sense amplifiers SAi via the first switching elements S1. In this way, a coherent memory cell field of the memory cells MC with the reference cells RC is made possible because the first switching elements S1 no longer divide the bit lines into areas that are either connected to the memory cells or to the reference cells. Since there is sufficient space available as a rule for the proximity of the reading amplifiers SAi, the implementation according to FIGS.
  • the memory according to FIG. 3 differs from that in FIG. 1 and the memory m FIG. 4 also differs from that in FIG. 2 in that the first switching elements S1 connected to the bit lines BLO and BLI have a first selection line MUX and the two other first switching elements S1 are connected to a second selection line bMUX.
  • the second switching elements S2 connected to the bit lines BLO and BLI are connected at their gates to a first reference write line REFWB and the second switching elements S2 connected to the bit lines bBLO and bBLi are connected at their gates to a second reference write line bREFWB .
  • a read access to the memory m FIG. 3 takes place again, for example, by activating the word line WLO and the reference word line bREFWL.
  • the first selection line MUX and the second selection line bMUX are brought to a high level, while the oider reference write lines REFWB, bREFWB e have low potential. All first switching elements S1 are then conductive and all second switching elements S2 are blocked.
  • the memory cells MC and the reference cells RC are emulated in a write-back in that the reference cells RC from the
  • Reading amplifiers are decoupled by blocking the corresponding first switching elements S1. This is done in that the second selection line bMUX assumes a low level, while the first selection line MUX maintains a high level.
  • the second reference write line bREFWB then assumes a high level, so that the second switching elements S2 connected to it conduct.
  • the first reference Write line REFWB remains at a low level.
  • the first switching elements S1 connected to the bit lines BLi write back the information m amplified by the read amplifier SAi to the memory cells MC and simultaneously transmit the desired reference information from the first potential line Pl via the second switching elements S2 connected to the bit lines bBLi into the two selected reference cells RC.
  • the memory shown in FIG. 4 in turn generates the reference potential required at the reading amplifier SAi in the manner already described with reference to FIG. 2 by reading out two reference cells RC which contain information which is mutually exclusive and then short-circuiting via the corresponding third switching element S3. Since the third switching elements S3 m FIG. 4 are arranged directly on the sense amplifiers SAi, it is necessary for the short-circuiting of the reference information read out from the reference cells RC that the first switching elements S1 have previously been switched on. However, the third switching elements S3 can also be arranged on the side of the first switching elements S1 facing away from the sense amplifiers SAi, so that the first switching elements S1 need only be switched to conductive when the short circuit has already occurred via the corresponding third switching element S3.
  • the control of the first and second switching elements S1, S2 FIG. 4 is equivalent to that in FIG. 3.
  • the data read out from the memory cells MC are written back via the read amplifiers SAi and the write back of the reference information read out from the reference cells RC via the corresponding potential lines P1, P2 in each case simultaneously.
  • the data are read out from the memory cells MC and the reference information from the reference cells RC, and the bit line connected to the reference cells RC is short-circuited simultaneously via the third switching elements S3.
  • the exemplary embodiments according to FIG. 1 and FIG. 2 have the further advantage that when the reference information m is written back, the reference cells RC do not have the entire capacitance of the bit lines BLi, bBLi with the respective potential line
  • Pl, P2 is connected, but only the very short area of the bit lines, which is connected to the reference cells RC. This allows the reference information to be written back via the second switching elements S2 with little loss and a very short time.

Abstract

Der Speicher weist identisch aufgebaute Speicherzellen (MC) und Referenzzellen (RC) auf. Eine Referenzinformation wird in die Referenzzellen (RC) eingeschrieben, indem die Referenzzellen (RC) über erste Schaltelemente (S1) von den Leseverstärkern (SAi) abgekoppelt und der mit den Referenzzellen (RC) verbundene Teil der Bitleitungen (BLi, bBLi) über zweite Schaltelemente (S2) mit einer die Referenzinformation führenden Potentialleitung (P1) elektrisch verbunden wird.

Description

Beschreibung
Integrierter Speicher mit Speicherzellen und Referenzzellen sowie Betriebsverfahren für einen solchen Speicher
Die Erfindung betrifft einen integrierten Speicher mit Speicherzellen und Referenzzellen sowie ein Betriebsverfahren für einen solchen Speicher.
In der US 5,844,832 A und m der US 5,572,459 A sind ferro- ele tπsche Speicher (FRAM beziehungsweise FeRAM) beschrieben, die Speicherzellen vom 1-Transιstor/l-Kondensator-Typ aufweisen. Der Speicherkondensator weist em ferroelektri- sches Dielektrikum auf, dessen Polarisation zum Speichern un- terschiedlicher logischer Zustande auf unterschiedliche Werte eingestellt wird. Durch Einstellen der Polarisation des Dielektrikums wird die Kapazität des Speicherkondensators beeinflußt. Da die genannten Speicherzellen bei einem Lesezugriff aufgrund ihrer beschrankten Kapazität nur geringe Potential- Veränderungen auf den mit ihnen verbundenen Bitleitungen bewirken können, weisen diese Speicher differentielle Lesever- starker auf, wie sie beispielsweise auch bei DRAMs (Dynamic Random Access Me ories) zum Einsatz kommen. Jeder Lesever- starker ist mit einem Paar von Bitleitungen verbunden. Bei einem Lesezugriff auf eine der Speicherzellen wird diese über eine der Bitleitungen elektrisch mit dem zugehörigen Lesever- starker verbunden, wahrend die andere Bitleitung des mit diesem Leseverstarker verbundenen Bitleitungspaares eine Referenzzelle mit dem zweiten Eingang des Leseverstarkers elek- tπsch verbindet.
Die Referenzzellen sind im wesentlichen wie die normalen Speicherzellen der FRAMs aufgebaut und dienen der Erzeugung eines Referenzpotentials auf der entsprechenden zweiten Bit- leitung. Der Leseverstarker verstärkt dann die sich einstellende Potentlaidifferenz zwischen den beiden Bitleitungen. Um das gewünschte Referenzpotential auf der zweiten Bitleitung zu erzeugen, ist es notwendig, m der Referenzzelle zuvor eine entsprechende Referenzinformation zu speichern. Hierzu sind sowohl m der US 5,572,459 A als auch m der US 5,844,832 A die Referenzzellen im Vergleich zu den norma- len Speicherzellen modifiziert, indem sie über zusätzliche Transistoren mit Potentialleitungen verbunden sind, die zur Zufuhrung der gewünschten Referenzinformation dienen. Diese zusätzlichen Transistoren sind mit einem Schaltungsknoten innerhalb der Speicherzelle verbunden, der sich zwischen dem jeweiligen Auswahltransistor und dem Speicherkondensator der Referenzzelle befindet.
Die oben erwähnten, durch einen zusatzlichen Transistor modifizierten Speicherzellen weisen den Nachteil auf, daß sie aufgrund des zusätzlich vorhandenen Transistors nicht völlig identisch wie die normalen Speicherzellen aufgebaut sind. Dies hat zur Folge, daß die Referenzzellen nicht im gleichen Raster wie die normalen Speicherzellen hergestellt werden können. Hierdurch ergibt sich ein aufwendigerer Herstellungs- prozeß des Speichers.
Der Erfindung liegt die Aufgabe zugrunde, einen integrierten Speicher der beschriebenen Art anzugeben, dessen Speicherzellen und Referenzzellen m einem regelmäßigen Raster angeord- net werden können. Außerdem soll ein Betriebsverfahren für einen solchen Speicher angegeben werden.
Diese Aufgaben werden mit einem integrierten Speicher gemäß Patentanspruch 1 sowie mit einem Betriebsverfahren gemäß Pa- tentanspruch 9 gelost. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand der abhangigen Patentansprüche.
Der integrierte Speicher weist identisch aufgebaute Speicherzellen und Referenzzellen auf. Die zweiten Schaltelemente dienen zur Zufuhrung der Referenzinformation m die Referenzzellen. Da die zweiten Schaltelemente nicht mit einem Schaltungsknoten innerhalb der Referenzzelle, sondern mit einem Schaltungsknoten auf der zugehörigen Bitleitung verbunden sind, müssen die Referenzzellen gegenüber den Speicherzellen nicht modifiziert werden. Dies ermöglicht zum einen die Herstellung des die Speicherzellen und Referenzzellen aufweisen- den Speicherzellenfeldes m einem regelmäßigen Raster, dessen Ausdehnung durch die minimalen Abmessungen der Speicherzellen vorgegeben ist. Zum anderen ergibt sich der Vorteil, daß das Einschreiben und Auslesen der Referenzinformation m die Referenzzellen auf gleiche Weise erfolgt, wie das Einschreiben beziehungsweise Auslesen von Daten m die Speicherzellen. Da das genaue Verhalten der Speicherzellen bei einem Zugriff auch von Schwankungen des Herstellungsprozesses abhangt, wird das Zugriffsverhalten der Referenzzellen, die identisch wie die Speicherzellen aufgebaut sind, aufgrund derartiger Em- flusse m gleicher Weise beeinflußt wie dasjenige der Speicherzellen. Somit ist gewährleistet, daß die von den Referenzzellen zur Verfugung gestellte Referenzinformation auch für unterschiedliche Herstellungsbedingungen des Speichers an das veränderte Zugriffsverhalten der normalen Speicherzellen angepaßt ist.
Nach einer Weiterbildung der Erfindung sind die Referenzzellen und die ersten Schaltelemente an einem dem Leseverstarker gegenüberliegenden Ende der jeweiligen Bitleitung angeordnet. Hierdurch ergibt sich eine schaltungstechnisch vorteilhafte Anordnung, bei der relativ wenige Steuersignale zur Ansteue- rung der ersten Schaltelemente benotigt werden. Um das Raster des Zellenfeldes beizubehalten, können die ersten Schaltelemente ebenfalls m diesem Raster angeordnet werden.
Nach einer anderen Weiterbildung der Erfindung sind die ersten Schaltelemente am dem Leseverstarker zugewandten Ende der jeweiligen Bitleitung angeordnet. Dies hat den Vorteil, daß bei den Leseverstarkern oftmals ausreichend Platz zur Verfugung steht und sich die Schaltelemente daher problemloser anordnen lassen, auch wenn aufgrund von sehr kleinen Speicherzellen das Raster des Speicherzellenfeldes sehr klein wird.
Die Erfindung wird im folgenden anhand der Figuren naher er- läutert, die Ausfuhrungsbeispiele darstellen. Es zeigen:
Figur 1 ein erstes Ausfuhrungsbeispiel des integrierten Speichers,
Figur 2 eine Variante des integrierten Speichers aus
Figur 1,
Figur 3 ein weiteres Ausfuhrungsbeispiel des integrierten Speichers,
Figur 4 eine Variante des Ausfuhrungsbeispiels aus Figur 3 und
Figur 5 den Aufbau einer Speicherzelle und einer Refe- renzzelle der unterschiedlichen Ausfuhrungsbeispiele .
Obwohl im folgenden die Erfindung anhand von Ausfuhrungsbei- spielen erläutert wird, die einen ferroelektπschen Speicher vom Typ FRAM betreffen, ist die Erfindung auf solche Speicher nicht beschrankt. Sie eignet sich zur Anwendung bei allen integrierten Speichern, die differentielle Leseverstarker sowie damit verbundene Bitleitungspaare aufweisen, an die neben den normalen Speicherzellen auch Referenzzellen angeschlossen sind. Beispielsweise eignet sich die Erfindung auch zur Anwendung bei DRAMs.
Figur 1 zeigt einen Ausschnitt eines Speicherzellenfeldes eines integrierten Speichers vom Typ FRAM. Gezeigt sind zwei Bitleitungspaare BLi, bBli, die mit je einem differentiellen Leseverstarker SAi verbunden sind. Die Leseverstarker SAi verstarken bei einem Lesezugriff auf dem jeweiligen Bitlei- tungspaar vorhandene Spannungen und geben diese verstärkt an Datenleitungspaare LDQi, bLDQi weiter. Bei einem Schreibzu¬ griff übertragen sie eine Spannung vom Datenleitungspaar zum jeweiligen Bitleitungspaar . Obwohl m Figur 1 nur zwei Bit- leitungspaare BLi, bBLi dargestellt sind, weist der Speicher eine Vielzahl von Bitleitungspaaren mit entsprechenden Lese- verstarkern SAi auf. Obwohl bei den hier geschilderten Aus- fuhrungsbeispielen das "Folded Bitlme-Konzept" dargestellt wird, bei dem die beiden Bitleitungen jedes Bitleitungspaares parallel zueinander verlaufen, ist die Erfindung ebensogut auf nach dem "Open Bitlme-Konzept" aufgebaute Speicher anwendbar, bei denen die beiden Bitleitungen eines Bitleitungs- paares auf verschiedenen Seiten des zugehörigen Leseverstar- kers angeordnet sind.
In Kreuzungspunkten der Bitleitungen mit Wortleitungen WLi sind normale Speicherzellen MC angeordnet. Weiterhin ist eine Vorladeleitung PRE vorhanden, die mit Gates von Transistoren verbunden ist, über die jede der Bitleitungen BLi, bBli mit einem Vorladepotential verbunden ist. Der Speicher weist weiterhin Referenzzellen RC auf, die m Kreuzungspunkten der Bitleitungen BLi, bBLi mit Referenzwortleitungen REFWL, bREFWL angeordnet sind. Die Referenzzellen RC sind mit den Bitleitungen m Schaltungsknoten A verbunden.
Die Speicherzellen MC und die Referenzzellen RC sind identisch aufgebaut. Figur 5 zeigt ihren Aufbau. Sie weisen e- weils einen Auswahltransistor T und einen Speicherkondensator C mit ferroelektrischem Dielektrikum auf. Die eine Elektrode des Speicherkondensators C ist mit einem Plattenpotential PL und die andere Elektrode ist über den Auswahltransistor T mit der entsprechenden Bitleitung BLi verbunden. Das Gate des Auswahltransistors T ist mit einer der Wortleitungen WLi beziehungsweise einer der Referenzwortleitungen REFWL verbunden. Für die Referenzzellen RC ist m Figur 5 auch der Schal- tungsknoten A eingezeichnet, an dem die Referenzzelle mit der zugehörigen Bitleitung BLi verbunden ist.
Figur 1 ist zu entnehmen, daß die Bitleitungen BLi, bBLi die- ses Ausfuhrungsbeispiels m zwei Bereiche unterteilt sind, nämlich einen ersten Bereich, m dem sie mit den Speicherzel¬ len MC verbunden sind, und einen zweiten Bereich, m dem sie mit den Referenzzellen RC verbunden sind. Die beiden Bereiche der Bitleitungen sind über erste Schaltelemente Sl miteman- der verbunden. Weiterhin ist eine erste Potentialleitung Pl mit dem Ende der Bitleitungen BLi, bBLi über zweite Schaltelemente S2 verbunden. Die ersten Sl und zweiten S2 Schaltelemente sind bei den hier betrachteten Ausfuhrungsbeispielen n- Kanal-Transistoren. Die Gates der vier ersten Schaltelemente Sl sind mit einer Referenzleseleitung REFRD und die Gates der zweiten Schaltelemente S2 mit einer Referenzschreibleitung REFWB verbunden.
Im folgenden wird ein Lesezugriff auf den m Figur 1 darge- stellten Speicher beschrieben. Zunächst wird über die Vor- ladeleitung dafür gesorgt, daß alle Bitleitungen BLi, bBLi auf das Vorladepotential vorgeladen werden. Anschließend werden die mit dem Vorladepotential verbundenen Transistoren wieder gesperrt. Dann wird eine der Wortleitungen WLi auf ein hohes Potential gebracht, wahrend die übrigen Wortleitungen auf niedrigem Potential bleiben. Hierdurch werden die beiden mit der aktivierten Wortleitung WLi verbundenen Speicherzellen MC ausgewählt, indem ihre Speicherkondensatoren C über ihren Auswahltransistor T elektrisch leitend mit der zugeho- rigen Bitleitung verbunden werden. Gleichzeitig zur Aktivierung einer der Wortleitungen WLi wird diejenige der Refe- renzwortleitungen REFWL, bREFWL auf einen hohen Pegel gebracht, die den Referenzzellen RC zugeordnet ist, die nicht mit den gleichen Bitleitungen verbunden sind, wie die gerade auszulesenden Speicherzellen MC. Beispielsweise wird gleichzeitig die Wortleitung WL0 und die Referenzwortleitung bREFWL aktiviert. Ferner ist zu diesem Zeitpunkt die Referenzlese- leitung REFRD auf einem hohen Pegel und die Referenzschrei- bleitung REFWB auf einem niedrigen Pegel. Somit ist die je¬ weils auszulesende Speicherzelle MC mit dem einen Eingang des zugehörigen Leseverstarkers SAi und die entsprechende Refe- renzzelle RC mit dem anderen Eingang dieses Leseverstarkers verbunden. In Abhängigkeit des m der Speicherzelle MC ge¬ speicherten Datums beziehungsweise der m der Referenzzelle gespeicherten Referenzinformation wird das Potential der mit diesen verbundenen Bitleitung BLi beziehungsweise bBLi unter- schiedlich beeinflußt. Der Leseverstarker SAi verstärkt anschließend die sich daraufhin einstellende Potentialdifferenz an seinen Eingängen.
Da es sich bei den beschriebenen Speicherzellen MC und Refe- renzzelle RC um solche handelt, deren Speicherinhalt bei einem Lesezugriff zerstört wird, ist es notwendig, am Ende des Lesezugriffs die zuvor ausgelesene Information wieder m die Zellen zurückzuschreiben. Da es gewünscht ist, einerseits m die Referenzzellen RC immer die gleiche Referenzinformation einzuschreiben, andererseits (je nach zu speicherndem Datum) m die Speicherzellen MC jedoch mal eine logische "1" und mal eine logische "0" eingeschrieben werden muß, wird für das Ruckschreiben bei diesem Ausfuhrungsbeispiel die Referenzleseleitung REFRD auf ein niedriges Potential gebracht, so daß die ersten Schaltelemente Sl wieder sperren. Die Referenzzellen RC sind damit von den Leseverstarkern SAi abgekoppelt. Das Ruckschreiben des aus der Speicherzelle MC ausgelesenen Datums erfolgt aber - wie bei FRAMs oder auch DRAMs üblich - durch den Leseverstarker SAi, indem einfach die von diesem verstärkte Information m der Speicherzelle MC gespeichert wird. Dagegen erfolgt das Ruckschreiben der Referenzinformation m die Referenzzellen RC durch Leitendschalten der zweiten Schaltelemente S2 über die Referenzschreibleitung REFWB. Auf der ersten Potentialleitung Pl liegt ein entsprechendes Referenzpotential VRef an, das über das jeweilige zweite
Schaltelement S2 m die immer noch über die Referenzwortlei- tung bREFWL ausgewählten Referenzzellen RC geschrieben wird. Nun ist der Lesezugriff abgeschlossen.
Ein Schreibzugriff erfolgt auf an sich bekannte Weise, indem die entsprechenden Speicherzellen MC über ihre Wortleitungen WLi selektiert werden und das gewünschte Datum vom Datenlei- tungspaar LDQi, bLDQi über den Leseverstarker SAi zum Bitlei- tungspaar BLi, bBLi übertragen wird. Dabei können die ersten Schaltelemente Sl gesperrt bleiben und es erfolgt keine Aus- wähl einer der Referenzwortleitungen REFWL, bREFWL.
Beim hier vorgestellten Ausfuhrungsbeispiel sind die ersten Sl und zweiten S2 Schaltelemente sowie die Referenzzellen RC im selben Raster wie die Speicherzellen MC angeordnet. Hier- durch ergibt sich eine einfach herzustellende, kompakte Speicherarchitektur .
Figur 2 zeigt eine Abwandlung des m Figur 1 dargestellten Ausfuhrungsbeispiels . Bei den im folgenden anhand der Figuren 2 bis 4 erläuterten Ausfuhrungsbeispielen wird auf bereits m der Figur 1 erläuterte Komponenten und deren Funktion nur eingegangen, sofern Unterschiede bestehen. Der m Figur 2 dargestellte Speicher weist zusätzlich dritte Schaltelemente S3 m Form von n-Kanal-Transistoren auf. Das eine dritte Schaltelement S3 verbindet die Bitleitungen BLO und BLI miteinander und das andere Schaltelement S3 die Bitleitungen bBLO und bBLi. Die Gates der dritten Schaltelemente S3 sind mit je einer Steuerleitung SHT, bSHT verbunden. Die dritten Schaltelemente S3 sind im zweiten Bereich der Bitleitungen BLi, bBLi angeordnet, der sich zwischen den ersten Sl und zweiten S2 Schaltelementen befindet. Ein weiterer Unterschied gegenüber dem Ausfuhrungsbeispiel m Figur 1 besteht darin, daß über die zweiten Schaltelemente S2 nur das erste Bitlei- tungspaar BLO, bBLO mit der ersten Potentialleitung BLI ver- bunden ist, wahrend das zweite Bitleitungspaar BLI, bBLi über seine zweiten Schaltelemente mit einer zweiten Potentialleitung P2 verbunden ist. Die beiden Potentialleitungen Pl, P2 sind mit e einem Aus¬ gang eines Wechsel-Flip-Flops FF verbunden, so daß sie gegen¬ sätzliche Potentiale aufweisen. Die dritten Schaltelemente S3 und die beiden Potentialleitungen Pl, P2 dienen der Erzeugung des bei einem Lesezugriff auf eine der Speicherzellen MC not¬ wendigen Referenzpotentials . Beim Einschreiben der Referenzinformation über die zweiten Schaltelemente S2 m die Referenzzellen RC wird m die Referenzzellen RC des ersten Bit- leitungspaares BLO, bBLO eine Referenzinformation geschrieben, die mvers zu derjenigen ist, die die Referenzzellen RC des zweiten Bitleitungspaares BLI, bBLi geschrieben wird. Das Flip-Flop FF dient zur Erzeugung dieser beiden mversen Referenzinformationen auf den Potentialleitungen Pl, P2. Über einen Takteingang C des Flip-Flops FF wird ein Wechsel m der Polarität seiner Ausgangssignale m regelmäßigen zeitlichen Abstanden bewirkt. Hierdurch wird verhindert, daß m die Referenzzellen RC immer derselbe logische Zustand eingeschrieben wird, was zu einer Ermüdung der entsprechenden Referenz- zelle RC beziehungsweise des ferroelektrischen Dielektrikum ihres Speicherkondensators C fuhren wurde. Mit dem Flip-Flop FF ist es möglich, jeweils unterschiedliche logische Zustande m die Referenzzellen RC der beiden Bitleitungspaare zu schreiben, die mit der Taktung des Flip-Flops FF m größeren zeitlichen Abstanden alternieren. Die mversen Referenzinformationen Können bei anderen Ausfuhrungsbeispielen statt mit einem Flipflop auch auf andere Weise zugeführt werden. Insbesondere können sie statisch zugeführt werden, ohne daß sich ihre Polarität ändert.
Wird beim Speicher gemäß Figur 2 bei einem Lesezugriff beispielsweise wieder die Wortleitung WL0 und die Referenzwort- leitung bREFWL aktiviert, erzeugen die beiden aktivierten Referenzzellen RC aufgrund ihres gegensatzlichen logischen Pe- gels ein jeweils unterschiedliches Potential auf den entsprechenden Bitleitungen bBLi, mit denen sie über die ersten Schaltelemente Sl leitend verbunden sind. Anschließend er- folgt über die diesen beiden Bitleitungen zugeordnete Steuer- leitung bSHT ein Leitendschalten des entsprechenden dritten Schaltelementes S3. Das den beiden anderen Bitleitungen BLi zugeordnete dritte Schaltelement S3 bleibt dagegen gesperrt. Das leitende dritte Schaltelement S3 schließt die beiden mit ihm verbundenen Bitleitungen bBLi kurz. Hierdurch erfolgt ein Potentialausgleich zwischen diesen beiden Bitleitungen, wodurch das gewünschte Referenzpotential erzeugt wird. Nun werden die beiden Leseverstarker SAi aktiviert, die jeweils die Potentialdifferenz zwischen dem Referenzpotential und dem sich auf der mit der jeweiligen aktivierten Speicherzelle MC elektrisch verbundenen Bitleitung BLi einstellenden Potential verstarken .
Das Ruckschreiben am Ende des Lesezugriffs erfolgt beim Speicher gemäß Figur 2 ahnlich wie bei demjenigen aus Figur 1. Zuvor wird jedoch das dritte Schaltelement S3 über die Steu- erleitung bSHT wieder gesperrt. Wahrend des Ruckschreibens der Referenzinformation m die Referenzzellen RC sind wieder- um die ersten Schaltelemente Sl gesperrt und die zweiten Schaltelemente S2 leitend.
Die Figuren 3 und 4 zeigen Ausfuhrungsbeispiele des integrierten Speichers, bei dem die ersten Schaltelemente Sl, die zweiten Schaltelemente S2 und die Potentialleitungen Pl, P2 am den Leseverstarkern SAi zugewandten Ende der Bitleitungen BLi, bBLi angeordnet sind. Sowohl m Figur 3 als auch m Figur 4 sind die Bitleitungen BLi, bBLi also über die ersten Schaltelemente Sl mit den Leseverstarkern SAi verbunden. Auf diese Weise wird em zusammenhangendes Speicherzellen- feld der Speicherzellen MC mit den Referenzzellen RC ermöglicht, da die ersten Schaltelemente Sl nun die Bitleitungen nicht mehr in Bereiche unterteilen, die entweder mit den Speicherzellen, oder mit den Referenzzellen verbunden sind. Da der Regel der Nahe der Leseverstarker SAi ausreichend Platz zur Verfugung steht, ist die Realisierung gemäß Figur 3 und 4 unter Umstanden problemloser möglich als gemäß Figur 1 und 2, auch wenn der Speicher mit sehr kleinen Struk¬ turgroßen erzeugt wird. Ausreichend Platz der Nahe der Leseverstarker SAi steht insbesondere dann zur Verfugung, wenn diese über entsprechende Multiplexer (nicht dargestellt) e- weils mit mehreren Bitleitungspaaren verbunden sind.
Der Speicher gemäß Figur 3 unterscheidet sich von demjenigen m Figur 1 und der Speicher m Figur 4 unterscheidet sich von demjenigen m Figur 2 weiterhin darin, daß die mit den Bit- leitungen BLO und BLI verbundenen ersten Schaltelemente Sl mit einer ersten Auswahlleitung MUX und die beiden anderen ersten Schaltelemente Sl mit einer zweiten Auswahlleitung bMUX verbunden sind. Em weiterer Unterschied besteht darin, daß die mit den Bitleitungen BLO und BLI verbundenen zweiten Schaltelemente S2 an ihren Gates mit einer ersten Referenz- schreibleitung REFWB und die mit den Bitleitungen bBLO und bBLi verbundenen zweiten Schaltelemente S2 an ihren Gates mit einer zweiten Referenzschreibleitung bREFWB verbunden sind.
Em Lesezugriff auf den Speicher m Figur 3 erfolgt beispielsweise wieder durch Aktivierung der Wortleitung WLO und der Referenzwortleitung bREFWL. Außerdem wird die erste Aus- wahlleitung MUX und die zweite Auswahlleitung bMUX auf einen hohen Pegel gebracht, wahrend die oeiden Referenzschreiblei- tungen REFWB, bREFWB e niedriges Potential haben. Es sind dann alle ersten Schaltelemente Sl leitend und alle zweiten Schaltelemente S2 gesperrt. Nach dem Verstarken des sich einstellenden Differenzsignals durch die Leseverstarker SAi erfolgt em Ruckschreiben m die Speicherzellen MC und die Re- ferenzzellen RC dadurch, daß die Referenzzellen RC von den
Leseverstarkern abgekoppelt werden, indem die entsprechenden ersten Schaltelemente Sl sperren. Dies erfolgt, indem die zweite Auswahlleitung bMUX einen niedrigen Pegel annimmt, wahrend die erste Auswahlleitung MUX einen hohen Pegel be- halt. Anschließend nimmt die zweite Referenzschreibleitung bREFWB einen hohen Pegel an, so daß die mit diesem verbundenen zweiten Schaltelemente S2 leiten. Die erste Referenz- schreibleitung REFWB bleibt dabei auf niedrigem Pegel. Nun erfolgt, da die Wortleitung WLO und die Referenzwortleitung bREFWL weiterhin aktiviert sind, über die mit den Bitleitungen BLi verbundenen ersten Schaltelemente Sl ein Ruckschrei- ben der vom Leseverstarker SAi verstärkten Information m die Speicherzellen MC und gleichzeitig em Übertragen der gewünschten Referenzinformation von der ersten Potentialleitung Pl über die mit den Bitleitungen bBLi verbundenen zweiten Schaltelemente S2 in die beiden ausgewählten Referenzzellen RC.
Der m Figur 4 dargestellte Speicher generiert das am Leseverstarker SAi benotigte Referenzpotential wiederum auf die bezüglich Figur 2 bereits beschriebene Art durch Auslesen zweier Referenzzellen RC, denen zueinander mverse Informationen gespeichert sind und anschließendes Kurzschließen über das entsprechende dritte Schaltelement S3. Da die dritten Schaltelemente S3 m Figur 4 direkt an den Leseverstarkern SAi angeordnet sind, ist es für das Kurzschließen der aus den Referenzzellen RC ausgelesenen Referenzinformationen notwendig, daß zuvor die ersten Schaltelemente Sl leitend geschaltet worden sind. Die dritten Schaltelemente S3 können jedoch auch auf der von den Leseverstarkern SAi abgewandten Seite der ersten Schaltelemente Sl angeordnet sein, so daß die ersten Schaltelemente Sl erst leitend geschaltet werden müssen, wenn der Kurzschluß über das entsprechende dritte Schaltelement S3 bereits erfolgt ist. Die Ansteuerung der ersten und zweiten Schaltelemente Sl, S2 Figur 4 erfolgt äquivalent wie m Figur 3.
Bei den Ausfuhrungsbeispielen gemäß Figur 2 und Figur 4 ist es wichtig, daß nach dem Kurzschließen der beiden die Referenzinformationen fuhrenden Bitleitungen durch das entsprechende dritte Schaltelement S3 letzteres wieder gesperrt wird, bevor die Leseverstarker SAi aktiviert werden und die festgestellte Potentialdifferenz verstarken. Andernfalls kommt es beim Auslesen zueinander mverser Informationen aus den beiden zeitgleich auszulesenden Speicherzellen MC zu einem Kurzschluß zwischen den beiden dann mverse Pegel treibenden Leseverstarkern SAi .
Bei den hier geschilderten Ausfuhrungsbeispielen erfolgt jeweils das Ruckschreiben der aus den Speicherzellen MC ausgelesenen Daten über die Leseverstarker SAi und das Ruckschreiben der aus den Referenzzellen RC ausgelesenen Referenzinformation über die entsprechenden Potentialleitungen Pl, P2 je- weils gleichzeitig. Außerdem erfolgt bei allen Ausfuhrungsbeispielen das Auslesen der Daten aus den Speicherzellen MC und der Referenzinformation aus den Referenzzellen RC sowie das Kurzschließen der mit den Referenzzellen RC verbundenen Bitleitung über die dritten Schaltelemente S3 jeweils gleich- zeitig.
Die Ausfuhrungsbeispiele gemäß Figur 1 und Figur 2 haben den weiteren Vorteil, daß beim Ruckschreiben der Referenzinformation m die Referenzzellen RC nicht die gesamte Kapazität der Bitleitungen BLi, bBLi mit der jeweiligen Potentialleitung
Pl, P2 verbunden wird, sondern nur der sehr kurze Bereich der Bitleitungen, der mit den Referenzzellen RC verbunden ist. Hierdurch kann das Rückschreiben der Referenzinformation über die zweiten Schaltelemente S2 mit geringen Verlusten und sehr kurzer Zeit erfolgen.

Claims

Patentansprüche
1. Integrierter Speicher - mit Speicherzellen (MC) ,
— die jeweils m Kreuzungspunkten von Wortleitungen (WLi) mit je einer Bitleitung (BLO, bBLO) eines ersten Bit- leitungspaares angeordnet sind
— und die jeweils em Auswahlschaltelement (T) aufweisen, über das sie mit der jeweiligen Bitleitung verbunden sind und dessen Steueranschluß mit der jeweiligen Wort- leitung verbunden ist,
- mit einem differentiellen Leseverstarker (SAO), der mit dem ersten Bitleitungspaar verbunden ist, - mit zwei Referenzzellen (RC) ,
— die jeweils in einem Kreuzungspunkt einer der Bitleitungen (BLO, bBLO) mit jeweils einer Referenzwortlei- tung (REFWL, bREFWL) angeordnet sind,
-- die den gleichen Aufbau wie die Speicherzellen (MC) ha- ben
-- und die em Auswahlschaltelement (T) aufweisen, über das sie an einem Schaltungsknoten (A) mit der jeweiligen Bitleitung verbunden sind und dessen Steueranschluß mit der jeweiligen Referenzwortleitung (REFWL, bREFWL) verbunden ist,
- mit ersten Schaltelementen (Sl), über die die Schaltungsknoten (A) mit dem Leseverstarker (SAO) verbunden sind, und mit zweiten Schaltelementen (S2), über die die Schaltungsknoten (A) mit einer ersten Potentialleitung (Pl) verbunden sind, die zur Zufuhrung eines den Referenzzellen (RC) zu speichernden ersten Potentials dient.
2. Integrierter Speicher nach Anspruch 1, - dessen Referenzzellen (RC) an einem dem Leseverstarker (SAO) gegenüberliegenden Ende der jeweiligen Bitleitung (BLO, bBLO) angeordnet sind und dessen erste Schaltelemente (Sl) zwischen den Schaltungsknoten (A) und einem Bereich der jeweiligen Bitleitung, der mit den Auswahlschaltelementen (T) der zugehörigen Speicherzellen (MC) verbunden ist, angeordnet sind.
3. Integrierter Speicher nach Anspruch 2, dessen zweite Schaltelemente (S2) und dessen erste Potentialleitung (Pl) ebenfalls am vom Leseverstarker (SAO) abgewand- ten Ende der jeweiligen Bitleitung (BLO, bBLO) angeordnet sind.
4. Integrierter Speicher nach Anspruch 1, dessen erste Schaltelemente (Sl) das dem Leseverstarker (SAO) zugewandte Ende der jeweiligen Bitleitung (BLO, bBLO) mit dem Leseverstarker verbinden.
5. Integrierter Speicher nach Anspruch 4, dessen zweite Schaltelemente (S2) und dessen erste Potentialleitung (Pl) am dem Leseverstarker (SAO) zugewandten Ende der jeweiligen Bitleitung (BLO, bBLO) angeordnet sind.
6. Integrierter Speicher nach Anspruch 4, bei dem wahrend eines Lesezugriffs auf eine der Speicherzellen (MC) einer der Bitleitungen (BLO)
-- das Auswahlschaltelement (T) dieser Speicherzelle (MC) und das Auswahlschaltelement der Referenzzelle (RC) der anderen Bitleitung (bBLO) leitend sind — sowie beide ersten Schaltelemente (Sl) leitend und beide zweiten Schaltelemente (S2) nicht leitend sind, und bei dem wahrend eines wahrend des Lesezugriffs erfol- genden Ruckschreibens der zuvor aus der entsprechenden
Speicherzelle (MC) ausgelesenen Information durch den Leseverstarker (SAO) — die Auswahlschaltelemente (T) der betreffenden Spei¬ cherzelle (MC) und der Referenzzelle (RC) leitend sind
-- und nur das mit der einen Bitleitung (BLO) verbundene erste Schaltelement (Sl) und das mit der anderen Bit¬ leitung (bBLO) verbundene zweite Schaltelement (S2) leitend sind.
7. Integrierter Speicher nach einem der vorstehenden Anspru- ehe,
- mit einem zweiten Bitleitungspaar (BLI, bBLi), das mit einem weiteren differentiellen Leseverstarker (SAI) verbunden ist und das wie das erste Bitleitungspaar (BLO, bBLO) entsprechende Speicherzellen (MC) und Referenzzellen (RL) sowie erste (Sl) und zweite (S2) Schaltelemente aufweist,
- mit zwei dritten Schaltelementen (S3), die jeweils eine der Bitleitungen (BLO, bBLO) des ersten Paares mit einer der Bitleitungen (BLI, bBLi) des zweiten Paares verbinden, und mit einer zweiten Potentialleitung (P2), mit der die Schaltungsknoten (A) der Bitleitungen (BLI, bBLi) des zweiten Paares über die entsprechenden zweiten Schaltelemente (S2) verbunden sind und die zur Zufuhrung eines m den Referenzzellen (RC) des zweiten Bitleitungspaares zu speichernden zweiten Potentials dient.
8. Integrierter Speicher nach Anspruch 7, mit einer Steuereinheit (FF) , die mit den beiden Potentialleitungen (Pl, P2) verbunden ist, zur Erzeugung der beiden Potentiale mit jeweils alternierenden Pegeln.
9. Betriebsverfahren für einen integrierten Speicher mit folgenden Schritten: - Auslesen einer Information aus einer Speicherzelle (MC) und Übertragen der Information über eine erste Bitleitung (BLO) zu einem ersten Eingang eines differentiellen Leseverstarkers (SAO) ,
- Auslesen einer Referenzinformation aus einer Referenzzelle
(RC) und Übertragen der Referenzinformation über eine zweite Bitleitung (bBLO) zu einem zweiten Eingang des Leseverstarkers (SAO) ,
- Verstarken der an den Eingängen des Leseverstarkers (SAO) anliegenden Spannung durch den Leseverstarker,
- Abkoppeln der Referenzzelle (RC) vom Leseverstarker, - Verbinden der Referenzzelle (RC) mit einer Potentialleitung (Pl) , und Übertragen eines Potentials von der Potentialleitung (Pl) über die zweite Bitleitung (bBLO) zur Referenzzelle (RC) .
10. Betriebsverfahren nach Anspruch 9 mit folgendem weiteren Schritt:
Ruckschreiben des durch den Leseverstarker (SAO) verstärkten Signals über die erste Bitleitung (BLO) m die Speicherzelle (MC) , gleichzeitig zum Übertragen des Potentials über die zweite Bitleitung (bBLO) m die Referenzzelle (RC) .
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