WO2000070683A1 - Mémoire à semi-conducteurs - Google Patents

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WO2000070683A1
WO2000070683A1 PCT/JP2000/003019 JP0003019W WO0070683A1 WO 2000070683 A1 WO2000070683 A1 WO 2000070683A1 JP 0003019 W JP0003019 W JP 0003019W WO 0070683 A1 WO0070683 A1 WO 0070683A1
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field effect
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Dai Hisamoto
Kozo Katayama
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Hitachi, Ltd.
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    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Definitions

  • the present invention relates to a semiconductor memory device using an insulated gate field effect transistor that can be integrated on a large scale.
  • DRAM dynamic 'random'access' memory
  • Figure 1 shows an equivalent circuit diagram of the memory cell used in this DRAM.
  • This memory cell has a configuration in which the charge amount of the capacitor C1 is held as information.
  • the electrode of the capacitor C1 can be accessed from outside to change the amount of charge.
  • the charge stored in the capacitor C1 is read out to the data line DL, and the information read operation is performed by reading out the potential change of the data line.
  • the charge held in the gate of the transistor # 2 is extracted as a signal by the driven channel charge without being affected by the read operation. That is, the gate voltage of transistor ⁇ 2
  • the load can be seen as being amplified by the transistors T2 and T3.
  • this method requires three transistors, so its integration is lower than that of the cell structure shown in Figure 1. Further, in order to improve the reliability of the information retention performance, it is necessary to use a configuration such as providing a capacitor connected to the gate of the transistor T2.
  • FIG. 3 shows the equivalent circuit.
  • the charge of the gate G1 of the transistor T2 is changed via the write transistor T1 connected to the bit line BL.
  • Transistor T2 has a stacked gate G1 and gate G2. Therefore, by changing the potential of the gate G2, the potential of the gate G1 can be changed via the connected capacitor, and the channel of the transistor T2 can operate as a field-effect transistor. At this time, the potential of the gate G1 can be changed according to the amount of charge held in the gate G1.
  • the write transistor T1 is made of PMOS and the read transistor T2 is made of NMOS. Therefore, word line operations during write, read and standby are as shown in Figure 4. That is, in order to turn on the write transistor T1 at the time of writing, the voltage V WI _ of the lead line WL is set to the low write voltage Vw (W), the holding voltage Vw (S) is at standby, and the write is Is set to a higher read voltage Vw (R). At the time of reading, the write transistor is turned off, so that the information held in the memory cell can be read nondestructively.
  • I (RM '1') indicates the drain current when the read value is' 1 '
  • I (RM' 0,) indicates the drain current when the read value is' 0 ' .
  • the bit line BL is connected to the electrodes of both the write transistor T1 and the read transistor T2 and is shared. Therefore, at the time of writing, the read transistor T2 is turned on by the bit line potential. As a result, current consumption increases. Also, since the read transistor is composed of a TFT (Thin Film Transistor) using polycrystalline silicon, the read current is small. In the element layout, two transistors are arranged in parallel in a planar layout, and a large area is required.
  • TFT Thin Film Transistor
  • FIG. 20 of Japanese Patent Application Laid-Open No. 10-200001 discloses a memory device including a field-effect transistor and a vertical structure element as a memory device realizing high speed and high integration. Have been.
  • a portion corresponding to the gate on the source-drain path of the field-effect transistor is used as a memory node, and a tunnel barrier structure composed of a multi-tunnel barrier structure is provided on this memory node.
  • This device structure has a control electrode on the top and a gate on the side wall.
  • This memory device applies a voltage between the control electrode and the memory node and changes the voltage of the control electrode, thereby controlling the number of electrons, that is, the amount of charge, from the control electrode through the tunnel barrier structure and reaching the memory node.
  • the number of electrons that is, the amount of charge
  • This memory device applies a voltage between the control electrode and the memory node and changes the voltage of the control electrode, thereby controlling the number of electrons, that is, the amount of charge, from the control electrode through the tunnel barrier structure and reaching the memory node.
  • an additional electric field to the multi-tunnel barrier structure using the gate provided on the side wall, electrons are stored in the memory node through the multi-tunnel barrier structure to be controlled and written. . Since the conductivity of the source / drain path of the field effect transistor is affected by the electric charge written to the memory node, data can be read by monitoring this.
  • This vertical structure element controls the number of electrons passing through the multi-tunnel barrier structure, that is, the amount of charge, by changing the height of the barrier of the multi-tunnel barrier structure with a voltage applied to the gate provided on the side wall.
  • the carrier can be considered an N-type element.
  • the vertical structure element using the multiple tunnel barrier structure has no concept of controlling holes as carriers, and the vertical structure element that operates as a P-type field-effect transistor is considered. Not. Disclosure of the invention
  • An object of the present invention is to provide a highly integrated semiconductor memory device having low power consumption, excellent read characteristics, and excellent information holding ability.
  • an insulating gate type field effect transistor formed on a substrate surface is used as a read transistor, and an insulating gate having a channel in a direction orthogonal to the substrate surface at a position overlapping a channel region of the read transistor.
  • a stacked structure in which a write field effect transistor is a type field effect transistor, that is, an insulated gate field effect transistor formed in a vertical structure, and a write transistor and a read transistor are formed using opposite conductivity types.
  • the bit line of the write transistor and the bit line of the read transistor are separated by using the stacked structure.
  • an NMOS field-effect transistor T2 is formed in which the diffusion layer electrodes 220 and 320 formed on the substrate 100 serve as a source and a drain, and the layer 350 serves as a gate electrode. .
  • a gate electrode 500 that exerts an electric field effect on a layer to be a channel (hereinafter, referred to as a channel portion) 150 through the insulating film 980, and electrodes 350 and 250 as a source and a drain.
  • the vertically arranged field-effect transistor T1 is arranged.
  • the electrode 250 is a diffusion layer electrode made conductive by doping a P-type impurity at a high concentration
  • the layer 976 is an insulating layer formed of silicon oxide.
  • FIG. 6 shows an equivalent circuit of the memory cell having the structure shown in FIG.
  • the transistor T1 is a write element
  • the transistor T2 is a read element. Since both transistors are configured to have opposite conductivity types to each other, each gate electrode operates in the opposite direction electrically as in the above-described known example, so that data can be read without destroying information. . Also, since both transistors are stacked, the area can be reduced. Since the read element T2 is formed by a transistor having a substrate as a channel portion, a good read current can be secured.
  • D1 is a read bit line
  • D2 is a write word line
  • D3 is a write data line
  • D4 is a read bit (word) line.
  • the write section and the read section are separated from each other in operation, so that even if they are integrated, the problem that the read operation destroys information in other cells does not occur.
  • the read bit line D 1 and the write word line D 2, and the write data line D 3 and the read bit (word) line D 4 are arranged in parallel, but because read and write are separated. It suffices that the read bit line D 1 and the read bit ( ⁇ ) line D 4 are arranged so that the write word line D 2 and the write data line D 3 are orthogonal to each other. This will be further described later in the embodiments.
  • a word line for writing and reading can be shared.
  • the capacitive elements are drawn using broken lines in Fig. 6, but in the actual structure, there is an overlap between the electrodes, so the capacitive elements are added without adding a process. Can be formed.
  • the write element is P-type and the read element is N-type
  • the write element T1 is turned on by applying a negative potential to the word line D2, and the potential of the data line D3 is written.
  • the read element T 2 the channel is turned on by applying a positive potential to the word line D 2. That is, by applying a positive potential to the word line D2, a positive potential can be applied to the gate of the read element T2 by capacitive coupling.
  • the off state is further increased, so that charge leakage can be suppressed.
  • the conventional gain cell shown in Fig. 2 cannot perform complementary operation, so the highest gate voltage is applied during writing (erasing), and the lower gate voltage is applied so as not to destroy the information. It was necessary to read by voltage. Therefore, as information The usable potential range was narrow, and it was difficult to hold multi-value information.
  • the potential of the word line D2 at the time of reading does not have such a restriction, at least three or more pieces of information, that is, multi-valued information (multi-level potential state) can be used. Further, since there is no restriction on the gate potential at the time of reading due to data destruction, the applied potential can be freely given, so that the retained charge state can be read out as a continuous state instead of a digitized state. In addition, since the read result is given by the gate applied voltage and the state of the retained charges, arithmetic processing can be performed using the read result.
  • FIG. 1 is an equivalent circuit diagram of a memory cell showing a conventional semiconductor memory device
  • FIG. 2 is an equivalent circuit diagram of another memory cell showing a conventional semiconductor memory device
  • FIG. 3 is an equivalent circuit diagram of another memory cell showing a conventional semiconductor memory device
  • FIG. 4 is a potential relationship diagram for explaining the operation of the memory cell shown in FIG. 3,
  • FIG. 5 is a schematic cross-sectional view of a device illustrating a typical device structure of the present invention.
  • FIG. 6 is an equivalent circuit diagram of the device structure of the present invention shown in FIG. 5,
  • FIG. 7 is a sectional view of a memory cell showing a first embodiment of the semiconductor memory device according to the present invention.
  • FIG. 8 is a plan layout diagram illustrating an example of a planar arrangement of the memory cell illustrated in FIG. 7,
  • FIG. 9 is a first cross-sectional structure diagram illustrating a method of manufacturing the memory cell illustrated in FIG.
  • FIG. 10 is a cross-sectional structural view illustrating a step subsequent to the manufacturing step shown in FIG. 9,
  • FIG. 11 is a cross-sectional structure diagram illustrating a process subsequent to the manufacturing process illustrated in FIG. 10,
  • FIG. 12 is a cross-sectional structure diagram illustrating a process subsequent to the manufacturing process illustrated in FIG. 11,
  • FIG. 13 is a potential relation diagram showing multi-level operation in a gain cell using a conventional nonvolatile memory
  • FIG. 14 is a plane layout diagram showing another example of the plane arrangement of the memory cells shown in FIG. 7,
  • FIG. 15 is an equivalent circuit diagram showing another wiring example of the memory cells shown in FIG.
  • FIG. 16 is a plan layout diagram of the wiring example shown in FIG.
  • FIG. 17 is an equivalent circuit diagram showing another wiring example of the memory cell shown in FIG. 7,
  • FIG. 18 is a plane layout diagram of the wiring example shown in FIG. 17,
  • Fig. 19 is an equivalent circuit diagram showing an example of memory cell wiring when an OR gate is configured.
  • Fig. 20 is an equivalent circuit diagram showing an example of memory cell wiring when an AND gate is configured.
  • Fig. 21 is an AND gate.
  • FIG. 22 is a cross-sectional structural view of a memory cell showing a second embodiment of the semiconductor memory device according to the present invention.
  • FIG. 23 is a first cross-sectional structural diagram illustrating a method of manufacturing the memory cell shown in FIG.
  • FIG. 24 is a cross-sectional structural diagram illustrating a step subsequent to the manufacturing step shown in FIG. 23,
  • FIG. 25 is a cross-sectional structural view illustrating a step subsequent to the manufacturing step shown in FIG. 24,
  • FIG. 26 is a cross-sectional structural diagram illustrating a step subsequent to the manufacturing step shown in FIG. 25,
  • FIG. 27 is a cross-sectional structural diagram illustrating a step subsequent to the manufacturing step shown in FIG. 26.
  • FIG. 28 is a cross-sectional structural diagram illustrating a step subsequent to the manufacturing step shown in FIG. 27,
  • FIG. 29 is a first cross-sectional structural diagram illustrating another method of manufacturing the memory cell shown in FIG.
  • FIG. 30 is a cross-sectional structural diagram illustrating a step subsequent to the manufacturing step shown in FIG. 29,
  • FIG. 31 is a cross-sectional structural diagram illustrating a step subsequent to the manufacturing step shown in FIG. 30,
  • FIG. 32 is a sectional structural view illustrating a step subsequent to the manufacturing step shown in FIG. 31.
  • FIG. 33 is a cross-sectional structural view illustrating a step subsequent to the manufacturing step shown in FIG. 32,
  • FIG. 34 is a cross-sectional structural diagram illustrating a step subsequent to the manufacturing step shown in FIG. 33,
  • FIG. 35 is a cross-sectional structure diagram illustrating a step subsequent to the manufacturing step shown in FIG. 34,
  • FIG. 36 is an equivalent circuit diagram showing an example of a memory cell array.
  • FIG. 37 is an equivalent circuit diagram showing another example of the memory cell array
  • FIG. 38 is a first cross-sectional structure diagram illustrating another method of manufacturing a memory cell in the order of steps
  • FIG. 39 is a cross-sectional structure diagram illustrating the next process after the manufacturing process illustrated in FIG.
  • FIG. 40 is a cross-sectional structure diagram illustrating a step next to the manufacturing step shown in FIG. 39
  • FIG. 41 is a cross-sectional structural view explaining a step next to the manufacturing step shown in FIG. 40
  • FIG. FIG. 41 is a cross-sectional structure diagram illustrating a process next to the manufacturing process shown in FIG. 41
  • FIG. 43 is a cross-sectional structure diagram illustrating a process next to the manufacturing process shown in FIG. 42
  • FIG. 45 is a cross-sectional structure diagram illustrating a step subsequent to the manufacturing process shown
  • FIG. 45 is a cross-sectional structure diagram illustrating a step next to the manufacturing step illustrated in FIG. 44
  • FIG. 46 is a manufacturing step illustrated in FIG.
  • FIG. 47 is a cross-sectional structure diagram illustrating a step subsequent to the manufacturing process shown in FIG. 46.
  • FIG. 48 is a plane view illustrating another example of a plane arrangement of the memory cell.
  • FIG. 49 is a sectional view of a memory cell showing still another embodiment of the memory cell of the semiconductor memory device according to the present invention.
  • FIG. 7 is a diagram showing a typical element cross-sectional structure of a semiconductor memory device according to the present invention
  • FIG. 8 is a diagram showing an example of a plane layout in a case where two memory cells are used as a basic unit.
  • the dashed rectangular area shown in FIG. 8 indicates a 2-bit area.
  • reference numeral 10 denotes a contact hole for connecting one diffusion layer electrode (source or drain electrode) of the readout element T2 to the wiring layer D4, and 11 denotes a readout element T2.
  • D 1 is a wiring layer corresponding to the read bit line D 1 in FIG. 6
  • D 2 is a wiring layer corresponding to the write word line D 2 in FIG. 6
  • D 3 corresponds to a write data line D 3 in FIG.
  • the wiring layer D4 is a wiring layer corresponding to the read bit (word) line D4 in FIG.
  • FIG. 8 shows the cross-sectional positions of the manufacturing process described below with reference to FIGS. 9 to 12 by using the alternate long and short dash lines AA and BB.
  • FIG. 8 shows the cross-sectional positions of the manufacturing process described below with reference to FIGS. 9 to 12 by using the alternate long and short dash lines AA and BB.
  • These figures 9 to 12 In the figure, the left side is a section along the line A-A, and the right side is a section along the line B-B.
  • reference numerals 250 and 350 denote layers serving as a source and a drain of a vertical transistor.
  • the gate 500 exerts an electric field effect on both sides of the channel portion 150 via the insulating film 980. This forms the write transistor T1.
  • a transistor in which the diffusion layer electrodes 220 and 320 formed in the single crystal substrate 100 serve as a source and a drain and the layer 350 of the writing transistor T1 serves as a gate has an insulating film 97
  • the gate 350 exerts an electric field effect on the channel between the source and the drain via 0, and a field effect transistor operation can be obtained. This forms the read transistor T2.
  • the diffusion layers 220 and 320 and the diffusion layers 250 and 350 have different conductivity types because the diffusion layer electrodes are formed by impurities of the opposite conductivity type.
  • the stacked transistors can be realized.
  • the diffusion layer 250 and the layer made of metal silicide are stacked wiring layers corresponding to the write data line D3 in FIG. 6, and are indicated by reference numeral 976.
  • the layer is an insulating film layer, 985 is an interlayer insulating film, 986 is an insulating film, and 600 is a wiring layer corresponding to the wiring D4 in FIG.
  • an element isolation layer 900 is formed using a P-type silicon substrate 100 by a known shallow trench isolation method.
  • the necessary threshold value of the read element T2 can be set by channel doping using the ion implantation method.
  • a gate insulating film 970 is formed by oxidizing the substrate surface and further laminating a silicon nitride film using a CVD (Chemical Vapor Deposition) method.
  • CVD Chemical Vapor Deposition
  • grooves are formed in the direction parallel to the line AA shown in FIG. 8 by patterning using a known photolithography technique.
  • the insulating film layer 970 appears in the cross section along the line BB.
  • the CMP chemical By removing the insulating film 975 deposited on the portions other than the trenches by using a mechanical polishing method, the surface of the polycrystalline silicon layer 150 is flattened so as to appear.
  • a polycrystalline silicon layer 250 doped with a P-type impurity and a tantalum silicide layer 251 are stacked by a CVD method, and a silicon nitride layer 976 is further deposited.
  • these laminated films are patterned into grooves in a direction parallel to the line BB shown in FIG. 8, thereby forming the polycrystalline silicon layer 250 and metal silicide.
  • the vertical structure of the data line D 3 composed of the layer 25 1 and the write element T 1 is formed. Then, after the diffusion layer electrodes 220 and 320 of the read element T2 are formed by ion-implanting N-type impurities using the laminated structure as a mask, a gate insulating film layer 98 on which a nitride is laminated on the surface is formed. Deposit 0.
  • a metal layer 500 is deposited by doping impurities serving as a gate of the write element T 1 at a high concentration, and the word line D 2 is formed by patterning. Process.
  • wirings Dl and D4 for the diffusion layer electrodes 220 and 320 of the read element T2 are formed by depositing an interlayer insulating film and further performing two-layer wiring. Thereby, a memory cell having the structure shown in FIG. 7 can be obtained.
  • the write element T 1 is composed of a P-type MOS SFET using polycrystalline silicon
  • the read element T 2 is composed of an N-type MOS SFET using substrate single-crystal silicon, and has excellent read characteristics.
  • a two-transistor memory cell with a stacked structure has been formed.
  • the diffusion layer electrodes 220 and 230 of the read element T2 are led out by separate bit lines D1 and D4, and are arranged orthogonally in this embodiment. for that reason, The cell to be read can be selected by the bit lines Dl and D4. That is, by changing the potential of the diffusion layer with respect to the gate 350, the amount of charge held in the gate 350 can be read without changing the potential of the gate line D2. Of course, it can be operated in combination with the potential of the lead line D2.
  • FIG. 13 shows the operation of a gain cell using a conventional so-called nonvolatile memory (for example, called EE PROM or FLASH).
  • EE PROM nonvolatile memory
  • FIG. 13 shows the operation of a gain cell using a conventional so-called nonvolatile memory (for example, called EE PROM or FLASH).
  • EE PROM nonvolatile memory
  • I (RM '1') is the drain current when the read value is' 1
  • 'I (RM' 0 ') is the drain current when the read value is' 0
  • I (RM' 1 ') 1 ') indicates the case where the read value is' 1-1.
  • Vw (S) is a holding voltage
  • Vw (R) is a reading voltage.
  • Vml is the word line write voltage Vw (W)
  • Vm2 is the operation magazine for reading the stored information without destroying it. Therefore, the potential range that can be used as information is a narrow range represented by the difference between Vm1 and Vm2. In order to further provide multivalued information, it was necessary to divide this potential range, and it was difficult to operate the memory. In the complementary operation, the word line potential at the time of reading does not have such a restriction, so that multi-valued information (multi-level potential state) can be used.
  • the amount of charge held in the conventional nonvolatile memory is changed depending on the amount of injected carriers generated by a high electric field. Therefore, in order to perform the multi-value operation, it is necessary to control the write injection amount by time or the like and to perform writing while repeating a verification operation called “verify”.
  • the potential itself can be controlled because writing is performed using the channel of the transistor rather than controlling the amount of injected charge. That is, the potential of the data line D3 of the write element T1 is written, and such a verification operation is not performed. For example, when at least three memory cells are present, one cycle is performed. The operation of writing at least three charge states, that is, the multi-value operation, can be performed.
  • FIG. 14 shows an example of arranging the memory cells, and shows an example of arranging the two basic units shown in FIG. Since the wiring of the read element T2 has a two-layer wiring, the D1 wiring indicated by hatching in the figure can be laid out at high density by alternately repeating the arrangement. Here, the wiring is pulled up to the two-layer wiring, but one may be formed by a diffusion layer wiring formed on the substrate. In this case, the number of wiring layer forming steps can be reduced by one layer.
  • one of the bit lines D 1 and D 4 of the read element can be operated with the same potential fixed to the substrate potential.
  • the diffusion layer and the substrate can be electrically short-circuited and fixed at the same potential. Also in this method, since the substrate can be used as the power supply portion, the wiring can be easily formed.
  • Figure 15 shows an example in which the read bit line Dl, the write data line D3, and the read bit (word) line D4 wiring are placed in parallel, and the write word line D2 is placed perpendicular to them.
  • Figure 16 shows an actual layout example using 1-bit memory cells.
  • the write element T1 of the vertical structure element is replaced with a normal MOS transistor symbol in order to distinguish it from a normal MOS transistor. This is indicated by a transistor symbol indicated by a dotted line.
  • FIG. 17 shows an equivalent circuit diagram. An actual layout example at this time is shown in FIG. 18 using a 1-bit memory cell.
  • Figure 19 shows a typical OR operation configuration example. That is, the memory cells are shared so that the read lines Dl and D4 are shared. Can be arranged in parallel. Thus, an OR operation circuit can be realized by a read operation of a memory cell.
  • the word line D2 is arranged for each cell. However, since the data line D3 of the write element T1 is separated, the word line can be shared.
  • FIG. 20 shows an example of an arrangement of vertically stacked cells for performing the AND operation.
  • This is a circuit configuration that performs arithmetic processing when the read transistors T2 of all cells are in the ON state and other than that.
  • the data line D3 of the write element T1 can be shared by separating the word line D2 of each cell, but, of course, as shown in FIG. 2 can be shared, and the data line D 3 to the individual write element T 1 can be provided.
  • FIG. 22 shows a second embodiment in which the charge retention capability of a memory cell having the structure of the present invention is increased to provide a so-called nonvolatile memory.
  • the same components as those of the first embodiment shown in FIG. 5 are denoted by the same reference numerals.
  • the device structure of FIG. 22 is the same as the representative device structure of the present invention shown in FIG. 5, except that an insulating film 931 is interposed between the electrode 350 and the channel portion 150. That is, since the electrode 350 is surrounded by the insulating film, it has a structure like a so-called floating gate.
  • the insulating film 931 is made extremely thin so that charges can be transmitted by a tunnel phenomenon.
  • the same basic operation of the writing element T1 as in the above-described embodiment can be obtained.
  • the feature in this case is that the channel portion 150 sandwiched by the tunnel insulating film 931 is controlled by the electric field effect of the gate 500, so that the charge leakage from the electrode 350 is extremely reduced. It can be lowered.
  • the electrode 350 by forming the electrode 350 using a metal material, the height of the barrier with the insulating film 931 can be adjusted. Thus, the tunnel current can be controlled.
  • This element structure is considered to have a structure in which an insulating layer serving as a barrier to prevent charge leakage is interposed between a metal and a semiconductor in order to suppress charge leakage from the electrode 350 serving as a memory holding unit. be able to. That is, in the Schottky junction, the leakage current is suppressed by the barrier Pm called a Schottky barrier.
  • the barrier Pm called a Schottky barrier.
  • a junction having a structure sandwiching an insulating layer instead of the Schottky junction is known as a MIS junction.
  • a MIS junction For example, as described in Sze's Physics of Semiconductor Devices, Second Edition, Physics of Semiconductor Devices, second edition, JOHN WILEY & SONS, pages 540-553. I have. Even if an insulating layer having such a high barrier height Pi is interposed, a tunnel phenomenon can be promoted by making the thickness of the insulating layer extremely thin, so that the switching operation of the junction can be performed.
  • the carriers that pass through this insulating film by the tunnel phenomenon depend on the barrier height, the film thickness, and the energy of the carriers.
  • the leakage current can be controlled by controlling the barrier height between the metal material and the insulating film, the thickness of the insulating film, and the potential distribution in the non-equilibrium state.
  • a memory cell has been configured using an N-type read element.
  • the write element is formed as an N-type and the read element is formed as a P-type because the drive power of the write element is good. Excellent characteristics can be obtained by forming with.
  • a device having a large channel length is formed without increasing the plane area by adopting a vertical channel arrangement.
  • a vertical channel arrangement As a result, an increase in leakage current due to a short channel can be suppressed.
  • placing the gates on both sides makes it possible to utilize the field effect more effectively.
  • This vertical type By adopting the structure, an asymmetric transistor, which has been difficult in the past, can be easily formed. Therefore, the barrier formed by the insulating film 931 can be formed in contact with only one electrode 350 serving as a storage node of the vertical structure element, and a reduction in driving force can be suppressed. .
  • FIG. 22 A method for manufacturing a typical memory cell having the structure shown in FIG. 22 will be described in the order of steps with reference to FIGS. 23 to 28. These figures show the cross-sectional structure, and also show different cross-sections on the left and right sides of the center gap.
  • an element isolation insulating film 900 is formed on a silicon substrate 100 by a shallow trench element isolation method used for ordinary MO SLSI formation, and then the exposed silicon surface is formed. Is thermally oxidized to form a gate insulating film 970 for the read element T2.
  • a metal electrode 350 serving as a storage node, a tunnel film 931, and a layer 150 serving as a channel portion are laminated thereon.
  • the metal electrode since the barrier height is determined by the interface with the insulating film 931, the metal electrode
  • a polycrystalline silicon layer serving as the channel portion 150 can be provided.
  • a nickel thin film is deposited before depositing polycrystalline silicon as a channel portion, and then amorphous silicon is deposited, and a low-temperature heat treatment at 500 ° C. (: up to 600 ° C.) is performed to crystallize the amorphous. By doing this, a channel portion having good crystallinity can be formed, and the nickel layer that has moved to the surface side after crystallization can be removed.
  • the polysilicon layer 150, the tunnel film 931, and the electrode 350 serving as a channel portion are patterned by a photoresist method, and the diffusion layer 2 is formed by an ion implantation method. Form 20.
  • a thin nitride film (not shown) is formed to suppress impurity diffusion.
  • a polycrystalline silicon 250 doped with a high concentration impurity to be a data line D3 of the write element T1 and an electrode protective film 950 are laminated, and the laminated film is subjected to patterning.
  • the conductivity type of the writing element T1 can be determined by the impurity to be doped.
  • N-type for example, arsenic may be doped, and in the case of P-type, boron may be doped.
  • silicon-germanium mixed crystal arsenic for N-type and boron for P-type can be used. Thereby, the impurities can be activated even at a low temperature.
  • a groove is formed by etching the oxide film of the gate forming portion of the writing element T1, and a gate insulating film 980 is deposited on the exposed side surfaces of the channel portion 150 and the like.
  • the insulating voltage 935 serving as a spacer is provided to improve the breakdown voltage.
  • a gate insulating film may be formed on the substrate, so that the source and the drain may be formed by an inversion layer due to the electric field effect of the gate instead of the diffusion layer 220.
  • the gate electrode layer 500 is patterned as a word line D2 of the writing element T1.
  • the present memory cell is formed on the silicon substrate 100, it can be integrated with the conventional MOS FET with good consistency.
  • FIGS. A method of manufacturing the memory cell according to the present embodiment, which is different from the above, will be described with reference to FIGS.
  • FIGS. two cross-sectional structures are shown together as described above.
  • a gate insulating film 970 of the read element T2 and an electrode 350 serving as a storage node are formed on the silicon substrate 100 on which the element isolation region 900 is formed. Then, a tunnel film 931, polycrystalline silicon 150 serving as a channel portion, an upper electrode 250, and an electrode protection film 950 are laminated.
  • the laminated film is patterned in a groove shape in the read data line direction, and a diffusion layer 220 is formed by ion implantation.
  • the laminated film is processed by a word line pattern in a word line direction orthogonal to the data lines.
  • an electrode layer 500 serving as a gate is deposited and etched to form a spacer-shaped gate around the columnar laminated film.
  • An electrode 500 is formed.
  • the column spacing in the word line direction is narrower than in the data line direction (left in the figure), and the deposition thickness of the gate electrode layer 500 is reduced to a single line.
  • the gate electrode can be connected in a self-aligned manner only in the word line direction by setting the direction interval to be 1/2 or more and the data line direction interval to 1 Z 2 or less.
  • FIG. 33 after depositing an interlayer insulating film 921, it is planarized to expose an electrode protection film 950.
  • the electrode protection film 950 is removed, the metal wiring layer 625 is deposited, and the patterning process is performed to form the data line D3 of the write element T1. be able to.
  • the gate electrode layer 500 before the gate electrode layer 500 is formed (after FIG. 31), it is flattened with an oxide film and etched back, as shown in FIG.
  • the spacer layer 935 can be formed. With the spacer layer 935, mutual interference between the write element T1 and the read element T2 can be reduced, and the withstand voltage of the read element T2 can be improved.
  • a silicon oxide film can be used as the material of the spacer layer 935.
  • the element structure of the present embodiment as shown in FIG. 36, it is effective to form a so-called NAND type array in which multiple stages of memory cells are stacked.
  • the cells connected to the same read data line, B 00, B ll, and B 22, can be read out by sequentially applying voltages to AO 0 to 77. That's because. Therefore, since the data lines B 00, Bll, and B 22 are formed by the diffusion layer and the channel, the formation of wirings and contacts can be reduced. Therefore, miniaturization of the memory cell is facilitated and high integration is possible.
  • D 00, D 11, and D 22 are write data lines.
  • FIG. 37 shows an example in which the memory cells of this embodiment are arranged in an array.
  • reference numeral C0 denotes a driver for a write word line
  • C1 denotes a driver for a write data line
  • C2 denotes a driver for a read word line
  • C3 denotes a sense for a read data line.
  • the leakage current is suppressed by effectively controlling the tunnel phenomenon of the insulating film 931 sandwiched between the electrode 350 and the channel portion 150 by the gate electrode 500. That is, it is important to maintain the potential relationship between the gate 500 of the write element T1 and the electrode 350 serving as the memory holding unit in reducing the leak current. Therefore, in this memory device application, by providing a device R that can stabilize the write word line at a certain potential state, it is possible to always maintain a state in which leakage is suppressed without using power. This is extremely effective because it enables operation like a nonvolatile memory. For example, by connecting a resistor as the device R, the potential can be normally set to the ground potential.
  • the ground line is fixed to the ground potential and the leakage current can be suppressed, so that the information can be retained for a long time.
  • the power consumption increases in the operating state, that is, in the state in which the word line is selected, but the selected pad line is at most one in the array.
  • FIG. 48 shows a layout example of a memory cell.
  • the layout is shown using 12 cells.
  • FIGS. 38 to 47 show the cross sections along the line AA and the line BB shown in FIG. 48, which are separately shown on the left and right sides, respectively.
  • reference numerals A11 to A66 indicate write data lines
  • B11 to B44 indicate read bit lines
  • DO0 to D33 indicate read bit lines or read word lines.
  • the write lead line is placed on the horizontal hatch.
  • the read element T2 can be formed on the SOI substrate.
  • a wafer having a silicon layer (SOI) 101 on a buried oxide film 960 and a protective layer 910 is used.
  • the element isolation region 900 and the protective film 910 are formed again by a known shallow trench isolation method.
  • an opening is formed in the protective film 910 of the contact formation portion, polycrystalline silicon 360 with a high concentration is deposited, and a read word line (left side in the figure) is deposited. ) And the extraction layer (right side in the figure) are patterned. After that, insulating films 911 and 912 are formed on the surface and side surfaces of the polycrystalline silicon 360.
  • a contact was opened in the upper part of the extraction layer, polycrystalline silicon 660 with a high concentration was deposited again, and the read data line (on the right side of Fig. 41). The figure shown) is formed. Further, heat treatment is performed to form a necessary diffusion layer 220 using polycrystalline silicon 360 as a diffusion source.
  • Reference numeral 913 denotes an insulating film, and the polycrystalline silicon 660 can be completely removed from portions other than the pattern by using this layer as a mask. Thus, the wirings D 00, D 11, D 22, and D 33 of FIG. 48 can be formed.
  • the interlayer insulating films 922, 923 and the protective film 910 in the write element forming portion are removed, and the surface of the silicon layer 101 is exposed.
  • a gate oxide film 970 After forming a gate oxide film 970, a metal electrode 350, a tunnel film 931, and polycrystalline silicon 150 are laminated.
  • the interlayer insulating film 921 is deposited, and is etched and packed to form a polycrystalline silicon layer. Expose 150.
  • a write data line 250 having an insulating film 924 is formed, and flattened by the interlayer insulating film 926.
  • a gate insulating film 980 and a write lead line 500 are formed. According to the above-described manufacturing method, a semiconductor memory device having excellent writing and storage performance can be formed.
  • FIG. 49 shows another embodiment of the read element T2.
  • the surface of the read element is in an accumulation state by the word line 500 and is strongly kept in the off state.
  • the word line controls the read element characteristics, so that controllability by the word line can be enhanced. Therefore, the degree of freedom in setting the electrode potential of the read element can be increased.
  • the threshold can be set by forming the gate 350 of the read element T2 into a layered structure of the layer L1 and the layer L2. That is, the gate 350 is formed by laminating a layer L1 of a silicon-germanium mixed crystal and a layer L2 of tungsten silicide. At this time, since the work function can be changed by changing the composition of the mixed crystal, the threshold value of the read element can be changed.
  • the two field-effect transistors are formed by elements of opposite conductivity types.
  • complementary operations can be performed and information can be read nondestructively.
  • two transistors can be stacked, which is effective for realizing a semiconductor memory device with excellent integration.

Description

明 細 書 半導体記憶装置 技術分野
本発明は、 大規模集積化が可能な絶縁ゲ一ト型電界効果トランジスタを用いた 半導体記憶装置に関する。 背景技術
現在の代表的集積半導体記憶装置として、 一つの電界効果トランジスタと一つ の容量素子で構成するメモリセルからなるダイナミック 'ランダム 'アクセス ' メモリ （D R AM) がある。 図 1に、 この D R AMで用いるメモリセルの等価回 路図を示す。 このメモリセルは、 容量素子 C 1の持つ電荷量を、 情報として保持 させる構成である。 ワード線 W Lにより トランジスタ丁 1をオン状態とすること で、 容量素子 C 1の電極に外からアクセスし、 電荷量を変えることができる。 こ のメモリセルを用いた集積半導体記憶装置では、 容量 C 1に貯えた電荷をデータ 線 D Lに読み出し、 そのデータ線の電位変化を読み取ることで、 情報の読み出し 操作が行われる。 しかし、 高集積化を進めるためにセルを微細化すると、 容量素 子のもつ容量も小さくなり、 読み出し信号が小さくなることが知られている。 これを回避する方法として、 読み出しの際、 保持していた電荷量に比べ大きな 信号電荷量を取り出すゲインセルと呼ばれる、 電荷を増幅させるメモリセル方式 がある。 例えば、 図 2に等価回路図で示すような 3素子のダイナミックメモリセ ル方式が考えられてきた。 ここで， R Wは読み出しワード線、 WWは書き込みヮ一 ド線、 R Bは読み出しデータ線、 W Bは書き込みデータ線である。 トランジスタ T 1を介してトランジスタ T 2のゲ一ト電極に電荷を保持する。 このゲ一トの電 位をトランジスタ T 3， Τ 2を介して読み出す。 このとき、 トランジスタ Τ 2の ゲートに保持された電荷は読み出し動作の影響を受けずに、 駆動されたチャネル 電荷により信号として取り出されている。 すなわちトランジスタ Τ 2のゲート電 荷は、 トランジスタ丁 2， T 3により増幅されたものとみることができる。
しかし、 この方式では、 3つのトランジスタが必要となるため、 集積性が、 図 1に示したセル構造に比べると低い。 また、 情報保持性能の信頼性を向上させる には、 トランジスタ T 2のゲートにつながる容量素子を設けるなどの構成を用い ることが必要となる。
そこで、 2つのトランジスタで動作するゲインセル構造が提案されている。 こ の構造については、 1 99 2年ィンターナショナル エレク トロン デバイス ミー ティングのテクニカル ダイジエスト、 1 006頁から 1 008頁（International Electron Devices Meeting, pp.1006-1008, 1992)に記載されている。 その等価回 路を図 3に示す。 ビッ ト線 B Lにつながる書き込みトランジスタ T 1を介してト ランジスタ T 2のゲート G 1の電荷を変化させる。 トランジスタ T 2は、 積層し たゲート G 1 とゲート G 2を持っている。 そのため、 ゲート G 2の電位を変化さ せることで、 連結した容量を介してゲート G 1の電位を変化させ、 トランジスタ T 2のチャネルを電界効果トランジスタ動作させることができる。 このときゲ一 ト G 1の電位は、 ゲート G 1中に保持された電荷量により変えることができる。 この構成の特徴は、 書き込みトランジスタ T 1を PMOSで作り、 読み出しト ランジスタ T 2を NMO Sで構成している点である。 そのため、 書き込み、 読み 出しおよび待機時のワード線操作は、 図 4に示したようになる。 すなわち、 書き 込み時は書き込みトランジスタ T 1をオンさせるため、 ヮ一ド線 WLの電圧 VWI_ を低い書き込み電圧 Vw(W)にし、 待機時には保持電圧 Vw(S)に、 読み出し時 は書き込みとは反対に高い読み出し電圧 Vw(R)に設定する。 読み出し時、 書き 込みトランジスタはオフ状態となるため、 メモリセルの持つ情報を非破壊に読み 出すことができる。 なお、 図中 I (RM ' 1 ' )は読み出し値が ' 1 ' となる場合 のドレイン電流、 I (RM ' 0， )は読み出し値が '0' となる場合のドレイン電 流を示している。
しかし、 この構成ではビット線 B Lが書き込みトランジスタ T 1および読み出 しトランジスタ T 2の両方の電極につながつており共用されている。 そのため、 書き込み時にビット線電位によって、 読み出しトランジスタ T 2がオン状態とな り、 消費電流が増大する。 また、 読み出しトランジスタを多結晶シリ コンを用い た T F T (Thin Film Transistor) で構成しているため、 読み出し電流が小さレ、。 素子配置においても、 平面レイアウトにおいて、 2つのトランジスタを並列配置 しており、 大きな面積が必要となる。
また、 特開平 1 0— 2 0 0 0 0 1号公報の図 2 0には、 高速 ·高集積性を実現 するメモリデバイスとして、 電界効果型トランジスタと縦型構造素子とからなる メモリデバイスが開示されている。 縦型構造素子は、 電界効果型トランジスタの ソース ' ドレイン経路上のゲートに相当する部分をメモリノードとし、 このメモ リノード上に多重トンネル障壁構造からなるトンネル障壁構造を設け、 多重トン ネル障壁構造の上部に制御電極を、 側壁にゲートを設けた素子構造である。
このメモリデパイスは、 制御電極とメモリノード間に電圧を加え、 制御電極の 電圧を変化させることにより、 制御電極からトンネル障壁構造を通り抜けてメモ リノードへ達する電子の個数すなわち電荷量を制御できるようにし、 さらに側壁 に設けたゲートを用いて多重トンネル障壁構造に付加的な電界を印加することに より、 電子が多重トンネル障壁構造を通り抜けてメモリノードへ蓄積されるのを 制御して書き込むものである。 メモリノードに書き込まれた電荷により電界効果 型トランジスタのソース · ドレイン経路の伝導性が影響を受けるので、 これをモ ニタすることによりデータを読み出すことができる。
この縦型構造素子は、 側壁に設けたゲー卜に印加する電圧で多重トンネル障壁 構造の障壁の高さを変化させることにより、 多重トンネル障壁構造を通り抜ける 電子の個数即ち電荷の量を制御する、キヤリァが N型の素子とみることができる。 また、 この多重トンネル障壁構造を用いた縦型構造素子には、 キャリアとして正 孔 （ホール） を制御するという概念は無く、 P型の電界効果型トランジスタ動作 をする縦型構造素子については考慮されていない。 発明の開示
本発明の目的は、 消費電力を抑え、 良好な読み出し特性を持ち、 そして情報保 持能力にすぐれた、 集積性の高い半導体記憶装置を提供することである。 本発明に係る半導体記憶装置は、 基板面に形成される絶縁ゲ一ト型電界効果ト ランジスタを読み出しトランジスタとし、 この読み出しトランジスタのチャネル 領域と重なる位置に基板面と直交方向にチャネルを有する絶縁グート型電界効果 トランジスタ、 すなわち縦形構造に形成した絶縁ゲ一ト型電界効果トランジスタ を書き込みトランジスタとした積層構造であり、 かつ、 書き込みトランジスタと 読み出しトランジスタとを反対導電型を用いて形成する。 また、 積層構造を利用 することにより、 書き込みトランジスタのビット線と読み出しトランジスタのビ ット線とを分離する。
本発明の代表的素子構造を示した図 5を用いて、 これにより得られる効果につ いて説明する。 図 5において、 基板 1 0 0に作られた拡散層電極 2 2 0と 3 2 0 をソース、 ドレインとし、 層 3 5 0をゲート電極とした NM O S電界効果トラン ジスタ T 2が形成されている。また、絶縁膜 9 8 0を介してチャネルとなる層（以 下、 チャネル部と呼ぶ） 1 5 0に電界効果を及ぼすゲート電極 5 0 0と、 電極 3 5 0と 2 5 0をソース、 ドレインとした縦形配置の電界効果トランジスタ T 1が 配置されている。 電極 2 5 0は高濃度に P型不純物をドーピングすることで導電 化された拡散層電極であり、 層 9 7 6はシリコン酸化物で形成された絶縁層であ る。
この図 5に示した構造のメモリセルの等価回路を図 6に示す。 本素子構造にお いてトランジスタ T 1が書き込み素子、トランジスタ T 2が読み出し素子である。 両トランジスタは、 互いに反対導電型で構成されており、 そのため、 前述の公知 例と同様に、 それぞれのゲート電極は、 電気的に反対方向に動作するため、 情報 を破壊することなく読み出すことができる。 また、 両トランジスタは積層されて いるため、 面積を小さくすることができている。 読み出し素子 T 2は、 基板をチ ャネル部としたトランジスタにより形成されているため、 良好な読み出し電流を 確保することができる。
メモリセル動作について述べる。 ここで、 D 1は読み出しビット線、 D 2は書 き込みワード線、 D 3は書き込みデータ線、 D 4は読み出しビット （ワード） 線 である。 書き込みワード線 D 2により トランジスタ T 1をオンさせることで、 記 憶保持部 （ゲート電極 3 5 0 ) に書き込みデータ線 D 3の電位を書き込み、 ヮ一 ド線 D 2により トランジスタ T 1をオフすることで、 電荷を保持させる。 このと き、 読み出しトランジスタ T 2のゲート電位が決められる。 例えば、 ゲート電位 がトランジスタ T 2の閾値を超えている場合、 読み出しビット線 D l， D 4間に 電位差を与えると電流が流れる。 一方、 ゲート電位が閾値より低い場合、 読み出 しビット線 D l， D 4間に電位差を与えても電流は流れない。 そのため、 この電 流によって、 ゲート電位を読み出すことができる。
この構造では、 書き込み部と読み出し部が、 動作上分離されているため、 集積 化しても、 読み出し動作が他のセルの情報を破壊する問題は生じてこない。 ここ では、 読み出しビット線 D 1と書き込みワード線 D 2、 書き込みデータ線 D 3と 読み出しビット （ワード） 線 D 4が平行になるように配置しているが、 読み出し と書き込みが分離されているため、 読み出しビット線 D 1と読み出しビット （ヮ —ド） 線 D 4、 書き込みワード線 D 2と書き込みデータ線 D 3が直交するように 配置されていればよい。 これについては、 あとで実施例においてさらに説明を加 える。
また、 書き込みと読み出しのワード線を兼用させることができる。 動作を説明 するために、 図 6に破線を用いて容量素子を描き加えているが、 実際の構造にお いては、 電極間にオーバ一ラップが存在するため、 プロセスを追加することなく 容量素子を形成することができる。 例えば、 書き込み素子を P型、 読み出し素子 を N型としたとき、 書き込み素子 T 1はワード線 D 2に負電位を加えることでォ ン状態となり、 データ線 D 3の電位が書き込まれる。 一方、 読み出し素子 T 2に おいては、 ワード線 D 2に正電位を加えることで、 チャネルはオン状態となる。 すなわち、 ワード線 D 2に正電位を加えることで、 容量カップリングにより読み 出し素子 T 2のゲートに正電位を与えることができる。 このとき、 書き込み素子 T 1においては、よりオフ状態が強まるため、電荷リークを抑えることができる。 これに対して図 2に示した従来のゲインセルでは、 相補的動作ができなかった ため、 書き込み （消去） 時に、 最も高いゲート電圧を与え、 その情報を破壊しな いように、 それより、 低い電圧で読み出す必要があった。 そのため、 情報として 使える電位範囲が狭く、 多値情報を持たせることが困難であった。
相補的動作においては、 読み出し時のワード線 D 2の電位には、 こうした制約 がないため、 少なくとも 3つ以上の情報、 すなわち多値の情報 （多段階の電位状 態） を用いることができる。 また、 読み出し時のゲート電位にデータ破壊による 制約がないことから、 自由に印加電位を与えることができるため、 保持電荷状態 を、 デジタル化したものではなく連続した状態として読み出すこともできる。 ま た、 ゲート印加電圧と保持電荷状態により読み出し結果が与えられることから、 これを用いて演算処理を行うことができる。 図面の簡単な説明
図 1は従来の半導体記憶装置を示すメモリセルの等価回路図、
図 2は従来の半導体記憶装置を示す別のメモリセルの等価回路図、
図 3は従来の半導体記憶装置を示すまた別のメモリセルの等価回路図、 図 4は図 3に示したメモリセルの動作を説明する電位関係図、
図 5は本発明の代表的素子構造を説明する素子断面模式図、
図 6は図 5に示した本発明素子構造の等価回路図、
図 7は本発明に係る半導体記憶装置の第 1の実施例を示すメモリセルの断面構 造図、
図 8は図 7に示したメモリセルの平面配置の一例を示す平面レイァゥト図、 図 9は図 7に示したメモリセルの製造方法を工程順に説明する最初の断面構造 図、
図 1 0は図 9に示した製造工程の次の工程を説明する断面構造図、
図 1 1は図 1 0に示した製造工程の次の工程を説明する断面構造図、
図 1 2は図 1 1に示した製造工程の次の工程を説明する断面構造図、
図 1 3は従来の不揮発性メモリを用いたゲインセルでの多値動作を示す電位関 係図、
図 1 4は図 7に示したメモリセルの平面配置の別の例を示す平面レイァゥト図、 図 1 5は図 7に示したメモリセルの別の配線例を示す等価回路図、 図 1 6は図 1 5に示した配線例の平面レイァゥト図、
図 1 7は図 7に示したメモリセルのまた別の配線例を示す等価回路図、 図 1 8は図 1 7に示した配線例の平面レイァゥト図、
図 1 9は O Rゲートを構成する場合のメモリセルの配線例を示す等価回路図、 図 2 0は A N Dグートを構成する場合のメモリセルの配線例を示す等価回路図、 図 2 1は A N Dゲ一トを構成する場合のメモリセルの別の配線例を示す等価回 路図、
図 2 2は本発明に係る半導体記憶装置の第 2の実施例を示すメモリセルの断面 構造図、
図 2 3は図 2 2に示したメモリセルの製造方法を工程順に説明する最初の断面 構造図、
図 2 4は図 2 3に示した製造工程の次の工程を説明する断面構造図、
図 2 5は図 2 4に示した製造工程の次の工程を説明する断面構造図、
図 2 6は図 2 5に示した製造工程の次の工程を説明する断面構造図、
図 2 7は図 2 6に示した製造工程の次の工程を説明する断面構造図、 .
図 2 8は図 2 7に示した製造工程の次の工程を説明する断面構造図、
図 2 9は図 2 2に示したメモリセルの別の製造方法を工程順に説明する最初の 断面構造図、
図 3 0は図 2 9に示した製造工程の次の工程を説明する断面構造図、
図 3 1は図 3 0に示した製造工程の次の工程を説明する断面構造図、
図 3 2は図 3 1に示した製造工程の次の工程を説明する断面構造図、
図 3 3は図 3 2に示した製造工程の次の工程を説明する断面構造図、
図 3 4は図 3 3に示した製造工程の次の工程を説明する断面構造図、
図 3 5は図 3 4に示した製造工程の次の工程を説明する断面構造図、
図 3 6はメモリセルアレイの一例を示す等価回路図、
図 3 7はメモリセルアレイの別の例を示す等価回路図、
図 3 8はメモリセルのまた別の製造方法を工程順に説明する最初の断面構造図、 図 3 9は図 3 8に示した製造工程の次の工程を説明する断面構造図、 図 4 0は図 3 9に示した製造工程の次の工程を説明する断面構造図、 図 4 1は図 4 0に示した製造工程の次の工程を説明する断面構造図、 図 4 2は図 4 1に示した製造工程の次の工程を説明する断面構造図、 図 4 3は図 4 2に示した製造工程の次の工程を説明する断面構造図、 図 4 4は図 4 3に示した製造工程の次の工程を説明する断面構造図、 図 4 5は図 4 4に示した製造工程の次の工程を説明する断面構造図、 図 4 6は図 4 5に示した製造工程の次の工程を説明する断面構造図、 図 4 7は図 4 6に示した製造工程の次の工程を説明する断面構造図、 図 4 8はメモリセルのまた別の平面配置例を示す平面レイァゥト図、 図 4 9は本発明に係る半導体記憶装置のメモリセルの更に別の実施例を示すメ モリセルの断面構造図である。 発明を実施するための最良の形態
以下、 本発明について添付図面を参照しながら詳細に説明する。
<実施例 1〉
図 7は本発明に係る半導体記憶装置の代表的な素子断面構造を示す図、 また図 8 は二つのメモリセルを用いて基本単位とした場合の平面レイァゥトの一例を示し た図である。 図 8中に示した破線の矩形領域は、 2ビットの領域を示している。 また、 図 8中の参照符号 1 0で示した部分は読み出し素子 T 2の一方の拡散層電 極 （ソース又はドレイン電極） と配線層 D 4とを接続するコンタク トホール、 1 1は読み出し素子 T 2の他方の拡散層電極 （ドレイン又はソース電極） と配線層 D 1とを接続するコンタク トホール、 斜線で示した領域 1 2は書き込み素子 T 1 の柱状領域であり、 1 3は浅溝素子分離絶縁膜の境界領域である。 なお、 D 1は 図 6の読み出しビット線 D 1に対応する配線層、 D 2は図 6の書き込みワード線 D 2に対応する配線層、 D 3は図 6の書き込みデータ線 D 3に対応する配線層、 D 4は図 6の読み出しビット （ワード） 線 D 4に対応する配線層である。
さらに、 図 8には一点鎖線の A— A線および B— B線により、 以下に図 9から 図 1 2を用いて説明する製造工程の断面位置を示した。 これらの図 9から図 1 2 において左側が A— A線に沿つた断面、 右側が B— B線に沿つた断面である。 図 7において、 参照符号 2 5 0， 3 5 0は縦型構造トランジスタのソース、 ド レインとなる層である。 ゲート 5 0 0が、 チャネル部 1 5 0に対して絶縁膜 9 8 0を介して電界効果を両側から及ぼしている。 これが、 書き込み用トランジスタ T 1を形成する。 また、 単結晶基板 1 0 0に形成された拡散層電極 2 2 0および 3 2 0をソース、 ドレインとし、 書き込み用トランジスタ T 1の層 3 5 0をゲー トとするトランジスタは、 絶縁膜 9 7 0を介してゲ一ト 3 5 0がソース、 ドレイ ン間のチャネルに電界効果をおよぼし、 電界効果型トランジスタ動作を得ること ができる。 これが、 読み出し用トランジスタ T 2を形成する。
この図 7に示した構造では、 拡散層 2 2 0， 3 2 0と、 拡散層 2 5 0， 3 5 0 とは反対導電型不純物により形成された拡散層電極のため、 異なる導電型を持つ たトランジスタの積層が実現できている。 拡散層 2 5 0と、 金属シリサイ ドによ り形成された層 2 5 1とは図 6の書き込みデータ線 D 3に対応する積層された配 線層であり、 参照符号 9 7 6で示した層は絶縁膜層、 9 8 5は層間絶縁膜、 9 8 6は絶縁膜、 6 0 0は図 6の配線 D 4に対応する配線層である。
以下、 図 9から図 1 2を用いてその製造工程を説明する。 先ず、 図 9に示した ように、 P型シリコン基板 1 0 0を用いて、 既知の浅溝アイソレーション法によ り、 素子分離層 9 0 0を形成する。 ここで、 イオン打ち込み法を用いてチャネル ドーピングすることにより、 読み出し素子 T 2の必要な閾値に設定することがで きる。 基板表面を酸化し、 さらに C V D (Chemical Vapor Deposition)法を用いて シリコン窒化膜を積層することにより、ゲ一ト絶緣膜 9 7 0を形成する。その後、 読み出し素子 T 2のゲート、 かつ、 書き込み素子 T 1のソースまたはドレイン電 極となる P型不純物をドーピングした多結晶シリコン 3 5 0と、 微量の N型不純 物を含んだ多結晶シリ コン層 1 5 0とを堆積する。 そして、 図 8に示した A— A 線と平行方向に周知のホトリソグラフィ技術を用いてパターエング加工すること により溝を形成する。 これにより、 B— B線に沿った断面においては、 絶縁膜層 9 7 0が現れる。
次に、 図 1 0に示すよ うに、 絶縁膜 9 7 5を堆積後、 C M P ( Chemical Mechanical Polishing) 法を用いて、 溝以外に堆積した絶縁膜 9 7 5を取り除く ことにより、 多結晶シリ コン層 1 5 0の頭部が現れるように平坦化する。 C V D 法を用いて P型不純物をドーピングした多結晶シリコン層 2 5 0およびタンダス テンシリサイド層 2 5 1を積層し、 さらにシリ コン窒化物層 9 7 6を堆積する。 次に、 図 1 1に示すように、 これらの積層膜を図 8に示した B— B線と平行方 向に溝状にパターニング加工することにより、 多結晶シリコン層 2 5 0と金属シ リサイド層 2 5 1からなるデータ線 D 3および、 書き込み素子 T 1の縦形構造を 形成する。 そして、 該積層構造をマスクとして N型不純物をイオン打ち込みする ことにより読み出し素子 T 2の拡散層電極 2 2 0 , 3 2 0を形成した後、 表面に 窒化物を積層したゲート絶縁膜層 9 8 0を堆積する。
次に、 図 1 2に示すように、 書き込み素子 T 1のゲートとなる不純物を高濃度 にドーピングすることにより金属化した層 5 0 0を堆積し、 パターニング加工す ることでワード線 D 2を加工する。
以下、 層間絶縁膜を堆積し、 さらに 2層配線を行うことにより、 読み出し素子 T 2の拡散層電極 2 2 0， 3 2 0に対する配線 D l， D 4を形成する。 これによ り、 図 7に示した構造のメモリセルを得ることができる。
本構造では、書き込み素子 T 1が多結晶シリコンを用いた P型の MO S F E T、 読み出し素子 T 2が基板単結晶シリコンを用いた N型の MO S F E Tにより構成 されており、 優れた読み出し特性を有する積層構造の 2 トランジスタメモリセル が形成できている。 図 6におけるワード線 D 2の電位を、 負側に動作させること により、 書き込みトランジスタ T 1をオン状態とし、 データ線 D 3の電位を書き 込むことができる。 一方、 ワード線 D 2を正側とすることにより、 読み出しトラ ンジスタ T 2をオン状態にすることができる。 このとき、 書き込み素子 T 1は、 よりオフ状態となるため、 読み出し素子 T 2のゲートに書き込まれた情報は破壊 されることがない。 このときの保持電荷量により、 読み出し素子 T 2の状態を変 えることができる。
また、 読み出し素子 T 2の拡散層電極 2 2 0 , 2 3 0が別々のビット線 D 1， D 4により引き出され、 さらに、 この実施例では直交配置されている。 そのため、 ビット線 D l， D 4により読み出すセルの選択を行うことができる。 すなわち、 ヮ一ド線 D 2の電位を変えなくても、 ゲート 350に対する拡散層電位を変える ことにより、 ゲート 350に保持された電荷量を読み出すことができる。 もちろ ん、 ヮード線 D 2の電位と組み合わせて動作させることもできる。
図 13は、 従来のいわゆる不揮発性メモリ （例えば EE PROMや F LASH と呼ばれる） を用いたゲインセルでの動作を示すものである。 ここでは、 多値動 作を示す例として 3値、 '一 1 ' 、 '0' 、 ' 1， とし、 縦軸にドレイン電流、 横軸にヮード線の電圧 VWI^をとり、それぞれの読み出し時の状態を模式的に表わ している。 なお、 図中 I (RM ' 1 ' )は読み出し値が ' 1， となる場合のドレイ ン電流、 I (RM ' 0 ' )は読み出し値が ' 0 ' となる場合のドレイン電流、 I (R M 1 ' )は読み出し値が '一 1， となる場合を示している。 また、 Vw(S) は保持電圧、 Vw(R)は読み出し電圧である。
書き込み （消去） 時に、 最も高いゲート電圧を与え、 その情報を破壊しないよ うに、 それより、 低い電圧で読み出す必要があった。 ワード線の書き込み電圧 V w(W)を Vml、 保持している情報を破壊せずに読み出すための動作マ一ジンが Vm2である。 そのため、 情報として使える電位範囲は Vm 1と Vm 2の差で示 される狭い範囲になってしまっている。 さらに多値情報を持たせるには、 この電 位範囲を分割する必要があり、 メモリ動作させることが困難であった。 相補的動 作においては、 読み出し時のワード線電位には、 こうした制約がないため、 多値 の情報 （多段階の電位状態） を用いることができる。
また、 書き込み動作においても、 これまでの不揮発性メモリでは、 高電界によ り発生するキャリアの注入量により、 保持する電荷量を変えていた。 そのため、 多値動作させるには、 例えば書き込み注入量を時間等で制御し、 ベリファイと呼 ばれる検証動作を繰り返しながら書き込む必要があった。 本発明構造の多値動作 では、 基本的には注入電荷量を制御するというより、 トランジスタのチャネルを 用いて書き込むため、 電位そのものを制御することができる。 すなわち、 書き込 み素子 T 1のデータ線 D 3の電位を書き込むものであり、 こうした検証動作は行 わずに例えば、 少なくとも 3つの複数のメモリセルがある場合に 1回のサイクル で少なくとも 3つの電荷状態を書き込む動作、 すなわち多値動作をさせることが できる。
図 1 4はメモリセルの配置例を示したもので、 図 8に示した基本単位 2つを配 置する例を示している。 読み出し素子 T 2の配線は 2層配線をとつているため、 交互に繰り返す配置をとることで、 図中ハッチングで示した D 1配線を、 高密度 にレイアウトすることができる。 ここでは、 2層配線に引き上げているが、 片方 を基板に形成した拡散層配線により形成してもよい。 この場合、 配線層形成工程 を 1層分低減することができる。
また、 読み出し素子のビット配線 D 1， D 4は、 一方を基板電位と同じ電位に 固定して動作させることができる。 この場合、拡散層と基板を電気的に短絡させ、 同電位に固定することができる。 この方式においても基板を給電部とすることが できるため配線形成を容易にすることができる。
この構造では、 すべての拡散層電極に個別配線をおくことができることから、 さまざまなメモリアレイ配置をとることが可能になる。 図 1 5に読み出しビット 線 D l， 書き込みデータ線 D 3， 読み出しビット （ワード） 線 D 4配線が平行に 置かれ、 これらと直交するように書き込みワード線 D 2が置かれた例を示す。 1 ビットのメモリセルにより、 実際のレイアウト例を図 1 6に示す。 なお、 図 1 5 の回路図において、 縦型構造素子の書き込み素子 T 1については、 通常の MO S トランジスタと区別するため、 通常の MO S トランジスタ記号に代えて、 チヤネ ル部に相当する部分を点線にしたトランジスタ記号で示している。
また、 読み出しビット線 D l、 書き込みワード線 D 2、 読み出しビット （ヮー ド） 線 D 4を平行に配置し、 これらと直交して書き込みトランジスタ T 1のデー タ線 D 3を配置する例を、 図 1 7に等価回路図を用いて示す。 このときの実際の レイァゥト例を 1ビットのメモリセルを用いて図 1 8に示した。
本発明メモリセルの特徴は、 前述したように、 すべての端子が別れて引き出す ことができており、 かつ、 非破壊にデータを読み出すことにある。 この特徴は、 メモリセルを用いて演算ができることを示している。 代表的な O R演算の構成例 を図 1 9に示す。 すなわち、 読み出し線 D l， D 4を共有するように、 メモリセ ルを並列配置させることができる。 これにより、 メモリセルの読み出し操作によ つて O R演算回路を実現することができる。 ここでは、 ワード線 D 2をセル毎に 配置したが、 書き込み素子 T 1のデータ線 D 3が分離されているため、 ワード線 は共有させることができる。
図 2 0に A N D演算を行わせるための縦積みしたセル配置例を示す。 すべての セルの読み出しトランジスタ T 2がオン状態のときと、 それ以外を演算処理する 回路構成となる。 ここでは、 それぞれのセルのワード線 D 2を分離することによ り、 書き込み素子 T 1のデータ線 D 3を共用できる例を示したが、 もちろん、 図 2 1に示すように、 ワード線 D 2を共通化し、 個別の書き込み素子 T 1へのデ一 タ線 D 3を置くことができる。
ここで示した〇Rおよび A N Dの演算回路の構成例は演算の基本であり、 これ らを組み合わせることにより様々な演算処理ゲートを組むことができる。
く実施例 2 >
本発明構造のメモリセルの電荷保持能力を高くすることで、 いわゆる不揮発性 メモリのようにした第 2の実施例を図 2 2に示す。 なお、 図 2 2において、 第 1 の実施例の図 5に示した構成部分と同じ構成部分には同じ参照符号を付してある。 図 2 2の素子構造は、 図 5に示した本発明の代表的素子構造において、 電極 3 5 0とチャネル部 1 5 0との間に絶縁膜 9 3 1を挟んだ構造となっている。 すな わち、 電極 3 5 0は周囲を絶縁膜により囲まれているため、 いわゆるフローティ ングゲートのような構造になっている。
一方、 書き込み素子動作を得るために、 絶縁膜 9 3 1は極めて薄くし、 電荷が トンネル現象により透過できるようにしてある。 これにより、 絶縁膜 9 3 1を挟 んでいても、 書き込み素子 T 1の基本動作は前記実施例と同じものを得ることが できる。
この場合の特徴は、 トンネル絶縁膜 9 3 1を挟んで置かれたチャネル部 1 5 0 がゲート 5 0 0の電界効果により制御されているため、 電極 3 5 0からの電荷リ ークを極めて低くすることができることである。 また、 電極 3 5 0を金属材料を 用いて形成することにより絶縁膜 9 3 1との障壁高さを調整することができるの で、 これにより トンネル電流を制御することができる。
この素子の動作について、 以下考察する。 この素子構造では、 記憶保持部とな る電極 3 5 0の電荷リークを抑えるため、 金属と半導体の間に電荷のリークを妨 げる障壁となる絶縁層を挟む構造をとつているものとみることができる。 すなわ ち、 ショットキー接合ではショットキ一バリアと呼ばれる障壁 P mによりリーク 電流を抑えている。 そこに、 ショットキー障壁 P mに比べ、 より大きな障壁高さ P iを持った絶縁膜 9 3 1をはさむことにより、 金属側から半導体側に通り抜け るキャリアを低減することができる。
このショットキ一接合に代えて絶縁層を挟んだ構造の接合は、 M I S接合とし て知られている。例えば、 S z e著のフィジックス ォブ セミコンダクタ デバイ シーズ、 第 2版、 ジョンウィ リー アンド サンズ（Physics of Semiconductor Devices, second edition, JOHN WILEY & SONS)の 5 4 0頁から 5 5 3頁に記述さ れている。 このように高い障壁高さ P iを持つ絶縁層を挟んでも、 絶縁層の膜厚 を極めて薄くすることにより、 トンネル現象を促進できることから、 接合のスィ ツチング動作をさせることができる。
一般に、 この絶縁膜をトンネル現象により通り抜けるキャリアは、 障壁高さ、 膜厚、 およびキャリアのエネルギーに依存している。 デバイス構造としては、 金 属材と絶縁膜間の障壁高さ、 絶縁膜の膜厚、 非平衡状態のポテンシャル分布を制 御することにより、 リーク電流を制御することができる。 また、 これまで、 読み 出し素子 T 2の性能を良好にするため、 読み出し素子に N型を用いてメモリセル を構成してきた。 しかし、 ここで示したトンネルを用いた電界効果トランジスタ を書き込み素子 T 1として用いた場合には、 書き込み素子の駆動力が良いことか ら、 書き込み素子を N型で形成し、 読み出し素子を P型で形成することで優れた 特性を得ることができる。
本実施例の構造では、 縦形のチャネル配置をとることにより、 平面面積を増や すことなくチャネル長の大きなデバイスを形成している。 これにより、 短チヤネ ル化によるリーク電流の増大を抑えることができる。 さらに、 ゲートを両側に配 置することで、 より有効に電界効果を活かすことができるようになる。 この縦形 構造をとることで、 従来困難であった非対称型系のトランジスタを容易に形成す ることができるようになつている。 そのため、 絶縁膜 9 3 1による障壁は縦型構 造素子の蓄積ノードとなる片側の電極 3 5 0のみに接して形成することができて おり、 駆動力の低下を抑制することができている。
図 2 2に示した構造の代表的なメモリセルの製造方法を図 2 3から図 2 8を用 いて、 工程順に説明する。 これらの図は断面構造を示しており、 また、 中央のギ ヤップを挟んで左右でそれぞれ別の断面での様子を示している。
先ず、 図 2 3に示すように、 シリ コン基板 1 0 0上に通常の MO S L S I形成 に用いられる浅溝素子分離法により、 素子分離絶縁膜 9 0 0を形成した後、 露出 したシリ コン表面を熱酸化し、 読み出し素子 T 2用ゲート絶縁膜 9 7 0を形成す る。 その上に、 記憶ノードとなる金属電極 3 5 0およびトンネル膜 9 3 1、 チヤ ネル部となる層 1 5 0を積層する。
この場合、 障壁高さは絶縁膜 9 3 1との界面により決められるため、 金属電極
3 5 0を積層構造にすることができる。 すなわち、 ゲート絶縁膜 9 7 0上に高濃 度に不純物をドーピングし活性化した多結晶シリ コン層を置いてから、 金属層た とえばチタンシリサイドを堆積し、 さらにチタン酸化膜を堆積した後、 チャネル 部 1 5 0となる多結晶シリコン層を置くことができる。
チャネル部となる多結晶シリコン堆積前にニッケル薄膜を堆積し、 その後、 ァ モルファス状のシリコンを堆積し、 5 0 0 ° (：〜 6 0 0 °Cの低温熱処理を加えてァ モルファスの結晶化をさせることにより、 良好な結晶性をもったチャネル部を形 成することができる。 結晶化後、 表面側に移動してきたニッケル層を除去するこ とができる。
次に、 図 2 4に示すように、 チャネル部となる多結晶シリコン層 1 5 0、 トン ネル膜 9 3 1および電極 3 5 0をホトレジスト法によりパターニング加工し、 ィ オン打ち込み法により拡散層 2 2 0を形成する。
次に、 図 2 5に示すように、 基板上に酸化膜 9 2 1を堆積した後、 C M P法に より平坦化し、 多結晶シリコン 1 5 0が露出するまでエッチバックする。
次に、 図 2 6において、 不純物拡散抑制のために薄い窒化膜 （不図示） を形成 したのち、 書き込み素子 T 1のデータ線 D 3となる高濃度不純物をドーピングし た多結晶シリ コン 2 5 0と、 電極保護膜 9 5 0とを積層し、 この積層膜をパター ユング加工する。 このとき ドーピングする不純物により、 書き込み素子 T 1の導 電型を決めることができる。 N型とする場合には、 例えばヒ素をドーピングし、 P型とする場合にはボロンをドーピングすればよい。 多結晶シリコンに代えて、 シリコン 'ゲルマニウム混晶に、 N型の場合はヒ素を、 P型の場合はボロンをド 一ビングしたものを用いることができる。 これにより、 低温でも不純物を活性化 することができる。
次に、 図 2 7に書き込み素子 T 1のゲ一ト形成部の酸化膜をエッチングして溝 を形成し、露出したチャネル部 1 5 0の側面等にゲート絶縁膜 9 8 0を堆積する。 拡散層上に形成した絶縁膜は、耐圧劣化が大きいことが知られている。そのため、 ここでは、 スぺ一サとなる絶縁膜 9 3 5を置いて耐圧向上を図っている。 スぺ一 サおよび拡散層を除き、 基板上にゲート絶縁膜を形成することで、 拡散層 2 2 0 の代わりにゲートの電界効果による反転層によりソース、 ドレインを形成しても よい。
次に、 図 2 8に示すように、 ゲートとなる電極層 5 0 0を堆積後、 書き込み素 子 T 1のワード線 D 2としてゲ一ト電極層 5 0 0をパターニング加工する。
以上のようにして本メモリセルは、 シリコン基板 1 0 0上に形成されているの で、 従来の M O S F E Tと整合性よく集積することができる。
上記とは異なる本実施例のメモリセルの製造方法を、 図 2 9から図 3 5を用い て説明する。 これらの図においては、 前記と同じく、 2つの断面構造を合わせて 示している。
先ず、 図 2 9に示すように、 素子分離領域 9 0 0を形成したシリ コン基板 1 0 0上に、読み出し素子 T 2のゲ一ト絶縁膜 9 7 0、記憶ノードとなる電極 3 5 0、 トンネル膜 9 3 1、 チャネル部となる多結晶シリコン 1 5 0、 上部電極 2 5 0、 電極保護膜 9 5 0を積層する。
次に、 図 3 0に示すように、 読み出しデータ線方向に溝状に積層膜をパター二 ング加工し、 イオン打ち込み法により拡散層 2 2 0を形成する。 次に、 図 3 1に示すように、 データ線と直交するワード線方向にワード線パタ ーンにより積層膜を加工する。
次に、 図 3 2に示すように、 ゲート絶縁膜 9 8 0を形成後、 ゲートとなる電極 層 5 0 0を堆積しエッチングすることにより、 柱状積層膜周囲にスぺーサ状のゲ —ト電極 5 0 0を形成する。 この時、 図中右に示したようにワード線方向の柱間 隔を、 データ線方向 （図中左） に比べ狭くし、 かつ、 ゲート電極層 5 0 0の堆積 厚さをヮ一ド線方向間隔の 1 / 2以上、 データ線方向間隔の 1 Z 2以下とするこ とで、 ワード線方向のみ、 自己整合的にゲート電極を接続することができる。 次に、 図 3 3に示すように、 層間絶縁膜 9 2 1を堆積後、 平坦化し、 電極保護 膜 9 5 0を露出させる。
次に、 図 3 4に示すように、 電極保護膜 9 5 0を除去し、 金属配線層 6 2 5を 堆積後、 パターユング加工することにより、 書き込み素子 T 1のデータ線 D 3を 形成することができる。
また、 本メモリセルの製造方法において、 ゲート電極層 5 0 0の形成前 （図 3 1の後） に、 一且酸化膜で平坦化し、 エッチバックすることにより、 図 3 5に示 すように、 スぺ一サ層 9 3 5を形成することができる。 このスぺーサ層 9 3 5に より、 書き込み素子 T 1と読み出し素子 T 2の相互干渉を減らし、 また読み出し 素子 T 2の耐圧を向上することができる。 スぺ一サ層 9 3 5の材料としては、 例 えば、 シリ コン酸化膜を用いることができる。
本実施例の素子構造では、 図 3 6に示すように、 多段のメモリセルを積み重ね る、 いわゆる N A N D型のアレイを組むことが有効である。 相補的に働かせるこ とができるため、 同一の読み出しデータ線である B 0 0、 B l l 、 B 2 2に連な るセルを、 A O 0から 7 7に順次電圧を加えることにより読み出すことができ るためである。 そのため、 データ線 B 0 0、 B l l 、 B 2 2が、 拡散層とチヤネ ルによって形成されるので、配線およびコンタク トの形成を減らすことができる。 したがって、 メモリセルの微細化が容易になり、高集積化することが可能になる。 なお、 D 0 0、 D l l 、 D 2 2は書き込みデータ線である。
図 3 7は、 本実施例のメモリセルをアレイ状に配置した一例を示したものであ る。 同図において、 参照符号 C 0は書き込みワード線のドライバ部、 C 1は書き 込みデータ線のドライバ部、 C 2は読み出しワード線のドライバ部、 C 3は読み 出しデータ線のセンス部である。
本メモリ素子の構造におけるリ一ク電流の抑制は、 電極 3 5 0とチャネル部 1 5 0に挟まれた絶縁膜 9 3 1のトンネル現象をゲ一ト電極 5 0 0により有効に制 御することで成り立つている。 すなわち、 書き込み素子 T 1のゲート 5 0 0と記 憶保持部である電極 3 5 0の電位関係を保持することが、 リーク電流低減におい て重要である。 そこで、 本メモリ素子応用において、 書き込みワード線をある電 位状態で安定化することができる装置 Rをおくことにより、 電力を使わずに、 常 にリークを抑えた状態を維持することができる。 これにより、 不揮発性メモリ的 な動作が可能となるため極めて有効である。 例えば、 装置 Rとして抵抗を接続す ることで、 電位を通常、 接地電位となるようにすることができる。 すなわち、 こ の記憶装置が電源から切り離されても、 ヮ一ド線は接地電位に固定されてリーク 電流を抑制できるため、 長時間、 情報を保持し続けることができる。 装置 Rとし て抵抗を用いた場合、 動作状態、 すなわちワード線が選択された状態では、 消費 電力を増大させることになるが、 選択されるヮ一ド線は最大でもアレイ中一本で あり、 適当な大きさの抵抗を選ぶことにより、 それほど消費電力を増大させるこ となく良好な情報保持特性を得ることができる。
<実施例 3 >
本発明に係るメモリセルのその他の製造方法を、 図 3 8から図 4 8を用いて説 明する。 図 4 8はメモリセルのレイアウト例であり、 ここでは、 1 2セルを用い て示している。 また、 図 3 8から図 4 7は図 4 8に示した A— A線、 B— B線に 沿った断面を、 それぞれ左、 右に分けて同時に示したものである。 なお、 レイァ ゥト図において、 参照符号 A 1 1〜A 6 6は書き込みデータ線、 B 1 1〜B 4 4 は読み出しビット線、 D O 0〜D 3 3は読み出しビット線または読み出しワード 線である。 書き込みヮ一ド線は横方向ハッチング部上に置かれる。
先ず、 図 3 8に示すように、 本実施例では S O I (Silicon On Insulator) 基 板を用いてメモリセルを形成する方法を示す。勿論、前記メモリセルにおいても、 読み出し素子 T 2を S O I基板に形成できることは明白である。 埋め込み酸化膜 9 6 0上にシリコン層 （S O I ) 1 0 1、 および、 保護層 9 1 0を持ったウェハ を用いる。
次に、 図 3 9に示すように、 既知の浅溝分離法により素子分離領域 9 0 0およ ぴ保護膜 9 1 0を再び形成する。
次に、 図 4 0に示すように、 コンタク ト形成部の保護膜 9 1 0を開口し、 高濃 度ド一プした多結晶シリ コン 3 6 0を堆積し、 読み出しワード線 （図中左側） お よび引き出し層 （図中右側） をパターニング加工する。 その後、 多結晶シリ コン 3 6 0の表面及び側面に絶縁膜 9 1 1， 9 1 2を形成する。
次に、 図 4 1に示すように、 引き出し層上部にコンタク トを開口し、 再び高濃 度ド一プした多結晶シリ コン 6 6 0を堆積し、 読み出しデータ線 （図 4 1の右側 に示した図） を形成する。 また、 熱処理を加えることにより多結晶シリ コン 3 6 0を拡散源として必要な拡散層 2 2 0を形成する。 なお、 参照符号 9 1 3は絶縁 膜であり、 この層をマスクに多結晶シリコン 6 6 0をパターン以外の所から完全 に取り除くことができる。 これにより図 4 8の配線 D 0 0， D 1 1 , D 2 2 , D 3 3を形成することができる。
次に、 図 4 2に示すように、 層間絶縁膜 9 2 2および 9 2 3を堆積した後、 表 面を C M P法により平坦化する。
次に、 図 4 3に示すように、 書き込み素子形成部の層間絶縁膜 9 2 2， 9 2 3 および保護膜 9 1 0を除去し、 シリ コン層 1 0 1の表面を露出させる。
次に、 図 4 4に示すように、 ゲート酸化膜 9 7 0を形成後、 金属電極 3 5 0、 トンネル膜 9 3 1、 多結晶シリコン 1 5 0を積層する。
次に、 図 4 5に示すように、 該積層膜を層間絶縁膜 9 2 3表面まで柱状に加工 した後、 層間絶縁膜 9 2 1を堆積し、 エッチパックすることにより、 多結晶シリ コン層 1 5 0を露出させる。
次に、 図 4 6に示すように、 絶縁膜 9 2 4をもった書き込みデータ線 2 5 0を 形成し、 層間絶縁膜 9 2 6により平坦化する。
次に、 図 4 7に示すように、 層間絶縁膜 9 2 6， 9 2 1にゲートパターンによ る溝を形成し、 ゲート絶縁膜 9 8 0および書き込みヮード線 5 0 0を形成する。 上述した製造方法により、 すぐれた書き込み、 記憶保持性能を有する半導体記 憶装置を形成することができる。
<実施例 4〉
図 4 9に読み出し素子 T 2の異なる実施例を示す。 書き込み時には、 読み出し 素子表面が、 ワード線 5 0 0により蓄積状態となり、 強くオフ状態に保たれてい る。 また、 保持状態においてもワード線が読み出し素子特性を制御することにな り、 ワード線による制御性を高くすることができる。 そのため読み出し素子の電 極電位設定の自由度を大きくすることができる。
ここでは読み出し素子 T 2のゲート 3 5 0を層 L 1と： L 2の積層構造とするこ とで、閾値を設定できることを示している。すなわちゲート 3 5 0は、シリコン · ゲルマニウム混晶の層 L 1とタングステンシリサイドの層 L 2との積層により形 成されている。 このとき混晶の組成を変えることにより仕事関数を変えることが できるため、 読み出し素子の閾値を変えることができる。 産業上の利用可能性
したがって、 本発明に係る半導体記憶装置は、 2つの電界効果型トランジスタ を用いて書き込み素子と読み出し素子を形成した半導体記憶装置において、 2つ の電界効果型トランジスタを互いに反対導電型の素子により形成することにより、 相補的動作を行うことができ、 情報を非破壊的に読み出すことができるようにな る。 また、 一方を縦形構造のトランジスタを用いることにより 2つのトランジス タを積層することができ、 集積性の優れた半導体記憶装置の実現に有効である。

Claims

請 求 の 範 囲
1 . 基板面に直交方向に配置されたチャネルを持つ縦形トランジスタからなる 第 1の絶縁ゲ一ト型電界効果トランジスタと、
基板面に形成されるチャネル領域が基板面に対して前記第 1の絶縁ゲート型 電界効果トランジスタのチャネルと重なる位置に配置された第 2の絶縁ゲート 型電界効果トランジスタとを有し、
前記第 1の絶縁ゲ一ト型電界効果トラジスタと前記第 2の絶縁ゲート型電界 効果トランジスタが互いに異なる導電型を持つことを特徴とする半導体記憶装 置。
2 . 請求の範囲第 1項に記載の半導体記憶装置において、
前記第 1の絶縁ゲート型電界効果トランジスタはソースとなる電極と、 ドレ インとなる電極と、 これらの両電極間に設けられた半導体チヤネル部とからな り、 前記両電極の少なくとも蓄積ノードとなる電極が金属材料により形成され る金属電極であることを特徴とする半導体記憶装置。
3 . 請求の範囲第 2項に記載の半導体記憶装置において、
前記金属電極と前記半導体チャネル部の間に前記金属電極に接して絶縁膜が 配置されていることを特徴とする半導体記憶装置。
4 . 請求の範囲第 3項に記載の半導体記憶装置において、
前記金属電極が不純物を高濃度に含むことにより金属化された多結晶シリコ ンからなることを特徴とする半導体記憶装置。
5 . 請求の範囲第 2項に記載の半導体記憶装置において、
前記金属電極が仕事関数の異なる少なくとも 2つの材料の積層膜からなり、 該積層膜からなる金属電極が前記第 2の絶縁ゲート型トランジスタのゲート電 極を兼ね、 該ゲート電極の仕事関数と、 前記第 2の絶縁ゲート型トランジスタ のソース、 ドレインとなる電極の仕事関数とが異なることを特徴とする半導体 記憶装置。
6. 請求の範囲第 1〜 5項のいずれか 1項に記載の半導体記憶装置において、 前記第 1の絶縁ゲ一ト型電界効果トランジスタが情報書き込み素子であり、 前記第 2の絶縁ゲート型電界効果トランジスタが読み出し素子であることを特 徴とする半導体記憶装置。
7. 請求の範囲第 6項に記載の半導体記憶装置において、
前記書き込み素子のゲート電極と、 ドレイン電極またはソース電極、 前記読 み出し素子のソース電極、 およびドレイン電極の 4端子に独立に電位を与える ことができるように配線されたことを特徴とする半導体記憶装置。
8. 請求の範囲第 7項に記載の半導体記憶装置において、
情報読み出し時に、 書き込み素子のゲート電極電位を変えることなく、 読み 出し素子のソース、 ドレイン電位を変化させることにより、 読み出し操作を行 うことを特徴とする半導体記憶装置。
9. 基板面に直交方向に配置されたチャネルを持つ縦形トランジスタからなる 第 1の絶縁ゲ一ト型電界効果トランジスタと、
基板面に形成されるチャネル領域が基板面に対して前記第 1の絶縁ゲ一ト型 電界効果トランジスタのチャネルと重なる位置に配置された第 2の絶縁ゲ一ト 型電界効果トランジスタとを有し、 かつ、
前記第 1の絶縁ゲ一ト型電界効果トラジスタと前記第 2の絶縁ゲート型電界 効果トランジスタが互いに異なる導電型を持つ半導体記憶装置の動作方法であ つて、
前記第 1の絶縁ゲート型電界効果トラジスタを情報の書き込み素子とし、. 前記第 2の絶縁ゲ一ト型電界効果トランジスタを情報の読み出し素子として、 情報読み出し時に、 前記書き込み素子のゲ一ト電位を Vw (W) 、 保持時のゲ ート電位を Vw (S) 、 読み出し時のゲート電位を Vw (R) としたとき、 書き込み時と保持時の電位差 I Vw (W) -Vw (S) Iに比べ、 書き込み 時と読み出し時の電位差 I Vw (W) -Vw (R) Iが大きいことを特徴とす る半導体記憶装置の動作方法。
10. 基板面に直交方向に配置されたチャネルを持つ縦形トランジスタからな る第 1の絶縁グート型電界効果トランジスタと、
基板面に形成されるチャネル領域が基板面に対して前記第 1の絶縁ゲ一ト型 電界効果トランジスタのチャネルと重なる位置に配置された第 2の絶縁ゲート 型電界効果トランジスタとを少なくとも有し、 かつ、
前記第 1の絶縁ゲート型電界効果トラジスタと前記第 2の絶縁ゲート型電界 効果トランジスタが互いに異なる導電型を持ち、
前記第 1の絶縁ゲート型電界効果トラジスタを情報の書き込み素子とし、 前記第 2の絶縁ゲ一ト型電界効果トランジスタを情報の読み出し素子とする半 導体記憶装置を複数用いてアレイ状に配置され、
前記読み出し素子のソース、 ドレイン電極に接続された配線層が直交するよ うに平面配置されていることを特徴とする集積半導体記憶装置。
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