WO2001018645A1 - Systeme de renommage de registre - Google Patents

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    • G06F9/3867—Concurrent instruction execution, e.g. pipeline, look ahead using instruction pipelines

Definitions

  • the present invention relates to a register renaming method which enables processing of many instructions per one clock 'cycle in a processor having a' super scalar 'architecture capable of executing out-of-order execution.
  • Processors with a superscalar architecture that can execute out-of-order have more physical registers than the number of logical registers stipulated in the architecture, and are called dynamic register renaming. Is utilized.
  • the dependency is checked by comparing the logical register numbers indicated as operands in a plurality of instructions, and the logical register numbers are respectively renamed to appropriate physical register numbers so that the dependency is canceled.
  • the method using the mapping table requires an extra stage to access the mapping table, but the logic circuit for examining the dependencies between instructions is not It is relatively simple.
  • the present invention has been made in order to solve the above problems, and has as its object a register renaming method that can further increase the number of instructions that can be processed per cycle from the current level. Is to provide. Disclosure of the invention
  • the processor adopting the register renaming method according to the present invention includes a free list that holds the number of a physical register that is free, that is, is not allocated, and a processor that is provided corresponding to each logical register. There is a 'mapping' table in which the physical register numbers are written into the entries.
  • the register renaming method according to the present invention enables processing of more instructions per cycle by pipelining such that the dependency between instructions is detected as preprocessing.
  • the logical register numbers indicated as operands in the instruction group are respectively renamed to appropriate physical register numbers. Signed logical register numbers are assigned to physical register numbers that are taken out of the free list and assigned corresponding to the assigned signs. Unsigned logical register numbers are respectively renamed to physical register numbers obtained by accessing the mapping 'table.
  • the contents of the mapping table are updated. That is, the contents of the entries in the matching table corresponding to the logical register numbers indicated as the destination 'operands' in the instruction group are rewritten to the physical register numbers allocated corresponding to the codes assigned. If the same logical register number is indicated as the destination 'operand' in multiple instructions, the write for the last instruction in the instruction is valid.
  • register renaming of more instructions per cycle can be performed by using a relatively simple circuit by performing the processing in two stages, that is, by pipelining.
  • FIG. 1 is a block diagram of hardware necessary for realizing the register renaming method of the present invention.
  • FIG. 2 is a diagram specifically showing a change in the contents of the “mapping” table and each F register when register “renaming” is performed on a certain instruction sequence in one embodiment of the present invention.
  • the embodiment of the processor that adopts the register renaming method according to the present invention described below assumes that eight logical registers R0, R1,.
  • the hardware is a RISC machine equipped with 32 physical registers P00, P01, ... 31 and is configured to be able to perform register renaming of up to four instructions per cycle.
  • FIG. 1 is a block diagram of hardware necessary for realizing the register 'renaming scheme' of the present invention, where 1 denotes a mating 'table' and 2 denotes a free list.
  • a mapping 'table (hereinafter referred to as MT) 1 is provided in correspondence with eight logical registers R0, R1,... R7, respectively. It consists of eight entries 0 to 17. Each entry of MT is configured to write one physical register number.
  • B Free 'list
  • the free 'list (referred to below as FL) holds the number of physical registers that are free, that is, unassigned.
  • the number of the free physical register is extracted from FL. Conversely, when deallocating a certain physical register, the number of that physical register is registered in FL.
  • the register 2 includes registers 21, 22, 23, 24 and a register file 28.
  • Each F register has a configuration in which one physical register number is written, and the number of a free physical register is extracted from the FL from the F register. That is, as many F registers as the number of instructions for which register and renaming are performed in one cycle are required. In the case of the processor of this embodiment, four F registers of F1, F2, F3, and F4 are provided.
  • the register file 28 in the FL is configured so that one physical register number is written in each entry, and constitutes a circular FIF queue. That is, the number of the physical register whose allocation has been released is added to the end of the queue, and the F register from which the physical register number has been extracted is refilled with the physical register number from the beginning of the queue.
  • register renaming is performed in two stages of (1) preprocessing, (2) execution of register and renaming, and updating of MT contents.
  • the operation content for each stage will be described below.
  • the logical register numbers indicated as operands in the instruction group are respectively renamed to the appropriate physical register numbers, and the contents of ⁇ T are updated. Specifically, the following processing is performed.
  • (2b) Rewrite the contents of the MT entries corresponding to the logical register numbers indicated as the destination 'operand' in the instruction group to the physical register numbers allocated corresponding to the respective attached codes. If the same logical register number is indicated as the destination-operand in multiple instructions, the last instruction in the The writing related to the decree becomes effective.
  • the above instruction sequence is based on the assumption that the data Dl, D2, D3, D4, and D5 enter the registers Rl, R2, 3, R4, and R5, respectively, according to the instruction located before that. + (D3 * D4) ⁇ Calculate / D5 and store it in register R0.
  • each of the second and subsequent instructions compare each source 'register' operand with the destination 'register' operand of the instruction located before that instruction, and assign the same sign if they match: But If there is more than one, select the one in the last instruction among them.
  • each source 'operand is compared to instruction 1's destination' operand R0, and there is no match in this case, so there is no sign.
  • each source 'operand is compared to the destination's operands of instructions 1 and 2, where the first source' operand is the instruction's destination 'operand' and the second source 'operand is instruction 2 Since they match the 'destination' operand, they are marked with @ 1 and @ 2, respectively.
  • each source operand is compared to the destination 'operand' of instructions 1, 2 and 3, where the first source 'operand' matches the destination 'operand' of instructions 1 and 3. Add the sign @ 3 in the latter instruction 3.
  • the preprocessing for register renaming described above can be realized in one cycle by using appropriate circuits.
  • Signed register 'operands' are renamed to physical register numbers which are taken out from FL and assigned according to the assigned codes. Unsigned registers and operands are each reset to the physical register number obtained by accessing MT by the logical register number.
  • the given instruction sequence is read as follows.
  • the contents of the MT entries corresponding to the destination 'operands in the instructions 1 to 4 are rewritten to the physical register numbers allocated in correspondence with the codes respectively assigned.
  • the contents of the MT entries corresponding to R0 and R1 are rewritten to P21 and P08, respectively.
  • R0 there is a triple assignment of P19, P27 and P21, but the last P21 is written to MT.
  • each F register from which the physical register number has been extracted is supplemented with free physical register numbers P31, P01, P17 and P14.
  • the above is the register renaming process for a given instruction sequence in the processor of the present embodiment. It is also possible to adopt a configuration in which the correspondence between the logical register number and the code for updating the contents of the mapping table is determined in the preprocessing stage. In other words, at the preprocessing stage, if the same logical register number is indicated as the destination 'operand' in a plurality of instructions where register renaming is performed at the same time, the instruction other than the instruction located at the rearmost position However, it is determined that updating of the contents of the mapping table is invalid.
  • register renaming method of the present invention by using a pipeline that performs the detection of dependencies between instructions as preprocessing, a relatively simple circuit can be used to increase the number of cycles per cycle. Instruction processing becomes possible.

Description

明 細 書 レジスタ'リネーミング方式 技術分野
本発明は、 out-of-order 実行の可能なスーパースカラ'アーキテクチャ をとるプロセッサにおいて、 1クロック 'サイクル当り多くの命令の処 理を可能とするようなレジスタ ·リネーミング方式に関するものである。 背景技術
Out-of-order実行の可能なス一パースカラ 'アーキテクチャをとるプロ セッサにおいては、 アーキテクチャ上規定されている論理レジスタの数 を上回る数の物理レジスタを備えており、 動的レジスタ ·リネーミング という手法が活用される。
すなわち、 各サイクルごとに、 複数の命令においてオペランドとして 示される論理レジスタ番号を比べて依存関係を調べ、 その依存関係が解 消するように論理レジスタ番号をそれぞれ適切な物理レジスタ番号にリ ネームする。
レジスタ ·リネーミングを実現するには、 リオーダ'バッファを用いる 方式とマツビング'テーブルを用いる方式が知られている。 リオーダ'バ ッファを用いる方式は、 例えば、 米国カリフォルニア州サンタクララ (Santa Clara) のインテル社 （Intel Corporation) から入手可能な商標べ ンティアム （Pentium) プロセッサにおいて採用されている。 マツピン グ'テーブルを用いる方式は、 Keller, R. M. "Look-Ahead Processors." Computing Surveys, Vol. 7, no. 4 (December 1975) , pp. 177-195に示されて おり、例えば、米国カリフォルニァ州マウンテンビュー （Mountain View) の M I P S社 （MIPS Technologies, Inc.) から入手可能な商標 RIOOOOプ 口セッサにおいて採用されている。
リォーダ 'バッファを用いる方式と比較して、 マツピング ·テ一ブルを 用いる方式は、 マッピング'テ一ブルをアクセスするためのステージが 余分に必要となるが、 命令間の依存性を調べる論理回路は比較的単純な ものですむ。
ス—パースカラ.プロセッサにおいては、 より効率的にレジスタ'リネ
—ミングを行い、 1サイクル当りより多くの命令のデコード Z発行を行 うことによって、 処理性能を向上させることが求められている。
しかしながら、 1サイクル当りレジスタ ·リネーミングを行う命令の 数を現在の水準よりさらに増やすのは、 そのための論理回路が極度に大 規模なものとなるため困難であるという問題がある。
本発明は、 上記問題点を解決するため創案されたものであり、 その目 的は、 1サイクル当り処理できる命令の数を現在の水準よりさらに増や すことを可能とするレジスタ ·リネーミング方式を提供することにある。 発明の開示
本発明によるレジスタ ·リネーミング方式を採用するプロセッサは、 フリーな、 即ち、 割り付けられていない物理レジスタの番号を保持する フリ一 ·リス ト、 及び、 各論理レジスタにそれぞれ対応して設けられた 各エントリに物理レジスタ番号が書き込まれるようになつているマツピ ング'テーブルを備える。
本発明によるレジスタ ·リネーミング方式は、 命令間の依存性の検出 を前処理として行うようなパイプライン化によって、 1サイクル当りよ り多くの命令の処理を可能とするものである。
まず、 同時にレジスタ'リネーミングが行われる複数の命令について 以下のような前処理が行われる。
( a ) デステイネ一ション 'オペランドとして示される論理レジスタ番 号の各々に対し、 命令順の符号を付す。 この符号は将来フリ一 ·リスト から取り出され割り付けられる物理レジスタ番号に置き換えられるべき 指標である。
( b ) ソ一ス'オペランドとして示される論理レジスタ番号の各々に対 し、 同時に レジス タ · リ ネー ミ ングが行われる命令と W A R (writ-after-read)依存関係にある場合に、 その依存関係にある命令のデス ティネーション 'オペランドに付される符号を付す。
上記のような前処理の後に、 命令群中にオペランドとして示される論 理レジスタ番号をそれぞれ適切な物理レジスタ番号にリネームする。 符 号を付された論理レジスタ番号は、 それぞれ付された符号に対応してフ リー ·リストから取り出され割り付けられる物理レジスタ番号にリネー ムする。 符号を付されていない論理レジスタ番号は、 それぞれマツピン グ'テーブルをアクセスして得られる物理レジスタ番号にリネームする。 同じタイミングで、 マッピング'テ一ブルの内容の更新が行われる。 即ち、 命令群中でデスティネーション 'オペランドとして示される論理 レジスタ番号にそれぞれ対応するマツビング 'テーブルのェントリの内 容を、 それぞれ付された符号に対応して割り付けられる物理レジスタ番 号に書き換える。 複数の命令において同じ論理レジスタ番号がデスティ ネーション 'オペランドとして示されている場合には、 その中の最後方 に位置する命令に関する書き込みが有効となる。
以上のように、 2段階で行う、即ちパイプライン化することによって、 比較的単純な回路を用いて、 1サイクル当りより多くの命令のレジスタ ·リネーミングを行うことが可能となる。 図面の簡単な説明
第 1図は、 本発明のレジスタ'リネーミング方式を実現するために必 要となるハードウェアのブロック図である。 第 2図は、 本発明の一実施 例において、 ある命令列に関してレジスタ'リネーミングが行われる際 の、 マッピング'テーブル及び各 Fレジスタの内容の変化を具体的に示 す図である。 発明を実施するための最良の形態
以下に、 本発明によるレジスタ ·リネーミング方式を実現する好まし い一実施例について、 図面を参照しながら説明する。 なお、 以下に述べ る本発明によるレジスタ'リネーミング方式を採用するプロセッサの実 施例は、 アーキテクチャ上は R0， R1, ... R7の 8つの論理レジスタの存在 を想定しているが、 ハードウェアとしては P00， P01, ... 31の3 2個の 物理レジスタを備える RISC マシンであり、 1サイクル当り 4つまでの 命令のレジスタ'リネーミングを行えるように構成されているものとす 。
図 1は本発明のレジスタ 'リネーミング方式を実現するために必要と なるハードウエアのブロック図であって、 1はマツビング 'テーブ^^、 2はフリー'リストを表している。
次に、 上記各構成要素ごとにその詳細な構成を説明する。
(A) マッピング 'テーブル （M T)
図 1に示されるように、 本実施例においては、 マッピング 'テーブル (以下では M Tと記す） 1は R0， R1, ... R7の 8つの論理レジスタにそれ ぞれ対応して設けられた 1 0 〜 1 7の 8つのエントリで構成される。 M Tの各々のエントリは、 1つの物理レジスタ番号が書き込まれる構成と なっている。 ( B ) フリー'リスト （F L )
フリー'リス ト （以下では F Lと記す） は、 フリーな、 即ち、 割り付 けられていなレ、物理レジスタの番号を保持するものである。
フリーな物理レジスタを割り付ける際に、 F Lからフリーな物理レジ スタの番号が取り出される。 逆に、 ある物理レジスタの割り付けを解除 する際に、 その物理レジスタの番号が F Lに登録されるようになってい る。
図 ] に示されるように、 本実施例においては、 し 2は レジスタ 2 1、 2 2、 2 3、 2 4とレジスタ'ファイル 2 8を具備する。
各々の Fレジスタは 1つの物理レジスタ番号が書き込まれる構成とな つており、 F Lからフリ一な物理レジスタの番号が取り出されるのは、 Fレジスタからとなっている。 即ち、 1サイクルでレジスタ.リネーミ ングが行われる命令の数だけ Fレジスタが必要で、 本実施例のプロセッ サの場合、 Fl, F2, F3, F4の 4つの Fレジスタを備えている。
F Lにあるレジスタ 'ファイル 2 8は、 各々のエントリに 1つの物理 レジスタ番号が書き込まれるようになつており、 循環型の F I F〇キュ 一を構成する。 即ち、 割り付けが解除された物理レジスタの番号がキュ 一の末尾に加えられ、 物理レジスタ番号が取り出された Fレジスタにキ ユーの先頭から物理レジスタ番号が補充されるようになっている。
ついで、本実施例におけるレジスタ'リネーミングの過程を説明する。 本実施例においては、 ①前処理、 ②レジスタ.リネーミングの実行及 び M Tの内容の更新、 の 2ステージで、 レジスタ ·リネーミングが行わ れる。 以下に各ステージごとに動作内容を説明する。
① 前処理
同時にレジスタ'リネーミングが行われる複数の命令について以下の ような前処理が行われる。 ( l a ) デスティネ一ション 'オペランドとして示される論理レジスタ 番号の各々に対し、 @1 @2, …と命令順の符号を付す。 本実施例におい ては、 符号 @1， @2, @3, @4は、 F Lにある Fレジスタ Fl, F2, F3, F4に それぞれ対応するものである。
( l b ) ソース'オペランドとして示される論理レジスタ番号の各々に 対し、 同時にレジスタ · リ ネーミ ングが行われる命令と W A R (writ-after-read)依存関係にある場合に、 その依存関係にある命令のデス ティネーシヨン'オペランドに付される符号を付す。 即ち、 2番目以降 に位置する命令の各々において、 ソース'オペランドとして示される論 理レジスタ番号の各々をその命令以前に位置する命令のデスティネーシ ョン 'オペランドとして示される論理レジスタ番号と比較し、 一致する 場合に同じ符号を付す。 一致するものが複数個存在する場合には、 その 中の最後方に位置する命令におけるものを選択する。
② レジスタ'リネーミングの実行及び M Tの内容の更新
上記のような前処理の後に、 命令群中にオペランドとして示される論 理レジスタ番号をそれぞれ適切な物理レジスタ番号にリネームし、 \ T の内容を更新する。 具体的には、 以下のような処理が行われる。
( 2 a ) 符号を付された論理レジスタ番号は、 それぞれ付された符号に 対応して F Lから取り出され割り付けられる物理レジスタ番号にリネ一 ムする。 符号を付されていない論理レジスタ番号は、 それぞれ M Tをァ クセスして得られる物理レジスタ番号にリネームする。
( 2 b ) 命令群中でデスティネーション 'オペランドとして示される論 理レジスタ番号にそれぞれ対応する M Tのェントリの内容を、 それぞれ 付された符号に対応して割り付けられる物理レジスタ番号に書き換え る。 複数の命令において同じ論理レジスタ番号がデスティネーション- オペランドとして示されている場合には、 その中の最後方に位置する命 令に関する書き込みが有効となる。
以上が、 木実施例におけるレジスタ 'リネーミングの過程であるが、 ついで、 具体的な動作例について説明する。 いま、 本実施例のプロセッ サにおいて、 以下のような 4つの命令のレジスタ'リネーミングを行う ものとしょう：
命令 1 mul R0, Rl, R2 ； R0 = Rl * R2
命令 2 mul Rl, R3, R4 ； Rl = R3 * R4
命令 3 add R0, R0, Rl ； R0 = R0 + Rl
命令 4 div R0, R0, R5 ； R0 = R0 / R5
以上の命令列は、それ以前に位置する命令によって、 Rl， R2, 3, R4, R5 の各レジスタにそれぞれデータ Dl， D2, D3, D4, D5が入るものとして、 { (D 1*D2) + (D3*D4) } /D5 を計算し、 レジスタ R0 に格納する、 とレ、うも のである。
本実施例のプロセッサにおいて、 上記命令列に関してレジスタ'リネ 一ミングが行われる過程を、 以下に詳細に説明する。
まず、 レジスタ.リネーミングのための前処理が次のように行われる。 命令 1 mul R0 (@1) , Rl (none) , R2 (none)
命令 2 mul Rl (@2) , R3 (none) , R4 (none)
命令 3 add R0 (@3) , R0 (@1) , Rl (@2)
命令 4 div R0 (@4) , R0 (@3) , R5 (none)
即ち、 各命令において命令コードの次に示されるデスティネ一ション 'レジスタ 'オペランドに対して、 それぞれ順に符号 @1, @2, @3, @4を 付す。
2番目以降に位置する命令の各々において、 各ソース'レジスタ 'オペ ランドをその命令以前に位置する命令のデスティネ一ション'レジスタ' オペランドと比較し、 一致する場合に同じ符号を付す： 一致するものが 複数個存在する場合には、 その中の最後方に位置する命令におけるもの を選択する。
命令 1においては、 いずれのソース'オペランドにも符号を付すこと はない。 実際には、 「符号を付されない」 ソース'オペランドにはデフォ ルトの符号 （例えば @ 0 ) が付されることになる。
命令 2においては、 各ソース'オペランドを命令 1のデスティネ一シ ヨン'オペランド R0 と比較し、 この場合一致するものはないので符号 を付すことはない。
命令 3においては、 各ソース'オペランドを命令 1及び 2のデスティ ネーシヨン'オペランドと比較し、 この場合、 第 1 ソース'オペランドが 命令 1のデステイネ一ション 'オペランドと、 第 2ソース'オペランドが 命令 2のデスティネーション'オペランドと一致するので、 それぞれ符 号 @1, @2を付す。
命令 4においては、 各ソース ·オペランドを命令 1、 2及び 3のデス ティネーシヨン'オペランドと比較し、 この場合、 第 1ソース'オペラン ドが命令 1及び 3のデステイネ一ション 'オペランドと一致するので、 後の方の命令 3における符号 @3を付す。
以上のようなレジスタ ·リネーミングのための前処理は、 適切な回路 を用いることにより 1サイクルで実現される。
次サイクルにおいて、 レジスタ'リネーミングの実行及ぴ M Tの内容 の更新が行われるが、 この時点の M T及び F Lにある各 Fレジスタの内 容が図 2 (A)に示されるようなものであるとしょう。
符号を付されたレジスタ 'ォペランドは、 それぞれ付された符号に対 応して F Lから取り出され割り付けられる物理レジスタ番号にリネーム する。 また、 符号を付されていないレジスタ ·オペランドは、 それぞれ M Tを論理レジスタ番号でアクセスして得られる物理レジスタ番号にリ ネームし、 与えられた命令列は次のような内容に読み替えられる。
命令 1 mul PI 9, P03, P22
命令 2 mul P08, P29, P05
命令 3 add P27, PI 9, P08
命令 4 div P21, P27, P07
また、 命令 1〜 4におけるデスティネーション 'オペランドにそれぞ れ対応する M Tのェントリの内容を、 それぞれ付された符号に対応して 割り付けられる物理レジスタ番号に書き換える。 ここでは、 図 2 ( B )に 示されるように、 R0及ぴ R1に対応する M Tのェントリの内容がそれぞ れ P21、 P08に書き換えられている。 R0に関しては、 P19, P27， P21の 3 重の割り付けが存在するが、 M Tには最後の P21が書き込まれる。 さら に、 図 2 ( B )に示されるように、 物理レジスタ番号が取り出された各 F レジスタにフリーな物理レジスタの番号 P31， P01, P17, P14が補充され ている。
以上が、 本実施例のプロセッサにおける、 与えられた命令列に関する レジスタ'リネーミングの過程である。 また、 前処理の段階で、 マッピング 'テーブルの内容の更新に関する 論理レジスタ番号と符号の対応関係を確定しておくような構成とするこ ともできる。 即ち、 前処理の段階で、 同時にレジスタ ·リネーミングが 行われる複数の命令において、 同じ論理レジスタ番号がデスティネーシ ョン 'オペランドとして示されている場合、 その中の最後方に位置する 命令以外は、 マッピング'テ一ブルの内容の更新に関しては、 無効であ ることを確定しておくようにする。
例えば、 上述の動作例で、 前処理の段階で、
命令 1 R0→ @ 1 ：無効 命令 2 Rl→ @ 2 有効
命令 3 R0 -> @ 3 無効
命令 4 R0→ @ 4 有効
と確定しておき、 次サイクルにおいて、 有効の場合のみ、 付された符号 に対応して割り付けられる物理レジスタ番号の書き込みを可とする。 以上のように、 マツビング 'テーブルの内容の更新に関しても前処理 を行うような構成とすることで、 さらなる回路の簡素化が可能となる。 産業上の利用可能性
以上のように、 本発明のレジスタ ·リネーミング方式によれば、 命令 間の依存性の検出を前処理として行うようなパイブライン化によって、 比較的単純な回路を用いて、 ]サイクル当りより多くの命令の処理が可 能となる。

Claims

請 求 の 範 囲
1 . アーキテクチャ上規定されている論理レジスタの数を上回る数の物 理レジスタと、 割り付けられていない物理レジスタの番号を保持するフ リ一 'リストと、 各論理レジスタにそれぞれ対応して設けられた各ェン トリに物理レジスタ番号が書き込まれるようになっているマツビング- テ一ブルとを具備する out-of-order実行の可能なスーバースカラ'ァ一キ テクチヤを採用するプロセッサにおいて、
同時にレジスタ ·リネーミングが行われる複数の命令において、 ( a ) デスティネーション 'オペランドとして示される論理レジスタ番 号の各々に対し命令順の符号を付し、
( b ) ソース'オペランドとして示される論理レジスタ番号の各々に対 し、 同時に レジスタ ' リ ネー ミ ングが行われる命令と W A R (writ-after-read)依存関係にある場合に、 その依存関係にある命令のデス ティネーション'オペランドに付される符号を付した後に、
符号を付された論理レジスタ番号は、 それぞれ付された符号に対応し て該フリー ·リス 卜から取り出され割り付けられる物理レジスタ番号に リネームし、 符号を付されていない論理レジスタ番号は、 それぞれ該マ ッビング 'テーブルをアクセスして得られる物理レジスタ番号にリネ一 ムするようなレジスタ'リネーミング方式。
2 . 1クロック 'サイクル当りレジスタ'リネーミングを行う命令の数だ けの各々 1つの物理レジスタ番号が書き込まれるようになっている Fレ ジスタと、 各々のェントリに 1つの物理レジスタ番号が書き込まれるよ うになつているレジスタ 'ファイルで構成される循環型の F I F〇キュ 一を具備し、
割り付けが解除された物理レジスタの番号を随時該キューの末尾に加 え、
Fレジスタから物理レジスタ番号が取り出されるのに応じて、 物理レ ジスタ番号が取り出された Fレジスタに該キューの先頭から物理レジス タ番号を補充するようになっているフリ一' リス ト。
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