WO2001020667A1 - Circuit integre et procede de fabrication - Google Patents

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WO2001020667A1
WO2001020667A1 PCT/JP2000/006146 JP0006146W WO0120667A1 WO 2001020667 A1 WO2001020667 A1 WO 2001020667A1 JP 0006146 W JP0006146 W JP 0006146W WO 0120667 A1 WO0120667 A1 WO 0120667A1
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gate
film
integrated circuit
circuit device
semiconductor integrated
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PCT/JP2000/006146
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English (en)
French (fr)
Inventor
Takashi Kobayashi
Yasushi Goto
Tokuo Kure
Hideaki Kurata
Hitoshi Kume
Katsutaka Kimura
Shunichi Saeki
Original Assignee
Hitachi, Ltd.
Hitachi Device Engineering Co., Ltd.
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Publication date
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Priority to US10/899,119 priority patent/US7105409B2/en
Priority to US11/499,756 priority patent/US20060275986A1/en

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the present invention relates to a semiconductor integrated circuit device and a method of manufacturing the same, and more particularly to a technique for achieving high integration, high reliability, high speed, and low voltage operation of an electrically rewritable semiconductor integrated circuit device.
  • Flash memory is known as a device that can be collectively erased. Flash memory is excellent in portability and shock resistance, and can be electrically erased all at once.
  • flash memory has been rapidly demanded as a file (storage device) for small portable information devices such as portable personal computers and digital still cameras. Is expanding. An important factor in expanding the market is reducing the bit cost by reducing the memory cell area. For example, published on Jan. 10, 1996, Japan Society of Applied Physics, As described in Vol. 11, No. 11, plll 4 to pll 24, various memory cell systems for realizing this have been proposed.
  • Japanese Patent No. 2694618 (Reference 1) describes a virtual ground type memory cell using a three-layer polysilicon gate. That is, this memory cell is composed of a semiconductor region formed in a well in a semiconductor substrate and three gates.
  • the three gates are a floating gate formed on the well, a control gate formed on the floating gate, an adjacent control gate, and an erase gate formed between the floating gates.
  • the three gates are made of polysilicon, each separated by an insulating film, and the floating gate and the well are also separated by an insulating film.
  • the control gates are connected in the row direction to form a lead line.
  • the source and drain diffusion layers are formed in the column direction and are of a virtual ground type that shares the diffusion layers with the adjacent memory cells.
  • the erase gate is parallel to the channel and between the word lines (control gates) and parallel to the word lines.
  • independent positive voltages are applied to the read line and the drain, respectively, and the level of the well, the source, and the erase gate is set to 0 V.
  • hot electrons are generated in the channel near the drain, electrons are injected into the floating gate, and the threshold value of the memory cell increases.
  • Japanese Patent Application Laid-Open No. Hei 9-313157 discloses a split-gate type memory cell, which has a large overlap between a diffusion layer and a floating gate to form a diffusion layer.
  • a method has been proposed in which the potential of the floating gate is increased by the potential of the transistor, and a low voltage is applied to the word line to increase the generation and injection efficiency of the hot electron at the time of writing information.
  • the technique described in Document 1 has a memory cell structure in which the upper surface of the third gate is located above the upper surface of the floating gate.
  • the protrusion at the upper end of the floating gate and the third gate are opposed to each other with an interlayer insulating film interposed therebetween.
  • the electric field of the interlayer insulating film at the upper end portion of the floating gate locally increases, and a tunnel current mainly flows in this portion. Therefore, if the erase operation is performed repeatedly, the interlayer insulating film near the upper end of the floating gate is degraded, and the charge accumulated in the floating gate leaks to the third gate, making it difficult to retain data (retention). When it comes Problem.
  • repeated erasure causes a problem that electrons are trapped in the interlayer insulating film near the upper end of the floating gate, resulting in a reduction in tunnel current and a reduction in erase speed.
  • the memory cell described in Document 1 employs a memory channel structure called a split channel type in which a floating gate does not exist in a part of a channel portion.
  • the control of the split channel in the memory cell is performed by controlling the potential of a control gate (word line) existing on the split channel. Therefore, the word line also has a function as a split gate.
  • the word line When writing data to memory cells, it is necessary to increase the generation and injection efficiency of hot electrons. To this end, it is effective to increase the electric field in the vertical direction of the channel by increasing the potential of the floating gate and increase the electric field in the horizontal direction of the channel by lowering the potential of the split gate.
  • An object of the present invention is to provide a semiconductor integrated circuit device having high reliability and a high rewriting speed, and a method for manufacturing the same.
  • the present invention provides a first conductivity type well formed on a main surface of a semiconductor substrate, a second conductivity type semiconductor region formed in the well, and a first insulating film on the semiconductor substrate.
  • a first gate formed, a second gate formed on the first gate via a second insulating film, and a third gate formed via the first gate and a third insulating film.
  • an altitude of the third gate surface is lower than an altitude of the first gate surface.
  • the present invention also provides a step of forming a first conductivity type cell in a silicon substrate, a step of forming a first pattern serving as a floating gate on the silicon substrate via a first insulating film, and a step of: Forming a second conductivity type semiconductor region serving as a source / drain therein; forming a second insulating film covering the first pattern; and forming a second insulating film in a gap formed by the first pattern.
  • a method of manufacturing a semiconductor integrated circuit device comprising: a step of forming a third gate via an insulating film; and a step of forming a control gate above the floating gate and the third gate.
  • a method of manufacturing a semiconductor integrated circuit device characterized in that the height of the upper surface of the third gate is lower than the height of the upper surface of the first pattern serving as the floating gate.
  • the present invention further provides a step of forming a first conductivity type cell in a silicon substrate, a step of forming a third gate on the silicon substrate via a second insulating film, and a step of forming a source / drain in the well. Forming a second conductive type semiconductor region, forming a first insulating film covering the third gate, and forming the first insulating film in a gap formed by the third gate.
  • FIG. 1 is a partial plan view showing an example of a semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIGS. 2 (a), (b) and (c) are cross-sectional views taken along lines AA ′, BB ′ and C-C ′ in FIG. 1, respectively.
  • 3A to 3E are cross-sectional views illustrating an example of a method for manufacturing the semiconductor integrated circuit device according to the first embodiment.
  • FIGS. 4A to 4D are cross-sectional views illustrating an example of a method for manufacturing the semiconductor integrated circuit device according to the first embodiment.
  • FIGS. 5A to 5E are cross-sectional views illustrating an example of a method for manufacturing the semiconductor integrated circuit device according to the first embodiment.
  • Figure 6 is a graph showing the relationship between the number of rewrites and the threshold voltage when rewriting is performed repeatedly.
  • Fig. 8 is a graph showing the relationship between the elevation difference between the upper surface of the floating gate and the upper surface of the third gate and the potential difference between the control gate and the third gate when the erasing operation is completed in a predetermined time. .
  • FIGS. 9A to 9C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor integrated circuit device according to the second embodiment.
  • FIGS. 10A to 10D are cross-sectional views illustrating an example of a method for manufacturing a semiconductor integrated circuit device according to the third embodiment.
  • FIGS. 11A and 11B are cross-sectional views illustrating another example of the method of manufacturing the semiconductor integrated circuit device according to the third embodiment.
  • FIGS. 12A to 12C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor integrated circuit device according to the fourth embodiment.
  • FIGS. 13A and 13B are cross-sectional views showing an example of a method for manufacturing a semiconductor integrated circuit device according to the fourth embodiment
  • FIG. 13C is a cross-sectional view in which a part of FIG. Yes, (d) is an enlarged sectional view shown for comparison.
  • FIGS. 14A to 14C show another example of the method of manufacturing the semiconductor integrated circuit device according to the fourth embodiment. It is sectional drawing which showed.
  • FIGS. 15A to 15C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor integrated circuit device according to the fifth embodiment.
  • FIGS. 16A to 16C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor integrated circuit device according to a sixth embodiment.
  • FIGS. 17A and 17B are cross-sectional views illustrating an example of a method for manufacturing a semiconductor integrated circuit device according to the sixth embodiment.
  • FIGS. 18A to 18D are cross-sectional views illustrating an example of a method for manufacturing a semiconductor integrated circuit device according to the seventh embodiment.
  • FIGS. 19A to 19D are cross-sectional views illustrating an example of a method for manufacturing a semiconductor integrated circuit device according to the seventh embodiment.
  • 20A to 20C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor integrated circuit device according to the seventh embodiment.
  • FIGS. 21A to 21D are cross-sectional views illustrating an example of a method for manufacturing a semiconductor integrated circuit device according to the eighth embodiment.
  • FIGS. 22A to 22D are cross-sectional views illustrating an example of a method for manufacturing a semiconductor integrated circuit device according to the ninth embodiment.
  • FIGS. 23A to 23C are cross-sectional views illustrating an example of a method of manufacturing the semiconductor integrated circuit device according to the ninth embodiment.
  • FIGS. 24A to 24C are cross-sectional views illustrating an example of a method for manufacturing the semiconductor integrated circuit device according to the ninth embodiment.
  • a P-type (first conductivity type) well is formed in a silicon substrate, and a floating gate pattern (first pattern) is formed via a first insulating film.
  • a floating gate pattern first pattern
  • an n-type semiconductor region that becomes the source and drain Forming a second insulating film covering the first pattern, forming a third gate in a gap formed by the first pattern, and further forming a control gate.
  • the height of the upper surface of the third gate is formed lower than the height of the upper surface of the first pattern serving as a floating gate.
  • the third gate is formed by first forming a polycrystalline silicon film that completely fills the gap, and then performing dry etching on the polycrystalline silicon film. After forming a polycrystalline silicon film that completely fills the gap, The second method is to polish the polycrystalline silicon film by the chemical mechanical polishing method (CMP), and then dry-etch the polycrystalline silicon film. After forming the polycrystalline silicon film that completely fills the gaps, the CMP method is applied to the polycrystalline silicon film. There is a third method in which polishing is performed by using the method described above, and then the surface of the polycrystalline silicon film is oxidized, and the oxidized portion is selectively removed.
  • CMP chemical mechanical polishing method
  • the third gate is formed by forming a polysilicon film so as not to completely fill the gap, forming a photoresist film for filling the gap, and performing dry etching on the photoresist film and the polysilicon film.
  • the polysilicon film is polished by the CMP method to form a photoresist film that fills the gaps.
  • the sixth method of performing dry etching on the strike film and the polycrystalline silicon film can also be used.
  • the etching conditions can be selected so that the photoresist film and the polycrystalline silicon film are etched at substantially the same etching rate.
  • a silicon oxide film is formed on the polycrystalline silicon film, and a CMP is performed on the silicon oxide film and the polycrystalline silicon film.
  • the polycrystalline silicon film is polished by dry etching, and the polycrystalline silicon film is dry-etched to remove the silicon oxide film.
  • the thickness of the polycrystalline silicon film can be formed smaller than the thickness of the first pattern serving as the floating gate.
  • Another method of manufacturing a semiconductor integrated circuit device is to form a p-type (first conductivity type) wafer in a silicon substrate, and form a third gate on the silicon substrate via a second insulating film.
  • Forming a first pattern serving as a floating gate, and further forming a control gate the method comprising: forming a first pattern serving as a floating gate; and forming a control gate. It is formed lower than the altitude of the upper surface of one pattern.
  • the first pattern is a first method of dry-etching the polycrystalline silicon film after forming a polycrystalline silicon film that completely fills the gap, and forming a polycrystalline silicon film that completely fills the gap and then forming a polycrystalline silicon film.
  • the silicon film can be formed by any one of the fifth method and the fifth method in which polishing is performed by a CMP method.
  • the third gate can be formed in a self-aligned manner with respect to the floating gate.
  • the floating gate can be formed in a self-aligned manner with respect to the third gate.
  • a semiconductor integrated circuit device includes a first conductive type well formed on a main surface of a semiconductor substrate, a second conductive type semiconductor region formed in the module, and a first insulating film on the semiconductor substrate.
  • a first gate formed via the first gate, a second gate formed on the first gate via the second insulating film, and a third gate formed via the first gate and the third insulating film.
  • a third integrated circuit device having a third gate embedded in a gap between the first gates, wherein an elevation of the third gate surface is lower than an elevation of the first gate surface. .
  • the third gate can be an erase gate, a gate for controlling the split channel, or a gate having both functions.
  • the third insulating film can be a silicon oxide film to which nitrogen is added.
  • FIG. 1 is a partial plan view showing an example of a semiconductor integrated circuit device according to a first embodiment of the present invention.
  • FIGS. 2 (a), 2 (b) and 2 (c) show A-- FIG. 3 is a sectional view taken along lines A ′, ⁇ - ⁇ ′, and C-C ′.
  • each member is hatched to make the drawing easier to see, and some members are omitted.
  • the semiconductor integrated circuit device of this embodiment has a memory cell of a so-called flash memory.
  • the memory cell is a source / drain diffusion layer 205 in a cell 201 formed on a main surface of a semiconductor substrate 200, a first gate. (Floating gate) 203b, second gate (control gate) 211a, and third gate 207a.
  • the control gate (second gate) 21 la of each memory cell is connected in the row direction (X direction) to form a word line WL.
  • Floating gate (first gate) 203 b and cell 201 are gate insulating film (first insulating film) 202, Floating gate 203b and third gate 207a are insulating film (third insulating film) Film) 206a, floating gate 203b and word line (control gate) 211a are insulating films (second insulating film) 210a, third gate 207a and word line 211a Each is separated by an insulating film 208a.
  • the source / drain diffusion layer 205 is arranged to extend in the direction (y direction) perpendicular to the direction in which the word line 211a extends (x direction), and the memory cell source in the column direction (y direction) is arranged. Function as local source line and local data line connecting Z drain. That is, the semiconductor integrated circuit device of the present embodiment It is composed of a so-called contactless type array with no holes. A channel is formed in a direction perpendicular to the diffusion layer 205 (X direction).
  • the two end faces of the third gate 200 a are two end faces of the end face of the floating gate 203 b perpendicular to the lead line 211 a and the channel, respectively, and the insulating film 206 a Are present opposite each other.
  • the third gate 207a is buried in a gap between the floating line 213b in the direction (y direction) perpendicular to the lead line 211a and the channel. Furthermore, the floating gate 203b is symmetrical with respect to the third gate 207a, and the third gate 207a is symmetrical with respect to the floating gate 223b.
  • the pair of diffusion layers 205 forming the source Z drain are in an asymmetrical positional relationship with respect to the floating gate pattern 203 b, and one of the diffusion layers does not overlap with the floating gate. It has an offset structure.
  • the third gate 207a and the diffusion layer 205 are present such that their respective portions overlap.
  • a channel is also formed in the well below the third gate 207a, and the third gate 207a controls not only the erase gate but also the channel existing thereunder. Also works as a goodt.
  • a large positive voltage for example, about 12 V
  • a low voltage of about 2 V is applied to the third gate
  • a voltage of about 5 V is applied to the drain.
  • the source and the well are kept at 0 V.
  • a channel is formed in the well below the third gate 207a, a hot electron is generated in the channel at the end of the floating gate on the source side, and electrons are injected into the floating gate. That is, the third gate 207a functions as a gate for controlling a channel existing therebelow.
  • the generation and injection efficiency of hot-electron pins are increased as compared with the conventional NOR type flash memory, and writing can be performed in a region where the channel current is small. Therefore, parallel writing of many memory cells of kilobyte or more is possible with an internal power supply having the same current supply capability as before.
  • the third gate 207a When erasing, a large negative voltage, for example, 13.5 V, is applied to the word line, and a small positive voltage, for example, 3.5 V, is applied to the third gate. As a result, a tunnel current flows from the floating gate to the third gate, and the electrons stored in the floating gate are released. Toes Thus, the third gate 207a also functions as an erase gut. In the present embodiment, the structure is such that the upper surface of the third gate 207a is lower than the upper surface of the floating gate 203b.
  • the word The pitch in the line WL direction (x direction) and the local data line direction (y direction) can be double the minimum processing size. Therefore, it is possible to reduce the memory cell area to a minimum of 4 F 2 (F: minimum processing size) in a cross-point type array.
  • 3 to 5 are cross-sectional views illustrating an example of a method for manufacturing the semiconductor integrated circuit device according to the first embodiment.
  • a p-type (first conductivity type) well 201 is formed on a semiconductor substrate 200, and a gut insulating film (first insulating film) of about 12 nm is formed on the well 201 by, for example, a thermal oxidation method. 2) is formed (FIG. 3 (a)).
  • a CVD (Chemical Vapor Deposition) method can be used for depositing the polysilicon film 203 and the silicon nitride film 204.
  • the silicon nitride film 204 and the polysilicon film 203 are patterned by lithography and dry etching techniques. By this patterning, the silicon nitride film 204 and the polysilicon film 203 become the silicon nitride film 204a and the polysilicon film 203a (FIG. 3 (c)).
  • the silicon nitride film 204a and the polysilicon film 203a are patterned in a stripe shape so as to extend in the y direction.
  • arsenic (A s) ions are implanted into the well 201 by an oblique ion implantation method to form a diffusion layer 205 serving as a source Z drain of the memory cell.
  • the diffusion layer 205 functions as a source line or a data line of the memory cell.
  • the silicon nitride film 204a and the polysilicon film 204 3a functions as a mask, and the diffusion layer 205 is formed in self-alignment with the polysilicon film 203a.
  • the diffusion layer 205 is formed to extend in the y direction. . Further, since the diffusion layer 205 is formed by the oblique ion implantation method, the irradiated ions are shielded by the silicon nitride film 204 a and the polysilicon film 203 a, and the entire area between the polysilicon film 203 a is removed. No diffusion layer 205 is formed in the region. Further, since ions are irradiated from an oblique direction, a diffusion layer 205 is also formed in a part of the lower portion of the polysilicon film 203a. As a result, the third gate 207a and the diffusion layer 205 are formed so as to partially overlap each other, as described above, and a channel is also formed in the well 201 below the third gate 207a. Will be formed.
  • the members (silicon nitride film 204a and polysilicon film 203a) etched in this step do not contain a metal film or a metal compound, the metal is not included in the cleaning step after this etching step. Eluted metal does not reattach to the eluted and etched member wall surface. Therefore, no metal (impurity) is contained in the silicon oxide film 206 described in the next step, so that defects in the silicon oxide film 206 can be suppressed low and reliability can be increased.
  • a silicon oxide film 206 for separating the floating gate 203b and the third gate 207a is formed by the following method.
  • a silicon oxide film of about 10.5 nm is deposited by low pressure chemical vapor deposition (LPCVD) (Fig. 3 (e)).
  • LPCVD low pressure chemical vapor deposition
  • the silicon oxide film is heat-treated in an ammonia atmosphere, and nitrogen is introduced into the silicon oxide film 206.
  • wet oxidation is performed on the silicon oxide film 206 into which nitrogen has been introduced. This is to remove the hydrogen introduced into the silicon oxide film by the heat treatment in ammonia.
  • the silicon oxide film 206 formed by such a method has a small amount of charge traps in the film and has a high rewrite resistance. That is, if electric charges are trapped in the silicon oxide film 206, the trapped electrons move to the third gate in a state of being left, and if the amount of the moving electrons is large, a retention failure may be caused. Becomes larger. Since the amount of mobile electrons increases with the trap density, the larger the amount of traps in the silicon oxide film 206, the higher the probability of causing retention failure. However, in the present embodiment, since the amount of charge trapping in the film is suppressed, retention failure can be suppressed, and high rewrite durability can be realized. As described above, the silicon oxide film 206 does not contain metal impurities.
  • a phosphorus (P) -doped polysilicon film 207 serving as the third gate 207a is deposited so as to completely fill the gap between the floating gate patterns 203a (FIG. 4A).
  • the polysilicon film 207 is formed by, for example, a CVD method. Thereafter, for example, anisotropic dry etching is performed to etch back the polysilicon film 207. As a result, a third gate 207a having a predetermined thickness is formed in the gap between the floating gate patterns 203a (FIG. 4B).
  • the thickness of the polysilicon film (third gate 207a) remaining after the etch back is adjusted so as to be smaller than the thickness of the floating gate polysilicon 203a.
  • the third gate 207a As described above, by forming the third gate 207a thin, the reliability of the insulating film 206a that insulates the floating gate polysilicon 203a from the third gate 207a is improved, and the retention failure is reduced. What can be done is as described above.
  • a silicon oxide film 208 is deposited so as to completely fill the gap between the floating gate patterns 203a (FIG. 4 (c)).
  • a CVD method is used for depositing the silicon oxide film 208.
  • the silicon oxide film 208 is polished by, for example, chemical mechanical polishing (CMP) until the silicon nitride film 204a is exposed.
  • CMP chemical mechanical polishing
  • the silicon nitride film 204b is removed using, for example, a hot phosphoric acid aqueous solution to expose the surface of the polysilicon 203a (FIG. 5 (a)).
  • a polysilicon film 209 doped with phosphorus (P) is deposited (FIG. 5 (b)) and anisotropically dry-etched (polysilicon film 209 becomes 209a) (FIG. 5 (c) )).
  • the polysilicon film 209a is electrically connected to the polysilicon 203a.
  • a floating gate is formed with two layers of polysilicon. Polysilicon 209a has the effect of increasing the surface area of the floating gate and increasing the coupling ratio of the memory cell. This makes it possible to reduce the internal operating voltage during writing / erasing.
  • a nitrogen-doped silicon oxide film (about 10.5 nm in thickness) 210 for separating the floating gate and the word line is formed by the same method as that shown in FIG. 3 (e). Figure 5 (d)).
  • a polysilicon film, a tungsten nitride film, a laminated film of a tungsten film, a so-called polymetal film are deposited, and are patterned by lithography and dry etching to form word lines 211a.
  • This patterning is performed so that the word line 211a extends in the X direction, that is, the direction (X direction) perpendicular to the extending direction (y direction) of the diffusion layer 205 and the third gate 207a. It is patterned to extend to
  • the silicon oxide film 210 and the polysilicon films 209a and 203a were etched to complete the floating gate.
  • the silicon oxide film 210 became the polysilicon 210a and the polysilicon 200 3a and 209a are respectively 203b and 209b) (FIG. 5 (e)).
  • the force for performing etching under the condition that the silicon oxide film can be etched at the stage where the silicon oxide film 210 is etched.
  • the silicon is etched but the silicon oxide film is not etched, and the etching is performed under the conditions of selective etching.
  • the insulating film 208a which is a silicon oxide film, is etched.
  • the third gate 207a under the insulating film 208a is not etched. That is, by this etching step, the third gate 207a maintains the striped shape extending in the y direction, and the floating gate 203b moves in the X and y directions. It is divided in both directions, forming an island-shaped floating gate.
  • FIG. 6 is a graph showing the relationship between the number of rewrites and the threshold voltage when the memory cell formed by the above method is repeatedly rewritten.
  • data of a memory cell created using the technique of the above-mentioned Document 1 is shown as a conventional technique.
  • the upper surface of the floating gate is lower than the upper surface of the third gate.
  • an erasing voltage is applied to the third gate in a memory cell having such a structure, the lines of electric force concentrate on the convex portion at the upper end of the floating gate, and the electric field of the interlayer insulating film that insulates the polysilicon between these portions causes a floating gate side wall. It increases compared to the flat part.
  • a tunnel current flows only in the convex portion at the upper end of the floating gate, and as a result, the interlayer insulating film in a portion in contact with the convex portion deteriorates with a small number of rewrites, and electrons are trapped. It is thought that such an electron trap effectively reduces the electric field applied to the interlayer insulating film, resulting in a decrease in the erase speed and a narrow threshold window.
  • FIG 7 after rewriting 1 0 6 times a memory cell of the present embodiment is a graph showing the results of the change in the threshold voltage was measured when allowed to stand.
  • the figure also shows the results of the conventional technique similar to the above.
  • Figure 8 shows the difference in elevation between the upper surface of the floating gut and the upper surface of the third gate and the control gate and the third gate when the erasing operation was completed in a predetermined time.
  • 6 is a graph showing a relationship with a potential difference between the points.
  • the thickness of the floating gate is fixed.
  • the altitude difference is a positive value
  • the upper surface of the third gate is lower than the upper surface of the floating gate
  • the altitude difference is a negative value.
  • the figure shows that the lower the upper surface of the third gate is than the upper surface of the floating gate, the smaller the voltage between the third gate control gates at the time of erasing and the lower the operating voltage.
  • the upper surface of the third gate is higher than the upper surface of the floating gate, a short circuit occurs between the lead line and the third gate, causing a defect that a desired memory cell operation cannot be performed.
  • this defect could be suppressed.
  • the memory cell formed by the above method has a third gate other than the floating gate and the control gate, the dimensions in the local data line direction and the lead line direction are each twice the minimum processing dimension F. It was possible. Therefore, it was possible to reduce the memory cell area 4 F 2.
  • FIG. 9 is a cross-sectional view illustrating an example of the method for manufacturing the semiconductor integrated circuit device according to the second embodiment of the present invention.
  • the difference between the manufacturing method of the present embodiment and the manufacturing method of the first embodiment is that when the polysilicon film serving as the third gate is deposited, its thickness is smaller than that of the first embodiment. Then, a resist is buried in the recess on the polysilicon in the gap between the floating gate patterns formed after the film is deposited, and the above-mentioned resist and the polysilicon serving as the third gate are etched back at substantially the same speed, and only the polysilicon is interposed between the floating gate patterns. leave.
  • the planar arrangement of the flash memory cells, the cross-sectional structure after completion, and the operation method are the same as those in the first embodiment, and a description thereof will be omitted.
  • a silicon substrate 200 has a well 201, a gate oxide film 202, and a floating gate pattern 203a. , 204 a, a diffusion layer 205, and a silicon oxide film 206 to which nitrogen was added for separating the floating gate from the third gate were sequentially formed (not shown).
  • the thickness of the polysilicon layer 212 is approximately the thickness of the third gate after the completion of the memory cell.
  • a photoresist 21 was applied so as to completely fill the gap between the floating gate patterns 203a and 204a (FIG. 9 (b)). Thereafter, the photoresist 2 13 and the polysilicon film 2 12 are etched back at substantially the same speed, and only the polysilicon film 2 1 2 is formed in the gap between the floating gate patterns 203 and 204 a by a predetermined thickness. It is left (polysilicon 212 becomes 212a) (FIG. 9 (c)). The etching was terminated when the photoresist completely disappeared.
  • the silicon oxide film 208a, the second floating gate polysilicon film 209a, and the nitrogen-added silicon oxide film 208a were formed in the same manner as in FIGS. 4 (c) to 5 (e) of the first embodiment.
  • a memory cell was completed by forming a silicon oxide film 210 and a word line 211a made of a polymetal film.
  • the memory cell formed by this method was able to reduce the variation in the film thickness of the third gate 211a as compared with the first embodiment. That is, since the polysilicon film 211 is formed as a film, and this film thickness can be used as the film thickness of the third gate, it is easy to control the thickness of the third gate. Further, in the present embodiment, since the resist 213 having a high fluidity is formed, the surface flatness of the resist 213 at the start of the etch-back can be improved. Therefore, the flatness of the third gate after the etch back can be improved. Further, in the present embodiment, the end point of the etch back can be easily detected by monitoring the plasma emission intensity caused by the resist 21. As a result, it is easy to control the thickness of the third gate.
  • the third gate is formed by etch-back, and the etch-back is performed by time management, so that the film thickness control becomes more difficult than in the present embodiment. Therefore, in the present embodiment, the variation in the coupling ratio between the memory cells can be reduced, and the write / erase time can be made uniform.
  • the narrowing of the threshold window ⁇ during repeated rewriting can be suppressed as compared with the conventional technology.
  • it is possible to suppress threshold fluctuations after standing. was possible.
  • operation was possible at low voltage.
  • a short circuit between the erase gate and the floating gate could be suppressed.
  • the writing unit can be increased, and the writing speed can be increased.
  • FIG. 10 is a cross-sectional view illustrating an example of a method for manufacturing a semiconductor integrated circuit device according to Embodiment 3 of the present invention.
  • the difference between the manufacturing method of the present embodiment and the manufacturing method of the second embodiment is that, after depositing a polysilicon film serving as the third good, before applying a photoresist and performing etch-back, a chemical mechanical polishing method is used. This is the point where the polysilicon film on the floating gate pattern has been removed.
  • the planar arrangement of the flash memory cells, the cross-sectional structure after completion, and the operation method are the same as those in the first embodiment, and are omitted here.
  • the method for manufacturing the memory cell is as follows. First, a silicon substrate 200, a gate oxide film 202, floating gate patterns 203a and 204a, a diffusion layer are formed on a silicon substrate 200 by the same method as shown in FIGS. 3 (a) to 3 (e) of the first embodiment. 205, a silicon oxide film 206 to which nitrogen was added for separating the floating gate and the third gate was sequentially formed (not shown).
  • a polysilicon film 214 doped with phosphorus serving as a third gate was deposited so as not to fill the gap between the floating gate patterns 203a and 204a (FIG. 10 (a)).
  • the thickness of the polysilicon film 214 is approximately the thickness of the third gate after the completion of the memory cell.
  • the polysilicon film 214 was polished and removed by chemical mechanical polishing (CMP) until the silicon nitride film 204a of the floating gate pattern was exposed (polysilicon film 214 and silicon oxide film 20a). 6 is 2 14 a and 2 06 a, respectively) (Fig. 10 (b)).
  • CMP chemical mechanical polishing
  • a photoresist 215 was applied so as to completely fill the gap between the floating gate patterns 203a and 204a (FIG. 10 (c)). Thereafter, the photoresist 215 and the polysilicon antinode 221a are etched back at approximately the same speed, leaving only the polysilicon film 215a in the gap between the floating gate patterns 203a, 204a with a predetermined thickness ( Polysilicon 2 14a becomes 2 14b) (FIG. 10 (d)). The etching was terminated when the photoresist completely disappeared. 0 1
  • the silicon oxide film 208a, the second-layer floating gate polysilicon film 209a, and the silicon oxide film to which nitrogen is added are formed in the same manner as in FIGS. 4 (c) to 5 (e) of the first embodiment.
  • a memory cell was completed by forming word lines 211a made of a polymetal film.
  • the memory cell formed by this method was able to further reduce the thickness variation of the third gate 214 b as compared with the second embodiment. That is, in the present embodiment, since the upper surface of the polysilicon film 214 is polished in advance by the CMP method, the etching amount of the polysilicon can be reduced. As a result, the thickness variation of the third gate 214b can be reduced. As a result, the coupling ratio variation between memory cells could be reduced, and the write / erase time was made uniform.
  • the narrowing of the threshold window ⁇ during repeated rewriting can be suppressed as compared with the conventional technology.
  • a short circuit between the erase gate and the floating gate could be suppressed.
  • the writing unit can be increased, and the writing speed can be increased.
  • a silicon oxide film 214 ′ (for example, a TEOS oxide film, an SOG film, etc.) is formed (FIG. 11 (a)).
  • the silicon oxide film 214 'and the polysilicon film 214 can both be polished by the CMP method (the silicon oxide film 214' becomes 2114a ') (FIG. 11B).
  • the polysilicon film 214 does not fall down inside the recess by the CMP method and is not damaged.
  • the silicon oxide film 214a ' is selectively removed, and the steps after FIG. 10B can be continued.
  • FIGS. 12 and 13 are cross-sectional views illustrating an example of the method for manufacturing the semiconductor integrated circuit device according to the fourth embodiment of the present invention.
  • the difference between the manufacturing method of the present embodiment and the manufacturing method of the second embodiment is that a silicon oxide film is formed after depositing a polysilicon film serving as a third gate, and is used as a protective film at the time of etching back. is there.
  • the planar arrangement of the flash memory cells, the cross-sectional structure after completion, and the operation method are the same as those in the first embodiment, and are omitted here.
  • a well 201, a gate oxide film 202, floating gate patterns 203a and 204a, a diffusion layer 205, and a silicon oxide film 206 to which nitrogen is added for separating the floating gate and the third gate are sequentially formed on the substrate 200. (Not shown).
  • a phosphorus-doped polysilicon antinode 216 serving as a third gate was deposited so as not to fill the gap between the floating gate patterns 203a and 204a (FIG. 12 (a)).
  • the thickness of the polysilicon film 216 is approximately the thickness of the third gate after the completion of the memory cell.
  • a silicon oxide film 217 was formed as a protective film when the polysilicon film 216 was etched back (FIG. 12B).
  • the polysilicon film 2 16 and the silicon oxide film 2 17 were polished and removed by a chemical mechanical polishing method until the silicon nitride film 204 a of the floating gate pattern was exposed (polysilicon film 2 16, silicon
  • the oxide films 206 and 217 are 216a, 206a and 217a, respectively (FIG. 12 (c)).
  • the polysilicon film 216a is etched back, and the polysilicon film 216a is left at a predetermined thickness in a gap between the floating gate patterns 203a and 204a. 16 b) (Fig. 13 (a)).
  • the silicon oxide film 208a, the second floating gut polysilicon film 209a, and the nitrogen-added silicon oxide film 2a were formed in the same manner as in FIGS. 4 (c) to 5 (e) of the first embodiment. 10.
  • a word line 211a made of a polymetal film was formed to complete the memory cell.
  • narrowing of the threshold window at the time of repeated rewriting can be suppressed as compared with the prior art.
  • the writing unit can be increased, and the writing speed can be increased.
  • the silicon oxide film 217a is formed on the third gate 216b. Since the silicon oxide film 217a is not covered with the silicon oxide film 217a, the side wall portions (both ends of the third gate 216b) which are not covered with the silicon oxide film 217a are selectively etched. You. For this reason, in the completed state of the third gate 216b, the etching cross-sectional shape at both ends thereof can be formed sufficiently flat even at the side wall portion. That is, since the etching rate of the side wall portion is slow in normal etching, the shape is formed in such a shape that a sharp projection P is left on the side wall portion as shown in FIG. 13D.
  • the silicon oxide film 217a functioning as a mask is formed at the center as described above, the shape is not formed. Therefore, the altitude of the third gate 216b can be surely formed lower than the altitude of the floating gate 203a, and the object of the present invention can be reliably achieved.
  • a thick silicon oxide film 217c filling the concave portion may be formed (FIG. 14A).
  • the silicon oxide film 217c and the polysilicon film 216 are polished by the CMP method (FIG. 14B).
  • the silicon oxide film 217c becomes the silicon oxide film 217d
  • the polysilicon film 216 becomes the polysilicon film 216a.
  • the polysilicon film 211a is etched back, and the polysilicon film 216a is left at a predetermined thickness in the gap between the floating gate patterns 203a, 204a. 2 16 b) (Fig. 14 (c)).
  • the silicon oxide film 217 d is removed, and the steps after FIG. 13B are continued. In such a case, it is possible to prevent the polysilicon film 2 16 from being damaged by being fallen inside the concave portion by the CMP method.
  • Example 5 it is possible to prevent the polysilicon film 2 16 from being damaged by being fallen inside the concave portion by the CMP method.
  • FIG. 15 is a cross-sectional view illustrating an example of a method for manufacturing a semiconductor integrated circuit device according to Example 5 of the present invention.
  • the chemical mechanical polishing method and the etch back by dry etching were used in combination.
  • the planar arrangement of the flash memory cells, the cross-sectional structure after completion, and the operation method are the same as those in the first embodiment, and are omitted here.
  • a silicon substrate 200 is provided with a cell 201, a gate oxide film 202, a floating gate pattern 203a, 204a, a diffusion layer 205, Nitrogen to separate the floating gate from the third gate An added silicon oxide film 206 was sequentially formed (not shown).
  • a polysilicon film is deposited 2 1 8 doped with phosphorus to be the third gate so as to completely bury the gap between the floating gate patterns 203 a, 204 a (FIG. 1 5 (a)).
  • the polysilicon film 218 was polished and removed by a chemical mechanical polishing method until the silicon nitride film 204a of the floating gate pattern was exposed (the polysilicon film 218 and the silicon oxide film 206 were each 2 18a, 206a) (Fig. 15 (b)).
  • polysilicon film 218a is etched back to leave a predetermined thickness in the gap between the floating gate patterns 203a and 204a (polysilicon 218a becomes 218b) (FIG. 1) 5 (c)).
  • the silicon oxide film 208a, the second-layer floating gate polysilicon film 209a, and the silicon oxide film 2 added with nitrogen are formed in the same manner as in FIGS. 4 (c) to 5 (e) of the first embodiment. 10.
  • a word line 211a made of a polymetal film was formed to complete the memory cell.
  • the memory cell formed by this method was able to suppress the narrowing of the threshold window at the time of repeated rewriting as compared with the conventional technology. In addition, it was possible to suppress threshold fluctuation after leaving. In addition, operation was possible at low voltage. In addition, the short circuit between the third gate and the floating gate could be suppressed. Moreover, it was possible to reduce the memory cell area 4 F 2. Further, the writing unit can be increased, and the writing speed can be increased.
  • the polysilicon film 218 is polished as shown in FIG. 15B, so that the surface is flattened. Therefore, the amount of polysilicon to be removed in the subsequent etch back can be reduced, and the load of the etch back step can be reduced. In addition, since etching is performed after planarization, there is an advantage that the surface of the polysilicon film 218b can be easily formed flat.
  • FIGS. 16 and 17 are cross-sectional views illustrating an example of a method for manufacturing a semiconductor integrated circuit device according to Example 6 of the present invention.
  • the difference between this embodiment and Embodiments 1 to 5 is that the third gate Is that the height of the upper surface of the polysilicon film is adjusted by a thermal oxidation method.
  • the planar arrangement of the flash memory cells, the cross-sectional structure after completion, and the operation method are the same as those in the first embodiment, and are omitted here.
  • a silicon substrate 200, a gate oxide film 202, floating gate patterns 203a and 204a, and a diffusion layer 205 are formed on a silicon substrate 200 by the same method as shown in FIGS. 3 (a) to 3 (e) of the first embodiment. Then, a silicon oxide film 206 to which nitrogen was added for separating the floating gate and the third gate was formed sequentially (not shown).
  • a polysilicon film is deposited 2 1 9 doped with phosphorus to be the third gate so as to completely bury the gap between the floating gate patterns 2 03 a, 204 a (FIG. 1 6 (a)).
  • anisotropic dry etching is performed to etch back the polysilicon film 219 and leave it in the gap between the floating gate patterns 203a (polysilicon 219 becomes 219a) (FIG. 1) 6 (b)).
  • a silicon oxide film 220 is formed on the surface of the polysilicon film 219a by thermal oxidation so that the upper surface of the polysilicon 219a is at a desired position below the floating gate polysilicon 203a.
  • Polysilicon 219a becomes 219b)
  • nitrogen in the silicon oxide film 206 has an effect of suppressing oxidation of the side wall of the floating gate polysilicon 203a, which is convenient.
  • the silicon oxide film 206 existing on the upper surface of the silicon nitride film pattern 204a was removed with a hydrofluoric acid aqueous solution (the silicon oxide film 206 becomes 206b) (FIG. 17 (a)).
  • the silicon nitride film 204a was removed using a hot phosphoric acid aqueous solution to expose the surface of the polysilicon 203a (FIG. 17 (b)).
  • the variation in the thickness of the third gate 219 b can be reduced as compared with the first to fifth embodiments. That is, in the etch pack process shown in FIG. 16 (b), the surface of the polysilicon film 219a formed in the recess between the floating gates is formed at a relatively shallow position, so that it can be formed flat. Further, since the silicon oxide film 220 is formed by the thermal oxidation method, the thickness control thereof is relatively easy. Therefore, the third gate The thickness of 219b can be formed with good controllability, and the thickness variation can be suppressed. As a result, the coupling ratio variation between memory cells could be reduced, and the write / erase time was made uniform.
  • FIGS. 18 to 20 are cross-sectional views illustrating an example of a method for manufacturing a semiconductor integrated circuit device according to Embodiment 7 of the present invention.
  • the present embodiment unlike the first to sixth embodiments, a case will be described in which the third gout is formed before the formation of the floating gate pattern.
  • the plane arrangement and operation method of the flash memory cell are the same as those in the first embodiment, and are omitted here.
  • a gate oxide film 3 32 of about 12 nm was formed, for example, by thermal oxidation (FIG. 18 (a)).
  • a phosphorus-doped polysilicon film 303 and a silicon oxide film 304 serving as a third gut were sequentially deposited (FIG. 18 (b)).
  • the silicon oxide film 304 and the polysilicon film 303 were patterned by lithography and dry etching techniques (the silicon oxide film and the polysilicon film become 304 a and 303 a, respectively).
  • Figure 18 (c) the silicon oxide film and the polysilicon film become 304 a and 303 a, respectively.
  • arsenic ions were implanted by an oblique ion implantation method to form a diffusion layer 305 serving as a source Z drain of the memory cell (FIG. 18 (d)).
  • a silicon oxide film 306 to which nitrogen was added for separating the floating gate and the third gate was formed by the same method as that of FIG. 3 (e) of Example 1 (FIG. 19 (a)). )), a polysilicon film 3 0 7 was Dobingu phosphorus as a floating gate third gate pattern 3 0 3 a, 3 0 4 a gap is deposited to completely fill (Fig. 1 9 (b)).
  • a polysilicon film 308 doped with phosphorus is deposited (FIG. 19 (d)), and this is anisotropically dry-etched (the polysilicon film 308 becomes 308a) (FIG. 2). 0 (a)).
  • the present polysilicon film 308a is electrically connected to the polysilicon 307a, and a floating gate is formed by the two layers of polysilicon.
  • Polysilicon 308a has the effect of increasing the surface area of the floating gate and increasing the coupling ratio of the memory cell. This makes it possible to reduce the internal operating voltage during write Z erasure.
  • a polysilicon film, a tungsten nitride film, a laminated film of a tungsten film, a so-called polymetal film 310 is deposited, and this is patterned by a known lithography and dry etching technique to form a word line (polymetal film).
  • 3 10 becomes 3 10 a).
  • the contacts reaching the word line 310a, the source Z drain diffusion layer 305, the wenore 301, and the third gate 303a are formed.
  • a hole was formed, a metal film was subsequently deposited, and this was patterned to form a wiring, thereby completing a memory cell.
  • the variation in the write / erase time between bits could be reduced as compared with the first to sixth embodiments. This is because in the present embodiment, since the position of the upper surface of the third gate is determined by the deposited film thickness of the polysilicon film 303, the variation in the power coupling ratio between the memory cells can be reduced.
  • the floating gate pattern formed by the silicon oxide film 208 formed in Example 5 was used. This eliminates the need for embedding between holes 203a and planarization by mechanical chemical polishing, thereby simplifying the manufacturing process.
  • the narrowing of the threshold window at the time of repeated rewriting can be suppressed as compared with the conventional technology.
  • a short circuit between the third gate floating gate could be suppressed.
  • the writing unit can be increased, and the writing speed can be increased.
  • FIG. 21 is a cross-sectional view illustrating an example of a method for manufacturing a semiconductor integrated circuit device according to Example 8 of the present invention.
  • the manufacturing method of this embodiment is another example in which the third gate is formed before forming the floating gate pattern.
  • the plane layout and operation method of the flash memory cells are the same as in the first embodiment, and are omitted here.
  • a p-type capacitor 301, a gate oxide film 302, a polysilicon film 303a, a silicon oxide film are formed on a silicon substrate 300.
  • a diffusion layer 304 serving as a source Z drain of the memory cell and a silicon oxide film 306 added with nitrogen are formed.
  • a phosphorus-doped polysilicon film 311 serving as a floating gate was deposited.
  • the thickness of the polysilicon film 311 was set to a value such that the gap between the third gate patterns 303a and 304a was not filled (FIG. 21 (a)).
  • the polysilicon film 311 was polished and removed by a chemical mechanical polishing method (CMP method) until the upper surface of the silicon oxide film 304a was exposed.
  • CMP method chemical mechanical polishing method
  • the oxide films 304a and 306 become 304b and 306a, respectively (Fig. 21 (b)).
  • an etch back method may be used. Also, etch back may be performed after the resist is embedded. Furthermore, the CMP method may be performed after the silicon oxide film is embedded.
  • a silicon oxide film 310 with a thickness of about 10.5 nm was added with nitrogen to separate the floating gate from the word line. (Fig. 21 (c)).
  • a polysilicon film, a tungsten nitride film, a laminated film of a tungsten film, a so-called polymetal film 310 was deposited, and this was patterned by a known lithography and dry etching technique to form a word line (polymethanol film).
  • 3 10 becomes 3 10 a).
  • the silicon oxide film 309 and the polysilicon films 308a and 307a were sequentially etched to complete the floating gate. (Thus, the polysilicon 307a became 307b and the silicon oxide 307b respectively.
  • the film 309 becomes 309a) (FIG. 21 (d)).
  • the contact extending to the word line 310a, the source Z drain diffusion layer 305, the well 301, and the third gate 303a is formed.
  • a hole was formed, and then a metal film was deposited and then patterned to form a wiring, thereby completing a memory cell.
  • the variation in the write Z erase time between bits could be reduced.
  • the floating gate was formed of one layer of polysilicon, the manufacturing process was further simplified as compared with the seventh embodiment.
  • the narrowing of the threshold window at the time of repeated rewriting can be suppressed as compared with the conventional technology.
  • operation was possible at low voltage.
  • the writing unit can be increased, and the writing speed can be increased.
  • FIGS. 22 to 24 are sectional views showing an example of a method for manufacturing a semiconductor integrated circuit device according to a ninth embodiment of the present invention.
  • a p-type well 401 was formed in a silicon substrate 400, and a field oxide film 402 serving as an element isolation region was formed thereon (FIG. 22 (a)).
  • a gate oxide film 403 was formed by, for example, a thermal oxidation method (FIG. 22 (b)).
  • a phosphorus-doped polysilicon film 404 serving as a floating gate was deposited (FIG. 22 (c)), and the polysilicon film 404 was patterned by lithography and dry etching to form a floating gate. (Polysilicon film is 4 0 4 a) (Fig. 22 (d)).
  • arsenic ions were implanted by an ion implantation method to form a diffusion layer 405 serving as a source / drain of the memory cell (not shown).
  • an insulating film 406 for separating the floating gate and the third gate was formed by the method shown in FIG. 3E of Example 1 (FIG. 23A).
  • a phosphorus-doped polysilicon film 410 serving as a third gate was deposited so as to completely fill the gap between the floating gate patterns 404a (FIG. 23 (b)). Thereafter, the polysilicon film 410 was etched back by a dry etching technique so that the upper surface was lower than the upper surface of the floating gate polysilicon 404a (polysilicon 410 was 4100a (Fig. 23 (c)).
  • a silicon oxide film 408 doped with nitrogen for separating the floating gate and the word line was formed by the same method as that shown in FIG. 3 (e) (FIG. 24 (a)).
  • a polysilicon film, a tungsten nitride film, a laminated film of a tungsten film, a so-called polymetal film 409 is deposited (FIG. 24 (b)), and this is patterned by lithography and dry etching to form a word.
  • a line was formed (the polymetal film 409 becomes 409a) (FIG. 24 (c)).
  • the contacts reaching the word line 409a, the source Z drain diffusion layer 405, the well 410, and the third gate 407a are formed.
  • a hole was formed, and then a metal film was deposited and then patterned to form a wiring, thereby completing a memory cell.
  • semiconductor substrate silicon substrate
  • 20 1, 30 1, 40 1 ... ⁇ ell
  • a polysilicon film serving as a gate serving as a gate
  • a polysilicon film, a tungsten nitride film, and a laminated film of a tungsten film are used as the material of the word line.
  • another barrier metal film for example, tungsten, titanium, tantalum, or the like is used.
  • the same effect can be obtained by using a transition metal element alone, or its nitride, or its silicide, aluminum nitride, cobalt silicide, molybdenum silicide, or even an alloy film such as titanium tungsten. Is obtained.
  • polysilicon film and metal The same effect can be obtained with a silicide laminated film, a so-called polyside film.
  • a stacked film of a polysilicon film, a tungsten nitride film, and a tungsten film is used as the material of the word line.
  • a stacked film of a polysilicon film and a metal silicide may be used instead. The effect of is obtained.
  • a typical example of the metal silicide is a tungsten silicide film. Similar effects can be obtained with a polysilicon single-layer film.
  • a silicon oxide film to which nitrogen is added is used as an insulating film for separating the floating gate and the third gate.
  • a silicon oxide film formed by a conventional thermal oxidation method or CVD method may be used.
  • the silicon oxide film to which nitrogen is added is used also for the insulating film separating the floating gate and the control gate, but the internal operating voltage and the rewriting speed during rewriting are not so important.
  • a stacked film of a silicon oxide film / silicon nitride film and a silicon oxide film which has been widely used in the past, that is, a so-called oNO film may be used.
  • an n-channel memory cell in which an n-type diffusion layer is formed in a p-type cell has been described as an example.
  • the p-type cell has an n-type diffusion layer and the diffusion layer has a p-type. Similar effects can be obtained in a channel type memory cell.
  • the potentials of the control gate, the third gate, and the drain at the time of writing are relatively negative relative to the jewel potential. In this case, electron injection is caused by the hot electron.
  • the third gate has both functions of the gate for controlling the split channel at the time of writing and the erase gate, but it is sufficient that the third gate has one of the functions.
  • the state of the electrons stored in the floating gate must be at least two states, but four or more states are formed, and two bits or more are formed in one memory cell. May be applied to a so-called multi-value storage for storing the data of the above.
  • multi-valued storage even if the amount of electrons stored in the floating gate is controlled with high precision and the threshold distribution at each level is compressed, the threshold state is the lowest compared to binary storage. There is a problem that the difference between the highest threshold state and the highest threshold state becomes large. For this reason, in the case of the Fowler-Nordheim type rewriting, there was a problem that the rewriting speed was slow and the force ⁇ writing voltage was high.
  • both writing and erasing can be performed at a low voltage of 13.5 V or less, in other words, rewriting can be performed at high speed.
  • the present invention is also widely applicable to semiconductor devices such as one-chip microcomputers and system LSIs having a memory cell array having nonvolatile semiconductor memory elements.
  • the reliability after repeated rewriting of the semiconductor integrated circuit device can be improved.
  • the internal operating voltage of the semiconductor integrated circuit device can be reduced.
  • the yield of the semiconductor integrated circuit device can be improved.
  • the operation speed of the semiconductor integrated circuit device can be improved.

Description

明 細 書 半導体集積回路装置およびその製造方法 技術分野
本発明は半導体集積回路装置およびその製造方法に関し、 特に電気的書き換え が可能な半導体集積回路装置の高集積化、 高信頼化、 高速で、 低電圧の動作を実 現する技術に関する。
背景技術
電気的書き換えが可能な半導体集積回路装置のうち、 一括消去が可能なものと していわゆるフラッシュメモリが知られている。 フラッシュメモリは携帯性、 耐 衝撃性に優れ、 電気的に一括消去が可能なことから、 近年、 携帯型パーソーナル コンピュータやデジタルスチルカメラ等の小型携帯情報機器のファイル （記憶装 置） として急速に需要が拡大している。 その市場の拡大にはメモリセル面積の縮 小によるビットコストの低減が重要な要素であり、 たとえば、 1 9 9 6年 1 1月 1 0日、 応用物理学会発行、 「応用物理」 第 6 5卷 1 1号、 p l l l 4〜p l l 2 4に記載されているように、 これを実現する様々なメモリセル方式が提案され ている。
また、 たとえば、 日本特許第 2 6 9 4 6 1 8号公報 （文献 1 ) には 3層ポリシ リコンゲートを用いた仮想接地型のメモリセルが記載されている。 すなわち、 こ のメモリセルは、 半導体基板中のゥエルに形成された半導体領域および 3つのゲ ートから構成される。 3つのゲートは、 ゥエル上に形成された浮遊ゲート、 浮遊 ゲート上に形成された制御ゲート、 および隣り合う制御ゲート、 浮遊ゲート間に 形成された消去ゲートである。 3つのゲートはポリシリコンからなり、 各々絶縁 膜で分離され、 浮遊ゲートとゥエルとの間も絶縁膜で分離されている。 制御ゲー トは行方向に接続されてヮード線を構成している。 ソースおよびドレイン拡散層 は列方向に形成され、 隣接するメモリセルと拡散層を共用する仮想接地型である。 これにより行方向のピッチ縮小を図っている。 消去ゲートはチャネルと平行で、 かつ、 ワード線 （制御ゲート） の間にワード線と平行に配置される。 この文献 1記載のメモリセルへの書込みの際は、 ヮード線およびドレインにそ れぞれ独立した正の電圧を印加し、 ゥエル、 ソースおよび消去ゲートは 0 Vとす る。 これにより ドレイン近傍のチャネル部でホットエレク トロンが発生し、 浮遊 ゲートに電子が注入され、 メモリセルのしきい値が上昇する。 消去の際は、 消去 ゲートに正の電圧を印加し、 ワード線、 ソース、 ドレインおよびゥエルは 0 Vと する。 これにより浮遊ゲートから消去ゲートに電子が放出され、 しきい値が低下 する。
また、 たとえば特開平 9一 3 2 1 1 5 7号公報 （文献 2 ) には、 スプリットゲ 一ト型のメモリセルが開示され、 拡散層と浮遊ゲートとのオーバーラップを大き くとり、 拡散層の電位により浮遊ゲート電位を大とするとともに、 ワード線に低 い電圧を印加することにより、 情報書き込みの際のホットエレク トロンの発生と 注入効率を高める方法が提案されている。
また、 たとえばインターナショナル エレク トロン デバイシズ ミーティン グ テ ク ニカル ダイ ジェ ス ト 1 9 8 9、 6 0 3 頁力 ら 6 0 6 頁 ( International Electron Devices Meeting, 1989, pp. 603-606) (文献 3 ) には、 浮遊ゲート電位をワード線で制御するとともに、 浮遊ゲートおよび制御ゲ 一トとは異なる第 3ゲートによりスプリットチャネルを制御する方法が論じられ ている。
しかし、 前記したメモリセルにおいては、 高集積化を進めるといくつかの問題 が生じることを本発明者らは認識した。 なお、 以下の問題点は、 本発明者らによ つて検討されたものであり、 特に公知にされたわけではない。
すなわち、 前記文献 1に記載の技術においては、 第 3のゲートの上表面が浮遊 グートの上表面より上部に存在するメモリセル構造となっている。 このようなメ モリセル構造では、 浮遊ゲートの上端の凸部と第 3ゲートとが層間絶縁膜を介し て対向して存在している。 本構造では、 消去動作を行なうための電圧を第 3のゲ 一卜に印加すると、 浮遊ゲート上端部分の層間絶縁膜の電界が局所的に増大し、 この部分で主にトンネル電流が流れる。 このため、 消去動作を繰り返して行なう と、 上記浮遊ゲート上端部付近の層間絶縁膜が劣化し、 浮遊ゲートに蓄積された 電荷が第 3のゲートに漏洩してデータの保持 （リテンション） が困難になるとい う問題がある。 また、 繰り返し消去を行なうことにより、 上記浮遊ゲート上端部 付近の層間絶縁膜に電子がトラップされる結果、 トンネル電流が減少し、 消去速 度が低下するという問題がある。
また、 前記文献 1記載のメモリセルにおいては、 チャネル部の一部分に浮遊ゲ ートが存在しないスプリットチャネル型と呼ばれるメモリセノレ構造が採用されて いる。 そして、 前記メモリセルにおけるスプリットチャネルの制御は、 そのスプ リットチャネル上に存在する制御ゲート （ワード線） の電位を制御することによ り行われる。 従って、 ワード線はスプリットゲートとしての機能も有することと なる。 メモリセルへのデータの書込みの際には、 ホットエレク トロンの発生およ び注入効率を増大する必要がある。 このためには、 浮遊ゲートの電位を大きく し てチャネル部の垂直方向の電界を大とするとともに、 スプリットゲートの電位を 低くしてチャネル水平方向の電界を増大することが効果的である。 しかしながら 前記文献 1記載のメモリセルでは、 スプリツトゲ一卜の電位はヮード線電位によ つて制御されるから、 浮遊ゲ一トとスプリットゲ一卜の電位を独立に制御するこ とはできない。 すなわち、 ワード線の電位によって浮遊ゲートおよびスプリット ゲ一トの両電位を制御せざるを得ず、 ホットエレク トロンの発生および注入効率 を同時に増大できないという問題がある。 このため、 データの書込みの際に、 注 入電流に対し、 非常に大きなチャネル電流が流れてしまい、 複数のメモリセルを 同時に書込めないという問題がある。 このため、 高い書込み速度が得られないと レヽぅ問題も生じる。
また、 スプリットチャネル型のメモリセルであってホットエレク トロンの発生 および注入効率を同時に増大する方法として、 前記文献 2記載の手段が考え得る 力 この方法では、 微細化に伴い、 拡散層と浮遊ゲートのオーバーラップが取り 難くなるという問題が生じる。
さらに、 前記文献 3記載の技術により、 浮遊ゲート電位をワード線で制御する とともに、 浮遊ゲートおよび制御ゲ一トとは異なる第 3ゲートによりスプリ ッ ト チヤネルを制御する方法が考え得るが、 この技術においては微細化に関する検討、 観点が欠落している。
発明の開示 本発明の目的は、 高い信頼性を有し、 書換え速度が速い半導体集積回路装置及 びその製造方法を提供することにある。
本発明は、 半導体基板の主面に形成された第 1導電型のゥエルと、 前記ゥェル 内に形成された第 2導電型の半導体領域と、 前記半導体基板上に第 1絶縁膜を介 して形成された第 1ゲートと、 前記第 1ゲート上に第 2絶縁膜を介して形成され た第 2ゲートと、 前記第 1ゲートと第 3絶縁膜を介して形成された第 3ゲートと を有し、 前記第 3グートが前記第 1ゲートの隙間に埋め込んで形成されている半 導体集積回路装置であって、
前記第 3ゲート表面の標高が、 前記第 1ゲート表面の標高よりも低いことを特 徴とする半導体集積回路装置を提供する。
本発明はまた、 シリコン基板中に第 1導電型のゥ ルを形成する工程と、 前記 シリコン基板上に第 1絶縁膜を介して浮遊ゲートとなる第 1パターンを形成する 工程と、 前記ゥ ル中にソース · ドレインとなる第 2導電型の半導体領域を形成 する工程と、 前記第 1パターンを覆う第 2絶縁膜を形成する工程と、 前記第 1パ ターンによって形成される隙間に、 前記第 2絶縁膜を介して第 3ゲートを形成す る工程と、 前記浮遊ゲートおよび第 3ゲートの上層に制御ゲートを形成する工程 と、 を有する半導体集積回路装置の製造方法であって、
前記第 3ゲート上面の標高を前記浮遊ゲートとなる第 1パターン上面の標高よ り低く形成することを特徴とする半導体集積回路装置の製造方法を提供する。 本発明は更に、 シリコン基板中に第 1導電型のゥ ルを形成する工程と、 前記 シリコン基板上に第 2絶縁膜を介して第 3ゲートを形成する工程と、 前記ゥエル 中にソース · ドレインとなる第 2導電型の半導体領域を形成する工程と、 前記第 3ゲートを覆う第 1絶縁膜を形成する工程と、 前記第 3ゲートによつて形成され る隙間に、 前記第 1絶縁膜を介して浮遊ゲートとなる第 1パターンを形成するェ 程と、 前記浮遊ゲートおよび第 3ゲートの上層に制御ゲートを形成する工程と、 を有する半導体集積回路装置の製造方法であって、
前記第 3ゲート上面の標高を前記浮遊グートとなる第 1パターン上面の標高よ り低く形成することを特徴とする半導体集積回路装置の製造方法を提供する。 図面の簡単な説明 図 1は、 本発明の実施例 1の半導体集積回路装置の一例を示した一部平面図で める。
図 2 (a) 、 (b) および （c) は、 各々、 図 1における A— A' 、 B— B' および C一 C' 線断面図である。
図 3 (a) 〜 （e) は、 実施例 1の半導体集積回路装置の製造方法の一例を示 した断面図である。
図 4 (a) 〜 （d) は、 実施例 1の半導体集積回路装置の製造方法の一例を示 した断面図である。
図 5 (a) 〜 （e) は、 実施例 1の半導体集積回路装置の製造方法の一例を示 した断面図である。
図 6は繰返し書換えを行なった際の書換え回数としきい値電圧の関係を示した グラフである。
図 7は 1 06回書換えた後、 放置した際のしきい値電圧の変化を測定した結果 を示すグラフである。
図 8は所定の時間で消去動作を完了しょうとした時の、 浮遊ゲート上表面一第 3ゲート上表面間の標高差と制御ゲート一第 3ゲート間の電位差との関係を示し たグラフである。
図 9 (a) 〜 （c) は、 実施例 2の半導体集積回路装置の製造方法の一例を示 した断面図である。
図 1 0 (a) 〜 （d) は、 実施例 3の半導体集積回路装置の製造方法の一例を 示した断面図である。
図 1 1 (a) および （b) は、 実施例 3の半導体集積回路装置の製造方法の他 の例を示した断面図である。
図 1 2 (a) 〜 （c) は、 実施例 4の半導体集積回路装置の製造方法の一例を 示した断面図である。
図 1 3 (a) および （b) は、 実施例 4の半導体集積回路装置の製造方法の一 例を示した断面図であり、 （c) は （b) における一部を拡大した断面図であり、 (d) は比較のために示した拡大断面図である。
図 14 (a) 〜 （c) は、 実施例 4の半導体集積回路装置の製造方法の他の例 を示した断面図である。
図 1 5 (a) 〜 （c) は、 実施例 5の半導体集積回路装置の製造方法の一例を 示した断面図である。
図 1 6 (a) 〜 （c) は、 実施例 6の半導体集積回路装置の製造方法の一例を 示した断面図である。
図 1 7 (a) および （b) は、 実施例 6の半導体集積回路装置の製造方法の一 例を示した断面図である。
図 1 8 (a) 〜 （d) は、 実施例 7の半導体集積回路装置の製造方法の一例を 示した断面図である。
図 1 9 (a) 〜 （d) は、 実施例 7の半導体集積回路装置の製造方法の一例を 示した断面図である。
図 20 (a) 〜 （ c ) は、 実施例 7の半導体集積回路装置の製造方法の一例を 示した断面図である。
図 2 1 (a) 〜 （d) は、 実施例 8の半導体集積回路装置の製造方法の一例を 示した断面図である。
図 22 (a) 〜 （ d ) は、 実施例 9の半導体集積回路装置の製造方法の一例を 示した断面図である。
図 23 (a) 〜 （c) は、 実施例 9の半導体集積回路装置の製造方法の一例を 示した断面図である。
図 24 (a) 〜 （c) は、 実施例 9の半導体集積回路装置の製造方法の一例を 示した断面図である。
発明を実施するための最良の形態
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述および添 付図面から明らかになるであろう。
本願において開示される発明のうち、 代表的なものの概要を簡単に説明すれば、 次のとおりである。
すなわち、 本発明の半導体集積回路装置の製造方法は、 シリコン基板中にたと えば P型 （第 1導電型） のゥエルを形成し、 第 1絶縁膜を介して浮遊ゲートパタ ーン （第 1パターン） を形成し、 さらにソース ' ドレインとなる n型半導体領域 を形成し、 第 1パターンを覆う第 2絶縁膜を形成し、 第 1パターンによって形成 される隙間に第 3ゲートを形成し、 さらに制御ゲートを形成する工程を有する半 導体集積回路装置の製造方法であって、 第 3ゲ一ト上面の標高を浮遊ゲートとな る第 1パターン上面の標高より低く形成するものである。
第 3ゲートの形成方法は、 隙間を完全に埋め込む多結晶シリコン膜を形成した 後、 多結晶シリコン膜にドライエッチングを施す第 1方法、 隙間を完全に埋め込 む多結晶シリコン膜を形成した後、 多結晶シリコン膜に化学的機械研磨法 （C M P ) 法による研磨を施し、 その後ドライエッチングを施す第 2方法、 隙間を完全 に埋め込む多結晶シリコン膜を形成した後、 多結晶シリコン膜に C M P法による 研磨を施し、 その後多結晶シリコン膜の表面部を酸化し、 酸化された部分を選択 的に除去する第 3方法がある。
また、 第 3ゲートは、 隙間を完全に埋め込まないように多結晶シリコン膜を形 成した後、 隙間を埋め込むフォトレジスト膜を形成し、 フォトレジスト膜および 多結晶シリコン膜にドライエツチングを施す第 4方法、 隙間を完全に埋め込まな いように多結晶シリコン膜を形成した後、 多結晶シリコン膜に C M P法による研 磨を施し、 隙間を埋め込むフォトレジスト膜を形成し、 フォトレジスト膜および 多結晶シリコン膜にドライエッチングを施す第 5方法、 隙間を完全に埋め込まな いように多結晶シリコン膜を形成した後、 隙間を埋め込むシリコン酸化膜を堆積 し、 シリコン酸化膜および多結晶シリコン膜に C M P法による研磨を施し、 隙間 のシリコン酸化膜を選択的に除去し、 隙間を埋め込むフォトレジスト膜を形成し、 フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す第 6方法、 の何れかの方法により形成することもできる。
この第 4〜第 6方法の場合、 フォ トレジスト膜および多結晶シリコン膜がほぼ 等しいエッチング速度でエッチングされるようにエツチング条件を選択すること ができる。
また、 第 3ゲートは、 隙間を完全に埋め込まないように多結晶シリコン膜を形 成した後、 多結晶シリコン膜上にシリコン酸化膜を形成し、 シリコン酸化膜およ び多結晶シリコン膜に C M P法による研磨を施し、 多結晶シリコン膜にドライエ ツチングを施し、 シリコン酸化膜を除去する第 7方法により形成することができ る。
この第 4〜第 7方法の場合、 多結晶シリコン膜の膜厚は、 浮遊ゲートとなる第 1パターンの膜厚よりも薄く形成することができる。
また、 本発明の半導体集積回路装置の他の製造方法は、 シリコン基板中にたと えば p型 （第 1導電型） のウエノレを形成し、 シリコン基板上に第 2絶縁膜を介し て第 3ゲートを形成し、 ゥエル中にソース ' ドレインとなる n型 （第 2導電型） の半導体領域を形成し、 第 3ゲートを覆う第 1絶縁膜を形成し、 第 3ゲートによ つて形成される隙間に、 浮遊ゲートとなる第 1パターンを形成し、 さらに制御ゲ 一トを形成する工程とを有する半導体集積回路装置の製造方法であって、 第 3ゲ 一ト上面の標高を浮遊ゲートとなる第 1パターン上面の標高より低く形成するも のである。
この第 1パターンは、 隙間を完全に埋め込む多結晶シリコン膜を形成した後、 多結晶シリコン膜にドライエッチングを施す第 1方法、 隙間を完全に埋め込む多 結晶シリコン膜を形成した後、 多結晶シリコン膜に CM P法による研磨を施し、 その後ドライエッチングを施す第 2方法、 隙間を完全に埋め込まないように多結 晶シリコン膜を形成した後、 多結晶シリコン膜に CM P法による研磨を施す第 3 方法、 隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、 隙間を 埋め込むフォトレジスト膜を形成し、 フォトレジスト膜および多結晶シリコン膜 にドライエツチングを施す第 4の方法、 隙間を完全に埋め込まないように多結晶 シリコン膜を形成した後、 隙間を埋め込むシリコン酸化膜を堆積し、 シリコン酸 化膜および多結晶シリコン膜に C M P法により研磨を施す第 5の方法、 の何れか の方法により形成できる。
なお、 前記した方法において、 第 3ゲートは浮遊ゲートに対して自己整合的に 形成できる。 また、 前記した方法において、 浮遊ゲートは第 3ゲートに対して自 己整合的に形成できる。
本発明の半導体集積回路装置は、 半導体基板の主面に形成された第 1導電型の ゥエルと、 ゥュル内に形成された第 2導電型の半導体領域と、 半導体基板上に第 1絶縁膜を介して形成された第 1ゲートと、 第 1ゲート上に第 2絶縁膜を介して 形成された第 2ゲートと、 第 1ゲートと第 3絶縁膜を介して形成された第 3ゲー トとを有し、 第 3ゲートが第 1ゲートの隙間に埋め込んで形成されている半導体 集積回路装置であって、 第 3ゲート表面の標高が、 第 1ゲート表面の標高よりも 低いものである。
この場合、 第 3ゲートは、 消去ゲート、 スプリットチャネルを制御するゲート、 あるいはその両方の機能を有するゲートとすることができる。
また、 第 3絶縁膜は、 窒素を添加したシリコン酸化膜とすることができる。 以下、 本発明の実施の形態を実施例及び図面に基づいて詳細に説明する。 なお、 実施の形態を説明するための全図において、 同一の機能を有する部材には同一の 符号を付し、 その繰り返しの説明は省略する。
実施例 1
図 1は、 本発明の実施例 1である半導体集積回路装置の一例を示した一部平面 図であり、 図 2 (a) 、 (b) および （c) は、 各々、 図 1における A— A' 、 Β-Β' および C一 C' 線断面図である。 なお、 図 1の平面図において、 図面を 見やすくするため各部材にハツチングを施し、 一部の部材は省略している。
本実施例の半導体集積回路装置は、 いわゆるフラッシュメモリのメモリセルを 有し、 このメモリセルは半導体基板 200の主面に形成されたゥヱル 20 1中の ソース //ドレイン拡散層 205、 第 1ゲート （浮遊ゲート） 203 b, 第 2ゲー ト （制御ゲート） 2 1 1 a、 および第 3ゲート 207 aを有する。 各メモリセル の制御ゲート （第 2ゲート） 2 1 l aは行方向 （X方向） に接続され、 ワード線 WLを形成している。
浮遊ゲート （第 1ゲート） 20 3 bとゥ ル 20 1はゲート絶縁膜 （第 1絶縁 膜） 2 0 2に、 浮遊ゲート 20 3 bと第 3ゲート 2 0 7 aは絶縁膜 （第 3絶縁 膜） 206 aに、 浮遊ゲート 2 03 bとワード線 （制御ゲート） 2 1 1 aは絶縁 膜 （第 2絶縁膜） 2 1 0 aに、 第 3ゲート 207 aとワード線 2 1 1 aは絶縁膜 208 aにより、 それぞれ分離されている。
ソースノドレイン拡散層 20 5はワード線 2 1 1 aの延在方向 （x方向） に垂 直な方向 （y方向） に延在して配置され、 列方向 （y方向） のメモリセルのソー ス Zドレインを接続するローカルソース線およびローカルデータ線として機能す る。 すなわち、 本実施の形態の半導体集積回路装置は、 メモリセル毎にコンタク ト孔を持たない、 いわゆるコンタクトレス型のアレイから構成される。 この拡散 層 2 0 5に垂直な方向 （X方向） にチャネルが形成される。
第 3ゲート 2 0 7 aの 2つの端面は、 前記浮遊ゲート 2 0 3 bの端面のうちヮ ード線 2 1 1 aおよびチャネルとそれぞれ垂直な 2つの端面と、 それぞれ絶縁膜 2 0 6 aを介して対向して存在する。
また、 第 3ゲート 2 0 7 aはヮード線 2 1 1 aおよびチャネルと垂直な方向 ( y方向） に存在する浮遊ゲート 2 0 3 bの隙間に埋込まれて存在する。 さらに、 浮遊ゲート 2 0 3 bが第 3ゲート 2 0 7 aに対し対称に、 また前記第 3ゲート 2 0 7 aが浮遊ゲート 2 0 3 bに対し対称に存在する。
一方、 本実施例においては、 ソース Zドレインを形成する 1対の拡散層 2 0 5 が浮遊ゲートパターン 2 0 3 bに対し非対称の位置関係にあり、 一方の拡散層が 浮遊ゲートとオーバーラップしないオフセット構造となっている。 また、 本実施 例においては、 第 3ゲート 2 0 7 aと拡散層 2 0 5はそれぞれの一部分がオーバ ーラップするように存在する。 これにより、 本実施例では第 3ゲート 2 0 7 a下 のゥエル中にもチャネルが形成され、 第 3ゲート 2 0 7 aは消去ゲートとしてば かりではなく、 その下部に存在するチャネルを制御するグートとしても機能する。 すなわち、 書込みの際は制御ゲートに正の大きな電圧、 例えば 1 2 V程度を、 また、 第 3ゲートには 2 V程度の低い電圧を、 また、 ドレインには 5 V程度の電 圧を印加する。 ソース及びゥエルは 0 Vに保持する。 これにより第 3ゲート 2 0 7 a下のゥエル中にチャネルが形成され、 ソース側の浮遊ゲート端部のチャネル でホットエレク トロンが発生し、 浮遊ゲートに電子が注入される。 つまり本第 3 ゲート 2 0 7 aはその下部に存在するチャネルを制御するゲートとして機能する。 本メモリセルによれば、 従来の N O R型フラッシュメモリに比べホットエレク ト 口ンの発生及び注入効率が増大し、 チャネル電流の小さな領域での書込みが可能 となる。 従って、 従来と同程度の電流供給能力をもつ内部電源で、 キロバイ トォ ーダー以上の多数個のメモリセルの並列書込みが可能となる。
消去の際はワード線に負の大きな電圧、 例えば一 1 3. 5 Vを、 また第 3ゲート に正の小さな電圧、 例えば 3. 5 Vを印加する。 これにより、 浮遊ゲートから第 3 ゲートにトンネル電流が流れ、 浮遊ゲートに蓄積された電子が放出される。 つま り、 第 3ゲート 2 0 7 aは消去グートとしても機能することになる。 本実施の形 態では第 3ゲート 2 0 7 aの上表面が浮遊ゲート 2 0 3 bの上表面より下になる ような構造となっている。 これにより、 消去の際、 浮遊ゲート上端部での局所的 な電界の増大が防止でき、 繰り返し書換え後の層間絶縁膜 （絶縁膜 2 0 6 a ) の 劣化を抑制することが可能となる。 これによりメモリセルの信頼性が確保できる なお、 このような構造では、 浮遊グート 2 0 3 bと制御ゲート 2 1 1 a以外の 第 3ゲート 2 0 7 aが存在する場合であっても、 ワード線 W L方向 （x方向） 、 およびローカルデータ線方向 （y方向） のピッチを最小加工寸法の 2倍とするこ とができる。 従って、 メモリセル面積をクロスポイント型のアレイでは最小の 4 F 2 ( F :最小加工寸法） に縮小することが可能となる。
図 3〜図 5は、 実施例 1の半導体集積回路装置の製造方法の一例を示した断面 図である。
まず、 半導体基板 2 0 0に p型 （第 1導電型） のゥエル 2 0 1を形成し、 ゥ ル 2 0 1上にたとえば熱酸化法により 1 2 n m程度のグート絶縁膜 （第 1絶縁 膜） 2 0 2を形成する （図 3 ( a ) ) 。
続いて浮遊ゲート 2 0 3 bとなるリン （P ) をドーピングしたポリシリコン膜 2 0 3とシリコン窒化膜 2 0 4を順次堆積する （図 3 ( b ) ) 。 ポリシリコン膜 2 0 3とシリコン窒化膜 2 0 4の堆積には、 たとえば C V D (Chemical Vapor Deposition) 法を用いることができる。
次にリソグラフィと ドライエッチング技術により前記シリコン窒化膜 2 0 4お よびポリシリコン膜 2 0 3をパタ一ニングする。 このパターニングによりシリコ ン窒化膜 2 0 4およびポリシリコン膜 2 0 3は、 シリコン窒化膜 2 0 4 aおよび ポリシリコン膜 2 0 3 aとなる （図 3 ( c ) ) 。 シリコン窒化膜 2 0 4 aおよび ポリシリコン膜 2 0 3 aは、 y方向に延在して形成されるようにストライプ状に パターニングされる。
その後、 斜めイオン打込み法によりひ素 （A s ) イオンをゥエル 2 0 1に打込 み、 メモリセルのソース Zドレインとなる拡散層 2 0 5を形成する。 （図 3 ( d ) ) 。 拡散層 2 0 5は、 メモリセルのソース線またはデータ線として機能す る。 このイオン注入の際にはシリコン窒化膜 2 0 4 aおよびポリシリコン膜 2 0 3 aがマスクとして機能し、 拡散層 2 0 5はポリシリコン膜 2 0 3 aに対して自 己整合的に形成される。 なお、 シリコン窒化膜 2 0 4 aおよびポリシリコン膜 2 0 3 aが y方向に延在してストライプ状に形成されているため、 拡散層 2 0 5は y方向に延在して形成される。 また、 拡散層 2 0 5は斜めイオン打込み法により 形成されるため、 照射イオンがシリコン窒化膜 2 0 4 aおよびポリシリコン膜 2 0 3 aで遮蔽され、 ポリシリコン膜 2 0 3 a間の全領域には拡散層 2 0 5は形成 されない。 また、 斜め方向からイオンが照射されるため、 ポリシリコン膜 2 0 3 a下部の一部にも拡散層 2 0 5が形成される。 これにより前記の通り第 3ゲート 2 0 7 aと拡散層 2 0 5とがそれぞれの一部分がオーバーラップするように形成 され、 第 3ゲート 2 0 7 a下のゥエル 2 0 1中にもチャネルが形成されるように なる。
なお、 本工程でエッチングされる部材 （シリコン窒化膜 2 0 4 aおよびポリシ リコン膜 2 0 3 a ) には金属膜あるいは金属化合物が含まれていないため、 この ェツチング工程後の洗浄工程では金属が溶出しェツチングされた部材壁面に溶出 金属が再付着することがない。 このため、 次工程で説明するシリコン酸化膜 2 0 6に金属 （不純物） が含まれることが無く、 シリコン酸化膜 2 0 6の欠陥を低く 抑え、 信頼^を高めることができる。
次に、 浮遊ゲート 2 0 3 bと第 3ゲート 2 0 7 aを分離するためのシリコン酸 化膜 2 0 6を以下の方法により形成する。
まず、 減圧化学気相成長法 （L P C V D ： Low Pressure Chemical Vapor Deposition) により 1 0 . 5 n m程度のシリ コン酸化膜を堆積する （図 3 ( e ) ) 。 続いてこのシリコン酸化膜をアンモニア雰囲気中で熱処理し、 前記シ リコン酸化膜 2 0 6に窒素を導入する。 その後、 窒素が導入されたシリコン酸化 膜 2 0 6にウエット酸化処理を行う。 これは、 アンモニア中での熱処理によりシ リコン酸化膜中に導入された水素を除去するためである。
このような方法により形成されたシリコン酸ィヒ膜 2 0 6は、 膜中の電荷トラッ プ量が小さく、 高い書換え耐性を有している。 すなわち、 仮にシリコン酸化膜 2 0 6中に電荷がトラップされると トラップされた電子は放置状態で第 3ゲートに 移動し、 この移動電子の量が多い場合にはリテンション不良を引き起こす可能性 が大きくなる。 移動電子量はトラップ密度とともに増大するから、 シリコン酸化 膜 206中のトラップ量が多いとリテンション不良を引き起こす確率が高くなる。 しかし、 本実施の形態では、 膜中の電荷トラップ量が抑制されるため、 リテンシ ョン不良を抑制し、 高い書換え耐性を実現できる。 また、 シリコン酸化膜 206 に金属不純物が含まれないことは前記の通りである。
その後、 第 3ゲート 207 aとなるリン （P) をドーピングしたポリシリコン 膜 2 0 7を浮遊ゲートパターン 2 0 3 aの隙間が完全に埋まるように堆積する (図 4 (a) ) 。 ポリシリコン膜 207の形成にはたとえば CVD法を用いる。 その後、 たとえば異方性ドライエッチングを行い、 ポリシリコン膜 20 7をェ ツチバックする。 これにより浮遊ゲートパターン 203 aの隙間に所定の厚さに 残した第 3ゲート 207 aを形成する （図 4 (b) ) 。 ここで、 前記エッチバッ ク後残存するポリシリコン膜 （第 3ゲート 207 a ) の膜厚は、 浮遊ゲートポリ シリコン 203 aの膜厚に比べて小さいくなるように調整して形成する。 このよ うに、 第 3ゲート 20 7 aの膜厚を薄く形成することにより浮遊ゲートポリシリ コン 2 03 aと第 3ゲート 207 aとを絶縁する絶縁膜 206 aの信頼性を向上 し、 リテンション不良を低減できることは前記の通りである。
その後、 シリコン酸化膜 208を浮遊ゲートパターン 203 aの隙間が完全に 埋まるように堆積する （図 4 (c) ) 。 シリコン酸化膜 2 08の堆積には、 たと えば CVD法を用いる。
次に、 シリ コン酸化膜 2 0 8をたとえば化学的機械研磨法 （CMP法 ： Chemical Mechanical Polishing) によりシリコン窒化膜 2 04 aが露出するま で研磨する。 （シリコン窒化膜 204 aおよびシリコン酸化膜 206および 20 8はそれぞれシリコン窒化膜 204 b、 絶縁膜 206 aおよびシリコン酸化膜 2 08 aとなる （図 4 (d) ) 。
その後、 たとえば熱リン酸水溶液を用いてシリコン窒化膜 204 bを除去し、 ポリシリコン 2 03 aの表面を露出させる （図 5 (a) ) 。 次に、 リン （P) を ドーピングしたポリシリコン膜 209を堆積し （図 5 (b) ) 、 これを異方性ド ライエッチングする （ポリシリコン膜 209は 209 aとなる） （図 5 (c) ) 。 ポリシリコン膜 209 aはポリシリコン 2 03 aと電気的に接続しており、 この 2層のポリシリコンで浮遊ゲートを形成する。 ポリシリコン 2 0 9 aは浮遊ゲー トの表面積を増大し、 メモリセルのカップリング比を増大する効果がある。 これ により書込み/消去時の内部動作電圧の低減が可能となる。
次に、 図 3 ( e ) で示した方法と同一の手法により、 浮遊ゲートとワード線を 分離する窒素を添加したシリコン酸化膜 （膜厚 1 0 . 5 n m程度） 2 1 0を形成 する （図 5 ( d ) ) 。
その後、 ポリシリコン膜、 窒化タングステン膜、 タングステン膜の積層膜、 い わゆるポリメタル膜を堆積し、 これをリソグラフィと ドライエッチング技術によ りパターニングしてワード線 2 1 1 aを形成する。 このパターニングは、 ワード 線 2 1 1 aが X方向に延在するように、 すなわち拡散層 2 0 5、 第 3ゲート 2 0 7 aの延在方向 （y方向） に垂直な方向 （X方向） に延在するようにパターニン グされる。
さらにシリコン酸化膜 2 1 0、 ポリシリコン膜 2 0 9 a、 2 0 3 aをエツチン グし、 浮遊ゲートを完成した （これによりシリコン酸化膜 2 1 0は 2 1 0 aに、 ポリシリ コン 2 0 3 a、 2 0 9 aはそれぞれ 2 0 3 bおよび 2 0 9 bとなる） (図 5 ( e ) ) 。 なお、 このエッチング工程では、 シリコン酸化膜 2 1 0がエツ チングされる段階ではシリコン酸化膜がエッチングできる条件でェッチングを行 う力 ポリシリコン膜 2 0 9 a、 2 0 3 aがエッチングされる段階では、 シリコ ンはエッチングされるがシリコン酸化膜はェツチングされなレ、選択ェッチングの 条件でエッチングを行う。 これにより、 シリコン酸化膜である絶縁膜 2 0 8 aが エッチングストツノ、。として機能し、 絶縁膜 2 0 8 a下部の第 3ゲート 2 0 7 aが エッチングされることはない。 すなわち、 このエッチング工程により、 第 3ゲー ト 2 0 7 aは y方向に延在して形成されたストライプ状の形体を維持しつつ、 浮 遊ゲート 2 0 3 bは、 X方向、 y方向の両方向において分断され、 島状の浮遊ゲ ートが形成される。
その後、 図には示していないが、 層間絶縁膜を形成した後、 ワード線 2 1 1 a、 ソース/ドレイン拡散層 2 0 5、 ゥエル 2 0 1、 第 3ゲート 2 0 7 aに至るコン タク ト孔を形成し、 続いて金属膜を堆積してこれをパターニングして配線とし、 メモリセルを完成できる。 図 6は、 上記方法により形成したメモリセルにおいて繰返し書換えを行なった 際の書換え回数としきい値電圧の関係を示したグラフである。 同図には比較のた め、 前記文献 1の技術を用いて作成したメモリセルのデータを従来技術として示 した。
従来技術では書換え回数が 1 0 4回を越えた付近から消去速度が低下し、 しき い値ウィンドウが狭くなる。 これは次の理由によると考えられる。
すなわち、 従来技術においては、 浮遊ゲートの上表面が第 3ゲートの上表面よ りも低い位置に存在する。 このような構造のメモリセルにおいて消去電圧を第 3 ゲートに印加すると、 浮遊ゲート上端の凸部に電気力線が集中し、 この部分のポ リシリコン間を絶縁する層間絶縁膜の電界が浮遊ゲート側壁平坦部に比べ増大す る。 このため浮遊ゲート上端の凸部でのみトンネル電流が流れる結果、 凸部に接 した部分の層間絶縁膜が少ない書換え回数で劣化し、 電子がトラップされる。 こ のような電子トラップにより層間絶縁膜に印加される電界が実効的に減少した結 果、 消去速度が低下し、 しきい値ウィンドウが狭くなると考えられる。
これに対し本実施例のメモリセルにおいては、 1 0 6回の書換えを行ってもし きい値ウィンドウにほとんど変化を生じない。 これは浮遊ゲート 2 0 9 aの上表 面の凸部が厚い酸化膜 2 0 8 aに接しており、 消去の際の電子放出が浮遊ゲート 2 0 3 bの側壁平坦部で行われるためである。
図 7は本実施例のメモリセルを 1 0 6回書換えた後、 放置した際のしきい値電 圧の変化を測定した結果を示すグラフである。 同図にも前記同様の従来技術にお ける結果を併記した。
従来技術においては、 放置時間の増大とともに大きなしきい値の低下が見られ た。 これに対し、 本実施例の場合は、 しきい値の低下は観察されなかった。 これは、 従来技術に比べ本実施例のメモリセルの方が書換えに伴うポリシリコン 間の層間絶縁膜の劣化が少なく、 浮遊ゲートに蓄積された電子の第 3ゲートへの 漏洩が抑制されたためである。
なお、 第 3ゲートの上表面を浮遊ゲート上表面より低い位置とすることは、 動 作電圧の低減にも有効である。 図 8は、 所定の時間で消去動作を完了しようとし た時の、 浮遊グート上表面一第 3ゲート上表面間の標高差と制御ゲート一第 3ゲ 一ト間の電位差との関係を示したグラフである。 ここでは浮遊ゲート膜厚は一定 とした。 ここで第 3ゲート上表面が浮遊ゲート上表面より高い位置にある場合は 標高差は正の値を、 第 3ゲート上表面が浮遊ゲート上表面より低い位置にある場 合は標高差は負の値を有する。 同図より、 第 3ゲート上表面が浮遊ゲート上表面 より低い位置にあるほど、 消去の際の第 3ゲート制御ゲート間電圧を小さくでき、 動作電圧が低減可能であることがわかる。
また、 第 3ゲート上表面が浮遊ゲート上表面より高い位置にある場合は、 ヮー ド線ー第 3ゲート間が短絡し、 所望のメモリセル動作ができなくなる不良が発生 したが、 第 3ゲート上表面を浮遊ゲート上表面より低い位置とすることにより、 本不良は抑制可能であった。
また、 上記方法により形成したメモリセルは、 浮遊ゲート及び制御ゲート以外 の第 3ゲートを有するにもかかわらず、 ローカルデータ線方向及びヮード線方向 の寸法を、 それぞれ最小加工寸法 Fの 2倍とすることが可能であった。 このため、 メモリセル面積を 4 F 2に縮小することができた。
実施例 2
図 9は、 本発明の実施例 2の半導体集積回路装置の製造方法の一例を示した断 面図である。 本実施例の製造方法と実施例 1の製造方法との違いは、 第 3ゲート となるポリシリコン膜を堆積する際、 その膜厚を実施例 1の場合に比べて薄くし た点にある。 そして、 膜堆積後にできた浮遊ゲートパターン隙間のポリシリコン 上の窪みにレジストを埋込み、 上記レジストと第 3ゲートとなるポリシリコンを 概ね等速でエッチバックしてポリシリコンのみを浮遊ゲートパターン間に残す。 フラッシュメモリセルの平面配置、 完成後の断面構造、 動作方式は実施例 1と同 一でありここでは説明を省略する。
以下、 本実施例の製造方法を説明する。 まず実施例 1の図 3 ( a ) から （e ) に示したのと同一の方法により、 シリコン基板 2 0 0にゥエル 2 0 1、 ゲート酸 化膜 2 0 2、 浮遊ゲートパターン 2 0 3 a , 2 0 4 a , 拡散層 2 0 5、 浮遊ゲー 卜と第 3ゲートとを分離するための窒素を添加したシリコン酸化膜 2 0 6を順次 形成した （図示せず） 。
その後、 第 3ゲートとなるリンをドービングしたポリシリコン膜 2 1 2を浮遊 ゲートパターン 2 0 3 a， 2 0 4 aの隙間が埋まらないように堆積した （図 9 ( a ) ) 。 ポリシリコン腹 2 1 2の膜厚は概ねメモリセル完成後の第 3ゲートの 膜厚である。
次にホトレジスト 2 1 3を、 浮遊ゲートパターン 2 0 3 a , 2 0 4 aの隙間が 完全に埋まるように塗布した （図 9 ( b ) ) 。 その後、 上記ホトレジスト 2 1 3 とポリシリコン膜 2 1 2を概ね等しい速度でエッチバックし、 ポリシリコン膜 2 1 2のみを浮遊ゲートパターン 2 0 3 a， 2 0 4 aの隙間に所定の厚さ残した (ポリシリコン 2 1 2は 2 1 2 aとなる） （図 9 ( c ) ) 。 エッチングはホトレ ジストが完全になくなった状態を終点とした。
その後、 実施例 1の図 4 ( c ) から図 5 ( e ) と同様の方法によりシリコン酸 化膜 2 0 8 a， 2層目の浮遊ゲートポリシリコン膜 2 0 9 a、 窒素を添加したシ リコン酸化膜 2 1 0、 ポリメタル膜からなるワード線 2 1 1 aを形成し、 メモリ セルを完成した。
本方法により形成したメモリセルは実施例 1に比べて第 3ゲート 2 1 2 aの膜 厚ばらつきを低減可能であった。 すなわち、 ポリシリコン膜 2 1 2を膜として形 成し、 この膜厚をもって第 3ゲートの膜厚とすることができるため、 S莫厚制御が 容易である。 また、 本実施の形態では流動性に富むレジスト 2 1 3を形成するた め、 エッチバック開始時のレジスト 2 1 3の表面平坦性を向上できる。 このため エッチバック後の第 3ゲートの平坦性を向上できる。 さらに、 本実施の形態では エッチバックの終点検出をレジスト 2 1 3に起因するプラズマ発光強度のモニタ により容易に行える。 この結果、 第 3ゲートの膜厚制御が容易である。 また、 本 実施の形態ではレジスト 2 1 3を用いるため、 凹部にボイ ドが形成されることが 無く、 エッチバックの管理性が向上し、 第 3ゲートの膜厚制御を容易に行える。 これに対し、 実施例 1ではエッチバックにより第 3ゲートを形成し、 またそのェ ツチバックは時間管理により行われるため、 その膜厚制御が本実施の形態に比べ て難しくなる。 このため、 本実施の形態では、 メモリセル間のカップリング比の ばらつきが低減でき、 書込み Z消去時間の均一化が図れた。
また、 実施例 1と同様、 従来技術に比べ繰返し書換えの際のしきい値ウィンド ゥの狭帯化が抑制可能であった。 また、 放置後のしきい値変動を抑制可能であつ た。 また、 低い電圧で動作が可能であった。 あわせて消去ゲート 浮遊ゲート間 の短絡が抑制可能であった。 また、 メモリセル面積を 4 F 2に縮小することがで きた。 さらに書込み単位の増大が可能となり、 書込み速度の増大が図れた。 実施例 3
図 1 0は、 本発明の実施例 3の半導体集積回路装置の製造方法の一例を示した 断面図である。 本実施例の製造方法と実施例 2の製造方法との違いは、 第 3グー トとなるポリシリコン膜を堆積した後、 ホトレジストを塗布してエッチバックを 行う前に、 化学的機械研磨法により浮遊ゲートパターン上のポリシリコン膜を除 去した点である。 フラッシュメモリセルの平面配置、 完成後の断面構造、 動作方 式は実施例 1と同一でありここでは省略した。
本メモリセルの製造方法は以下の通りである。 まず実施例 1の図 3 (a) から (e) に示したのと同一の方法により、 シリコン基板 200にゥエル 20 1、 ゲ ート酸化膜 202、 浮遊ゲートパターン 203 a， 204 a , 拡散層 205、 浮 遊ゲートと第 3ゲートを分離するための窒素を添加したシリコン酸化膜 206を 順次形成した （図示せず） 。
その後、 第 3ゲートとなるリンをドービングしたポリシリコン膜 2 1 4を浮遊 ゲートパターン 203 a， 204 aの隙間が埋まらないように堆積した （図 1 0 (a) ) 。 ポリシリコン膜 2 1 4の膜厚は概ねメモリセル完成後の第 3ゲートの 膜厚である。
次に化学的機械研磨法 （CMP法） により、 浮遊ゲートパターンのシリコン窒 化膜 204 aが露出するまで上記ポリシリコン膜 2 1 4を研磨除去した （ポリシ リコン膜 2 1 4及びシリコン酸化膜 20 6はそれぞれ 2 1 4 a , 2 0 6 aとな る） （図 1 0 (b) ) 。
次にホトレジスト 2 1 5を、 浮遊ゲートパターン 203 a , 204 aの隙間が 完全に埋まるように塗布した （図 1 0 (c) ) 。 その後、 上記ホトレジスト 2 1 5とポリシリコン腹 2 1 4 aを概ね等しい速度でェツチバックし、 ポリシリコン 膜 2 1 4 aのみを浮遊ゲートパターン 203 a, 204 aの隙間に所定の厚さ残 した （ポリシリコン 2 1 4 aは 2 1 4 bとなる） （図 1 0 (d) ) 。 エッチング はホトレジストが完全になくなった状態を終点とした。 0 1
19 その後、 実施例 1の図 4 (c) から図 5 (e) と同様の方法によりシリコン酸 化膜 208 a， 2層目の浮遊ゲートポリシリコン膜 209 a、 窒素を添加したシ リコン酸化膜 2 1 0、 ポリメタル膜からなるワード線 21 1 aを形成し、 メモリ セルを完成した。
本方法により形成したメモリセルは実施例 2に比べて更に第 3ゲート 214 b の膜厚ばらつきを低減可能であった。 すなわち、 本実施例では、 あらかじめポリ シリコン膜 2 14の上面が CM P法により研磨されているため、 ポリシリコンの エッチング量を低減できる。 この結果、 第 3ゲート 214 bの膜厚ばらつきを低 減できる。 このため、 メモリセル間のカップリング比ばらつきが低減でき、 書込 み/消去時間の均一化が図れた。
また、 実施例 1と同様、 従来技術に比べ繰返し書換えの際のしきい値ウィンド ゥの狭帯化が抑制可能であった。 また、 放置後のしきい値変動を抑制可能であつ た。 また、 低い電圧で動作が可能であった。 あわせて消去ゲート一浮遊ゲート間 の短絡が抑制可能であった。 また、 メモリセル面積を 4 F 2に縮小することがで きた。 さらに書込み単位の増大が可能となり、 書込み速度の増大が図れた。
なお、 図 1 1に示すように、 CMP法によるポリシリコン膜 2 14の研磨の前 に、 シリコン酸化膜 214' (たとえば TEOS酸化膜、 SOG膜等） を形成し (図 1 1 ( a ) ) 、 このシリコン酸化膜 214' とポリシリコン膜 214とをと もに CM P法により研磨できる （シリコン酸化膜 2 14' は、 2 1 4 a ' とな る） （図 1 1 (b) ) 。 この場合、 CMP法によりポリシリコン膜 214が凹部 の内側に倒されて損傷することがない。 その後、 シリコン酸化膜 214 a ' を選 択的に除去して、 前記図 10 (b) 以降の工程を継続できる。
実施例 4
図 1 2および図 13は、 本発明の実施例 4の半導体集積回路装置の製造方法の 一例を示した断面図である。 本実施例の製造方法と実施例 2の製造方法との違い は、 第 3ゲートとなるポリシリコン膜を堆積した後、 シリコン酸化膜を形成して、 エッチバックの際の保護膜とした点である。 フラッシュメモリセルの平面配置、 完成後の断面構造、 動作方式は実施例 1と同一でありここでは省略した。
まず実施例 1の図 3 (a) から （e) に示したのと同一の方法により、 シリコ ン基板 200にゥエル 20 1、 ゲート酸化膜 202、 浮遊ゲートパターン 203 a , 204 a , 拡散層 205、 浮遊ゲートと第 3ゲートを分離するための窒素を 添加したシリコン酸化膜 206を順次形成した （図示せず） 。
その後、 第 3ゲートとなるリンをドーピングしたポリシリコン腹 2 1 6を浮遊 ゲートパターン 203 a， 204 aの隙間が埋まらないように堆積した （図 1 2 (a) ) 。 ポリシリコン膜 2 1 6の膜厚は概ねメモリセル完成後の第 3ゲートの 膜厚である。
次に、 ポリシリコン膜 2 1 6をエッチバックする際の保護膜となるシリコン酸 化膜 2 1 7を形成した （図 1 2 (b) ) 。
続いて化学的機械研磨法により、 浮遊ゲートパターンのシリコン窒化膜 204 aが露出するまで上記ポリシリコン膜 2 1 6及びシリコン酸化膜 2 1 7を研磨除 去した （ポリシリコン膜 2 1 6、 シリコン酸化膜 206及び 2 1 7はそれぞれ 2 1 6 a, 206 a及び 2 1 7 aとなる） （図 1 2 (c) ) 。
その後、 ポリシリコン膜 2 1 6 aをエッチバックし、 浮遊ゲートパターン 20 3 a, 204 aの隙間に所定の厚さでポリシリコン膜 2 1 6 aを残した （ポリシ リコン 2 1 6 aは 2 1 6 bとなる） （図 1 3 (a) ) 。
続いて浮遊ゲ一トパターン 20 3 a， 204 aの隙間に残存するシリコン酸化 膜 2 1 7 aをゥエツトエッチングにより除去した （図 1 3 (b) ) 。
その後、 実施例 1の図 4 (c) から図 5 (e) と同様の方法によりシリコン酸 化膜 208 a， 2層目の浮遊グートポリシリコン膜 209 a、 窒素を添加したシ リコン酸化膜 2 1 0、 ポリメタル膜からなるワード線 2 1 1 aを形成し、 メモリ セルを完成した。
本方法により形成したメモリセルは実施例 1から 3と同様、 従来技術に比べ繰 返し書換えの際のしきい値ウィンドウの狭帯化が抑制可能であった。 また、 放置 後のしきい値変動を抑制可能であった。 また、 低い電圧で動作が可能であった。 あわせて第 3ゲート浮遊ゲート間の短絡の抑制が可能であった。 また、 メモリセ ル面積を 4 F 2に縮小することができた。 さらに書込み単位の増大が可能となり、 書込み速度の増大が図れた。
なお、 本実施例では、 シリコン酸化膜 2 1 7 aを第 3ゲート 2 1 6 bの出来上 がり状態の中央部に形成するため、 シリコン酸化膜 21 7 aで覆われていないシ リコン酸化膜 21 7 aの側壁部分 （第 3ゲート 2 1 6 bの両端部） が選択的にェ ツチングされる。 このため、 第 3ゲート 21 6 bの出来上がり状態において、 そ の両端部のエッチング断面形状が側壁部分でも十分に平坦に形成できる。 すなわ ち、 通常のエッチングにおいては側壁部分のエッチング速度が遅いため、 その形 状は図 1 3 (d) に示すように側壁部分に鋭利な突起 Pを残す形状で形成される。 しカゝし、 本実施例では、 前記したとおり中央部にマスクとして機能するシリコン 酸化膜 2 1 7 aが形成されているため、 このような形状にはならない。 このため、 第 3ゲート 21 6 bの標高を浮遊ゲート 203 aの標高よりも確実に低く形成で き、 本発明の目的を確実に達成することができる。
なお、 図 14に示すように、 シリコン酸化膜 2 1 7に代えて、 凹部を埋め込む 厚い膜厚のシリコン酸化膜 2 1 7 cを形成してもよい （図 14 (a) ) 。 そして、 シリコン酸化膜 21 7 cおよびポリシリコン膜 21 6に CMP法による研磨を施 す （図 14 (b) ) 。 このときシリコン酸化膜 21 7 cはシリコン酸化膜 21 7 dとなり、 ポリシリコン膜 21 6はポリシリコン膜 21 6 aとなる。 その後、 前 記同様、 ポリシリコン膜 2 1 6 aをエッチバックし、 浮遊ゲートパターン 203 a， 204 aの隙間に所定の厚さでポリシリコン膜 21 6 aを残す （ポリシリコ ン 2 1 6 aは 2 1 6 bとなる） （図 14 (c) ) 。 その後、 シリコン酸化膜 2 1 7 dを除去し、 図 1 3 (b) 以降の工程を継続する。 このような場合、 CMP法 によりポリシリコン膜 2 1 6が凹部の内側に倒されて損傷することを防止できる。 実施例 5
図 1 5は、 本発明の実施例 5の半導体集積回路装置の製造方法の一例を示した 断面図である。 本実施例では、 第 3ゲートとなるポリシリコン膜を加工する際、 化学的機械研磨法と ドライエッチングによるエツチバックを併用した。 フラッシ ュメモリセルの平面配置、 完成後の断面構造、 動作方式は実施例 1と同一であり ここでは省略した。
まず実施例 1の図 3 (a) から （e) に示したのと同一の方法により、 シリコ ン基板 200にゥヱル 201、 ゲート酸化膜 202、 浮遊ゲートバターン 203 a, 204 a, 拡散層 205、 浮遊ゲートと第 3ゲートを分離するための窒素を 添加したシリコン酸化膜 206を順次形成した （図示せず） 。
その後、 第 3ゲートとなるリンをドーピングしたポリシリコン膜 2 1 8を浮遊 ゲートパターン 203 a， 204 aの隙間を完全に埋め込むように堆積した （図 1 5 (a) ) 。
続いて化学的機械研磨法により、 浮遊ゲートパターンのシリコン窒化膜 204 aが露出するまで上記ポリシリコン膜 2 1 8を研磨除去した （ポリシリコン膜 2 1 8、 シリコン酸化膜 2 0 6はそれぞれ 2 1 8 a， 2 0 6 aとなる） （図 1 5 (b) ) 。
その後、 ポリシリコン膜 2 1 8 aをエッチバックし、 浮遊ゲートパターン 20 3 a , 204 aの隙間に所定の厚さ残した （ポリシリコン 2 1 8 aは 2 1 8 bと なる） （図 1 5 (c) ) 。
その後、 実施例 1の図 4 (c) から図 5 (e) と同様の方法によりシリコン酸 化膜 208 a, 2層目の浮遊ゲートポリシリコン膜 209 a、 窒素を添加したシ リコン酸化膜 2 1 0、 ポリメタル膜からなるワード線 2 1 1 aを形成し、 メモリ セルを完成した。
本方法により形成したメモリセルは実施例 1から 4と同様、 従来技術に比べ繰 返し書換えの際のしきい値ウィンドウの狭帯化が抑制可能であった。 また、 放置 後のしきい値変動を抑制可能であった。 また、 低い電圧で動作が可能であった。 あわせて第 3ゲート浮遊ゲート間の短絡が抑制可能であった。 また、 メモリセル 面積を 4 F 2に縮小することができた。 さらに書込み単位の増大が可能となり、 書込み速度の増大が図れた。
なお、 本実施例の製造方法では、 図 1 5 (b) に示すようにポリシリコン膜 2 1 8を研磨しているので、 その表面が平坦化されている。 このため、 その後のェ ツチバックにおけるポリシリコンの除去量を低減できるので、 エッチバック工程 の負荷を低減できる。 また、 平坦化した後にエッチングを行うので、 ポリシリコ ン膜 2 1 8 bの表面を平坦に形成しやすいというメリットがある。
実施例 6
図 1 6および図 1 7は、 本発明の実施例 6の半導体集積回路装置の製造方法の —例を示した断面図である。 本実施例と実施例 1から 5との違いは、 第 3ゲート となるポリシリコン膜の上表面の高さを熱酸化法により調整した点である。 フラ ッシュメモリセルの平面配置、 完成後の断面構造、 動作方式は実施例 1と同一で ありここでは省略した。
まず実施例 1の図 3 (a) から （e) に示したのと同一の方法により、 シリコ ン基板 200にゥヱル 20 1、 ゲート酸化膜 202、 浮遊ゲートパターン 203 a， 204 a , 拡散層 205、 浮遊グートと第 3ゲートを分離するための窒素を 添加したシリコン酸化膜 206を順次形成した （図示せず） 。
その後、 第 3ゲートとなるリンをドーピングしたポリシリコン膜 2 1 9を浮遊 ゲートパターン 203 a , 204 aの隙間を完全に埋め込むように堆積した （図 1 6 (a ) ) 。
その後、 異方性ドライエッチングを行い、 ポリシリコン膜 2 1 9をエッチバッ クして浮遊ゲ一トパターン 203 aの隙間に残した （ポリシリコン 2 1 9は 2 1 9 aとなる） （図 1 6 (b) ) 。
次に熱酸化法によりポリシリコン膜 2 1 9 aの表面にシリコン酸化膜 2 20を 形成し、 ポリシリコン 2 1 9 aの上表面が浮遊ゲートポリシリコン 203 aより 下の所望の位置となるようにした （ポリシリコン 2 1 9 aは 2 1 9 bとなる） (図 1 6 (c) ) 。 この際、 シリコン酸化膜 206中の窒素は浮遊ゲートポリシ リコン 203 aの側壁が酸化されるのを抑制する効果があり、 好都合である。 その後、 フッ酸水溶液によりシリコン窒化膜パターン 2 04 aの上表面上に存 在するシリコン酸化膜 206を除去した （シリコン酸化膜 206は 206 bにな る） （図 1 7 (a) ) 。
その後、 熱リン酸水溶液を用いてシリコン窒化膜 204 aを除去し、 ポリシリ コン 203 aの表面を露出させた （図 1 7 ( b ) ) 。
その後の工程は、 実施例 1の図 5 (b) 以降の工程と同様である。
本実施例では実施例 1カゝら 5に比べて第 3ゲート 2 1 9 bの膜厚ばらつきを低 減可能であった。 すなわち、 図 1 6 (b) に示すエッチパック工程においては、 浮遊ゲート間の凹部に形成するポリシリコン膜 2 1 9 aの表面は比較的浅い位置 に形成されるため、 平坦に形成できる。 また、 熱酸化法によりシリコン酸化膜 2 20を形成するため、 その膜厚制御は比較的容易である。 このため、 第 3ゲート 2 1 9 bの膜厚を制御性よく形成でき、 その膜厚ばらつきを抑制できる。 このた め、 メモリセル間のカップリング比ばらつきが低減でき、 書込みノ消去時間の均 一化が図れた。
また、 実施例 1と同様、 従来技術に比べ繰返し書換えの際のしきい値ウインド ゥの狭帯化が抑制可能であった。 また、 放置後のしきい値変動を抑制可能であつ た。 また、 低い電圧で動作が可能であった。 あわせて消去ゲート一浮遊ゲート間 の短絡が抑制可能であった。 また、 メモリセル面積を 4 F 2に縮小することがで きた。 さらに書込み単位の増大が可能となり、 書込み速度の増大が図れた。 実施例 7
図 1 8〜図 2 0は、 本発明の実施例 7の半導体集積回路装置の製造方法の一例 を示した断面図である。 本実施例では、 実施例 1から 6とは異なり、 浮遊ゲート パターンを形成する前に第 3グートを形成した場合を説明する。 フラッシュメモ リセルの平面配置、 動作方式は実施例 1と同一でありここでは省略した。
まず、 シリコン基板 3 0 0上に p型ゥエル 3 0 1を形成した後、 たとえば熱酸 化法により 1 2 n m程度のゲート酸化膜 3◦ 2を形成した （図 1 8 ( a ) ) 。 続いて第 3グートとなるリンをドーピングしたポリシリコン膜 3 0 3及びシリ コン酸化膜 3 0 4を順次堆積した （図 1 8 ( b ) ) 。
次にリソグラフィと ドライエッチング技術により上記シリコン酸化膜 3 0 4及 びポリシリコン膜 3 0 3をパターユングした （シリコン酸化膜及びポリシリコン 膜はそれぞれ 3 0 4 a , 3 0 3 aとなる） （図 1 8 ( c ) ) 。
その後、 斜めイオン打込み法によりひ素イオンを打込み、 メモリセルのソース Zドレインとなる拡散層 3 0 5を形成した （図 1 8 ( d ) ) 。
次に、 浮遊ゲートと第 3ゲートを分離するための窒素を添カ卩したシリコン酸化 膜 3 0 6を実施例 1の図 3 ( e ) と同一の方法により形成した後 （図 1 9 ( a ) ) 、 浮遊ゲートとなるリンをドービングしたポリシリコン膜 3 0 7を第 3 ゲートパターン 3 0 3 a， 3 0 4 aの隙間が完全に埋まるように堆積した （図 1 9 ( b ) ) 。
その後、 異方性ドライエッチングを行い、 ポリシリコン膜 3 0 7をエッチバッ クして第 3ゲートパターン 3 0 3 a， 3 0 4 aの隙間に残した （ポリシリコン 3 0 7は 3 0 7 aとなる） 。 この際、 ポリシリコン膜 3 0 7 aの表面がポリシリコ ン膜 3 0 3 a の表面より高くなるようにエッチング量を調整した （図 1 9 ( c ) ) 。
その後、 リンをドーピングしたポリシリ コン膜 3 0 8を堆積し （図 1 9 ( d ) ) 、 これを異方性ドライエッチングした （ポリシリコン膜 3 0 8は 3 0 8 aとなる） （図 2 0 ( a ) ) 。 本ポリシリコン膜 3 0 8 aはポリシリコン 3 0 7 aと電気的に接続しており、 この 2層のポリシリコンで浮遊ゲートを形成する。 ポリシリコン 3 0 8 aは浮遊ゲートの表面積を増大し、 メモリセルのカツプリン グ比を増大する効果がある。 これにより書込み Z消去時の内部動作電圧の低減が 可能である。
次に、 図 3 ( e ) で示した方法と同一の手法により、 浮遊ゲートとワード線を 分離する 1 0 . 5 n mの窒素を添加したシリコン酸化膜 3 0 9を形成した （図 2 0 ( b ) ) 。
その後、 ポリシリコン膜、 窒化タングステン膜、 タングステン膜の積層膜、 い わゆるポリメタル膜 3 1 0を堆積し、 これを公知のリソグラフィと ドライエッチ ング技術によりパターニングしてワード線を形成した （ポリメタル膜 3 1 0は 3 1 0 aとなる） 。 さらにシリコン酸化膜 3 0 9、 ポリシリコン膜 3 0 8 a , 3 0
7 aを順次ェツチングし、 浮遊ゲートを完成した （これによりポリシリコン 3 0
8 a , 3 0 7 aはそれぞれ 3 0 8 b及び 3 0 7 bに、 またシリコン酸化膜 3 0 9 は 3 0 9 aとなる） （図 2 0 ( c ) ) 。
その後、 図には示していないが、 層間絶縁膜を形成した後、 ワード線 3 1 0 a、 ソース Zドレイン拡散層 3 0 5、 ウエノレ 3 0 1、 第 3ゲート 3 0 3 aに至るコン タク ト孔を形成し、 続いて金属膜を堆積してこれをパターユングして配線とし、 メモリセルを完成した。
本実施例により形成レたメモリセルでは、 実施例 1から 6に比べ、 ビット間の 書込み Z消去時間のばらつきが低減可能であった。 これは、 本実施例では第 3ゲ 一トの上表面の位置がポリシリコン膜 3 0 3の堆積膜厚で決まるため、 メモリセ ル間の力ップリング比のばらつきが低減できるためである。
また、 実施例 1力 ら 5で行なつたシリコン酸化膜 2 0 8による浮遊ゲートパタ ーン 2 03 a間の埋め込みと機械的化学研磨法による平坦化が不要となり、 製造 工程の簡略化が図れた。
また、 他の実施例と同様、 従来技術に比べ繰返し書換えの際のしきい値ウィン ドウの狭帯化が抑制可能であった。 また、 放置後のしきい値変動を抑制可能であ つた。 また、 低い電圧で動作が可能であった。 あわせて第 3ゲート浮遊ゲート間 の短絡が抑制可能であった。 また、 メモリセル面積を 4 F 2に縮小することがで きた。 さらに書込み単位の増大が可能となり、 書込み速度の増大が図れた。
実施例 8
図 2 1は、 本発明の実施例 8の半導体集積回路装置の製造方法の一例を示した 断面図である。 本実施例の製造方法は、 浮遊ゲートパターンを形成する前に第 3 ゲートを形成した別の例である。 フラッシュメモリセルの平面配置、 動作方式は 実施例 1と同一でありここでは省略した。
実施例 7の図 1 8 (a) 〜図 1 9 (a) と同様の工程で、 シリコン基板 3 00 上に p型ゥヱル 30 1、 ゲート酸化膜 302、 ポリシリコン膜 303 a、 シリコ ン酸化膜 304 aを形成し、 メモリセルのソース Zドレインとなる拡散層 3 0 5、 窒素を添加したシリコン酸化膜 306を形成する。
その後、 浮遊ゲ一トとなるリンをドーピングしたポリシリコン膜 3 1 1を堆積 した。 この際、 実施例 7とは異なり、 ポリシリコン膜 3 1 1の膜厚は第 3ゲート パターン 3 0 3 a， 3 0 4 aの隙間が埋まらないような値と した （図 2 1 (a) ) 。
次に化学的機械研磨法 （CMP法） により、 ポリシリコン膜 3 1 1をシリコン 酸化膜 304 aの上表面が露出するまで研磨除去した （ポリシリコン膜 3 1 1は 3 1 1 aに、 シリコン酸化膜 304 a， 306はそれぞれ 304 b， 306 aと なる） （図 2 1 (b) ) 。 なお、 ここでは化学的機械研磨法を例示しているが、 エッチバック法を用いても良い。 また、 レジストを埋め込んだ後にエッチバック を行っても良い。 さらに、 シリコン酸化膜を埋め込んだ後に CMP法を施しても 良い。
次に、 図 3 (e) で示した方法と同一の手法により、 浮遊ゲートとワード線を 分離する膜厚約 1 0. 5 nmの窒素を添カ卩したシリコン酸化膜 3 1 0を形成した (図 2 1 ( c ) ) 。
その後、 ポリシリコン膜、 窒化タングステン膜、 タングステン膜の積層膜、 い わゆるポリメタル膜 3 1 0を堆積し、 これを公知のリソグラフィと ドライエッチ ング技術によりパターニングしてワード線を形成した （ポリメタノレ膜 3 1 0は 3 1 0 aとなる） 。 さらにシリコン酸化膜 3 0 9、 ポリシリコン膜 3 0 8 a， 3 0 7 aを順次エッチングし、 浮遊ゲートを完成した （これによりポリシリコン 3 0 7 aはそれぞれ 3 0 7 bに、 またシリコン酸化膜 3 0 9は 3 0 9 aとなる） （図 2 1 ( d ) ) 。
その後、 図には示していないが、 層間絶縁膜を形成した後、 ワード線 3 1 0 a、 ソース Zドレイン拡散層 3 0 5、 ゥエル 3 0 1、 第 3ゲート 3 0 3 aに至るコン タク ト孔を形成し、 続いて金属膜を堆積してこれをパターニングして配線とし、 メモリセルを完成した。
本実施例により形成したメモリセルでは、 実施例 7と同様、 ビット間の書込み Z消去時間のばらつきが低減可能であった。 また、 浮遊ゲートを 1層のポリシリ コンで形成したため、 実施例 7に比べ更に製造工程の簡略化が図れた。
また、 他の実施例と同様、 従来技術に比べ繰返し書換えの際のしきい値ウィン ドウの狭帯化が抑制可能であった。 また、 放置後のしきい値変動を抑制可能であ つた。 また、 低い電圧で動作が可能であった。 あわせて第 3ゲート浮遊ゲート間 の短絡の抑制が可能であった。 また、 メモリセル面積を 4 F 2に縮小することが できた。 さらに書込み単位の増大が可能となり、 書込み速度の増大が図れた。 実施例 9
図 2 2〜図 2 4は、 本発明の実施例 9である半導体集積回路装置の製造方法の 一例を示した断面図である。
まず、 シリコン基板 4 0 0中に p型ゥエル 4 0 1を形成し、 この上に素子分離 領域となるフィールド酸化膜 4 0 2を形成した （図 2 2 ( a ) ) 。 次に、 たとえ ば熱酸化法によりゲート酸化膜 4 0 3を形成した （図 2 2 ( b ) ) 。
続いて浮遊ゲートとなるリンをドーピングしたポリシリコン膜 4 0 4を堆積し (図 2 2 ( c ) ) 、 リソグラフィと ドライエッチング技術により上記ポリシリコ ン膜 4 0 4をパターニングして浮遊ゲートを形成した （ポリシリコン膜は 4 0 4 aとなる） （図 2 2 ( d ) ) 。
その後、 イオン打込み法によりひ素イオンを打込み、 メモリセルのソース/ド レインとなる拡散層 4 0 5を形成した （図示せず） 。
次に、 実施例 1の図 3 ( e ) で示した方法により浮遊ゲートと第 3ゲートを分 離するための絶縁膜 4 0 6を形成した （図 2 3 ( a ) ) 。
その後、 第 3ゲートとなるリンをドーピングしたポリシリコン膜 4 1 0を浮遊 ゲートパターン 4 0 4 aの隙間が完全に埋まるように堆積した （図 2 3 ( b ) ) 。 その後、 ドライエッチング技術によりポリシリコン膜 4 1 0を、 その上表面が 浮遊ゲートポリシリコン 4 0 4 aの上表面より低い位置となるようエッチバック した （ポリシリコン 4 1 0は 4 1 0 aとなる） （図 2 3 ( c ) ) 。
その後、 図 3 ( e ) で示した方法と同一の手法により、 浮遊ゲートとワード線 を分離する窒素を添加したシリコン酸化膜 4 0 8を形成した （図 2 4 ( a ) ) 。 その後、 ポリシリコン膜、 窒化タングステン膜、 タングステン膜の積層膜、 い わゆるポリメタル膜 4 0 9を堆積し （図 2 4 ( b ) ) 、 これをリソグラフィと ド ライエッチング技術によりパターユングしてワード線を形成した （ポリメタル膜 4 0 9は 4 0 9 aとなる） （図 2 4 ( c ) ) 。
その後、 図には示していないが、 層間絶縁膜を形成した後、 ワード線 4 0 9 a、 ソース Zドレイン拡散層 4 0 5、 ゥエル 4 0 1、 第 3ゲート 4 0 7 aに至るコン タク ト孔を形成し、 続いて金属膜を堆積してこれをパターニングして配線とし、 メモリセルを完成した。
上記方法により形成したメモリセルは、 従来技術に比べ繰返し書換えの際のし きい値ウィンドウの狭帯化が抑制可能であった。 また、 放置後のしきい値変動を 抑制可能であった。 また、 低い電圧で動作が可能であった。
本実施例によれば、 半導体集積回路装置の繰返し書換え後の信頼性が向上でき るという効果がある。 また、 内部動作電圧の低減が図れるという効果がある。 なお図 1〜2 4に記載の参照番号について、 説明のもれを防ぐため、 以下にま とめて示す。
【符号の説明】
2 0 0 , 3 0 0， 4 0 0…半導体基板 （シリコン基板） 、 20 1 , 30 1， 40 1…ゥエル、
202， 302, 403…絶縁膜 （ゲート酸化膜） 、
402…素子分離膜、
203, 203 a, 203 b, 209, 209 a, 30 7， 30 7 a, 30 7 b， 308, 308 a, 308 b, 3 1 1 , 3 1 1 a, 404， 404 a…浮遊 ゲートポリシリコン膜、
204, 204 a…シリコン窒化膜、
205, 305， 405…拡散層領域、
206, 206 a, 2 1 6 b, 3 06， 406…窒素を導入したシリコン酸化 膜、
20 7, 20 7 a, 2 1 2， 2 1 2 a, 2 1 4, 2 1 4 ' , 2 1 4 a, 2 1 4 a ' , 2 1 4 b, 2 1 6, 2 1 6 a, 2 1 6 b, 2 1 8, 2 1 8 a , 2 1 8 b, 2 1 9, 2 1 9 a, 2 1 9 b, 303, 303 a, 4 1 0, 4 1 0 a…第 3のゲ ートとなるポリシリコン膜、
208 208 a, 2 1 7 2 1 7 a , 2 1 7 b, 2 1 7 c, 2 20, 304 304 a シリコン酸化膜、
2 1 0 2 1 0 a, 309 3 09 a, 408…窒素を導入したシリコン酸化 膜、
2 1 1 2 1 1 a, 3 1 0， 409···ポリメタル膜、
2 1 1 a， 3 1 0 a, 409 a…ワード線。
以上、 本発明者によってなされた発明を実施の形態である実施例に基づき具体 的に説明したが、 本発明は前記実施の形態に限定されるものではなく、 その要旨 を逸脱しなレ、範囲で種々変更可能であることはいうまでもない。
たとえば、 前記実施の形態では、 ワード線の材料としてポリシリコン膜、 窒化 タングステン膜、 タングステン膜の積層膜を用いたが、 窒化タングステン膜に代 えて他のバリアメタル膜、 例えばタングステン、 チタン、 タンタル等の遷移金属 元素単体、 あるいはその窒化物、 もしくはその珪化物 （シリサイ ド） やアルミ二 ゥム窒化物、 コバルトシリサイド、 モリブデンシリサイ ド、 更にはチタンタンダ ステン等の合金膜を用いても同等の効果が得られる。 またポリシリコン膜と金属 珪化物の積層膜、 いわゆるポリサイ ド膜であっても同様の効果が得られる。 また、 前記実施例では、 ワード線の材料としてポリシリコン膜、 窒化タンダス テン膜、 タングステン膜の積層膜を用いたが、 これらに代えてポリシリコン膜と 金属珪化物の積層膜を用いても同様の効果が得られる。 金属珪化物の代表例とし てはタングステンシリサイド膜がある。 また、 ポリシリコン単層膜でも同様の効 果が得られる。
また、 前記実施例では、 浮遊ゲートと第 3ゲートを分離する絶縁膜として窒素 を添加したシリコン酸化膜を用いたが、 本不揮発性半導体記憶装置を書換え回数 が少ない製品に応用するような場合には、 従来の熱酸化法や C V D法により形成 したシリコン酸化膜を用いてもよレ、。
また、 前記実施例では、 浮遊ゲートと制御ゲートを分離する絶縁膜に対しても 窒素を添加したシリコン酸化膜を用いたが、 書換え時の内部動作電圧や書換え速 度があまり重要とならないような目的で使用される場合には、 従来広く用いられ ているシリコン酸化膜/シリコン窒化膜ノシリコン酸化膜の積層膜、 いわゆる o N O膜を用いてもよレヽ。
また、 前記実施例では、 p型のゥ ル中に n型の拡散層を形成した nチャネル 型のメモリセルを例に説明したが、 ゥエルが n型であり、 拡散層が p型となる p チャネル型のメモリセルにおいても同様の効果が得られる。 この場合、 書込みの 際の制御ゲート、 第 3ゲート、 およびドレインの電位はゥエル電位に対し相対的 に負の ί直となる。 この場合、 ホットエレク トロンにより電子注入が生じる。 また、 上記実施例においては、 第 3ゲートは書込みの際のスプリットチャネル を制御するゲート及び消去ゲートの両方の機能を有したが、 いずれか一方の機能 を有していればよい。
産業上の利用の可能性
本発明のいずれの実施例においても、 書込みの際、 浮遊ゲートに蓄積される電 子の状態は最低 2状態必要であるが、 4状態以上のレベルを形成し、 1つのメモ リセルに 2ビット以上のデータを記憶するいわゆる多値記憶に適用してもよい。 従来の多値記憶では、 浮遊ゲートに蓄積される電子の量を高精度に制御して各レ ベルのしきい値分布を圧縮しても、 2値記憶に比べ、 いちばん低いしきい値状態 といちばん高いしきい値状態の差が大きくなるという問題があった。 このためフ アウラ一♦ ノールドハイム型の書換えでは、 書換え速度が遅くなる力 \ 書込み電 圧が高くなるという問題が生じた。 本発明によれば、 書込みおよび消去をともに 1 3. 5 V以下と低電圧化できる、 言い換えれば書換えの高速化ができるので、 多 値記憶方式に極めて有効である。
本発明は、 また不揮発性半導体記憶素子を有するメモリセルァレイ部を備えた ワンチップマイクロコンピュータ、 システム L S I等の半導体装置に広く適用で さる。
本願によって開示される発明のうち、 代表的なものによって得られる効果を簡 単に説明すれば、 以下の通りである。
半導体集積回路装置の繰返し書換え後の信頼性が向上できる。
半導体集積回路装置の内部動作電圧の低減が図れる。
半導体集積回路装置の歩留りの向上が図れる。
半導体集積回路装置のメモリセル面積を縮小することが可能である。
半導体集積回路装置の動作速度の向上が図れる。
以上の如き効果が得られる本発明におレ、ては、 産業上の利用性は大きレ、。

Claims

請求の範囲
1. シリコン基板中に第 1導電型のゥエルを形成する工程と、 前記シリコン基 板上に第 1絶縁膜を介して浮遊グートとなる第 1パターンを形成する工程と、 前 記ゥュル中にソース · ドレインとなる第 2導電型の半導体領域を形成する工程と、 前記第 1パターンを覆う第 2絶縁膜を形成する工程と、 前記第 1パターンによつ て形成される隙間に、 前記第 2絶縁膜を介して第 3ゲートを形成する工程と、 前 記浮遊ゲートおよび第 3ゲートの上層に制御ゲートを形成する工程と、 を有する 半導体集積回路装置の製造方法であって、
前記第 3グート上面の標高を前記浮遊ゲートとなる第 1パターン上面の標高よ り低く形成することを特徴とする半導体集積回路装置の製造方法。
2. 請求項 1記載の半導体集積回路装置の製造方法であって、
前記第 3グートは、 前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、 前記多結晶シリコン膜にドライエツチングを施す第 1の方法、
前記第 3ゲートは、 前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、 前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、 その後ドライエツ チングを施す第 2の方法、
前記第 3ゲートは、 前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、 前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、 その後前記多結晶 シリコン膜の表面部を酸化し、 前記酸化された部分を選択的に除去する第 3の方 法、
の何れかの方法により形成されることを特徴とする半導体集積回路装置の製造 方法。
3. 請求項 1記載の半導体集積回路装置の製造方法であって、
前記第 3ゲートは、 前記隙間を完全に埋め込まないように多結晶シリコン膜を 形成した後、 前記隙間を埋め込むフォトレジスト膜を形成し、 前記フォ トレジス ト膜および多結晶シリコン膜にドライエツチングを施す第 1の方法、
前記第 3ゲートは、 前記隙間を完全に埋め込まないように多結晶シリコン膜を 形成した後、 前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、 前記 隙間を埋め込むフォトレジスト膜を形成し、 前記フォトレジスト膜および多結晶 シリコン膜にドライエッチングを施す第 2の方法、
前記第 3ゲートは、 前記隙間を完全に埋め込まないように多結晶シリコン膜を 形成した後、 前記隙間を埋め込むシリコン酸化膜を堆積し、 前記シリコン酸化膜 および多結晶シリコン膜に化学的機械研磨法による研磨を施し、 前記隙間のシリ コン酸化膜を選択的に除去し、 前記隙間を埋め込むフォ トレジスト膜を形成し、 前記フォ トレジスト膜および多結晶シリコン膜にドライエツチングを施す第 3の 方法、
の何れかの方法により形成されることを特徴とする半導体集積回路装置の製造 方法。
4. 請求項 3記載の半導体集積回路装置の製造方法であって、
前記フォ トレジスト膜および多結晶シリコン膜のドライエッチングは、 前記フ ォトレジスト膜および多結晶シリコン膜がほぼ等しいエッチング速度でエツチン グされることを特徴とする半導体集積回路装置の製造方法。
5. 請求項 1記載の半導体集積回路装置の製造方法であって、
前記第 3ゲートは、 前記隙間を完全に埋め込まないように多結晶シリコン膜を 形成した後、 前記多結晶シリコン膜上にシリコン酸化膜を形成し、 前記シリコン 酸化膜および多結晶シリコン膜に化学的機械研磨法による研磨を施し、 前記多結 晶シリコン膜にドライエッチングを施し、 前記シリコン酸化膜を除去する方法に より形成されることを特徴とする半導体集積回路装置の製造方法。
6. 請求項 3〜 5の何れか一項に記載の半導体集積回路装置の製造方法であつ て、
前記多結晶シリコン膜の膜厚は、 前記浮遊ゲートとなる第 1パターンの膜厚よ りも薄いことを特徴とする半導体集積回路装置の製造方法。
7. シリコン基板中に第 1導電型のゥヱルを形成する工程と、 前記シリコン基 板上に第 2絶縁膜を介して第 3グートを形成する工程と、 前記ゥエル中にソース . ドレインとなる第 2導電型の半導体領域を形成する工程と、 前記第 3ゲートを 覆う第 1絶縁膜を形成する工程と、 前記第 3ゲートによって形成される隙間に、 前記第 1絶縁膜を介して浮遊ゲートとなる第 1パターンを形成する工程と、 前記 浮遊ゲートおよび第 3ゲートの上層に制御ゲートを形成する工程と、 を有する半 導体集積回路装置の製造方法であって、
前記第 3ゲート上面の標高を前記浮遊ゲートとなる第 1パターン上面の標高よ り低く形成することを特徴とする半導体集積回路装置の製造方法。
8. 請求項 7記載の半導体集積回路装置の製造方法であって、
前記第 1パターンは、 前記隙間を完全に埋め込む多結晶シリコン膜を形成した 後、 前記多結晶シリコン膜にドライエツチングを施す第 1の方法、
前記第 1パターンは、 前記隙間を完全に埋め込む多結晶シリコン膜を形成した 後、 前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、 その後ドライ エッチングを施す第 2の方法、
前記第 1パターンは、 前記隙間を完全に埋め込まないように多結晶シリコン膜 を形成した後、 前記多結晶シリコン膜に化学的機械研磨法による研磨を施す第 3 の方法、
前記第 1パターンは、 前記隙間を完全に埋め込まないように多結晶シリコン膜 を形成した後、 前記隙間を埋め込むフォトレジスト膜を形成し、 前記フォトレジ スト膜および多結晶シリコン膜にドライエツチングを施す第 4の方法、
前記第 1パターンは、 前記隙間を完全に埋め込まないように多結晶シリコン膜 を形成した後、 前記隙間を埋め込むシリコン酸化膜を堆積し、 前記シリコン酸化 膜および多結晶シリコン膜に化学的機械研磨法による研磨を施す第 5の方法、 の何れかの方法により形成されることを特徴とする半導体集積回路装置の製造 方法。
9. 請求項 1〜 8の何れか一項に記載の半導体集積回路装置の製造方法であつ て、
前記第 3ゲートは、 前記浮遊ゲートに対して自己整合的に形成されることを特 徴とする半導体集積回路装置の製造方法。
10. 請求項 1〜 8の何れか一項に記載の半導体集積回路装置の製造方法であつ て、
前記浮遊ゲートは、 前記第 3ゲートに対して自己整合的に形成されることを特 徴とする半導体集積回路装置の製造方法。
11. 半導体基板の主面に形成された第 1導電型のゥエルと、 前記ゥエル内に形 成された第 2導電型の半導体領域と、 前記半導体基板上に第 1絶縁膜を介して形 成された第 1ゲートと、 前記第 1ゲート上に第 2絶縁膜を介して形成された第 2 ゲートと、 前記第 1ゲートと第 3絶縁膜を介して形成された第 3ゲートとを有し、 前記第 3ゲートが前記第 1ゲートの隙間に埋め込んで形成されている半導体集積 回路装置であって、
前記第 3ゲート表面の標高が、 前記第 1ゲート表面の標高よりも低いことを特 徴とする半導体集積回路装置。
12. 請求項 1 1記載の半導体集積回路装置であって、
前記第 3ゲートが消去ゲートである第 1の構成、
前記第 3グートがスプリットチャネルを制御するグートである第 2の構成、 前記第 3ゲートが消去ゲートとスプリットチャネルを制御するゲートの両方の 機能を有する第 3の構成、
の何れかの構成を有することを特徴とする半導体集積回路装置。
13. 請求項 1 1または 1 2記載の半導体集積回路装置であって、
前記第 3絶縁膜が、 窒素を添加したシリコン酸化膜であることを特徴とする半
補正書の請求の範囲
[ ^ l年 2月 8曰 （0 8 . 0 2 . 0 1 ) 国際事務局受理：新しい請求の範囲， 4一 3 0が 加 bれた；他の請求の範囲は変更なし。 （ 6頁） ]
11. 半導体基板の主面に形成された第 1導電型のゥエルと、 前記ゥエル内に形 成された第 2導電型の半導体領域と、 前記半導体基板上に第 1絶縁膜を介して形 成された第 1ゲートと、 前記第 1ゲ一ト上に第 2絶縁膜を介して形成された第 2 ゲートと、 前記第 1ゲートと第 3絶緣膜を介して形成された第 3ゲートとを有し、 前記第 3ゲートが前記第 1ゲートの隙間に埋め込んで形成されている半導体集積 回路装置であって、
前記第 3ゲート表面の標高が、 前記第 1ゲート表面の標高よりも低いことを特 徴とする半導体集積回路装置。
12. 請求項 1 1記載の半導体集積回路装置であって、
前記第 3ゲートが消去ゲートである第 1の構成、
前記第 3ゲートがスプリットチャネルを制御するゲートである第 2の構成、 前記第 3ゲー卜が消去ゲートとスプリットチャネルを制御するゲー卜の両方の 機能を有する第 3の構成、
の何れかの構成を有することを特徴とする半導体集積回路装置。
13. 請求項 1 1または 1 2記載の半導体集積回路装置であって、
前記第 3絶縁膜が、 窒素を添加したシリコン酸化膜であることを特徴とする半 導体集積回路装置。
14. (追加） 半導体基板中に第 1導電型のゥ ルを形成する工程と、 前記半導 体基板上に第 1絶縁膜を介して浮遊ゲ一トとなる第 1パターンを形成する工程と、 前記ゥエル中にソース · ドレインとなる第 2導電型の半導体領域を形成する工程 と、 少なくとも前記各第 1パターンの側面及ぴ前記各第 1パターン間の前記半導 体基板表面を覆う第 2絶縁膜を形成する工程と、 第 3ゲートの材料膜を堆積した 後に前記各第 1パターン上方の前記材料膜を除去することにより、 前記第 1パタ ーンによって形成される各隙間に、 その各側面が両側の第 1パターンの側面と前 記第 2絶縁膜を介して対向し、 且つ、 その底面が前記半導体基板表面と前記第 2 の絶縁膜を介して対向する、 第 3ゲートを形成する工程と、 前記浮遊ゲートおよ び第 3ゲートの上層に制御ゲートを形成する工程と、 を有する半導体集積回路装 置の製造方法。
15. (追加） 請求項 1 4記載の半導体集積回路装置の製造方法であって、 補正された用紙 （条約第 19条） 前記第 3ゲートの側面の上端を、 前記第 3ゲートの側面と対向する前記浮遊ゲ 一トとなる第 1パターンの側面の上端より低く形成することを特徴とする半導体 集積回路装置の製造方法。
16. (追加） 請求項 1 5記載の半導体集積回路装置の製造方法であって、 前記第 3ゲ一トは、 前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、 前記多結晶シリコン膜にドライエッチングを施す方法により形成されることを特 徴とする半導体集積回路装置の製造方法。
17. (追加） 請求項 1 5記載の半導体集積回路装置の製造方法であって、 前記第 3ゲートは、 前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、 前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、 その後ドライエツ チングを施す方法により形成されることを特徴とする半導体集積回路装置の製造 方法。
18. (追加） 請求項 1 5記載の半導体集積回路装置の製造方法であって、 前記第 3ゲートは、 前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、 前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、 その後前記多結晶 シリコン膜の表面部を酸化し、 前記酸化された部分を選択的に除去する方法によ り形成されることを特徴とする半導体集積回路装置の製造方法。
19. (追加） 請求項 1 5記載の半導体集積回路装置の製造方法であって、 前記第 3ゲートは、 前記隙間を完全に埋め込まないように多結晶シリコン膜を 形成した後、 前記隙間を埋め込むフォトレジスト膜を形成し、 前記フォトレジス ト膜および多結晶シリコン膜にドライエッチングを施す方法により形成されるこ とを特徴とする半導体集積回路装置の製造方法。
20. (追加） 請求項 1 5記載の半導体集積回路装置の製造方法であって、 前記第 3ゲートは、 前記隙間を完全に埋め込まないように多結晶シリコン膜を 形成した後、 前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、 前記 隙間を埋め込むフォトレジスト膜を形成し、 前記フォトレジスト膜および多結晶 シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半 導体集積回路装置の製造方法。
21. (追加） 請求項 1 5記載の半導体集積回路装置の製造方法であって、 補正された用紙 （条約第 19条） 前記第 3ゲートは、 前記隙間を完全に埋め込まないように多結晶シリコン膜を 形成した後、 前記隙間を埋め込むシリコン酸化膜を堆積し、 前記シリコン酸化膜 および多結晶シリコン膜に化学的機械研磨法による研磨を施し、 前記隙間のシリ コン酸化膜を選択的に除去し、 前記隙間を埋め込むフォトレジスト膜を形成し、 前記フォ トレジス ト膜および多結晶シリコン膜にドライエツチングを施す方法に より形成されることを特徴とする半導体集積回路装置の製造方法。
22. (追加） 請求項 1 9〜 2 1の何れか一項に記載の半導体集積回路装置の製 造方法であって、
前記フォトレジスト膜および多結晶シリコン膜のドライエッチングは、 前記フ オトレジス ト膜および多結晶シリコン膜がほぼ等しいエツチング速度でェッチン グされることを特徴とする半導体集積回路装置の製造方法。
23. (追加） 請求項 1 5記載の半導体集積回路装置の製造方法であって、 前記第 3ゲートは、 前記隙間を完全に埋め込まないように多結晶シリコン膜を 形成した後、 前記多結晶シリコン膜上にシリコン酸化膜を形成し、 前記シリコン 酸化膜および多結晶シリコン膜に化学的機械研磨法による研磨を施し、 前記多結 晶シリコン膜にドライエッチングを施し、 前記シリコン酸化膜を除去する方法に より形成されることを特徴とする半導体集積回路装置の製造方法。
24. (追加） 請求項 1 9〜 2 3の何れか一項に記載の半導体集積回路装置の製 造方法であって、
前記多結晶シリコン膜の膜厚は、 前記浮遊ゲートとなる第 1パターンの膜厚よ りも薄いことを特徴とする半導体集積回路装置の製造方法。
25. (追加） 半導体基板中に第 1導電型のゥュルを形成する工程と、 前記半導 体基板上に第 2絶縁膜を介して複数の第 3ゲートを形成する工程と、 前記ゥュル 中にソース · ドレインとなる第 2導電型の半導体領域を形成する工程と、 少なく とも前記各第 3ゲートの側面及び前記各第 3ゲート間の前記半導体基板表面を覆 う第 1絶縁膜を形成する工程と、 浮遊ゲートの材料膜を堆積した後に前記各第 3 グート上方の前記材料膜を除去することにより、 前記第 3ゲートによつて形成さ れる各隙間に、 その各側面が両側の第 3ゲートの側面と前記第 1絶縁膜を介して 対向し、 且つ、 その底面が前記半導体基板表面と前記第 1絶縁膜を介して対向す 補正された用紙 （条約第 19条） る、 浮遊ゲートとなる第 1パターンを形成する工程と、 前記浮遊ゲートおよび第 3ゲートの上層に制御ゲートを形成する工程と、 を有する半導体集積回路装置の 製造方法。
26. (追加） 請求項 2 5記載の半導体集積回路装置の製造方法であって、 前記第 3ゲートの側面の上端を、 前記第 3ゲートの側面と対向する前記浮遊ゲ ートとなる第 1パターンの側面の上端より低く形成することを特徴とする半導体 集積回路装置の製造方法。
27. (追加） 請求項 2 6記載の半導体集積回路装置の製造方法であって、 前記第 1パターンは、 前記隙間を完全に埋め込む多結晶シリコン膜を形成した 後、 前記多結晶シリコン膜にドライエッチングを施す方法により形成されること を特徴とする半導体集積回路装置の製造方法。
28. (追加） 請求項 2 6記載の半導体集積回路装置の製造方法であって、 前記第 1パターンは、 前記隙間を完全に埋め込む多結晶シリコン膜を形成した 後、 前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、 その後ドライ ェツチングを施す方法により形成されることを特徴とする半導体集積回路装置の 製造方法。
29. (追加） 請求項 2 6記載の半導体集積回路装置の製造方法であって、 前記第 1パターンは、 前記隙間を完全に埋め込まないように多結晶シリコン膜 を形成した後、 前記多結晶シリコン膜に化学的機械研磨法による研磨を施す方法 により形成されることを特徴とする半導体集積回路装置の製造方法。
30. (追加） 請求項 2 6記載の半導体集積回路装置の製造方法であって、 前記第 1パターンは、 前記隙間を完全に埋め込まないように多結晶シリコン膜 を形成した後、 前記隙間を埋め込むフォトレジスト膜を形成し、 前記フォトレジ ス ト膜および多結晶シリコン膜にドライエツチングを施す方法により形成される ことを特徴とする半導体集積回路装置の製造方法。
31. (追加） 請求項 2 6記載の半導体集積回路装置の製造方法であって、 前記第 1パターンは、 前記隙間を完全に埋め込まないように多結晶シリコン膜 を形成した後、 前記隙間を埋め込むシリコン酸化膜を堆積し、 前記シリコン酸化 膜および多結晶シリコン膜に化学的機械研磨法による研磨を施す方法により形成 補正された用紙 （条約第 19条） されることを特徴とする半導体集積回路装置の製造方法。
32. (追加） 請求項 1 4〜3 1の何れか一項に記載の半導体集積回路装置の製 造方法であって、
前記第 3ゲートは、 前記浮遊グートに対して自己整合的に形成されることを特 徴とする半導体集積回路装置の製造方法。
33. (追加） 請求項 1 4〜3 1の何れか一項に記載の半導体集積回路装置の製 造方法であって、
前記浮遊ゲートは、 前記第 3ゲートに対して自己整合的に形成されることを特 徴とする半導体集積回路装置の製造方法。
34. (追加） 半導体基板の主面に形成された第 1導電型のゥエルと、 前記ゥェ ル内に形成された第 2導電型の半導体領域と、 前記半導体基板上に第 1絶縁膜を 介して形成された第 1ゲートと、 前記第 1ゲート上に第 2絶縁膜を介して形成さ れた第 2ゲートと、 前記第 1ゲートと第 3絶縁膜を介して形成された第 3ゲート とを有し、 前記第 3ゲートが、 その各側面が両端の第 1ゲートの側面と前記第 3 絶縁膜を挟んで対向するように各第 1ゲートの隙間に埋め込んで形成され、 前記 第 2のゲートの延在方向と略直交する方向に延在している半導体集積回路装置。
35. (追加） 請求項 3 4記載の半導体集積回路装置であって、
前記第 3ゲートの側面の上端が、 前記第 3ゲートの側面と対向する前記第 1ゲ ートの側面の上端よりも低いことを特徴とする半導体集積回路装置。
36. (追加） 請求項 3 5記載の半導体集積回路装置であって、
前記第 3ゲートが消去ゲートであることを特徴とする半導体集積回路装置。
37. (追加） 請求項 3 5記載の半導体集積回路装置であって、
前記第 3ゲートがスプリットチャネルを制御するゲ一トであることを特徴とす る半導体集積回路装置。
38. (追加） 請求項 3 5記載の半導体集積回路装置であって、
前記第 3ゲートが消去ゲートとスプリツトチャネルを制御するゲートの両方の 機能を有することを特徴とする半導体集積回路装置。
39. (追加） 請求項 3 5〜 3 8の何れか一項に記載の半導体集積回路装置であ つて、 補正された用紙 （条約第 19条） 前記第 3絶縁膜が、 窒素を添加したシリコン酸化膜であることを特徴とする半
補正された用紙 （条約第 19条）
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3971873B2 (ja) * 1999-09-10 2007-09-05 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
KR100827920B1 (ko) 2001-07-03 2008-05-07 엔엑스피 비 브이 선택 트랜지스터 및 메모리 트랜지스터를 포함하는 메모리셀을 가지는 비휘발성 메모리를 포함하는 반도체 장치제조 방법
DE60231083D1 (de) * 2001-08-06 2009-03-19 Nxp Bv Herstellungsverfahren in Spacer-Technik für einen Festwertspeichertransistor mit Auswahlgate an einer Seite eines Kontrollgate-Floating-Gate-Stapels
WO2003015152A2 (en) * 2001-08-06 2003-02-20 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor non-volatile memory
JP2003086717A (ja) 2001-09-12 2003-03-20 Mitsubishi Electric Corp 不揮発性半導体記憶装置、不揮発性半導体記憶装置の書き込み方法及び不揮発性半導体記憶装置の消去方法
JP2003188290A (ja) 2001-12-19 2003-07-04 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
KR100854896B1 (ko) * 2002-06-05 2008-08-28 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100861792B1 (ko) * 2002-07-16 2008-10-08 매그나칩 반도체 유한회사 매몰 소오스라인을 구비하는 노아형 플래쉬 메모리 소자 및 그 제조방법
DE10245153A1 (de) * 2002-09-27 2004-04-15 Infineon Technologies Ag Integrierter Feldeffekttransistor mit zwei Steuerbereichen, Verwendung dieses Feldeffekttranistors und Herstellungsverfahren
US20040129986A1 (en) 2002-11-28 2004-07-08 Renesas Technology Corp. Nonvolatile semiconductor memory device and manufacturing method thereof
US6873541B2 (en) * 2003-06-09 2005-03-29 Macronix International Co., Ltd. Nonvolatile memory programmble by a heat induced chemical reaction
US7064032B2 (en) * 2003-07-25 2006-06-20 Macronix International Co., Ltd. Method for forming non-volatile memory cell with low-temperature-formed dielectric between word and bit lines, and non-volatile memory array including such memory cells
JP2005085903A (ja) 2003-09-05 2005-03-31 Renesas Technology Corp 半導体装置およびその製造方法
US7387932B2 (en) * 2004-07-06 2008-06-17 Macronix International Co., Ltd. Method for manufacturing a multiple-gate charge trapping non-volatile memory
JP2006121009A (ja) * 2004-10-25 2006-05-11 Renesas Technology Corp 半導体記憶装置およびその製造方法
KR100698064B1 (ko) * 2004-12-30 2007-03-23 동부일렉트로닉스 주식회사 마스크 롬 및 이의 제조 방법
US7473589B2 (en) 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US8482052B2 (en) 2005-01-03 2013-07-09 Macronix International Co., Ltd. Silicon on insulator and thin film transistor bandgap engineered split gate memory
US7763927B2 (en) 2005-12-15 2010-07-27 Macronix International Co., Ltd. Non-volatile memory device having a nitride-oxide dielectric layer
US7907450B2 (en) 2006-05-08 2011-03-15 Macronix International Co., Ltd. Methods and apparatus for implementing bit-by-bit erase of a flash memory device
US7811890B2 (en) 2006-10-11 2010-10-12 Macronix International Co., Ltd. Vertical channel transistor structure and manufacturing method thereof
US8772858B2 (en) 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
US7700473B2 (en) * 2007-04-09 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Gated semiconductor device and method of fabricating same
US7737488B2 (en) 2007-08-09 2010-06-15 Macronix International Co., Ltd. Blocking dielectric engineered charge trapping memory cell with high speed erase
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US8445953B2 (en) 2009-07-08 2013-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for flash memory cells
US9240405B2 (en) 2011-04-19 2016-01-19 Macronix International Co., Ltd. Memory with off-chip controller

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6325979A (ja) * 1986-07-18 1988-02-03 Hitachi Ltd 半導体集積回路装置
JPH07130884A (ja) * 1993-10-29 1995-05-19 Oki Electric Ind Co Ltd 不揮発性半導体メモリの製造方法
JPH09116119A (ja) * 1995-10-13 1997-05-02 Sony Corp 不揮発性半導体記憶装置
US5780341A (en) * 1996-12-06 1998-07-14 Halo Lsi Design & Device Technology, Inc. Low voltage EEPROM/NVRAM transistors and making method
JPH11220044A (ja) * 1998-01-27 1999-08-10 Masaki Ogura 低電圧ｅｅｐｒｏｍ／ｎｖｒａｍトランジスターとその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2603128B1 (fr) * 1986-08-21 1988-11-10 Commissariat Energie Atomique Cellule de memoire eprom et son procede de fabrication
JP3107691B2 (ja) * 1993-12-03 2000-11-13 株式会社東芝 半導体記憶装置及びその製造方法
GB2292008A (en) * 1994-07-28 1996-02-07 Hyundai Electronics Ind A split gate type flash eeprom cell
US5682055A (en) * 1995-06-07 1997-10-28 Sgs-Thomson Microelectronics, Inc. Method of forming planarized structures in an integrated circuit
US5541130A (en) 1995-06-07 1996-07-30 International Business Machines Corporation Process for making and programming a flash memory array
JP3234528B2 (ja) 1996-03-29 2001-12-04 三洋電機株式会社 スプリットゲート型トランジスタの製造方法
JP4330670B2 (ja) * 1997-06-06 2009-09-16 株式会社東芝 不揮発性半導体記憶装置
DE19732870C2 (de) * 1997-07-30 1999-10-07 Siemens Ag Nichtflüchtige Speicherzelle mit hoher Koppelkapazität und Verfahren zu ihrer Herstellung
US6150691A (en) * 1997-12-19 2000-11-21 Micron Technology, Inc. Spacer patterned, high dielectric constant capacitor
US6326293B1 (en) * 1997-12-19 2001-12-04 Texas Instruments Incorporated Formation of recessed polysilicon plugs using chemical-mechanical-polishing (CMP) and selective oxidation
JP4012341B2 (ja) * 1999-07-14 2007-11-21 株式会社ルネサステクノロジ 半導体集積回路装置
JP3971873B2 (ja) * 1999-09-10 2007-09-05 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6325979A (ja) * 1986-07-18 1988-02-03 Hitachi Ltd 半導体集積回路装置
JPH07130884A (ja) * 1993-10-29 1995-05-19 Oki Electric Ind Co Ltd 不揮発性半導体メモリの製造方法
JPH09116119A (ja) * 1995-10-13 1997-05-02 Sony Corp 不揮発性半導体記憶装置
US5780341A (en) * 1996-12-06 1998-07-14 Halo Lsi Design & Device Technology, Inc. Low voltage EEPROM/NVRAM transistors and making method
JPH11220044A (ja) * 1998-01-27 1999-08-10 Masaki Ogura 低電圧ｅｅｐｒｏｍ／ｎｖｒａｍトランジスターとその製造方法

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