WO2001023898A1 - Method of manufacturing semiconductor inspection - Google Patents

Claims

1 明 細 書 半導体検査装置の製造方法 技術分野 本発明は半導体検査装置の製造方法に関する。 背景技術 I C (集積回路） や L S I (大規模集積回路） などの半導体素子では、 シ リコンウェハ表面に回路を形成するまでの前工程と、 このシリコンウェハを 個別のチップに切り離して樹脂ゃセラミック等で封止するまでの後工程とに 大別される。 これらの半導体装置では、 前工程中の所定の段階において各回路の電気的特 性検査が行われ、 チップ単位で良品、 不良品の判定が行われる。 上記の電気 的特性検査は各回路間の導通の良否を判別するプロ一ビング検査と、 1 5 o °c程度の高温中で熱的、 電気的ストレスを回路に付与して不良を加速選別 するバーンイン検査とに分別できる。 プロ一ビング検查、 バーンイン検査共、 被検ウェハと外部の検査システム との基本的な接続手段は略同じである。 すなわち、 被検ウェハ上に数十ない し数百 μ mピッチでパターニングされた、 数十ないし数百 μ πι角、 厚さ 1 μ m程度の個々のアルミニウム合金あるいはその他の合金の電極パッドに対し て、 個々に導電性の微細なプローブを機械的に押圧する方法が採用されてい る。 従来、 用いられていたプローブの構造を第 1 3図および第 1 4図に示す。 第 1 3図では個々のプローブ 1 4 1は主にタングステン製で先端径数十// m、 長さ数十. mmの細針であり、 先端位置が被検ウェハの各電極パッドに対 応するよう基板 1 4 2および絶縁治具 1 4 3に固定あるいは成形されている。 2 対応するよう基板 1 4 および絶縁治具 1 4 3に固定あるいは成形されて いる。 第 1 4図では個々のプローブ 1 5 1は主にめつきの積み上げにより成形 された半球状の金属突起あるいはシリコン基板の異方性エッチング穴をめ つき型として形成した角錐状の金属突起などであり、 ポリイミ ドなどの有機 薄膜 1 5 2の表面にこの集合体が形成されている。 また、 後述する上記二例の問題点を解決する手段として、 特開平 6 - 1 2 3 7 4 6号公報、 特開平 7 - 7 0 5 2号公報、 及び特開平 8— 5 0 1 4 6号 公報、 特開平 9 - 2 4 3 6 6 3号公報が公開されている。 特開平 6 - 1 2 3 7 4 6号公報では弾性変形可能なカードに切り込みを入 れて個別に弾性変形可能な複数のプローブ二一ドルを均一に形成し、 この複 数のプローブニー ドルのそれぞれの先端部に半導体素子の電極に接触可能 な複数の接触子を設けている。 また、 特開平 7 - 7 0 5 2号公報では単結晶シリコン、 酸化シリコン、 窒 ィ匕シリコン、 ポリシリコン、 あるいは金属層の少なく とも一層からなる片持 ち梁構造とし、 その表面に導通用の金属皮膜を形成した、 さらに， この片持 ち梁構造体を導通配線パターンを形成した絶縁基板で保持して電気特性測 定用プローブとしている。 一方、 特開平 9 - 2 4 3 6 6 3号公報ではシリコン基板をダイアフラム状 に加工し、 コンタク ト面に複数のコンタクトプローブを形成した構造のダイ ァフラム部に、 エラストマを充填して電気特性を測定するためのプローブを 形成している。 発明の開示 上記、 従来技術で述べたような半導体装置の検査方法では、 以下に示すよ うな問題点があった。 第 1 3図に示したプローブ構造では、 個々のプローブを高精度に位置決 3 め ·固定することに多大な時間を必要とし、 プローブ構造体を安価に量産す ることが困難であった。 また、 個々のプローブを位置決め .固定するための 領域を多く必要としたため、 基板内により多くのプローブを配置することが 困難であり、 一回に検査できる電極パッ ド数あるいはチップ数が限られてい た。 さらに、 個々のプローブ長が数十 m m程度と大きいため、 各プローブ内 の規制容量が大きく、 1 0 0 M H z程度以上の高速デバィスの検査が実質不 可能であった。 また、 個々のプローブ先端の曲率半径が大きく、 被検ウェハの電極パッ ド 表面に形成された絶縁性の自然酸化膜を破壊するために、 大きな押圧荷重お よび電極パッ ド表面をスクライブ （けがき） する動作を必要とするため、 プ ローブ先端の摩耗を早め、 プローブの寿命 （耐用検査回数） が短かったばか りカヽ スクライブにより発生する電極パッ ドの塵埃が、 半導体装置製造にお ける環境を汚染する問題があつた。 また、 第 1 4図に示したプローブ構造では、 ポリイミ ドなどの有機薄膜表 面に被検ウェハの電極パッ ドに対応して微細なピッチでプローブが配置さ れるため、 被検ウェハの反りやプローブの高さのばらつきにより生じるプロ 一ブと対応する電極パッ ドとの距離のばらっきを独立に吸収することが困 難であった。 また、 被検ウェハと大きく線膨張係数の異なるポリイミ ドなど の有機薄膜を基材としているため、 1 5 0 °C程度の高温中で行われるバーン イン検査では、 被検ウェハとの間に大きな熱膨張差が生じ、 中心から離れた 位置にあるプロ一ブでは電極パッ ドとプロ一ブとの位置ずれが生じる場合 があった。 また、 特開平 6 - 1 2 3 7 4 6号公報では、 カードが合成樹脂あるいは金 属で構成されるため、 被検ウェハの電極パッ ド位置に対応した微細なピッチ でのプロ—ブ配置、 すなわち個々に弾性変形が可能な複数のプロ一ブニ―ド ルの形成が困難であった。 特開平 7 - 7 0 5 2号公報ではシリコン系基材で形成した個々の片持ち梁 4 プローブを、 改めてそれとは別の絶縁基板表面に接合するために製造歩留ま りが低下し、 さらに個々のプローブの高さが不均一という問題があつた。 特開平 9 - 2 4 3 6 6 3号公報では、 エラストマ （弾性材） を利用して、 被検ウェハの歪みに沿ってシリ コン基板内に形成したダイアフラム部が変 形すると記載されている力'、 この方式ではダイァフラムの厚みのばらつきが 考慮されておらず、 うねりや厚みのばらつきを持ったダイアフラムを変形さ せた場合、 コンタク トプローブの高さの制御ができない。 そのため、 被検ゥ ェハの電気的特性測定用パッ ドの深さ方向を制御できないため、 押圧力が不 足する場合は被検ウェハの電気的特性測定用パッ ド部に接触しない部分が 出てくる。 また、 押圧力をかけ過ぎた場合は被検ウェハの電気的特性測定用 パッ ド部に深くめり込み、 被検ウェハを破壊する問題があった。 また、 上記のいずれのプローブ構造共、 プローブの先端と外部の検査シス テムとの電気的接続のための配線が、 基板中のプローブ形成面と同一表面に 形成されるため、 すべての外部接続端子を基材の外周近傍に集中して形成せ ざるを得ず、 同外部接続端子の形成可能領域が限定され、 多くのプローブを 外部と電気的に接続することが困難であり、 例えば被検ウェハの全電極パッ ドを一括して検査するというような大領域同時検査が困難であった。 本発明の目的は、 これまで述べた多くの問題点を解決し、 半導体装置の電 気的特性検査において、 例えば被検ウェハの全電極パッ ドを一括検査すると いうような大領域同時検査を可能とし、 それによつて製造歩留まりを向上さ せ、 製造コストを低減し、 安価で高信頼性を有する半導体装置を得ることに あ^ ) 上記目的を達成するために、 半導体素子と検査装置を直接接触させて、 電 気的に接続しながら半導体素子を検査する方法において、 プロ一ブが形成さ れた基板にプローブが押圧力によって変化することができる梁構造あるい はダイアフラム構造が形成され、 検査用半導体素子の電極パッ ドが形成され た被検ウェハを押圧または固定する機構あるいは前記基板のプローブまた 5 はプローブ周辺部を押圧する機構を設けることにより達成できる。 また、 上 記プロ一ブが形成された基板にシリコンを用い、 プロ一ブをシリコンまたは 金属あるいはそれらの複合材から構成し、 絶縁物を介して導電性材料を用い た配線によって、 プロ一ブ形成基板の裏面側まで配線されている構造を用い ると良い。 また、 該プローブの先端部に平面部を有することによ り、 プロ一 ブ高さを均一にし力 も高精度に形成することが可能である。 ブローブは個々に独立した両持ち梁に形成された構造が好ましく、 プロ一 ブを中心面内に形成し、 その周囲を卍型形状に梁を形成した構造を用いても 良い。 これらの梁を含めた構造体の加工には異方性ェッチングあるいはドラ ィエッチングを用いる。 上記ドライエッチングには I C P— R I E (I n d u c t i v e l y し o u p l e d P l a sma— R e a c t i v e I o n E t c h i n g) 装置を用いることにより、 梁と梁の間隔を狭く形成す ることが可能で、 デバイスの狭ピッチ化にも対応することができる。 配線は検査ウェハに異方性ェッチングあるレ まドライエッチングを用い て、 該基板を貫通させ、 スパッタ、 蒸着あるいはめっきを用いて該基板のプ ローブ形成面とその裏面とを電気的に配線する方法を用いる。 また、 検査ゥ ェハの貫通孔はドライエッチングを用いて形成する方式が良い。 さらに、 上 記の構造および方法を用いて検査した半導体素子あるいは電子部品は非常 に安価で提供することができる。 図面の簡単な説明 第 1図は、 本発明の一実施例に関する検査ウェハの断面図である。 第 2図は、 本発明の一実施例に関する検査体構造の断面図である。 第 3図は、 本発明の他の一実施例に関する検査体構造の断面図である。 第 4図は、 本発明の一実施例に関する検査ウェハ加工工程の断面図である ( 第 5図は、 本発明の一実施例に関するプローブの側面図および平面図であ る。 6 第 6図は、 半導体チップの電極パッ ドの配列を示す平面図である。 第 7図は、 本発明の一実施例に関する梁およびダイアフラムを示す平面図 である。 第 8図は、 本発明の一実施例に関する断面図および平面図である。 第 9図は、 本発明の一実施例に関する平面図および断面図である。 第 1 0図は、 本発明の一実施例に関する斜視図である。 第 1 1図は、 本発明の一実施例に関する断面図である。 第 1 2図は、 本発明の一実施例に関する断面図である。 第 1 3図は、 従来技術に関する断面図である。 第 1 4図は、 他の従来技術に関する断面図である。 第 1 5図は、 本発明の他の一実施例に関する断面図である。 第 1 6図は、 本発明のさらに他の一実施例に関する断面図である。 第 1 7図は、 本発明のさらに他の一実施例に関する平面図である。 第 1 8図は、 本発明のさらに他の一実施例に関する概略図である。 第 1 9図は、 本発明のさらに他の一実施例に関する概略図である。 発明を実施するための最良の形態 以下、 図面を用いて本発明の実施例を説明する。 第 1図は本発明による半 導体検査装置の検査ウェハの構造の一実施例を示す断面図である。 検査ウェハ 1 1は、 両持ち梁又はダイアフラム 1 2 (以後はダイアフラム で説明する） と、 プローブ 1 3と、 貫通孔 1 4とで構成されている。 ダイァ フラム 1 2部には、 プローブ 1 3が形成されており、 プローブ 1 3は検査ゥ ェハ 1 1の底面より数 から数十 m突き出している。 貫通孔 1 4はプロ ーブ 1 3と同数個形成されており、 検査ウェハ 1 1の全面は酸化シリコン膜 1 5で被覆されている。 プローブ 1 3と配線 1 6は、 酸化シリコン膜 1 5の上に形成してある。 配線 1 6は、 個々のプローブ 1 3からそれぞれの貫通孔 1 4を経て検査ウェハ 1 7 1の反対側面に形成した二次側電極パッ ド 1 7まで形成されている。 第 2図は本発明による半導体検査装置の構造の一実施例を示す断面図で ある。 被検ウェハ 2 1は、 図示していない、 X Y Z ^方向に移動が可能なウェハ 固定ステージ 2 2に真空吸着されている。 ウェハ固定ステージ 2 2は、 第 1 図で説明した検査ウェハ 1 1に形成されたプローブ 1 3と、 被検ウェハ 2 1 に形成された一次側電極パッ ド 2 3 とを高精度に位置合わせして接続する ことができる。 押圧機構支持基板 2 4には、 検査ウェハ 1 1に形成された二次側電極パッ ド 1 7と外部端子とを電気的に接続するため、 弾性構造の一般にポゴピン 2 5と呼ばれる接続端子と内部配線 2 6とが形成されている。 押圧機構支持基 板 2 4と検査ウェハ 1 1 とは、 ポゴピン 2 5と二次側電極パッ ド 2 3とを位 置合わせして接続した後に固定される。 次に、 押圧機構支持基板 2 4に固定 された検査ウェハ 1 1を、 ウェハ固定ステージ 2 2に吸着した被検ウェハ 2 1 に押し当てる。 これによ り、 一次側電極パッ ド 2 3とプローブ 1 3力 s接触し、 ダイアフラ ム 1 2が変形し、 一定の荷重がプローブ 1 3と一次側電極パッ ド 2 3間にか かり、 全プローブにおいて均一な電気的特性検査が可能になる。 なお、 ここ ではウェハ固定ステージ 2 2に X Y Z S方向の移動機構を備えている構成 で説明したが、 移動機構を押圧機構支持基板 2 4あるいはウェハ固定ステー ジ 2 2と押圧機構支持基板 2 4の両方に付加しても良い。 上記の説明では、 ポゴピン 2 5を用いて検査ウェハ 1 1に形成された二次 側電極パッ ド 1 7と外部電極を接続したが、 ポゴピン 2 5の代用としてはん だバンプを用いた構造としても良い。 第 3図は第 2図で説明した半導体検査装置にさらに押圧機構を付加した 構造の断面図である。 ポゴピン 2 5又ははんだバンプだけで、 ダイアフラム 1 2に十分な押圧力 8 が付加されない場合、 ダイアフラム 1 2さらにその他の部位を押圧するため にエラストマ 4 1、 4 2を設ける。 ただし、 エラストマ 4 1、 4 2以外の弾 性構造体を設けても良い。 なお、 第 2図、 第 3図では、 検査ウェハ 1 1の全 面を被覆する酸化シリコン膜 1 5を省略してある。 第 4図は本発明の検査ウェハの加工工程を示す断面図である。 ( a ) 基板となるシリコンウェハ 1 1は直径 8ィンチ、 厚さ 6 0 0 / mと し、 被検ウェハ 2 1 と同形状のものを使用する方が良い。 これにより、 製造 コストの低減や検査装置の省スペース化を図ることができる。 例えば、 被検 ウェハ 2 1が直径 8インチの場合は、 検査ウェハ 1 1 も直径 8インチが良い。 ( b ) シリコンウェハ 1 1の表面に厚さ 0 . 7 mの酸化シリコン膜 1 5 を形成する。 その後、 フォ トリソグラフィ工程によりシリコンエツチング用 のパターンを形成する。 すなわち、 酸化シリコン膜 1 5の表面にフォ トレジ ス トを塗布し、 パターンを描いたフォ トマスクを用いて露光、 現像、 エッチ ングすることにより、 酸化シリコン膜 1 5を部分的に除去し、 開口部分を有 するパターンを形成する。 次に 8 0 °Cの 3 5 %水酸化カリウム水溶液で異方 性ェッチングを行い、 酸化シリコンパ夕一ンの開口部からシリコンウェハ 1 1を侵食させて高さ 5 0 ju mのプローブ 1 3を形成する。 ここで、 シリコンウェハ 1 1をエッチングするためのパターンに酸化シリ コン膜 1 5を用いた力、 代わりに窒化シリコン膜を用いても良い。 また、 シ リコンウェハ 1 1のエッチング液に水酸化カリウム水溶液を用いた力?、 それ 以外の異方性ェッチング液、 例えばテトラメチルアンモニゥムハイ ドロォキ サイ ド、 エチレンジァミンピロカテコール、 ヒドラジン等を用いても良い。 ( c ) 酸化シリコン膜パターンを除まし、 再度シリコンウェハ 1 1の全面 に酸化シリ コン膜 1 5を 1 m形成する。 （b ) と同様にフォ トリソグラフ ィ工程によりシリコンエツチング用のパターンを形成し、 異方性ェッチング により厚さ 1 0 0 m、 長さ 2 m mのダイアフラム 1 2を形成する。 ( d ) 酸化シリコン膜パターンを除去し、 シリコンウェハ 1 1の全而に酸 9 化シリコン膜 1 5を形成する。 フォ トリソグラフィ工程によりシリコンエツ チング用のパターンを形成し、 R I E (R e a c r i v e I o n E t c h i n g) 装置により貫通孔 14を形成する。 この時の貫通孔 14は直径 1 0 である。 ただし、 貫通孔の大きさは個々の半導体チップの大きさの中 に電極パッ ド数分が形成できればこれ以外の大きさでも良い。 (e) 酸化シリコン膜パターンを除去し、 シリコンウェハ 1 1の全面に酸 化シリコン膜 1 5を 0. 形成する。 この酸化シリコン膜 1 5はプロ一 ブ 1 3と二次側電極パッ ド 1 7とをつなぐ配線 1 6を流れる電流の検査ゥ ェハ内部への漏電を防止するものであるため、 これ以外の厚さで形成しても 良い。 また、 酸化シリコン膜ではなく、 1 50°C以上で溶融しなければその 他の絶縁膜を形成しても良い。 (ί) フォトリソグラフイエ程により酸化シリコン膜 1 5の表面にフォ ト レジス トパターンを形成後、 シリコンウェハ 1 1の全面にスパッタリ ング装 置を用いて、 まずクロム膜を 0. 1 形成し、 続いてニッケル膜を 1 / m 形成する。 その後、 リフ トオフ法を用いてフォ トレジストとフォ トレジス ト 上のクロム膜とニッケル膜を除去し、 配線 1 6および二次側電極パッ ド 1 7 を形成する。 配線 1 6および二次側電極パッ ド 1 7の成膜装置はスパッタリング装置 に限らず、 蒸着装置や CVD (C h em i c a l V a p o r D e p o s i t i o n) 装置を用いても良い。 また、 配線 1 6および二次側電極パッ ド 1 7の形成方法はリフトオフ法に限らず、 検査ウェハ 1 1の全面に絶縁膜を形 成し、 さらに全面に配線用の薄膜を形成後、 フォ トリソグラフイエ程でエツ チングにより形成しても良い。 なお、 この時のエッチングはエッチング液を 用いたゥエツ トエッチングでも、 イオンミリング装置などを用いたドライエ ッチングでもどちらでも良い。 さらに、 配線材料は 1 50 °C以上で溶融せず、 導電性があり、 薄膜形成可能な材料、 例えば金、 銅、 白金、 チタン、 コノ レ ト、 モリブデン、 タングステンなどでも良い。 10 第 5図は本発明によるプロ一ブの形状を示す側面図および平面図である。 (a) は異方性ゥエツ トエッチングにおいてダイアフラム 1 2に形成され たプロ一ブ 1 3である。 異方性ゥエツ トエツチングは、 アルカリ系ェッチン グ液においてシリコンの結晶面の違いによってエツチング速度が異なるこ とを利用した加工方法である。 このため、 （1 00) 面のシリコンウェハの 場合、 （1 00) 面と （1 1 1 ) 面で囲まれた角錐状のプローブ 1 3が形成 される。 (b) は (a) よりさらにエッチングが進行した状態のプローブを示した ものである。 （1 0 0) 面と （1 00) 面及び （1 00) 面と （ 1 1 1 ) 面 が互いに交叉する稜には （1 00) 面および （1 1 1) 面以外にも多くの結 晶面が現れている。 このため、 （1 1 0) 面や （3 1 1) 面などの （1 00) 面や （1 1 1 ) 面よりエッチレートの速い結晶面が現れるような形状になる。 (c) は R I E装置などのドライエッチングにより円柱状に突起を形成し た後、 ダイアフラム 1 2の表面および円柱の先端部に酸化シリコンなどのマ スクパターンを形成し、 シリコンウェハを傾斜させてさらにイオンミリング 装置などでドライエツチングを行い円錐状に形成したプロ一ブである。 この とき、 傾斜させたシリコンウェハは自転および公転させながらドライエッチ ングを行った方が良い。 (d) は R I E装置などのドライエッチングにより先端部と同じ径の円柱 状に形成したプローブである。 （e) および （ f ) は異方性ウエッ トエッチ ングと ドライエッチングとの複合エッチングによるプローブである。 （e) は （a) と （d) の組み合わせ、 （ί ) は （c) と （d) の組み合わせであ る。 このように、 プローブ 1 3の形状に特に制限はないが、 プローブ 1 3の 高さが決まっているとき （a) から （c) の方法ではプローブ 1 3の先端部 面積と比較してダイアフラム 1 2に接するプローブ 1 3の面積が大きいた め、 プローブ間ピッチをあまり狭くできない。 プローブ間ピッチが狭い場合は （d) から （f ) のような形状が良いが、 11 強度的には （a ) から （c ) の形状より劣る。 従って、 プローブ 1 3の形状 は一次側電極パッ ドのピッチ、 押圧力、 梁又はダイアフラムのたわみ量、 プ 口一ブ高さなどを考慮しながら決定する方が良い。 一方、 （a ) から （f ) のプローブ 1 3には先端の一次側電極と接触する 部分に、 プローブ 1 3の形成時にエッチングしない平坦部を形成しておく と 良い。 異方性ゥエツ トエッチングによりプローブ 1 3の先端に平坦部を設け ずに尖った形状を形成すると、 尖った瞬間にマスクが消滅してしまう。 異方 性ゥエツ トエッチングとはいえ、 エッチング液温などを精密に管理しない限 り、 シリコンウェハ内では数0 /0のエッチングによるばらつきが生じるため、 プロ一ブ 1 3の先端部の高さが不均一になってしまう。 しかしな力 ら、 プローブ 1 3の先端に平坦部を形成すると、 プローブ 1 3 の高さは均一になる。 このため、 被検ウェハ 2 1の一次側電極パッ ド 2 3と 検査ウェハ 1 1のプロ一ブ 1 3を接続した場合に、 検査ウェハ 1 1の全ての ダイアフラム 1 2の変位量が一定になる。 従って、 検査ウェハ 1 1の全ての プロ—ブ 1 3の荷重が一定になるため、 被検ウェハ 2 1の全ての一次側電極 パッ ド 2 3に対して均一で高精度な検査が可能になる。 なお、 プローブ 1 3 の先端の平坦部 6 1の形状は四角形、 円形に限らず、 その他の多角形でも良 レ、 第 6図は半導体チップに形成される一次側電極ノ、°ッ ドの配列である。 パッ ド配列には （a ) 主に D R A M (読取専用記憶素子） のように半導体 チップ 7 1の中心線に沿つて電極パッ ド 7 2がほぼ一直線状に並んだもの と、 （b ) 主にマイコンのように半導体チップ 7 3の周辺部に電極パッ ド 7 4が直線状に並 んだものとに大別できる。 （a ) および （b ) とも個々の電極パッ ド 7 2、 7 3の寸法は数十/ m角から数百 m角であり、 パッ ド間ピッチも数十 m から数百 mである。 第 7図は本発明による梁あるいはダイァフラムの構造を示す平面図であ 12 る o (a) (b) (c) は中心部に一直線状に並んだ半導体チップ用である。 (a) は本発明による両持ち梁構造である。 検査ウェハ 1 1に形成された両 持ち梁 1 2のそれぞれに対してプローブ 1 3がー個ずつ形成されている。 プ 口一ブ間ピツチは、 一次側電極パッ ド間ピッチに対向させる力 ?、 梁幅、 梁長、 梁厚は全てのプローブで同寸法とし、 プローブにかかる荷重を一定にする。 (b) は本発明によるダイアフラム構造である。 プローブ 1 3の並ぶ方向 にスリッ ト 8 1を形成し、 ダイアフラム 1 2のたわみ量を均一にして個々の プローブ 1 3にかかる荷重を一定にしている。 一次側電極のパッ ド間ピッチ 力 ?狭い場合や、 両持ち梁構造と同スペースでプローブ荷重を増大させたい場 合に有効である。 (c) は四方向にスリッ ト 8 1を設けた構造である。 一次側電極のパッ ド間ピッチが狭く両持ち梁は形成できないがプロ—ブ荷重は減少させたい 場合に有効である。 （d) (e) (f ) は周辺部に直線状に並んだ半導体チッ プ用であり、 (d) は （a) の、 （e) は （b) の、 （ f ) は （c) の応用例である。 特に ( f ) はプローブ 1 3が配置された中心部と周辺部とを接続する両持ち梁 1 2を卍型に形成し、 プローブ 1 3の変位量を増大させる構造になっている。 卍型に限らず、 例えば、 渦巻型など梁長を長くするような構造にすればプロ ―ブの変位量をさらに増大させることができる。 第 8図は本発明による両持ち梁の構造を示す断面図と平面図である。 R I E装置などを用いたドライエッチングあるいは弗酸一硝酸一酢酸の 混合液などを用いた等方性エッチングによ り、 両持ち梁 1 2の付け根部分 9 1、 92に丸みを形成することで、 両持ち梁 1 2の剛性および耐久性を増大 させ、 繰り返し検査における信頼性を向上させることができる。 丸みを形成 することは両持ち梁に限らず、 ダイアフラムゃ片持ち梁においても有効な手 段である。 13 形成する。 (a) は異方性ウエットエッチングによって、 シリコンウェハ 1 01の片 側から貫通孔 1 02を形成したものである。 異方性ゥエツトエッチングにお いては約 54. 7° の斜面を持つ 4つの （1 1 1) 面 1 03に囲まれた逆四 角錐状の貫通孔 1 02が形成される。 この時、 D l = 2 Z/t a n 54. 7° + d = 949 m、 P 1 =D 1 +L= 1 049 ;umとなり、 □ 2 mmのシリ コンウェハ 101には 4個の貫通孔 102しか形成できない。 (b) は異方性ゥエツトエッチングによってシリコンウェハ 1 01の両側 から貫通孔 1 04を形成したもので、 逆四角錐状の貫通孔をつなぎ合せた鼓 状の形状をしている。 この時、 D 2 = ZZt a n 54. 7° + d = 524 m、 P 2=D2 + L=624 mとなり、 □ 2 mmのシリコンウェハ 1 01 には 9個の貫通孔 1 04形成できる。 (a)、 （b) とも貫通孔 102、 1 04の dの寸法を小さくしたところで □ 2 mmのシリコンウェハ 101に形成できる数量に変化はなく、 異方性ゥ エツトエッチングにおける加工限界がある。 一方、 （c) は R I E装置などのドライエッチングによってシリコンウェハ 1 0 1に貫通孔 1 05を形成したものである。 ドライエッチングのために貫 通孔 1 05はマスクパターンとほぼ同形状のほぼ垂直な形状になる。 このた め、 D 3 = d= 1 00 im、 Ρ 3=ϋ 3 + ί = 200 μπιとなり、 □ 2 mm のシリコンウェハ 101には 1 00個の貫通孔 1 05が形成されることにな る。 また、 R I E装置の加工限界をァスぺク ト比 （加工深さ/加工幅） で表す ことがある。 特に I C P— R I E装置の場合のァスぺク ト比は、 1 5から 2 0といわれている。 厚さ 60◦ zmのシリコンウェハ 1 01を片側から加工 する場合は、 貫通孔 1 05の最小加工寸法は 30 μπιから 40 μπιとなる。 さ らに、両側から加工する場合は、貫通孔 1 05の最小加工寸法は 1 5 /m力 ら 20 /xmとなる。 そのため、 □ 2 mmのシリコンウェハ 1 01には数千個形 14 成できる。 従って、 個々の半導体チップの真上に、 それぞれの半導体チップ に形成された電極パッドと同数の貫通孔を形成することができる。 これによ り配線を短くでき、 配線抵抗も低減できる。 第 1 0図は本発明による被検ゥェハと検査ゥェハの全体概要を示す斜視図 である。 被検ウェハ 2 1には半導体チップ 1 1 1が数百個形成されており、 それぞれの半導体チップ 1 1 1には電極パッド 2 3が数十個から百数十個形 成されている。 また、 検査ウェハ 1 1には両持ち梁あるいはダイアフラム 1 2が被検ウェハ 2 1の半導体チップ 1 1 1と同数あるいはそれ以上形成され ており、 それぞれの両持ち梁あるいはダイアフラム 1 2には半導体チップ 1 1 1に形成された電極パッド 2 3に対向してプローブが形成されている。 さ らに、 検査ウェハ 1 1にはそれぞれの両持ち梁あるいはダイアフラム 1 2の 周辺に貫通孔 1 4が形成され、 個々のプローブからの配線が貫通孔 1 4から 取り出される。 第 1 1図は本発明によるバーンイン検査用パックの構造を示す断面図であ る。 検査ウェハ 1 1には変形が容易な両持ち梁 1 2またはダイアフラム 1 2 が形成され、 両持ち梁 1 2あるいはダイアフラム 1 2にはプロ一ブ 1 3が形 成されている。 検査ウェハは第 5図で説明した加工工程を経て被検ウェハと 同サイズあるいはそれ以下のサイズに形成する。 また、 例えば、 径 8インチ の被検ウェハに対して径 6インチの検査ウェハを切断して組み合せ、 径 8ィ ンチの被検ウェハを一括検査することも可能である。 これは歩留まりなどを 考慮したもので、 例えば、 検査ウェハの一部が破損した場合でも容易に交換 することで製造コストを低減することが可能である。 また、 バーンィン検査では 1 5 0 °C前後という高温で長時間の電気的測定 を行うため、 被検ウェハ 2 1と同じ材質であるシリコンを検査ウェハ 1 1に 用いることで、 熱膨張によるプローブの位置ずれなども発生しない。 被検ゥ ェハ 2 1はウェハ固定ステージ 2 2に真空チャックで固定されている。 また、 検査ウェハ 1 1は押圧機構支持基板 2 4に固定される。 ウェハ固定ステージ 15 2 2は X Y Z Θ方向に移動が可能であり、 これにより被検ウェハ 2 1と検查 ウェハ 1 1は高精度に位置合わせできる。 位置合わせ後、 全体をバーンイン 検査用パック 1 2 1で固定する。 バーンイン検査用パック 1 2 1の材質は、 1 5 0 °C以上で熱変形が小さく、 窒化アルミニウムやインバ一などのシリコ ンとの熱膨張係数差が小さいものが良い。 但し、 バーンイン検査用パック 1 2 1には、 被検ウェハ 2 1に形成された 電極パッド 2 3と検查ウェハ 1 1に形成されたプローブ 1 3との電気的測定 用の配線 2 6を取り出すための端子 1 2 2が形成されている。 一般にバーン ィン検査においては、 被検ウェハに形成された数百個のチップに形成された 数万個の電極パッドの全てに検査ウェハに形成されたプローブを接続させる 必要があるが、 本発明のバーンィン検査用パックを用いることにより電気的 測定が容易にできる。 第 1 2図は本発明によるバ一ンィン検査用パックの周辺装置の概略を示す 断面図である。 バーンイン検査装置 1 3 1の中には恒温槽 1 3 2があり、 恒 温槽 1 3 2の中にバーンイン検査用パック 1 2 1が複数個配置されている。 恒温槽 1 3 2の温度管理は温度制御装置 1 3 3により制御されている。 バー ンイン検査用パック 1 2 1には数万本の配線 1 3 4がつながっており、 高速 スィツチング回路 1 3 5を介して、 テスタ回路 1 3 6に接続されている。 高 速スィツチング回路 1 3 5は配線 1 3 4を切替えるためのもので、 テスタ回 路 1 3 6の入力配線数を減少することができる。 また、 前記高速スイッチング回路 1 3 5はシリコン製であるため、 バーン イン検査用パック 1 2 1の中の検查ウェハ 1 1に高速スイッチング回路を作 り込み、 バーンイン検査用パック 1 2 1からの配線を大幅に減少させた構造 とすることもできる。 このバーンイン検査用パックの技術は、 プロ一ビング検查装置にも適用す ることが可能である。 このため、 ウェハレベルで検査することができ、 検査 時間の短縮化によるコス ト低減が図れる。 また、 検査ウェハ 1 1に形成され 16 る被検ウェハ 2 1に形成された個々の半導体チップ 1 1 1と同数だけ形成す るだけでなく、 それ以上でも良い。 これにより、 検査ウェハ 1 1に形成され たプローブ 1 3が寿命などにより使用できなくなった場合でも、 検査ウェハ 1 1と被検ウェハ 2 1の位置を変えるだけで、 再び被検ウェハー括検査が可 能になる。 以上のような本発明をプロ一ビング検査装置およびバーンィン検査装置に 適用し、 検査ウェハの配線 1 6の接触抵抗が 0 . 5 Ω以下、 テス ト周波数 2 0 O MH z以上という結果が得られた。 また、 その時のプローブ 1 3の寿命 は 3 0万回以上であった。 また、 本発明は被検ウェハの電極パッドの検査を 確実に行うことが可能であるため、 L S I用の電極および微細パターン引き 出し用あるいは接続用のコネクタなどに用いることができる。 さらに、 本発 明ではプローブ形成基板にシリコンを用いているため、 前記プローブ形成基 板加工時に抵抗あるいは回路などを組み込みまたは形成することが可能であ る。 第 1 5図は本発明の他の実施例を示し、 第 1図の検査ウェハにマルチプレ クス回路などの電子回路を集積化した例を示している。 この例では、 電子回 路を構成する通常 MO S F E Tで代表される絶縁ゲート型電界効果トランジ スタ （Insulated Gate Field Effect Transistor) NM0S、 PMOS力 プローブ が形成された面 BSとは逆の、 シリコン基板 SUBの上表面 USに形成されてい る。 同図 （a ) は、 Pチャンネル I G F E T (PM0S) と Nチャンネル I G F E T (蘭 OS) を多数個集積した相補型 （complementary) 集積回路 （通称 CMOS 一 IC)の例を示している。 この例は一対のトランジスタで構成した典型的な C MO Sインバータ回路を示している。 以下図面の （a ) から （e ) に対応してこの検査ウェハ 1 1の構造、 製造 方法を説明する。 第 1 5図 （ a ) ： P型単結晶シリコン基板 SUBの裏面 BSにはシリコン酸化膜 17 層 0X1が基板 BSを酸化性雰囲気中で熱的に酸化して形成されている。基板 SUB の表面 USは （1 0 0 ) 結晶面である。 表面 USには、 PM0Sを形成するための N型ゥエル領域而と NM0Sを形成するための P型ゥエル領域 PWが形成される。 この例では PM0Sと NM0Sは N型ゥエル爾と基板 SUB間で逆方向にバイアスさ れる P N接合によって電気的に分離される。 ゥエル形成後フィールド酸化物 層 SGが表面 USに埋め込まれる。層 SGはトランジスタ間を分離するためのも ので、 トランジスタ等を形成するァクチブ領域を囲むように形成される。 ト ランジスタ間等をまたぐようにそれらの上方に配線層が存在する場合、 配線 層に印加される最大電圧に対して寄生の M〇S トランジスタが発生しないに 十分な厚さで SGの層は形成される。 次に、 ゲート絶縁膜層 GIが熱酸化法に よって厚さ 3から 5 0 n mに形成される。 GTはゲート電極や配線として用い られるゲート層であり、ゲート絶縁膜 GIの上に形成される。 GTはボロンや燐 などがドープされた多結晶シリコン、 そのような多結晶シリコンを下層にし て上層に金属層又は金属のシリサイ ド層を積層した多層膜、 または金属の単 層膜が用いられる。 ゲート層 GTのパターニング後、 ソースやドレイン領域、 配線層として機能する NM0S用の N型高濃度層 SDNと PM0S用の P型高濃度層 SDPがイオン打ち込みや拡散法により、 ゲート電極 GTと整合して形成される。 層 SDN、 SDPは低濃度のゥエル層，、 PWと配線層 MT1 とを低抵抗で接続した り、 寄生効果を防止するためのゥエル周囲のガードバンドとしても用いられ る。 続いて、 ゲート層 GIとその上方に形成される配線層 MT1との絶縁分離を するための層間絶縁膜 IN1 が燐がドープされたシリコン酸化物の気相成長 (CVD) 法で形成される。 配線層 MT1がゲート層 GTや高濃度層 SDN、 SDP層と 接触すべき個所の絶縁膜 IN1に写真処理により穴があけられた後、配線層 ΜΠ がアルミなどの金属がスパッタ法ゃ蒸着法によりデポジットされ、 その後写 真処理によりパタ一ニングされる。 第 1 5図 （b ) ： O X 2は C V Dで形成された酸化 S i、 水分湿度等に対する 保護膜としても残るが （C ) 以降の処理でのマスク或は保護膜としても利用 18 される。 第 1 5図 （c) ： 1 3の形成は （a) の素子形成よりも後にし、 処理数の多い(a) における損傷の確率を減らす。 第 1 5図 （d) ： 〇X 2を写真処理で選択除去し第 4図で説明したように R I E技術により貫通孔 1 4を形成。 その後、 写真処理によりダイアフラム 1 2 に対応する箇所の OX 2を選択除去し異方性エッチングによりダイアフラム 1 2を形成する。 1 4の形成を 1 2のそれより前にしたのは〇X 2がマスク として両方に使えるようにしたためであり、 1 4は1 2の形成時エッチング 液にさらされ上方が広めにオーバエッチされる。 続いて貫通孔 1 4の内壁が 覆われるようシリ コン酸化物層を CVD法 （低温デポジション） によりデポ ジションする。 第 1 5図 （e) ： 1 7は電極でありテスターとの接続用の外部端子として機能 するが （C S 1等）、 後述の配線 CN 1等を接続する箇所の OX 2等は写真処 理で更に選択除去される。 その後、 前述した C rと N iの積層膜がスパッタ 法等により形成され、 続いて写真処理により積層膜がパターニングされる。 本願発明のさらに他の実施例を第 1 6図から第 1 8図を用いて説明する。 第 1 6図：前述した実施例ではプローブ 1 3が素子形成面 U Sとは反対側の 面に形成されていたが、 本実施例では同じ側に形成される。 この場合、 外部 接続端子 1 7は基板 SUBの裏面 B S側に形成される。 本実施例に従えば、 プローブ 1 3と MOS素子との接続が容易でまた、 後述するマルチプレタス 回路により貫通孔 1 4の数を減らすことができ、 その点での歩留まりを向上 させることができる。 プローバ 1 3はゥエル NW、 PWの形成前に形成され る。 第 1 7図： CHPはチップ区画を示し、 ウェハに形成された （やがては分離 される） 複数のチップに対応して格子状に配列される。 区画領域 CHPの間 には列に属するスペース G P Cと行に属するスぺーサ G PRが存在し、 これ は被検查ウェハのチップ切断領域に相当する。 GP C、 G PR領域は後述す 19 る CHPと GR 1等との間の配線領域として禾 ij用される。 複数のチップ区画 にはプローブ 1 3、 マルチプレタス回路 MP Xが設けられない区画 T EGが 2〜 3個設けられる。 区画 T E Gは被検查ウェハの仕様に併せパタ一ンゃテ ス ト素子の形成領域に対応し、 ここには被検査ウェハをテストするための回 路を内蔵させることができる。 その場合、 TEG内に形成されたテスト回路 は端子 GR 1やマルチプレタス回路 MP Xに結線される。 第 1 8図：列毎にマルチプレタス配線は列スペースに GP Cに沿って形成。 C S 1〜C SNは同一列における CHPを択一に選択するもので、 同一列の 各 CHPは異なる C S 1〜C SNに接続される。 CMは各列共通の端子であ る。 各列にはこのような構成の端子群 GR 1〜GR 3が対応して設けられる。 言 い換えれば、 列に対応してテスターと検査ウェハ 1 1との間では並列に信号 のやりとりが行われる。 太線の配線 C N Cは複数端子 CMと C H Pを接続する複数本の共通配線を示 す。 第 1 9図： SW1〜SWMは CMOSスィツチで、 PMOSと NMOSのソ ース.ドレン間電流通路が並列になるように接続され、 ほぼ同時に〇N、 OF Fするようそれらのゲートには逆相の制御信号 CN 1が印加される （MPX 内に CMOS反転回路が設けられる。） MPXはテスターとの接続数を減らすために有効である。 P l、 P 2， …… PMは CHP内のプローブ 1 3であり、 テスターや被検査ウェハとの間の入 力、 出力、 入出力となるべき信号、 クロック端子である共通配線 CNCは C N l、 CN 2…… CNM、 CNC Sからなる。 P Sはプラス、 マイナス等の 電源線である。 本発明によれば、 半導体装置製造工程の一工程である電気的特性検査工程 において、 被検体の電極パッドの大領域一括検査が可能となる。 20 請求の範囲

1 . シリコン基板の一方側の面に形成された複数のプローブと、 前記シリコ ン基板の他方側の面に形成された複数の電極と、 前記複数のプローブと前記 複数の電極とを電気的に導通する配線を備えた半導体検査装置の製造方法に おいて、 .

シリコン基板の表面に被膜を形成し、 フォトリソグラフィによるパター二 ング後にエッチングにより角錐状あるいは円錐状の複数のプローブを形成す る工程と、 被膜を除去後、 再びシリコン基板の表面に被膜を形成し、 フォ ト リソグラフィによるパターニング後にエッチングにより梁あるいはダイァフ ラムを前記プロ一ブ毎に形成する工程と、

被膜を除去後、 再びシリコン基板の表面に被膜を形成し、 フォ トリソダラ フィによるパターニング後にエッチングにより前記プローブに対応して貫通 孔を形成する工程と、

被膜を除去後、 再びシリコン基板の表面に絶縁被膜を形成し、 前記絶縁皮 膜の表面に金属被膜を形成し、 フォトリソグラフィによるパターユング後に エッチングにより配線を形成する工程を行うことを特徴とする半導体検査装 置の製造方法。

2 . 請求項 1において、 前記シリコン基板に電子回路を設けたことを特徴と する半導体検査装置の製造方法。

3 . 請求項 2において、 前記電子回路がマルチプレタス回路であることを特 徴とする半導体検査装置の製造方法。

4 . 請求項 2において、 前記電子回路が前記シリコン基板の前記プローブ形 成側に設けられていることを特徴とする半導体検査装置の製造方法。

5 . 請求項 2において、 前記電子回路が前記シリコン基板の前記プローブ形 成側とは反対側に設けられていることを特徴とする半導体検査装置の製造方 21 法。

6 . シリコン基板の一主面に形成されたプローブと、 前記シリコン基板の一 主面とは反対の面に形成された電極と、 前記プローブと前記電極とを電気的 に導通する手段を備えた検查ウェハを用いて、 記プローブを検査対象ゥェ ハの所定の位置に押圧基板により押圧し、 前記検査対象ウェハの電気的導通 検査を行う半導体検査装置において、

押圧基板による検査ウェハとの接続および押圧を被検ゥェハの電極数と同 数あるいはそれ以上のポゴピンを用いて行うことを特徴とする半導体検査装 置。

7 . 請求項 6において、 押圧基板による検査ウェハとの接続および押圧を被 検ウェハの電極数と同数あるいはそれ以上のはんだボールを用いて行うこと を特徴とする半導体検査装置。

8 . 請求項 6において、 前記シリコン基板に電子回路を設けたことを特徴と する半導体検査装置の製造方法。

9 . 請求項 8において、 前記電子回路がマルチプレタス回路であることを特 徴とする半導体検査装置の製造方法。

1 0 . 請求項 8において、 前記電子回路が前記シリコン基板の前記プローブ 形成側に設けられていることを特徴とする半導体検査装置の製造方法。

1 1 . 請求項 8において、 前記電子回路が前記シリコン基板の前記プローブ 形成側とは反対側に設けられていることを特徴とする半導体検査装置の製造 方法。